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KR100439407B1 - 반도체소자 패키지 제조방법 - Google Patents

반도체소자 패키지 제조방법 Download PDF

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KR100439407B1
KR100439407B1 KR10-2002-0019823A KR20020019823A KR100439407B1 KR 100439407 B1 KR100439407 B1 KR 100439407B1 KR 20020019823 A KR20020019823 A KR 20020019823A KR 100439407 B1 KR100439407 B1 KR 100439407B1
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KR
South Korea
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semiconductor device
plating layer
forming
conductive substrate
connection
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KR10-2002-0019823A
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박찬왕
윤준호
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삼성전기주식회사
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Abstract

본 발명은 새로운 반도체소자 패키지 제조방법을 제공한다. 상기 방법에 따르면, 전도성기판에 연결범프형성영역이 패터닝된 포토레지스트막을 형성한 후에 제1 금도금층을 형성하기 전에 금도금층과 전도성기판 사이의 확산작용을 방지하기 위한 금속도금층을 추가적으로 형성하는 단계를 포함하여 보다 간소화된 제조공정을 통해 양질의 금도전면을 갖는 연결범프를 형성할 수 있을 뿐만 아니라, 상면이 거의 반구형인 금속범프를 형성함으로써 종래의 각형인 범프구조로 야기되던 소자의 신뢰성 저하문제를 개선할 수 있다.

Description

반도체소자 패키지 제조방법{METHOD OF PRODUCING A SEMICONDUCTOR DEVICE PACKAGE}
본 발명은 칩 패키지 제조방법에 관한 것으로, 특히 전도성 기판을 이용하여그 도전층의 상측면에 전극면을 형성함으로써 보다 소형화되고 제조공정이 단순화된 칩 패키지와 그 제조방법에 관한 것이다.
일반적으로, 다이오드 등의 반도체 소자는 패키지로 제조되어 인쇄회로기판 상에 실장된다. 이러한 반도체 소자의 패키지는 소자의 단자를 인쇄회로기판의 신호패턴에 용이하게 연결시킬 수 있는 구조를 가지고 있으며, 외부의 영향으로부터 소자를 보호하여 신뢰성을 확보하는 역할을 수행한다.
이러한 반도체 소자의 패키지는 제품의 소형화 추세에 따라 점차 소형화되고 있다. 이와 같은 소형화에 대표적인 패키지 방식으로 칩 스케일 패키지(chip scale package)가 있다. 도1은 종래의 칩 스케일 패키지를 나타내는 개략단면도이다. 도1에 도시된 패키지는 세라믹 기판을 이용한 방식으로 두 개의 단자를 갖는 다이오드 패키지의 일 형태이다.
도1을 참조하면, 세라믹기판(1)에는 두 개의 비아홀(2a,2b)이 형성된다. 상기 비아홀(2a,2b)의 내부는 기판(1)의 상하면이 서로 전기적으로 연결되도록 소정의 도전성 물질이 충전되며, 상기 두 비아홀(2a,2b)의 상부에는 제1 및 제2 상부 도전성 랜드(3a,3b)가 형성되고, 그 하부에는 각각 제1 및 제2 하부 도전성 랜드(4a,4b)가 형성된다. 또한, 상기 제2 상부 도전성 랜드(4b)는 다이오드(5)의 실장면에 형성된 일측단자와 연결되며, 상기 제1 상부 도전성 랜드(4a)는 칩의 상부단자와 일단이 연결된 와이어(7)에 연결된다. 이와 같이 다이오드(5)가 실장된세라믹기판(1)는 그 상면에 외부의 영향으로부터 다이오드를 보호하기 위해 통상의 수지로 몰딩부(9)를 형성한 패키지(10)로 완성된다.
이와 같이 완성된 다이오드 패키지(10)는 도2에 도시된 바와 같이, 리플로우 솔더링 방식으로 인쇄회로기판(20)에 실장된다. 즉, 상기 패키지(10)의 제1 및 제2 하부 도전성 랜드(4a,4b)를 신호패턴의 원하는 위치에 배치한 후에 솔더링(15)을 이용하여 상기 인쇄회로기판(20)에 실장된다.
도1 및 도2에서 설명된 바와 같이, 종래의 패키지에서는 패키지기판으로 비교적 고가인 세라믹기판을 사용하므로 제조비용이 크다는 문제가 있다. 또한, 세라믹기판에 형성하는 비아홀은 기계적 가공에 의존하므로 그 직경을 작게 구현하는데 한계가 있다. 따라서, 비아홀 크기로 인해 기판의 면적을 소형화시키는데 어려움이 있다.
한편, 수지몰딩부 내의 상부 도전성랜드는 거의 직육면체인 판상구조를 갖는다. 이러한 상부 도전성랜드는 수지몰딩부를 치밀하게 형성하더라도 도전성랜드의 각부분에서 공극이 형성되기 쉽다. 이와 같이 수지몰딩부와 도전성랜드 사이에 형성된 공극이 발생되면, 그 공극을 통해 외부로부터 패키지 내부로 분진이나 습기 등이 침투할 수 있으며, 결국 소자의 신뢰성에 악영향을 미칠 수 있다. 이러한 문제는 수지몰딩부를 구성하는 수지조성물과 도전성랜드를 구성하는 금속물질의 큰 열팽창계수 차이로 인해 사용환경에 따라 더욱 심각한 문제를 야기할 수도 있다.
따라서, 당 기술분야에서는, 세라믹기판을 사용하지 않고 종래의 상부 도전성랜드의 형상으로 비롯되는 문제를 해결함으로써 공정의 단순화가 가능하면서도 신뢰성이 있는 새로운 칩 스케일 패키지 및 그 제조방법이 요구되어 왔다.
본 발명은 상기 문제를 해결하기 위해 안출된 것으로, 그 목적은 전도성기판을 이용하여 상면이 거의 반구형인 금속범프를 형성함으로써 각형의 범프구조에서 비롯되는 소자의 신뢰성 저하문제를 개선하는 한편, 일련의 도금공정을 일괄적으로 수행하여 공정단계을 보다 간소화시킨 반도체 패키지의 제조방법을 제공하는데 있다.
도1은 종래의 반도체소자 패키지구조를 나타내는 단면도이다.
도2는 본 발명의 제조방법으로 얻어진 반도체소자 패키지구조를 나타내는 단면도이다.
도3a 내지 도3f는 본 발명의 반도체소자 패키지 제조방법에 따른 각 단계별 공정단면도이다.
<도면의 주요부분에 대한 부호설명>
36a,36b: 제1 금도금층
38a,38b: 연결범프
46a,46b: 제2 금도금층
47: 와이어 49: 수지몰딩부
50: 반도체소자 60: 반도체 소자 패키지
본 발명은, 전도성 기판을 마련하는 단계와, 상기 전도성 기판 상면에서 복수개의 연결범프형성영역이 한정되도록 패터닝된 포토레지스트막을 형성하는 단계와, 상기 포토레지스트막을 이용하여 상기 연결범프형성영역에 금속도금층을 형성하는 단계와, 상기 금속도금층 상에 제1 금도금층을 형성하는 단계와, 상기 금도금층 상에 거의 반구형상인 상면을 갖는 복수개의 연결범프를 형성하는 단계와, 상기 복수개의 연결범프 상면에 각각 제2 금도금층을 형성하는 단계와, 상기 포토레지스트막을 제거한 후에, 상기 연결범프에 반도체 소자의 각 단자가 연결되도록 상기 전도성 기판 상에 상기 반도체소자를 탑재하는 단계와, 상기 반도체소자가 포함되도록 상기 전도성 기판 상면에 수지몰딩부를 형성하는 단계와, 상기 전도성 기판 및 상기 금속도금층을 제거함으로써 상기 제1 금도금층을 노출시키는 단계를 포함하는 반도체소자 패키지 제조방법을 제공한다.
본 발명은 패키징하고자 하는 반도체소자의 단자배열형태에 따라 다양하게 변형될 수 있다. 즉 본 발명의 일실시형태에서는, 상기 반도체 소자는 대향하는 양면에 각각 하나의 단자를 포함할 경우에, 상기 연결범프형성영역과 상기 연결범프는 각각 2개로 형성하며, 상기 전도성 기판 상에 반도체소자를 탑재하는 단계에서, 상기 반도체소자의 일 단자가 연결범프에 하나의 연결범프와 연결되도록 상기 반도체소자를 실장하고, 이어 상기 반도체소자의 다른 단자를 다른 연결범프에 와이어로 연결함으로써 본 발명에 따른 반도체 패키지를 제조할 수도 있다.
이와 달리, 본 발명의 다른 실시형태에서는, 일면에 복수개의 단자를 갖는 반도체소자인 경우에는, 와이어본딩과정없이 단자의 배열위치에 따라 복수개의 연결범프를 형성하고, 상기 연결범프에 복수개의 단자를 직접 연결하는 방식으로도 구현될 수 있다.
바람직하게는, 상기 전도성 기판은 에칭율이 우수한 구리(Cu)물질로 이루어질 수 있다.
바람직하게는, 상기 금속도금층은 니켈(Ni)로 형성하며, 상기 연결범프도 니켈(Ni)로 구성하는 것이 바람직하다. 특히, 상기 금속도금층은 제1 금도금층이 구리와 같은 전도성 기판과 직접 접촉하는 것을 방지함으로써 제1 금도금층이 상기 전도성 기판으로 확산되는 것을 차단하는 역할을 한다. 따라서, 양질의 제1 금도금층을 유지할 수 있어, 인쇄회로기판에 실장시에 우수한 전기적 기계적 연결을 보장할 수 있다.
이러한 금속도금층, 상기 연결범프, 상기 제1 금도금층 및 상기 제2 금도금층중 적어도 하나 또는 모두를 전해도금법을 이용하여 형성될 수 있다. 따라서, 일련의 도금라인공정에 연결범프를 용이하게 구성할 수 있다.
또한, 본 발명의 제조방법에 따르면, 그 횡단면이 버섯모양을 갖는 연결범프를 형성할 수 있다. 니켈 등을 이용하여 도금공정을 통해 포토레지스트막보다 높게 연결범프를 형성하는 경우에, 그 상면이 거의 반구형으로 이루어질 수 있다. 이러한 형태를 구현하기 위해, 상기 금속도금층과 상기 제1 금도금층의 두께는 적어도 상기 포토레지스트막의 두께보다 작게 형성하는 것이 바람직하며, 상기 연결범프를 적어도 상기 포토레지스트막의 높이보다 높게 형성하여 상기 연결범프의 상단부가 그 주위의 포토레지스트막 상면까지 확장되도록 한다. 이러한 방법으로 상기 연결범프를 원하는 반구형상에 가까운 연결범프를 형성할 수 있다. 상면이 반구형상에 가까운 연결범프는 수지몰딩부와의 보다 친밀한 계면을 형성하여, 종래의 각형의 연결범프와 수지몰딩부의 계면에서 발생되는 공극을 최소화시킬 수 있다.
또한, 본 발명의 바람직한 실시형태에서는, 상기 제1 금도금층을 노출시키는 단계를 에칭공정을 이용하여 전도성기판과 금속도금층을 순차적으로 제거함으로써 용이하게 수행될 수 있다. 이 때, 상기 전도성 기판과 상기 금속도금층을 제거한 후에, 상기 제1 금도금층의 측면까지 노출되도록 상기 수지몰딩부를 부분적으로 제거하는 것이 보다 바람직하다.
본 발명의 반도체소자 패키지제조방법은 복수개의 반도체 패키지를 제조하는데도 적용될 수 있다. 이러한 실시형태에서는, 상기 제1 금도금층을 노출시킨 후에, 상기 결과물을 하나의 반도체소자를 포함하는 패키지 단위로 절단하는 공정을 더 포함한다.
이하, 도면을 참조하여 본 발명의 바람직한 실시형태를 보다 상세히 설명하기로 한다.
도2는 본 발명의 패키지 제조방법에 따라 제조된 다이오드 패키지(60)구조를 나타내는 단면도이다.
도2를 참조하면, 다이오드(50)를 포함한 패키지(60)구조가 도시되어 있다. 상기 다이오드(50)는 상면과 하면에 각각 하나의 단자(55, 단, 하면의 단자는 전체면으로 형성됨)를 포함하며, 종래의 패키지구조와 유사하게, 다이오드(50)의 일측단자는 직접 연결범프(38b) 상에 실장되며, 타측의 단자(55)는 와이어(47)를 통해 다른 연결범프(38a)에 연결된다. 이 때에 각 단자가 연결되는 범프부분에는 금도금층(46a,46b)이 형성되어 양질의 도전면을 갖는다.
그러나, 도1에 도시된 종래의 패키지구조와 달리, 본 발명의 제조방법에 따른 패키지(60)구조는 세라믹기판이나 비어홀구조를 채용하지 않다. 특히, 도2에 도시된 바와 같이, 상기 패키지(60)는 버섯모양의 단면을 갖는 두개의연결범프(38a,38b)를 포함한다. 달리 표현하면, 상기 연결범프(38a,38b)는 중앙이 블록한 거의 반구형이라고 할 수 있다. 또한, 상기 연결범프(38a,38b)는 상하면에 각각 제1 및 제2 금도금층(36a,36b 및 46a,46b)을 구비함으로써, 각각 인쇄회로기판과 다이오드의 단자와 연결되는 양질의 도전면을 제공할 수 있다.
나아가, 도2의 패키지(60)구조는 연결범프(38a,38b)가 중앙이 볼록한 곡선형구조를 가지므로, EMC몰딩방식과 같은 몰딩부형성공정에서 수지몰딩부(49)와 연결패드(엄밀히 말하면, 제2 금도금층(46a,46b)이 형성된 면)의 계면 사이에 공극발생을 효과적으로 억제할 수 있다는 효과가 있다. 다시 말해, 종래의 패키지구조에 채용된 범프구조는 각형태의 구조를 가지며, 이러한 범프 상에 유동성이 제한적인 수지류로 수지몰딩부를 형성하는데, 이 경우에 그 범프의 각부분의 주위까지 수지류가 원활하게 침투되기 어려우므로 공극이 발생되기 쉽다. 하지만, 본 발명에서는 수지가 원활하게 분포되어 친밀한 계면으로 형성될 수 있는 거의 반구형 구조를 가지므로 이러한 문제를 해결할 수 있다.
이러한 연결범프형상을 얻기 위해서, 전도성 기판 상에 연결범프형성영역이 패터닝된 포토레지스트막을 형성한 후에 금도금층을 형성해야 한다. 하지만, 금도금층을 구리와 같은 일반적인 전도성 기판과 직접 접촉시키는 경우, 금도금층 성분이 전도성기판으로 침투하여 최종적인 양질의 금도금층을 갖는 연결범프를 형성하기 어렵다는 문제가 있다. 따라서, 본 발명의 반도체 소자 패키지 제조방법에서는, 우선적으로 니켈과 같은 물질로 금속도금층을 형성한 후에 금도금층을 형성함으로써 양질의 금도금층을 얻을 수 있을 뿐만 아니라, 일괄적인 도금라인공정에서 이러한 문제를 해결함으로써 전체공정을 간소화시킬 수 있다.
이러한 본 발명에 따른 패키지 제조방법을 도3a 내지 3f에 도시된 단계별 공정단면도를 참조하여 보다 상세히 설명하기로 한다.
우선, 도3a와 같이, 전도성기판(101)을 마련하고 그 상면에 복수개의 연결범프영역(A,B)을 패터닝한 포토레지스트막(103)을 형성한다. 앞서 설명한 바와 같이, 상기 복수개의 연결범프영역(A,B)은 패키징하고자 하는 반도체소자의 단자의 수와 그 배열에 따라 그 수와 위치를 달리 구성할 수 있다.
이어, 도3b와 같이, 포토레지스트막(103)을 통해 노출된 복수개의 연결범프영역(A,B) 각각에 금속도금층(105a,105b)을 형성하고나서, 그 위에 제1 금도금층(106a,106b)을 형성한다. 상기 제1 금도금층(106a,106b)은 최종 패키지구조에서 인쇄회로기판의 패턴과 연결될 양질의 도전면을 제공하는 역할을 한다.
또한, 상기 금속도금층(105a,105b)은 전도성 기판에 대해 제1 금도금층(106a,106b)의 확산작용을 방지하는 역할을 수행할 수 있는 물질이면 충분하나, 제1 금도금층(106a,106b) 및 후속공정에서 형성될 연결범프와 같은 일련의 전해도금공정으로 수행가능하며, 연결범프와 동일한 물질인 니켈을 선택하는 것이 바람직하다. 이러한 금속도금층(105a,105b)과 제1 금도금층(106a,106b)의 두께는 포토레지스트막의 두께보다 작게 하는 것이 바람직하다. 구체적으로는 각각 1 내지 5㎛과 0.08 내지 3㎛의 범위로 형성하나, 반드시 이에 한정되는 것은 아니다.
다음으로, 도3c와 같이, 볼록한 상면, 즉 반구형에 가까운 상면을 갖는 연결범프(108a,108b)를 형성하고, 이어 그 연결범프(108a,108b)의 상면에 제2 금도금층(116a,116b)을 형성한다. 상기 연결범프(108a,108b)는 통상의 Ni 또는 Ni을 포함한 합금으로 형성하는 것이 바람직하다. 또한, 포토레지스트막(103)의 높이보다 다소 높게 연결범프(108a,108b)가 형성되도록 도금공정을 수행함으로써, 그 상면이 중앙이 평평한 동시에, 연결범프(108a,108b)의 상단부가 그 주위에 있는 포토레지스트막(103)의 상면 일부를 덮도록 형성하는 것이 바람직하다. 이러한 연결범프(108a,108b)는 앞서 설명한 바와 같이 후속공정인 수지몰딩부형성공정에서 수지몰딩부와의 친밀한 계면을 형성하여 소자의 신뢰성 저하를 야기할 수 있는 공극발생을 최소화할 수 있다.
이어, 도3d와 같이, 포토레지스트막(103)을 리프트오프공정을 적용하여 제거한다.제거되고 남은 연결범프(108a,108b)의 형상은 도시된 바와 같이 그 단면에 버섯모양에 가까운 구조를 갖는다. 다음으로, 도3e와 같이, 양면에 각각 하나의 단자가 구비된 반도체 소자(120)를 하나의 단자(일반적으로 하면 전체에 형성된 도전층으로 구성됨)가 한 연결범프(108b) 상에 배치되도록 실장하며, 다른 하나의 단자(125)는 와이어(117)를 통해 다른 연결범프(108a)에 연결하고, 이어 전도성기판(101) 상면 전체에 수지몰딩부를 형성한다. 상기 수지몰딩부형성공정은 통상의 EMC몰딩공정을 적용할 수 있다.
최종적으로, 도3f와 같이, 도3e에 도시된 결과물의 하부에 있는 전도성기판(101)과 각 연결범프(108a,108b)의 제1 금도금층(106a,106b)을 보호하기위해 채용된 금속도금층(105a,105b)을 에칭하여 제거한다. 이로써 제1 금도금층(106a,106b)이 형성된 연결범프(108a,108b)를 노출시킨다. 보다 바람직하게는, 적어도 제1 금도금층(106a,106b)의 전체 측면 및 연결범프(108a,108b)의 일부측면이 노출되도록 수지몰딩부(129)의 일부를 추가적으로 제거할 수도 있다.
이와 같이, 본 발명에 따른 반도체소자 패키지 제조방법은, 금속도금층(105a,105b)을 전도성기판(101) 상에 우선적으로 형성함으로써 이후 형성되는 제1 금도금층(106a,106b)의 확산작용을 방지하여 양질 금도전면을 갖는 연결범프(108a,108b)를 형성할 수 있다. 이와 달리, 니켈과 같은 물질로 이루어진 금속도금층(105a,105b)이 없을 경우에는, 확산작용으로 인한 양질의 금도전면을 얻을 수 없거나, 양질의 금도전면을 얻기 위해서, 전도성기판을 제거하는 에칭공정후에 다시 무전해도금공정을 적용하여 금도금층을 형성하여 한다. 이러한 후자의 방법에서는 본 발명에서와 같이 일련의 도금공정을 통해 모든 금속층을 일괄적으로 형성할 수 있는 간소화된 제조공정을 기대하기 어렵다.
또한, 본 발명의 다른 장점은 금 수지몰딩부와 친밀한 계면을 갖는 구조적 형상으로 연결범프의 상면구조를 형성함으로써 신뢰성 저하를 야기하는 외부 불순물 또는 수분의 침투경로가 되는 공극이 발생되는 것을 최소화시킬 수 있다는 것이다.
이러한 본 발명의 제조방법은, 복수개의 반도체소자 패키지 제조방법에 용이하게 적용될 수 있다. 즉, 상기 포토레지스트막을 형성할 때, 복수개의 반도체소자에 상응하는 연결범프형성영역이 소정의 간격으로 배열되도록 패터닝된 포토레지스트막을 형성하고, 동일한 공정을 적용하여 금속도금층과 제1 금도금층, 연결범프 및 제2 금도금층을 순차적으로 형성한 후에 다이본딩 및/또는 와이어본딩공정으로 반도체 소자를 실장하고, 이어 수지몰딩부를 전체 전도성기판 상면에 형성한다. 최종적으로, 상기 제1 금도금층을 노출시킨 후에, 상기 결과물을 하나의 반도체소자를 포함하는 패키지 단위로 절단함으로써 복수개의 반도체 소자 패키지를 제조할 수도 있다.
이와 같이, 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
상술한 바와 같이, 본 발명의 반도체소자 패키지제조방법에 따르면, 전도성기판을 이용하여 볼록한 상면, 즉 거의 반구형인 상면을 갖는 금속연결범프를 형성함으로써 각형의 범프구조에서 비롯되는 소자의 신뢰성 저하를 야기하는 공극발생을 최소화시킬 수 있을 뿐만 아니라, 연결범프의 하부 도전면인 금도금층을 형성하기 전에 금속도금층을 형성함으로써 양질의 금도전면을 얻으면서도 일련의 도금공정을 일괄적으로 수행할 수 있는 간소화된 반도체 패키지의 제조방법을 제공할 수 있다.

Claims (11)

  1. 복수개의 연결범프를 구비한 반도체소자 패키지를 제조하는 방법에 있어서,
    전도성 기판을 마련하는 단계;
    상기 전도성 기판 상면에서 복수개의 연결범프형성영역이 한정되도록 패터닝된 포토레지스트막을 형성하는 단계;
    상기 포토레지스트막을 이용하여 상기 연결범프형성영역에 금속도금층을 형성하는 단계;
    상기 금속도금층 상에 제1 금도금층을 형성하는 단계;
    상기 금도금층 상에 거의 반구형상인 상면을 갖는 복수개의 연결범프를 형성하는 단계;
    상기 복수개의 연결범프 상면에 각각 제2 금도금층을 형성하는 단계;
    상기 포토레지스트막을 제거한 후에, 상기 연결범프에 반도체 소자의 각 단자가 연결되도록 상기 전도성 기판 상에 상기 반도체소자를 탑재하는 단계;
    상기 반도체소자가 포함되도록 상기 전도성 기판 상면에 수지몰딩부를 형성하는 단계; 및,
    상기 전도성 기판 및 상기 금속도금층을 제거함으로써 상기 제1 금도금층을 노출시키는 단계를 포함하는 반도체소자 패키지 제조방법.
  2. 제1항에 있어서,
    상기 반도체 소자는 대향하는 양면에 각각 하나의 단자를 포함한 반도체소자이고, 상기 연결범프형성영역과 상기 연결범프는 각각 2개이며,
    상기 전도성 기판 상에 반도체소자를 탑재하는 단계는,
    상기 반도체소자의 일 단자가 하나의 연결범프와 연결되도록 상기 반도체소자를 실장하는 단계와,
    상기 반도체소자의 다른 단자를 다른 연결범프에 와이어로 연결하는 단계를 포함하는 것을 특징으로 하는 반도체소자 패키지 제조방법.
  3. 제1항에 있어서,
    상기 전도성 기판은 구리(Cu)로 이루어진 것을 특징으로 하는 반도체소자 패키지 제조방법.
  4. 제1항에 있어서,
    상기 금속도금층은 니켈(Ni)로 이루어진 것을 특징으로 하는 반도체소자 패키지 제조방법.
  5. 제1항에 있어서,
    상기 연결범프는 니켈(Ni)로 이루어진 것을 특징으로 하는 반도체소자 패키지 제조방법.
  6. 제1항에 있어서,
    상기 금속도금층, 상기 연결범프, 상기 제1 금도금층 및 상기 제2 금도금층중 적어도 하나는 전해도금법을 이용하여 형성되는 것을 특징으로 하는 반도체소자 패키지 제조방법.
  7. 제1항에 있어서,
    상기 금속도금층과 상기 제1 금도금층의 두께는 적어도 상기 포토레지스트막의 두께보다 작은 것을 특징으로 하는 반도체소자 패키지 제조방법.
  8. 제1항에 있어서,
    상기 연결범프는 적어도 상기 포토레지스트막의 높이보다 높게 형성되고, 상기 연결범프 중 거의 반구형인 상면을 갖는 상단부는 그 주위의 포토레지스트막 상면까지 확장된 것을 특징으로 하는 반도체소자 패키지 제조방법.
  9. 제1항에 있어서,
    상기 제1 금도금층을 노출시키는 단계는, 상기 전도성 기판과 상기 금속도금층을 순차적으로 에칭함으로써 제거하는 것을 특징으로 하는 반도체소자 패키지 제조방법.
  10. 제1항에 있어서,
    상기 제1 금도금층을 노출시키는 단계는, 상기 전도성 기판과 상기 금속도금층을 제거한 후에, 상기 제1 금도금층의 측면까지 노출되도록 상기 수지몰딩부를 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자 패키지 제조방법.
  11. 제1항에 있어서,
    상기 포토레지스트막을 형성하는 단계는 복수개의 반도체소자에 상응하는 연결범프형성영역이 소정의 간격으로 배열되도록 패터닝된 포토레지스트막을 형성하는 단계이며,
    상기 반도체소자를 탑재하는 단계는, 복수개의 반도체소자를 상기 연결범프형성영역에 상기 소정의 간격으로 탑재하는 단계이며,
    또한, 상기 방법은,
    상기 제1 금도금층을 노출시킨 후에, 상기 결과물을 하나의 반도체소자를 포함하는 패키지 단위로 절단하는 공정을 더 포함하는 반도체소자 패키지 제조방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100370589C (zh) * 2005-04-07 2008-02-20 江苏长电科技股份有限公司 新型集成电路或分立元件超薄无脚封装工艺
JP4845097B2 (ja) * 2005-11-28 2011-12-28 ラピスセミコンダクタ株式会社 半導体装置
DE102007034402B4 (de) * 2006-12-14 2014-06-18 Advanpack Solutions Pte. Ltd. Halbleiterpackung und Herstellungsverfahren dafür
JP5269563B2 (ja) 2008-11-28 2013-08-21 新光電気工業株式会社 配線基板とその製造方法
CN102208389B (zh) 2010-04-28 2014-02-26 先进封装技术私人有限公司 半导体封装件、基板及其制造方法
EP2400534A1 (en) * 2010-06-22 2011-12-28 Nxp B.V. Packaged semiconductor device having improved locking properties
DE102016101801B4 (de) * 2016-02-02 2021-01-14 Infineon Technologies Ag Lastanschluss eines leistungshalbleiterbauelements, leistungshalbleitermodul damit und herstellungsverfahren dafür
US11562947B2 (en) * 2020-07-06 2023-01-24 Panjit International Inc. Semiconductor package having a conductive pad with an anchor flange

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10313082A (ja) * 1997-03-10 1998-11-24 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2001185646A (ja) * 1999-12-24 2001-07-06 Sanyo Electric Co Ltd 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204089B1 (en) 1999-05-14 2001-03-20 Industrial Technology Research Institute Method for forming flip chip package utilizing cone shaped bumps
US6333252B1 (en) * 2000-01-05 2001-12-25 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
JP2001338947A (ja) * 2000-05-26 2001-12-07 Nec Corp フリップチップ型半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10313082A (ja) * 1997-03-10 1998-11-24 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP2001185646A (ja) * 1999-12-24 2001-07-06 Sanyo Electric Co Ltd 半導体装置

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