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CN109155319B - 存储器件以及形成存储器件的方法 - Google Patents

存储器件以及形成存储器件的方法 Download PDF

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CN109155319B CN201880001681.XA CN201880001681A CN109155319B CN 109155319 B CN109155319 B CN 109155319B CN 201880001681 A CN201880001681 A CN 201880001681A CN 109155319 B CN109155319 B CN 109155319B
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Abstract

公开了三维存储器件的方法和结构。在示例中，存储器件包括衬底以及设置于衬底上的第一交替导体/电介质堆叠层和设置于第一交替导体/电介质堆叠层之上设置的电介质层。第二交替导体/电介质堆叠层设置在电介质层上。NAND存储器件包括相对于所述衬底的表面正交地延伸通过所述第一堆叠层和所述第二堆叠层的一个或多个阵列公共源极触点，其中，所述一个或多个阵列公共源极触点中的至少一个包括第一导电触点以及设置于所述第一导电触点之上并与所述第一导电触点电连接的第二导电触点。

Description

存储器件以及形成存储器件的方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
闪存存储器件已经得到了迅速发展。闪存存储器件能够在不加电的情况下在相当长时间内存储数据(即，它们是非易失性存储器的形式)，并且具有诸如高集成水平、快速存取、容易擦除和重写的优点。为了进一步改善位密度并降低闪存存储器件的成本，已经开发了三维NAND闪存存储器件。
三维NAND闪存存储器件包括布置于衬底之上的栅电极堆叠层，多个半导体沟道穿过字线并与字线相交，进入p和/或n型注入衬底。底部/下部栅电极充当底部/下部选择栅(BSG)。顶部/上部栅电极充当顶部/上部选择栅(TSG)。后段工艺(BEOL)金属起到位线(BL)的作用。顶部/上部选择栅电极和底部/下部栅电极之间的字线/栅电极充当字线(WL)。字线和半导体沟道的交点形成存储单元。WL和BL典型彼此垂直铺设(例如，在X方向和Y方向上)，并且TSG铺设在垂直于WL和BL两者的方向上(例如，在Z方向上)。
发明内容
本文公开了三维存储器件架构及其制造方法的实施例。公开的结构和方法提供了众多益处，包括但不限于制造期间的更低的应力以及制造期间的层的更低弯折。
在一些实施例中，存储器件包括衬底和设置在衬底上的第一交替导体/电介质堆叠层以及设置在第一交替导体/电介质堆叠层之上的电介质层。第二交替导体/电介质堆叠层设置在电介质层上。NAND存储器件包括相对于所述衬底的表面正交地延伸通过第一堆叠层和第二堆叠层的一个或多个阵列公共源极触点，其中所述一个或多个阵列公共源极触点中的至少一个包括第一导电触点以及设置于所述第一导电触点之上并与其电连接的第二导电触点。
在一些实施例中，一个或多个阵列公共源极触点中的至少一个还包括设置于第一导电触点之上并围绕第二导电触点的一端的第一导电材料。
在一些实施例中，第一导电材料包括多晶硅。
在一些实施例中，存储器件包括延伸通过第一堆叠层的一个或多个第一NAND串以及延伸通过第二堆叠层的一个或多个第二NAND串。一个或多个第二NAND串中的每个设置在一个或多个第一NAND串中的相应NAND串之上。
在一些实施例中，一个或多个第一NAND串以及一个或多个第二NAND串中的每个包括内部半导体沟道和一个或多个外部电介质层。
在一些实施例中，一个或多个外部电介质层包括至少一个氧化物层和至少一个氮化物层。
在一些实施例中，存储器件还包括设置于所述一个或多个第一NAND串和一个或多个第二NAND串中的每个之间的第二导电材料，其中所述第二导电材料的至少一部分被设置为穿过帽盖电介质层。
在一些实施例中，第二导电材料包括多晶硅。
在一些实施例中，一个或多个第二NAND串包括所述一个或多个第二NAND串的远离所述衬底表面的一端处的多晶硅层。
在一些实施例中，存储器件包括延伸通过第一堆叠层和第二堆叠层的一个或多个NAND串。
在一些实施例中，一个或多个NAND串中的每个包括内部半导体沟道和一个或多个外部电介质层。
在一些实施例中，一个或多个外部电介质层包括至少一个氧化物层和至少一个氮化物层。
在一些实施例中，一个或多个NAND串包括一个或多个NAND串的远离所述衬底表面的一端处的多晶硅层。
在一些实施例中，第一导电触点延伸到衬底中的掺杂区域中。
在一些实施例中，第一导电触点和第二导电触点中的每个包括钨。
在一些实施例中，第一堆叠层和第二堆叠层包括氧化物和钨的交替层。
在一些实施例中，第一堆叠层和第二堆叠层包括真空和钨的交替层。
在一些实施例中，第一堆叠层和第二堆叠层被布置成阶梯图案。
在一些实施例中，一种用于形成NAND存储器件的方法包括在衬底之上形成第一交替牺牲电介质堆叠层。该方法还包括在第一交替牺牲电介质堆叠层之上形成帽盖电介质层，以及通过帽盖电介质层并通过第一交替牺牲电介质堆叠层形成一个或多个第一开口。该方法还包括在一个或多个第一开口中形成一个或多个第一导电触点，以及在电介质层之上形成第二交替牺牲电介质堆叠层。该方法还包括通过第二交替牺牲电介质堆叠层形成一个或多个第二开口。一个或多个第二开口与一个或多个第一导电触点对准。该方法还包括在所述一个或多个第二开口中形成一个或多个第二导电触点。在一个或多个第一导电触点与一个或多个第二导电触点之间形成欧姆接触，第一导电触点和第二导电触点一起形成相应的阵列公共源极触点。
在一些实施例中，该方法还包括通过第一堆叠层形成一个或多个第三开口，该一个或多个第三开口在衬底中形成对应凹陷，在对应凹陷中形成材料，以及在一个或多个第一开口中形成一个或多个第一NAND串。
在一些实施例中，该方法还包括通过所述一个或多个第一NAND串之上的所述帽盖电介质层形成一个或多个凹陷，以及利用导电材料填充一个或多个凹陷。
在一些实施例中，导电材料包括多晶硅。
在一些实施例中，该方法还包括通过第二堆叠层形成一个或多个第四开口，该一个或多个第四开口与一个或多个第一NAND串对准，以及在一个或多个第四开口中形成一个或多个第二NAND串。
在一些实施例中，该方法还包括通过第一堆叠层形成一个或多个第三开口，该一个或多个第三开口在衬底中形成对应凹陷，在对应凹陷中形成材料，以及在一个或多个第三开口中形成一个或多个竖直牺牲结构。
在一些实施例中，该方法还包括通过第二堆叠层形成一个或多个第四开口，该一个或多个第四开口与一个或多个竖直牺牲结构对准，从一个或多个第三开口去除一个或多个竖直牺牲结构，以及在一个或多个第三开口和与一个或多个第三开口对准的一个或多个第四开口中形成一个或多个NAND串。
在一些实施例中，该方法还包括，在形成所述一个或多个第一开口之后，从所述第一堆叠层去除所述牺牲层，以及利用导电层替换所去除的牺牲层。
在一些实施例中，去除所述牺牲层包括从所述第一堆叠层去除氮化物层，并且所述替换包括利用钨替换所述氮化物层。
在一些实施例中，该方法还包括，在形成所述一个或多个第一导电触点之后，去除所述一个或多个第一导电触点的一部分，以及在所述一个或多个第一导电触点之上形成多晶硅。
在一些实施例中，形成所述一个或多个第二开口还包括通过所述多晶硅形成所述一个或多个第二开口。
在一些实施例中，形成所述一个或多个第二导电触点包括形成所述一个或多个第二导电触点，以使得所述多晶硅围绕所述一个或多个第二导电触点的下端。
在一些实施例中，该方法还包括在形成一个或多个第二开口之后，从第二交替牺牲电介质堆叠层去除牺牲层，以及利用多个导电层替换去除的多个电介质层。
在一些实施例中，所述多个电介质层包括氮化物，并且所述多个导电层包括钨。
在一些实施例中，该方法还包括，在形成所述一个或多个第一开口之后，对由所述一个或多个第一开口暴露的衬底的一部分进行掺杂。
本公开提供的三维存储器件是使用在制造过程期间减小堆叠层上的应力和应变的工艺制造的。根据实施例，多个栅极层的制造是在两个独立阶段中执行的，其中触点开口和栅缝隙形成于两个阶段之间的堆叠构造中。通过在独立阶段中形成NAND存储器件的堆叠部件，可以减小每次刻蚀工艺的深宽比，并可以减小层上的总的应力和/或应变。
附图说明
在阅读附图时，根据以下具体实施方式可以最好地理解本公开的各方面。要注意，根据业内惯例，各种特征未必是按比例绘制的。实际上，为了例示和论述清晰，可以任意增大或减小各种特征的尺寸。
图1是三维存储器件的图示。
图2A和图2B示出了根据一些实施例的在示例性制造过程的阶段的三维存储结构的侧视图。
图3A和图3B示出了根据一些实施例的在示例性制造过程的阶段的三维存储结构的侧视图。
图4A和图4B示出了根据一些实施例的在示例性制造过程的阶段的三维存储结构的侧视图。
图5A和图5B示出了根据一些实施例的在示例性制造过程的阶段的三维存储结构的侧视图。
图6A和图6B示出了根据一些实施例的在示例性制造过程的阶段的三维存储结构的侧视图。
图7A和图7B示出了根据一些实施例的在示例性制造过程的阶段的三维存储结构的侧视图。
图8A和图8B示出了根据一些实施例的在示例性制造过程的阶段的三维存储结构的侧视图。
图9A和图9B示出了根据一些实施例的在示例性制造过程的阶段的三维存储结构的侧视图。
图10A和图10B示出了根据一些实施例的在示例性制造过程的阶段的三维存储结构的侧视图。
图11A和图11B示出了根据一些实施例的在示例性制造过程的阶段的三维存储结构的侧视图。
图12A和图12B示出了根据一些实施例的在示例性制造过程的阶段的三维存储结构的侧视图。
图13是根据一些实施例的用于形成三维存储结构的制造过程的图示。
图14A和图14B示出了根据一些实施例的在示例性制造过程的阶段的另一三维存储结构的侧视图。
图15A和图15B示出了根据一些实施例的在示例性制造过程的阶段的另一三维存储结构的侧视图。
图16A和图16B示出了根据一些实施例的在示例性制造过程的阶段的另一三维存储结构的侧视图。
图17A和图17B示出了根据一些实施例的在示例性制造过程的阶段的另一三维存储结构的侧视图。
图18A和图18B示出了根据一些实施例的在示例性制造过程的阶段的另一三维存储结构的侧视图。
图19A和图19B示出了根据一些实施例的在示例性制造过程的阶段的另一三维存储结构的侧视图。
图20A和图20B示出了根据一些实施例的在示例性制造过程的阶段的另一三维存储结构的侧视图。
图21A和图21B示出了根据一些实施例的在示例性制造过程的阶段的另一三维存储结构的侧视图。
图22是根据一些实施例的用于形成另一三维存储结构的制造过程的图示。
具体实施方式
尽管对具体构造和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它构造和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要注意，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)以及一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND存储器串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地垂直于衬底的横向表面。
在本公开中，为了容易描述，“台阶”用于指代沿竖直方向大体上相同高度的元件。例如，字线和下方的栅极电介质层可以被称为“台阶”，字线和下方的绝缘层可以一起被称为“台阶”，大体上相同高度的字线可以被称为“字线台阶”或类似，等等。
本文描述的存储器件中的任何存储器件可以用于电子系统中，例如，便携式电子设备、计算机或可穿戴电子设备。
图1示出了三维NAND闪存存储器件100的一部分。闪存存储器件100包括衬底101、衬底101之上的绝缘层103、绝缘层103之上的下部选择栅电极104的台阶、以及堆叠在底部选择栅电极104的顶部的控制栅电极107的多个台阶，以形成交替的导体/电介质堆叠层。闪存存储器件还包括控制栅电极107的堆叠层之上的上部选择栅电极109的台阶、衬底101的处于相邻下部选择栅电极104之间的部分中的掺杂源极线区域120、以及穿过上部选择栅电极109、控制栅电极107、下部选择栅电极104和绝缘层103的NAND串114。NAND串114包括NAND串114的内表面之上的存储器膜113以及由存储器膜113围绕的内核填充膜115。闪存存储器件100还包括连接到上部选择栅电极109之上的NAND串114的多个位线111和通过多个金属触点117连接到栅电极的多个金属互连119。为清楚起见，未在图1中示出栅电极的相邻台阶之间的绝缘层。栅电极包括上部选择栅电极109、控制栅电极107(例如，也称为字线)和下部选择栅电极104。
在图1中，出于例示的目的，与上部选择栅电极109的一个台阶和下部选择栅电极104的一个台阶一起示出了控制栅电极107-1、107-2和107-3的三个台阶。栅电极的每个台阶在衬底101之上具有大体上相同的高度。栅电极的每个台阶由栅缝隙108-1和108-2通过栅电极的堆叠层分开。同一台阶中的栅电极中的每个通过金属触点117导电连接到金属互连119。亦即，栅电极上形成的金属触点的数量等于栅电极的数量(即，所有上部选择栅电极109、控制栅电极107和下部选择栅电极104之和)。此外，同样数量的金属互连被形成以连接到每个金属触点通孔。在一些布置中，额外的金属触点被形成为连接到栅电极之外的其它结构，例如，虚设结构。
在形成NAND串114时，还可以形成其它竖直结构，其延伸通过控制栅电极107-1、107-2和107-3的台阶向下到达衬底101。其它竖直结构的示例包括贯穿阵列触点(TAC)，其可以用于与栅电极的台阶上方和/或下方的部件形成电连接。为了清晰起见，图1中未示出这些其它竖直结构，但参考后面的附图更详细描述它们。
出于例示的目的，三维NAND器件中的类似或相同部分使用相同的附图标记来标记。不过，附图标记仅仅用于在具体实施方式中区分相关部分，并不指示功能、组成或位置方面的任何相似性或区别。图2到图12中示出的结构200-1200是三维NAND存储器件的每个部分。图14到图21中示出的结构1400-2100是另一三维NAND存储器件的每个部分。为了容易描述，未示出存储器件的其它部分。尽管使用三维NAND器件作为示例，但在各种应用和设计中，公开的结构也可以应用于类似或不同半导体器件中，例如，以减少金属连接或布线的数量。所公开结构的具体应用不应受到本公开的实施例的限制。出于例示的目的，可互换地使用字线和栅电极来描述本公开。
图2-图12示出了根据一些实施例的示例性NAND存储器件的各制造阶段的不同侧视图(沿X轴和沿Y轴)。类似地，图14-图21示出了根据一些实施例的另一示例性NAND存储器件的各制造阶段的不同侧视图(沿X轴和沿Y轴)。对于制造的每个阶段，以“A”表示的图代表沿X轴的当前制造阶段的截面侧视图，并且以“B”表示的图代表沿Y轴的同一制造阶段的截面侧视图。
图2A和图2B示出了根据一些实施例的用于形成三维存储结构的示例性结构200。在一些实施例中，结构200包括衬底202。衬底202可以提供用于形成后续结构的平台。这种后续结构形成于衬底202的正(例如，顶)表面上。并且这种后续结构被说成形成于竖直方向上(例如，与衬底202的正表面正交)。在图2A和图2B中，并且对于所有后续示出的结构，X和Y方向沿着平行于衬底202的正表面和背表面的平面，而Z方向在与衬底202的正表面和背表面正交的方向上。
在一些实施例中，衬底202可以包括用于形成三维存储器件的任何适合的材料。例如，衬底202可以包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓和/或其它适合的III-V化合物。
在一些实施例中，交替牺牲/电介质堆叠层203形成在衬底202之上。堆叠层203包括与牺牲层206交替的电介质层204。堆叠层203的形成可以涉及将牺牲层206沉积为均具有相同厚度或具有不同厚度。牺牲层206的示例性厚度可以在20nm到500nm的范围内。类似地，电介质层204可以均具有相同的厚度或具有不同的厚度。电介质层204的示例性厚度可以在20nm到500nm的范围内。另一电介质材料208沉积在堆叠层203之上。根据一些实施例，电介质材料208具有与电介质层204相同的材料组成。
根据实施例，牺牲层206的电介质材料与电介质层204的电介质材料不同。例如，牺牲层206中的每个可以是氮化硅，而电介质层204中的每个可以是二氧化硅。用于牺牲层206中的每个的其它示例性材料包括多晶硅、多晶锗和多晶锗硅。用于电介质层204或牺牲层206中的任何层的电介质材料可以包括氧化硅、氮化硅、氮氧化硅或其任何组合。尽管在堆叠层203中仅示出了总共十一层，但应当理解，这仅仅出于例示的目的，并且堆叠层203中可以包括任何数量的电介质层。
堆叠层203包括具有阶梯结构的部分，其中至少牺牲层206中的每个终止于水平“x”方向上的不同长度。该阶梯结构允许电触点连接存储器件的字线中的每者。
在一些实施例中，多个牺牲竖直结构210被形成为通过堆叠层203并向下延伸到外延生长的材料212。外延生长的材料212可以包括外延生长的硅，并可以延伸到衬底202的部分中。多个牺牲竖直结构210可以包括牺牲衬层214和内核材料216。牺牲衬层214可以是多晶硅、氮化钛或由多个层制成，例如氧化硅/氮化硅/氧化硅(ONO)。内核材料216可以是诸如钨的金属。牺牲竖直结构210的直径可以在大约100nm到200nm之间。
在一些实施例中，形成多个牺牲竖直结构210包括通过堆叠层203并向衬底202的部分中刻蚀多个开口。然后在多个开口的底部形成外延生长的材料212，接着沉积牺牲衬层214并沉积内核材料216。在形成多个竖直牺牲结构210之后，也可以执行化学机械抛光工艺(CMP)以对结构200的顶表面进行平坦化。
图3A和图3B示出了根据一些实施例的用于形成三维存储器件的示例性结构300。根据一些实施例，电介质层302形成于堆叠层203之上，并且掩模层304形成于电介质层302上。电介质层302可以是氧化物或可以与电介质层204具有相同的材料组成。电介质层302在本文中也可以被称为帽盖电介质层，因为该层“帽盖”其下方形成的堆叠层203。掩模层304可以是多晶硅、氮化物、或与电介质材料302相比具有充分大的刻蚀选择性的任何其它材料。可以使用诸如溅射、蒸发或化学气相沉积(CVD)的任何适当的沉积技术来形成电介质层302和掩模层304中的每个。示例性CVD技术包括等离子体增强CVD(PECVD)、低压CVD(LPCVD)和原子层沉积(ALD)。
图4A和图4B示出了根据一些实施例的用于形成三维存储器件的示例性结构400。根据一些实施例，通过电介质层302和堆叠层203形成开口402。尽管仅示出了一个开口402，但应当理解，可以跨越结构400形成多个这种开口。在一些示例中，开口402代表通过堆叠层203刻蚀并沿X方向延伸的沟槽。根据一些实施例，开口402暴露衬底202的部分，并且可以延伸到衬底202中。可以使用任何适当的干法刻蚀技术形成开口402，仅举几例，所述干法刻蚀技术包括深度反应离子刻蚀(DRIE)或感应耦合等离子体(ICP)刻蚀。
根据一些实施例，环绕开口402的底部的衬底202的暴露部分被掺杂以形成掺杂区域404。可以使用离子注入或向衬底202中扩散掺杂剂来形成掺杂区域404。掺杂剂可以包括任何p型掺杂剂(例如，硼)或任何n型掺杂剂(例如，磷)。
图5A和图5B示出了根据一些实施例的用于形成三维存储器件的结构500。根据一些实施例，堆叠层203的牺牲层206被去除并替换为导体层502，以形成交替的绝缘体/导体堆叠层504。可以通过例如各向同性干法刻蚀或湿法刻蚀的适当刻蚀工艺去除牺牲层206。相对于结构500的其它部分的材料，刻蚀工艺可以对牺牲层206的材料具有充分高的刻蚀选择性，以使得刻蚀工艺能够对结构500的其它部分具有最小影响。在一些实施例中，牺牲层206包括氮化硅，并且各向同性干法刻蚀的刻蚀剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一种或多种。各向同性干法刻蚀的射频(RF)功率可以低于大约100W，并且偏压可以低于大约10V。在一些实施例中，牺牲层206包括氮化硅，并且湿法刻蚀的刻蚀剂包括磷酸。在一些实施例中，电介质层204可以被去除，以使得在导体层502之间存在空白空间(真空)。导体层502之间的真空空间充当绝缘层，并可以帮助减小寄生电容。
导体层502可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。可以使用诸如CVD、溅射、MOCVD和/或ALD的适当沉积方法向通过去除牺牲层206所留下的区域中沉积导体层502中的每个。
根据一些实施例，在利用导体层502替换牺牲层206之后，第一导电触点506形成在开口402内。第一导电触点506可以包括阻挡层508和内核导体510。阻挡层508可以包括氧化物或任何其它电绝缘材料。仅举几例，内核导体510可以包括诸如钨的金属，或诸如Co、Cu、Al、掺杂硅、硅化物或其任何组合的任何其它导电材料。可以使用诸如溅射、蒸发或化学气相沉积(CVD)的任何适当沉积技术来形成阻挡层508。可以使用任何适当的电镀或无电镀技术来形成内核导体510。可以在形成内核导体510之后执行CMP工艺以对结构500的顶表面进行平坦化。
图6A和图6B示出了根据一些实施例的用于形成三维存储器件的结构600。使用例如CMP工艺将掩模层304连同第一导电触点506的顶部部分一起去除。然后可以使用刻蚀工艺去除内核导体510的处于第一导电触点506的顶部的剩余部分，并利用导电材料602填充该剩余部分。刻蚀工艺可以是任何适当的湿法或干法刻蚀工艺。导电材料602可以是多晶硅，并且其存在能够减小由内核导体510导致的结构600中的应力。
图7A和图7B示出了根据一些实施例的用于形成三维存储器件的结构700。根据一些实施例，第二交替牺牲/电介质堆叠层702形成于电介质层302之上。堆叠层702包括与牺牲层706交替的电介质层704。堆叠层702的形成可以涉及将牺牲层706沉积为均具有相同厚度或具有不同厚度。牺牲层706的示例性厚度可以在20nm到500nm的范围内。类似地，电介质层704可以均具有相同的厚度或具有不同的厚度。电介质层704的示例性厚度可以在20nm到500nm的范围内。另一电介质材料708沉积在堆叠层702之上。根据一些实施例，电介质材料708具有与电介质层704相同的材料组成。
根据实施例，牺牲层706的电介质材料与电介质层704的电介质材料不同。例如，牺牲层706中的每个可以是氮化硅，而电介质层704中的每个可以是二氧化硅。用于牺牲层706中的每个的其它示例性材料包括多晶硅、多晶锗和多晶锗硅。用于电介质层704或牺牲层706的任何层的电介质材料可以包括氧化硅、氮化硅、氮氧化硅或其任何组合。尽管在堆叠层702中仅示出了总共十一层，但应当理解，这仅仅出于例示的目的，并且堆叠层702中可以包括任何数量的电介质层。电介质层704可以具有与来自堆叠层203的电介质层204相同的材料组成。牺牲层706可以具有与来自堆叠层203的牺牲层206相同的材料组成。
堆叠层702包括具有阶梯结构的部分，其中至少牺牲层706中的每个终止于水平“x”方向上的不同长度。该阶梯结构允许电触点连接存储器件的字线中的每者。额外的顶部电介质层710还可以沉积于堆叠层702之上。仅举几例，顶部电介质层710可以是氧化物。
图8A和图8B示出了根据一些实施例的用于形成三维存储器件的结构800。使用例如DRIE或ICP工艺通过堆叠层702和顶部电介质层710形成多个开口802。根据一些实施例，多个开口802与竖直牺牲结构210大体上对准，并延伸通过电介质层302，以暴露竖直牺牲结构210的顶表面。多个开口802可以具有与竖直牺牲结构210大体上相同的直径或截面形状。应当理解，仅仅为了例示容易，多个开口802被示为具有竖直侧壁，并且该多个开口802又可以具有倾斜或锥形侧壁。
根据一些实施例，保护层804沉积在通过堆叠层702和顶部电介质层710的多个开口802的侧壁之上。保护层804可以是多晶硅，并被提供为在后续处理操作期间保护堆叠层702的层。
图9A和图9B示出了根据一些实施例的用于形成三维存储器件的结构900。去除竖直牺牲结构210，接着去除保护层804，留下高开口901，其延伸通过堆叠层702和堆叠层504两者。可以使用诸如食人鱼溶液(硫酸和过氧化氢的混合物)的湿法化学物质去除竖直牺牲结构210。在去除竖直牺牲结构210和保护层804之后，可以在高开口901的侧壁之上沉积多个存储器层902。多个存储器层902可以包括半导体沟道层，例如非晶硅、多晶硅或单晶硅。多个存储器层902还可以包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层。根据一些实施例，阻挡层、存储层、隧穿层和半导体沟道层按照所列次序被彼此堆叠地布置于高开口901的侧壁上(首先沉积阻挡层，最后沉积半导体沟道层)。隧穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可以包括氮化硅、氧氮化硅、硅或其任何组合。在一些实施例中，多个存储器层902包括氧化硅/氮化硅/氧化硅(ONO)电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻挡层)。
应当理解，仅仅为了例示容易，高开口901被例示为具有竖直侧壁，并且高开口901又可以具有倾斜或锥形侧壁。
图10A和图10B示出了根据一些实施例的用于形成三维存储器件的结构1000。根据一些实施例，利用绝缘材料1004填充高开口901的剩余部分以完成竖直NAND串1002的形成。例如，绝缘材料1004可以是诸如氧化物的任何电介质材料。可以使用任何适当的刻蚀工艺使绝缘材料1004的顶部部分重新凹陷并利于导电材料1006填充该部分。在一些示例中，导电材料1006包括多晶硅。
图11A和图11B示出了根据一些实施例的用于形成三维存储器件的结构1100。根据一些实施例，通过顶部电介质层710和堆叠层702形成开口1102。尽管仅示出了一个开口1102，但应当理解，跨越结构1100可以形成多个这种开口。在一些示例中，开口1102代表刻蚀通过堆叠层702并沿X方向延伸的沟槽。可以使用任何适当的干法刻蚀技术形成开口402，仅举几例，所述干法刻蚀技术包括深度反应离子刻蚀(DRIE)或感应耦合等离子体(ICP)刻蚀。
开口1102可以大体上在第一导电触点506之上对准，以使得开口1102延伸到第一导电触点506的部分中。例如，开口1102可以延伸通过导电材料602，或者开口1102的形成可以导致导电材料602的完全去除。在一些实施例中，导电材料602保持环绕开口1102的下端。
图12A和图12B示出了根据一些实施例的用于形成三维存储器件的结构1200。根据一些实施例，去除堆叠层702的牺牲层706并利用导体层1202替换牺牲层706，以形成交替的绝缘体/导体堆叠层1204。可以通过例如各向同性干法刻蚀或湿法刻蚀的适当刻蚀工艺去除牺牲层706。相对于结构1200的其它部分的材料，刻蚀工艺可以对牺牲层706的材料具有充分高的刻蚀选择性，以使得刻蚀工艺能够对结构1200的其它部分具有最小影响。在一些实施例中，牺牲层706包括氮化硅并且各向同性干法刻蚀的刻蚀剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一种或多种。各向同性干法刻蚀的射频(RF)功率可以低于大约100W并且偏压可以低于大约10V。在一些实施例中，牺牲层706包括氮化硅并且湿法刻蚀的刻蚀剂包括磷酸。在一些实施例中，电介质层704可以被去除，以使得在导体层1202之间存在空白空间(真空)。导体层1202之间的真空空间充当绝缘层，并可以帮助减小寄生电容。
导体层1202可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。可以使用诸如CVD、溅射、MOCVD和/或ALD的适当沉积方法来向通过去除牺牲层706而留下的区域中沉积导体层1202中的每个。
根据一些实施例，在利用导体层1202替换牺牲层706之后，在开口1102内形成第二导电触点1206。第二导电触点1206可以包括阻挡层1208和内核导体1210。阻挡层1208可以包括氧化物或任何其它电绝缘材料。仅举几例，内核导体1210可以包括诸如钨的金属，或诸如Co、Cu、Al、掺杂硅、硅化物或其任何组合的任何其它导电材料。可以使用诸如溅射、蒸发或化学气相沉积(CVD)的任何适当沉积技术来形成阻挡层1208。可以使用任何适当的电镀或无电镀技术形成内核导体1210。可以在形成内核导体1210之后执行CMP工艺以对结构1200的顶表面进行平坦化。在一些实施例中，阻挡层1210具有与第一导电触点506的阻挡层508相同的材料组成，并且内核导体1210具有与第一导电触点506的内核导体510相同的材料组成。第二导电触点1206可以与第一导电触点506形成欧姆接触，以使得第一导电触点506和第二导电触点1206组合，以形成用于存储器件的堆叠阵列公共源极(ACS)。
在一些实施例中，第二导电触点1206的底端可以延伸通过导电材料602(未示出)，以使得导电材料602围绕第二导电触点1206的底端。
图13是根据一些实施例的用于形成NAND存储器件的示例性方法1300的流程图。图2-图12中总体上示出了方法1300的操作。应当理解，方法1300中所示的操作不是穷举性的，并且也可以在例示操作中的任何操作之前、之后或之间执行其它操作。在本公开的各种实施例中，方法1300的操作可以按照不同次序来执行和/或可以改变。应当指出，在图2A和图2B中将方法1300的前三个操作(操作1302-1306)一起示出。
在操作1302中，第一交替电介质堆叠层形成于衬底之上。第一交替电介质堆叠层可以包括与具有不同材料组成的电介质层交替的牺牲电介质层。第一交替电介质堆叠层的层可以包括如下材料，所述材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。第一交替电介质堆叠层的层可以包括通过一种或多种薄膜沉积工艺所沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
根据一些实施例，第一交替电介质堆叠层的层具有阶梯结构，其中至少牺牲层中的每个在衬底的表面之上终止于水平方向上的不同长度。该阶梯结构允许电触点连接存储器件的字线中的每者。
在操作1304中，通过交替电介质堆叠层刻蚀一个或多个第一开口，从而暴露衬底的表面。可以使用RIE工艺通过交替的电介质堆叠层刻蚀出一个或多个第一开口中的每个。在一些实施例中，材料外延生长在暴露的衬底上的一个或多个第一开口的底部。外延生长的材料可以是外延生长的硅。
在操作1306中，一个或多个竖直牺牲结构形成在一个或多个第一开口内。形成一个或多个牺牲竖直结构可以包括首先形成牺牲衬层，接着形成内核材料以填充一个或多个第一开口的剩余部分。牺牲衬层可以是多晶硅或氮化钛。内核材料可以是诸如钨的金属。可以使用适当的薄膜沉积技术来沉积牺牲衬层，所述薄膜沉积技术例如是CVD、PVD、ALD或其任何组合。可以使用电镀或无电镀技术沉积内核材料。
在操作1308中，电介质层形成在第一交替电介质堆叠层之上。电介质层可以是氧化物，并且可以被称为帽盖电介质层。在一些实施例中，掩模层可以被沉积在帽盖电介质层之上，并且可以是多晶硅、氮化物或与电介质层相比具有充分大的刻蚀选择性的任何其它材料。可以使用诸如溅射、蒸发或化学气相沉积(CVD)的任何适当薄膜沉积技术形成帽盖电介质层和掩模层中的每个。示例性CVD技术包括等离子体增强CVD(PECVD)、低压CVD(LPCVD)和原子层沉积(ALD)。
在操作1310中，通过第一交替电介质堆叠层并通过帽盖电介质层形成一个或多个第二开口。一个或多个第二开口可以是通过第一交替电介质堆叠层刻蚀的沟槽。根据一些实施例，一个或多个第二开口暴露衬底的部分并可以延伸到衬底中。可以使用任何适当的干法刻蚀技术形成一个或多个第二开口，仅举几例，所述干法刻蚀技术包括深度反应离子刻蚀(DRIE)或感应耦合等离子体(ICP)刻蚀。
根据一些实施例，对衬底的环绕一个或多个第二开口的底部的暴露部分进行掺杂以在衬底内形成掺杂区域。可以使用离子注入或将掺杂剂扩散到衬底中来形成掺杂区域。掺杂剂可以包括任何p型掺杂剂(例如，硼)或任何n型掺杂剂(例如，磷)。
根据一些实施例，可以去除交替的第一电介质堆叠层的牺牲层并由导体层替换该牺牲层以在操作1310期间或在操作1310之后立即形成第一交替导体/绝缘体堆叠层。
在操作1312中，一个或多个第一导电触点形成在一个或多个第二开口内。形成一个或多个第一导电触点可以包括形成阻挡层、然后形成内核导体，所述内核导体填充一个或多个第二开口的剩余部分。阻挡层可以包括氧化物或任何其它电绝缘材料。仅举几例，内核导体可以包括诸如钨的金属、或诸如Co、Cu、Al、掺杂硅、硅化物或其任何组合的任何其它导电材料。可以使用诸如溅射、蒸发或化学气相沉积(CVD)的任何适当沉积技术形成阻挡层。可以使用任何适当的电镀或无电镀技术形成内核导体。在形成内核导体之后可以执行CMP工艺以使衬底的顶表面平坦化。
在一些实施例中，操作1312还包括使内核导体的顶部部分凹陷，并利用不同的导电材料填充凹陷的部分。例如，不同的导电材料可以是多晶硅。
在操作1314中，第二交替电介质堆叠层形成在帽盖电介质层之上。第二交替电介质堆叠层可以包括与具有不同材料组成的电介质层交替的牺牲电介质层。第二交替电介质堆叠层的层可以包括如下材料，所述材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。第二交替电介质堆叠层的层可以包括通过一种或多种薄膜沉积工艺所沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
根据一些实施例，第二交替电介质堆叠层的层具有阶梯结构，其中至少牺牲层中的每个在衬底的表面之上终止于水平方向上的不同长度。该阶梯结构允许电触点连接存储器件的字线中的每者。
在操作1316中，通过第二交替电介质堆叠层刻蚀一个或多个第三开口。一个或多个第三开口可以与一个或多个第一开口中形成的竖直牺牲结构大体上对准。一个或多个第三开口可以延伸通过电介质层以暴露竖直牺牲结构的顶表面。可以将一个或多个第三开口形成为具有与竖直牺牲结构大体上相同的直径或截面形状。在一些实施例中，操作1316还包括在一个或多个第三开口内形成多晶硅的牺牲层。多晶硅的牺牲层覆盖一个或多个第三开口的侧壁并可以用于在后续操作期间保护第二交替电介质堆叠层。
在操作1318中，从一个或多个第一开口去除竖直牺牲结构，留下一个或多个高开口，该高开口延伸通过第二交替电介质堆叠层和第一交替导体/电介质堆叠层。可以使用诸如食人鱼溶液(硫酸和过氧化氢的混合物)湿法化学物质去除竖直牺牲结构。
在操作1320中，一个或多个竖直结构形成在一个或多个高开口内。根据一些实施例，形成一个或多个竖直结构可以包括首先在一个或多个高开口的侧壁之上形成多个存储器层。形成多个存储器层可以包括沉积诸如非晶硅、多晶硅或单晶硅的半导体沟道层、隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层。根据一些实施例，阻挡层、存储层、隧穿层和半导体沟道层可以均按照所列次序沉积于一个或多个高开口的侧壁上。隧穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，多个存储器层包括氧化硅/氮化硅/氧化硅(ONO)电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻挡层)。
在形成多个存储器层之后，可以利用绝缘材料填充一个或多个高开口的剩余部分。例如，绝缘材料可以是诸如氧化物的任何电介质材料。在一些实施例中，操作1320还包括使用任何适当的刻蚀工艺使绝缘材料的顶部部分凹陷并利用导电材料填充凹陷的区域。在一些示例中，导电材料包括多晶硅。一个或多个竖直结构可以是NAND存储器串。
在操作1322中，通过第二交替电介质堆叠层形成一个或多个第四开口。一个或多个第四开口可以是通过第二交替电介质堆叠层刻蚀的沟槽。一个或多个第四开口可以在一个或多个第二开口内形成的一个或多个第一导电触点之上大体上对准。根据一些实施例，一个或多个第四开口暴露一个或多个第一导电触点的部分。可以使用任何适当的干法刻蚀技术形成一个或多个第四开口，仅举几例，所述干法刻蚀技术包括深度反应离子刻蚀(DRIE)或感应耦合等离子体(ICP)刻蚀。在一些实施例中，一个或多个第四开口延伸到足够远以暴露一个或多个第一导电触点的内核导体。
根据一些实施例，可以去除第二交替电介质堆叠层的牺牲层并由导体层替换牺牲层以在操作1322期间或在操作1322之后立即形成第二交替导体/绝缘体堆叠层。
在操作1324中，一个或多个第二导电触点形成在一个或多个第四开口内。形成一个或多个第二导电触点可以包括形成阻挡层，然后形成内核导体，其填充一个或多个第四开口的剩余部分。阻挡层可以包括氧化物或任何其它电绝缘材料。仅举几例，内核导体可以包括诸如钨的金属、或诸如Co、Cu、Al、掺杂硅、硅化物或其任何组合的任何其它导电材料。可以使用诸如溅射、蒸发或化学气相沉积(CVD)的任何适当沉积技术形成阻挡层。可以使用任何适当的电镀或无电镀技术形成内核导体。在形成内核导体之后可以执行CMP工艺以使衬底的顶表面平坦化。形成一个或多个第二导电触点可以包括在一个或多个第一导电触点与一个或多个第二导电触点之间形成欧姆接触。根据一些实施例，堆叠在一个或多个第一导电触点上的一个或多个第二导电触点的形成为存储器件形成ACS。
图14A和图14B示出了根据一些实施例的用于形成另一三维存储结构的示例性结构1400。以与上文参考图2所述的方式相同方式执行牺牲/电介质堆叠层203的形成，并且因而将不再提供关于其形成的进一步描述。
在结构1400中，替代使用牺牲竖直结构210，多个第一NAND串1402竖直延伸通过牺牲/电介质堆叠层203。第一NAND串1402中的每个包括多个存储器层1404和内核绝缘体1406。多个存储器层1404可以包括半导体沟道层，例如非晶硅、多晶硅或单晶硅。多个存储器层1404还可以包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层。根据一些实施例，阻挡层、存储层、隧穿层和半导体沟道层按照所列次序被彼此堆叠地布置于侧壁上(其中首先沉积阻挡层并且最后沉积半导体沟道层)。隧穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可以包括氮化硅、氧氮化硅、硅或其任何组合。在一些实施例中，多个存储器层1404包括氧化硅/氮化硅/氧化硅(ONO)电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻挡层)。例如，内核绝缘体1406可以是诸如氧化物的任何电介质材料。
根据一些实施例，多个存储器层1404的半导体沟道层也被沿着结构1400的顶表面沉积，作为顶部沟道层1408。帽盖电介质层1410可以沉积在结构1400的剩余部分之上。此外，根据一些实施例，通过帽盖电介质层1410、顶部沟道层1408和堆叠层203中的每个形成开口1412。尽管仅示出了一个开口1412，但应当理解，跨越结构1400可以形成多个这种开口。在一些示例中，开口1412代表通过堆叠层203刻蚀并沿X方向延伸的沟槽。根据一些实施例，开口1412暴露衬底202的一部分，并且可以延伸到衬底202中。可以使用任何适当的干法刻蚀技术形成开口1412，仅举几例，所述干法刻蚀技术包括深度反应离子刻蚀(DRIE)或感应耦合等离子体(ICP)刻蚀。根据一些实施例，衬底202的环绕开口1412的底部的暴露部分被掺杂以形成掺杂区域404。可以使用离子注入或向衬底202中扩散掺杂剂来形成掺杂区域404。掺杂剂可以包括任何p型掺杂剂(例如，硼)或任何n型掺杂剂(例如，磷)。
图15A和图15B示出了根据一些实施例的用于形成另一三维存储结构的示例性结构1500。根据一些实施例，如上文参考图5所述，去除堆叠层203的牺牲层206并利用导体层502替换牺牲层206，以形成交替的绝缘体/导体堆叠层504。根据一些实施例，由顶部沟道层1408和帽盖电介质层1410两者保护NAND串1402以免受到用于去除牺牲层206的刻蚀剂影响。
图16A和图16B示出了根据一些实施例的用于形成另一三维存储结构的示例性结构1600。具有阻挡层508和内核导体510的导电触点506形成在开口1412内，恰好如上文参考图5所述。之后可以执行CMP工艺以至少去除帽盖电介质层1410。
图17A和图17B示出了根据一些实施例的用于形成另一三维存储结构的示例性结构1700。去除顶部沟道层1408，并可以在导电触点506的顶部部分上形成另一凹陷，并且接下来利用导电材料602填充所述另一凹陷，如上文参考图6B所述。在一些实施例中，导电材料602还围绕在凹陷的底部上方突出的内核导体510的顶部部分。
根据一些实施例，还通过第一NAND串1402的顶部部分形成其它凹陷。形成这些凹陷可以涉及刻蚀多个存储器层1408和内核绝缘体材料1410中的每者。利用导电材料1702类似地填充这些其它凹陷。在一些实施例中，导电材料1702是多晶硅。
图18A和图18B示出了根据一些实施例的用于形成另一三维存储结构的示例性结构1800。第二交替牺牲/电介质堆叠层702形成在结构1700的顶表面之上，并被顶部电介质层710帽盖。以与上文参考图7A和图7B所述的方式相同方式执行第二交替牺牲/电介质堆叠层702和顶部电介质层710的形成，并且因而将不再提供关于其形成的进一步描述。
图19A和图19B示出了根据一些实施例的用于形成另一三维存储结构的示例性结构1900。例如，使用DRIE或ICP工艺通过堆叠层702和顶部电介质层710形成多个开口1902。根据一些实施例，多个开口1902与第一NAND串1402大体上对准，并延伸通过堆叠层702以暴露导电材料1702的顶表面。多个开口1902还可以延伸到导电材料1702的厚度中。多个开口1902可以具有与第一NAND串1402大体上相同的直径或截面形状。应当理解，仅仅为了例示容易，多个开口1902被例示为具有竖直侧壁，并且多个开口1902又可以具有倾斜或锥形侧壁。
图20A和图20B示出了根据一些实施例的用于形成另一三维存储结构的示例性结构2000。多个第二NAND串2002形成于多个开口1902中，并且均包括围绕内核绝缘体2006的多个存储器层2004。以与上文针对类似的第一NAND串1402所述的方式相同的方式形成多个存储器层2004和内核绝缘体2006。根据一些实施例，第二NAND串2002的半导体层经由导电材料1702与第一NAND串1402的半导体层导电连接。可以使用任何适当的刻蚀工艺使内核绝缘体2006的顶部部分凹陷并利用导电材料2008填充该顶部部分。在一些示例中，导电材料2008包括多晶硅。
图21A和图21B示出了根据一些实施例的用于形成另一三维存储结构的示例性结构2100。以与上文参考图11-图12所述的方式相同的方式执行绝缘体/导体堆叠层1204和第二导电触点1206的形成，并且因而将不再提供关于其形成的进一步描述。
图22是根据一些实施例的用于形成另一NAND存储器件的示例性方法2200的流程图。尽管先前在图2-图12中示出了一些操作并且因而不再重复，但图14-图21中总体上示出了方法2200的操作。应当理解，方法2200中所示的操作不是穷举性的，并且也可以在例示操作中的任何操作之前、之后或之间执行其它操作。在本公开的各种实施例中，方法2200的操作可以按照不同次序来执行和/或可以改变。应当指出，在图14A和图14B中将方法2200的前八个操作(操作2202-2208)一起示出。
在操作2202中，第一交替电介质堆叠层形成于衬底之上。第一交替电介质堆叠层可以包括与具有不同材料组成的电介质层交替的牺牲电介质层。第一交替电介质堆叠层的层可以包括如下材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。第一交替电介质堆叠层的层可以包括通过一种或多种薄膜沉积工艺所沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
根据一些实施例，第一交替电介质堆叠层的层具有阶梯结构，其中至少牺牲层中的每个在衬底的表面之上终止于水平方向上的不同长度。该阶梯结构允许电触点连接存储器件的字线中的每者。
在操作2204中，通过交替电介质堆叠层刻蚀一个或多个第一开口，从而暴露了衬底的表面。可以使用RIE工艺通过交替的电介质堆叠层刻蚀出一个或多个第一开口中的每者。在一些实施例中，材料外延生长在暴露的衬底上的一个或多个第一开口的底部。外延生长的材料可以是外延生长的硅。
在操作2206中，一个或多个竖直结构形成于一个或多个第一开口内。在一些实施例中，一个或多个竖直结构包括一个或多个第一NAND串。形成一个或多个竖直结构可以包括首先在一个或多个第一开口的侧壁之上形成多个存储器层。形成多个存储器层可以包括沉积诸如非晶硅、多晶硅或单晶硅的半导体沟道层、隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层。根据一些实施例，阻挡层、存储层、隧穿层和半导体沟道层可以均按照所列次序沉积于一个或多个第一开口的侧壁上。隧穿层可以包括氧化硅、氮化硅或其任何组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可以包括氮化硅、氧氮化硅、硅或其任何组合。在一些实施例中，多个存储器层包括氧化硅/氮化硅/氧化硅(ONO)电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻挡层)。
在操作2208中，电介质层形成在第一交替电介质堆叠层之上。电介质层可以是氧化物，并且可以被称为帽盖电介质层。在一些实施例中，掩模层可以被沉积在帽盖电介质层之上，并且可以是多晶硅、氮化物、或与电介质层相比具有充分大的刻蚀选择性的任何其它材料。可以使用诸如溅射、蒸发或化学气相沉积(CVD)的任何适当薄膜沉积技术形成帽盖电介质层和掩模层中的每个。示例性CVD技术包括等离子体增强CVD(PECVD)、低压CVD(LPCVD)和原子层沉积(ALD)。
在操作2210中，通过第一交替电介质堆叠层并通过帽盖电介质层形成一个或多个第二开口。一个或多个第二开口可以是通过第一交替电介质堆叠层刻蚀的沟槽。根据一些实施例，一个或多个第二开口暴露了衬底的部分并可以延伸到衬底中。可以使用任何适当的干法刻蚀技术形成一个或多个第二开口，仅举几例，所述干法刻蚀技术包括深度反应离子刻蚀(DRIE)或感应耦合等离子体(ICP)刻蚀。
根据一些实施例，对衬底的环绕一个或多个第二开口的底部的暴露部分进行掺杂以在衬底内形成掺杂区域。可以使用离子注入或将掺杂剂扩散到衬底中来形成掺杂区域。掺杂剂可以包括任何p型掺杂剂(例如，硼)或任何n型掺杂剂(例如，磷)。
根据一些实施例，可以去除交替第一电介质堆叠层的牺牲层并由导体层替换牺牲层以在操作2010期间或在操作2010之后立即形成第一交替导体/绝缘体堆叠层。
在操作2212中，一个或多个第一导电触点形成在一个或多个第二开口内。形成一个或多个第一导电触点可以包括形成阻挡层，然后形成内核导体，其填充一个或多个第二开口的剩余部分。阻挡层可以包括氧化物或任何其它电绝缘材料。仅举几例，内核导体可以包括诸如钨的金属、或诸如Co、Cu、Al、掺杂硅、硅化物或其任何组合的任何其它导电材料。可以使用诸如溅射、蒸发或化学气相沉积(CVD)的任何适当沉积技术形成阻挡层。可以使用任何适当的电镀或无电镀技术形成内核导体。在形成内核导体之后可以执行CMP工艺以使衬底的顶表面平坦化。
在操作2214中，凹陷形成在一个或多个第一触点的内核导体的顶部部分中，并且还形成为通过在一个或多个第一NAND串之上大体上对准的帽盖电介质层。可以利用诸如多晶硅的导电材料填充所形成的凹陷中的每个。
在操作2216中，第二交替电介质堆叠层形成在帽盖电介质层之上。第二交替电介质堆叠层可以包括与具有不同材料组成的电介质层交替的牺牲电介质层。第二交替电介质堆叠层的层可以包括如下材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。第二交替电介质堆叠层的层可以包括通过一种或多种薄膜沉积工艺所沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
根据一些实施例，第二交替电介质堆叠层的层具有阶梯结构，其中至少牺牲层中的每个在衬底的表面之上终止于水平方向上的不同长度。该阶梯结构允许电触点连接存储器件的字线中的每者。
在操作2218中，通过第二交替电介质堆叠层刻蚀出一个或多个第三开口。一个或多个第三开口可以与一个或多个第一开口中形成的一个或多个第一NAND串大体上对准。一个或多个第三开口可以延伸通过第二交替电介质堆叠层，以暴露一个或多个第一NAND串上方的被刻蚀凹陷内的导电材料的顶表面。在一些实施例中，一个或多个第三开口可以延伸到导电材料的厚度中。可以将一个或多个第三开口形成为具有与竖直牺牲结构大体上相同的直径或截面形状。
在操作2220中，一个或多个第二NAND串形成在一个或多个第三开口内。可以使用与用于形成一个或多个第一NAND串的工艺和材料大体上相同的工艺和材料来形成一个或多个第二NAND串。在一些实施例中，操作2220还包括使用任何适当刻蚀工艺使一个或多个第二NAND串的内核绝缘体的顶部部分凹陷并利用诸如多晶硅的导电材料填充凹陷区域。根据一些实施例，在形成一个或多个第二NAND串之后，执行退火工艺以允许来自NAND串之间和一个或多个第二NAND串的顶部的导电材料的掺杂剂扩散到一个或多个第一NAND串和一个或多个第二NAND串的半导体沟道中。
在操作2222中，通过第二交替电介质堆叠层形成一个或多个第四开口。一个或多个第四开口可以是通过第二交替电介质堆叠层刻蚀的沟槽。一个或多个第四开口可以在一个或多个第二开口内形成的一个或多个第一导电触点之上大体上对准。根据一些实施例，一个或多个第四开口暴露一个或多个第一导电触点的部分。可以使用任何适当的干法刻蚀技术形成一个或多个第四开口，仅举几例，所述干法刻蚀技术包括深度反应离子刻蚀(DRIE)或感应耦合等离子体(ICP)刻蚀。在一些实施例中，一个或多个第四开口延伸到足够远以暴露一个或多个第一导电触点的内核导体。
根据一些实施例，第二交替电介质堆叠层的牺牲层可以被去除并由导体层替换以在操作2222期间或在操作2222之后立即形成第二交替导体/绝缘体堆叠层。
在操作2224中，一个或多个第二导电触点形成在一个或多个第四开口内。形成一个或多个第二导电触点可以包括形成阻挡层，然后形成内核导体，其填充一个或多个第四开口的剩余开口。阻挡层可以包括氧化物或任何其它电绝缘材料。仅举几例，内核导体可以包括诸如钨的金属、或诸如Co、Cu、Al、掺杂硅、硅化物或其任何组合的任何其它导电材料。可以使用诸如溅射、蒸发或化学气相沉积(CVD)的任何适当沉积技术形成阻挡层。可以使用任何适当的电镀或无电镀技术形成内核导体。在形成内核导体之后可以执行CMP工艺以使衬底的顶表面平坦化。形成一个或多个第二导电触点可以包括在一个或多个第一导电触点与一个或多个第二导电触点之间形成欧姆接触。根据一些实施例，堆叠在一个或多个第一导电触点上的一个或多个第二导电触点的形成为存储器件形成了ACS。
本公开描述了三维NAND存储器件及其制造方法的各种实施例。在一些实施例中，NAND存储器件包括衬底，该衬底在衬底表面中具有多个凹陷。外延生长的材料形成在多个凹陷中。NAND存储器件包括设置于衬底上的第一交替导体/电介质堆叠层和设置于第一交替导体/电介质堆叠层之上的电介质层。第二交替导体/电介质堆叠层设置在电介质层上。NAND存储器件包括相对于衬底表面正交延伸并且在多个凹陷中设置的外延生长材料之上延伸的一个或多个结构，以及相对于衬底表面正交地延伸通过第一交替导体/电介质堆叠层和第二交替导体/电介质堆叠层的一个或多个导电触点。
在一些实施例中，形成第一三维存储器件的方法包括：在衬底之上形成第一交替牺牲电介质堆叠层，以及通过第一交替牺牲电介质堆叠层形成一个或多个第一开口，一个或多个第一开口在衬底中形成对应凹陷。该方法还包括利用绝缘材料填充一个或多个第一凹陷。该方法包括在对应凹陷中形成材料以及在一个或多个第一开口中形成一个或多个竖直牺牲结构。该方法还包括在第一交替牺牲电介质堆叠层之上形成电介质层，以及通过电介质层并通过第一交替牺牲电介质堆叠层形成一个或多个第二开口。该方法还包括：在一个或多个第二开口中形成一个或多个第一导电触点，以及在电介质层之上形成第二交替牺牲电介质堆叠层。该方法还包括通过第二交替牺牲电介质堆叠层形成一个或多个第三开口。一个或多个第三开口与一个或多个竖直牺牲结构对准。该方法还包括：从一个或多个第一开口去除一个或多个竖直牺牲结构，以及在一个或多个第一开口中以及与一个或多个第一开口对准的一个或多个第三开口中形成一个或多个竖直结构。该方法还包括形成通过第二交替牺牲电介质堆叠层并与一个或多个第一导电触点对准的一个或多个第四开口，以及在一个或多个第四开口中形成一个或多个第二导电触点。在一个或多个第一导电触点与一个或多个第二导电触点之间形成欧姆接触。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (32)

1.一种存储器件，包括：
衬底；
所述衬底上方的第一堆叠层，所述第一堆叠层具有交替的导体和绝缘体层；
设置在所述第一堆叠层之上的帽盖电介质层；
设置在所述帽盖电介质层之上的第二堆叠层，所述第二堆叠层具有交替的导体和绝缘体层；以及
相对于所述衬底的表面正交地延伸通过所述第一堆叠层和所述第二堆叠层的一个或多个阵列公共源极触点，其中，所述一个或多个阵列公共源极触点中的至少一个包括第一导电触点以及设置于所述第一导电触点之上并与所述第一导电触点电连接的第二导电触点，以及其中，所述一个或多个阵列公共源极触点中的至少一个还包括设置于第一导电触点之上并围绕所述第二导电触点的一端的第一导电材料。
2.根据权利要求1所述的存储器件，其中，所述第一导电材料包括多晶硅。
3.根据权利要求1所述的存储器件，还包括延伸通过所述第一堆叠层的一个或多个第一NAND串、以及延伸通过所述第二堆叠层的一个或多个第二NAND串，其中，所述一个或多个第二NAND串中的每个设置在所述一个或多个第一NAND串中的相应NAND串之上。
4.根据权利要求3所述的存储器件，其中，所述一个或多个第一NAND串和所述一个或多个第二NAND串中的每个包括内部半导体沟道和一个或多个外部电介质层。
5.根据权利要求4所述的存储器件，其中，所述一个或多个外部电介质层包括至少一个氧化物层和至少一个氮化物层。
6.根据权利要求3所述的存储器件，还包括设置于所述一个或多个第一NAND串和所述一个或多个第二NAND串中的每个之间的第二导电材料，其中，通过所述帽盖电介质层设置所述第二导电材料的至少一部分。
7.根据权利要求6所述的存储器件，其中，所述第二导电材料包括多晶硅。
8.根据权利要求3所述的存储器件，其中，所述一个或多个第二NAND串包括处于所述一个或多个第二NAND串的远离所述衬底的表面的一端处的多晶硅层。
9.根据权利要求1所述的存储器件，还包括延伸通过所述第一堆叠层和所述第二堆叠层的一个或多个NAND串。
10.根据权利要求9所述的存储器件，其中，所述一个或多个NAND串中的每个包括内部半导体沟道和一个或多个外部电介质层。
11.根据权利要求10所述的存储器件，其中，所述一个或多个外部电介质层包括至少一个氧化物层和至少一个氮化物层。
12.根据权利要求9所述的存储器件，其中，所述一个或多个NAND串包括处于所述一个或多个NAND串的远离所述衬底的表面的一端处的多晶硅层。
13.根据权利要求1所述的存储器件，其中，所述第一导电触点延伸到所述衬底中的掺杂区域中。
14.根据权利要求1所述的存储器件，其中，所述第一导电触点和所述第二导电触点中的每个包括钨。
15.根据权利要求1所述的存储器件，其中，所述第一堆叠层和所述第二堆叠层包括氧化物和钨的交替层。
16.根据权利要求1所述的存储器件，其中，所述第一堆叠层和所述第二堆叠层包括真空和钨的交替层。
17.根据权利要求1所述的存储器件，其中，所述第一堆叠层和所述第二堆叠层被布置成阶梯图案。
18.一种电子系统，包括根据权利要求1-17中任一项所述的存储器件。
19.一种用于形成存储器件的方法，包括：
在衬底之上形成第一堆叠层，所述第一堆叠层具有交替的牺牲层和电介质层；
在所述第一堆叠层之上形成帽盖电介质层；
通过所述帽盖电介质层并通过所述第一堆叠层形成一个或多个第一开口；
在所述一个或多个第一开口中形成一个或多个第一导电触点；
在形成所述一个或多个第一导电触点之后，去除所述一个或多个第一导电触点的部分，以及在所述一个或多个第一导电触点之上形成多晶硅；
在所述帽盖电介质层之上形成第二堆叠层，所述第二堆叠层具有交替的牺牲层和电介质层；
通过所述第二堆叠层并与所述一个或多个第一导电触点对准地形成一个或多个第二开口；以及
在所述一个或多个第二开口中形成一个或多个第二导电触点，从而在所述一个或多个第一导电触点与所述一个或多个第二导电触点之间形成欧姆接触，其中，在所述一个或多个第一导电触点之上对准的所述一个或多个第二导电触点中的每个是阵列公共源极触点。
20.根据权利要求19所述的方法，还包括：
通过所述第一堆叠层形成一个或多个第三开口，所述一个或多个第三开口在所述衬底中形成对应凹陷；
在所述对应凹陷中形成材料；
在所述一个或多个第三开口中形成一个或多个第一NAND串。
21.根据权利要求20所述的方法，还包括：
通过所述一个或多个第一NAND串之上的所述帽盖电介质层形成一个或多个凹陷；以及
利用导电材料填充所述一个或多个凹陷。
22.根据权利要求21所述的方法，其中，所述导电材料包括多晶硅。
23.根据权利要求21所述的方法，还包括：
通过所述第二堆叠层形成一个或多个第四开口，所述一个或多个第四开口与所述一个或多个第一NAND串对准；以及
在所述一个或多个第四开口中形成一个或多个第二NAND串。
24.根据权利要求19所述的方法，还包括：
通过所述第一堆叠层形成一个或多个第三开口，所述一个或多个第三开口在所述衬底中形成对应凹陷；
在所述对应凹陷中形成材料；
在所述一个或多个第三开口中形成一个或多个竖直牺牲结构。
25.根据权利要求24所述的方法，还包括：
通过所述第二堆叠层形成一个或多个第四开口，所述一个或多个第四开口与所述一个或多个竖直牺牲结构对准；
从所述一个或多个第三开口去除所述一个或多个竖直牺牲结构；
在所述一个或多个第三开口以及与所述一个或多个第三开口对准的所述一个或多个第四开口中形成一个或多个NAND串。
26.根据权利要求19所述的方法，还包括：
在形成所述一个或多个第一开口之后，从所述第一堆叠层去除所述牺牲层，以及利用导电层替换所去除的牺牲层。
27.根据权利要求26所述的方法，其中，去除所述牺牲层包括从所述第一堆叠层去除氮化物层，并且其中，所述替换包括利用钨替换所述氮化物层。
28.根据权利要求19所述的方法，其中，形成所述一个或多个第二开口还包括通过所述多晶硅形成所述一个或多个第二开口。
29.根据权利要求28所述的方法，其中，形成所述一个或多个第二导电触点包括形成所述一个或多个第二导电触点，以使得所述多晶硅围绕所述一个或多个第二导电触点的下端。
30.根据权利要求29所述的方法，还包括：
在形成所述一个或多个第二开口之后，从所述第二堆叠层去除所述牺牲层，以及利用导电层替换所去除的牺牲层。
31.根据权利要求30所述的方法，其中，去除所述牺牲层包括从所述第二堆叠层去除氮化物层，并且其中，所述替换包括利用钨替换所述氮化物层。
32.根据权利要求19所述的方法，还包括：
在形成所述一个或多个第一开口之后，对所述衬底的由所述一个或多个第一开口暴露的部分进行掺杂。
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