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CN109983577A - 用于三维存储器的具有多重划分的阶梯结构 - Google Patents

用于三维存储器的具有多重划分的阶梯结构 Download PDF

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CN109983577A CN201980000362.1A CN201980000362A CN109983577A CN 109983577 A CN109983577 A CN 109983577A CN 201980000362 A CN201980000362 A CN 201980000362A CN 109983577 A CN109983577 A CN 109983577A
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Abstract

公开了三维存储器件的阶梯结构及其制作方法的实施例。半导体结构包括第一和第二膜堆叠层，其中，第一膜堆叠层设置在第二膜堆叠层之上并且具有M1数量的层。所述第二膜堆叠层具有M2数量的层。M1和M2为整数。所述半导体结构还包括第一和第二阶梯结构，其中，所述第一阶梯结构形成在所述第一膜堆叠层中，并且所述第二阶梯结构形成在所述第二膜堆叠层中。所述第一和第二阶梯结构彼此紧邻并具有偏移。

Description

用于三维存储器的具有多重划分的阶梯结构
技术领域
本公开总体上涉及半导体技术领域，并且更具体而言涉及用于形成三维(3D)存储器的方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制作工艺使平面存储单元缩小到更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更加有挑战性，而且成本更加高昂。因而，平面存储单元的存储密度接近上限。三维(3D)存储器架构能够解决平面存储单元中的密度限制。
发明内容
在本公开中描述了用于三维存储器件的接触结构以及用于形成该接触结构的方法的实施例。
在一些实施例中，公开了三维存储器件的阶梯结构及其制作方法。半导体结构包括第一和第二膜堆叠层，其中，第一膜堆叠层设置在第二膜堆叠层之上并且具有M1数量的层。第二膜堆叠层具有M2数量的层。M1和M2为整数。半导体结构还包括第一和第二阶梯结构，其中，所述第一阶梯结构形成在所述第一膜堆叠层中，并且所述第二阶梯结构形成在所述第二膜堆叠层中。所述第一和第二阶梯结构彼此紧邻并有偏移。
在一些实施例中，所述第一阶梯结构还包括在第一方向上的M3数量的台阶，并且第一阶梯结构的在所述第一方向上的每个台阶包括在第二方向上的M4数量的台阶。M3和M4为整数，并且第一方向和第二方向相互垂直并且处于与第一膜堆叠层的顶表面平行的平面中。
在一些实施例中，第一阶梯结构的在第二方向上的每个台阶包括第一膜堆叠层的一层，并且第一阶梯结构的在第一方向上的每个台阶包括第一膜堆叠层的M4+1数量的层。
在一些实施例中，M1至少是M3和M4的乘积。
在一些实施例中，所述第二阶梯结构还包括在第一方向上的M5数量的台阶，并且第二阶梯结构的在所述第一方向上的每个台阶包括在第二方向上的M6数量的台阶。M5和M6为整数，并且第一方向和第二方向相互垂直并且处于与第一膜堆叠层的顶表面平行的平面中。
在一些实施例中，第二阶梯结构的在第二方向上的每个台阶包括第二膜堆叠层的一层，并且第二阶梯结构的在第一方向上的每个台阶包括第二膜堆叠层的M6+1数量的层。
在一些实施例中，M2至少是M5和M6的乘积。
在一些实施例中，所述第一和第二膜堆叠层中的每个层包括第一电介质层和第二电介质层，并且所述第一和第二电介质层在所述衬底上交替布置。
在一些实施例中，所述第一和第二膜堆叠层中的每个层包括电介质层和导电层，并且所述电介质层和导电层在所述衬底上交替布置。
在一些实施例中，所述第一和第二阶梯结构之间的偏移在垂直于所述第一或第二膜堆叠层的顶表面的竖直方向上是所述第一或第二膜堆叠层的至少一层。
在一些实施例中，所述第一和第二阶梯结构之间的偏移在平行于所述第一或第二膜堆叠层的顶表面的横向方向上处于零到1μm之间。
本公开的另一方面提供了一种用于形成三维(3D)存储器件的方法。在一些实施例中，一种用于形成三维存储器结构的方法包括在衬底上形成具有多个层的膜堆叠层。所述方法还包括在第一方向上形成具有L1数量的台阶的第一阶梯结构，其中，第一阶梯结构的在第一方向上的每个台阶包括在第二方向上的L2数量的台阶。L1和L2为整数，并且第一方向和第二方向相互垂直并且处于与衬底的顶表面平行的平面上。所述方法还包括在第一方向上形成具有L3数量的台阶的第二阶梯结构，其中，第二阶梯结构的在第一方向上的每个台阶具有在第二方向上的L4数量的台阶。L3和L4为整数，并且所述第二阶梯结构位于紧邻所述第一阶梯结构处并具有偏移。
在一些实施例中，所述第一阶梯结构的形成包括在所述膜堆叠层上设置具有划分块的第一掩模堆叠层，以及在所述划分块的每一侧上形成第三阶梯结构。所述第一阶梯结构的形成还包括设置覆盖所述划分块的至少一部分的第二掩模堆叠层，以及使用所述第二掩模堆叠层形成所述第一阶梯结构。
在一些实施例中，在划分块的每一侧上形成第三阶梯结构包括蚀刻所述膜堆叠层的一层，并在第二方向上修整所述第一掩模堆叠层。所述第三阶梯结构的形成还包括重复L2次所述蚀刻和修整，以在第二方向上形成L2数量的台阶。
在一些实施例中，使用第二掩模堆叠层形成第一阶梯结构包括蚀刻所述膜堆叠层的L2+1数量的层，以及在第一方向上修整所述第二掩模堆叠层。所述第一阶梯结构的形成还包括重复L1次所述蚀刻和修整，以在第一方向上形成L1数量的台阶。
在一些实施例中，第二阶梯结构的形成包括设置具有第二划分块的第三掩模堆叠层，其中，所述第三掩模堆叠层覆盖所述第一阶梯结构。第二阶梯结构的形成还包括在第二划分块的每一侧上形成第四阶梯结构，设置覆盖所述第一阶梯结构以及第二划分块的一部分的第四掩模堆叠层，以及使用第四掩模堆叠层形成第二阶梯结构。
在一些实施例中，在第二划分块的每一侧上形成第四阶梯结构包括蚀刻所述膜堆叠层的一层，在第二方向上修整所述第三掩模堆叠层，以及重复L4次所述蚀刻和修整，以在第二方向上形成L4数量的台阶。
在一些实施例中，使用第四掩模堆叠层形成第二阶梯结构包括蚀刻所述膜堆叠层的L4+1数量的层，在第一方向上对所述第四掩模堆叠层进行修整，以及重复L1次所述蚀刻和修整，以在第一方向上形成L1数量的台阶。
在一些实施例中，所述第一或第二膜堆叠层中的每个层包括第一电介质层和第二电介质层，并且所述第一和第二电介质层在所述衬底上交替布置。
在一些实施例中，所述第一或第二膜堆叠层中的每个层包括电介质层和导电层，并且所述电介质层和导电层在所述衬底上交替布置。
在一些实施例中，第一阶梯结构包括不低于L1和L2的乘积的数量的层，并且第二阶梯结构包括不低于L3和L4的乘积的数量的层。
在一些实施例中，所述第一和第二阶梯结构之间的偏移在所述第一方向上处于零到1μm之间。
在一些实施例中，所述第一和第二阶梯结构之间的偏移在垂直于所述衬底的顶表面的竖直方向上是所述膜堆叠层的至少一层。
本领域技术人员根据本公开的说明书、权利要求和附图能够理解本公开的其它方面。
附图说明
被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与文字描述一起进一步用以解释本公开的原理，并且使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些实施例的示例性三维(3D)存储器管芯的示意性俯视图。
图2A-2B示出了根据本公开的一些实施例的3D存储器管芯的一些区域的示意性俯视图。
图3示出了根据本公开的一些实施例的示例性3D存储器阵列结构的一部分的透视图。
图4示出了根据本公开的一些实施例的处于某些制作阶段的示例性3D存储器结构的示意性截面图。
图5示出了根据本公开的一些实施例的具有第一掩模堆叠层的示例性3D存储器结构的俯视图。
图6A和图6B示出了根据本公开的一些实施例的在形成第一阶梯结构之后的示例性3D存储器结构的俯视图和示意性截面图。
图7示出了根据本公开的一些实施例的具有第二掩模堆叠层的示例性3D存储器结构的俯视图。
图8A和图8B示出了根据本公开的一些实施例的在形成第二阶梯结构之后的示例性3D存储器结构的俯视图和3D视图。
图9示出了根据本公开的一些实施例的具有第三掩模堆叠层的示例性3D存储器结构的俯视图。
图10示出了根据本公开的一些实施例的在形成第三阶梯结构之后的示例性3D存储器结构的俯视图。
图11示出了根据本公开的一些实施例的具有第四掩模堆叠层的示例性3D存储器结构的俯视图。
图12A和图12B示出了根据本公开的一些实施例的在形成第四阶梯结构之后的示例性3D存储器结构的俯视图和3D视图。
图13示出了根据本公开的一些实施例的用于形成3D存储器结构的示例性方法的流程图。
在结合附图考虑时，通过下文阐述的具体实施方式，本发明的特征和优点将变得更加显而易见，在附图中，始终以类似的附图标记标识对应的要素。在附图中，类似的附图标记一般指示等同的、功能上类似的和/或结构上类似的要素。在对应附图标记中通过最左侧数字指示首次出现该要素的附图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的附加因素，其同样至少部分地取决于上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义。此外，“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或工艺操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底包括顶表面和底表面。衬底的顶表面通常是形成半导体器件的地方，并且因此半导体器件形成于衬底的顶侧，除非另行指明。底表面与顶表面相对，并且因此衬底的底侧与衬底的顶侧相对。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对接近衬底，并且顶侧相对远离衬底。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何组的水平面之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或竖直互连接入(VIA))和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
在本公开中，术语“水平的/水平地/横向的/横向地”表示在标称上平行于衬底的横向表面。在本公开中，术语“每个”可能未必仅仅表示“全部中的每个”，而是还可以表示“子集中的每个”。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”表示标称地垂直于衬底的横向表面。
在本公开中，为了便于描述，“台阶”用于指代沿竖直方向基本上具有相同高度的元件。例如，字线和下层栅极电介质层可以被称为“台阶”，字线和下层绝缘层可以一起被称为“台阶”，基本上具有相同高度的字线可以被称为“字线的台阶”，依此类推。
在一些实施例中，3D存储器件的存储器串包括竖直延伸穿过多个导电层和电介质层对的半导体柱(例如，硅沟道)。多个导电层和电介质层对在本文中又被称为“交替导电和电介质堆叠层”。导体层与半导体柱的相交能够形成存储单元。交替导电和电介质堆叠层的导电层可以在后段工序连接至字线，其中，字线可以电连接至一个或多个控制栅。出于例示的目的，以可互换的方式使用字线和控制栅来描述本公开。半导体柱的顶部(例如，晶体管漏极区)可以连接至位线(电连接一个或多个半导体柱)。字线和位线通常是相互垂直布设的(例如，分别按行和按列)，从而形成存储器的“阵列”，其又被称为存储器“块”或者“阵列块”。
存储器“管芯”可以具有一个或多个存储器“平面”，并且每个存储器平面可以具有多个存储器块。阵列块还可以被划分成多个存储器“页”，其中，每个存储器页可以具有多个存储器串。在闪速NAND存储器件中，可以对每一个存储器块执行擦除操作，并且可以对每一个存储器页执行读取/写入操作。阵列块是存储器件中的执行存储功能的核心区。为了实现更高的存储密度，竖直3D存储堆叠层的数量被极大提高，从而增加了制造的复杂性和成本。
存储器管芯具有被称为外围的另一区域，其为核心提供支持功能。外围区包括很多数字信号电路、模拟信号电路和/或混合信号电路，例如，行解码器和列解码器、驱动器、页缓冲器、感测放大器、定时和控制、以及类似电路。外围电路使用有源和/或无源半导体器件，例如，晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员而言将是显而易见的。
为了便于描述，未讨论存储器件的其它部分。在本公开中，“存储器件”是一个通称词汇，并且可以是存储器芯片(封装)、存储器管芯或者存储器管芯的任何部分。
尽管使用三维NAND器件作为示例，但是在各种应用和设计中，也可以将所公开的结构应用到类似或不同的半导体器件中，以(例如)改善金属连接或布线。所公开的结构的具体应用不应受到本公开的实施例的限制。
图1示出了根据本公开的一些实施例的示例性三维(3D)存储器件100的俯视图。3D存储器件可以是存储器管芯，并且可以包括一个或多个存储器平面101，存储器平面101中的每者可以包括多个存储器块103。等同且同时的操作可以发生在每个存储器平面101处。可以具有数兆字节(MB)的尺寸的存储器块103是执行擦除操作的最小尺寸。如图1所示，示例性3D存储器件100包括四个存储器平面101，并且每个存储器平面101包括六个存储器块103。每个存储器块103可以包括多个存储单元，其中，每个存储单元可以通过诸如位线和字线的互连被寻址。位线和字线可以是垂直布设的，从而形成金属线的阵列。在图1中，字线和位线的方向被标示为“BL”和“WL”。在本公开中，存储器块103又被称为“存储器阵列”。
3D存储器件100还包括外围区105，即围绕存储器平面101的区域。外围区105包含外围电路来支持存储器阵列的功能，例如，页缓冲器、行解码器和列解码器以及感测放大器。
要指出的是，图1所示的3D存储器件100中的存储器平面101的布置和每个存储器平面101中的存储器块103的布置仅被用作示例，其不限制本公开的范围。
在一些实施例中，3D存储器件100的存储器阵列和外围电路被形成在不同的衬底上，并且可以被通过晶片键合而接合到一起，以形成3D存储器件100。在该示例中，贯穿阵列接触结构可以在存储器阵列和外围电路之间提供竖直互连，由此降低金属水平并且缩小管芯尺寸。在标题为“Hybrid Bonding Contact Structure of Three-Dimensional MemoryDevice”(申请号为No.16/046,852并且提交于2018年7月26日)的共同待审美国专利申请中描述了具有混合接合的3D存储器的详细结构和方法，通过引用将该美国专利申请的全文并入本文。
参考图2A，其示出了根据本公开的一些实施例的图1中的区域108的放大俯视图。3D存储器件100的区域108可以包括阶梯区210和沟道结构区211。沟道结构区211可以包括存储器串212的阵列，每个存储器串包括多个堆叠的存储单元。阶梯区210可以包括阶梯结构和形成于阶梯结构上的接触结构214的阵列。在一些实施例中，跨越沟道结构区211和阶梯区210在WL方向上延伸的多个缝隙结构216能够将存储器块划分成多个存储器指218。至少一些缝隙结构216可以充当用于沟道结构区211中的存储器串212的阵列的公共源极触点。顶部选择栅切口220可以被设置在每个存储器指218的中间，以将存储器指218的顶部选择栅(TSG)划分成两个部分，并且由此能够将存储器指划分成两个可编程(读/写)页。尽管可以在存储器块层级执行对3D NAND存储器的擦除操作，但是也可以在存储器页层级执行读取操作和写入操作。页的尺寸可以是数千字节(KB)。在一些实施例中，区域108还包括虚设存储器串222，以用于在制作期间进行工艺变化控制和/或用于取得附加的机械支持。
参考图2B，其示出了根据本公开的一些实施例的图1中的区域109的放大俯视图。3D存储器件100的区域109可以包括沟道结构区211、贯穿阵列接触区107以及顶部选择栅(TSG)阶梯区224。
区域109中的沟道结构区211可以与区域108中的沟道结构区211类似。TSG阶梯区224可以包括形成于阶梯结构上的TSG触点226的阵列。TSG阶梯区224可以设置于沟道结构区211的侧面上并在俯视图中与贯穿阵列接触区107相邻。可以在贯穿阵列接触区107中形成多个贯穿阵列触点228。
图3示出了根据本公开的一些实施例的示例性三维(3D)存储器阵列结构300的一部分的透视图。存储器阵列结构300包括衬底330、衬底330之上的绝缘膜331、绝缘膜331之上的下选择栅(LSG)332的台阶、以及控制栅333的多个台阶(又被称为“字线(WL)”)，控制栅333的多个台阶堆叠在LSG 332顶上，以形成交替导电和电介质层的膜堆叠层335。在图3中为了清楚起见没有示出与控制栅的台阶相邻的电介质层。
每个台阶的控制栅通过穿过膜堆叠层335的缝隙结构216-1和216-2分开。存储器阵列结构300还包括控制栅333的堆叠层之上的顶部选择栅(TSG)334的台阶。TSG 334、控制栅333和LSG 332的堆叠层又被称为“栅电极”。存储器阵列结构300还包括存储器串212以及衬底330的处于相邻LSG 332之间的部分中的掺杂源极线区344。每个存储器串212包括延伸穿过绝缘膜331以及由交替导电和电介质层构成的膜堆叠层335的沟道孔336。存储器串212还包括沟道孔336的侧壁上的存储器膜337、存储器膜337之上的沟道层338、以及被沟道层338包围的核心填充膜339。存储单元340可以形成于控制栅333和存储器串212的相交处。存储器阵列结构300还包括通过TSG 334连接至存储器串212的多条位线(BL)341。存储器阵列结构300还包括通过多个接触结构214连接至栅电极的多条金属互连线343。膜堆叠层335的边缘被配置为具有阶梯形状，以允许实现对栅电极的每个台阶的电连接。沟道结构区211和阶梯区210对应于图2A的俯视图中的沟道结构区211和阶梯区210，其中，图3中的阶梯区210之一可以被用作用于TSG连接的TSG阶梯区230。
在图3中，出于例示的目的，控制栅333-1、333-2和333-3的三个台阶与TSG 334的一个台阶和LSG 332的一个台阶被一起示出。在该示例中，每个存储器串212可以包括分别对应于控制栅333-1、333-2和333-3的三个存储单元340-1、340-2和340-3。在一些实施例中，控制栅的数量和存储单元的数量可以超过三个，以提高存储容量。存储器阵列结构300还可以包括其它结构，例如，贯穿阵列触点、TSG切口、公共源极触点和虚设沟道结构。为了简单起见，在图3中未示出这些结构。
随着对NAND闪速存储器中的更高存储容量的需求，3D存储单元340或者字线333的竖直台阶的数量也相应提高，从而带来更高的工艺复杂性和更高的制造成本。在增大存储器阵列结构300的存储单元340或字线333的台阶时，为存储器串212蚀刻更深的沟道孔336将变得更加困难，并且在阶梯结构上形成接触结构214也变得更加困难。例如，为了在大量的竖直堆叠的字线(栅电极)上形成接触结构214，需要高深宽比蚀刻来形成接触孔。在延长的高深宽比蚀刻期间，阶梯结构的较低层级上的接触孔的临界尺寸(CD)可能比阶梯结构的顶部层级上的接触孔的CD大得多。此外，此外，阶梯结构的较低层级上的接触孔的轮廓可能具有大的弓弯。接触结构之间的大的CD偏差和弓弯轮廓不仅会因金属装载差异而引起存储器性能变化，而且还可能因相邻接触结构之间的电气短路而造成产率损失。
为了缓解有关越来越多的竖直堆叠字线的蚀刻和沉积困难，3D存储器件的部分可以形成在两个或更多晶片上，并且之后通过晶片键合或者倒装芯片键合被接合到一起。替代地，可以通过依次堆叠多个区段而形成3D存储器件，其中，每个区段包含具有更低数量的台阶的字线的堆叠层。然而，形成高堆叠阶梯结构以及形成对应的接触结构仍然是有挑战性的难题。
在本公开中，公开了用于3D存储器件的具有多重划分的阶梯结构及其制作方法。
在本公开中，阶梯结构是指一组表面，其包括至少两个水平表面(例如，沿x-y平面)和至少两个(例如，第一和第二)竖直表面(例如，沿z轴或z方向)，以使每个水平表面邻接至从该水平表面的第一边缘向上延伸的第一竖直表面，并且邻接至从该水平表面的第二边缘向下延伸的第二竖直表面。水平表面中的每者被称为阶梯结构的“台阶”或“梯级”。在本公开中，水平方向可以指平行于衬底(例如，提供用于形成位于其上的结构的制作平台的衬底)的顶表面的方向(例如，x轴/x方向或者y轴/y方向)，并且竖直方向可以指垂直于所述结构的顶表面的方向(例如，z轴)。
阶梯结构可以通过使用形成于电介质堆叠层之上的掩模层重复地蚀刻每个叠层而由多个叠层形成，其中，每个叠层在本公开中又被称为阶梯结构的“阶梯层”(或“SC层”)。阶梯结构的台阶暴露多个叠层中的叠层(例如，SC层)的顶表面的一部分。在本公开中，多个叠层中的叠层(例如，SC层)为一个层级。换言之，每个叠层在竖直方向上的高度为一个层级。
在阶梯结构中，每个阶梯台阶终止于比下面的阶梯台阶短的长度，其中，每个阶梯台阶可以与下面或者上方的阶梯台阶具有相同或者不同的宽度。在本公开中，出于举例说明的目的，每个阶梯台阶可以与下面或者上方的阶梯台阶具有相同的尺寸。
图4示出了根据一些实施例的三维存储器件的示例性结构400的截面图，其中，结构400包括衬底330和膜堆叠层445。图4的截面图沿图2A中的WL方向，即沿图3中的x方向。
衬底330能够提供用于形成后续结构的平台。在一些实施例中，衬底330包括用于形成三维存储器件的任何适当材料。衬底330可以包括任何其它适当材料，例如，硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓、III-V化合物和/或它们的任何组合。
衬底330的正表面330f在文中又被称为衬底的“主表面”或“顶表面”。材料层可以设置在衬底的正表面330f上。“最顶”层或“上”层是离衬底的正表面330f最远或者较远的层。“最底”层或“下”层是离衬底的正表面330f最近或者较近的层。
参考图1和图3，在一些实施例中，外围器件可以形成在衬底330的正表面330f上的外围区105中。在一些实施例中，有源器件区域可以形成在衬底330的正表面330f上的存储器块103中。在一些实施例中，衬底330还可以包括正表面330f上的绝缘膜331。绝缘膜331可以由与电介质膜堆叠层相同或不同的材料制成。
外围器件可以包括任何适当的半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、二极管、晶体管、电容器等。外围器件可以用于支持存储器核心的存储功能的数字信号电路、模拟信号电路和/或混合信号电路的设计中，例如，所述存储器核心可以是行解码器和列解码器、驱动器、页缓冲器、感测放大器、定时和控制。
存储器块中的有源器件区域被诸如浅沟槽隔离的隔离结构包围。可以根据存储器块中的阵列器件的功能在有源器件区域中形成掺杂区，例如，p型掺杂阱和/或n型掺杂阱。
膜堆叠层445在平行于衬底330的正表面330f的横向方向上延伸。膜堆叠层445包括交替堆叠在彼此上的电介质层450(又称为“第一电介质层”)和牺牲层452(又称为“第二电介质层”)，其中，电介质层450可以被配置作为膜堆叠层445的最底层和最顶层。在该配置中，每个牺牲层452可以夹在两个电介质层450之间，并且每个电介质层450可以夹在两个牺牲层452之间(除了最底层和最顶层之外)。
电介质层450和下层牺牲层452又被称为交替电介质层对454。膜堆叠层445的形成可以包括将电介质层450设置为均具有相同的厚度或者具有不同的厚度。例如，电介质层450的示例性厚度可以处于10nm到500nm的范围内。类似地，牺牲层452可以均具有相同厚度或者具有不同厚度。例如，牺牲层452的示例性厚度可以处于10nm到500nm的范围内。
尽管在图4中的膜堆叠层445中仅例示了总共21个层，但是应当理解，这只是为了达到举例说明的目的，并且可以在膜堆叠层445中包括任何数量的层。
在一些实施例中，膜堆叠层445可以包括除了电介质层450和牺牲层452之外的层，并且可以由不同材料制成并且具有不同厚度。
在一些实施例中，电介质层450包括任何适当绝缘材料，例如，氧化硅、氮氧化硅、氮化硅、TEOS或者具有F-、C-、N-和/或H-并入的氧化硅。电介质层450还可以包括高k电介质材料，例如，氧化铪、氧化锆、氧化铝、氧化钽或者氧化镧膜。
衬底330上的电介质层450的形成可以包括任何适当的沉积方法，诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、快速热化学气相沉积(RTCVD)、低压化学气相沉积(LPCVD)、溅射、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、高密度等离子体CVD(HDP-CVD)、热氧化、氮化、任何其它适当沉积方法、和/或它们的组合。
在一些实施例中，牺牲层452包括不同于电介质层450并且能够被有选择地去除的任何适当材料。例如，牺牲层452可以包括氧化硅、氮氧化硅、氮化硅、TEOS、多晶硅、多晶锗、多晶锗硅、以及它们的任何组合。在一些实施例中，牺牲层452还包括非晶半导体材料，例如，非晶硅或非晶锗。牺牲层452可以是使用与电介质层450相似的技术设置的，所述技术例如是CVD、PVD、ALD、热氧化或氮化、或者它们的任何组合。
在一些实施例中，电介质层450可以是氧化硅，并且牺牲层452可以是氮化硅。
在一些实施例中，牺牲层452可以被导电层替代，其中，导电层可以包括任何适当导电材料，例如，多晶硅、多晶锗、多晶锗硅或它们的任何组合。在一些实施例中，导电层还可以包括非晶半导体材料，例如，非晶硅、非晶锗或它们的任何组合。在一些实施例中，导电层的多晶或非晶材料可以并入有任何适当类型的掺杂剂，例如，硼、磷或砷，以提高材料的导电性。导电层的形成可以包括任何适当的沉积方法，例如，CVD、RTCVD、PECVD、LPCVD、MOCVD、HDP-CVD、PVD、ALD或它们的任何组合。在一些实施例中，多晶半导体材料可以被以非晶状态沉积，并通过后续热处理转化为多晶。在一些实施例中，可以在沉积多晶或非晶半导体材料之时，通过同时流动化学气体(例如，二硼烷(B2H6)或磷化氢(PH3))而通过原位掺杂在导电层中并入掺杂剂。还可以使用用于3D结构的其它掺杂技术(例如，等离子体掺杂)来提高导电层的导电性。在一些实施例中，在掺杂剂并入之后，可以执行高温退火工艺，以使导电层中的掺杂剂活化。在一些实施例中，电介质层450可以是氧化硅，并且导电层可以是多晶硅。在本公开中，牺牲层452是作为示例示出的。然而，对于下文描述的结构和方法而言，本领域技术人员可以用导电层替代牺牲层452。
图5示出了根据一些实施例的3D存储器件500的俯视图。3D存储器件500包括设置在结构400上的第一掩模堆叠层560，其中，第一掩模堆叠层560覆盖沟道结构区211以及阶梯区210的与沟道结构区211相邻的部分。第一掩模堆叠层560包括在x方向上延伸到阶梯区210中并且沿y方向布置的多个第一划分块562，其中，y方向在平行于衬底表面330f的平面中与x方向垂直。在y方向上每个第一划分块562的两侧可以由第一掩模堆叠层560的两个边缘560e界定。在图5中，示出了两个第一划分块562作为示例。在一些实施例中，3D存储器件500可以包括两个以上的第一划分块562。在一些实施例中，可以形成不止一个与沟道结构区211相邻的阶梯区210。
在一些实施例中，第一掩模堆叠层560可以包括光致抗蚀剂或基于碳的聚合物材料，并且可以是使用诸如光刻的图案化工艺形成的。在一些实施例中，第一掩模堆叠层560还可以包括硬掩模，例如氧化硅、氮化硅、TEOS、含硅抗反射涂层(SiARC)、非晶硅或者多晶硅。可以使用诸如使用O2或CF4化学制剂的反应离子蚀刻(RIE)的蚀刻工艺对硬掩模进行图案化。此外，第一掩模堆叠层560可以包括光致抗蚀剂和硬掩模的任何组合。
图6A示出了根据一些实施例的三维存储器件的示例性结构600的俯视图。图6B示出了根据一些实施例的结构600的沿AA’线(平行于y方向的方向)的示例性截面图。结构600包括在每个第一划分块562的每一侧形成于膜堆叠层445中的第一阶梯结构666。第一阶梯结构666包括具有沿y方向的宽度“a”和沿x方向的宽度“b”的多个第一阶梯台阶或者阶梯层668(例如，668-0、668-1、668-2、668-3)。在一些实施例中，宽度“a”可以是与宽度“b”相同的尺寸。在一些实施例中，宽度“a”可以是不同于宽度“b”的尺寸。在图6A和图6B中，每个第一阶梯结构666包括如图所示的四个第一阶梯台阶668-0、668-1、668-2和668-3。然而，第一阶梯台阶的数量不受限制，并且可以是任何整数N1。
在一些实施例中，可以通过使用第一掩模堆叠层560对膜堆叠层445施加重复的蚀刻-修整工艺而形成第一阶梯结构666。蚀刻-修整工艺包括蚀刻工艺和修整工艺。在蚀刻工艺期间，可以去除每个第一阶梯台阶668的具有暴露表面的部分。蚀刻深度由第一阶梯台阶668的厚度确定。在一些实施例中，第一阶梯台阶668的厚度可以是一个交替电介质层对454的厚度。在该示例中，用于电介质层450的蚀刻工艺可以具有相对于牺牲层452的高选择性，和/或反之亦然。相应地，下面的交替电介质层对454可以充当蚀刻停止层。因此，可以在每个蚀刻-修整循环期间形成一个阶梯台阶。
在一些实施例中，可以使用诸如反应离子蚀刻(RIE)或其它干法蚀刻工艺的各向异性蚀刻来蚀刻第一阶梯台阶668。在一些实施例中，电介质层450是氧化硅。在该示例中，对氧化硅的蚀刻可以包括使用基于氟的气体和/或任何其它适当气体的RIE，例如，所述基于氟的气体可以是氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6。在一些实施例中，可以通过诸如氢氟酸或者氢氟酸和乙二醇的混合物的湿化学制剂来去除氧化硅层。在一些实施例中，可以使用定时蚀刻方案。在一些实施例中，牺牲层452是氮化硅。在该示例中，对氮化硅的蚀刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其组合的RIE。用以去除单个叠层的方法和蚀刻剂不应受到本公开的实施例的限制。
修整工艺包括对第一掩模堆叠层560施加适当蚀刻工艺(例如，各向同性干法蚀刻或者湿法蚀刻)，以使得在平行于衬底330的正表面330f的x-y平面中将第一掩模堆叠层560沿横向向后拉。根据图6A中的俯视图，可以从通过(例如)来自光刻的光致抗蚀剂所限定的初始图案向内并递增地蚀刻第一掩模堆叠层560。在该示例中，可以朝向最终边缘560f对初始图案的边缘560e进行递增修整。蚀刻修整工艺的横向后拉尺寸确定第一阶梯结构666的每个台阶在y方向上的横向尺寸“a”以及第一阶梯结构666的每个台阶在x方向上的横向尺寸“b”。在一些实施例中，第一阶梯台阶668中的每者在y方向上可以具有不同或相同的横向尺寸。在一些实施例中，第一阶梯台阶668中的每者在x方向上可以具有不同或相同的横向尺寸。在一些实施例中，对第一掩模堆叠层560的修整在x-y平面中的所有方向上可以是各向同性的，使得y方向上的宽度“a”可以与x方向上的宽度“b”相同。在一些实施例中，宽度“a”和“b”可以在10nm和100nm之间。在对第一掩模堆叠层560进行修整之后，暴露第一阶梯结构666的最顶部层级的一部分，并且第一阶梯结构666的最顶部层级的其余部分仍然被第一掩模堆叠层560覆盖。下一个循环的蚀刻-修整工艺继续进行蚀刻工艺。
在一些实施例中，修整工艺可以包括干法蚀刻，例如，使用O2、Ar、N2等的RIE。
在一些实施例中，第一阶梯结构666的最顶部层级可以被电介质层450覆盖。在一些实施例中，第一阶梯结构666的最顶部层级可以进一步被其它电介质材料覆盖。可以向形成第一阶梯结构666的每个蚀刻-修整循环的蚀刻工艺添加去除电介质层450和/或其它电介质材料的工艺步骤。
通过重复蚀刻-修整工艺，能够在每个第一划分块562的每一侧针对每个第一阶梯结构666从顶部到底部并且从外侧(例如，边缘560e)到内侧(例如，边缘560f)形成第一阶梯台阶668-1、668-2和668-3。在蚀刻-修整工艺期间，第一掩模堆叠层560中的一些可以被消耗掉，并且第一掩模堆叠层560的厚度可能减小。在一些实施例中，可以使用两个或更多第一掩模堆叠层560形成第一阶梯结构666。
在一些实施例中，可以暴露每个第一阶梯台阶668的牺牲层452的部分，如图6A和图6B所示。在该示例中，还可能在处于第一划分块562之外的阶梯区210的区域668-0中暴露出牺牲层452，其中，区域668-0可以是用于第一阶梯结构666的蚀刻停止部。
在形成结构600之后，可以去除第一掩模堆叠层560(如图6B所示)。可以通过使用诸如利用O2或CF4等离子体的干法蚀刻或者利用抗蚀剂/聚合物剥离剂(例如，基于溶剂的化学制剂)的湿法蚀刻的技术来去除第一掩模堆叠层560。
图7示出了根据一些实施例的3D存储器件的示例性结构700的俯视图。示例性结构700包括设置在沟道结构区211以及阶梯区210的部分之上的第二掩模堆叠层770。具有边缘770e的第二掩模堆叠层770覆盖第一划分块562的一部分，并且沿y方向延伸。第二掩模堆叠层770可以由与第一掩模堆叠层560相似的材料制成，并且可以是使用相似技术形成的。
图8A示出了根据一些实施例的3D存储器件的示例性结构800的俯视图。图8B示出了结构800的三维视图。结构800包括在第一划分块562中的每者上形成的第二阶梯结构872。第二阶梯结构872包括被定向在x方向上的多个第二阶梯台阶874(例如，874-0、874-1、874-2……和874-7)，其中，每个第二阶梯台阶874对应于两个对称分布的第一阶梯结构666。第一阶梯结构666包括处于第一划分块562的两侧上的被定向在y方向上的多个第一阶梯台阶668，例如，668-0、668-1、668-2和668-3。图8A和图8B示出了被定向在x方向上的第二阶梯台阶874中的八个。然而，第二阶梯台阶的数量不受限制，并且可以是任何整数N2。在一些实施例中，第二阶梯结构872可以设置在第一划分块562中的每者上，并且可以在y方向上重复。
在一些实施例中，第二阶梯台阶874可以是通过使用第二掩模堆叠层770对结构700(图7中)施加与用于形成第一阶梯台阶668的重复的蚀刻-修整工艺类似的重复的蚀刻-修整工艺而形成的。在该示例中，可以通过在x方向上从通过(例如)光刻限定的初始图案的边缘770e向最终边缘770f对第二掩模堆叠层770进行修整来形成第二阶梯台阶874。
在蚀刻-修整工艺期间，第二掩模堆叠层770中的一些可以被消耗掉，并且第二掩模堆叠层770的厚度可能减小。根据一些实施例，为了实现第二阶梯结构872的高竖直堆叠层，可以使用两个或更多第二掩模堆叠层770。在该示例中，可以通过使用多个掩模进行的蚀刻-修整工艺来形成更多数量的第二阶梯台阶N2。
在一些实施例中，修整-蚀刻工艺中包含的修整工艺确定第二阶梯台阶874的宽度“c”。因此，第一阶梯台阶668在x-y平面中的尺寸可以具有处于x方向上的“c”和处于y方向上的“a”。在一些实施例中，第二阶梯台阶874中的每者可以具有相同的宽度“c”。在一些实施例中，第二阶梯台阶中的每者可以具有不同宽度。在一些实施例中，第二阶梯结构872中的第二阶梯台阶874的宽度“c”在x方向上可以处于10nm和100nm之间。在形成第二阶梯结构872之后可以去除第二掩模堆叠层770，从而从顶部暴露膜堆叠层445(如图8B所示)。
在一些实施例中，在结构800中，第二阶梯台阶874中的每者可以对应于沿y方向的两个对称分布的第一阶梯结构666。两个对称分布的第一阶梯台阶中的每一对(例如，图8B中的668-1)对应于膜堆叠层445的同一交替电介质层对454(例如，图6B中的668-1)，并且因此可以连接至存储单元340的同一控制栅或字线333(图3中)。在一些实施例中，每个第一阶梯结构666包括四个第一阶梯台阶668(例如，图8A和图8B中的结构800)。在该示例中，第二阶梯台阶874中的每者对应于每一侧上的四个第一阶梯台阶668。在一些实施例中，每个第一阶梯台阶668包括一个交替电介质层对454。在该示例中，用于形成每个第一阶梯台阶668的每种蚀刻工艺包括蚀刻一个交替电介质层对454。用于形成每个第二阶梯台阶874的每种蚀刻工艺包括蚀刻五个交替电介质层对454。第二阶梯台阶874的厚度可以是五个交替电介质层对454的总厚度或者五个第一阶梯台阶668的总厚度。如图8A和图8B所示，第二阶梯台阶874可以被定向在x方向上，而第一阶梯台阶668可以被定向在y方向上。在第二阶梯结构872中，x方向上的每个第二阶梯台阶874对应于每一侧上的y方向上的四个第一阶梯台阶668。
在一些实施例中，第一阶梯结构666在y方向上可以包括N1数量的第一阶梯台阶668。第二阶梯台阶874中的每者对应于每一侧上的y方向上的两个对称分布第一阶梯结构666。一对对称分布的第一阶梯台阶668可以对应于同一交替电介质层对454，并且可以连接至图3中的存储单元340的同一控制栅或字线333。在该示例中，第二阶梯台阶874中的每者可以对应于每一侧上的y方向上的N1数量的第一阶梯台阶668。在一些实施例中，第一阶梯台阶668中的每者包括一个交替电介质层对454。在该示例中，用于形成每个第一阶梯台阶668的每种蚀刻工艺包括蚀刻一个交替电介质层对454。
在一些实施例中，用于形成第二阶梯台阶874的每种蚀刻工艺包括蚀刻N1+1数量的交替电介质层对454。第二阶梯台阶874的厚度可以是N1+1数量的交替电介质层对454的总厚度，或者是N1+1数量的第一阶梯台阶668的总厚度。在第二阶梯结构872中，第二阶梯台阶874可以被定向在x方向上，而每一侧上的第一阶梯台阶668可以被定向在y方向上。在该示例中，x方向上的每个第二阶梯台阶874对应于y方向上的每一侧上的N1数量的第一阶梯台阶668。在一些实施例中，第二阶梯台阶874的数量可以是N2。在该示例中，每个第一划分块562的第一阶梯台阶的总数在每一侧上可以是N1和N2的乘积，即(N1x N2)。第二阶梯结构872的每一侧上的第一阶梯台阶668中的每者对应于一个交替电介质层对454，并且在后续工艺中可以连接至存储单元340(图3中)的相应字线333和控制栅。因此，可以通过第二阶梯结构872来连接总数(N1x N2)的交替电介质层对。通过形成具有N1数量的第一阶梯台阶的第一阶梯结构666，能够使沿字线(WL)方向(x方向)的第二阶梯台阶874的数量减小N1倍。因此，能够缩短第二阶梯结构872在x方向上的总横向尺寸。
图9示出了根据一些实施例的示例性结构900的俯视图。结构900包括设置在结构800(图8中)上的第三掩模堆叠层975。第三掩模堆叠层975可以是使用与第一掩模堆叠层560类似的材料和类似的技术形成的。第三掩模堆叠层975覆盖第二阶梯结构872和沟道结构区211。第三掩模堆叠层975还覆盖阶梯区210的与第二阶梯结构872相邻的部分。第三掩模堆叠层975包括紧邻第一划分块562的多个第二划分块976。第二划分块976在x方向上延伸到阶梯区210中，并且沿y方向重复。在图9中示出了两个第二划分块976作为示例，然而第二划分块976的数量不限于此。
在一些实施例中，每个第二划分块976可以被形成为沿x方向与对应的第一划分块562成直线。在一些实施例中，结构900包括第二划分块976和第一划分块562之间的偏移“g”，其中，可以根据后续工艺中的目标结构对偏移“g”进行调整。在一些实施例中，第二划分块976可以包括与第一划分块562的y方向上的宽度不同的y方向上的宽度“v”。
图10示出了根据一些实施例的示例性结构1000的俯视图。结构1000包括处于每个第二划分块976的每一侧上的第三阶梯结构1077。第三阶梯结构1077包括被定向在y方向上的多个第三阶梯台阶1078，例如，图10所示的1078-0、1078-1和1078-2。第二划分块976和第三阶梯结构1077可以是使用与第一划分块562和第一阶梯结构666类似的技术形成的，例如，使用第三掩模堆叠层975和重复的蚀刻-修整工艺。在一些实施例中，每个第三阶梯台阶1078可以具有x方向上的宽度“h”和y方向上的宽度“d”。在一些实施例中，第三阶梯台阶1078中的每者在x或y方向上可以具有不同宽度。第三阶梯台阶1078的宽度“h”可以与第一阶梯台阶666的宽度“b”相同或不同。第三阶梯台阶1078的宽度“d”可以与第一阶梯台阶666的宽度“a”相同或不同。在一些实施例中，在y方向上宽度“h”和“d”可以处于10nm和100nm之间。
在一些实施例中，第三阶梯结构1077的最顶部层级(例如，图10中的1078-1)可以沿x方向相对于第二阶梯结构872的最顶部层级(例如，图10中的668-3)具有偏移“s”。在一些实施例中，偏移“s”可以是宽度“b”与第一阶梯台阶的数量N1的乘积，即(N1xb)。在该示例中，第三阶梯结构1077与第二阶梯结构872重叠，并且偏移“g”和偏移“s”之和可以被描述为第三阶梯结构1077在x方向上的总宽度，即，g+s＝N3x h。在一些实施例中，偏移“s”可以为零。在该示例中，第三阶梯结构1077被形成为与第二阶梯结构872相邻，而不存在沿x方向的重叠或间隙。在一些实施例中，第三阶梯结构1077在x方向上可以与第二阶梯结构872具有间隙。在该示例中，从第三阶梯结构1077的最顶部层级到第二阶梯结构872的最底部层级的距离(例如，间隙)可以用偏移“s”的量值表示。在该情形中，偏移“g”和“s”之间的差是第三阶梯结构1077在x方向上的总宽度，即，g-s＝N3x h。偏移“s”作为间隙的该示例未在图10中示出，并且可以基于上文的描述来重现。
在一些实施例中，第三阶梯台阶中的每者可以具有一个交替电介质层对454。在图10中，第三阶梯结构1077中的每者包括三个第三阶梯台阶1078。然而，第三阶梯结构1077中的每者中的第三阶梯台阶1078的数量不受限制，并且可以是任何整数N3。在形成第三阶梯结构1077之后，可以使用与去除第一掩模堆叠层560的技术类似的技术去除第三掩模堆叠层975。
图11示出了根据一些实施例的3D存储器件的示例性结构1100的俯视图。示例性结构1100包括设置在沟道结构区211、第二阶梯结构872和阶梯区210的部分之上的第四掩模堆叠层1179。具有边缘1179e的第四掩模堆叠层1179覆盖第二划分块976的部分，并且沿y方向延伸。第四掩模堆叠层1179可以由与第一掩模堆叠层560类似的材料制成，并且可以是使用类似技术形成的。
图12A示出了根据一些实施例的示例性结构1200的俯视图。图12B示出了根据一些实施例的结构1200的三维视图。结构1200还包括在第二划分块976中的每者上形成的多个第四阶梯结构1280。在一些实施例中，第四阶梯结构1280包括被定向在x方向上的多个第四阶梯台阶(例如，1282-0、1282-1、1282-2……和1282-7)。在一些实施例中，第四阶梯台阶1282中的每者包括沿y方向对称分布在每一侧上的两个第三阶梯结构1077。在图12A和图12B中，作为例示示出了八个第四阶梯台阶1282。然而，第四阶梯台阶的数量不受限制，并且可以是任何整数N4。
在一些实施例中，第四阶梯结构1280和第四阶梯台阶1282可以是通过使用与第二阶梯结构872和第二阶梯台阶874类似的技术形成的，例如，利用第四掩模堆叠层1179和重复的蚀刻-修整工艺。在一些实施例中，第三阶梯结构1077中的每者可以在y方向上具有三个阶梯台阶，而第三阶梯台阶1078中的每者可以具有一个交替电介质层对454。在该示例中，第四阶梯台阶1282中的每者可以对应于三个交替电介质层对454，并且竖直高度可以是三个层级。
在一些实施例中，第四阶梯台阶中的每者包括宽度“w”，其中，宽度“w”在x方向上处于10nm到100nm之间。因此，第三阶梯台阶1078在x-y平面中的尺寸可以具有x方向上的“w”和y方向上的“d”。在一些实施例中，第四阶梯台阶中的每者可以具有不同宽度。在一些实施例中，第四阶梯结构1280的宽度“w”可以与第二阶梯结构872的宽度“c”相同或不同。对于高竖直膜堆叠层而言，可以将宽度“w”或“d”形成为比宽度“c”或“a”宽，从而能够以较大的工艺窗口制作第三或第四阶梯台阶上的接触结构214(例如，如图3中所示)。例如，用于接触结构214的深接触孔在第三或第三阶梯台阶1078/1282上可以形成为具有较大直径，或者可以具有更高的对轮廓弓弯的容限。
在一些实施例中，第四阶梯结构1280可以被设置为相对于第二阶梯结构872具有偏移“t”。偏移“t”是两个相邻阶梯台阶之间的尺寸，其中一个来自第四阶梯结构1280，另一个来自第二阶梯结构872。偏移“t”在x方向上可以处于零到1μm之间。在竖直方向或z方向(即，垂直于衬底的顶表面)上，偏移“t”可以是至少一个层级或者交替电介质层对454中的一层。
在一些实施例中，第四阶梯结构1280在x方向上可以包括N4数量的第四阶梯台阶1282。第四阶梯台阶1282中的每者可以对应于每一侧上的y方向上的N3数量的第三阶梯台阶1078。在该示例中，针对第二划分块976中的每者的第四阶梯结构1280的阶梯台阶的总数可以是N4和N3的乘积，例如，(N4x N3)。连同第二阶梯结构872一起，阶梯台阶的总数可以是N4x N3+N2x N1。因此，通过应用第一和第二划分块562/976并且通过形成第一和第三阶梯结构666/1077，可以极大地减小被定向在x方向上的阶梯台阶(例如，第二和第四阶梯台阶874/1282)的数量，并且还能够极大地减小阶梯结构(例如，第二和第四阶梯结构872/1280)在x方向上的总横向尺寸。此外，通过将阶梯结构的上层级和下层级分开，并且施加单独的蚀刻-修整工艺，能够形成具有不同尺寸的阶梯台阶，以解决具有高竖直字线堆叠层的3D存储器的处理挑战。
在一些实施例中，接下来可以在阶梯区210中形成与第二划分块976相邻的更多划分块和阶梯结构，以形成用于存储单元的堆叠字线或控制栅的更多阶梯台阶。可以使用与上文描述的类似的结构和方法。
可以在形成具有多重划分的阶梯结构之后继续3D存储器的制作，例如，形成沟道孔、缝隙结构、替代栅和接触结构。用于这些后续结构的相关工艺和技术对于本领域技术人员是已知的，因此未包含在本公开中。
图13示出了根据一些实施例的用于形成用于三维(3D)存储器的具有多重划分的阶梯结构的示例性方法1300。方法1300的工艺步骤可以用于形成图4-5、图6A-6B、图7、图8A-8B、图9-11、图12A-12B和图13中所示的存储器件结构。应当理解，方法1300中所示的工艺步骤并不具有排他性，并且也可以在所例示的工艺步骤中的任何工艺步骤之前、之后或之间执行其它工艺步骤。在一些实施例中，示例性方法1300的一些工艺步骤可以被省略或者可以包括此处为了简单起见未描述的其它工艺步骤。在一些实施例中，方法1300的工艺步骤可以是按照不同顺序执行的，和/或可以发生变化。
在工艺步骤1310，在衬底上设置膜堆叠层。膜堆叠层可以是图4中的具有交替电介质层(第一电介质层)和牺牲层(第二电介质层)的膜堆叠层445。电介质层和牺牲层与图4中的电介质层450和牺牲层452类似，并且可以是使用类似技术设置的。电介质层和下面的牺牲层被称为交替电介质层对。
在工艺步骤1320，在沟道结构区以及阶梯区的部分中的膜堆叠层上设置第一掩模堆叠层。第一掩模堆叠层可以是图5所示的第一掩模堆叠层560，并且可以由类似材料制成。第一掩模堆叠层包括处于阶梯区中的多个第一划分块。划分块中的每者在平行于3D存储器的字线或控制栅的x方向上延伸，并且可以在平行于衬底的二维平面(x-y平面)中沿y方向(垂直于x方向)重复。
在工艺步骤1330，在每个第一划分块的每一侧上形成第一阶梯结构。第一阶梯结构与图6A和图6B中的第一阶梯结构666类似，并且可以使用类似的重复的蚀刻-修整工艺形成。在一些实施例中，每个第一阶梯结构包括被定向在y方向上的N1数量的第一阶梯台阶。在一些实施例中，每个第一阶梯台阶包括一个交替电介质层对。
在工艺步骤1340，在第一划分块上设置第二掩模堆叠层。第二掩模堆叠层可以是图7所示的第二掩模堆叠层770。第二掩模堆叠层可以在y方向上延伸，并且能够覆盖第一划分块的至少部分。
在工艺步骤1350，在每个划分块中形成多个第二阶梯结构，其中，第二阶梯结构包括被定向在x方向上的N2数量的第二阶梯台阶。在一些实施例中，第二阶梯台阶的每者包括沿y方向的每一侧上的N1数量的第一阶梯台阶。第二阶梯结构可以是图8A和图8B中的第二阶梯结构872，并且可以使用类似的重复的蚀刻-修整工艺形成。
在工艺步骤1360，使用第三掩模堆叠层在第二划分块的每一侧上形成多个第三阶梯结构，如图9和图10所示。第三阶梯结构可以是使用与第三阶梯结构1077类似的技术(例如，重复的蚀刻-修整工艺)形成的。第三阶梯结构的每者在y方向上包括N3数量的第三阶梯台阶。第二划分块在阶梯区中位于紧邻第一划分块处并具有x方向上的偏移“s”，其中，偏移“s”可以在从0到1μm的范围内。
在工艺步骤1380，使用第四掩模堆叠层1179在第二划分块的每者中形成多个与第四阶梯结构1280类似的第四阶梯结构，如图11、图12A和图12B所示。第四阶梯结构可以是使用与上文描述的类似的技术(例如，重复的蚀刻-修整工艺)形成的。第四阶梯结构可以包括x方向上的N4数量的第四阶梯台阶，其中，第四阶梯台阶中的每者对应于y方向上的N3数量的第四阶梯台阶。
通过完成工艺步骤1380，每个划分块中的阶梯台阶的总数可以是N1x N2+N3x N4，其对应于N1x N2+N3x N4数量的交替电介质层对。可以使用类似方法在阶梯区中形成更多的划分块和阶梯结构。通过沿横向和竖直方向实施划分块，可以极大地减小x方向(平行于字线)上的阶梯台阶的数量。与此同时，还能极大地减小x方向上的全部阶梯结构的横向尺寸。除了缩小尺寸之外，多重划分实现了可以根据工艺要求设计的具有不同尺寸的阶梯结构。因此，具有多重划分的阶梯结构能够提供更大的工艺窗口，并且有可能提高制造产率。
根据本公开的各种实施例提供了与其它3D存储器件相比具有更小的管芯尺寸、更高的器件密度和提高的性能的3D存储器件。
相应地，在本公开中描述了三维存储器件及其制造方法的各种实施例。
在一些实施例中，公开了三维存储器件的阶梯结构及其制作方法。半导体结构包括第一和第二膜堆叠层，其中，第一膜堆叠层设置在第二膜堆叠层之上并且具有M1数量的层。所述第二膜堆叠层具有M2数量的层。M1和M2为整数。所述半导体结构还包括第一和第二阶梯结构，其中，所述第一阶梯结构形成在所述第一膜堆叠层中，并且所述第二阶梯结构形成在所述第二膜堆叠层中。所述第一和第二阶梯结构紧邻彼此并具有偏移。
在一些实施例中，一种用于形成三维存储器结构的方法包括在衬底上形成具有多个层的膜堆叠层。所述方法还包括形成在第一方向上具有L1数量的台阶的第一阶梯结构，其中，第一阶梯结构的在第一方向上的每个台阶包括在第二方向上的L2数量的台阶。L1和L2为整数，并且第一方向和第二方向相互垂直并且处于与衬底的顶表面平行的平面上。所述方法还包括形成在第一方向上具有L3数量的台阶的第二阶梯结构，其中，第二阶梯结构的在第一方向上的每个台阶具有在第二方向上的L4数量的台阶。L3和L4为整数，并且所述第二阶梯结构位于紧邻所述第一阶梯结构处并具有偏移。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (21)

1.一种半导体结构，包括：
第一膜堆叠层和第二膜堆叠层，其中，
所述第一膜堆叠层设置在所述第二膜堆叠层之上并且包括M1数量的层；
所述第二膜堆叠层具有M2数量的层；并且
M1和M2为整数，
第一阶梯结构和第二阶梯结构，其中
所述第一阶梯结构形成在所述第一膜堆叠层中；
所述第二阶梯结构形成在所述第二膜堆叠层中；并且
所述第一阶梯结构和所述第二阶梯结构彼此紧邻并具有偏移。
2.根据权利要求1所述的半导体结构，其中，
所述第一阶梯结构还包括在第一方向上的M3数量的台阶；
所述第一阶梯结构的在所述第一方向上的每个台阶对应于在第二方向上的M4数量的台阶；
M3和M4为整数；并且
所述第一方向和所述第二方向相互垂直并且处于与所述第一膜堆叠层的顶表面平行的平面中。
3.根据权利要求2所述的半导体结构，其中，
所述第一阶梯结构的在所述第二方向上的每个台阶包括所述第一膜堆叠层的一个层；并且
所述第一阶梯结构的在所述第一方向上的每个台阶包括所述第一膜堆叠层的M4+1数量的层。
4.根据权利要求2所述的半导体结构，其中，
M1至少是M3和M4的乘积。
5.根据权利要求1所述的半导体结构，其中，
所述第二阶梯结构还包括在第一方向上的M5数量的台阶；
所述第二阶梯结构的在所述第一方向上的每个台阶对应于在第二方向上的M6数量的台阶；
M5和M6为整数；并且
所述第一方向和所述第二方向相互垂直并且处于与所述第一膜堆叠层的顶表面平行的平面中。
6.根据权利要求5所述的半导体结构，其中，
所述第二阶梯结构的在所述第二方向上的每个台阶包括所述第二膜堆叠层的一个层；并且
所述第二阶梯结构的在所述第一方向上的每个台阶包括所述第二膜堆叠层的M6+1数量的层。
7.根据权利要求5所述的半导体结构，其中，
M2至少是M5和M6的乘积。
8.根据权利要求1所述的半导体结构，其中，
所述第一膜堆叠层和所述第二膜堆叠层中的每个层包括第一电介质层和第二电介质层；并且
所述第一电介质层和所述第二电介质层交替布置在衬底上。
9.根据权利要求1所述的半导体结构，其中，
所述第一膜堆叠层和所述第二膜堆叠层中的每个层包括电介质层和导电层；并且
所述电介质层和所述导电层交替布置在衬底上。
10.根据权利要求1所述的半导体结构，其中，所述第一阶梯结构和所述第二阶梯结构之间的所述偏移在平行于所述第一膜堆叠层或所述第二膜堆叠层的顶表面的横向方向上处于零到1μm之间。
11.一种形成半导体结构的方法，包括：
在衬底上形成具有多个层的膜堆叠层；
形成在第一方向上具有L1数量的台阶的第一阶梯结构，其中
所述第一阶梯结构的在所述第一方向上的每个台阶对应于在第二方向上的L2数量的台阶；
L1和L2为整数；并且
所述第一方向和所述第二方向相互垂直并且处于与所述衬底的顶表面平行的平面中，以及
形成在所述第一方向上具有L3数量的台阶的第二阶梯结构，其中
所述第二阶梯结构的在所述第一方向上的每个台阶对应于在所述第二方向上的L4数量的台阶；
L3和L4为整数；并且
所述第二阶梯结构位于紧邻所述第一阶梯结构处并具有偏移。
12.根据权利要求11所述的方法，其中，形成所述第一阶梯结构包括：
在所述膜堆叠层上设置具有第一划分块的第一掩模堆叠层；
在所述第一划分块的每一侧上形成第三阶梯结构；
设置覆盖所述第一划分块的至少一部分的第二掩模堆叠层；以及
使用所述第二掩模堆叠层形成所述第一阶梯结构。
13.根据权利要求12所述的方法，其中，在所述第一划分块的每一侧上形成所述第三阶梯结构包括：
蚀刻所述膜堆叠层的一层；
在所述第二方向上修整所述第一掩模堆叠层；以及
重复L2次所述蚀刻和所述修整，以在所述第二方向上形成L2数量的台阶。
14.根据权利要求12所述的方法，其中，使用所述第二掩模堆叠层形成所述第一阶梯结构包括：
蚀刻所述膜堆叠层的L2+1数量的层；
在所述第一方向上修整所述第二掩模堆叠层；以及
重复L1次所述蚀刻和所述修整，以在所述第一方向上形成L1数量的台阶。
15.根据权利要求11所述的方法，其中，形成所述第二阶梯结构包括：
设置具有第二划分块的第三掩模堆叠层，其中，所述第三掩模堆叠层覆盖所述第一阶梯结构；
在所述第二划分块的每一侧上形成第四阶梯结构；
设置覆盖所述第一阶梯结构以及所述第二划分块的一部分的第四掩模堆叠层；以及
使用所述第四掩模堆叠层形成所述第二阶梯结构。
16.根据权利要求15所述的方法，其中，在所述第二划分块的每一侧上形成所述第四阶梯结构包括：
蚀刻所述膜堆叠层的一层；
在所述第二方向上修整所述第三掩模堆叠层；以及
重复L4次所述蚀刻和所述修整，以在所述第二方向上形成L4数量的台阶。
17.根据权利要求15所述的方法，其中，使用所述第四掩模堆叠层形成所述第二阶梯结构包括：
蚀刻所述膜堆叠层的L4+1数量的层；
在所述第一方向上修整所述第四掩模堆叠层；以及
重复L1次所述蚀刻和所述修整，以在所述第一方向上形成L1数量的台阶。
18.根据权利要求11所述的方法，其中，
所述膜堆叠层中的每个层包括第一电介质层和第二电介质层；并且
所述第一电介质层和所述第二电介质层交替布置在所述衬底上。
19.根据权利要求11所述的方法，其中，
所述膜堆叠层中的每个层包括电介质层和导电层；并且
所述电介质层和所述导电层交替布置在所述衬底上。
20.根据权利要求11所述的方法，其中，
所述第一阶梯结构包括不低于L1和L2的乘积的数量的层；并且
所述第二阶梯结构包括不低于L3和L4的乘积的数量的层。
21.根据权利要求11所述的方法，其中，所述第一阶梯结构和所述第二阶梯结构之间的偏移在所述第一方向上处于零到1μm之间的范围内。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110770902A (zh) * 2019-08-23 2020-02-07 长江存储科技有限责任公司 竖直存储器件
CN111162020A (zh) * 2020-01-02 2020-05-15 长江存储科技有限责任公司 检测阶梯结构偏移的方法及芯片
CN111373531A (zh) * 2020-02-18 2020-07-03 长江存储科技有限责任公司 用于三维存储器的阶梯结构
CN111696992A (zh) * 2020-03-23 2020-09-22 长江存储科技有限责任公司 3d nand存储器件的制造方法及3d nand存储器件
CN112670289A (zh) * 2019-08-23 2021-04-16 长江存储科技有限责任公司 竖直存储器件
WO2021127980A1 (en) * 2019-12-24 2021-07-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
WO2021226979A1 (en) * 2020-05-15 2021-11-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
JP2022532987A (ja) * 2020-04-24 2022-07-21 長江存儲科技有限責任公司 ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法
US11735543B2 (en) 2020-02-20 2023-08-22 Yangtze Memory Technologies Co., Ltd. DRAM memory device with xtacking architecture
US11948901B2 (en) 2020-05-29 2024-04-02 Yangtze Memory Technologies Co., Ltd. Vertical memory devices

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020168502A1 (en) 2019-02-21 2020-08-27 Yangtze Memory Technologies Co., Ltd. Staircase structure with multiple divisions for three-dimensional memory
JP2022043893A (ja) * 2020-09-04 2022-03-16 キオクシア株式会社 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150228623A1 (en) * 2014-02-13 2015-08-13 Jung-Ik Oh Staircase-shaped connection structures of three-dimensional semiconductor devices and methods of forming the same
CN107039457A (zh) * 2016-01-08 2017-08-11 三星电子株式会社 三维半导体存储器件及其制造方法
CN109155318A (zh) * 2018-08-10 2019-01-04 长江存储科技有限责任公司 多分割3d nand存储器件

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130009274A1 (en) * 2009-12-31 2013-01-10 Industry-University Cooperation Foundation Hanyang University Memory having three-dimensional structure and manufacturing method thereof
JP5269022B2 (ja) * 2010-09-22 2013-08-21 株式会社東芝 半導体記憶装置
KR101805769B1 (ko) * 2010-11-29 2017-12-08 삼성전자주식회사 3차원 반도체 기억 소자의 제조 방법
US8530350B2 (en) * 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
US9165823B2 (en) * 2013-01-08 2015-10-20 Macronix International Co., Ltd. 3D stacking semiconductor device and manufacturing method thereof
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9728499B2 (en) * 2014-11-26 2017-08-08 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure
US10373970B2 (en) * 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US10043751B2 (en) * 2016-03-30 2018-08-07 Intel Corporation Three dimensional storage cell array with highly dense and scalable word line design approach
CN106910746B (zh) 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
TWI630709B (zh) * 2017-03-14 2018-07-21 旺宏電子股份有限公司 三維半導體元件及其製造方法
KR102344862B1 (ko) 2017-05-17 2021-12-29 삼성전자주식회사 수직형 반도체 소자
CN108364953B (zh) * 2018-03-13 2019-08-27 长江存储科技有限责任公司 三维存储器件及其制作过程的器件保护方法
WO2020168502A1 (en) 2019-02-21 2020-08-27 Yangtze Memory Technologies Co., Ltd. Staircase structure with multiple divisions for three-dimensional memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150228623A1 (en) * 2014-02-13 2015-08-13 Jung-Ik Oh Staircase-shaped connection structures of three-dimensional semiconductor devices and methods of forming the same
CN107039457A (zh) * 2016-01-08 2017-08-11 三星电子株式会社 三维半导体存储器件及其制造方法
CN109155318A (zh) * 2018-08-10 2019-01-04 长江存储科技有限责任公司 多分割3d nand存储器件

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110770902A (zh) * 2019-08-23 2020-02-07 长江存储科技有限责任公司 竖直存储器件
AU2019464174B2 (en) * 2019-08-23 2022-06-23 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
US11133324B2 (en) 2019-08-23 2021-09-28 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
CN110770902B (zh) * 2019-08-23 2021-08-17 长江存储科技有限责任公司 竖直存储器件
CN112670289B (zh) * 2019-08-23 2023-12-08 长江存储科技有限责任公司 竖直存储器件
CN112670289A (zh) * 2019-08-23 2021-04-16 长江存储科技有限责任公司 竖直存储器件
WO2021127980A1 (en) * 2019-12-24 2021-07-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
TWI814688B (zh) * 2019-12-24 2023-09-01 大陸商長江存儲科技有限責任公司 三維nand記憶體元件及其形成方法
US11587945B2 (en) 2019-12-24 2023-02-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional NAND memory device with reduced RC delay
TWI837046B (zh) * 2019-12-24 2024-03-21 大陸商長江存儲科技有限責任公司 三維nand記憶體元件及其形成方法
TWI801722B (zh) * 2019-12-24 2023-05-11 大陸商長江存儲科技有限責任公司 三維nand記憶體元件及其形成方法
CN111162020A (zh) * 2020-01-02 2020-05-15 长江存储科技有限责任公司 检测阶梯结构偏移的方法及芯片
WO2021163876A1 (en) * 2020-02-18 2021-08-26 Yangtze Memory Technologies Co., Ltd. Staircase structure for three-dimensional memory
CN111373531A (zh) * 2020-02-18 2020-07-03 长江存储科技有限责任公司 用于三维存储器的阶梯结构
CN111373531B (zh) * 2020-02-18 2021-11-23 长江存储科技有限责任公司 用于三维存储器的阶梯结构
US11222789B2 (en) 2020-02-18 2022-01-11 Yangtze Memory Technologies Co., Ltd. Staircase structure for three-dimensional memory
US11735543B2 (en) 2020-02-20 2023-08-22 Yangtze Memory Technologies Co., Ltd. DRAM memory device with xtacking architecture
CN111696993B (zh) * 2020-03-23 2021-05-07 长江存储科技有限责任公司 台阶结构的制作方法、3d nand存储器件的制造方法及3d nand存储器件
CN111696992B (zh) * 2020-03-23 2021-06-01 长江存储科技有限责任公司 3d nand存储器件的制造方法及3d nand存储器件
CN111696993A (zh) * 2020-03-23 2020-09-22 长江存储科技有限责任公司 台阶结构的制作方法、3d nand存储器件的制造方法及3d nand存储器件
CN111696992A (zh) * 2020-03-23 2020-09-22 长江存储科技有限责任公司 3d nand存储器件的制造方法及3d nand存储器件
JP2022532987A (ja) * 2020-04-24 2022-07-21 長江存儲科技有限責任公司 ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法
JP7317995B2 (ja) 2020-04-24 2023-07-31 長江存儲科技有限責任公司 ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法
WO2021226979A1 (en) * 2020-05-15 2021-11-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
TWI815022B (zh) * 2020-05-15 2023-09-11 大陸商長江存儲科技有限責任公司 三維nand記憶體件及其形成方法
US12096631B2 (en) 2020-05-15 2024-09-17 Yangtze Memory Technologies Co., Ltd. Three-dimensional NAND memory device and method of forming the same
US11948901B2 (en) 2020-05-29 2024-04-02 Yangtze Memory Technologies Co., Ltd. Vertical memory devices

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