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CN109390344A - 包括垂直结构的三维半导体器件及形成其的方法 - Google Patents

包括垂直结构的三维半导体器件及形成其的方法 Download PDF

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CN109390344A
CN109390344A CN201810825304.XA CN201810825304A CN109390344A CN 109390344 A CN109390344 A CN 109390344A CN 201810825304 A CN201810825304 A CN 201810825304A CN 109390344 A CN109390344 A CN 109390344A
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electrode
distance
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金星中
任峻成
黄盛珉
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Abstract

公开了一种三维半导体器件。该器件可以包括电极结构，电极结构可包括堆叠在衬底上并在第一方向上延伸的多个电极。垂直结构可穿透电极结构以提供在交叉第一方向的第二方向上彼此间隔开的多个列。所述多个列可包括与电极结构的相应相反边缘相邻安置的第一边缘列和第二边缘列，并且所述多个列可包括位于第一边缘列与第二边缘列之间的中心列。所述多个列中的相邻列之间的距离可以在从第一边缘列和第二边缘列朝向中心列的方向上减小。

Description

包括垂直结构的三维半导体器件及形成其的方法
技术领域
本公开涉及半导体器件，具体地，涉及三维半导体器件。
背景技术
因为半导体器件的集成可以是确定产品价格/性能的重要因素，所以会需要增加集成。就常规二维或平面半导体器件而言，因为集成可主要由单位存储单元所占据的面积决定，所以达到的集成度会受用于形成精细图案的技术影响。然而，此类技术会相对昂贵，因此会对单独由此类技术提供的二维或平面半导体器件的集成度施加一些实际限制。为了克服这样的限制，近来已提出了包括三维布置的存储单元的三维半导体存储器件。
发明内容
根据本发明构思的一些实施方式，一种三维半导体器件可以包括电极结构，电极结构可包括堆叠在衬底上并在第一方向上延伸的多个电极。垂直结构可穿透电极结构以提供在交叉第一方向的第二方向上彼此间隔开的多个列。所述多个列可包括与电极结构的相应相反边缘相邻安置的第一边缘列和第二边缘列，并且所述多个列可包括位于第一边缘列与第二边缘列之间的中心列。所述多个列的每个包括布置在第一方向上的垂直结构。所述多个列中的相邻列之间的距离可以在从第一边缘列和第二边缘列朝向中心列的方向上减小。
根据本发明构思的一些实施方式，一种三维半导体器件可以包括：电极结构，包括堆叠在衬底上并在第一方向上延伸的多个电极；以及垂直结构，穿透电极结构并形成在交叉第一方向的第二方向上彼此间隔开的多个列。所述多个列的每个包括布置在第一方向上并彼此间隔开实质上相等距离的垂直结构。所述多个列可包括与电极结构的相应相反边缘相邻安置的第一边缘列和第二边缘列，并且所述多个列可包括位于第一边缘列与第二边缘列之间的中心列，并且还可包括在第一边缘列及第二边缘列与中心列之间的中间列。第一边缘列可包括第一垂直结构，中间列可包括在第二方向上与第一垂直结构相邻的第二垂直结构。中心列可包括在第二方向上与第二垂直结构相邻的第三垂直结构，第一垂直结构与第二垂直结构之间的第一最短距离可大于第二垂直结构与第三垂直结构之间的第二最短距离。
根据本发明构思的一些实施方式，一种三维半导体器件可以包括电极结构，电极结构彼此间隔开并且其间插置有公共源极区域，并且每个电极结构包括堆叠在衬底上的多个电极。可以提供垂直结构以穿透电极结构，其中每个电极结构可包括上选择栅极和在上选择栅极下方的单元栅极。垂直结构可包括与公共源极区域相邻的第一垂直结构和在上选择栅极之间的虚设垂直结构，并且提供在第一垂直结构与虚设垂直结构之间的垂直结构间的最短距离可以在从第一垂直结构到虚设垂直结构的方向上减小。垂直结构的直径从第一垂直结构到虚设垂直结构增大。
根据本发明构思的一些实施方式，一种三维半导体器件可以包括电极结构，电极结构彼此间隔开并且每个包括堆叠在衬底上的多个电极。沟槽可插置在电极结构之间在第一方向上延伸，垂直结构可穿透电极结构，其中垂直结构可布置为提供在交叉第一方向的第二方向上彼此间隔开的多个列。所述多个列的每个包括布置在第一方向上的垂直结构。每个电极结构可包括水平地彼此间隔开且其间插置有虚设绝缘分隔层的成对的上选择电极，并且每个电极结构可包括位于成对的上选择电极下方的多个单元电极。所述多个列可包括在从沟槽到虚设绝缘分隔层的方向上顺序布置的第一至第五列，并且所述多个列中的列之间的距离可在从第一列朝向第五列的方向上减小。
根据本发明构思的一些实施方式，一种三维半导体器件可以包括多个垂直沟道结构中的位于所述多个垂直沟道结构在行方向上的相邻列中的最接近的邻近垂直沟道结构，其在朝向所述多个垂直沟道结构中的中心一个的方向上以减小的距离彼此间隔开。
附图说明
示例实施方式将由以下结合附图的简要描述被更清楚地理解。附图表示出了如在此描述的非限制性的示例实施方式。
图1是示意性示出根据本发明构思的一些实施方式的半导体存储器件的单元阵列的电路图。
图2是示出根据本发明构思的一些实施方式的三维半导体器件的单元阵列的俯视图。
图3A是沿图2的线I-I'截取的剖面图。
图3B是沿图2的线II-II'截取的剖面图。
图3C是示出图3A的部分“Q”的放大图。
图4是示出根据本发明构思的一些实施方式的垂直结构的布置的俯视图。
图5是示出根据本发明构思的一些实施方式的垂直结构的布置的俯视图。
图6是示出根据本发明构思的一些实施方式的垂直结构的布置的俯视图。
图7是示出根据本发明构思的一些实施方式的垂直结构的布置的俯视图。
图8A至11A是示出根据本发明构思的一些实施方式的制造三维半导体器件的方法的俯视图。
图8B至11B分别是沿图8A至11A的线III-III'截取的剖面图。
应注意，这些附图旨在示出某些示例实施方式中使用的方法、结构和/或材料的一般特征，并对下面提供的书面描述进行补充。然而，这些附图并非按比例绘制，并且可能不精确地反映任何给出的实施方式的精确结构或性能特征，并且不应被解释为限定或限制示例实施方式所涵盖的值或属性的范围。例如，为了清楚起见，层、区域和/或结构元件的相对厚度和定位可被减小或夸大。在各附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。
具体实施方式
图1是示意性示出根据本发明构思的一些实施方式的半导体存储器件的单元阵列的电路图。
根据本发明构思的一些实施方式，如本发明人所理解的，在用于供应源气体(用于形成部分垂直结构)的入口附近可以使得垂直结构的列之间的距离相比于相对远离该入口的垂直结构的列之间的距离相对较大。该变化的间距可以使得更容易在入口附近的列之间供应源气体，从而到达垂直结构的更远的列。而且，使垂直结构的离入口更远的列之间的距离更小可以由于需要更少的材料来填充垂直结构的列之间的空间这一事实而减少在电极中形成空隙的可能性。因此，可以提高三维半导体器件的工艺可靠性。
根据本发明构思的一些实施方式的三维半导体器件可以包括公共源极线CSL、多个位线BL0-BL2、以及在公共源极线CSL与位线BL0-BL2之间的多个单元串CSTR。位线BL0-BL2可以二维地布置，并且多个单元串CSTR可以与位线BL0-BL2的每个并联连接。因此，单元串CSTR也可以二维地布置在公共源极线CSL或衬底上。
每个单元串CSTR可以被构造为包括联接到公共源极线CSL的地选择晶体管GST、联接到位线BL0-BL2中的一个的串选择晶体管SST、以及提供在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。此外，至少一个地选择线GSL、多个字线WL0-WL3和多个串选择线SSL0-SSL2可以提供在公共源极线CSL与位线BL0-BL2之间，并且可以分别用作地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。
地选择晶体管GST的栅电极可以共同连接到地选择线GSL，从而处于等电位状态。此外，位于距离地选择线GSL实质上相同高度处的存储单元晶体管MCT的栅电极也可以共同连接到字线WL0-WL3中的一个，从而处于等电位状态。因为每个单元串CSTR包括位于距离地选择线GSL不同高度处的多个存储单元晶体管MCT，所以字线WL0-WL3可以在地选择线GSL和位线BL0-BL2之间形成多层结构。
地选择晶体管GST和串选择晶体管SST以及存储单元晶体管MCT的每个可以是其中垂直延伸的半导体图案用作沟道区域的金属氧化物半导体场效应晶体管(MOSFET)。在某些实施方式中，垂直半导体图案结合地选择线GSL、字线WL0-WL3和串选择线SSL0-SSL2可以构成MOS电容器。在这种情况下，如果高于MOS电容器的阈值电压的电压被施加到地选择线GSL、字线WL0-WL3和串选择线SSL0-SSL2，则反转层可以(例如通过边缘场)在线之间形成，以允许地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST彼此电连接。
图2是示出根据本发明构思的一些实施方式的三维半导体器件的单元阵列的俯视图。图3A是沿图2的线I-I'截取的剖面图。图3B是沿图2的线II-II'截取的剖面图。图3C是示出图3A的部分“Q”的放大图。
参照图2和图3A至3C，电极结构ST可以提供在衬底10上。衬底10可以包括以下中的至少一种：半导体材料(例如硅)、绝缘材料(例如玻璃)、或者用绝缘材料覆盖的半导体或导电材料。例如，衬底10可以是第一导电类型的硅晶片。
为了说明的方便，电极结构ST被单个示出，但是在某些实施方式中，可以提供多个电极结构ST。每个电极结构ST可以沿第一方向D1延伸。电极结构ST可以通过插置在其间的沟槽T在第二方向D2上彼此间隔开，其中第一方向D1和第二方向D2彼此不平行。第一方向D1和第二方向D2的每个可以平行于衬底10的顶表面。在一些实施方式中，第二方向D2可以垂直于第二方向D1。
电极结构ST可以包括沿垂直于第一方向D1和第二方向D2两者的第三方向D3堆叠的多个电极GE、CE和SE。换言之，多个电极GE、CE和SE可以垂直地堆叠在衬底10上，并且电极结构ST还可以包括绝缘层ILD，每个绝缘层ILD插置在电极GE、CE和SE中的相应对之间。电极GE、CE和SE的每个可以包括顺序堆叠的壁垒金属层和金属层。电极GE、CE和SE可以由金属氮化物(例如TiN、TaN或WN)和/或金属材料(例如W、Al、Ti、Ta、Co或Cu)形成或者包括金属氮化物(例如TiN、TaN或WN)和/或金属材料(例如W、Al、Ti、Ta、Co或Cu)。绝缘层ILD可以由硅氧化物形成或者包括硅氧化物。
在一些实施方式中，电极GE、CE和SE可以包括与衬底10相邻提供的下选择电极GE、堆叠在下选择电极GE上的多个单元电极CE、以及堆叠在单元电极CE中最上面的一个上的上选择电极SE。下选择电极GE可以用作图1的地选择线GSL的一部分，上选择电极SE可以用作串选择线SSL0-SSL2的一部分。上选择电极SE可以包括通过虚设绝缘分隔层DV彼此水平隔开的第一上选择电极SE1和第二上选择电极SE2。虚设绝缘分隔层DV的底表面可以位于比单元电极CE中最上面一个的顶表面高的水平处。虚设绝缘分隔层DV可以沿第一方向D1延伸，并且可以被提供为填充构成中心列CC(见例如图4)的垂直结构VS之间的空间。作为示例，虚设绝缘分隔层DV可以由硅氧化物形成或者包括硅氧化物。
公共源极区域CSR可以提供在衬底10中并在电极结构ST的两侧。公共源极区域CSR可以沿第一方向D1平行于电极结构ST延伸，并且可以在第二方向D2上彼此间隔开。电极结构ST可以彼此间隔开，并且公共源极区域CSR的每个可以插置在电极结构ST之间。公共源极区域CSR可以通过用杂质(例如砷(As)或磷(P))掺杂衬底10而形成，并且可以具有与具有第一导电类型的衬底10的导电类型不同的第二导电类型(例如n型)。
公共源极插塞CSP可以联接到公共源极区域CSR，并且侧壁绝缘间隔物SS可以插置在公共源极插塞CSP与电极结构ST之间。在一些实施方式中，公共源极插塞CSP可以是具有实质上均匀的上部宽度并沿第一方向D1延伸的板形结构。
垂直结构VS可以被提供为穿透电极结构ST。每个垂直结构VS可以包括电连接到衬底10的一部分(例如第一导电类型的阱杂质区域)的垂直半导体图案SP、以及提供为围绕垂直半导体图案SP的垂直绝缘图案VP。
垂直半导体图案SP可以包括半导体材料，并且可以用作例如参照图1描述的地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT的沟道区域。在一些实施方式中，垂直半导体图案SP可以包括下半导体图案LSP和上半导体图案USP。下半导体图案LSP可以与衬底10接触。作为示例，下半导体图案LSP可以是穿透下选择电极GE的柱形图案。下半导体图案LSP可以由具有与衬底10相同的导电类型的半导体材料形成。作为示例，下半导体图案LSP可以是通过利用衬底10作为籽晶层的选择性外延生长工艺而形成的外延图案。热氧化物层13可以提供在下半导体图案LSP与下选择电极GE之间。
上半导体图案USP可以与下半导体图案LSP的顶表面接触。上半导体图案USP可以被成形为像底部闭合的中空管或通心粉。上半导体图案USP中的内部空间可以用绝缘间隙填充层VI填充。上半导体图案USP可以处于无掺杂状态，或者可以被掺杂为具有与衬底10相同的导电类型。作为示例，上半导体图案USP可以由硅(Si)、锗(Ge)或其化合物中的至少一种形成，或者包括硅(Si)、锗(Ge)或其化合物中的至少一种。每个垂直结构VS可以包括提供在其最高水平处的导电垫PAD，并且在一些实施方式中，导电垫PAD可以是掺杂半导体图案，或者可以由导电材料形成。
在一些实施方式中，垂直绝缘图案VP可以被提供为围绕垂直半导体图案SP的侧壁。垂直绝缘图案VP可以包括电荷存储层，该电荷存储层用作NAND闪速存储器件的数据存储元件。例如，如图3C所示，垂直绝缘图案VP可以包括隧道绝缘层TIL、电荷存储层CSL和阻挡绝缘层BLK，它们构成NAND闪速存储器件的数据存储层。存储在数据存储层中的数据可以利用富勒-诺德海姆(Fowler-Nordheim)(FN)隧穿效应来改变，富勒-诺德海姆隧穿效应可由其中包含半导体材料的垂直半导体图案SP与电极GE、CE和SE之间的电压差引起。
电荷存储层CSL可以是具有充裕俘获位置的一个或更多个绝缘层和/或具有纳米颗粒的一个或更多个绝缘层。例如，电荷存储层CSL可以由俘获绝缘层、浮置栅电极或包含导电纳米点的绝缘层形成，或者包括俘获绝缘层、浮置栅电极或包含导电纳米点的绝缘层。在一些实施方式中，电荷存储层CSL可以由硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层或层叠俘获层中的至少一个形成，或者包括硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层或层叠俘获层中的至少一个。隧道绝缘层TIL可以由具有比电荷存储层CSL大的带隙的材料中的一种(例如硅氧化物)形成，或者包括具有比电荷存储层CSL大的带隙的材料中的一种(例如硅氧化物)。或者，隧道绝缘层TIL可以由高k电介质(例如铝氧化物和铪氧化物)中的一种形成，或者包括高k电介质(例如铝氧化物和铪氧化物)中的一种。阻挡绝缘层BLK可以由以下中的一种形成或者包括以下中的一种：具有比隧道绝缘层TIL的带隙小且比电荷存储层CSL的带隙大的各自的带隙的材料。例如，阻挡绝缘层BLK可以包括高k电介质(例如铝氧化物和铪氧化物)中的至少一种。
在一些实施方式中，垂直绝缘图案VP可以在垂直于衬底10的顶表面的第三方向D3上延伸。换言之，垂直绝缘图案VP可以垂直地延伸为具有在单元电极CE与垂直半导体图案SP之间以及在上选择电极SE与垂直半导体图案SP之间的部分。
水平绝缘图案HP可以从垂直绝缘图案VP与电极GE、CE和SE的每个的侧表面之间的区域水平地延伸，以覆盖电极GE、CE和SE的每个的顶表面和底表面。水平绝缘图案HP可以用作NAND闪速存储器件的电荷存储层的一部分。水平绝缘图案HP可以由以下中的一种形成或者包括以下中的一种：具有比阻挡绝缘层BLK的介电常数小的介电常数的高k电介质材料(例如铝氧化物和铪氧化物)。
盖绝缘图案45可以提供在电极结构ST上以覆盖垂直结构VS的导电垫PAD的顶表面。第一层间绝缘层51可以提供在盖绝缘图案45上以覆盖公共源极插塞CSP的顶表面。
辅助线SBL1、SBL2、SBL3和SBL4可以提供在第一层间绝缘层51上，并且辅助线SBL1、SBL2、SBL3和SBL4的每个可以用于通过下接触LCP将垂直结构VS中的相邻垂直结构彼此连接。作为示例，辅助线可以包括第一辅助线SBL1至第四辅助线SBL4。第一辅助线SBL1至第四辅助线SBL4的每个可以被提供为具有平行于第二方向D2的纵向轴线。
作为示例，第一辅助线SBL1和第二辅助线SBL2可以被提供为跨越公共源极区域CSR。第二辅助线SBL2可以比第一辅助线SBL1长。第三辅助线SBL3和第四辅助线SBL4可以被提供为跨越虚设绝缘分隔层DV。第三辅助线SBL3可以比第四辅助线SBL4长。
第一位线BL1和第二位线BL2可以提供在第二层间绝缘层53上。第一位线BL1和第二位线BL2可以跨越电极结构ST在第二方向D2上延伸，并且可以在第一方向D1上交替地布置(即穿插)。第一位线BL1可以通过上接触UCP连接到第一辅助线SBL1或第二辅助线SBL2，第二位线BL2可以通过上接触UCP连接到第三辅助线SBL3或第四辅助线SBL4。
图4是示出根据本发明构思的一些实施方式的垂直结构VS的布置的俯视图。在图4中，为了说明的方便，垂直结构VS的顶表面将被示意性地示出以描述垂直结构VS的布置。
垂直结构VS可以布置为形成在第二方向D2上彼此间隔开的多个列。构成每个列的垂直结构VS可以在第一方向D1上布置。作为示例，如图4所示，当沿第二方向D2横越电极结构时，每个电极结构ST中的垂直结构VS可以布置成九列。在某些实施方式中，列的数量可以小于或大于9。为了简单起见，以下描述将参照其中垂直结构VS在每个电极结构ST中布置成九列的示例。
垂直结构VS的列可以包括分别与电极结构ST的彼此相反边缘STe相邻安置的边缘列EC。当在俯视图中被观察时，彼此相反边缘STe可以安置为面对公共源极区域CSR。垂直结构VS的列还可以包括位于边缘列EC之间并且距彼此相反边缘STe最远的中心列CC。中心列CC可以离边缘列EC等距。边缘列EC与中心列CC之间的其余列可以被称为“中间列”。
在一些实施方式中，构成中心列CC的垂直结构VS可以是不用于构成存储单元的虚设(即无效)垂直结构。作为示例，构成中心列CC的垂直结构VS可以不连接到第一辅助线SBL1至第四辅助线SBL4和/或第一位线BL1和第二位线BL2。垂直结构VS可以(在俯视图中)布置为关于中心列CC或虚设绝缘分隔层DV具有镜面对称性。在垂直结构VS布置成九列的情况下，第一列1C和第九列可以对应于边缘列EC，并且第五列5C可以对应于中心列CC。第二列2C至第四列4C可以对应于中间列。由于前述的镜面对称性，第五至第九列可以关于第一至第五列对称，因而下面将主要描述第一列1C至第五列5C。
列中的两个相邻列可以在第一方向D1上相对于彼此偏移。例如，构成第二列2C的每个垂直结构VS可以在第一方向D1上相对于构成第一列1C的垂直结构VS和第三列3C中的垂直结构VS偏移。没有其它垂直结构VS位于相邻的两个垂直结构VS之间。可以没有其它列位于两个相邻的列之间。
在一些实施方式中，列之间的距离可以在从边缘列EC到中心列CC的方向上减小。在下文中，第一列距离P1、第二列距离P2、第三列距离P3和第四列距离P4将分别用来指第一列1C与第二列2C之间、第二列2C与第三列3C之间、第三列3C与第四列4C之间、以及第四列4C与第五列5C之间的距离。在一些实施方式中，第二列距离P2可以小于第一列距离P1，第三列距离P3可以小于第二列距离P2，并且第四列距离P4可以小于第三列距离P3。在本说明书中，列之间的距离可以被定义为假想线之间的距离，每个假想线被选为连接构成每列的垂直结构VS的中心O。
列距离可以从第一列1C到第五列5C以相同的减小率减小，但本发明构思不限于此。列距离的减小率可以逐渐增大或减小。作为示例，列距离的减小率可以范围从约3％到约20％。在一些实施方式中，减小率可被定义为隔开相邻列的距离从一列到下一列减小的量。
在每列中，垂直结构VS之间在第一方向D1上的距离PK可以实质上相同。也就是，垂直结构VS可以在第一方向D1上以相同的距离布置。在第一列列1C至第五列5C中，第一方向D1上的距离PK可以实质上相同。
图5是示出根据本发明构思的一些实施方式的垂直结构VS的布置的俯视图。构成第一列1C的垂直结构1C_VS中的相邻对以及与其相邻的第二列2C的垂直结构2C_VS可以布置为使得，连接其中心的第一三角形TA1为等腰三角形。垂直结构1C_VS的相邻对之间的距离可以对应于第一方向D1上的距离PK。构成第一列1C的垂直结构1C_VS的相邻对可以与第二列2C的垂直结构2C_VS间隔开实质上相同的距离d1。
类似地，第二等腰三角形TA2可以被限定在第二列2C与第三列3C之间，第三等腰三角形TA3可以被限定在第三列3C与第四列4C之间，第四等腰三角形TA4可以被限定在第四列4C与第五列5C之间。每个等腰三角形中相等边(或腿)的长度可以从第一等腰三角形TA1到第四等腰三角形TA4减小(即d1>d2>d3>d4)。
图6是示出根据本发明构思的一些实施方式的垂直结构VS的布置的俯视图。
分别从列中选择且彼此最接近的垂直结构之间的最短距离可以在从边缘列EC到中心列CC的方向上减小。作为示例，分别从第一列1C至第五列5C中选择且彼此最接近的垂直结构1C1-5C5之间的最短距离可以是第一最短距离a、第二最短距离b、第三最短距离c和第四最短距离d。在一些实施方式中，第二最短距离b可以小于第一最短距离a，第三最短距离c可以小于第二最短距离b，并且第四最短距离d可以小于第三最短距离c。在本说明书中，垂直结构VS之间的最短距离可以指垂直结构VS的外侧壁之间的最短距离。
最接近的垂直结构1C1-5C5可以布置为在第二方向D2上形成Z字形布置。最接近的垂直结构1C1-5C5可以布置在沿交叉第一方向D1和第二方向D2的方向延伸的线上。该线可以不是直线。
图7是示出根据本发明构思的一些实施方式的垂直结构VS的布置的俯视图。
在本实施方式中，多个列可以彼此间隔开实质上相同的距离。作为示例，第一列1C至第五列5C的每个可以与邻近于其的另一列彼此间隔开实质上相同的距离PL。在每列中，垂直结构VS之间在第一方向D1上的距离PK可以实质上相同。在第一至第五列中，第一方向D1上的距离PK可以实质上相同。
垂直结构VS的直径可以在从边缘列EC到中心列CC的方向上增大。在本说明书中，垂直结构VS的直径可以指垂直结构VS的顶表面的直径。作为示例，第二列2C的垂直结构的直径m2可以大于第一列1C的垂直结构的直径m1，第三列3C的垂直结构的直径m3可以大于第二列2C的垂直结构的直径m2，第四列4C的垂直结构的直径m4可以大于第三列3C的垂直结构的直径m3，并且第五列5C的垂直结构的直径m5可以大于第四列4C的垂直结构的直径m4。
分别从第一至第五列1C-5C中选择且彼此最接近的垂直结构1C1-5C5之间的最短距离可以是第一最短距离a、第二最短距离b、第三最短距离距离c和第四最短距离d。由于垂直结构VS之间在直径上的差异，第二最短距离b可以小于第一最短距离a，第三最短距离c可以小于第二最短距离b，并且第四最短距离d可以小于第三最短距离c。
在一些实施方式中，列之间或垂直结构之间的距离可以在从边缘列EC到中心列CC的方向上减小。形成多个电极GE、CE和SE的工艺可以包括用源气体填充垂直结构VS之间的空的空间，在这种情况下，垂直结构VS之间的空间可以影响电极GE、CE和SE中的空隙形成的尺寸、频率、和可能性。根据本发明构思的一些实施方式，在靠近电极结构的边缘STe的区域处以及在源气体的供应路径的入口附近，列之间的距离可以相对较大，因而源气体可以更容易地被供应到列之间的空间中。在远离边缘STe的区域处，列之间的距离可以相对较小，因而垂直结构VS之间的空间可以用栅电极材料更容易地填充。因此，可以提高三维半导体器件的工艺可靠性。
图8A至11A是示出根据本发明构思的一些实施方式的制造三维半导体器件的方法的俯视图。图8B至11B分别是沿图8A至11A的线III-III'截取的剖面图。
参照图8A和8B，分层结构110可以在衬底10上形成。分层结构110可以包括交替和重复地堆叠在衬底10上的牺牲层SL和绝缘层ILD。衬底10可以包括半导体材料(例如硅)、绝缘材料(例如玻璃)、或者用绝缘材料覆盖的半导体或导电材料中的至少一种。例如，衬底10可以是第一导电类型的硅晶片。
牺牲层SL可以由相对于绝缘层ILD能以高蚀刻选择性被蚀刻的材料形成，或者包括相对于绝缘层ILD能以高蚀刻选择性被蚀刻的材料。例如，牺牲层SL和绝缘层ILD可以在使用化学溶液的湿蚀刻工艺中具有高蚀刻选择性并且在使用蚀刻气体的干蚀刻工艺中具有低蚀刻选择性。作为示例，牺牲层SL和绝缘层ILD可以由相对于彼此具有蚀刻选择性的绝缘材料形成。例如，牺牲层SL可以由硅氮化物形成，绝缘层ILD可以由硅氧化物形成。
在一些实施方式中，牺牲层SL可以形成为具有实质上相同的厚度。在某些实施方式中，牺牲层SL中最下面的一个可以形成为比牺牲层SL中的其它牺牲层厚。绝缘层ILD可以具有实质上相同的厚度，但在某些实施方式中，绝缘层ILD中的至少一个可以具有与其它绝缘层不同的厚度。作为示例，绝缘层ILD中最上面的一个可以比绝缘层ILD中的其它绝缘层厚。在分层结构110的形成之前，缓冲绝缘层11可以被形成以覆盖衬底10的顶表面。缓冲绝缘层11可以是硅氧化物层，并且可以通过使用热氧化工艺或沉积工艺形成。在一些实施方式中，分层结构110的垂直厚度(或高度)可以取决于半导体存储器件的集成密度或容量而改变。例如，分层结构110的垂直厚度可以取决于绝缘层ILD和牺牲层SL的堆叠数量而改变。
在分层结构110的形成之后，沟道孔CH可以被形成以穿透分层结构110。沟道孔CH的布置可以对应于先前参照图4至7描述的垂直结构VS的布置。
作为示例，如在图4的垂直结构VS的布置中那样，沟道孔CH可以形成为具有第一列距离P1至第四列距离P4。沟道孔CH可以形成为使得，其中心CO位于与例如图5的垂直结构VS的中心O对应的位置处。此外，如在例如图4的垂直结构VS中那样，沟道孔CH可以在第一方向D1上彼此间隔开实质上相同的距离PK。
沟道孔CH的形成可以包括形成硬掩模层。硬掩模层可以由以下中的至少一个形成或包括以下中的至少一个：含硅材料(例如硅氧化物、硅氮化物、硅氮氧化物或多晶硅)、含碳材料(例如非晶碳层(ACL)或旋涂硬掩模(SOH))、金属材料(例如钨)或有机材料。
沟道孔CH可以形成为穿透分层结构110和缓冲绝缘层11并暴露衬底10的顶表面。在一些实施方式中，沟道孔CH可以通过各向异性蚀刻工艺形成，但是每个沟道孔CH可以形成为与沟道孔CH的上部处的宽度相比在沟道孔CH的下部处更窄(即，形成为具有倾斜的侧表面)。此外，各向异性蚀刻工艺可以以过蚀刻方式执行，并且通过沟道孔CH暴露的衬底10的顶表面可以部分地凹入。
参照图9A和9B，垂直结构VS可以分别在沟道孔CH中形成。垂直结构VS的形成可以包括在每个沟道孔中形成下半导体图案LSP和上半导体图案USP。
下半导体图案LSP可以通过其中由沟道孔CH暴露的衬底10用作籽晶层的选择性外延生长(SEG)工艺形成。因此，下半导体图案LSP可以形成为填充沟道孔CH的下部或具有柱形状。下半导体图案LSP可以形成为具有位于牺牲层SL中最下面的牺牲层的顶表面上方的顶表面。
下半导体图案LSP可以形成为具有单晶或多晶结构，但本发明构思可以不限于此。下半导体图案LSP可以由例如碳纳米结构、有机半导体材料和/或化合物半导体材料形成。下半导体图案LSP可以具有与衬底10相同的导电类型。下半导体图案LSP可以在选择性外延生长工艺期间以原位方式掺杂以杂质。在某些实施方式中，在下半导体图案LSP的形成之后，可以执行离子注入工艺以将杂质注入到下半导体图案LSP中。
上半导体图案USP可以形成在提供有下半导体图案LSP的沟道孔CH中。上半导体图案USP可以与下半导体图案LSP接触。例如，上半导体图案USP可以与下半导体图案LSP接触，并且可以具有底部闭合的管形状或底部闭合的通心粉形状。上半导体图案USP的内部空间可以用绝缘材料或气态材料填充。上半导体图案USP可以处于无掺杂状态，或者可以掺杂为具有与衬底10相同的导电类型。上半导体图案USP可以由硅(Si)、锗(Ge)或其化合物中的至少一种形成或者包括硅(Si)、锗(Ge)或其化合物中的至少一种，并且可以是掺杂半导体图案或本征半导体图案。此外，上半导体图案USP可以具有单晶、非晶和多晶结构中的一种。
绝缘间隙填充层VI可以被形成以填充提供有上半导体图案USP的沟道孔CH。绝缘间隙填充层VI的形成可以包括形成绝缘层以填充沟道孔CH、以及对绝缘层执行平坦化工艺。作为示例，绝缘间隙填充层VI可以由硅氧化物形成或者包括硅氧化物。
导电垫PAD可以在每个上半导体图案USP的顶部上或顶部中形成。导电垫PAD可以是掺杂半导体图案，或者可以由导电材料形成。在一些实施方式中，在上半导体图案USP的形成之前，垂直绝缘图案VP可以在每个沟道孔CH中形成。垂直绝缘图案VP可以包括一个或更多个层。在一些实施方式中，垂直绝缘图案VP可以用作数据存储层的一部分。例如，垂直绝缘图案VP可以包括电荷存储层，该电荷存储层用作NAND闪速存储器件的存储元件。在一些实施方式中，垂直绝缘图案VP可以包括参照例如图3B描述的隧道绝缘层TIL、电荷存储层CSL和阻挡绝缘层BLK。在某些实施方式中，垂直绝缘图案VP可以用作相变存储器件或可变电阻存储器的存储元件，并且可以包括相变层或可变电阻层。
参照图10A和10B，分层结构110可以被图案化以形成暴露衬底10的沟槽T。沟槽T可以形成为在第一方向D1上延伸并在第二方向D2上彼此间隔开。
沟槽T的形成可以包括形成盖绝缘层以覆盖垂直结构VS的顶表面、在盖绝缘层上形成掩模图案(未示出)以限定沟槽T的位置、形状和布置、以及使用掩模图案作为蚀刻掩模各向异性地蚀刻分层结构110。作为形成沟槽T的结果，盖绝缘图案45可以在分层结构110上形成，并且牺牲层SL和绝缘层ILD的侧表面可以被沟槽T暴露。
接着，由沟槽T暴露的牺牲层SL可以被去除以形成栅极区域GR。栅极区域GR可以通过使用相对于绝缘层ILD具有蚀刻选择性的蚀刻配方各向同性地蚀刻牺牲层SL而形成。例如，在牺牲层SL由硅氮化物形成且绝缘层ILD由硅氧化物形成的情况下，栅极区域GR可以通过使用包含磷酸的蚀刻溶液各向同性地蚀刻牺牲层SL而形成。栅极区域GR可以从沟槽T水平地延伸以部分地暴露垂直绝缘图案VP，并且特别地，栅极区域GR中最下面的一个可以形成为部分地暴露下半导体图案LSP。
参照图11A和11B，水平绝缘图案HP以及电极GE、CE和SE可以在栅极区域GR中形成。结果，可以形成电极结构ST。
水平绝缘图案HP以及电极GE、CE和SE的形成可以包括形成水平绝缘层以共形地覆盖栅极区域GR、形成栅极导电层以填充用水平绝缘层覆盖的栅极区域GR、以及从沟槽T去除栅极导电层以形成彼此垂直隔开的电极GE、CE和SE。在水平绝缘图案HP的形成之前，热氧化物层(例如见图3A的13)可以在下半导体图案LSP的由栅极区域中最下面的一个暴露的侧表面上形成。水平绝缘图案HP可以用作NAND闪速存储晶体管的数据存储层的一部分。电极GE、CE和SE的每个可以包括顺序堆叠的壁垒金属层和金属层。壁垒金属层可以由金属氮化物(例如TiN、TaN或WN)中的至少一种形成，或者包括金属氮化物(例如TiN、TaN或WN)中的至少一种。金属层可以由金属材料(例如W、Al、Ti、Ta、Co或Cu)中的至少一种形成，或者包括金属材料(例如W、Al、Ti、Ta、Co或Cu)中的至少一种。栅极导电层可以通过化学气相沉积法或原子层沉积法形成。
形成多个电极GE、CE和SE的工艺可以包括用源气体填充垂直结构VS之间的空的空间，在这种情况下，垂直结构VS之间的空间可以影响在特定电极中形成空隙(即电极GE、CE和SE中的空的空间)的尺寸、频率和可能性。蚀刻剂材料可以留在空隙中。例如，在电极由钨层形成或者包括钨层的情况下，可以使用六氟化钨(WF6)和氢气(H2)作为用于形成钨层的源气体。在这种情况下，由源气体之间的反应产生的氢氟酸(HF)气体可留在空隙中。这样的蚀刻剂材料可导致垂直结构VS(特别是垂直绝缘图案VP)的外侧表面的意外蚀刻。
根据本发明构思的一些实施方式，垂直结构VS可以被构造为具有允许源气体在水平方向上被更有效地供应的布置或形状，并且这可以使得可抑制空隙的形成。如图11A的源气体供应方向FD所绘地，源气体可以通过沟槽T供应到栅极区域GR中。根据本发明构思的一些实施方式，列之间或垂直结构之间的距离可以在从边缘列EC到中心列CC的方向上减小。在靠近沟槽T的区域处或在源气体的供应路径的入口附近，列之间的距离可以相对较大，因而源气体可以被更容易地供应到垂直结构VS之间的空间中。例如，在远离沟槽T的区域处，列之间的距离可以相对较小，因而垂直结构VS之间的空间可以更容易地填充以用于形成电极的材料。因此，可以提高三维半导体器件的工艺可靠性。
在电极结构ST的形成之后，公共源极区域CSR可以在由沟槽T暴露的衬底10中形成。公共源极区域CSR可以彼此平行并在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。公共源极区域CSR可以通过用与衬底10的类型不同类型的杂质掺杂衬底10而形成。公共源极区域CSR可以包含例如n型杂质(例如砷(As)或磷(P))。
参照回图2、3A至3C和4，绝缘间隔物SS和公共源极插塞CSP可以在沟槽T中形成。绝缘间隔物SS的形成可以包括在衬底10上沉积间隔物层以共形地覆盖电极结构ST、然后对间隔物层执行回蚀刻工艺以暴露公共源极区域CSR。这里，绝缘间隔物SS可以在向上方向上(即从底部到顶部)具有减小的厚度。公共源极插塞CSP的形成可以包括沉积导电层以填充提供有绝缘间隔物SS的沟槽T、然后对导电层执行平坦化工艺以暴露盖绝缘图案45的顶表面。
虚设绝缘分隔层DV可以被形成以水平地划分上选择电极SE，从而提供通过虚设绝缘分隔层DV彼此隔开的第一上选择电极SE1和第二上选择电极SE2。虚设绝缘分隔层DV的底表面可以位于单元电极CE中最上面的一个的顶表面上方。虚设绝缘分隔层DV的形成可以包括形成穿透盖绝缘图案45、绝缘层ILD中最上面的一个和上选择电极SE并在第一方向D1上延伸的沟槽形区域、然后用绝缘材料(例如硅氧化物)填充沟槽形区域。沟槽形区域可以形成为部分地暴露构成中心列CC的垂直结构VS的侧表面。此后，第一层间绝缘层51可以被形成以覆盖虚设绝缘分隔层DV的顶表面。
第一辅助线SBL1、第二辅助线SBL2、第三辅助线SBL3和第四辅助线SBL4可以在第一层间绝缘层51上形成。第一辅助线SBL1至第四辅助线SBL4可以形成为具有平行于第二方向D2的纵向轴线，并且可以通过下接触LCP连接到垂直结构VS中的两个相邻的垂直结构。第一位线BL1和第二位线BL2可以在第二层间绝缘层53上交替地形成以在第二方向D2上延伸。第一位线BL1可以通过上接触UCP连接到第一辅助线SBL1或第二辅助线SBL2，第二位线BL2可以通过上接触UCP连接到第三辅助线SBL3或第四辅助线SBL4。
根据本发明构思的一些实施方式，垂直结构的列之间的距离可以在源气体的供应路径的入口附近相比于相对远离供应路径的入口的垂直结构的列之间的距离相对较大，这可以使得可更容易地在列之间供应源气体。垂直结构的列之间的距离可以在远离源气体的供应路径的入口的区域处较小，这可以使得可更容易地在垂直结构之间形成电极。因此，可以提高三维半导体器件的工艺可靠性。
虽然已经具体显示和描述了本发明构思的示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化而不背离所附权利要求的精神和范围。
本申请要求享有2017年8月2日向韩国知识产权局提交的韩国专利申请第10-2017-0098204号的优先权，其全部内容通过引用合并于此。

Claims (25)

1.一种三维半导体器件，包括：
电极结构，包括堆叠在衬底上并且在第一方向上延伸的多个电极；以及
垂直结构，穿透所述电极结构以提供在交叉所述第一方向的第二方向上彼此间隔开的多个列，
其中所述多个列的每个包括布置在所述第一方向上的所述垂直结构，
所述多个列包括与所述电极结构的相应相反边缘相邻安置的第一边缘列和第二边缘列，并且所述多个列包括位于所述第一边缘列与所述第二边缘列之间的中心列，以及
所述多个列中的相邻列之间的距离在从所述第一边缘列朝向所述中心列的方向上减小。
2.根据权利要求1所述的器件，其中所述多个列中的所述相邻列在所述第一方向上相对于彼此偏移。
3.根据权利要求1所述的器件，其中，在所述多个列的至少一个中，布置在所述第一方向上的所述垂直结构彼此间隔开实质上相等的距离。
4.根据权利要求1所述的器件，其中，在所述多个列的每个中，布置在所述第一方向上的所述垂直结构彼此间隔开实质上相等的距离。
5.根据权利要求1所述的器件，其中所述电极结构包括上选择电极和位于所述上选择电极下方的多个单元电极，其中所述器件还包括：
穿透所述上选择电极的虚设绝缘分隔层；并且
其中所述中心列中包括的所述垂直结构穿透所述虚设绝缘分隔层。
6.根据权利要求5所述的器件，其中所述垂直结构布置为关于所述虚设绝缘分隔层具有镜面对称性。
7.根据权利要求1所述的器件，其中所述电极结构提供在沿所述第一方向延伸的相邻公共源极区域之间，以及
当在俯视图中被观察时，所述电极结构的所述相应相反边缘面对所述相邻公共源极区域。
8.根据权利要求1所述的器件，其中分别从所述多个列中选择并且彼此最接近的所述垂直结构之间的最短距离在从所述第一边缘列或所述第二边缘列朝向所述中心列的方向上减小。
9.根据权利要求1所述的器件，其中所述多个列中的相邻列之间的距离在从所述第二边缘列朝向所述中心列的方向上减小。
10.根据权利要求1所述的器件，其中所述垂直结构包括：
成对的第一垂直结构，被包括在所述多个列中的第一列中并且在所述第一方向上彼此相邻；以及
第二垂直结构，被包括在所述多个列中的第二列中，所述第二列与所述多个列中的所述第一列相邻，并且所述第二垂直结构与所述成对的第一垂直结构相邻，其中从所述成对的第一垂直结构中的每个第一垂直结构到所述第二垂直结构的距离实质上相等。
11.一种三维半导体器件，包括：
电极结构，包括堆叠在衬底上并且在第一方向上延伸的多个电极；以及垂直结构，穿透所述电极结构并且形成在交叉所述第一方向的第二方向上彼此间隔开的多个列，
其中所述多个列的每个包括布置在所述第一方向上并且彼此间隔开实质上相等距离的所述垂直结构，
其中所述多个列包括与所述电极结构的相应相反边缘相邻安置的第一边缘列和第二边缘列，并且所述多个列包括位于所述第一边缘列与所述第二边缘列之间的中心列以及位于所述第一边缘列与所述中心列之间的中间列，
其中所述第一边缘列包括第一垂直结构，
所述中间列包括与所述第一垂直结构相邻的第二垂直结构，
所述中心列包括与所述第二垂直结构相邻的第三垂直结构，以及
所述第一垂直结构与所述第二垂直结构之间的第一最短距离大于所述第二垂直结构与所述第三垂直结构之间的第二最短距离。
12.根据权利要求11所述的器件，其中所述中间列被包括在多个中间列中，并且所述多个中间列的所述第二垂直结构之间的最短距离在从所述第一边缘列朝向所述中心列的方向上减小。
13.根据权利要求11所述的器件，其中所述第二垂直结构的直径大于所述第一垂直结构的直径，以及
所述第三垂直结构的直径大于所述第二垂直结构的直径。
14.根据权利要求11所述的器件，其中所述多个列中的两个相邻列中的一个在所述第一方向上相对于另一个偏移。
15.根据权利要求11所述的器件，其中，在所述多个列的至少一个中，布置在所述第一方向上的所述垂直结构彼此间隔开实质上相等的距离。
16.根据权利要求11所述的器件，其中，在所述多个列的每个中，布置在所述第一方向上的所述垂直结构彼此间隔开实质上相等的距离。
17.根据权利要求11所述的器件，其中所述电极结构包括上选择电极和位于所述上选择电极下方的多个单元电极，其中所述器件还包括：
穿透所述上选择电极的虚设绝缘分隔层，并且
其中所述中心列中包括的所述垂直结构穿透所述虚设绝缘分隔层。
18.一种三维半导体器件，包括：
电极结构，包括堆叠在衬底上并且在第一方向上延伸的多个电极；以及
垂直结构，穿透所述电极结构以提供在交叉所述第一方向的第二方向上彼此间隔开的多个列，
其中所述多个列的每个包括布置在所述第一方向上的所述垂直结构，
所述多个列包括第一列、第二列和在所述第一列与所述第二列之间的第三列，以及
所述第一列与所述第二列之间的第一距离不同于所述第二列与所述第三列之间的第二距离。
19.根据权利要求18所述的器件，其中所述第一列与所述电极结构的边缘相邻。
20.根据权利要求18所述的器件，其中所述第一距离大于所述第二距离。
21.根据权利要求18所述的器件，其中所述多个列中的相邻列在所述第一方向上相对于彼此偏移。
22.根据权利要求18所述的器件，其中，在所述多个列的至少一个中，布置在所述第一方向上的所述垂直结构彼此间隔开实质上相等的距离。
23.根据权利要求18所述的器件，其中，在所述多个列中的每个中，布置在所述第一方向上的所述垂直结构彼此间隔开实质上相等的距离。
24.根据权利要求18所述的器件，其中所述电极结构包括上选择电极和位于所述上选择电极下方的多个单元电极，其中所述器件还包括穿透所述上选择电极的虚设绝缘分隔层，以及
其中所述垂直结构布置为关于所述虚设绝缘分隔层具有镜面对称性。
25.根据权利要求18所述的器件，其中所述电极结构提供在沿所述第一方向延伸的相邻公共源极区域之间，以及
当在俯视图中被观察时，所述电极结构的相应相反边缘面对所述相邻公共源极区域。
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