WO2012111476A1

WO2012111476A1 - 表示装置およびその駆動方法

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Publication number: WO2012111476A1
Application number: PCT/JP2012/052698
Authority: WO
Inventors: 耕平田中
Original assignee: シャープ株式会社
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Publication date: 2012-08-23
Also published as: US20130321492A1; US9230497B2

Abstract

　１つの画素が複数の副画素に分割された構成の液晶表示装置において、映像信号の振幅を低減することによる低消費電力化を実現する。　各画素形成部において、暗表示用の画素電極（１０１１）と明表示用の画素電極（１０１２）との間に、第２容量（Ｃｔｒ）を含む増幅回路部（１３）が設けられる。選択期間はプリチャージ期間と増幅期間とで構成される。プリチャージ期間には、暗表示用の画素電極（１０１１）には制御配線（ＣＴＬ）の電位が与えられ、明表示用の画素電極（１０１２）には映像信号線（ＳＬ）の電位が与えられる。増幅期間には、明表示用の画素電極（１０１２）がフローティングにされた状態で、暗表示用の画素電極（１０１１）に映像信号線ＳＬの電位が与えられる。

Description

表示装置およびその駆動方法

　本発明は、表示装置に関し、詳しくは、視野角特性を改善するために１つの画素が複数の副画素に分割された構成の表示装置およびその駆動方法に関する。

　従来より、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を備えるアクティブマトリクス型液晶表示装置が知られている。アクティブマトリクス型液晶表示装置の表示部には、複数本のソースバスライン（映像信号線）と、複数本のゲートバスライン（走査信号線）と、それら複数本のソースバスラインと複数本のゲートバスラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部が含まれている。これらの画素形成部はマトリクス状に配置されて画素アレイを構成している。

　図４１は、従来の一般的なアクティブマトリクス型液晶表示装置の画素形成部の構成を示す回路図である。図４１に示すように、画素形成部には、対応する交差点を通過するゲートバスラインＧＬにゲート電極が接続されるとともに当該交差点を通過するソースバスラインＳＬにソース電極が接続された薄膜トランジスタＴ９１と、その薄膜トランジスタＴ９１のドレイン電極に接続された画素電極９２と、上記複数個の画素形成部に共通的に設けられた共通電極（対向電極）ＣＯＭおよび補助容量電極ＣＳと、画素電極９２と共通電極ＣＯＭとによって形成される液晶容量Ｃｌｃと、画素電極９２と補助容量電極ＣＳとによって形成される補助容量Ｃｓｔｇとが含まれている。また、液晶容量Ｃｌｃと補助容量Ｃｓｔｇとによって画素容量が形成されている。そして、薄膜トランジスタＴ９１のゲート電極がゲートバスラインＧＬからアクティブな走査信号を受けたときに当該薄膜トランジスタＴ９１のソース電極がソースバスラインＳＬから受ける映像信号に基づいて、画素容量に画素値を示す電圧が保持される。なお、補助容量Ｃｓｔｇは必ずしも設けられているわけではない。

　また、視野角特性を改善するために１つの画素が複数（典型的には２個）の副画素に分割された構成の液晶表示装置も知られている（例えば、日本の特開２００６－１３３５７７号公報を参照）。この構成は「マルチ画素構造」などと呼ばれている。マルチ画素構造を持つ液晶表示装置においては、複数の副画素の輝度が互いに異なる輝度となるように液晶の駆動が行われる。図４２は、マルチ画素構造を持つ従来の液晶表示装置における画素形成部の構成例を示す回路図である。図４２に示すように、この液晶表示装置においては、画素形成部ＰＩＸ９は、２個の副画素部（第１副画素部ＰＩＸ９ａおよび第２副画素部ＰＩＸ９ｂ）によって構成されている。双方の副画素部（ＰＩＸ９ａ，ＰＩＸ９ｂ）は、共通の構成要素として、トランジスタ（Ｔ９２，Ｔ９３）と画素電極（Ｅ９１，Ｅ９２）と液晶容量（ＣｌｃＡ，ＣｌｃＢ）と保持容量（ＣｓｔＡ，ＣｓｔＢ）とを備えている。ここで、第２副画素部ＰＩＸ９ｂは、更に、走査信号線ＧＬｉ＋１にゲート電極が接続されるとともに画素電極Ｅ９２にソース電極が接続されたトランジスタＴ９４と、そのトランジスタＴ９４のドレイン電極に接続された容量電極Ｅ９３と、容量電極Ｅ９３と共通電極（補助容量電極）ＣＯＭ１０２とによって形成されるバッファ容量Ｃｄｏｗｎとを備えている。このような構成において、走査信号線ＧＬｉが選択状態にされると、第１副画素部ＰＩＸ９ａ内の画素電極Ｅ９１の電位と第２副画素部ＰＩＸ９ｂ内の画素電極Ｅ９２の電位とが等しくなる。その後、走査信号線ＧＬｉ＋１が選択状態にされると、トランジスタＴ９４がオン状態となる。これにより、画素電極Ｅ９２と容量電極Ｅ９３との間で電荷が移動し、画素電極Ｅ９２の電位が変動する。その結果、画素電極Ｅ９１と画素電極Ｅ９２とは異なる電位となり、第１副画素部ＰＩＸ９ａと第２副画素部ＰＩＸ９ｂとは異なる輝度となる。

　ところで、近年、液晶表示装置における表示画像の高精細化の進展が顕著である。高精細化の例としては、テレビ用大型パネルの４Ｋ化（解像度：３８４０×２０４８）が挙げられる。表示画像が高精細化すると、パネルの駆動に伴う消費電力が増大する。パネルの消費電力については、ソースバスラインの充放電に起因する電力が大半を占めている。ソースバスラインの充放電に起因する消費電力は、（ソースバスラインの本数）×（ソースバスラインの配線容量）×（駆動周波数）×（映像信号の振幅の２乗）で求められる。従って、映像信号の振幅を小さくすることによって、パネルの消費電力を効果的に低減することできる。そこで、日本の特開２００９－１０９６００号公報には、画素電極電位を増幅することにより映像信号の振幅の低減を可能にする液晶表示装置の発明が開示されている。この液晶表示装置では、画素形成部を図４３に示すような構成にして次のような駆動が行われる。１水平走査期間の前半の期間には、ゲートバスラインＧＬにオフレベルの電位が与えられた状態で、符号９で示すラインにオンレベルの電位が与えられる。これにより、薄膜トランジスタＴ９０２，Ｔ９０３がオン状態となる。その結果、節点９０１には映像信号電位（ソースバスラインＳＬの電位）が与えられ、節点９０２には共通電極ＣＯＭの電位が与えられる。その後、１水平走査期間の後半になると、符号９で示すラインにオフレベルの電位が与えられた状態で、ゲートバスラインＧＬにオンレベルの電位が与えられる。これにより、薄膜トランジスタＴ９０１がオン状態となる。その結果、節点９０２に映像信号電位が与えられる。すなわち、節点９０２の電位は共通電極電位から映像信号電位に上昇する。このとき、節点９０１はフローティング状態となっているため、節点９０２の電位の上昇に伴い、容量Ｃ９１を介して節点９０１の電位は上昇する。以上のようにして、より大きな電圧が画素電極－共通電極間に印加される。

日本の特開２００６－１３３５７７号公報日本の特開２００９－１０９６００号公報

　ところが、日本の特開２００９－１０９６００号公報に開示された発明においては、１水平走査期間の前半の期間に、節点９０２（図４３参照）に共通電極電位が与えられる。すなわち、共通電極電位を用いたプリチャージが行われる。このため、画素電極電位は、映像信号電位と共通電極電位との差に応じて増幅される。しかしながら、共通電極電位は自由に設定できるものではないので、映像信号電位と共通電極電位との差を充分に大きくすることができず、画素電極電位の増幅の程度は充分ではない。また、１つの画素形成部につき液晶容量Ｃｌｃが１つだけ設けられた構成であるので、マルチ画素構造を持つ液晶表示装置に日本の特開２００９－１０９６００号公報に開示された発明を適用することはできない。

　また、図４２に示したマルチ画素構造を持つ液晶表示装置においては、次のような理由により、消費電力が低減されるよう映像信号の振幅を小さくすることはできない。正極性の書き込みが行われるフレームにおいては、トランジスタＴ９４がオン状態になると、保持容量ＣｓｔＢからバッファ容量Ｃｄｏｗｎへと正電荷が移動する。その結果、第２副画素部ＰＩＸ９ｂ内の画素電極Ｅ９２の電位は、第１副画素部ＰＩＸ９ａ内の画素電極Ｅ９１の電位よりも低くなる。負極性の書き込みが行われるフレームにおいては、トランジスタＴ９４がオン状態になると、バッファ容量Ｃｄｏｗｎから保持容量ＣｓｔＢへと正電荷が移動する。その結果、第２副画素部ＰＩＸ９ｂ内の画素電極Ｅ９２の電位は、第１副画素部ＰＩＸ９ａ内の画素電極Ｅ９１の電位よりも高くなる。以上より、正極性の書き込みが行われるフレームおよび負極性の書き込みが行われるフレームの双方において、第２副画素部ＰＩＸ９ｂにおける液晶印加電圧は、第１副画素部ＰＩＸ９ａにおける液晶印加電圧よりも小さくなる。また、第１副画素部ＰＩＸ９ａにおいては、映像信号電位と共通電極電位との差の電圧が液晶に印加される。従って、第２副画素部ＰＩＸ９ｂにおいては、映像信号電位と共通電極電位との差の電圧よりも小さい電圧が液晶に印加される。以上より、消費電力が低減されるよう映像信号の振幅を小さくすることはできない。

　そこで本発明は、１つの画素が複数の副画素に分割された構成の液晶表示装置において、映像信号の振幅を低減することによる低消費電力化を実現することを目的とする。

　本発明の第１の局面は、複数本の映像信号線と、前記複数本の映像信号線と交差する複数本の走査信号線と、前記複数本の映像信号線と前記複数本の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数個の画素形成部と、前記複数個の画素形成部に共通的に設けられた共通電極とを有するアクティブマトリクス型の表示装置であって、
　前記複数本の映像信号線または前記複数本の走査信号線の少なくとも一方と交差する第１制御配線と、
　前記複数本の走査信号線と１対１で対応するように設けられた第２制御配線と
を備え、
　各画素形成部は、
　　表示すべき画像に応じた電位がそれぞれ与えられるべき第１画素電極および第２画素電極と、
　　前記第１画素電極と前記共通電極とによって形成される第１の第１容量と、
　　前記第２画素電極と前記共通電極とによって形成される第２の第１容量と、
　　前記第２画素電極の電位を増幅するための増幅回路部と、
　　前記走査信号線に制御端子が接続され、前記映像信号線に第１導通端子が接続され、前記増幅回路部に第２導通端子が接続された第１スイッチング素子と
を含み、
　前記増幅回路部は、
　　前記第２制御配線に制御端子が接続され、前記映像信号線に第１導通端子が接続された第２スイッチング素子と、
　　前記第２制御配線に制御端子が接続され、前記第１制御配線に第１導通端子が接続された第３スイッチング素子と、
　　前記第２スイッチング素子の第２導通端子と前記第３スイッチング素子の第２導通端子との間に設けられた第２容量と
からなる増幅段を含み、
　前記第１スイッチング素子の第２導通端子は、前記第３スイッチング素子の第２導通端子に接続され、
　前記第１画素電極は、前記第３スイッチング素子の第２導通端子に接続され、
　前記第２画素電極は、前記第２スイッチング素子の第２導通端子に接続され、
　任意の画素形成部に着目したとき、
　　１画面分の表示が行われる期間である１フレーム期間は、前記表示すべき画像に応じて前記第１画素電極および前記第２画素電極の電位を変化させるための期間であって第１期間および第２期間を含む選択期間と、前記選択期間以外の期間である非選択期間とからなり、
　　対応する第１制御配線には、一定の電位が与えられ、もしくは、一定のハイレベル電位と一定のローレベル電位とが交互に与えられ、
　　対応する第２制御配線には、前記第１期間には前記第２スイッチング素子および前記第３スイッチング素子をオン状態にする電位が与えられ、前記第１期間以外の期間には前記第２スイッチング素子および前記第３スイッチング素子をオフ状態にする電位が与えられ、
　　対応する走査信号線には、前記第２期間には前記第１スイッチング素子をオン状態にする電位が与えられ、前記第２期間以外の期間には前記第１スイッチング素子をオフ状態にする電位が与えられることを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　前記第１制御配線には、前記ハイレベル電位と前記ローレベル電位とが交互に与えられることを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　任意の画素形成部に着目したとき、対応する第１制御配線には、
　　前記共通電極の電位よりも低い電位が前記第１画素電極および前記第２画素電極に与えられるべき選択期間には、前記ハイレベル電位が与えられ、
　　前記共通電極の電位よりも高い電位が前記第１画素電極および前記第２画素電極に与えられるべき選択期間には、前記ローレベル電位が与えられることを特徴とする。

　本発明の第４の局面は、本発明の第２の局面において、
　任意の画素形成部に着目したとき、対応する第１制御配線には、
　　前記共通電極の電位よりも低い電位が前記第１画素電極および前記第２画素電極に与えられるべき選択期間には、前記ローレベル電位が与えられ、
　　前記共通電極の電位よりも高い電位が前記第１画素電極および前記第２画素電極に与えられるべき選択期間には、前記ハイレベル電位が与えられることを特徴とする。

　本発明の第５の局面は、本発明の第１の局面において、
　前記複数本の映像信号線に与えられ得る最大の電位と最小の電位との中央の電位を基準電位としたとき、前記選択期間から前記非選択期間に移行する際における前記走査信号線の電位の変化に起因する前記第１画素電極の電位の変化の大きさに等しいだけ前記基準電位よりも低い電位に前記共通電極の電位が設定され、
　前記共通電極の電位よりも高い電位が前記第２画素電極に与えられるべき選択期間における前記第２画素電極の電位と前記共通電極の電位よりも低い電位が前記第２画素電極に与えられるべき選択期間における前記第２画素電極の電位との中央の電位が前記共通電極の電位と等しくなるように、前記第１制御配線の電位が設定されていることを特徴とする。

　本発明の第６の局面は、本発明の第５の局面において、
　前記第１制御配線の電位Ｖｃｔｌが下記の式で算出される値に設定されていることを特徴とする。
Ｖｃｔｌ＝Ｖｄ１＋Ｖｄ２－Ｖｃｏｍ－ΔＶｇ２
ここで、Ｖｄ１は前記複数本の映像信号線に与えられ得る最大の電位を表し、Ｖｄ２は前記複数本の映像信号線に与えられ得る最小の電位を表し、Ｖｃｏｍは前記共通電極の電位を表し、ΔＶｇ２は前記選択期間から前記非選択期間に移行する際における前記走査信号線の電位の変化に起因する前記第２画素電極の電位の変化の大きさを表す。

　本発明の第７の局面は、本発明の第１の局面において、
　前記第１制御配線は、前記走査信号線に平行に延びるように配設されていることを特徴とする。

　本発明の第８の局面は、本発明の第１の局面において、
　前記第１制御配線は、前記映像信号線に平行に延びるように配設されていることを特徴とする。

　本発明の第９の局面は、本発明の第１の局面において、
　前記第１画素電極として機能する第１透明電極および前記第２画素電極として機能する部分を含む第２透明電極からなる２層の透明電極を更に備え、
　前記第１透明電極と前記第２透明電極とによって前記第２容量が形成されていることを特徴とする。

　本発明の第１０の局面は、本発明の第９の局面において、
　前記第１透明電極は、前記第２透明電極と前記共通電極との間の領域に形成され、
　前記第１透明電極の中央部に開口部が設けられていることを特徴とする。

　本発明の第１１の局面は、本発明の第９の局面において、
　前記第２透明電極は、前記走査信号線に平行に延びる部分と前記映像信号線に平行に延びる部分とを有するように格子状に形成され前記第２画素電極として機能する部分とは電気的に分離されている格子状電極部を更に含み、
　前記格子状電極部は、前記第１制御配線として機能することを特徴とする。

　本発明の第１２の局面は、本発明の第９の局面において、
　前記第２透明電極は、前記映像信号線と前記第１透明電極との間の領域に形成され前記第２画素電極として機能する部分とは電気的に分離されているシールド電極部を更に含むことを特徴とする。

　本発明の第１３の局面は、本発明の第１２の局面において、
　前記シールド電極部は、前記映像信号線を覆うように形成されていることを特徴とする。

　本発明の第１４の局面は、本発明の第１２の局面において、
　前記シールド電極部は、前記映像信号線と重ならないように、かつ、前記走査信号線の延びる方向について前記映像信号線と前記第２透明電極のうち前記第２画素電極として機能する部分との間の領域に形成されていることを特徴とする。

　本発明の第１５の局面は、本発明の第１２の局面において、
　前記シールド電極部は、前記第１制御配線として機能することを特徴とする。

　本発明の第１６の局面は、本発明の第９の局面において、
　前記第１画素電極と前記共通電極との間および前記第２画素電極と前記共通電極との間には表示媒体として液晶が設けられ、
　各画素形成部は、前記液晶の配向状態が互いに異なる複数の領域からなる画素を形成し、
　前記第１画素電極を含む副画素部と前記第２画素電極を含む副画素部とで配向の中心が一致していることを特徴とする。

　本発明の第１７の局面は、本発明の第９の局面において、
　前記第１画素電極と前記共通電極との間および前記第２画素電極と前記共通電極との間には表示媒体として液晶が設けられ、
　各画素形成部は、前記液晶の配向状態が互いに異なる複数の領域からなる画素を形成し、
　前記第１画素電極を含む副画素部および前記第２画素電極を含む副画素部のうち比較的明るい表示が行われるべき副画素部が各画素形成部の中央部に配置されていることを特徴とする。

　本発明の第１８の局面は、本発明の第１の局面において、
　前記第１画素電極と前記共通電極との間および前記第２画素電極と前記共通電極との間には表示媒体として液晶が設けられ、
　各画素形成部は、前記液晶の配向状態が互いに異なる複数の領域からなる画素を形成し、
　前記複数の領域の境界部に相当する領域に前記第１制御配線が配設されていることを特徴とする。

　本発明の第１９の局面は、本発明の第１の局面において、
　前記複数個の画素形成部は、複数の色用の画素形成部からなり、
　前記複数の色用の画素形成部のうち少なくとも１つの色用の画素形成部については、それ以外の色用の画素形成部とは前記第２容量の容量値が異なっていることを特徴とする。

　本発明の第２０の局面は、本発明の第１の局面において、
　前記複数個の画素形成部は、複数の色用の画素形成部からなり、
　前記複数の色用の画素形成部のうち少なくとも１つの色用の画素形成部については、対応する第１制御配線に与えられる電位が、それ以外の色用の画素形成部に対応する第１制御配線に与えられる電位とは異なっていることを特徴とする。

　本発明の第２１の局面は、本発明の第１の局面において、
　前記増幅回路部は、複数の増幅段を含み、
　前記第１スイッチング素子の第２導通端子は、前記複数の増幅段のうち電気的に最も前記第２画素電極から遠くに配置されている増幅段に含まれる第３スイッチング素子の第２導通端子に接続され、
　前記第１画素電極は、前記第１スイッチング素子の第２導通端子または前記複数の増幅段のうち電気的に最も前記第２画素電極の近くに配置されている増幅段以外の増幅段に含まれる第２スイッチング素子の第２導通端子に接続され、
　前記第２画素電極は、前記複数の増幅段のうち電気的に最も前記第２画素電極の近くに配置されている増幅段に含まれる第２スイッチング素子の第２導通端子に接続され、
　連続する２つの増幅段に着目したとき、電気的により前記第２画素電極から遠くに配置されている増幅段に含まれる前記第２スイッチング素子の第２導通端子は、電気的により前記第２画素電極の近くに配置されている増幅段に含まれる第３スイッチング素子の第２導通端子に接続されていることを特徴とする。

　本発明の第２２の局面は、複数本の映像信号線と、前記複数本の映像信号線と交差する複数本の走査信号線と、表示すべき画像に応じた電位がそれぞれ与えられるべき第１画素電極および第２画素電極を有し前記複数本の映像信号線と前記複数本の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数個の画素形成部と、前記複数個の画素形成部に共通的に設けられた共通電極とを有するアクティブマトリクス型の表示装置の駆動方法であって、
　各画素形成部に関し、
　　１画面分の表示が行われる期間である１フレーム期間毎に前記表示すべき画像に応じて前記第１画素電極および前記第２画素電極の電位を変化させる画素電極電位変化ステップと、
　　前記第１画素電極および前記第２画素電極の電位を維持する画素電極電位維持ステップと
を含み、
　前記表示装置は、
　　前記複数本の映像信号線または前記複数本の走査信号線の少なくとも一方と交差する第１制御配線と、
　　前記複数本の走査信号線と１対１で対応するように設けられた第２制御配線と
を備え、
　各画素形成部は、
　　前記第１画素電極と前記共通電極とによって形成される第１の第１容量と、
　　前記第２画素電極と前記共通電極とによって形成される第２の第１容量と、
　　前記第２画素電極の電位を増幅するための増幅回路部と、
　　前記走査信号線に制御端子が接続され、前記映像信号線に第１導通端子が接続され、前記増幅回路部に第２導通端子が接続された第１スイッチング素子と
を含み、
　前記増幅回路部は、
　　前記第２制御配線に制御端子が接続され、前記映像信号線に第１導通端子が接続された第２スイッチング素子と、
　　前記第２制御配線に制御端子が接続され、前記第１制御配線に第１導通端子が接続された第３スイッチング素子と、
　　前記第２スイッチング素子の第２導通端子と前記第３スイッチング素子の第２導通端子との間に設けられた第２容量と
からなる増幅段を含み、
　前記第１スイッチング素子の第２導通端子は、前記第３スイッチング素子の第２導通端子に接続され、
　前記第１画素電極は、前記第３スイッチング素子の第２導通端子に接続され、
　前記第２画素電極は、前記第２スイッチング素子の第２導通端子に接続され、
　前記第１制御配線には、一定の電位が与えられ、もしくは、一定のハイレベル電位と一定のローレベル電位とが交互に与えられ、
　任意の画素形成部に着目したとき、
　　前記画素電極電位変化ステップは、
　　　対応する走査信号線に前記第１スイッチング素子をオフ状態にする電位を与えた状態で、対応する第２制御配線に前記第２スイッチング素子および前記第３スイッチング素子をオン状態にする電位を与える第１ステップと、
　　　対応する第２制御配線に前記第２スイッチング素子および前記第３スイッチング素子をオフ状態にする電位を与えた状態で、対応する走査信号線に前記第１スイッチング素子をオン状態にする電位を与える第２ステップと
を含み、
　　前記画素電極維持ステップでは、対応する走査信号線には前記第１スイッチング素子をオフ状態にする電位が与えられ、対応する第２制御配線には前記第２スイッチング素子および前記第３スイッチング素子をオフ状態にする電位が与えられることを特徴とする。

　本発明の第１の局面によれば、各画素形成部には第１画素電極および第２画素電極が含まれ、それら第１画素電極および第２画素電極の電位を表示画像に応じて変化させるための選択期間は、第１期間と第２期間とからなっている。第１画素電極の電位は、第１期間に第１制御配線の電位に等しくされた後、第２期間には映像信号電位に等しくされる。第２画素電極の電位は、第１期間に映像信号電位と等しくされた後、第２期間には第１制御配線の電位と映像信号電位との差に応じて増幅される。このようにして、マルチ画素構造（１つの画素が複数の副画素に分割された構成）を持つ表示装置において、選択期間終了時点には、第１画素電極（例えば、暗表示用の副画素に設けられている画素電極）の電位は映像信号電位に等しくなり、第２画素電極（例えば、明表示用の副画素に設けられている画素電極）の電位は映像信号電位よりも高くなる。このため、映像信号の振幅を従来よりも小さくしても、第２画素電極に従来と同様の電位を与えることが可能となる。これにより、マルチ画素構造を持つ表示装置において、映像信号の振幅を低減することによる低消費電力化が実現される。

　本発明の第２の局面によれば、第１制御配線に与えるハイレベル電位およびローレベル電位を調整することによって、映像信号電位と共通電極電位との差と透過率との関係（後述の「疑似ＶＴ特性」）を適宜に調整することができる。これにより、マルチ画素構造を持つ表示装置において、視野角補償の自由度が向上する。

　本発明の第３の局面によれば、選択期間において第１制御配線の電位と映像信号電位との差がより大きくなるので、第２画素電極の電位は、より大きく増幅される。このため、マルチ画素構造を持つ表示装置において、映像信号の振幅を従来よりも顕著に小さくすることができ、消費電力が効果的に低減される。

　本発明の第４の局面によれば、本発明の第２の局面と同様、マルチ画素構造を持つ表示装置において、視野角補償の自由度が向上する。

　本発明の第５の局面によれば、マルチ画素構造を持つ表示装置において、暗表示用の画素および明表示用の画素の双方で正負の極性間での画素容量への印加電圧の偏りの発生が抑制され、画面への焼き付きの発生などが抑制される。

　本発明の第６の局面によれば、第２容量の容量値が第２の第１容量や寄生容量の容量値よりも極めて大きい場合に、正負の極性間での画素容量への印加電圧の偏りの発生が防止されるように第１制御配線の電位を比較的容易に設定することが可能となる。

　本発明の第７の局面によれば、第１制御配線を映像信号線に平行に延びるように配設する構成に比べて、必要な第１制御配線の本数が少なくなる。このため、第１制御配線を設けることによる開口率の低下を抑制することができる。

　本発明の第８の局面によれば、第１制御配線を走査信号線に平行に延びるように配設する構成とは異なり、１本の第１制御配線から複数の第３スイッチング素子に同じタイミングでプリチャージ用の電位が与えられることはない。このため、プリチャージが行われる際（第１期間）に各第１制御配線に掛かる負荷を小さくすることができる。

　本発明の第９の局面によれば、２層の透明電極によって第２容量が形成されるので、開口率を向上させることができ、かつ、開口率に影響を及ぼすことなく第２容量を設定することができる。

　本発明の第１０の局面によれば、副画素の面積は開口部の面積によって定まり、また、第２容量の容量値は第１透明電極と第２透明電極とが重なる部分の面積（オーバーラップ量）によって定まる。このため、第２容量の設計に関する自由度が確保される。

　本発明の第１１の局面によれば、格子状に形成された透明電極が第１制御配線として機能する。このため、第１制御配線の抵抗が小さくなるとともに、開口率の向上が可能となる。

　本発明の第１２の局面によれば、第１透明電極と映像信号線との間の領域にシールド電極部が設けられるので、映像信号電位の変動が第１画素電極および第２画素電極の電位に及ぼす影響を低減することが可能となる。

　本発明の第１３の局面によれば、シールド電極部は映像信号線を覆うように形成されるので、映像信号電位の変動が第１画素電極および第２画素電極の電位に及ぼす影響を効果的に低減することが可能となる。

　本発明の第１４の局面によれば、映像信号線とシールド電極部との間に形成される容量が比較的小さくなるので、映像信号線の配線容量を低減しつつ、映像信号電位の変動が第１画素電極および第２画素電極の電位に及ぼす影響を低減することが可能となる。

　本発明の第１５の局面によれば、１つの電極がシールド電極部としても第１制御配線としても機能する。このため、より高精細の表示部を有する表示装置においても、映像信号電位の変動が第１画素電極および第２画素電極の電位に及ぼす影響を低減することが可能となる。

　本発明の第１６の局面によれば、表示媒体として液晶が採用され当該液晶の配向状態が互いに異なる複数の領域からなる画素を備えた表示装置（配向分割型液晶表示装置）において、明表示用の副画素と暗表示用の副画素とで配向中心が一致する。このため、配向分割型液晶表示装置において、暗線の数を少なくすることが可能となる。これにより、暗線に起因する透過率の低下が抑制される。

　本発明の第１７の局面によれば、明表示用の副画素が各画素の中央部に配置され、配向分割型液晶表示装置において、液晶の配向特性を考慮した好適な表示が行われる。

　本発明の第１８の局面によれば、配向分割型液晶表示装置において、暗線と重なるように第１制御配線が形成される。このため、第１制御配線を設けることによる開口率の低下が効果的に抑制される。

　本発明の第１９の局面によれば、第２期間における第２画素電極の電位の増幅の程度を色毎に異なる大きさとすることができる。これにより、より細かく視野角特性を調整することが可能となる。

　本発明の第２０の局面によれば、本発明の第１９の局面と同様、第２期間における第２画素電極の電位の増幅の程度を色毎に異なる大きさとすることができ、より細かく視野角特性を調整することが可能となる。

　本発明の第２１の局面によれば、選択期間中に、第２画素電極の電位は複数段階で増幅する。このため、映像信号の振幅を従来よりも顕著に小さくすることが可能となり、消費電力が従来よりも大幅に低減される。

　本発明の第２２の局面によれば、本発明の第１の局面と同様の効果を表示装置の駆動方法において奏することができる。

本発明の表示装置における典型的な画素形成部（１つの画素を形成する部分）の構成を示す等価回路図である。選択期間における画素形成部の動作について説明するための信号波形図である。映像信号電位と共通電極電位との差と透過率との関係を示す図である。本発明の第１の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。上記第１の実施形態において、画素形成部と各ラインとの配置関係を示す図である。上記第１の実施形態における画素形成部近傍のレイアウトを示す図である。上記第１の実施形態において、画素形成部近傍のレイアウトについて説明するための図である。上記第１の実施形態における駆動方法を説明するための信号波形図である。上記第１の実施形態において、選択期間における画素形成部の動作について説明するための信号波形図である。上記第１の実施形態において、正負の極性間での液晶印加電圧の偏りについて説明するための信号波形図である。上記第１の実施形態において、画素形成部における動作の一例を説明するための信号波形図である。本発明の第２の実施形態における駆動方法を説明するための信号波形図である。上記第２の実施形態において、選択期間における画素形成部の動作について説明するための信号波形図である。上記第２の実施形態において、画素形成部における動作の一例を説明するための信号波形図である。上記第２の実施形態において、画素形成部における動作の一例を説明するための信号波形図である。第１の変形例における画素形成部近傍のレイアウトを示す図である。上記第１の変形例において、画素形成部と各ラインとの配置関係を示す図である。上記第１の変形例における駆動方法を説明するための信号波形図である。第２の変形例における画素形成部近傍のレイアウトを示す図である。第２の変形例において、上層透明電極および下層透明電極の形状を示す図である。図１９のＡ－Ａ線断面図である。第３の変形例における画素形成部近傍のレイアウトを示す図である。第４の変形例における画素形成部近傍のレイアウトを示す図である。上記第４の変形例において、上層透明電極および下層透明電極の形状を示す図である。上記第４の変形例において、画素形成部と各ラインとの配置関係を示す図である。上記第４の変形例における駆動方法を説明するための信号波形図である。第５の変形例における画素形成部近傍のレイアウトを示す図である。第６の変形例における画素形成部近傍のレイアウトを示す図である。第７の変形例における画素形成部近傍のレイアウトを示す図である。図２９のＡ－Ａ線断面図である。上記第７の変形例において、ソースバスライン－透明電極間の寄生容量およびシールド電極－透明電極間に形成される容量をも含めた等価回路図である。第８の変形例における画素形成部近傍のレイアウトを示す図である。図３２のＡ－Ａ線断面図である。第９の変形例における画素形成部近傍のレイアウトを示す図である。第９の変形例における画素形成部近傍のレイアウトの別の例を示す図である。第１０の変形例における駆動方法を説明するための信号波形図である。第１１の変形例における駆動方法を説明するための信号波形図である。上記第１１の変形例において、画素形成部と各ラインとの配置関係を示す図である。第１２の変形例における画素形成部の構成を示す等価回路図である。上記第１２の変形例において、選択期間における画素形成部の動作について説明するための信号波形図である。従来の一般的なアクティブマトリクス型液晶表示装置の画素形成部の構成を示す回路図である。マルチ画素構造を持つ従来の液晶表示装置における画素形成部の構成例を示す回路図である。従来例における画素形成部の構成の一例を示す等価回路図である。

＜０．はじめに＞
　実施形態について説明する前に、本発明の表示装置の基本的な動作原理について説明する。なお、以下の説明においては、画素電極電位について共通電極電位との差が大きくなることを意味するために「増幅」という用語を用いる。

　図１は、本発明の表示装置における典型的な画素形成部（１つの画素を形成する部分）の構成を示す等価回路図である。図１に示すように、画素形成部には、３個の薄膜トランジスタＴ１，Ｔ２，およびＴ３と、３個の容量Ｃｌｃ１，Ｃｌｃ２，およびＣｔｒとが含まれている。また、画素形成部を通過する配線として、ゲートバスラインＧＬおよびソースバスラインＳＬに加えて、符号ＲＳＴで示す配線（以下、「リセット配線」という。）と符号ＣＴＬで示す配線（以下、「制御配線」という。）とが設けられている。以下においては、容量Ｃｌｃ１のことを「第１の第１容量」といい、容量Ｃｌｃ２のことを「第２の第１容量」といい、容量Ｃｔｒのことを「第２容量」という。また、第１の第１容量Ｃｌｃ１，、第２の第１容量Ｃｌｃ２，および第２容量Ｃｔｒに関し、それらの容量値も同じ符号“Ｃｌｃ１”，“Ｃｌｃ２”，および“Ｃｔｒ”でそれぞれ示すものとする。なお、図１では制御配線ＣＴＬがゲートバスラインＧＬに平行に延びるように表されているが、本発明はこれに限定されない。

　ところで、図１に示す画素形成部は、マルチ画素構造の画素を形成している。すなわち、１つの画素が複数の副画素（ここでは、２個の副画素）に分割されている。なお、以下においては、第１の第１容量Ｃｌｃ１が比較的暗い表示（以下、「暗表示」という。）が行われる画素に設けられる容量であって、第２の第１容量Ｃｌｃ２が比較的明るい表示（以下、「明表示」という。）が行われる画素に設けられる容量であると仮定して説明する。但し、第１の第１容量Ｃｌｃ１が明表示用の画素に設けられる容量であって、第２の第１容量Ｃｌｃ２が暗表示用の画素に設けられる容量であっても良い。

　画素形成部内における構成要素間の接続関係は次のとおりである。薄膜トランジスタＴ１については、ゲート電極はゲートバスラインＧＬに接続され、ソース電極はソースバスラインＳＬに接続され、ドレイン電極は第１の第１容量Ｃｌｃ１の一端および第２容量Ｃｔｒの一端に接続されている。薄膜トランジスタＴ２については、ゲート電極はリセット配線ＲＳＴに接続され、ソース電極はソースバスラインＳＬに接続され、ドレイン電極は第２容量Ｃｔｒの他端および第２の第１容量Ｃｌｃ２の一端に接続されている。薄膜トランジスタＴ３については、ゲート電極はリセット配線ＲＳＴに接続され、ソース電極は制御配線ＣＴＬに接続され、ドレイン電極は第２容量Ｃｔｒの一端に接続されている。第１の第１容量Ｃｌｃ１の一端は薄膜トランジスタＴ１のドレイン電極および第２容量Ｃｔｒの一端に接続され、第１の第１容量Ｃｌｃ１の他端は共通電極ＣＯＭに接続されている。第２の第１容量Ｃｌｃ２の一端は薄膜トランジスタＴ２のドレイン電極および第２容量Ｃｔｒの他端に接続され、第２の第１容量Ｃｌｃ２の他端は共通電極ＣＯＭに接続されている。第２容量Ｃｔｒの一端は薄膜トランジスタＴ１のドレイン電極，薄膜トランジスタＴ３のドレイン電極，および第１の第１容量Ｃｌｃ１の一端に接続され、第２容量Ｃｔｒの他端は薄膜トランジスタＴ２のドレイン電極および第２の第１容量Ｃｌｃ２の一端に接続されている。なお、表示装置として液晶表示装置が採用されている場合、第１の第１容量Ｃｌｃ１および第２の第１容量Ｃｌｃ２が液晶容量に相当する。

　以上のような構成において、第１の第１容量Ｃｌｃ１の一端には暗表示用の画素電極１０１１が存在する。すなわち、暗表示用の画素電極１０１１と共通電極ＣＯＭとによって第１の第１容量Ｃｌｃ１が形成されている。また、第２の第１容量Ｃｌｃ２の一端には明表示用の画素電極１０１２が存在する。すなわち、明表示用の画素電極１０１２と共通電極ＣＯＭとによって第２の第１容量Ｃｌｃ２が形成されている。さらに、第２容量Ｃｔｒの一端には、明表示用の画素電極１０１２との間または明表示用の画素電極１０１２と電気的に接続された電極との間で容量（明表示用の画素電極１０１２の電位を増幅するための容量）を形成するための電極（以下、「増幅用電極」という。）１０２が存在する。その増幅用電極１０２は暗表示用の画素電極１０１１と電気的に接続されているので、増幅用電極１０２の電位と暗表示用の画素電極１０１１の電位とは等しくなる。以下、暗表示用の画素電極１０１１の電位（増幅用電極１０２の電位）を符号Ｖｐｉｘ１で表し、明表示用の画素電極１０１２の電位を符号Ｖｐｉｘ２で表す。

　なお、図１に示した構成においては、薄膜トランジスタＴ１によって第１スイッチング素子が実現され、薄膜トランジスタＴ２によって第２スイッチング素子が実現され、薄膜トランジスタＴ３によって第３スイッチング素子が実現され、制御配線ＣＴＬによって第１制御配線が実現され、リセット配線ＲＳＴによって第２制御配線が実現され、暗表示用の画素電極１０１１によって第１画素電極が実現され、明表示用の画素電極１０１２によって第２画素電極が実現されている。ゲート電極は制御端子に相当し、ソース電極は第１導通端子に相当し、ドレイン電極は第２導通端子に相当する。また、薄膜トランジスタＴ２，薄膜トランジスタＴ３，および第２容量Ｃｔｒによって、画素電極電位Ｖｐｉｘ２を増幅するための増幅回路部１３が実現されている。

　図２は、選択期間（各画素形成部において表示すべき画像に応じて第１の第１容量Ｃｌｃ１および第２の第１容量Ｃｌｃ２への書き込みを行うための期間）における画素形成部の動作について説明するための信号波形図である。選択期間の長さは、典型的には従来の表示装置における１水平走査期間の長さに相当する。なお、符号Ｖｄａｔａは映像信号電位（ソースバスラインＳＬの電位）を表し、符号Ｖｃｔｌは制御配線ＣＴＬの電位を表している。本発明においては、図２に示すように、選択期間（水平走査期間）は、前半の期間（以下、「プリチャージ期間」という。）Ｔａと後半の期間（以下、「増幅期間」という。）Ｔｂとで構成される。従って、１フレーム期間は、プリチャージ期間Ｔａおよび増幅期間Ｔｂを含む選択期間と、選択期間以外の期間である非選択期間とからなる。プリチャージ期間Ｔａの長さと増幅期間Ｔｂの長さは必ずしも等しくなくても良い。なお、正極性の書き込みが行われるフレームと負極性の書き込みが行われるフレームとで同様の動作がなされるので、以下では正極性の書き込みが行われるフレームに着目して説明する。

　まず、プリチャージ期間Ｔａには、ゲートバスラインＧＬにオフレベル（図２に示す例ではローレベル）の電位が与えられた状態で、リセット配線ＲＳＴにオンレベル（図２に示す例ではハイレベル）の電位が与えられる。これにより、薄膜トランジスタＴ１はオフ状態かつ薄膜トランジスタＴ２，Ｔ３はオン状態となる。その結果、明表示用の画素電極１０１２には映像信号電位Ｖｄａｔａが与えられ、暗表示用の画素電極１０１１（増幅用電極１０２）には制御配線電位Ｖｃｔｌが与えられる。なお、映像信号電位Ｖｄａｔａは、表示画像に応じて決定される電位である。

　次に、増幅期間Ｔｂには、リセット配線ＲＳＴにオフレベルの電位が与えられた状態で、ゲートバスラインＧＬにオンレベルの電位が与えられる。これにより、薄膜トランジスタＴ１はオン状態かつ薄膜トランジスタＴ２，Ｔ３はオフ状態となる。その結果、暗表示用の画素電極１０１１に映像信号電位Ｖｄａｔａが与えられる。すなわち、画素電極電位Ｖｐｉｘ１はＶｃｔｌからＶｄａｔａに上昇する。このとき、明表示用の画素電極１０１２はフローティング状態となっているため、画素電極電位Ｖｐｉｘ１の上昇に伴い、第２容量Ｃｔｒを介して画素電極電位Ｖｐｉｘ２は上昇する。このときの画素電極電位Ｖｐｉｘ２の上昇の大きさＶ１は、次式（１）で表される。なお、Ｃｐは寄生容量の容量値を表す。

以上のようにして、増幅期間Ｔｂの終了時点すなわち選択期間の終了時点には、画素電極電位Ｖｐｉｘ１の値はＶｄａｔａとなり、画素電極電位Ｖｐｉｘ２の値は「Ｖｄａｔａ＋Ｖ１」となる。

　増幅期間Ｔｂが終了すると、ゲートバスラインＧＬの電位がオンレベルからオフレベルに変化する。この電位の変化に伴い、画素電極電位Ｖｐｉｘ１，Ｖｐｉｘ２には「フィードスルー電圧」，「引き込み電圧」等と呼ばれる電圧変動ΔＶｇ１，ΔＶｇ２が生じる。その結果、画素電極電位Ｖｐｉｘ１の値は「Ｖｄａｔａ－ΔＶｇ１」となり、画素電極電位Ｖｐｉｘ２は次式（２）で示す値となる。なお、正極性の書き込みが行われる時には、画素電極電位と共通電極電位との差が小さくなるように上記電圧変動が生じ、負極性の書き込みが行われる時には、画素電極電位と共通電極電位との差が大きくなるように上記電圧変動が生じる。

このようにして、選択期間終了後に上記電圧変動が生じてから次のフレームで書き込みが行われるまでの期間、画素電極電位Ｖｐｉｘ１は「Ｖｄａｔａ－ΔＶｇ１」で維持され、画素電極電位Ｖｐｉｘ２は上式（２）で示す値で維持される（但し、リーク電流等に起因する電位の変動を無視している）。

　なお、選択期間の動作によって画素電極電位変化ステップが実現され、非選択期間の動作によって画素電極電位維持ステップが実現されている。また、プリチャージ期間Ｔａの動作によって第１ステップが実現され、増幅期間Ｔｂの動作によって第２ステップが実現されている。

　マルチ画素構造を持つ従来の表示装置においては、選択期間終了時点には、暗表示用の画素電極電位は映像信号電位よりも低くなっていて、明表示用の画素電極電位は映像信号電位に等しくなっていた。このことと上式（２）より、本発明の表示装置によれば、選択期間終了時点の明表示用の画素電極電位Ｖｐｉｘ２が従来の表示装置と比較して（Ｃｔｒ／（Ｃｔｒ＋Ｃｌｃ２＋Ｃｐ））・（Ｖｄａｔａ－Ｖｃｔｌ）の大きさだけ高められることが把握される。また、上式（２）より、増幅期間Ｔｂには画素電極電位Ｖｐｉｘ２が（Ｖｄａｔａ－Ｖｃｔｌ）の大きさに応じて増幅されることが把握される。さらに、上式（２）は次式（３）に示すように変形することができる。

上式（３）より、本発明の表示装置においては、映像信号電位Ｖｄａｔａを従来よりも（１＋（Ｃｔｒ／（Ｃｔｒ＋Ｃｌｃ２＋Ｃｐ）））倍に増幅することによって得られる電位に基づいて画素電極電位Ｖｐｉｘ２の値が定まることが把握される。また、画素電極電位Ｖｐｉｘ２については電圧変動ΔＶｇ２のみに基づいてではなく制御配線電位Ｖｃｔｌの値に応じた大きさのオフセットが生じることが把握される。

　ところで、制御配線ＣＴＬについては直流駆動であっても交流駆動であっても良い。交流駆動を採用する場合、上式（３）より、正極性の書き込みが行われる時（映像信号電位Ｖｄａｔａが共通電極電位よりも高い時）の制御配線電位Ｖｃｔｌの値および負極性の書き込みが行われる時（映像信号電位Ｖｄａｔａが共通電極電位よりも低い時）の制御配線電位Ｖｃｔｌの値を様々な値に設定することによって画素電極電位Ｖｐｉｘ２の増幅の程度を変化させ得ることが把握される。

　図３は、映像信号電位と共通電極電位との差と透過率との関係を示す図である。なお、液晶表示装置における液晶印加電圧と透過率との関係を表す特性のことを「ＶＴ特性」というので、図３に示す関係を表す特性のことをここでは便宜上「疑似ＶＴ特性」という。図３において、符号７１で示す実線は暗表示用の画素における疑似ＶＴ特性を表している。上述したように、本発明によれば、プリチャージ期間Ｔａに明表示用の画素電極１０１２に映像信号電位Ｖｄａｔａが与えられた後、増幅期間Ｔｂに画素電極電位Ｖｐｉｘ２は増幅される。このため、任意の透過率を得るために必要な「映像信号電位と共通電極電位との差」については、暗表示用の画素よりも明表示用の画素の方が小さくなる。従って、本発明の表示装置によると、制御配線ＣＴＬが直流駆動される場合には、明表示用の画素では、例えば符号７２で示す太実線で表されるような疑似ＶＴ特性が得られる。また、制御配線ＣＴＬを交流駆動することにより、明表示用の画素についての疑似ＶＴ特性をシフトさせることができる。例えば、正極性の書き込みが行われる時には制御配線電位Ｖｃｔｌを比較的低いレベルとし、負極性の書き込みが行われる時には制御配線電位Ｖｃｔｌを比較的高いレベルとすると、画素電極電位Ｖｐｉｘ２は増幅期間Ｔｂにより大きく増幅される。これにより、明表示用の画素では、例えば符号７３で示す太点線で表されるような疑似ＶＴ特性が得られる。また、正極性の書き込みが行われる時には制御配線電位Ｖｃｔｌを比較的高いレベルとし、負極性の書き込みが行われる時には制御配線電位Ｖｃｔｌを比較的低いレベルとすると、増幅期間Ｔｂにおける画素電極電位Ｖｐｉｘ２の増幅の程度は小さくなる。これにより、暗表示用の画素では、例えば符号７４で示す太一点鎖線で表されるような疑似ＶＴ特性が得られる（このとき、符号７１で示す実線は明表示用の画素における疑似ＶＴ特性を表すことになる）。

　以上のことを踏まえ、以下、本発明の実施形態について説明する。

＜１．第１の実施形態＞
＜１．１　全体構成および動作概要＞
　図４は、本発明の第１の実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示部１００と表示制御回路２００とゲートドライバ３００とソースドライバ４００とリセット配線ドライバ５００と制御配線ドライバ６００とを備えている。表示部１００には、複数本のソースバスラインＳＬと、複数本のゲートバスラインＧＬと、それら複数本のソースバスラインＳＬと複数本のゲートバスラインＧＬとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。さらに、表示部１００には、ゲートバスラインＧＬと１対１で対応するように設けられたリセット配線ＲＳＴと、ゲートバスラインＧＬと１対１で対応するように設けられた制御配線ＣＴＬとが含まれている。画素形成部の構成については上述したとおりである（図１参照）。

　表示制御回路２００は、画像データＤＡＴやタイミング信号群ＴＧを受け取り、ゲートドライバ３００の動作を制御するための制御信号ＳＧと、ソースドライバ４００の動作を制御するための制御信号ＳＳと、画像データＤＡＴに基づくデジタル映像信号ＤＶと、リセット配線ドライバ５００の動作を制御するための制御信号ＳＲと、制御配線ドライバ６００の動作を制御するための制御信号ＳＣとを出力する。なお、各制御信号は１または複数の信号によって構成されている。例えば、制御信号ＳＧは、垂直走査期間の開始タイミングを示すスタートパルス信号と、ゲートドライバ３００内のシフトレジスタにおけるシフト動作のタイミングを制御するためのクロック信号とによって構成されている。

　ゲートドライバ３００は、制御信号ＳＧに基づいて、ゲートバスラインＧＬを駆動する。ソースドライバ４００は、制御信号ＳＳに基づいて、ソースバスラインＳＬを駆動する。リセット配線ドライバ５００は、制御信号ＳＲに基づいて、リセット配線ＲＳＴを駆動する。制御配線ドライバ６００は、制御信号ＳＣに基づいて、制御配線ＣＴＬを駆動する。以上のようにしてゲートバスラインＧＬ，ソースバスラインＳＬ，リセット配線ＲＳＴ，および制御配線ＣＴＬが駆動されることによって、画像データＤＡＴに基づく画像が表示部１００に表示される。

＜１．２　画素形成部と各ラインとの配置関係＞
　図５は、画素形成部と各ライン（ソースバスラインＳＬ，ゲートバスラインＧＬ，リセット配線ＲＳＴ，および制御配線ＣＴＬ）との配置関係を示す図である。図５では、矢印によって、ソースバスラインＳＬから画素形成部への映像信号の供給方向を示している。なお、Ｒ，Ｇ，およびＢはそれぞれ赤色用の画素形成部，緑色用の画素形成部，および青色用の画素形成部を示している。図５から把握されるように、本実施形態においては、全ての画素形成部において同じ側（この例では左側）に配置されたソースバスラインＳＬから映像信号が供給される。なお、上述したように、各画素形成部については、１つの画素が複数の副画素（ここでは、暗表示用の画素および明表示用の画素からなる２個の副画素）に分割されたマルチ画素構造となっている。

＜１．３　レイアウト＞
　次に、図６を参照しつつ、１つの画素形成部近傍のレイアウトについて説明する。従来の液晶表示装置と同様、ゲートバスラインＧＬを形成するゲートメタルとソースバスラインＳＬを形成するソースメタルとが互いに直交するように配設されている。リセット配線ＲＳＴおよび制御配線ＣＴＬは、ゲートメタルによって形成され、ゲートバスラインＧＬに平行に延びるように配設されている。隣接する２本のソースバスラインＳＬ間の領域のうちリセット配線ＲＳＴ，ゲートバスラインＧＬ，および制御配線ＣＴＬが配設されている領域以外の部分には、図６に示すように、暗表示用の画素電極１０１１として機能する透明電極１１１と明表示用の画素電極１０１２として機能する透明電極１１２とが形成されている。透明電極１１１と透明電極１１２とは同じ層に形成されている。また、上述した増幅用電極１０２として機能する電極１２が、隣接する２本のソースバスラインＳＬ間にゲートメタルによって図６に示すように形成されている。

　薄膜トランジスタＴ１のドレイン電極と透明電極１１１とは、符号ＳＥ１で示すソースメタルとコンタクトＣＴ０とによって電気的に接続されている。薄膜トランジスタＴ１のドレイン電極と電極１２とは、符号ＳＥ１で示すソースメタルとコンタクトＣＴ１とによって電気的に接続されている。薄膜トランジスタＴ２のドレイン電極と透明電極１１２とは、符号ＳＥ２で示すソースメタルとコンタクトＣＴ２とによって電気的に接続されている。薄膜トランジスタＴ３のソース電極と制御配線ＣＴＬとは、符号ＳＥ３で示すソースメタルとコンタクトＣＴ３とによって電気的に接続されている。薄膜トランジスタＴ３のドレイン電極と電極１２とは、符号ＳＥ１で示すソースメタルとコンタクトＣＴ１とによって電気的に接続されている。以上のような構成において、符号ＳＥ２で示すソースメタルと電極１２とによって第２容量Ｃｔｒが形成されている。

　なお、図１に示した等価回路図上に図６の透明電極１１１，透明電極１１２，電極１２，符号ＳＥ１～ＳＥ３で示すソースメタル，およびコンタクトＣＴ０～ＣＴ３の位置を示すと、図７に示すとおりとなる。

＜１．４　駆動方法＞
　次に、本実施形態における駆動方法について説明する。本実施形態においては、図８に示すように、制御配線ＣＴＬには、この液晶表示装置の動作中を通じて、一定の電位が与えられる（図５も参照）。すなわち、制御配線ＣＴＬについては、直流駆動が行われる。ソースバスラインＳＬには、１水平走査期間毎に正極性の映像信号と負極性の映像信号とが交互に与えられる。また、任意の時点において、全てのソースバスラインＳＬには同じ極性の映像信号が与えられている。このように、本実施形態においては、画素の極性反転に関しては「１Ｈライン反転駆動」と呼ばれる方法が採用されている。なお、本実施形態のように制御配線ＣＴＬを直流駆動する場合には、画素の極性反転に関しては「１Ｈライン反転駆動」，「ドット反転駆動」，「カラム反転駆動」のいずれを適用しても良い。

　図９は、本実施形態において、選択期間における画素形成部の動作について説明するための信号波形図である。ここでは奇数フレームに正極性の書き込みが行われる画素形成部に着目している。上述したように、選択期間はプリチャージ期間Ｔａと増幅期間Ｔｂとで構成されている。なお、図９に示すように、本実施形態においては、制御配線電位Ｖｃｔｌは、共通電極電位Ｖｃｏｍよりも低い値に設定されている。

　プリチャージ期間Ｔａには、ゲートバスラインＧＬにオフレベルの電位が与えられた状態で、リセット配線ＲＳＴにオンレベルの電位が与えられる。これにより、薄膜トランジスタＴ１はオフ状態かつ薄膜トランジスタＴ２，Ｔ３はオン状態となる。その結果、明表示用の画素電極１０１２として機能する透明電極１１２には映像信号電位Ｖｄａｔａが与えられ、暗表示用の画素電極１０１１として機能する透明電極１１１には制御配線電位Ｖｃｔｌが与えられる。増幅期間Ｔｂになると、リセット配線ＲＳＴにオフレベルの電位が与えられた状態で、ゲートバスラインＧＬにオンレベルの電位が与えられる。これにより、薄膜トランジスタＴ１はオン状態かつ薄膜トランジスタＴ２，Ｔ３はオフ状態となる。その結果、画素電極電位Ｖｐｉｘ１はＶｃｔｌからＶｄａｔａに上昇する。これに伴い、画素電極電位Ｖｐｉｘ２は上式（１）で示す大きさＶ１だけ上昇する。増幅期間Ｔｂが終了すると、上述したように、画素電極電位Ｖｐｉｘ１はΔＶｇ１だけ低下し、画素電極電位Ｖｐｉｘ２はΔＶｇ２だけ低下する。その結果、画素電極電位Ｖｐｉｘ１の値は「Ｖｄａｔａ－ΔＶｇ１」となり、画素電極電位Ｖｐｉｘ２は上式（２）で示す値となる。このようにして暗表示用の画素と明表示用の画素とで異なる大きさの電圧が液晶に印加され、視野角特性が改善される。なお、ここでは奇数フレームの動作を説明したが、偶数フレームにおいても同様の動作が行われる。

　ところで、「フィードスルー電圧」，「引き込み電圧」等と呼ばれる電圧変動に関し、本実施形態においては、画素回路の構成上、ΔＶｇ１とΔＶｇ２とは異なる大きさとなる。このため、制御配線電位Ｖｃｔｌが好適な値に設定されていなければ、たとえ暗表示用の画素を基準にして対向調整（上記電圧変動を考慮して共通電極電位Ｖｃｏｍの設定を行うこと）が行われていても、明表示用の画素において、正極性の書き込みが行われる時の液晶印加電圧と負極性の書き込みが行われる時の液晶印加電圧とが異なる大きさとなる。例えば図１０に示すように画素電極電位Ｖｐｉｘ１，Ｖｐｉｘ２が変化することになると、共通電極電位Ｖｃｏｍの値が０Ｖに設定された場合、明表示用の画素では、正極性の書き込みが行われる時の液晶印加電圧よりも負極性の書き込みが行われる時の液晶印加電圧の方が大きくなる。このように正負の極性で液晶印加電圧に偏りが生じる結果、液晶の信頼性が低下する（例えば、画面への焼き付きが生じる。）。そこで、以下のようにして共通電極電位Ｖｃｏｍの値および制御配線電位Ｖｃｔｌの値を設定することが好ましい。なお、正極性の書き込み時の映像信号電位をＶｄ１とし、負極性の書き込み時の映像信号電位をＶｄ２としている。

　まず、暗表示用の画素に着目する。正極性の書き込みの際には「Ｖｐｉｘ１＝Ｖｄ１－ΔＶｇ１」となり、負極性の書き込みの際には「Ｖｐｉｘ１＝Ｖｄ２－ΔＶｇ１」となる。正負の極性で液晶印加電圧に偏りが生じないようにするためには、それらの中央値が共通電極電位Ｖｃｏｍの値として設定されるべきである。従って、映像信号電位Ｖｄａｔａの中央値が０Ｖであれば、共通電極電位Ｖｃｏｍの値は－ΔＶｇ１に設定されることが好ましい。より詳しくは、ソースバスラインＳＬに与えられ得る最大の電位と最小の電位との中央の電位を基準電位としたとき、共通電極電位Ｖｃｏｍの値は基準電位よりもΔＶｇ１だけ低い電位の値に設定されることが好ましい。

　次に、明表示用の画素に着目する。正負の極性で液晶印加電圧に偏りが生じないようにするためには、正極性の書き込みの際の画素電極電位Ｖｐｉｘ２と負極性の書き込みの際の画素電極電位Ｖｐｉｘ２との中央値が、上述のように設定された共通電極電位Ｖｃｏｍの値と等しくなる必要がある。正極性の書き込みの際の画素電極電位Ｖｐｉｘ２をＶａとし、負極性の書き込みの際の画素電極電位Ｖｐｉｘ２をＶｂとすると、次式（４）が成立すべきである。
　（Ｖａ＋Ｖｂ）／２＝Ｖｃｏｍ　　　・・・（４）
ここで、ＣｔｒがＣｌｃ２やＣｐよりも極めて大きいと仮定すると、上式（３）より、「Ｖａ＝２Ｖｄ１－Ｖｃｔｌ－ΔＶｇ２」，「Ｖｂ＝２Ｖｄ２－Ｖｃｔｌ－ΔＶｇ２」となる。これらを上式（４）に代入すると、次式（５）が成立する。
　Ｖｃｔｌ＝Ｖｄ１＋Ｖｄ２－Ｖｃｏｍ－ΔＶｇ２　　　・・・（５）
ここで、「Ｖｄ２＝－Ｖｄ１」であれば、共通電極電位Ｖｃｏｍの値は－ΔＶｇ１に設定されているので、次式（６）が成立する。
　Ｖｃｔｌ＝ΔＶｇ１－ΔＶｇ２　　　・・・（６）
以上のように、正極性の書き込みの際の画素電極電位Ｖｐｉｘ２と負極性の書き込みの際の画素電極電位Ｖｐｉｘ２との中央値が共通電極電位Ｖｃｏｍと一致するように、電圧変動ΔＶｇ１，ΔＶｇ２などに基づいて制御配線電位Ｖｃｔｌの値が設定されることが好ましい。

　例えば、ＣｔｒがＣｌｃ２やＣｐよりも極めて大きいと仮定して、映像信号電位Ｖｄａｔａの中央値が０Ｖであって、電圧変動ΔＶｇ１が０．１Ｖとなり、電圧変動ΔＶｇ２が０．３Ｖとなるような場合には、共通電極電位Ｖｃｏｍを－０．１Ｖに設定し、かつ、制御配線電位Ｖｃｔｌを－０．２Ｖに設定すれば良い。このとき、或る画素形成部において映像信号電位Ｖｄａｔａが－３．０Ｖと３．０Ｖとの間で変動すると仮定すると、当該画素形成部における動作は次のようになる（図１１参照）。

　まず、奇数フレームにおいて、プリチャージ期間Ｔａには、画素電極電位Ｖｐｉｘ１は－０．２Ｖとなり、画素電極電位Ｖｐｉｘ２は３．０Ｖとなる。増幅期間Ｔｂになると、画素電極電位Ｖｐｉｘ１が－０．２Ｖから３．０Ｖに上昇する。これに伴い、画素電極電位Ｖｐｉｘ２は３．０Ｖから６．２Ｖに上昇する。増幅期間Ｔｂが終了すると、画素電極電位Ｖｐｉｘ１は電圧変動ΔＶｇ１によって３．０Ｖから２．９Ｖに低下し、画素電極電位Ｖｐｉｘ２は電圧変動ΔＶｇ２によって６．２Ｖから５．９Ｖに低下する。次に、偶数フレームにおいて、プリチャージ期間Ｔａには、画素電極電位Ｖｐｉｘ１は－０．２Ｖとなり、画素電極電位Ｖｐｉｘ２は－３．０Ｖとなる。増幅期間Ｔｂになると、画素電極電位Ｖｐｉｘ１が－０．２Ｖから－３．０Ｖに低下する。これに伴い、画素電極電位Ｖｐｉｘ２は－３．０Ｖから－５．８Ｖに低下する。増幅期間Ｔｂが終了すると、画素電極電位Ｖｐｉｘ１は電圧変動ΔＶｇ１によって－３．０Ｖから－３．１Ｖに低下し、画素電極電位Ｖｐｉｘ２は電圧変動ΔＶｇ２によって－５．８Ｖから－６．１Ｖに低下する。以上のようにして、暗表示用の画素電極１０１１には－３．１Ｖから２．９Ｖまでの電位が与えられ、明表示用の画素電極１０１２には－６．１Ｖから５．９Ｖまでの電位が与えられる。以上のようにして、暗表示用の画素および明表示用の画素の双方において、正負の極性間での液晶印加電圧の偏りは生じない。

＜１．５　効果＞
　本実施形態によれば、明表示用の画素電極電位Ｖｐｉｘ２は、プリチャージ期間Ｔａに映像信号電位Ｖｄａｔａに等しくされた後、増幅期間Ｔｂに映像信号電位Ｖｄａｔａと制御配線電位Ｖｃｔｌとの差に応じて増幅される。これにより、選択期間終了時点には、暗表示用の画素電極電位Ｖｐｉｘ１は映像信号電位Ｖｄａｔａに等しくなり、明表示用の画素電極電位Ｖｐｉｘ２は映像信号電位Ｖｄａｔａよりも高くなる。これに対して、日本の特開２００６－１３３５７７号公報に開示された液晶表示装置においては、選択期間終了時点には、暗表示用の画素電極電位は映像信号電位よりも低くなっていて、明表示用の画素電極電位は映像信号電位に等しくなっていた。以上より、マルチ画素構造を持つ液晶表示装置において、映像信号の振幅を従来よりも小さくしても、従来と同様の画像表示を行うことが可能となる。このように映像信号の振幅を従来よりも小さくすることができるので、消費電力が従来よりも低減される。

　また、本実施形態によれば、共通電極電位Ｖｃｏｍおよび制御配線電位Ｖｃｔｌを適宜の値に設定することにより、暗表示用の画素および明表示用の画素の双方において正負の極性間での液晶印加電圧の偏りの発生が抑制され、液晶の信頼性の低下（画面への焼き付きの発生など）が抑制される。

　さらに、本実施形態によれば、制御配線ＣＴＬはゲートバスラインＧＬに平行に延びるように配設されている。通常の液晶表示装置ではソースバスラインＳＬの本数よりもゲートバスラインＧＬの本数の方が少ないので、制御配線ＣＴＬをソースバスラインＳＬに平行に延びるように配設する構成に比べて、必要な制御配線ＣＴＬの本数が少なくなる。このため、制御配線ＣＴＬを設けることによる開口率の低下を抑制することができる。

＜２．第２の実施形態＞
＜２．１　構成＞
　画素形成部の構成，全体構成，画素形成部と各ラインとの配置関係，および画素形成部近傍のレイアウトについては、第１の実施形態と同様であるので説明を省略する（図１，図４，図５，および図６参照）。なお、本実施形態においては、画素電極１０１１または画素電極１０１２のいずれが明表示用の画素電極となるかについては、制御配線電位Ｖｃｔｌの値に応じて決定される。

＜２．２　駆動方法＞
　本実施形態においては、図１２に示すように、制御配線ＣＴＬには、１フレーム（１垂直走査期間）毎に一定のハイレベル電位と一定のローレベル電位とが交互に与えられる。すなわち、制御配線ＣＴＬについては、交流駆動が行われる。ソースバスラインＳＬには、１水平走査期間毎に正極性の映像信号と負極性の映像信号とが交互に与えられる。また、任意の時点において、全てのソースバスラインＳＬには同じ極性の映像信号が与えられている。このように、本実施形態においても、画素の極性反転に関しては「１Ｈライン反転駆動」と呼ばれる方法が採用されている。

　図１３は、本実施形態において、選択期間における画素形成部の動作について説明するための信号波形図である。図１３に示すように、本実施形態においては、正極性の書き込みが行われる時（共通電極電位Ｖｃｏｍよりも高い電位が画素電極１０１１，１０１２に与えられるべき時）には制御配線電位Ｖｃｔｌは負とされ、負極性の書き込みが行われる時（共通電極電位Ｖｃｏｍよりも低い電位が画素電極１０１１，１０１２に与えられるべき時）には制御配線電位Ｖｃｔｌは正とされている。このように制御配線ＣＴＬを交流駆動することによって、（画素電極電位Ｖｐｉｘ１の振幅が第１の実施形態と同じにされた状態で）画素電極電位Ｖｐｉｘ２の振幅が第１の実施形態とは異なる大きさにされる。

　例えば、ＣｔｒがＣｌｃ２やＣｐよりも極めて大きいと仮定して、映像信号電位Ｖｄａｔａが－３．０Ｖと３．０Ｖとの間で変動し、正極性の書き込みが行われる時の制御配線電位Ｖｃｔｌが－２．０Ｖに設定され、負極性の書き込みが行われる時の制御配線電位Ｖｃｔｌが１．６Ｖに設定され、電圧変動ΔＶｇ１が０．１Ｖとなり、電圧変動ΔＶｇ２が０．３Ｖとなるような場合、選択期間における画素形成部の動作は次のようになる（図１４参照）。

　まず、奇数フレームにおいて、プリチャージ期間Ｔａには、画素電極電位Ｖｐｉｘ１は－２．０Ｖとなり、画素電極電位Ｖｐｉｘ２は３．０Ｖとなる。増幅期間Ｔｂになると、画素電極電位Ｖｐｉｘ１が－２．０Ｖから３．０Ｖに上昇する。これに伴い、画素電極電位Ｖｐｉｘ２は３．０Ｖから８．０Ｖに上昇する。増幅期間Ｔｂが終了すると、画素電極電位Ｖｐｉｘ１は電圧変動ΔＶｇ１によって３．０Ｖから２．９Ｖに低下し、画素電極電位Ｖｐｉｘ２は電圧変動ΔＶｇ２によって８．０Ｖから７．７Ｖに低下する。次に、偶数フレームにおいて、プリチャージ期間Ｔａには、画素電極電位Ｖｐｉｘ１は１．６Ｖとなり、画素電極電位Ｖｐｉｘ２は－３．０Ｖとなる。増幅期間Ｔｂになると、画素電極電位Ｖｐｉｘ１が１．６Ｖから－３．０Ｖに低下する。これに伴い、画素電極電位Ｖｐｉｘ２は－３．０Ｖから－７．６Ｖに低下する。増幅期間Ｔｂが終了すると、画素電極電位Ｖｐｉｘ１は電圧変動ΔＶｇ１によって－３．０Ｖから－３．１Ｖに低下し、画素電極電位Ｖｐｉｘは電圧変動ΔＶｇによって－７．６Ｖから－７．９Ｖに低下する。以上のようにして、画素電極１０１１には－３．１Ｖから２．９Ｖまでの電位が与えられ、画素電極１０１２には－７．９Ｖから７．７Ｖまでの電位が与えられる。

　以上のように、上記第１の実施形態で示した例（図１１参照）と比較すると、画素電極電位Ｖｐｉｘ２の振幅は大きくなっている。これにより、画素電極１０１２を含む画素についての上述した疑似ＶＴ特性は、マイナス方向（図３では左方向）にシフトされている。その結果、例えば、「一方の副画素については符号７１の実線で表されるような疑似ＶＴ特性が得られ、他方の副画素については符号７３の太点線で表されるような疑似ＶＴ特性が得られる。」（図３参照）という状態になる。このとき、概して映像信号電位と共通電極電位との差が大きいほど２つの副画素間での透過率の差が大きくなることが把握される。

　また、例えば、ＣｔｒがＣｌｃ２やＣｐよりも極めて大きいと仮定して、映像信号電位Ｖｄａｔａが－３．０Ｖと３．０Ｖとの間で変動し、正極性の書き込みが行われる時の制御配線電位Ｖｃｔｌが５．０Ｖに設定され、負極性の書き込みが行われる時の制御配線電位Ｖｃｔｌが－５．４Ｖに設定され、電圧変動ΔＶｇ１が０．１Ｖとなり、電圧変動ΔＶｇ２が０．３Ｖとなるような場合、選択期間における画素形成部の動作は次のようになる（図１５参照）。

　まず、奇数フレームにおいて、プリチャージ期間Ｔａには、画素電極電位Ｖｐｉｘ１は５．０Ｖとなり、画素電極電位Ｖｐｉｘ２は３．０Ｖとなる。増幅期間Ｔｂになると、画素電極電位Ｖｐｉｘ１が５．０Ｖから３．０Ｖに低下する。これに伴い、画素電極電位Ｖｐｉｘ２は３．０Ｖから１．０Ｖに低下する。増幅期間Ｔｂが終了すると、画素電極電位Ｖｐｉｘ１は電圧変動ΔＶｇ１によって３．０Ｖから２．９Ｖに低下し、画素電極電位Ｖｐｉｘ２は電圧変動ΔＶｇ２によって１．０Ｖから０．７Ｖに低下する。次に、偶数フレームにおいて、プリチャージ期間Ｔａには、画素電極電位Ｖｐｉｘ１は－５．４Ｖとなり、画素電極電位Ｖｐｉｘ２は－３．０Ｖとなる。増幅期間Ｔｂになると、画素電極電位Ｖｐｉｘ１が－５．４Ｖから－３．０Ｖに上昇する。これに伴い、画素電極電位Ｖｐｉｘ２は－３．０Ｖから－０．６Ｖに上昇する。増幅期間Ｔｂが終了すると、画素電極電位Ｖｐｉｘ１は電圧変動ΔＶｇ１によって－３．０Ｖから－３．１Ｖに低下し、画素電極電位Ｖｐｉｘは電圧変動ΔＶｇによって－０．６Ｖから－０．９Ｖに低下する。以上のようにして、画素電極１０１１には－３．１Ｖから２．９Ｖまでの電位が与えられ、画素電極１０１２には－０．９Ｖから０．７Ｖまでの電位が与えられる。

　以上のように、上記第１の実施形態で示した例（図１１参照）と比較すると、画素電極電位Ｖｐｉｘ２の振幅は小さくなっている。これにより、画素電極１０１２を含む画素についての上述した疑似ＶＴ特性は、プラス方向（図３では右方向）にシフトされている。その結果、例えば、「一方の副画素については符号７１の実線で表されるような疑似ＶＴ特性が得られ、他方の副画素については符号７４の太一点鎖線で表されるような疑似ＶＴ特性が得られる。」（図３参照）という状態になる。このとき、概して映像信号電位と共通電極電位との差が小さいほど２つの副画素間での透過率の差が大きくなることが把握される。

＜２．３　効果＞
　本実施形態によれば、制御配線電位Ｖｃｔｌの値を様々な値に設定することによって、画素電極電位Ｖｐｉｘ２の増幅の程度を変化させることができる。これにより、一方の副画素についての上述した疑似ＶＴ特性を広範囲でシフトさせることが可能となり、視野角補償の自由度が向上する。また、制御配線ＣＴＬはゲートバスラインＧＬに平行に延びるように配設されているので、第１の実施形態と同様、制御配線ＣＴＬを設けることによる開口率の低下を抑制することができる。

＜３．変形例＞
　以下、画素形成部近傍のレイアウト，画素の極性反転の方法，画素形成部の構成，および色毎の増幅量の調整という４つの観点から上記各実施形態の変形例について説明する。なお、以下においては、主に、第１の実施形態または第２の実施形態と異なる点について説明する。

＜３．１　画素形成部近傍のレイアウトについて＞
＜３．１．１　第１の変形例＞
　図１６は、第１の変形例における画素形成部近傍のレイアウトを示す図である。上記各実施形態においては制御配線ＣＴＬはゲートバスラインＧＬに平行に延びるように配設されていたが（図６参照）、本変形例においては制御配線ＣＴＬはソースバスラインＳＬに平行に延びるように配設されている。従って、本変形例においては、制御配線ＣＴＬはゲートバスラインＧＬと交差する。このため、制御配線ＣＴＬはゲートメタルではなくソースメタルによって形成されている。なお、本変形例においては、画素形成部と各ラインとの配置関係は、例えば図１７に示すようなものとなる。

　図１８は、本変形例における駆動方法について説明するための信号波形図である（図１７も参照）。制御配線には、１水平走査期間毎に一定のハイレベル電位と一定のローレベル電位とが交互に与えられる。すなわち、制御配線については、交流駆動が行われる。また、隣接する２本の制御配線（例えば、ＣＴＬ（ｍ）とＣＴＬ（ｍ＋１））には互いに異なるレベルの電位が与えられる。ソースバスラインには、上記各実施形態と同様、１水平走査期間毎に正極性の映像信号と負極性の映像信号とが交互に与えられる（図８参照）。但し、本変形例においては、隣接する２本のソースバスライン（例えば、ＳＬ（ｍ）とＳＬ（ｍ＋１））には互いに異なる極性の映像信号が与えられる。以上のように、本変形例においては、画素の極性反転に関しては「ドット反転駆動」と呼ばれる方法が採用されている。なお、図１８において映像信号電位と制御配線電位との関係に着目すると、或るソースバスラインに正極性の映像信号が与えられている時には、当該ソースバスラインに対応する制御配線にはローレベル電位が与えられ、或るソースバスラインに負極性の映像信号が与えられている時には、当該ソースバスラインに対応する制御配線にはハイレベル電位が与えられている。しかしながら、この関係については逆であっても良い。

　上記各実施形態においては、各制御配線ＣＴＬにはソースバスラインＳＬの本数に等しい数の薄膜トランジスタＴ３が接続されており、１本の制御配線ＣＴＬに接続された全ての薄膜トランジスタＴ３には当該制御配線ＣＴＬから同じタイミングでプリチャージ用の電位が与えられる。これに対して、本変形例においては、１本の制御配線ＣＴＬから複数の薄膜トランジスタＴ３に同じタイミングでプリチャージ用の電位が与えられることはない。従って、本変形例によれば、プリチャージが行われる際に１本の制御配線ＣＴＬに掛かる負荷を小さくすることができる。

＜３．１．２　第２の変形例＞
　図１９は、第２の変形例における画素形成部近傍のレイアウトを示す図である。上記各実施形態においては透明電極は１層であったが（図６参照）、本変形例においては透明電極は２層になっている。詳しくは、隣接する２本のソースバスラインＳＬ間の領域のうちリセット配線ＲＳＴ，ゲートバスラインＧＬ，および制御配線ＣＴＬが配設されている領域以外の部分に、暗表示用の画素電極１０１１として機能する上層透明電極（第１透明電極）１１ａと明表示用の画素電極１０１２として機能する下層透明電極（第２透明電極）１１ｂとが設けられ、上層透明電極１１ａと下層透明電極１１ｂとによって第２容量Ｃｔｒが形成されている。なお、上層透明電極１１ａおよび下層透明電極１１ｂの形状は、図２０に示すようなものとなっている。

　薄膜トランジスタＴ１のドレイン電極と上層透明電極１１ａとは、符号ＳＥ４で示すソースメタルとコンタクトＣＴ４とによって電気的に接続されている。薄膜トランジスタＴ２のドレイン電極と下層透明電極１１ｂとは、符号ＳＥ５で示すソースメタルとコンタクトＣＴ５とによって電気的に接続されている。薄膜トランジスタＴ３のソース電極と制御配線ＣＴＬとは、符号ＳＥ６で示すソースメタルとコンタクトＣＴ６とによって電気的に接続されている。薄膜トランジスタＴ３のドレイン電極と上層透明電極１１ａとは、符号ＳＥ４で示すソースメタルとコンタクトＣＴ４とによって電気的に接続されている。

　図２１は、図１９のＡ－Ａ線断面図である。図２１に示すように、下層透明電極１１ｂよりも上層透明電極１１ａの方が、共通電極ＣＯＭに近い側に配置されている。また、図２０および図２１に示すように、上層透明電極１１ａの中央には開口部が設けられている。このような構成により、上層透明電極１１ａと共通電極ＣＯＭとによって第１の第１容量Ｃｌｃ１が形成され、下層透明電極１１ｂと共通電極ＣＯＭとによって第２の第１容量Ｃｌｃ２が形成されている。

　本変形例によれば、透明な２層の電極によって第２容量が形成されている。このため、上記各実施形態（図６参照）と比較して開口率を大きくすることができ、かつ、（電極が透明であるので）開口率に影響を及ぼすことなく第２容量が設定される。また、制御配線ＣＴＬはゲートバスラインＧＬに平行に延びるように配設されているので、上記各実施形態と同様、制御配線ＣＴＬを設けることによる開口率の低下が抑制される。

　なお、ここでは上層透明電極１１ａを暗表示用の画素電極１０１１として機能させ下層透明電極１１ｂを明表示用の画素電極１０１２として機能させている例を挙げて説明したが、この関係は逆であっても良い。また、上層透明電極１１ａに関し、図２０および図２１では中央に開口部を設けた形状としているが、図２０で開口部として示している形状の電極を上層透明電極１１ａとしても良い。但し、液晶の配向特性を考慮すると、各画素の中央部に明表示用の副画素が配置されるのが好ましい。

＜３．１．３　第３の変形例＞
　図２２は、第３の変形例における画素形成部近傍のレイアウトを示す図である。第１の変形例と同様、制御配線ＣＴＬはソースバスラインＳＬに平行に延びるように配設されている。また、第２の変形例と同様、透明電極は２層になっている。なお、薄膜トランジスタＴ３のソース電極と制御配線ＣＴＬとは、図２２に示すように直接的に接続されている。以上のような構成により、第１の変形例と同様、１本の制御配線ＣＴＬから複数の薄膜トランジスタＴ３に同じタイミングでプリチャージ用の電位が与えられることはなく、プリチャージが行われる際に１本の制御配線ＣＴＬに掛かる負荷を小さくすることができる。また、第２の変形例と同様、上記各実施形態と比較して開口率を大きくすることができ、かつ、開口率に影響を及ぼすことなく第２容量が設定される。

＜３．１．４　第４の変形例＞
　図２３は、第４の変形例における画素形成部近傍のレイアウトを示す図である。本変形例においては、上層透明電極および下層透明電極の形状は、図２４に示すようなものとなっている。上層透明電極１１ａについては、第２の変形例と同様の形状となっている。下層透明電極については、本変形例においては、図２４で符号１１ｂ１および符号１１ｂ２で示す２つの部分に分かれている。一方の下層透明電極１１ｂ１は明表示用の画素電極１０１２として機能し、他方の下層透明電極１１ｂ２は制御配線ＣＴＬとして機能する。図２４に示すような形状の下層透明電極１１ｂ２を制御配線ＣＴＬとして用いることにより、本変形例においては、表示部１００内に格子状に制御配線ＣＴＬが設けられることになる。薄膜トランジスタＴ３のソース電極と制御配線ＣＴＬとは、符号ＳＥ７で示すソースメタルとコンタクトＣＴ７とによって電気的に接続されている。なお、本変形例においては、画素形成部と各ラインとの配置関係は、例えば図２５に示すようなものとなる。また、本変形例においては、下層透明電極１１ｂ２によって格子状電極部が実現されている。

　図２６は、本変形例における駆動方法について説明するための信号波形図である（図２５も参照）。制御配線ＣＴＬには、１水平走査期間毎に一定のハイレベル電位と一定のローレベル電位とが交互に与えられる。すなわち、制御配線ＣＴＬについては、交流駆動が行われる。ソースバスラインＳＬには、１水平走査期間毎に正極性の映像信号と負極性の映像信号とが交互に与えられる。また、任意の時点において、全てのソースバスラインＳＬには同じ極性の映像信号が与えられている。以上のように、本変形例においては、画素の極性反転に関しては「１Ｈライン反転駆動」と呼ばれる方法が採用されている。なお、図２６において映像信号電位と制御配線電位との関係に着目すると、ソースバスラインＳＬに正極性の映像信号が与えられている時には制御配線ＣＴＬにはローレベル電位が与えられ、ソースバスラインＳＬに負極性の映像信号が与えられている時には制御配線ＣＴＬにはハイレベル電位が与えられている。しかしながら、この関係については逆であっても良い。

　本変形例によれば、第２の変形例と同様、第２容量Ｃｔｒの容量値が大きくなるので、増幅期間Ｔｂに画素電極電位Ｖｐｉｘ２はより大きく増幅する。このため、マルチ画素構造を持つ液晶表示装置において、映像信号の振幅をより小さくしつつ、従来と同様の画像表示を行うことが可能となる。これにより、より効果的に消費電力が低減される。また、制御配線ＣＴＬが透明電極によって形成されている。このため、開口率の向上が可能となる。さらに、制御配線ＣＴＬは表示部１００内に格子状に設けられるので、制御配線ＣＴＬの抵抗が小さくなる。なお、ここでは制御配線ＣＴＬを交流駆動する例を挙げて説明したが、図８に示したように制御配線ＣＴＬを直流駆動するようにしても良い。

＜３．１．５　第５の変形例＞
　以下に説明する第５の変形例および第６の変形例は、液晶の配向状態（液晶分子の傾斜方向）が互いに異なる複数の領域からなる画素を備えた液晶表示装置（以下、「配向分割型液晶表示装置」という。）に適用される。なお、第５の変形例については第２の変形例（図１９参照）と対比しながら説明し、第６の変形例については第３の変形例（図２２参照）と対比しながら説明する。

　図２７は、第５の変形例における画素形成部近傍のレイアウトを示す図である。第２の変形例においては、制御配線ＣＴＬは透明電極とは上下方向に重ならないように配設されていた。これに対して、本変形例においては、制御配線ＣＴＬは透明電極と上下方向に重なるように配設されている。詳しくは、配向分割型液晶表示装置では表示部１００内において領域の境界部に暗線１５が生じるところ、ゲートバスラインＧＬに平行に延びるように生じている暗線１５と重なるように、制御配線ＣＴＬがゲートメタルによって形成されている。このような構成において、薄膜トランジスタＴ３のソース電極と制御配線ＣＴＬとは、符号ＳＥ８で示すソースメタルとコンタクトＣＴ８とによって電気的に接続されている。

　本変形例によれば、配向分割型液晶表示装置において、暗線１５と重なるように制御配線ＣＴＬが形成されるので、制御配線ＣＴＬを設けることによる開口率の低下が効果的に抑制される。なお、上記各実施形態のように透明電極が１層で構成されている場合にも、ゲートバスラインＧＬに平行に延びるように生じている暗線１５と重なるように制御配線ＣＴＬを形成することができる。

　ところで、本変形例および後述する第６の変形例においては、明表示用の副画素が各画素形成部の中央部に配置された構成とするのが好ましい。これにより、液晶の配向特性を考慮した好適な表示が行われる。また、明表示用の副画素と暗表示用の副画素とで配向の中心が一致する構成とするのが好ましい。これにより、明表示用の副画素と暗表示用の副画素とで配向中心が一致するので、暗線の数を少なくすることが可能となり、暗線に起因する透過率の低下が抑制される。この点に関し、例えば透明電極が１層で構成されている場合（図６参照）には、２つの透明電極の双方で縦方向および横方向に暗線が生じるため、透過率が低下する。

＜３．１．６　第６の変形例＞
　図２８は、第６の変形例における画素形成部近傍のレイアウトを示す図である。第３の変形例においては、制御配線ＣＴＬは下層透明電極１１ｂの端部と上下方向に重なるように配設されていた。これに対して、本変形例においては、制御配線ＣＴＬは下層透明電極１１ｂの中央部と上下方向に重なるように配設されている。詳しくは、ソースバスラインＳＬに平行に延びるように生じている暗線１５と重なるように、制御配線ＣＴＬがソースメタルによって形成されている。このような構成において、薄膜トランジスタＴ１のドレイン電極と上層透明電極１１ａとは、符号ＳＥ９で示すソースメタルとコンタクトＣＴ９とによって電気的に接続されている。薄膜トランジスタＴ３のドレイン電極と上層透明電極１１ａとは、符号ＳＥ１０で示すソースメタルとコンタクトＣＴ１０とによって電気的に接続されている。

　本変形例によれば、第５の変形例と同様、配向分割型液晶表示装置において、暗線１５と重なるように制御配線ＣＴＬが形成されるので、制御配線ＣＴＬを設けることによる開口率の低下が効果的に抑制される。なお、上記各実施形態のように透明電極が１層で構成されている場合にも、ソースバスラインＳＬに平行に延びるように生じている暗線１５と重なるように制御配線ＣＴＬを形成することができる。

＜３．１．７　第７の変形例＞
　図２９は、第７の変形例における画素形成部近傍のレイアウトを示す図である。本変形例においては、下層透明電極は、明表示用の画素電極１０１２として機能する部分１１ｂ１と、透明電極（上層透明電極および下層透明電極）とソースバスラインＳＬとの間に形成される寄生容量を低減するための部分（以下、「シールド電極部」という。）１１ｂ３とに分かれている。換言すれば、本変形例の構成は、第２の変形例（図１９参照）の構成にシールド電極部１１ｂ３が付加された構成となっている。なお、シールド電極部１１ｂ３には、例えば共通電極電位Ｖｃｏｍが与えられる。

　図３０は、図２９のＡ－Ａ線断面図である。図３０には、図２９に示す画素形成部の右隣の画素形成部内の上層透明電極および下層透明電極も示している。図３０に示すように、シールド電極部１１ｂ３は、ソースバスラインＳＬと上層透明電極１１ａとの間の領域に形成されている。このようにシールド電極部１１ｂ３を設けることによって、ソースバスライン－透明電極（シールド電極部を除く透明電極）間の寄生容量Ｃ０が低減されている。なお、本変形例においては、シールド電極部１１ｂ３はソースバスラインＳＬを覆うように形成されている。図３１は、ソースバスライン－透明電極間の寄生容量Ｃ０およびシールド電極部－透明電極間に形成される容量ＣＨをも含めた等価回路図である。図３１から把握されるように、シールド電極部－透明電極間に形成される容量ＣＨは補助容量として機能し、映像信号電位（ソースバスラインＳＬの電位）の変動が画素電極電位Ｖｐｉｘ１，Ｖｐｉｘ２に及ぼす影響を効果的に低減することが可能となる。

＜３．１．８　第８の変形例＞
　図３２は、第８の変形例における画素形成部近傍のレイアウトを示す図である。図３３は、図３２のＡ－Ａ線断面図である。第７の変形例においては、ソースバスラインＳＬを覆うようにシールド電極部１１ｂ３が形成されていたが、本変形例においては、平面視でソースバスラインＳＬの両隣に位置するようにシールド電極部１１ｂ３が形成されている。換言すれば、ソースバスラインＳＬと重ならないように、かつ、ゲートバスラインＧＬの延びる方向についてソースバスラインＳＬと下層透明電極（明表示用の画素電極１０１２として機能する部分）１１ｂ１との間の領域に、シールド電極部１１ｂ３が形成されている。

　本変形例によれば、第７の変形例と比較して、ソースバスラインＳＬとシールド電極部１１ｂ３との間に形成される容量が低減される。このため、第７の変形例と同様の効果が得られるほか、ソースバスラインＳＬの配線容量の低減が可能となる。

＜３．１．９　第９の変形例＞
　図３４は、第９の変形例における画素形成部近傍のレイアウトを示す図である。本変形例では、第７の変形例（図２９参照）におけるシールド電極部１１ｂ３が制御配線ＣＴＬとしても機能する構成となっている。このため、第７の変形例とは異なり、ゲートバスラインＧＬに平行に延びる制御配線ＣＴＬは設けられていない。このような構成において、薄膜トランジスタＴ３のソース電極とシールド電極部１１ｂ３（制御配線ＣＴＬ）とは、符号ＳＥ１１で示すソースメタルとコンタクトＣＴ１１とによって電気的に接続されている。

　本変形例によれば、１つの電極がシールド電極部１１ｂ３としても制御配線ＣＴＬとしても機能するので、より高精細の表示部１００を有する表示装置においても第７の変形例と同様の効果を得ることが可能となる。なお、同様の構成を第８の変形例（図３２参照）に適用した場合には、画素形成部近傍のレイアウトは図３５に示すようなものとなる。

＜３．２　画素の極性反転の方法について＞
　画素の極性反転に関しては、例えば第１の実施形態（図８参照）で採用されている「１Ｈライン反転駆動」や例えば第１の変形例（図１８参照）で採用されている「ドット反転駆動」の他に、以下のような方法を採用することができる。

＜３．２．１　第１０の変形例＞
　図３６は、第１０の変形例における駆動方法について説明するための信号波形図である。なお、本変形例においては、画素形成部と各ラインとの配置関係は、例えば図１７に示すようなものとなる。制御配線には、１フレーム（１垂直走査期間）毎に一定のハイレベル電位と一定のローレベル電位とが交互に与えられる。すなわち、制御配線ＣＴＬについては、交流駆動が行われる。また、隣接する２本の制御配線（例えば、ＣＴＬ（ｍ）とＣＴＬ（ｍ＋１））には互いに異なるレベルの電位が与えられる。ソースバスラインには、１フレーム（１垂直走査期間）毎に正極性の映像信号と負極性の映像信号とが交互に与えられる。また、隣接する２本のソースバスライン（例えば、ＳＬ（ｍ）とＳＬ（ｍ＋１））には互いに異なる極性の映像信号が与えられる。以上のようにして、画素の極性反転に関して「カラム反転駆動（列反転駆動）」と呼ばれる方法を採用することもできる。なお、図３６において映像信号電位と制御配線電位との関係に着目すると、或るソースバスラインに正極性の映像信号が与えられている時には、当該ソースバスラインに対応する制御配線にはローレベル電位が与えられ、或るソースバスラインに負極性の映像信号が与えられている時には、当該ソースバスラインに対応する制御配線にはハイレベル電位が与えられる。しかしながら、この関係については逆であっても良い。

　例えば、画素形成部近傍のレイアウトを第１の変形例（図１６参照），第３の変形例（図２２参照），または第６の変形例（図２８参照）のような構成にして制御配線ＣＴＬを交流駆動にするときに、本変形例の駆動方法を採用することができる。

＜３．２．２　第１１の変形例＞
　図３７は、第１１の変形例における駆動方法について説明するための信号波形図である。なお、本変形例においては、画素形成部と各ラインとの配置関係は、例えば図３８に示すようなものとなる。図３８に示すように、１本のソースバスラインに着目すると、当該ソースバスラインから映像信号の供給を受ける画素形成部は、当該ソースバスラインの両側に千鳥状に配置されている。ソースバスラインについては、第１０の変形例と同様に駆動される。制御配線には、１水平走査期間毎に一定のハイレベル電位と一定のローレベル電位とが交互に与えられる。すなわち、制御配線については、交流駆動が行われる。また、隣接する２本の制御配線（例えば、ＣＴＬ（ｍ）とＣＴＬ（ｍ＋１））には互いに異なるレベルの電位が与えられる。

　本変形例によれば、ソースバスラインはカラム反転駆動と同様に駆動されるが、各ソースバスラインに接続された画素形成部が千鳥状に配置されているため、フリッカの発生が抑制される。

＜３．２．３　その他＞
　第１の実施形態および第２の実施形態では、画素の極性反転に関して１Ｈライン反転駆動が採用されている例を示している（図８および図１２参照）。これに関し、例えば、画素形成部近傍のレイアウトを第２の変形例（図１９参照）または第５の変形例（図２７参照）のような構成にした場合にも、同様にして１Ｈライン反転駆動を採用することができる。

　また、第１の変形例では、画素の極性反転に関してドット反転駆動が採用されている例を示している（図１８参照）。これに関し、例えば、画素形成部近傍のレイアウトを第３の変形例（図２２参照）または第６の変形例（図２８参照）のような構成にして制御配線ＣＴＬを交流駆動にするときに、同様にしてドット反転駆動を採用することができる。

＜３．３　画素形成部の構成について＞
＜３．３．１　第１２の変形例＞
　図３９は、本変形例における画素形成部の構成を示す等価回路図である。本変形例においては、図３９に示すように、増幅回路部１３が２つの増幅段（第１の増幅段１３１および第２の増幅段１３２）で構成されている。第１の増幅段１３１には、薄膜トランジスタＴ２１，薄膜トランジスタＴ３１，および第１の第２容量Ｃｔｒ１が含まれている。第２の増幅段１３２には、薄膜トランジスタＴ２２，薄膜トランジスタＴ３２，第２の第２容量Ｃｔｒ２，および第１の第１容量Ｃｌｃ１が含まれている。また、画素形成部を通過する配線として、ゲートバスラインＧＬおよびソースバスラインＳＬに加えて、リセット配線ＲＳＴ１，ＲＳＴ２および制御配線ＣＴＬ１，ＣＴＬ２が設けられている。さらに、第１の実施形態と同様、画素形成部には薄膜トランジスタＴ１および第２の第１容量Ｃｌｃ２が含まれている。

　以上のような構成において、第１の第１容量Ｃｌｃ１の一端には暗表示用の画素電極１０１１が存在する。すなわち、暗表示用の画素電極１０１１と共通電極ＣＯＭとによって第１の第１容量Ｃｌｃ１が形成されている。また、第２の第１容量Ｃｌｃ２の一端には明表示用の画素電極１０１２が存在する。すなわち、明表示用の画素電極１０１２と共通電極ＣＯＭとによって第２の第１容量Ｃｌｃ２が形成されている。さらに、第１の第２容量Ｃｔｒ１の一端には、明表示用の画素電極１０１２との間または明表示用の画素電極１０１２と電気的に接続された電極との間で容量（明表示用の画素電極１０１２の電位を増幅するための容量）を形成するための電極（以下、「第１の増幅用電極」という。）１０２１が存在する。その第１の増幅用電極１０２１は暗表示用の画素電極１０１１と電気的に接続されているので、第１の増幅用電極１０２１の電位と暗表示用の画素電極１０１１の電位とは等しくなる。さらにまた、第２の第２容量Ｃｔｒ２の一端には、暗表示用の画素電極１０１１との間または暗表示用の画素電極１０１１と電気的に接続された電極との間で容量（暗表示用の画素電極１０１１の電位を増幅するための容量）を形成するための電極（以下、「第２の増幅用電極」という。）１０２２が存在する。なお、本変形例の説明においてのみ、第２の増幅用電極１０２２の電位を符号Ｖｐｉｘ１で表し、暗表示用の画素電極１０１１の電位（第１の増幅用電極１０２１の電位）を符号Ｖｐｉｘ２で表し、明表示用の画素電極１０１２の電位を符号Ｖｐｉｘ３で表す。

　画素形成部内における構成要素間の接続関係は次のとおりである。薄膜トランジスタＴ１については、ゲート電極はゲートバスラインＧＬに接続され、ソース電極はソースバスラインＳＬに接続され、ドレイン電極は第２の第２容量Ｃｔｒ２の一端に接続されている。薄膜トランジスタＴ２２については、ゲート電極はリセット配線ＲＳＴ２に接続され、ソース電極はソースバスラインＳＬに接続され、ドレイン電極は第１の第１容量Ｃｌｃ１の一端および第２の第２容量Ｃｔｒ２の他端に接続されている。薄膜トランジスタＴ３２については、ゲート電極はリセット配線ＲＳＴ２に接続され、ソース電極は制御配線ＣＴＬ２に接続され、ドレイン電極は第２の第２容量Ｃｔｒ２の一端に接続されている。第２の第２容量Ｃｔｒ２の他端，薄膜トランジスタＴ２２のドレイン電極，および第１の第１容量Ｃｌｃ１の一端は、第１の第２容量Ｃｔｒ１の一端および薄膜トランジスタＴ３１のドレイン電極と接続されている。第１の第１容量Ｃｌｃ１の他端は共通電極ＣＯＭに接続されている。薄膜トランジスタＴ２１については、ゲート電極はリセット配線ＲＳＴ１に接続され、ソース電極はソースバスラインＳＬに接続され、ドレイン電極は第１の第２容量Ｃｔｒ１の他端に接続されている。薄膜トランジスタＴ３１については、ゲート電極はリセット配線ＲＳＴ１に接続され、ソース電極は制御配線ＣＴＬ１に接続され、ドレイン電極は第１の第２容量Ｃｔｒ１の一端に接続されている。第２の第１容量Ｃｌｃ２の一端は薄膜トランジスタＴ２１のドレイン電極および第１の第２容量Ｃｔｒ１の他端に接続され、第２の第１容量Ｃｌｃ２の他端は共通電極ＣＯＭに接続されている。

　図４０は、本変形例において、選択期間における画素形成部の動作について説明するための信号波形図である。ここでは奇数フレームに正極性の書き込みが行われる画素形成部に着目している。本変形例においては、選択期間はプリチャージ期間Ｔａと第１増幅期間Ｔｂ１と第２増幅期間Ｔｂ２とで構成されている。

　まず、プリチャージ期間Ｔａには、ゲートバスラインＧＬおよびリセット配線ＲＳＴ２にオフレベルの電位が与えられた状態で、リセット配線ＲＳＴ１にオンレベルの電位が与えられる。これにより、薄膜トランジスタＴ１，Ｔ２２，およびＴ３２はオフ状態かつ薄膜トランジスタＴ２１，Ｔ３１はオン状態となる。その結果、明表示用の画素電極１０１２には映像信号電位Ｖｄａｔａが与えられ、暗表示用の画素電極１０１１には制御配線ＣＴＬ１の電位Ｖｃｔｌ１が与えられる。

　次に、第１増幅期間Ｔｂ１には、ゲートバスラインＧＬおよびリセット配線ＲＳＴ１にオフレベルの電位が与えられた状態で、リセット配線ＲＳＴ２にオンレベルの電位が与えられる。これにより、薄膜トランジスタＴ１，Ｔ２１，およびＴ３１はオフ状態かつ薄膜トランジスタＴ２２，Ｔ３２はオン状態となる。その結果、暗表示用の画素電極１０１１に映像信号電位Ｖｄａｔａが与えられる。すなわち、画素電極電位Ｖｐｉｘ２はＶｃｔｌ１からＶｄａｔａに上昇する。このとき、明表示用の画素電極１０１２はフローティング状態となっているため、画素電極電位Ｖｐｉｘ２の上昇に伴い、第１の第２容量Ｃｔｒ１を介して画素電極電位Ｖｐｉｘ３は上昇する。また、この期間には、第２の増幅用電極１０２２には制御配線ＣＴＬ２の電位Ｖｃｔｌ２が与えられる。

　次に、第２増幅期間Ｔｂ２には、リセット配線ＲＳＴ１，ＲＳＴ２にオフレベルの電位が与えられた状態で、ゲートバスラインＧＬにオンレベルの電位が与えられる。これにより、薄膜トランジスタＴ１はオン状態かつ薄膜トランジスタＴ２１，Ｔ３１，Ｔ２２，およびＴ３２はオフ状態となる。その結果、第２の増幅用電極１０２２に映像信号電位Ｖｄａｔａが与えられる。すなわち、第２の増幅用電極１０２２の電位Ｖｐｉｘ１はＶｃｔｌ２からＶｄａｔａに上昇する。このとき、暗表示用の画素電極１０１１および明表示用の画素電極１０１２はフローティング状態となっているため、第２の増幅用電極１０２２の電位Ｖｐｉｘ１の上昇に伴い、第２の第２容量Ｃｔｒ２を介して画素電極電位Ｖｐｉｘ２は上昇し、また、第２の第２容量Ｃｔｒ２および第１の第２容量Ｃｔｒ１を介して画素電極電位Ｖｐｉｘ３は上昇する。第２増幅期間Ｔｂ２が終了すると、第２の増幅用電極１０２２の電位Ｖｐｉｘ１はΔＶｇ１だけ低下し、画素電極電位Ｖｐｉｘ２はΔＶｇ２だけ低下し、画素電極電位Ｖｐｉｘ３はΔＶｇ３だけ低下する。

　本変形例によれば、画素電極電位Ｖｐｉｘ３は、プリチャージ期間Ｔａに映像信号電位Ｖｄａｔａに等しくされた後、第１増幅期間Ｔｂ１および第２増幅期間Ｔｂ２に増幅する。このように、明表示用の画素電極１０１２の電位は２段階で増幅する。また、画素電極電位Ｖｐｉｘ２は、第１増幅期間Ｔｂ１に映像信号電位Ｖｄａｔａに等しくされた後、第２増幅期間Ｔｂ２に増幅する。このように、暗表示用の画素電極１０１１の電位についても増幅する。その結果、選択期間が終了して上記電圧変動が生じた後の画素電極電位Ｖｐｉｘ２および画素電極電位Ｖｐｉｘ３は、それぞれ次式（７）および次式（８）で示す値となる。

ここで、Ｃｐ１は図３９の節点１６における寄生容量の容量値を表し、Ｃｐ２は図３９のの節点１７における寄生容量の容量値を表す。
以上のように、明表示用の画素電極電位Ｖｐｉｘ３は大きく増幅し、暗表示用の画素電極電位Ｖｐｉｘ２についても増幅する。このため、マルチ画素構造を持つ液晶表示装置において、映像信号の振幅を従来よりも顕著に小さくすることが可能となり、消費電力が従来よりも大幅に低減される。

　なお、図３９に示した構成に代えて、第１の第１容量Ｃｌｃ１の一端すなわち明表示用の画素電極１０１１が薄膜トランジスタＴ１のドレイン電極に接続された構成にしても良い。この場合、明表示用の画素電極電位と暗表示用の画素電極電位との差をより大きくすることが可能となる。

　また、ここでは増幅回路部１３が２つの増幅段で構成されている例を挙げて説明したが、増幅回路部１３は３つ以上の増幅段で構成されていても良い。この場合、薄膜トランジスタＴ１のドレイン電極は、複数の増幅段のうち電気的に最も明表示用の画素電極１０１２から遠くに配置されている増幅段に含まれる薄膜トランジスタのうちの第３スイッチング素子として機能する薄膜トランジスタのドレイン電極に接続される。また、明表示用の画素電極１０１２は、複数の増幅段のうち電気的に最も明表示用の画素電極１０１２の近くに配置されている増幅段に含まれる薄膜トランジスタのうちの第２スイッチング素子として機能する薄膜トランジスタのドレイン電極に接続される。さらに、連続する２つの増幅段に着目すると、電気的により明表示用の画素電極１０１２から遠くに配置されている増幅段に含まれる薄膜トランジスタのうちの第２スイッチング素子として機能する薄膜トランジスタのドレイン電極は、電気的により明表示用の画素電極１０１２の近くに配置されている増幅段に含まれる薄膜トランジスタのうちの第３スイッチング素子として機能する薄膜トランジスタのドレイン電極に接続される。暗表示用の画素電極１０１１については、電気的に最も明表示用の画素電極１０１２の近くに配置されている増幅段以外のいずれの増幅段に含まれるようにしても良く、また、薄膜トランジスタＴ１のドレイン電極に接続された構成にしても良い。

＜３．４　色毎の増幅量の調整について＞
　一般的なカラー液晶表示装置にはＲ（赤）色用，Ｇ（緑）色用，およびＢ（青）色用の３つの画素が含まれているところ、増幅期間Ｔｂにおける画素電極電位Ｖｐｉｘ２の増幅量を色毎に調整することもできる。これにより、より細かく視野角特性を調整することが可能となる。以下、具体的な実現方法を第１３の変形例および第１４の変形例として説明する。

＜３．４．１　第１３の変形例＞
　本変形例においては、第２容量Ｃｔｒの容量値が色毎に異なる値とされる。上述したように、増幅期間Ｔｂにおける画素電極電位Ｖｐｉｘ２の上昇の大きさＶ１は上式（１）で表される。上式（１）より、第２容量Ｃｔｒの容量値が異なればＶ１も異なることが把握される。従って、第２容量Ｃｔｒの容量値を色毎に異なる値とすることにより、増幅期間Ｔｂにおける画素電極電位Ｖｐｉｘ２の増幅量も色毎に異なることになる。このようにして、視野角特性がより細かく調整される。なお、例えば３色のカラー液晶表示装置の場合、１色についてのみ他の２色と第２容量Ｃｔｒの容量値が異なるようにしても良い。

＜３．４．２　第１４の変形例＞
　本変形例においては、制御配線電位Ｖｃｔｌが色毎に異なる値とされる。これについても、上式（１）より、制御配線電位Ｖｃｔｌが異なればＶ１も異なることが把握される。従って、制御配線電位Ｖｃｔｌを色毎に異なる値とすることにより、増幅期間Ｔｂにおける画素電極電位Ｖｐｉｘ２の増幅量も色毎に異なることになる。このようにして、視野角特性がより細かく調整される。なお、本変形例は、制御配線ＣＴＬがソースバスラインＳＬに平行に延びるように配設されている場合（図１７，図３８参照）に適用され得る。

　１３…増幅回路部
　１００…表示部
　１０２…増幅用電極
　１１１…透明電極（暗表示用の画素電極として機能する透明電極）
　１１２…透明電極（明表示用の画素電極として機能する透明電極）
　１０１１…暗表示用の画素電極
　１０１２…明表示用の画素電極
　ＣＯＭ…共通電極
　Ｔ１…薄膜トランジスタ（第１スイッチング素子）
　Ｔ２…薄膜トランジスタ（第２スイッチング素子）
　Ｔ３…薄膜トランジスタ（第３スイッチング素子）
　Ｃｌｃ１…第１の第１容量
　Ｃｌｃ２…第２の第１容量
　Ｃｔｒ…第２容量
　ＧＬ…ゲートバスライン
　ＳＬ…ソースバスライン
　ＣＴＬ…制御配線
　ＲＳＴ…リセット配線
　Ｖｃｔｌ…制御配線電位
　Ｖｃｏｍ…共通電極電位
　Ｖｄａｔａ…映像信号電位
　Ｖｐｉｘ１…暗表示用の画素電極電位
　Ｖｐｉｘ２…明表示用の画素電極電位

Claims

　複数本の映像信号線と、前記複数本の映像信号線と交差する複数本の走査信号線と、前記複数本の映像信号線と前記複数本の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数個の画素形成部と、前記複数個の画素形成部に共通的に設けられた共通電極とを有するアクティブマトリクス型の表示装置であって、
　前記複数本の映像信号線または前記複数本の走査信号線の少なくとも一方と交差する第１制御配線と、
　前記複数本の走査信号線と１対１で対応するように設けられた第２制御配線と
を備え、
　各画素形成部は、
　　表示すべき画像に応じた電位がそれぞれ与えられるべき第１画素電極および第２画素電極と、
　　前記第１画素電極と前記共通電極とによって形成される第１の第１容量と、
　　前記第２画素電極と前記共通電極とによって形成される第２の第１容量と、
　　前記第２画素電極の電位を増幅するための増幅回路部と、
　　前記走査信号線に制御端子が接続され、前記映像信号線に第１導通端子が接続され、前記増幅回路部に第２導通端子が接続された第１スイッチング素子と
を含み、
　前記増幅回路部は、
　　前記第２制御配線に制御端子が接続され、前記映像信号線に第１導通端子が接続された第２スイッチング素子と、
　　前記第２制御配線に制御端子が接続され、前記第１制御配線に第１導通端子が接続された第３スイッチング素子と、
　　前記第２スイッチング素子の第２導通端子と前記第３スイッチング素子の第２導通端子との間に設けられた第２容量と
からなる増幅段を含み、
　前記第１スイッチング素子の第２導通端子は、前記第３スイッチング素子の第２導通端子に接続され、
　前記第１画素電極は、前記第３スイッチング素子の第２導通端子に接続され、
　前記第２画素電極は、前記第２スイッチング素子の第２導通端子に接続され、
　任意の画素形成部に着目したとき、
　　１画面分の表示が行われる期間である１フレーム期間は、前記表示すべき画像に応じて前記第１画素電極および前記第２画素電極の電位を変化させるための期間であって第１期間および第２期間を含む選択期間と、前記選択期間以外の期間である非選択期間とからなり、
　　対応する第１制御配線には、一定の電位が与えられ、もしくは、一定のハイレベル電位と一定のローレベル電位とが交互に与えられ、
　　対応する第２制御配線には、前記第１期間には前記第２スイッチング素子および前記第３スイッチング素子をオン状態にする電位が与えられ、前記第１期間以外の期間には前記第２スイッチング素子および前記第３スイッチング素子をオフ状態にする電位が与えられ、
　　対応する走査信号線には、前記第２期間には前記第１スイッチング素子をオン状態にする電位が与えられ、前記第２期間以外の期間には前記第１スイッチング素子をオフ状態にする電位が与えられることを特徴とする、表示装置。
　前記第１制御配線には、前記ハイレベル電位と前記ローレベル電位とが交互に与えられることを特徴とする、請求項１に記載の表示装置。
　任意の画素形成部に着目したとき、対応する第１制御配線には、
　　前記共通電極の電位よりも低い電位が前記第１画素電極および前記第２画素電極に与えられるべき選択期間には、前記ハイレベル電位が与えられ、
　　前記共通電極の電位よりも高い電位が前記第１画素電極および前記第２画素電極に与えられるべき選択期間には、前記ローレベル電位が与えられることを特徴とする、請求項２に記載の表示装置。
　任意の画素形成部に着目したとき、対応する第１制御配線には、
　　前記共通電極の電位よりも低い電位が前記第１画素電極および前記第２画素電極に与えられるべき選択期間には、前記ローレベル電位が与えられ、
　　前記共通電極の電位よりも高い電位が前記第１画素電極および前記第２画素電極に与えられるべき選択期間には、前記ハイレベル電位が与えられることを特徴とする、請求項２に記載の表示装置。
　前記複数本の映像信号線に与えられ得る最大の電位と最小の電位との中央の電位を基準電位としたとき、前記選択期間から前記非選択期間に移行する際における前記走査信号線の電位の変化に起因する前記第１画素電極の電位の変化の大きさに等しいだけ前記基準電位よりも低い電位に前記共通電極の電位が設定され、
　前記共通電極の電位よりも高い電位が前記第２画素電極に与えられるべき選択期間における前記第２画素電極の電位と前記共通電極の電位よりも低い電位が前記第２画素電極に与えられるべき選択期間における前記第２画素電極の電位との中央の電位が前記共通電極の電位と等しくなるように、前記第１制御配線の電位が設定されていることを特徴とする、請求項１に記載の表示装置。
　前記第１制御配線の電位Ｖｃｔｌが下記の式で算出される値に設定されていることを特徴とする、請求項５に記載の表示装置：
Ｖｃｔｌ＝Ｖｄ１＋Ｖｄ２－Ｖｃｏｍ－ΔＶｇ２
ここで、Ｖｄ１は前記複数本の映像信号線に与えられ得る最大の電位を表し、Ｖｄ２は前記複数本の映像信号線に与えられ得る最小の電位を表し、Ｖｃｏｍは前記共通電極の電位を表し、ΔＶｇ２は前記選択期間から前記非選択期間に移行する際における前記走査信号線の電位の変化に起因する前記第２画素電極の電位の変化の大きさを表す。
　前記第１制御配線は、前記走査信号線に平行に延びるように配設されていることを特徴とする、請求項１に記載の表示装置。
　前記第１制御配線は、前記映像信号線に平行に延びるように配設されていることを特徴とする、請求項１に記載の表示装置。
　前記第１画素電極として機能する第１透明電極および前記第２画素電極として機能する部分を含む第２透明電極からなる２層の透明電極を更に備え、
　前記第１透明電極と前記第２透明電極とによって前記第２容量が形成されていることを特徴とする、請求項１に記載の表示装置。
　前記第１透明電極は、前記第２透明電極と前記共通電極との間の領域に形成され、
　前記第１透明電極の中央部に開口部が設けられていることを特徴とする、請求項９に記載の表示装置。
　前記第２透明電極は、前記走査信号線に平行に延びる部分と前記映像信号線に平行に延びる部分とを有するように格子状に形成され前記第２画素電極として機能する部分とは電気的に分離されている格子状電極部を更に含み、
　前記格子状電極部は、前記第１制御配線として機能することを特徴とする、請求項９に記載の表示装置。
　前記第２透明電極は、前記映像信号線と前記第１透明電極との間の領域に形成され前記第２画素電極として機能する部分とは電気的に分離されているシールド電極部を更に含むことを特徴とする、請求項９に記載の表示装置。
　前記シールド電極部は、前記映像信号線を覆うように形成されていることを特徴とする、請求項１２に記載の表示装置。
　前記シールド電極部は、前記映像信号線と重ならないように、かつ、前記走査信号線の延びる方向について前記映像信号線と前記第２透明電極のうち前記第２画素電極として機能する部分との間の領域に形成されていることを特徴とする、請求項１２に記載の表示装置。
　前記シールド電極部は、前記第１制御配線として機能することを特徴とする、請求項１２に記載の表示装置。
　前記第１画素電極と前記共通電極との間および前記第２画素電極と前記共通電極との間には表示媒体として液晶が設けられ、
　各画素形成部は、前記液晶の配向状態が互いに異なる複数の領域からなる画素を形成し、
　前記第１画素電極を含む副画素部と前記第２画素電極を含む副画素部とで配向の中心が一致していることを特徴とする、請求項９に記載の表示装置。
　前記第１画素電極と前記共通電極との間および前記第２画素電極と前記共通電極との間には表示媒体として液晶が設けられ、
　各画素形成部は、前記液晶の配向状態が互いに異なる複数の領域からなる画素を形成し、
　前記第１画素電極を含む副画素部および前記第２画素電極を含む副画素部のうち比較的明るい表示が行われるべき副画素部が各画素形成部の中央部に配置されていることを特徴とする、請求項９に記載の表示装置。
　前記第１画素電極と前記共通電極との間および前記第２画素電極と前記共通電極との間には表示媒体として液晶が設けられ、
　各画素形成部は、前記液晶の配向状態が互いに異なる複数の領域からなる画素を形成し、
　前記複数の領域の境界部に相当する領域に前記第１制御配線が配設されていることを特徴とする、請求項１に記載の表示装置。
　前記複数個の画素形成部は、複数の色用の画素形成部からなり、
　前記複数の色用の画素形成部のうち少なくとも１つの色用の画素形成部については、それ以外の色用の画素形成部とは前記第２容量の容量値が異なっていることを特徴とする、請求項１に記載の表示装置。
　前記複数個の画素形成部は、複数の色用の画素形成部からなり、
　前記複数の色用の画素形成部のうち少なくとも１つの色用の画素形成部については、対応する第１制御配線に与えられる電位が、それ以外の色用の画素形成部に対応する第１制御配線に与えられる電位とは異なっていることを特徴とする、請求項１に記載の表示装置。
　前記増幅回路部は、複数の増幅段を含み、
　前記第１スイッチング素子の第２導通端子は、前記複数の増幅段のうち電気的に最も前記第２画素電極から遠くに配置されている増幅段に含まれる第３スイッチング素子の第２導通端子に接続され、
　前記第１画素電極は、前記第１スイッチング素子の第２導通端子または前記複数の増幅段のうち電気的に最も前記第２画素電極の近くに配置されている増幅段以外の増幅段に含まれる第２スイッチング素子の第２導通端子に接続され、
　前記第２画素電極は、前記複数の増幅段のうち電気的に最も前記第２画素電極の近くに配置されている増幅段に含まれる第２スイッチング素子の第２導通端子に接続され、
　連続する２つの増幅段に着目したとき、電気的により前記第２画素電極から遠くに配置されている増幅段に含まれる前記第２スイッチング素子の第２導通端子は、電気的により前記第２画素電極の近くに配置されている増幅段に含まれる第３スイッチング素子の第２導通端子に接続されていることを特徴とする、請求項１に記載の表示装置。
　複数本の映像信号線と、前記複数本の映像信号線と交差する複数本の走査信号線と、表示すべき画像に応じた電位がそれぞれ与えられるべき第１画素電極および第２画素電極を有し前記複数本の映像信号線と前記複数本の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数個の画素形成部と、前記複数個の画素形成部に共通的に設けられた共通電極とを有するアクティブマトリクス型の表示装置の駆動方法であって、
　各画素形成部に関し、
　　１画面分の表示が行われる期間である１フレーム期間毎に前記表示すべき画像に応じて前記第１画素電極および前記第２画素電極の電位を変化させる画素電極電位変化ステップと、
　　前記第１画素電極および前記第２画素電極の電位を維持する画素電極電位維持ステップと
を含み、
　前記表示装置は、
　　前記複数本の映像信号線または前記複数本の走査信号線の少なくとも一方と交差する第１制御配線と、
　　前記複数本の走査信号線と１対１で対応するように設けられた第２制御配線と
を備え、
　各画素形成部は、
　　前記第１画素電極と前記共通電極とによって形成される第１の第１容量と、
　　前記第２画素電極と前記共通電極とによって形成される第２の第１容量と、
　　前記第２画素電極の電位を増幅するための増幅回路部と、
　　前記走査信号線に制御端子が接続され、前記映像信号線に第１導通端子が接続され、前記増幅回路部に第２導通端子が接続された第１スイッチング素子と
を含み、
　前記増幅回路部は、
　　前記第２制御配線に制御端子が接続され、前記映像信号線に第１導通端子が接続された第２スイッチング素子と、
　　前記第２制御配線に制御端子が接続され、前記第１制御配線に第１導通端子が接続された第３スイッチング素子と、
　　前記第２スイッチング素子の第２導通端子と前記第３スイッチング素子の第２導通端子との間に設けられた第２容量と
からなる増幅段を含み、
　前記第１スイッチング素子の第２導通端子は、前記第３スイッチング素子の第２導通端子に接続され、
　前記第１画素電極は、前記第３スイッチング素子の第２導通端子に接続され、
　前記第２画素電極は、前記第２スイッチング素子の第２導通端子に接続され、
　前記第１制御配線には、一定の電位が与えられ、もしくは、一定のハイレベル電位と一定のローレベル電位とが交互に与えられ、
　任意の画素形成部に着目したとき、
　　前記画素電極電位変化ステップは、
　　　対応する走査信号線に前記第１スイッチング素子をオフ状態にする電位を与えた状態で、対応する第２制御配線に前記第２スイッチング素子および前記第３スイッチング素子をオン状態にする電位を与える第１ステップと、
　　　対応する第２制御配線に前記第２スイッチング素子および前記第３スイッチング素子をオフ状態にする電位を与えた状態で、対応する走査信号線に前記第１スイッチング素子をオン状態にする電位を与える第２ステップと
を含み、
　　前記画素電極維持ステップでは、対応する走査信号線には前記第１スイッチング素子をオフ状態にする電位が与えられ、対応する第２制御配線には前記第２スイッチング素子および前記第３スイッチング素子をオフ状態にする電位が与えられることを特徴とする、駆動方法。