JP2006235267A - 半導体装置の駆動方法および駆動装置並びに半導体装置 - Google Patents

Abstract

【課題】液晶表示装置の交流駆動手法において、小型低耐圧の素子を使用できるようにする。
【解決手段】画素セル３０内の画素容量３６の一方の電極３６ａを液晶セル３４の画素電極３４ａと接続し、他方の電極３６ｂを画素トランジスタ３３のソース電極３３Ｓと接続し、画素トランジスタ３３のドレイン電極３３Ｄに信号線１４を接続する。画素トランジスタ３３と画素容量３６を介して入力信号に応じた交流電位を液晶セル３４にサンプリングする。画素セル３０へ印加される電位が、概ね入力映像信号振幅Ｖａと同程度で済むようになる。セルで使用するスイッチ用のトランジスタの耐圧を下げることでセルを小型化することができることに加えて、信号供給用のドライバで使用する素子の耐圧も下げることができる。
【選択図】図２

Description

本発明は、半導体装置の駆動方法および駆動装置並びに半導体装置に関する。より詳細には、液晶ディスプレイ（ＬＣＤ；Liquid Crystal Display）によって代表される画素トランジスタを半導体基板上に備えたアクティブマトリクス方式などの表示装置（電気光学装置）と、マトリクス状の画素アレイを駆動する駆動方法および駆動装置に関し、特に、低電圧駆動に適した画素構造の改善と対応する駆動技術に関する。

液晶表示装置などの表示デバイスを駆動する場合には、デバイスの応答速度に応じた表示駆動回路が用いられる。表示駆動方式としては、単純マトリクス方式とアクティブマトリクス方式とに二大別される。

単純マトリクス方式は、基本的には少なくとも一方が透明なガラス板やプラスチック基板などからなる一対の絶縁基板の間に液晶組成物の層（液晶層）を挟持していわゆる液晶パネル（液晶表示素子または液晶セルとも呼ばれる）を構成し、この液晶パネルの絶縁基板に形成した画素形成用の各種電極に選択的に電圧を印加して所定画素部分の液晶組成物を構成する液晶分子の配向方向を変化させて画素形成を行なう形式である。

一方、アクティブマトリクス方式は、各種電極と画素選択用のアクティブ素子を形成し、アクティブ素子を選択することにより、アクティブ素子に接続した画素電極と基準電極の間にある画素の液晶分子の配向方向を変化させて画素形成を行なう形式である。

たとえば一般に、アクティブマトリクス方式によって駆動される表示装置においては、複数の走査線（ゲート線とも呼ばれる）および複数の信号線（データ線とも呼ばれる）がそれぞれ縦横に配列されるとともに、各交差に対応して画素電極が、薄膜ダイオード（ＴＦＤ；Thin Film Diode ）やＦＥＴ（Field Effect Transistor ）などの薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）でなるスイッチング素子を介して形成される。

このうち、各走査線には、走査信号が、走査線駆動部によって順次供給される。一方、各信号線は、信号線駆動部により駆動される。すなわち、信号線駆動部は、画像信号線に供給される画像信号を、データ線ごとにサンプリングするサンプリングスイッチに対し、上記走査信号の順次供給動作と同期して、サンプリング制御信号を供給するように構成されている。

このようなアクティブマトリクス方式の表示装置においては、通常、各駆動部は垂直駆動部と水平駆動部とに分かれている。一般的には、走査線駆動部が垂直駆動部、信号線駆動部が水平駆動部とされる。ここで、垂直駆動部は、走査線を介して各画素を順次選択する。水平駆動部は、選択された画素に対し信号線を介して画像信号を書き込む。

その駆動方法やその駆動に応じた画素回路構造としては様々なものが提案されている（たとえば特許文献１，２を参照）。

特許２９９５７２５号公報 特開２００２−２７８５１７号公報

一方、近年ますます、アクティブマトリクス型液晶表示装置に対する高精細化が求められている。ここで、液晶パネルの高精細化は、多画素数化に繋がり、高精細アクティブマトリクス型液晶表示装置の半導体基板のチップサイズは巨大化の一途を辿る傾向にあるため、半導体チップサイズを小型化する目的で画素セルの小型化が求められている。

また、半導体基板上で画素スイッチとして用いられるＦＥＴには半導体基板外部から入力される画像データ信号の電圧振幅以上のプロセス耐圧（ゲート酸化膜耐圧やＰＮ接合耐圧など）を確保する必要があり、プロセス耐圧によりＦＥＴの最小レイアウト設計ルールが決定されてしまい、画素スイッチに用いられるＦＥＴを小型化することは困難であることが一般的に知られている。

図４は、特許文献１などに示される、一般的な画素セルの等価回路を示す図である。画素セル７０は、たとえば薄膜トランジスタ（ＴＦＴ）などで構成されたＮＭＯＳ型の画素トランジスタ７２と、この画素トランジスタ７２のソース電極７２Ｓに画素電極７４ａが接続された液晶セル７４と、画素トランジスタ７２のソース電極７２Ｓに一方の電極７６ａが接続された画素容量（保持容量）７６とを有する構成となっている。要するに、液晶セル７４の他に、画素スイッチとしての１つの画素トランジスタ７２と、画素容量７６とを備えて構成されている。

画素トランジスタ７２は、ゲート電極７２Ｇが走査線（ゲート線）９２に接続され、ドレイン電極７２Ｄが信号線（データ線）９４に接続されている。走査線９２には、図示しない垂直駆動部（走査線駆動部）からゲート駆動信号Ｖｇ72が供給され、信号線９４には図示しない水平駆動部（信号線駆動部）から入力映像信号に対応する画素信号Ｖsig が供給されるようになっている。

また、たとえば、液晶セル７４の対向電極７４ｂが、図示しないコモン線に対して各画素セル７０に共通に接続される。そして、液晶セル７４の対向電極７４ｂには、コモン線を介して固定駆動もしくは反転（交流）駆動するコモン電圧（対向電極電圧）が各画素セル７０共通に与えられる。

また、画素容量７６の他方の電極７６ｂが、容量線９８に対して各画素セル７０に共通に接続される。電極７６ｂには、容量線９８を介して固定駆動する基準電圧（対向電極電圧）が各画素セル７０共通に与えられる。この基準電圧は、液晶セル７４の対向電極７４ｂと同様にコモン電圧であってもよいし、接地（ＧＮＤ）電圧としてもよい。

図５は、図４に示した画素セル７０を駆動する一手法を説明するタイミングチャートである。画素信号Ｖsig としては、液晶層に印加する電圧の極性を周期的に反転させる交流化駆動を行なうべく、基準電極としての対向電極７４ｂに一定のコモン電圧（対向電極電圧）Ｖcom を印加し、画素電極７４ａに正極性と負極性の信号電圧を印加するべく、コモン電圧Ｖcom に対して、大きさがＶａの正負の電圧（全体で２Ｖａの大きさ）を供給する。すなわち、図５に示す画素セル７０の駆動方法では、画素セル７０内でデータ反転ができないため、画素信号Ｖsig を外部のドライバでコモン電圧Ｖcom に対してデータ反転して入力することが必要である。たとえば、図示した例では、時刻ｔ６３で＋Ｖａに遷移し、時刻ｔ７３で−Ｖａに遷移している。ここで、交流化駆動を行なう目的は、直流電圧が液晶に印加されることによる劣化を防止するためである。

ここで、画素スイッチ１つと画素容量１つの計２素子で構成されている画素セル７０を駆動する場合、典型的には、画素トランジスタ７２のゲート電極７２Ｇは、走査線９２に供給されるゲート駆動信号Ｖｇ72により制御される。

具体的には、図５に示すように、ゲート駆動信号Ｖｇ72がＨ（ハイ）レベルとなると（ｔ６４〜ｔ６６，ｔ７４〜ｔ７６）、画素トランジスタ７２は導通状態となり、画素トランジスタ７２を介して、信号線９４に供給される画素信号Ｖsig の電位が画素容量７６にサンプリングされ、画素トランジスタ７２のソース電極７２Ｓの電位Ｖｓ72が画素信号Ｖsig の電位と略同じにされる（ｔ６５，ｔ７５）。すなわち、書き込まれた画素信号は液晶セル７４や画素容量７６に電荷として蓄積され、電荷が蓄積された液晶によって画素電極の表面で反射される投射光が変調され、表示が行なわれる。この表示は次に書き換えられるまで保持される。

この画素セル７０の構造や駆動方法は最も単純なものではあるが、画素トランジスタ７２のドレイン電極７２Ｄ、ソース電極７２Ｓ、および画素容量７６が信号線９４を介して駆動されるため、入力映像信号の振幅をＶａとした場合には、画素トランジスタ７２のソース電位Ｖｓ72とドレイン電位Ｖｄ72は、２×Ｖａ以上となる。したがって、画素トランジスタ７２は、少なくとも２×Ｖａボルト以上のゲート耐圧Ｖ_GSS やソース・ドレイン耐圧Ｖ_DSS が必要となる。

つまり、前述した交流化駆動方法では、駆動回路として使用される画素トランジスタ７２は、正極性側の最高電圧と負極性側の最低電圧の電位差に耐えるよう高耐圧なものである必要がある。また、画素トランジスタ７２のオン／オフを制御するゲート駆動信号Ｖｇ72（走査信号）も高電圧が必要になる。

ところが高耐圧回路では、回路を構成する各部を微細に形成することが困難であり回路規模が大きくなってしまう。画素数の増加を要求されても、限られた画素の面積内に、ＦＥＴなどのアクティブ素子の最小レイアウト設計ルールにより、画素セルの最小サイズまでが決まってしまう。画素スイッチとして用いる高耐圧な構成を形成することが困難であり、前述した交流化駆動方法では、画素セルサイズを縮小する（画素の小型化）という目的には不向きであり、チップサイズの小型化は困難である。

このような問題を解消する一手法として提案されたのが特許文献２に記載の技術である。特許文献２に記載の技術は、画素容量に画素電位制御信号を供給して画素電極の電圧を変動させることにより、低耐圧の駆動回路で交流化駆動を可能とし、画素サイズおよび駆動回路の回路規模を小さくし高速駆動を可能にしている。

図６は、特許文献２に示される、画素容量の片側の端子を交流駆動する構成とした画素セルの等価回路を示す図である。この画素セル８０は、図４に示した構造と同様に、ＮＭＯＳ型の画素トランジスタ８２と、この画素トランジスタ８２のソース電極８２Ｓに画素電極８４ａが接続された液晶セル８４と、画素トランジスタ８２のソース電極８２Ｓに一方の電極８６ａが接続された画素容量８６とを有する構成となっている。

回路構成上は図４に示したものと相違ないが、画素容量８６の他方の電極８６ｂには、この電極８６ｂを交流駆動する画素電位制御信号Ｖcsが容量線９８を介して供給され、これによって画素電極８４ａの電圧を変動させるようにしている点が異なる。

図７は、図６に示した画素セル８０を駆動する一手法を説明するタイミングチャートである。図７において、時刻ｔ８０から時刻ｔ９０までの期間が入力映像信号に対応する画素信号Ｖsig が正極性用入力信号モード時、すなわちソース電極３２Ｓの電位Ｖｓ32が正極性となる正極性モード時である。

入力映像信号振幅をＶａとした場合、画素トランジスタ８２のゲート電極８２Ｇは、走査線９２に供給されるゲート駆動信号Ｖｇ82により制御される。

具体的には、図７に示すように、時刻ｔ８２にて画素電位制御信号Ｖcsとして交流駆動における低電圧側（たとえばＧＮＤレベル）を出力する。次に、この状態で、走査信号としてのゲート駆動信号Ｖｇ82がＨ（ハイ）レベルとなると（ｔ８４〜ｔ８６）、画素トランジスタ８２は導通状態（オン状態）となり、画素トランジスタ８２を介して、信号線９４に供給される画素信号Ｖsig の電位が画素容量８６にサンプリングされ、画素トランジスタ８２のソース電極８２Ｓの電位Ｖｓ82が画素信号Ｖsig の電位と略同じにされる。

次に、サンプリング終了後には、走査信号としてのゲート駆動信号Ｖｇ82をＬ（ロー）レベルにする（ｔ８６）。すると、画素トランジスタ８２は非道通状態（オフ状態）となり、画素電極８４ａは電圧を供給する信号線９４から切り離された状態になる。液晶表示装置は画素電極８４ａに書き込まれた電圧Ｖａに従った階調を表示する。

このサンプリング終了後には、さらに、画素容量８６の他方の電極８６ｂに接続された容量線９８に供給する画素電位制御信号Ｖcsを、交流駆動における高電圧側（たとえばコモン電圧Ｖcom ）に昇圧する（ｔ８８）。

画素電位制御信号ＶcsをＧＮＤからコモン電圧Ｖcom に変動させると、画素容量８６が結合容量の役割を果たし、画素電位制御信号Ｖcsの変動振幅に従い、画素電極８４ａの電位すなわち画素トランジスタ８２のソース電極７２Ｓの電位Ｖｓ82をコモン電圧Ｖcom 分だけ上げることができる。これにより、コモン電圧Ｖcom に対して正極性の電圧Ｖａを画素セル８０内に作り出すことができる。

次に、時刻ｔ９０以降の入力映像信号に対応する画素信号Ｖsig が負極性用入力信号モード時、すなわちソース電極３２Ｓの電位Ｖｓ32が負極性となる負極性モード時には、画素電位制御信号Ｖcsをコモン電圧Ｖcom にした状態で、走査信号としてのゲート駆動信号Ｖｇ82をＨ（ハイ）レベルにする（ｔ９４〜ｔ９６）。

すると、画素トランジスタ８２は導通状態（オン状態）となり、画素トランジスタ８２を介して、信号線９４に供給される画素信号Ｖsig の電位が画素容量８６にサンプリングされ、画素トランジスタ８２のソース電極８２ｓの電位Ｖｓ82が画素信号Ｖsig の電位（たとえばコモン電圧Ｖcom −入力映像信号振幅Ｖａ）と略同じにされる。これにより、コモン電圧Ｖcom に対して負極性の電圧Ｖａを画素セル８０内に作り出すことができる。このとき、画素トランジスタ８２のソース電極８２ｓに印加される電位Ｖｓ82は従来と同じく２×Ｖａボルト以上である。

このようにして、コモン電圧Ｖcom に対して正極性と負極性の信号を作り出すと、液晶セル８４の周辺回路を低耐圧の素子で形成することが可能となり、画素サイズや駆動回路の回路規模を小さくすることができる。

すなわち、画素トランジスタ８２のドレイン電極８２ｄに接続される信号線９４の振幅はコモン電圧Ｖcom や映像信号振幅Ｖａ以下で済むようになり、画素トランジスタ８２のドレイン電極８２ｄに印加される電位Ｖｄ82はコモン電圧Ｖcom 以下に下げることができ、画素トランジスタ８２の耐圧を下げることで画素トランジスタ８２のサイズを小さくできる。当然に、図示しない電圧選択回路から信号線９４に供給する画素信号Ｖsig は正極性側の狭い振幅の信号であるため、電圧選択回路も低耐圧の回路とすることができる。さらに電圧選択回路が低電圧で駆動できれば、シフトレジスタやその他の周辺回路も低耐圧の回路で済むようになり、液晶表示装置全体として低耐圧の回路による構成ができる。

しかしながら、画素トランジスタ８２のソース電極８２ｓに印加される電位Ｖｓ８２は、依然として、従来と同じく２×Ｖａボルト以上が必要となる上に、画素トランジスタ８２のドレイン電極８２ｄとソース電極８２ｓ間には（２Ｖａ−Ｖcom）〜（−２Ｖａ）の範囲の電圧が印加されることになり、画素トランジスタ８２のソースとドレイン間のブレイクダウン電圧を下げることはできない。

加えて、入力映像信号振幅Ｖａに対応する画素信号Ｖsig の駆動波形を、画素電位制御信号Ｖcsによる交流駆動周期に応じて、“ＧＮＤ＋Ｖａ”と“コモン電圧Ｖcom −Ｖａ”とに変化させる必要があり、専用のドライバＩＣの開発が必須となる問題がある。図５の駆動方式における画素信号Ｖsig をコモン電圧Ｖcom に対してデータ反転して入力するためのドライバよりは、複雑な回路構成が必要になる。

本発明は、上記事情に鑑みてなされたものであり、低耐圧の駆動ができ、画素サイズの回路規模を小さくすることのできる新たな仕組みを提供することを目的とする。たとえば、低耐圧の駆動回路で交流化駆動を実現しつつ、画素信号を信号線に供給するためのドライバに特殊な回路を必要としない新規な画素セルの構造とその駆動手法を提供することを目的とする。

本発明に係る半導体装置の駆動方法は、スイッチ手段と記憶素子とを含む複数のセルが基板上に配置され、第１の記憶素子（書込容量）を形成するように形成された書込電極および対向電極と、第２の記憶素子を形成するように、一方の電極が書込電極と接続され、かつ他方の電極がスイッチ手段の出力端側に接続された保持容量とを備えた半導体装置において、セル内の保持容量の片側の電極を書込容量の一方の書込電極と接続し、保持容量の他方の電極をスイッチ手段と接続し、スイッチ手段と保持容量とを介して入力信号に応じた電位を書込容量にサンプリングするようにした。好ましくは、入力信号に応じた交流電位を書込容量にサンプリングする。

より具体的には、スイッチ手段のオン／オフ制御により、信号線を介して供給される信号を記憶素子に書き込む半導体装置の駆動方法であって、信号を信号線に供給状態とするとともにスイッチ手段をオン状態にすることで、信号線を介して供給される信号を保持容量を介して第１の記憶素子に書き込む正極性信号書込みステップと、信号を供給状態に維持したままでスイッチ手段をオフ状態にすることで、信号線を介して供給される信号を第１の記憶素子に保持させる正極性信号保持ステップとを有するものとする。

さらに、信号を供給状態に維持したままでスイッチ手段を一旦オン状態にし、この後、スイッチ手段をオン状態に維持したままで、信号を非供給状態にすることで、信号線を介して供給される信号と逆極性の信号を第１の記憶素子に書き込む負極性信号書込みステップと、信号を非供給状態に維持しつつスイッチ手段をオフ状態にすることで、信号線を介して供給される信号と逆極性の信号を第１の記憶素子に保持させる負極性信号保持ステップとを有するものとする。

また、本発明に係る半導体装置の駆動装置は、前記本発明に係る半導体装置の駆動方法を実施するのに好適な装置であって、上述の各ステップを繰返し実行する制御部を備えるものとした。

また、本発明に係る半導体装置は、前記本発明に係る半導体装置の駆動方法が適用される装置であって、表示機能に関わる組成物と、第１の記憶素子を形成するように、表示機能に関わる組成物を挟むように形成された書込電極および対向電極と、第２の記憶素子を形成するように、一方の電極が前記書込電極と接続され、かつ他方の電極がスイッチ手段の出力端側に接続された保持容量とを備え、第２の記憶素子の一方の端子は第１の記憶素子を形成する書込電極に接続され、第２の記憶素子の他方の端子は、スイッチ手段を介して信号線と接続されているものとした。

より具体的には、記憶素子の一方の端子は第１のスイッチ手段を介して所定の電圧を供給する電圧供給線に接続され、記憶素子の他方の端子は第２のスイッチ手段を介して信号線と接続されているものとする。

また従属項に記載された発明は、本発明に係る半導体装置のさらなる有利な具体例を規定する。

たとえば、スイッチ手段をオン／オフ制御する制御信号をスイッチ手段に供給する制御部も同一の基板上にさらに備えた一体構成のものであるのがよい。

また、制御部は、前述のステップに従ってスイッチ手段をオン／オフ制御する際には、電圧供給線には、常時、所定の固定電圧を印加するのが好ましい。

本発明によれば、セル内の保持容量の片側の電極を書込容量の一方の書込電極と接続し、保持容量の他方の電極をスイッチ手段と接続し、スイッチ手段と保持容量を介して入力信号に応じた電位を書込容量にサンプリングするようにしたので、詳細は後述するが、セルへ印加される電位を入力信号に応じた最小の電位に抑えることができる。特許文献１，２の従来構成では入力映像信号振幅Ｖａに対して２倍の耐圧を必要としていたものを、概ね入力映像信号振幅Ｖａと同程度の耐圧で済むようになる。

これにより、セルで使用するスイッチ用のトランジスタの耐圧を下げることでセルを小型化することができることに加えて、信号供給用のドライバで使用する素子の耐圧も下げることができ、その駆動手法もシンプルなものでよく、装置全体のコストを低減することができるようになる。

以下、図面を参照して本発明の実施形態について詳細に説明する。

＜液晶表示装置の全体構成＞
図１は、本発明に係る駆動装置を適用した、たとえば電気光学素子として液晶セルを用いてなる液晶表示装置の一実施形態の全体構成の概略を示す図である。

図１に示すように、液晶表示装置１は、基板２の上に、画素アレイ部３、第１の制御部である垂直駆動部５、第２の制御部である水平駆動部６、レベルシフタ部（Ｌ／Ｓ）７、外部接続用の端子部（パッド部）８などが集積形成されている。すなわち、垂直駆動部５、水平駆動部６、およびレベルシフタ部７などの周辺駆動回路が、画素アレイ部３と同一の基板２上に形成された構成となっている。

画素アレイ部３は、左右両側から垂直駆動部５で駆動されるようになっている。端子部８には、液晶表示装置１の外部に配された駆動ＩＣから、種々のパルス信号が供給されるようになっている。

一例としては、シフトスタートパルスＩＮの他に、クロックパルスＣＫおよびクロックパルスｘＣＫ（ＣＫを論理反転したもの）、スタンバイ信号ＳＴＢ（あるいはＳＴＢを論理反転したｘＳＴＢ）、イネーブルパルスＥＮなど必要なパルス信号が供給される。

端子部８の各端子は、配線９を介し、垂直駆動部５や水平駆動部６に接続されるようになっている。たとえば、端子部８に供給された各パルスは、レベルシフタ部７で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部５や水平駆動部６に供給される。

なお、図示した例では、垂直駆動部５のみがレベルシフタ部７を介するようにしている。垂直駆動部５は線順次で画素アレイ部３を走査するとともに、これに同期して水平駆動部６が画像信号を画素アレイ部３に書き込む。

画素アレイ部３は、図示を割愛するが、１対の基板２と両者の間に保持された液晶とを備えたパネル構造を有する。たとえば、画素トランジスタなどを含む画素が、透明絶縁基板、たとえば第１のガラス基板（駆動側基板）上に行列状に２次元配置され、この画素配列に対して行ごとに走査線が配線されるとともに、列ごとに信号線が配線された構成となっている。第１のガラス基板は、第２のガラス基板（対向側基板）と所定の間隙を持って対向配置されるとともに、図示しないシール剤を介して貼り合わされている。そして、そのシール剤の位置よりも内側の領域に液晶材料が封入されることになる。

画素アレイ部３には、走査線（ゲート線）１２と信号線（データ線）１４が形成されている。両者の交差部には画素電極とこれを駆動する薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）が形成される。画素電極と薄膜トランジスタの組み合わせで画素セル３０を構成する。また本実施形態特有の構成として、プリチャージ線１８も形成されている。

垂直駆動部５は、走査線１２を介して各画素セル３０を順次選択する。水平駆動部６は、選択された画素セル３０に対し信号線１４を介して画像信号を書き込む。

たとえば、垂直駆動部５は、論理ゲートの組合せ（ラッチも含む）によって構成され、画素アレイ部３の各画素セル３０を行単位で選択する。なお、図１では、画素アレイ部３の一方側にのみ垂直駆動部５を配置する構成を示しているが、画素アレイ部３を挟んで左右両側に垂直駆動部５を配置する構成を採ることも可能である。

水平駆動部６は、シフトレジスタやサンプリングスイッチ（水平スイッチ）などによって構成され、垂直駆動部５によって選択された行の各画素セル３０に対して画素単位で映像信号を書き込む。

なお、ここでは、選択行の各画素セル３０に対して映像信号を画素単位で書き込む点順次駆動を例に挙げたが、選択行の各画素セル３０に対して映像信号を行単位で書き込む線順次駆動を採ることも可能である。

＜画素セルの回路構成＞
図２は、画素アレイ部３を構成する各画素セル３０（画素回路）の回路構成の一例を示す回路図である。図２から明らかなように、画素セル３０は、たとえば薄膜トランジスタ（ＴＦＴ）などで構成されたＮＭＯＳ型の２つの画素トランジスタ３２，３３と、画素トランジスタ３２のソース電極３２Ｓに画素電極３４ａが接続された液晶セル３４と、液晶セル３４と並列にデータの保持時間を長くするための保持容量である画素容量３６とを有する構成となっている。ここで、液晶セル３４は、画素電極３４ａとこれに対向して形成される対向電極３４ｂとの間で発生する書込容量としての液晶容量を意味する。

第１の画素スイッチである画素トランジスタ３２は、ゲート電極３２Ｇが、第１の走査線１２ａに接続され、ドレイン電極３２Ｄが所定の電圧を供給するための電圧供給線であるプリチャージ線１８に接続されている。ドレイン電極３２Ｄには、プリチャージ線１８を介して画素トランジスタ３２，３３をオン／オフ制御する際にも常時固定電圧で駆動するための基準電圧（以下プリチャージ電圧Ｖｐｃともいう）が各画素セル３０共通に与えられる。このプリチャージ電圧Ｖｐｃ、一例として、液晶セル３４の対向電極３４ｂと同様にコモン電圧とされる。

また、液晶セル３４の対向電極３４ｂが、図示しないコモン線に対して各画素セル３０に共通に接続される。そして、液晶セル３４の対向電極３４ｂには、コモン線を介して固定駆動するコモン電圧（対向電極電圧）が各画素セル７０共通に与えられる。

画素容量３６は、一方の電極３６ａは、画素電極３４ａおよび画素トランジスタ３２のソース電極３２Ｓに接続され、他方の電極３６ｂは、第２の画素スイッチである画素トランジスタ３３の出力端であるソース電極３３Sに接続されている。

第２の画素スイッチである画素トランジスタ３３は、制御端であるゲート電極３３Ｇが、第２の走査線１２ｂに接続され、入力端であるドレイン電極３３Ｄが信号線１４に接続されている。

このような構成の本実施形態の画素セル３０では、画素セル３０内の画素容量３６の一方の電極３６ａを画素電極３４ａと接続し、他方の電極３６ｂを画素トランジスタ３３と接続しておき、この画素トランジスタ３３を介して映像データを液晶セル３４や画素容量３６にサンプリングすることで、画素電極３４ａの電圧を変動させるようにしている点に特徴を有している。

たとえば、画素トランジスタ３２の導通および非導通は、ゲート電極３２Ｇに接続された第１の走査線１２ａを介してゲート駆動信号Ｖｇ32により制御される。ゲート駆動信号Ｖｇ32がＨ（ハイ）となったときに、画素トランジスタ３２は導通状態となり、ソース電極３２Ｓはプリチャージ線１８と接続される。これにより、液晶セル３４や画素容量３６が、画素トランジスタ３２を介して、プリチャージ線１８に供給されるプリチャージ電圧Ｖｐｃにサンプリングされる。

また、画素トランジスタ３３の導通および非導通は、ゲート電極３３Ｇに接続された第２の走査線１２ｂを介してゲート駆動信号Ｖｇ33により制御される。ゲート駆動信号Ｖｇ33がＨ（ハイ）となったときに、画素トランジスタ３３は導通状態となり、ソース電極３３Ｓは信号線１４と接続される。これにより、液晶セル３４や画素容量３６が、画素トランジスタ３３を介して、信号線１４に供給される画素信号Ｖsig にサンプリングされる。

上記の動作の組合せにより、画素電極３４ａと接続されているソース電極３２Ｓは、画素容量３６を介して交流駆動される。以下、その動作について詳細に説明する。

＜画素セルの駆動方法＞
図３は、図２に示した画素セル３０を駆動する一手法を説明するタイミングチャートである。ソース電極３２Ｓの電位Ｖｓ32が正極性となる正極性モード時は、期間ｔ１２〜ｔ２２である。

＜正極性モード；正極性信号書込みステップと正極性信号保持ステップ＞
図３に示すように、ソース電極３２Ｓの電位Ｖｓ32が正極性となる正極性モード時においては、入力映像信号振幅Ｖａのアクティブ期間内（ｔ１０〜ｔ２８）で、先ず、画素信号Ｖsig を停止した状態（最低電圧Ｖmin が信号線１４に供給）で、第１の走査信号としてのゲート駆動信号Ｖｇ32と第２の走査信号としてのゲート駆動信号Ｖｇ33とをともにＨ（ハイ）レベルとする（ｔ１２）。

すると、画素トランジスタ３２，３３がともに導通状態となり、ソース電極３２Ｓや画素容量３６の一方の電極３６ａは画素トランジスタ３２を介してプリチャージ線１８と接続されることでプリチャージ電圧Ｖｐｃ（ここではコモン電圧Ｖcom ）にサンプリングされる一方、画素容量３６の他方の電極３６ｂは、画素トランジスタ３３を介して信号線１４と接続されることで信号線１４に供給される画素信号Ｖsig （ここでは最低電圧Ｖmin ）にサンプリングされる。

次に、画素信号を液晶セル３４に書き込み保持させる。ただしこの際には、ゲート駆動信号Ｖｇ32を先にＬ（ロー）レベルに戻してから、ゲート駆動信号Ｖｇ33をＬ（ロー）レベルに戻す。これは、ゲート駆動信号Ｖｇ32を後でＬレベル戻してしまうと、折角画素信号を液晶セル３４に書き込もうとしても、その信号に応じた電位変化は画素容量３６の他方の電極３６ｂ側にのみ現われ、画素電極３４ａの電位を変化させることができないからである。

すなわち、先ず、第２の走査信号としてのゲート駆動信号Ｖｇ33をＨ（ハイ）レベルに維持した状態で、第１の走査信号としてのゲート駆動信号Ｖｇ32をＬ（ロー）レベルにするとともに入力映像信号振幅Ｖａに対応した画素信号Ｖsig （最低電圧Ｖmin ＋Ｖａ）を供給する（ｔ１４）。

これにより、画素トランジスタ３２がオフして、液晶セル３４や画素容量３６が、画素トランジスタ３３を介して、信号線１４に供給される画素信号Ｖsig （最低電圧Ｖmin ＋Ｖａ）にサンプリングされる。

このとき、画素容量３６の他方の電極３６ｂが、最低電圧Ｖmin から“最低電圧Ｖmin ＋Ｖａ”に変動するので、画素容量３６が結合容量の役割を果たし、画素トランジスタ３２がオフしているので、画素信号Ｖsig の変動振幅（＝Ｖａ）に従い、画素電極３４ａの電位すなわち画素トランジスタ３２のソース電極３２Ｓの電位Ｖｓ32を入力映像信号振幅Ｖａ分だけ上げることができる。よって、コモン電圧Ｖcom に対して正極性の電圧Ｖａを画素セル３０内に作り出すことができる。

次に、第１の走査信号としてのゲート駆動信号Ｖｇ32をＬ（ロー）レベルに維持しかつ入力映像信号振幅Ｖａに対応した画素信号Ｖsig （最低電圧Ｖmin ＋Ｖａ）を供給した状態で、第１の走査信号としてのゲート駆動信号Ｖｇ32をＬ（ロー）レベルにする（ｔ１６）。これにより、画素トランジスタ３３がオフする。すなわち、書き込まれた正極性の画素信号は、液晶セル３４や画素容量３６に電荷として蓄積され、電荷が蓄積された液晶によって画素電極の表面で反射される投射光が変調され、表示が行なわれる。この表示は次に書き換えられるまで保持される。

＜負極性モード；負極性信号書込みステップと負極性信号保持ステップ＞
次に、ソース電極３２Ｓの電位Ｖｓ32が負極性となる負極性モード時には、先ず、入力映像信号振幅Ｖａに対応した画素信号Ｖsig （最低電圧Ｖmin ＋Ｖａ）を供給した状態で、第１の走査信号としてのゲート駆動信号Ｖｇ32と第２の走査信号としてのゲート駆動信号Ｖｇ33とをともにＨ（ハイ）レベルとする（ｔ２２）。

すると画素トランジスタ３２，３３がともに導通状態となり、ソース電極３２Ｓや画素容量３６の一方の電極３６ａは画素トランジスタ３２を介してプリチャージ線１８と接続されることでプリチャージ電圧Ｖｐｃ（ここではコモン電圧Ｖcom ）にサンプリングされる一方、画素容量３６の他方の電極３６ｂは、画素トランジスタ３３を介して信号線１４と接続されることで信号線１４に供給される画素信号Ｖsig （ここでは最低電圧Ｖmin ＋Ｖａ）にサンプリングされる。

次に、第２の走査信号としてのゲート駆動信号Ｖｇ33をＨ（ハイ）レベルに維持した状態で、第１の走査信号としてのゲート駆動信号Ｖｇ32をＬ（ロー）レベルにするとともに画素信号Ｖsig を停止する（ｔ２４）。

このとき、信号線１４には、画素信号Ｖsig の最低電圧Ｖmin が供給される。これにより、画素トランジスタ３２がオフして、液晶セル３４や画素容量３６が、画素トランジスタ３３を介して、信号線１４に供給される画素信号Ｖsig （最低電圧Ｖmin ）にサンプリングされる。

また、このとき、画素容量３６の他方の電極３６ｂが、“最低電圧Ｖmin ＋Ｖａ”から最低電圧Ｖmin に変動するので、画素容量３６が結合容量の役割を果たし、画素トランジスタ３２がオフしているので、画素信号Ｖsig の変動振幅（＝Ｖａ）に従い、画素電極３４ａの電位すなわち画素トランジスタ３２のソース電極３２Ｓの電位Ｖｓ32を入力映像信号振幅Ｖａ分だけ下げることができる。よって、コモン電圧Ｖcom に対して負極性の電圧Ｖａを画素セル３０内に作り出すことができる。

画素セル３０内（液晶セル３４や画素容量３６）への負極性電圧の書込みが完了すると、第１の走査信号としてのゲート駆動信号Ｖｇ32および第２の走査信号としてのゲート駆動信号Ｖｇ33をともにＬ（ロー）レベルに維持した状態で、入力映像信号振幅Ｖａを停止させるとよい（ｔ２８）。書き込まれた負極性の画素信号は、液晶セル３４や画素容量３６に電荷として蓄積され、電荷が蓄積された液晶によって画素電極の表面で反射される投射光が変調され、表示が行なわれる。この表示は次に書き換えられるまで保持される。

このようにして、コモン電圧Ｖcom に対して正極性と負極性の信号を作り出すと、液晶セル３４の周辺回路を低耐圧の素子で形成することが可能となり、画素サイズや駆動回路の回路規模を小さくすることができる。

たとえば、入力映像信号の振幅をＶａとした場合に、画素トランジスタ３２のドレイン電極８２ｄに接続されるプリチャージ線１８の電位をコモン電圧Ｖcom に固定にすることができ、ドレイン電極３２ｄとソース電極３２ｓ間の電位差ＶDSを（＋Ｖａ）〜（−Ｖａ）の範囲に抑えることができる。こうすることで、画素トランジスタ３２のソースとドレイン間のブレイクダウン電圧を半分に下げることができ、画素トランジスタ３２自体を小型化することが可能になる。

同様に、画素トランジスタ３３のドレイン電極３３Ｄおよびソース電極３３Ｓには、入力映像信号振幅Ｖａの最大電圧までしか印加されないので、入力映像信号振幅Ｖａでしか振れないこととなり、２×Ｖａボルトを必要とせず、画素トランジスタ３３の耐圧を低くすることができる。

すなわち、本実施形態の画素セル３０の構成であれば、画素スイッチの素子数が増えるものの、画素セルへ印加される電位を最小に抑えることができ、何れも低耐圧の素子とすることができ、全体としては、画素セルサイズを縮小することができる。高精細化が進み画素数が増大しても、チップサイズを巨大化させず、半導体基板チップ、液晶表示装置、画像表示装置の価格増大を抑制することができる。

さらに、本実施形態の画素セル３０の構成であれば、図示しない電圧選択回路から信号線１４に供給する画素信号Ｖsig は入力映像信号振幅Ｖａで振ればよく、電圧選択回路も低耐圧の回路とすることができる。さらに電圧選択回路が低電圧で駆動できれば、シフトレジスタやその他の周辺回路も低耐圧の回路で済むようになり、液晶表示装置全体として低耐圧の回路による構成ができる。

加えて、特許文献２に記載の駆動手法とは異なり、画素電極３４ａを交流駆動するために、入力映像信号に対応する画素信号Ｖsig の駆動波形を、交流駆動に応じて反転させる必要もないため、汎用のＬＣＤドライバを駆動に用いることができる。また、新規にＬＣＤドライバを開発する場合であっても、通常のＬＣＤドライバを低耐圧化（小型化）することができ、液晶表示装置全体として低コスト化ができる。

映像信号のドライバ自体もシンプルな機能のまま、低電圧化＝低耐圧化（＝低価格化）することができ、液晶表示装置や画像表示装置のコスト削減を行なうことができる。

よって、画素セルで使用する画素スイッチ用のトランジスタの耐圧を下げることで画素セルを小型化することができることに加えて、映像信号供給用のドライバで使用する素子の耐圧も下げることができ、その駆動手法もシンプルなものでよく、液晶表示基板としてだけではなく、装置全体の低コスト化に大きな効果をもたらすことができる。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、上記実施形態では、画素スイッチをＮＭＯＳのみとしたが、ＰＭＯＳのみで構成してもよいし、ＮＭＯＳとＰＭＯＳを組み合わせた構成としてもよく、何れも、上記と同様の効果を得ることができる。

また、上記実施形態では、垂直駆動部５および水平駆動部６やその他の画素アレイ部３の周辺機能部で構成される駆動装置を、画素アレイ部３とともに基板２上に一体的に構成したものを例示したが、駆動装置と画素アレイ部３とが別の基板上に構成されたものであってもよい。

本発明に係る駆動装置を適用した液晶表示装置の一実施形態の全体構成の概略を示す図である。 画素アレイ部を構成する各画素セルの回路構成の一例を示す回路図である。 図２に示した画素セルを駆動する一手法を説明するタイミングチャートである。 一般的な画素セルの等価回路を示す図である。 図４に示した画素セルを駆動する一手法を説明するタイミングチャートである。 画素容量の片側の端子を交流駆動する構成とした画素セルの等価回路を示す図である。 図６に示した画素セルを駆動する一手法を説明するタイミングチャートである。

符号の説明

１…液晶表示装置、２…基板、３…画素アレイ部、５…垂直駆動部、６…水平駆動部、７…レベルシフタ部、８…端子部、１２，１２ａ，１２ｂ…走査線、１４…信号線、１８…プリチャージ線、３０…画素セル３０、３２，３３…画素トランジスタ、３４…液晶セル、３４ａ…画素電極、３４ｂ…対向電極、３６…画素容量、３６ａ，３５ｂ…電極

Claims (11)

1. スイッチ手段と記憶素子とを含む複数のセルが基板上に配置され、前記スイッチ手段のオン／オフ制御により、信号線を介して供給される信号を前記記憶素子に書き込む半導体装置であって、
   表示機能に関わる組成物と、
   第１の前記記憶素子であって、前記表示機能に関わる組成物を挟むように形成された書込電極および対向電極を有する書込容量と、
   第２の前記記憶素子であって、一方の電極が前記書込電極と接続され、かつ他方の電極が前記スイッチ手段の出力端側に接続された保持容量と
   を備えており、
   前記保持容量の一方の電極は、前記書込容量を形成する前記書込電極に接続され、
   前記第２の記憶素子の他方の電極は、前記スイッチ手段を介して前記信号線と接続されている
   ことを特徴とする半導体装置。
2. 前記スイッチ手段をオン／オフ制御する制御信号を前記スイッチ手段に供給する制御部
   を前記基板上にさらに備えたことを特徴とする請求項１に記載の半導体装置。
3. 前記信号を供給状態とするとともに前記スイッチ手段をオン状態にすることで、前記信号線を介して供給される信号を前記保持容量を介して前記第１の記憶素子に書き込み、
   前記信号を供給状態に維持したままで前記スイッチ手段をオフ状態にすることで、前記信号線を介して供給される信号を前記第１の記憶素子に保持させ、
   前記信号を供給状態に維持したままで前記スイッチ手段を一旦オン状態にし、この後、前記スイッチ手段をオン状態に維持したままで、前記信号を非供給状態にすることで、前記信号線を介して供給される信号と逆極性の信号を前記第１の記憶素子に書き込み、
   前記信号を非供給状態に維持しつつ、前記スイッチ手段をオフ状態にすることで、前記信号線を介して供給される信号と逆極性の信号を前記第１の記憶素子に保持させる
   ように前記制御部が制御を行なう
   ことを特徴とする請求項２に記載の半導体装置。
4. スイッチ手段と記憶素子とを含む複数のセルが基板上に配置され、前記スイッチ手段のオン／オフ制御により、信号線を介して供給される信号を前記記憶素子に書き込む半導体装置であって、
   前記記憶素子の一方の電極は、第１の前記スイッチ手段を介して所定の電圧を供給する電圧供給線に接続され、
   前記記憶素子の他方の電極は、第２の前記スイッチ手段を介して前記信号線と接続されている
   ことを特徴とする半導体装置。
5. 表示機能に関わる組成物と、
   第１の前記記憶素子であって、前記表示機能に関わる組成物を挟むように形成された書込電極および対向電極を有する書込容量と、
   第２の前記記憶素子であって、一方の電極が前記書込電極と接続され、かつ他方の電極が前記スイッチ手段の出力端側に接続された保持容量と
   とを備えたことを特徴とする請求項４に記載の半導体装置。
6. 前記第１のスイッチ手段および前記第２のスイッチ手段をオン／オフ制御する各制御信号を前記スイッチ手段に供給する第１の制御部と、
   前記第１のスイッチ手段および前記第２のスイッチ手段のオン／オフ状態に応じて、前記信号線に前記信号に対応する所定の電圧を印加する第２の制御部と
   を前記基板上にさらに備えたことを特徴とする請求項４に記載の半導体装置。
7. 前記信号を非供給状態としつつ、前記第１のスイッチ手段および前記第２のスイッチ手段をともにオン状態とし、
   次に、前記第２のスイッチ手段をオン状態に維持しつつ、前記信号を供給状態とするとともに、前記第１のスイッチ手段をオフ状態にすることで、前記信号線を介して供給される信号を前記記憶素子に書き込み、
   次に、前記信号を供給状態とするとともに前記第１のスイッチ手段をオフ状態に維持しつつ、前記第２のスイッチ手段をオフ状態にすることで、前記信号線を介して供給される信号を前記記憶素子に保持させる
   ように前記第１の制御部と前記第２の制御部とが協働して制御を行なう
   ことを特徴とする請求項６に記載の半導体装置。
8. 前記信号線を介して供給される信号が前記記憶素子に保持された状態で、前記信号を供給状態としつつ、前記第１のスイッチ手段および前記第２のスイッチ手段をともにオン状態とし、
   次に、前記第２のスイッチ手段をオン状態に維持しつつ、前記信号を非供給状態とするとともに、前記第１のスイッチ手段をオフ状態にすることで、前記信号線を介して供給される信号と逆極性の信号を前記記憶素子に書き込み、
   次に、前記信号を非供給状態とするとともに前記第１のスイッチ手段をオフ状態に維持しつつ、前記第２のスイッチ手段をオフ状態にすることで、前記信号線を介して供給される信号と逆極性の信号を前記記憶素子に保持させる
   ことを特徴とする請求項７に記載の半導体装置。
9. 前記電圧供給線には、前記第１のスイッチ手段および前記第２のスイッチ手段をオン／オフ制御する際、常時、所定の固定電圧を印加する
   ことを特徴とする請求項４に記載の半導体装置。
10. スイッチ手段と記憶素子とを含む複数のセルが基板上に配置され、第１の前記記憶素子を形成するように形成された書込電極および対向電極と、第２の前記記憶素子を形成するように、一方の電極が前記書込電極と接続され、かつ他方の電極が前記スイッチ手段の出力端側に接続された保持容量とを備えた半導体装置において、前記スイッチ手段のオン／オフ制御により、信号線を介して供給される信号を前記記憶素子に書き込む半導体装置の駆動方法であって、
    前記信号を供給状態とするとともに前記スイッチ手段をオン状態にすることで、前記信号線を介して供給される信号を前記保持容量を介して前記第１の記憶素子に書き込む正極性信号書込みステップと、
    前記信号を供給状態に維持したままで前記スイッチ手段をオフ状態にすることで、前記信号線を介して供給される信号を前記第１の記憶素子に保持させる正極性信号保持ステップと、
    前記信号を供給状態に維持したままで前記スイッチ手段を一旦オン状態にし、この後、前記スイッチ手段をオン状態に維持したままで、前記信号を非供給状態にすることで、前記信号線を介して供給される信号と逆極性の信号を前記第１の記憶素子に書き込む負極性信号書込みステップと、
    前記信号を非供給状態に維持しつつ、前記スイッチ手段をオフ状態にすることで、前記信号線を介して供給される信号と逆極性の信号を前記第１の記憶素子に保持させる負極性信号保持ステップと
    を有することを特徴とする半導体装置の駆動方法。
11. スイッチ手段と記憶素子とを含む複数のセルが基板上に配置され、第１の前記記憶素子を形成するように形成された書込電極および対向電極と、第２の前記記憶素子を形成するように、一方の電極が前記書込電極と接続され、かつ他方の電極が前記スイッチ手段の出力端側に接続された保持容量とを備えた半導体装置を駆動する駆動装置であって、
    前記信号を供給状態とするとともに前記スイッチ手段をオン状態にすることで、前記信号線を介して供給される信号を前記保持容量を介して前記第１の記憶素子に書き込み、
    前記信号を供給状態に維持したままで前記スイッチ手段をオフ状態にすることで、前記信号線を介して供給される信号を前記第１の記憶素子に保持させ、
    前記信号を供給状態に維持したままで前記スイッチ手段を一旦オン状態にし、この後、前記スイッチ手段をオン状態に維持したままで、前記信号を非供給状態にすることで、前記信号線を介して供給される信号と逆極性の信号を前記第１の記憶素子に書き込み、
    前記信号を非供給状態に維持しつつ、前記スイッチ手段をオフ状態にすることで、前記信号線を介して供給される信号と逆極性の信号を前記第１の記憶素子に保持させる制御部
    を備えたことを特徴とする半導体装置の駆動装置。
    

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