JP2019191236A - 表示装置 - Google Patents

Abstract

【課題】表示装置に関し、デザインの自由度が向上するよう額縁領域の狭小化を実現する。【解決手段】各画素グループがＫ個（Ｋは２以上の整数）の画素形成部ＰＩＸによって形成されるように、画像表示部内の複数の画素形成部ＰＩＸをグループ化する。各画素グループを形成するＫ個の画素形成部ＰＩＸは、同じソースバスラインＳＬに接続される。各画素形成部ＰＩＸには、対応するソースバスラインＳＬと画素電極１３との電気的な接続状態を制御するための接続制御トランジスタ１２が設けられる。各画素グループを形成するＫ個の画素形成部に含まれるＫ個の接続制御トランジスタ１２は、互いに異なる期間にオン状態となるように制御される。ソースドライバは、各水平走査期間に各ソースバスラインＳＬに時分割で映像信号を印加する。【選択図】図１

Description

以下の開示は、表示装置に関し、特に、映像信号線を時分割で駆動する表示装置に関する。

表示装置に関し、近年、表示画像の高解像度化・高精細化の進展が顕著である。高解像度化を行うためには映像信号を伝達する映像信号線（ソースバスライン）の本数を増やす必要がある。これに関し、例えば一般的な液晶表示装置では、ＩＣチップ等の形態で額縁領域に実装されるソースドライバによって、表示領域内の映像信号線に映像信号が供給される。このため、高解像度化が進展すると、ソースドライバを実装する領域に膨大な数のパッド（ソースドライバから表示領域内へと映像信号を入力するためのパッド）９１を設ける必要性が生じる（図１０参照）。また、パッド９１から表示領域までの配線用の領域９２も確保しなければならない。以上のことから、高解像度化が進展するにつれて、額縁領域をより広くする必要性が生じ、デザインの自由度が低下する。

以上のような状況に鑑み、「２本以上の映像信号線を１組として映像信号線をグループ化し、各グループを構成する複数の映像信号線にソースドライバの１つの出力端子（パッド）を割り当て、各水平走査期間に各グループを構成する複数の映像信号線を時分割で駆動する」という駆動方式が提案されている。このような駆動方式は「ＳＳＤ方式」と呼ばれている。なお、ＳＳＤは“Ｓｏｕｒｃｅ Ｓｈａｒｅｄ Ｄｒｉｖｉｎｇ”の略である。このようなＳＳＤ方式は、ソースドライバの出力端子と映像信号線との間にデマルチプレクサ回路を設けることによって実現される。ＳＳＤ方式を採用する液晶表示装置の発明は、例えば特開２００９−２２４８６９号公報に開示されている。ＳＳＤ方式を採用すると、ソースドライバに必要とされる出力端子の数が削減されるので、額縁領域の狭小化が可能となる。

特開２００９−２２４８６９号公報

ところが、特開２００９−２２４８６９号公報に開示された液晶表示装置によれば、デマルチプレクサ回路を構成する多数のスイッチング素子（ＴＦＴ）が額縁領域に設けられる。これら多数のスイッチング素子の存在がデザインの自由度の向上を妨げている。また、特に近年、車載用途の表示装置など矩形以外の形状を有する表示装置の需要が高まっている。この観点からも、表示装置のデザインの自由度が向上するよう、額縁領域の狭小化の実現が強く要求されている。

そこで、以下の開示は、表示装置に関し、デザインの自由度が向上するよう額縁領域の狭小化を実現することを目的とする。

いくつかの実施形態による表示装置は、複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、それぞれが前記複数の映像信号線の１つと前記複数の走査信号線の１つとに接続される複数の画素形成部とを含む画像表示部と、前記複数の映像信号線に映像信号を印加する映像信号線駆動回路と、前記複数の走査信号線に走査信号を印加する走査信号線駆動回路とを備える表示装置であって、
前記複数の画素形成部は、各画素グループがＫ個（Ｋは２以上の整数）の画素形成部によって形成されるようにグループ化され、
各画素グループを形成するＫ個の画素形成部は、同じ映像信号線に接続され、
各画素形成部は、
容量を形成する電極の１つとしての画素電極と、
対応する映像信号線と前記画素電極との電気的な接続状態を制御するための接続制御トランジスタと
を含み、
各画素グループを形成するＫ個の画素形成部に含まれるＫ個の接続制御トランジスタは、互いに異なる期間にオン状態となり、
前記映像信号線駆動回路は、各水平走査期間に各映像信号線に時分割で映像信号を印加する。

いくつかの実施形態による表示装置によれば、Ｋ個（Ｋは２以上の整数）の画素形成部によって１つの画素グループが形成され、各画素グループを形成するＫ個の画素形成部は同じ映像信号線に接続されている。また、各画素形成部は、対応する映像信号線と画素電極との電気的な接続状態を制御するための接続制御トランジスタを含んでいる。このような構成において、各画素グループを形成するＫ個の画素形成部に含まれるＫ個の接続制御トランジスタは、互いに異なる期間にオン状態となる。これにより、１つの映像信号線に印加される映像信号で各画素グループを形成するＫ個の画素形成部に対して所望の充電を行うことが可能となる。ここで、映像信号を振り分けるために機能する接続制御トランジスタが画像表示部内に設けられており、映像信号を振り分けるためのスイッチング素子（トランジスタなど）を額縁領域に設ける必要がない。従って、映像信号線の時分割駆動を行う表示装置に関し、従来よりも額縁領域を狭くすることが可能となる。すなわち、デザインの自由度を損なうことなく表示装置の高解像度化を行うことが可能となる。以上のように、表示装置に関し、デザインの自由度が向上するよう額縁領域の狭小化を実現することができる。

第１の実施形態において、画素グループの構成を示す回路図である。 上記第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、画像表示部および額縁領域の構成を示す図である。 上記第１の実施形態において、１つの画素形成部の構成を示す回路図である。 上記第１の実施形態において、駆動方法について説明するためのタイミングチャートである。 上記第１の実施形態において、効果について説明するための図である。 第２の実施形態において、画像表示部および額縁領域の構成を示す図である。 上記第２の実施形態において、画素グループの構成を示す回路図である。 上記第２の実施形態において、駆動方法について説明するためのタイミングチャートである。 額縁領域について説明するための図である。

以下、実施形態について説明する。なお、ｎチャネル型トランジスタに関してはドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン，他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。また、ゲート端子は制御端子に相当し、ドレイン端子は第１導通端子に相当し、ソース端子は第２導通端子に相当する。

＜１．第１の実施形態＞
＜１．１ 全体構成および動作概要＞
図２は、第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、絶縁性の２枚のガラス基板によって構成されている。一方のガラス基板はアレイ基板と呼ばれており、他方のガラス基板は対向基板と呼ばれている。アレイ基板と対向基板とは、例えばシール材によって貼り合わせられている。アレイ基板の面積は対向基板の面積よりも大きい。従って、アレイ基板上の領域には、対向基板とは対向していない領域である額縁領域６が存在する。また、本明細書では、アレイ基板と対向基板とが完全に対向している領域（図２において符号５を付した領域）のことを「表示領域」という。

図２に示すように、この液晶表示装置は、機能的には、画像表示部１０とゲートドライバ（走査信号線駆動回路）２０とソースドライバ（映像信号線駆動回路）３０と表示制御回路４０とを備えている。画像表示部１０とゲートドライバ２０とは、表示領域５に設けられている。すなわち、画像表示部１０とゲートドライバ２０とはアレイ基板上にモノリシックに形成されている。ソースドライバ３０は、例えばＩＣチップの形態で、額縁領域６に設けられている。表示制御回路４０は、例えば、２枚のガラス基板とは別の基板上に設けられている。

画像表示部１０には、複数本のゲートバスライン（走査信号線）ＧＬと複数本のソースバスライン（映像信号線）ＳＬと後述する複数本の接続制御ライン（図２では不図示）とが配設されている。また、画像表示部１０には、画素を形成する複数個の画素形成部がマトリクス状に設けられている（図２では不図示）。なお、画像表示部１０のより詳細な構成については後述する。

表示制御回路４０は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、ソースドライバ３０の動作を制御するためのソース制御信号ＳＣＴＬと、ゲートドライバ２０の動作を制御するためのゲート制御信号ＧＣＴＬと、後述する接続制御信号ＳＥＬとを出力する。なお、ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号およびゲートクロック信号が含まれており、ソース制御信号ＳＣＴＬには、ソーススタートパルス信号，ソースクロック信号，およびラッチストローブ信号が含まれている。

ゲートドライバ２０は、表示制御回路４０から送られるゲート制御信号ＧＣＴＬに基づいて、アクティブな走査信号の各ゲートバスラインＧＬへの印加を１垂直走査期間を周期として繰り返す。

ソースドライバ３０は、表示制御回路４０から送られるデジタル映像信号ＤＶとソース制御信号ＳＣＴＬとに基づいて、各ソースバスラインＳＬに時分割で映像信号を印加する。このとき、ソースドライバ３０では、ソースクロック信号のパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべきデータ電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧（データ電圧）に変換される。その変換されたアナログ電圧は、駆動用の映像信号として全てのソースバスラインＳＬに一斉に印加される。

以上のようにして、ゲートバスラインＧＬに走査信号が印加され、ソースバスラインＳＬに映像信号が印加されることにより、外部から送られた画像データＤＡＴに基づく画像が画像表示部１０に表示される。

＜１．２ 画像表示部の詳細な構成および額縁領域＞
次に、図１，図３，および図４を参照しつつ、画像表示部１０の詳細な構成および額縁領域６について説明する。画像表示部１０には、図３に示すように、ｍ本のゲートバスラインＧＬ１〜ＧＬｍと、ｎ本のソースバスラインＳＬ１〜ＳＬｎと、２ｎ本の接続制御ラインＣＬ１ａ〜ＣＬｎａ，ＣＬ１ｂ〜ＣＬｎｂとが配設されている。また、画像表示部１０には、図３に示すように、（ｍ×２ｎ）個の画素形成部ＰＩＸがマトリクス状に設けられている。

図４は、１つの画素形成部ＰＩＸの構成を示す回路図である。図４に示すように、画素形成部ＰＩＸには、画素電極１３と、画素電極１３への映像信号の印加を制御するための画素トランジスタ１１と、対応するソースバスラインＳＬと画素電極１３との電気的な接続状態を制御するための接続制御トランジスタ１２と、画像表示部１０内の全ての画素形成部ＰＩＸに共通的に設けられた共通電極１５と、画素電極１３と共通電極１５とによって形成される液晶容量１４とが含まれている。画素トランジスタ１１および接続制御トランジスタ１２は、ｎチャネル型のＴＦＴ（薄膜トランジスタ）である。画素トランジスタ１１については、ゲート端子は対応するゲートバスラインＧＬに接続され、ドレイン端子は対応する接続制御ラインＣＬに接続され、ソース端子は接続制御トランジスタ１２のゲート端子に接続されている。接続制御トランジスタ１２については、ゲート端子は画素トランジスタ１１のソース端子に接続され、ドレイン端子は画素電極１３に接続され、ソース端子は対応するソースバスラインＳＬに接続されている。

ところで、本実施形態においては、図３に示すように、各ソースバスラインＳＬは、画素マトリクスの各行において、２個の画素形成部ＰＩＸに接続されている。画素マトリクスの奇数列に含まれる画素形成部ＰＩＸは図３において右方でソースバスラインＳＬに接続され、画素マトリクスの偶数列に含まれる画素形成部ＰＩＸは図３において左方でソースバスラインＳＬに接続されている。また、画素マトリクスの各行に含まれる２ｎ個の画素形成部ＰＩＸは同じゲートバスラインＧＬに接続されている。以上のような構成により、上記（ｍ×２ｎ）個の画素形成部ＰＩＸに関し、本実施形態においては、２個の画素形成部ＰＩＸによって１つの画素グループが形成されている。画素グループは、ｍ本のゲートバスラインＧＬ１〜ＧＬｍとｎ本のソースバスラインＳＬ１〜ＳＬｎとの各交差点に対応して形成されている。すなわち、画像表示部１０には（ｍ×ｎ）個の画素グループが形成されている。

図１は、ゲートバスラインＧＬ１とソースバスラインＳＬ１との交差点に対応する画素グループの構成を示す回路図である。なお、この画素グループに含まれる２個の画素形成部のうちの一方およびその構成要素には参照符号に“（Ａ）”を付加し、当該２個の画素形成部のうちの他方およびその構成要素には参照符号に“（Ｂ）”を付加している。但し、共通電極１５については、全ての画素形成部ＰＩＸに共通的に設けられた構成要素であるので、“（Ａ）”や“（Ｂ）”を付加していない。また、画素形成部ＰＩＸ（Ａ）に関し、画素トランジスタ１１（Ａ）のソース端子−接続制御トランジスタ１２（Ａ）のゲート端子間のノードに符号Ｎ（Ａ）を付している。同様に、画素形成部ＰＩＸ（Ｂ）に関し、画素トランジスタ１１（Ｂ）のソース端子−接続制御トランジスタ１２（Ｂ）のゲート端子間のノードに符号Ｎ（Ｂ）を付している。

画素トランジスタ１１（Ａ）のゲート端子および画素トランジスタ１１（Ｂ）のゲート端子はいずれもゲートバスラインＧＬ１に接続されている。接続制御トランジスタ１２（Ａ）のソース端子および接続制御トランジスタ１２（Ｂ）のソース端子はいずれもソースバスラインＳＬ１に接続されている。画素トランジスタ１１（Ａ）のドレイン端子と画素トランジスタ１１（Ｂ）のドレイン端子とは異なる接続制御ラインＣＬに接続されている。具体的には、画素トランジスタ１１（Ａ）のドレイン端子は接続制御ラインＣＬ１ａに接続され、画素トランジスタ１１（Ｂ）のドレイン端子は接続制御ラインＣＬ１ｂに接続されている。

なお、図１にはゲートバスラインＧＬ１とソースバスラインＳＬ１との交差点に対応する画素グループの構成を示したが、他の画素グループの構成も同様である。

本実施形態においては、接続制御信号ＳＥＬとして、第１接続制御信号ＳＥＬ１および第２接続制御信号ＳＥＬ２が使用される。接続制御ラインＣＬ１ａ〜ＣＬｎａには第１接続制御信号ＳＥＬ１が与えられ、接続制御ラインＣＬ１ｂ〜ＣＬｎｂには第２接続制御信号ＳＥＬ２が与えられる。それに対応して、第１接続制御信号ＳＥＬ１用のパッド６１（１）および第２接続制御信号ＳＥＬ２用のパッド６１（２）が額縁領域６に設けられている。また、ソースバスラインＳＬ１〜ＳＬｎには、それぞれ、映像信号Ｄ１〜Ｄｎが与えられる。それに対応して、映像信号Ｄ１〜Ｄｎ用のパッド６２（１）〜６２（ｎ）が額縁領域６に設けられている。

＜１．３ 駆動方法＞
次に、図５に示すタイミングチャートを参照しつつ、本実施形態における駆動方法について説明する。ここでは、図１に示した画素グループ（画素形成部ＰＩＸ（Ａ），ＰＩＸ（Ｂ））に着目する。ゲートバスラインＧＬ１には走査信号Ｇ１が与えられ、接続制御ラインＣＬ１ａには第１接続制御信号ＳＥＬ１が与えられ、接続制御ラインＣＬ１ｂには第２接続制御信号ＳＥＬ２が与えられる。なお、図５におけるＰＩＸ（Ａ），ＰＩＸ（Ｂ）の波形はそれぞれ液晶容量１４（Ａ），１４（Ｂ）の充電電位を表す（図９も同様）。

期間Ｔ１１には、走査信号Ｇ１および第１接続制御信号ＳＥＬ１がハイレベル（アクティブ）となる。走査信号Ｇ１がハイレベルとなることによって、画素トランジスタ１１（Ａ）および画素トランジスタ１１（Ｂ）がオン状態となる。このとき、第２接続制御信号ＳＥＬ２はローレベルであるが、第１接続制御信号ＳＥＬ１はハイレベルである。従って、画素形成部ＰＩＸ（Ｂ）内のノードＮ（Ｂ）の電位はローレベルで維持されるが、画素形成部ＰＩＸ（Ａ）内のノードＮ（Ａ）の電位はハイレベルとなる。これにより、接続制御トランジスタ１２（Ａ）がオン状態となる。その結果、画素電極１３（Ａ）に映像信号Ｄ１が印加され、このときのデータ電位（映像信号Ｄ１の電位）に基づいて液晶容量１４（Ａ）が充電される。

期間Ｔ１２には、第１接続制御信号ＳＥＬ１がローレベルとなる。このとき、走査信号Ｇ１はハイレベルで維持されているので、画素トランジスタ１１（Ａ）を介してノードＮ（Ａ）の電位はローレベルとなる。これにより、接続制御トランジスタ１２（Ａ）がオフ状態となる。

期間Ｔ１３には、走査信号Ｇ１がハイレベルで維持された状態で第２接続制御信号ＳＥＬ２がハイレベルとなる。走査信号Ｇ１がハイレベルで維持されるので、画素トランジスタ１１（Ａ）および画素トランジスタ１１（Ｂ）はオン状態で維持される。このとき、第１接続制御信号ＳＥＬ１はローレベルであるが、第２接続制御信号ＳＥＬ２はハイレベルである。従って、画素形成部ＰＩＸ（Ａ）内のノードＮ（Ａ）の電位はローレベルで維持されるが、画素形成部ＰＩＸ（Ｂ）内のノードＮ（Ｂ）の電位はハイレベルとなる。これにより、接続制御トランジスタ１２（Ｂ）がオン状態となる。その結果、画素電極１３（Ｂ）に映像信号Ｄ１が印加され、このときのデータ電位（映像信号Ｄ１の電位）に基づいて液晶容量１４（Ｂ）が充電される。ここで、期間Ｔ１３におけるデータ電位を期間Ｔ１１におけるデータ電位とは異ならせることによって、１つのソースバスラインＳＬ１に印加される映像信号Ｄ１によって２個の画素形成部ＰＩＸ（Ａ），ＰＩＸ（Ｂ）に対して所望の充電を行うことが可能となる。

期間Ｔ１４には、第２接続制御信号ＳＥＬ２がローレベルとなる。このとき、走査信号Ｇ１はハイレベルで維持されているので、画素トランジスタ１１（Ｂ）を介してノードＮ（Ｂ）の電位はローレベルとなる。これにより、接続制御トランジスタ１２（Ｂ）がオフ状態となる。

期間Ｔ１５になると、走査信号Ｇ１がローレベルとなる。これにより、画素トランジスタ１１（Ａ）および画素トランジスタ１１（Ｂ）がオフ状態となる。なお、期間Ｔ１５以降の期間には、画素マトリクスの２行目以降の行に含まれる画素グループで上記と同様の動作が行われる。

＜１．４ 効果＞
本実施形態によれば、２個の画素形成部ＰＩＸによって１つの画素グループが形成され、各画素グループを形成する２個の画素形成部ＰＩＸは同じソースバスラインＳＬに接続されている。また、各画素形成部ＰＩＸは、対応するソースバスラインＳＬと画素電極１３との電気的な接続状態を制御するための接続制御トランジスタ１２を含んでいる。このような構成において、接続制御トランジスタ１２のオン／オフ状態は、画素トランジスタ１１を介して与えられる接続制御信号ＳＥＬによって制御される。これに関し、各画素グループを形成する２個の画素形成部ＰＩＸには異なる接続制御信号ＳＥＬが与えられる。このため、各画素グループを形成する２個の画素形成部ＰＩＸに含まれる２個の接続制御トランジスタ１２は、互いに異なる期間にオン状態となる。これにより、１つのソースバスラインＳＬに印加される映像信号で各画素グループを形成する２個の画素形成部ＰＩＸに対して所望の充電を行うことが可能となる。ここで、１つのソースバスラインＳＬに印加される映像信号を２つの画素形成部ＰＩＸに振り分けるための接続制御トランジスタ１２は表示領域５内に設けられており、額縁領域６には映像信号を振り分けるためのトランジスタ（スイッチング素子）は設けられていない。また、映像信号を振り分けるための信号としては全体で２つの接続制御信号ＳＥＬ（第１接続制御信号ＳＥＬ１および第２接続制御信号ＳＥＬ２）が使用されるにすぎず、解像度に関わらず、それら２つの接続制御信号ＳＥＬ用に額縁領域６に設ける必要があるパッドはわずか２個だけである。以上より、ソースバスラインＳＬの時分割駆動を行う液晶表示装置に関し、図６に示すように、従来よりも額縁領域６を狭くすることが可能となる。すなわち、デザインの自由度を損なうことなく液晶表示装置の高解像度化を行うことが可能となる。このように、本実施形態によれば、液晶表示装置に関し、デザインの自由度が向上するよう額縁領域６の狭小化を実現することができる。

＜２．第２の実施形態＞
＜２．１ 概略および全体構成＞
第１の実施形態においては、２個の画素形成部ＰＩＸによって１つの画素グループが形成されていた。これに対して、本実施形態においては、４個の画素形成部ＰＩＸによって１つの画素グループが形成される。全体構成については、第１の実施形態と同様であるので、説明を省略する（図２参照）。

＜２．２ 画像表示部の詳細な構成および額縁領域＞
次に、図４，図７，および図８を参照しつつ、画像表示部１０の詳細な構成および額縁領域６について説明する。本実施形態においては、画像表示部１０には、図７に示すように、２ｍ本のゲートバスラインＧＬ１ａ〜ＧＬｍａ，ＧＬ１ｂ〜ＧＬｍｂと、ｎ本のソースバスラインＳＬ１〜ＳＬｎと、４ｎ本の接続制御ラインＣＬ１ａ〜ＣＬｎａ，ＣＬ１ｂ〜ＣＬｎｂ，ＣＬ１ｃ〜ＣＬｎｃ，およびＣＬ１ｄ〜ＣＬｎｄとが配設されている。また、画像表示部１０には、図７に示すように、（ｍ×４ｎ）個の画素形成部ＰＩＸがマトリクス状に設けられている。各画素形成部ＰＩＸの内部の構成は第１の実施形態と同様である（図４参照）。

本実施形態においては、図７に示すように、各ソースバスラインＳＬは、画素マトリクスの各行において、画素グループを形成する４個の画素形成部ＰＩＸに接続されている。各画素グループに関し、４個の画素形成部ＰＩＸのうちの２個は対応するソースバスラインＳＬよりも図７において左方に位置し、４個の画素形成部ＰＩＸのうちの残りの２個は対応するソースバスラインＳＬよりも図７において右方に位置している。但し、ソースバスラインＳＬと画素形成部ＰＩＸとの位置関係は、これには限定されない。また、各画素グループに関し、ソースバスラインＳＬよりも左方に位置する２個の画素形成部ＰＩＸとソースバスラインＳＬよりも右方に位置する２個の画素形成部ＰＩＸとは異なるゲートバスラインＧＬに接続されている。

図８は、２本のゲートバスラインＧＬ１ａ，ＧＬ１ｂとソースバスラインＳＬ１とに対応する画素グループの構成を示す回路図である。なお、この画素グループに含まれる４個の画素形成部には参照符号にそれぞれ“（Ａ）”〜“（Ｄ）”を付加している（それらの構成要素についても同様である）。

画素トランジスタ１１（Ａ）のゲート端子と画素トランジスタ１１（Ｂ）のゲート端子とはゲートバスラインＧＬ１ａに接続されている。画素トランジスタ１１（Ｃ）のゲート端子と画素トランジスタ１１（Ｄ）のゲート端子とはゲートバスラインＧＬ１ｂに接続されている。接続制御トランジスタ１２（Ａ）〜１２（Ｄ）のソース端子はいずれもソースバスラインＳＬ１に接続されている。画素トランジスタ１１（Ａ）〜１１（Ｄ）のドレイン端子は互いに異なる接続制御ラインＣＬに接続されている。具体的には、画素トランジスタ１１（Ａ）のドレイン端子は接続制御ラインＣＬ１ａに接続され、画素トランジスタ１１（Ｂ）のドレイン端子は接続制御ラインＣＬ１ｂに接続され、画素トランジスタ１１（Ｃ）のドレイン端子は接続制御ラインＣＬ１ｃに接続され、画素トランジスタ１１（Ｄ）のドレイン端子は接続制御ラインＣＬ１ｄに接続されている。

なお、図８には２本のゲートバスラインＧＬ１ａ，ＧＬ１ｂとソースバスラインＳＬ１とに対応する画素グループの構成を示したが、他の画素グループの構成も同様である。

本実施形態においても、第１の実施形態と同様、接続制御信号ＳＥＬとして、第１接続制御信号ＳＥＬ１および第２接続制御信号ＳＥＬ２が使用される。接続制御ラインＣＬ１ａ〜ＣＬｎａ，ＣＬ１ｃ〜ＣＬｎｃには第１接続制御信号ＳＥＬ１が与えられ、接続制御ラインＣＬ１ｂ〜ＣＬｎｂ，ＣＬ１ｄ〜ＣＬｎｄには第２接続制御信号ＳＥＬ２が与えられる。それに対応して、第１接続制御信号ＳＥＬ１用のパッド６１（１）および第２接続制御信号ＳＥＬ２用のパッド６１（２）が額縁領域６に設けられている。また、ソースバスラインＳＬ１〜ＳＬｎには、それぞれ、映像信号Ｄ１〜Ｄｎが与えられる。それに対応して、映像信号Ｄ１〜Ｄｎ用のパッド６２（１）〜６２（ｎ）が額縁領域６に設けられている。

＜２．３ 駆動方法＞
次に、図９に示すタイミングチャートを参照しつつ、本実施形態における駆動方法について説明する。ここでは、図８に示した画素グループ（画素形成部ＰＩＸ（Ａ）〜ＰＩＸ（Ｄ））に着目する。ゲートバスラインＧＬ１ａには走査信号Ｇ１ａが与えられ、ゲートバスラインＧＬ１ｂには走査信号Ｇ１ｂが与えられ、接続制御ラインＣＬ１ａ，ＣＬ１ｃには第１接続制御信号ＳＥＬ１が与えられ、接続制御ラインＣＬ１ｂ，ＣＬ１ｄには第２接続制御信号ＳＥＬ２が与えられる。

期間Ｔ２１には、走査信号Ｇ１ａおよび第１接続制御信号ＳＥＬ１がハイレベルとなる。走査信号Ｇ１ａがハイレベルとなることによって、画素トランジスタ１１（Ａ）および画素トランジスタ１１（Ｂ）がオン状態となる。このとき、第２接続制御信号ＳＥＬ２はローレベルであるが、第１接続制御信号ＳＥＬ１はハイレベルである。従って、画素形成部ＰＩＸ（Ｂ）内のノードＮ（Ｂ）の電位はローレベルで維持されるが、画素形成部ＰＩＸ（Ａ）内のノードＮ（Ａ）の電位はハイレベルとなる。これにより、接続制御トランジスタ１２（Ａ）がオン状態となる。その結果、画素電極１３（Ａ）に映像信号Ｄ１が印加され、このときのデータ電位（映像信号Ｄ１の電位）に基づいて液晶容量１４（Ａ）が充電される。

期間Ｔ２２には、第１接続制御信号ＳＥＬ１がローレベルとなる。このとき、走査信号Ｇ１ａはハイレベルで維持されているので、画素トランジスタ１１（Ａ）を介してノードＮ（Ａ）の電位はローレベルとなる。これにより、接続制御トランジスタ１２（Ａ）がオフ状態となる。

期間Ｔ２３には、走査信号Ｇ１ａがハイレベルで維持された状態で第２接続制御信号ＳＥＬ２がハイレベルとなる。走査信号Ｇ１ａがハイレベルで維持されるので、画素トランジスタ１１（Ａ）および画素トランジスタ１１（Ｂ）はオン状態で維持される。このとき、第１接続制御信号ＳＥＬ１はローレベルであるが、第２接続制御信号ＳＥＬ２はハイレベルである。従って、画素形成部ＰＩＸ（Ａ）内のノードＮ（Ａ）の電位はローレベルで維持されるが、画素形成部ＰＩＸ（Ｂ）内のノードＮ（Ｂ）の電位はハイレベルとなる。これにより、接続制御トランジスタ１２（Ｂ）がオン状態となる。その結果、画素電極１３（Ｂ）に映像信号Ｄ１が印加され、このときのデータ電位（映像信号Ｄ１の電位）に基づいて液晶容量１４（Ｂ）が充電される。

期間Ｔ２４には、第２接続制御信号ＳＥＬ２がローレベルとなる。このとき、走査信号Ｇ１ａはハイレベルで維持されているので、画素トランジスタ１１（Ｂ）を介してノードＮ（Ｂ）の電位はローレベルとなる。これにより、接続制御トランジスタ１２（Ｂ）がオフ状態となる。

期間Ｔ２５になると、走査信号Ｇ１ａがローレベルとなる。これにより、画素トランジスタ１１（Ａ）および画素トランジスタ１１（Ｂ）がオフ状態となる。また、期間Ｔ２５〜期間Ｔ２８には走査信号Ｇ１ｂがハイレベルとなる。これにより、期間Ｔ２５〜期間Ｔ２８には、画素形成部ＰＩＸ（Ｃ），ＰＩＸ（Ｄ）において、期間Ｔ２１〜期間Ｔ２４における画素形成部ＰＩＸ（Ａ），ＰＩＸ（Ｂ）と同様の動作が行われる。

期間Ｔ２９以降の期間には、画素マトリクスの２行目以降の行に含まれる画素グループで上記と同様の動作が行われる。

ところで、期間Ｔ２１におけるデータ電位，期間Ｔ２３におけるデータ電位，期間Ｔ２５におけるデータ電位，および期間Ｔ２７におけるデータ電位を互いに異ならせることによって、１つのソースバスラインＳＬ１に印加される映像信号Ｄ１によって４個の画素形成部ＰＩＸ（Ａ）〜ＰＩＸ（Ｄ）に対して所望の充電を行うことが可能となる。

＜２．４ 効果＞
本実施形態によれば、４個の画素形成部ＰＩＸによって１つの画素グループが形成され、各画素グループを形成する４個の画素形成部ＰＩＸは同じソースバスラインＳＬに接続されている。各グループを形成する４個の画素形成部ＰＩＸに関し、２個の画素形成部ＰＩＸと残りの２個の画素形成部ＰＩＸとには異なる走査信号が与えられる。また、各画素形成部ＰＩＸは、対応するソースバスラインＳＬと画素電極１３との電気的な接続状態を制御するための接続制御トランジスタ１２を含んでいる。このような構成において、接続制御トランジスタ１２のオン／オフ状態は、画素トランジスタ１１を介して与えられる接続制御信号ＳＥＬによって制御される。ここで、各画素グループを形成する４個の画素形成部ＰＩＸでは、与えられる走査信号・接続制御信号の組合せが互いに異なる。このため、各画素グループを形成する４個の画素形成部ＰＩＸに含まれる４個の接続制御トランジスタ１２は、互いに異なる期間にオン状態となる。これにより、１つのソースバスラインＳＬに印加される映像信号で各画素グループを形成する４個の画素形成部ＰＩＸに対して所望の充電を行うことが可能となる。ここで、１つのソースバスラインＳＬに印加される映像信号を４つの画素形成部ＰＩＸに振り分けるための接続制御トランジスタ１２は表示領域５内に設けられており、額縁領域６には映像信号を振り分けるためのトランジスタ（スイッチング素子）は設けられていない。また、第１の実施形態と同様、映像信号を振り分けるための信号としては全体で２つの接続制御信号ＳＥＬ（第１接続制御信号ＳＥＬ１および第２接続制御信号ＳＥＬ２）が使用されるにすぎず、解像度に関わらず、それら２つの接続制御信号ＳＥＬ用に額縁領域６に設ける必要があるパッドはわずか２個だけである。以上より、第１の実施形態と同様、液晶表示装置に関し、デザインの自由度が向上するよう額縁領域６の狭小化を実現することができる。

＜３．変形例＞
第１の実施形態では、図３に示す構成が採用され、各水平走査期間に各映像信号が２つの画素形成部ＰＩＸに振り分けられていた。第２の実施形態では、図７に示す構成が採用され、各水平走査期間に各映像信号が４つの画素形成部ＰＩＸに振り分けられていた。しかしながら、本発明は、これらに限定されない。例えば、３個の画素形成部ＰＩＸによって１つの画素グループを形成して各水平走査期間に各映像信号を３個の画素形成部ＰＩＸに振り分けるようにしても良いし、５個以上の画素形成部ＰＩＸによって１つの画素グループを形成して各水平走査期間に各映像信号を当該５個以上の画素形成部ＰＩＸに振り分けるようにしても良い。

また、第２の実施形態では画素マトリクスの各行につき２本のゲートバスラインＧＬが設けられていたが、例えば、各画素グループを形成する４個の画素形成部ＰＩＸに互いに異なる４個の接続制御信号を与えることによって、画素マトリクスの各行につき１本だけのゲートバスラインＧＬが設けられている場合にも、各水平走査期間に各映像信号を４個の画素形成部ＰＩＸに振り分けることが可能となる。

一般化すると、次のような構成を採用することができる。
画像表示部１０内の複数の画素形成部ＰＩＸは、各画素グループがＫ個（Ｋは２以上の整数）の画素形成部ＰＩＸによって形成されるようにグループ化される。
各画素グループを形成するＫ個の画素形成部ＰＩＸは、同じソースバスラインＳＬに接続される。
各画素グループを形成するＫ個の画素形成部ＰＩＸに含まれるＫ個の画素トランジスタ１１の制御端子は、（Ｋ／Ｊ）個の画素形成部ＰＩＸが１本のゲートバスラインＧＬに対応するように、Ｊ本のゲートバスラインＧＬに接続される。
接続制御信号ＳＥＬとして、互いに異なるタイミングでアクティブとなる（Ｋ／Ｊ）個の接続制御信号ＳＥＬが用意される。
各画素グループを形成するＫ個の画素形成部ＰＩＸに含まれるＫ個の画素トランジスタ１１に関し、同じゲートバスラインＧＬに接続されている（Ｋ／Ｊ）個の画素トランジスタ１１の第１導通端子は、互いに異なる接続制御信号ＳＥＬを伝達する接続制御信号線に接続される。

＜４．その他＞
上記各実施形態においては矩形の表示領域５に画素形成部ＰＩＸがマトリクス状に配置されている例を挙げて説明したが、本発明はこれに限定されず、矩形以外の形状の表示領域を有する表示装置にも本発明を適用することができる。これにより、例えば車載用途の表示装置を実現するに際して、デザインの自由度が向上する。

また、上記各実施形態においては画素トランジスタ１１や接続制御トランジスタ１２にｎチャネル型のＴＦＴが採用されている場合を例に挙げて説明したが、ｐチャネル型のＴＦＴが採用されている場合にも本発明を適用することができる。

さらに、上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ表示装置等の他の表示装置にも本発明を適用することができる。

以上のように、本発明は、上記各実施形態（変形例を含む）に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。

５…表示領域
６…額縁領域
１０…画像表示部
１１…画素トランジスタ
１２…接続制御トランジスタ
１３…画素電極
１４…液晶容量
１５…共通電極
２０…ゲートドライバ（走査信号線駆動回路）
３０…ソースドライバ（映像信号線駆動回路）
４０…表示制御回路
６１…接続制御信号用のパッド
６２…映像信号用のパッド
ＰＩＸ…画素形成部
ＧＬ…ゲートバスライン
ＳＬ…ソースバスライン
ＣＬ…接続制御ライン

Claims (6)

1. 複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、それぞれが前記複数の映像信号線の１つと前記複数の走査信号線の１つとに接続される複数の画素形成部とを含む画像表示部と、前記複数の映像信号線に映像信号を印加する映像信号線駆動回路と、前記複数の走査信号線に走査信号を印加する走査信号線駆動回路とを備える表示装置であって、
   前記複数の画素形成部は、各画素グループがＫ個（Ｋは２以上の整数）の画素形成部によって形成されるようにグループ化され、
   各画素グループを形成するＫ個の画素形成部は、同じ映像信号線に接続され、
   各画素形成部は、
   容量を形成する電極の１つとしての画素電極と、
   対応する映像信号線と前記画素電極との電気的な接続状態を制御するための接続制御トランジスタと
   を含み、
   各画素グループを形成するＫ個の画素形成部に含まれるＫ個の接続制御トランジスタは、互いに異なる期間にオン状態となり、
   前記映像信号線駆動回路は、各水平走査期間に各映像信号線に時分割で映像信号を印加することを特徴とする、表示装置。
2. 前記画像表示部は、前記複数の画素形成部に含まれる接続制御トランジスタのオン／オフ状態を制御するための接続制御信号を伝達する複数の接続制御信号線を更に含み、
   各画素形成部は、対応する走査信号線に接続された制御端子と、対応する接続制御信号線に接続された第１導通端子と、前記接続制御トランジスタの制御端子に接続された第２導通端子とを有する画素トランジスタを更に含み、
   前記接続制御トランジスタは、前記画素トランジスタの第２導通端子に接続された制御端子と、前記画素電極に接続された第１導通端子と、対応する映像信号線に接続された第２導通端子とを有することを特徴とする、請求項１に記載の表示装置。
3. 各画素グループを形成するＫ個の画素形成部に含まれるＫ個の画素トランジスタの制御端子は、同じ走査信号線に接続され、
   前記接続制御信号として、互いに異なるタイミングでアクティブとなるＫ個の接続制御信号が用意され、
   各画素グループを形成するＫ個の画素形成部に含まれるＫ個の画素トランジスタの第１導通端子は、互いに異なる接続制御信号を伝達する接続制御信号線に接続されていることを特徴とする、請求項２に記載の表示装置。
4. 前記Ｋは、２であって、
   前記接続制御信号として、異なるタイミングでアクティブとなる第１接続制御信号および第２接続制御信号が用意され、
   各画素グループを形成する２個の画素形成部を第１画素形成部および第２画素形成部と定義すると、各画素グループに関し、
   前記第１画素形成部に含まれる画素トランジスタの制御端子と前記第２画素形成部に含まれる画素トランジスタの制御端子とは、同じ走査信号線に接続され、
   前記第１画素形成部に含まれる画素トランジスタの第１導通端子は、前記第１接続制御信号を伝達する接続制御信号線に接続され、
   前記第２画素形成部に含まれる画素トランジスタの第１導通端子は、前記第２接続制御信号を伝達する接続制御信号線に接続されていることを特徴とする、請求項２に記載の表示装置。
5. 各画素グループを形成するＫ個の画素形成部に含まれるＫ個の画素トランジスタの制御端子は、（Ｋ／Ｊ）個の画素形成部が１本の走査信号線に対応するように、Ｊ本の走査信号線に接続され、
   前記接続制御信号として、互いに異なるタイミングでアクティブとなる（Ｋ／Ｊ）個の接続制御信号が用意され、
   各画素グループを形成するＫ個の画素形成部に含まれるＫ個の画素トランジスタに関し、同じ走査信号線に接続されている（Ｋ／Ｊ）個の画素トランジスタの第１導通端子は、互いに異なる接続制御信号を伝達する接続制御信号線に接続されていることを特徴とする、請求項２に記載の表示装置。
6. 前記Ｋは、４であって、
   前記接続制御信号として、異なるタイミングでアクティブとなる第１接続制御信号および第２接続制御信号が用意され、
   各画素グループを形成する４個の画素形成部を第１画素形成部、第２画素形成部、第３画素形成部、および第４画素形成部と定義すると、各画素グループに関し、
   前記第１画素形成部に含まれる画素トランジスタの制御端子と前記第２画素形成部に含まれる画素トランジスタの制御端子とは、同じ走査信号線に接続され、
   前記第３画素形成部に含まれる画素トランジスタの制御端子と前記第４画素形成部に含まれる画素トランジスタの制御端子とは、同じ走査信号線に接続され、
   前記第１画素形成部に含まれる画素トランジスタの制御端子と前記第３画素形成部に含まれる画素トランジスタの制御端子とは、異なる走査信号線に接続され、
   前記第１画素形成部に含まれる画素トランジスタの第１導通端子と前記第３画素形成部に含まれる画素トランジスタの第１導通端子とは、前記第１接続制御信号を伝達する接続制御信号線に接続され、
   前記第２画素形成部に含まれる画素トランジスタの第１導通端子と前記第４画素形成部に含まれる画素トランジスタの第１導通端子とは、前記第２接続制御信号を伝達する接続制御信号線に接続されていることを特徴とする、請求項２に記載の表示装置。

Images