WO2013069559A1

WO2013069559A1 - 表示装置およびその駆動方法

Info

Publication number: WO2013069559A1
Application number: PCT/JP2012/078435
Authority: WO
Inventors: 耕平田中
Original assignee: シャープ株式会社
Priority date: 2011-11-10
Filing date: 2012-11-02
Publication date: 2013-05-16
Also published as: TW201333610A

Abstract

　表示品位を従来よりも高めつつ、視野角特性を改善した表示装置を提供する。　画素形成部（１０）は第１，第２副画素形成部（１１，１２）を含む。第１副画素形成部（１１）は、第１薄膜トランジスタ（Ｔ１）、第１画素電極（Ｅｐｉｘ１）、第１液晶容量（Ｃｌｃ１）、第１補助容量（ＣｃｓＡ）、および第２補助容量（ＣｃｓＢ）を含む。ＣｃｓＡ＞ＣｃｓＢである。第１，第２補助容量（ＣｃｓＡ，ＣｃｓＢ）のそれぞれの一端は第１画素電極（Ｅｐｉｘ１）に接続される。第１，第２補助容量（ＣｃｓＡ，ＣｃｓＢ）のそれぞれの他端の接続先は第１ＣＳライン（ＣＳＬ１）または第２ＣＳライン（ＣＳＬ２）である。１列毎に、第１，第２補助容量（ＣｃｓＡ，ＣｃｓＢ）のそれぞれの他端の接続先は入れ替わる。第２副画素形成部（１２）は、第２薄膜トランジスタ（Ｔ２）、第２画素電極（Ｅｐｉｘ２）、および第２液晶容量（Ｃｌｃ２）を含む。

Description

表示装置およびその駆動方法

　本発明は表示装置に関し、より詳しくは、視野角特性を改善するために１つの画素が複数の副画素に分割された構成の表示装置およびその駆動方法に関する。

　従来から、ＶＡ（Vertical Alignment）モード等の液晶表示装置において視野角特性の改善が求められている。視野角特性の問題としては、例えば正面観測時のガンマ特性と斜め観測時のガンマ特性とが異なることが挙げられる。そこで、このようなガンマ特性の視角依存性を改善するための液晶表示装置として、１つの画素が複数（典型的には２個）の副画素に分割された構成の液晶表示装置が提案されている。この構成は一般に「マルチ画素構造」と呼ばれる。マルチ画素構造においては、２個の副画素間で液晶層に印加すべき電圧を互いに異ならせる（すなわち、相対的に明るい明画素および相対的に暗い暗画素を設ける）ことにより互いに異なるガンマ特性が混合されて観察されるので、ガンマ特性の視角依存性が改善される。

　図２７は、特許文献１に開示された、マルチ画素構造の画素形成部の構成を示す等価回路図である。図２７に示すように、ソースラインＳＬｊとゲートラインＧＬｉとの交差点に対応して配置された画素形成部２０（ｉ，ｊ）は、第１副画素形成部２１（ｉ，ｊ）および第２副画素形成部２２（ｉ，ｊ）により構成されている。ゲートラインＧＬｉに沿って、２本のＣＳラインＣＳＬ１，ＣＳＬ２が設けられている。第１副画素形成部２１（ｉ，ｊ）の画素電極Ｅｐｉｘ１は、薄膜トランジスタＴ１を介してソースラインＳＬｊに接続され、コンデンサＣｃｓ１を介してＣＳラインＣＳＬ１に接続されている。画素電極Ｅｐｉｘ１と共通電極ＣＯＭとの間には液晶容量Ｃｌｃ１が形成されている。第２副画素形成部２２（ｉ，ｊ）の画素電極Ｅｐｉｘ２は、薄膜トランジスタＴ２を介してソースラインＳＬｊに接続され、コンデンサＣｃｓ２を介してＣＳラインＣＳＬ２に接続されている。画素電極Ｅｐｉｘ２と共通電極ＣＯＭとの間には液晶容量Ｃｌｃ２が形成されている。ＣＳラインＣＳＬ１，ＣＳＬ２は互いに逆位相で、かつ、一定周期で駆動される。このため、画素電極Ｅｐｉｘ１，Ｅｐｉｘ２の電位（より詳細にはその実効値）が互いに異なるものになる。これにより、液晶層に印加すべき電圧を第１副画素形成部２１（ｉ，ｊ）と第２副画素形成部２２（ｉ，ｊ）とで互いに異ならせることができる。このマルチ画素構造では、画素電極Ｅｐｉｘ１，Ｅｐｉｘ２の一方で昇圧され、他方で降圧されることになる。なお、以下の説明では「画素電極が昇圧されるまたは降圧される」ことを、それぞれ「副画素形成部が昇圧されるまたは降圧される」ということがある。また、本明細書において、「昇圧」とは、正極性の表示を行う際には共通電極ＣＯＭの電位である共通電位Ｖｃｏｍを基準として電位を高くすることをいい、負極性の表示を行う際には共通電位Ｖｃｏｍを基準として電位を低くすることをいう。同様に、「降圧」とは、正極性の表示を行う際には共通電位Ｖｃｏｍを基準として電位を低くすることをいい、負極性の表示を行う際には共通電位Ｖｃｏｍを基準として電位を高くすることをいう。

日本の特開２００９－２４４８８４号公報日本の特開２００９－８０１９７号公報

　ところで、特許文献１に開示されたマルチ画素構造において、ライン反転駆動（行単位で行う極性反転駆動）以外の極性反転駆動を行うことを考える。例えば、ドット反転駆動（１画素単位で行う極性反転駆動）を行うためには、第１副画素形成部２１（ｉ，ｊ）および第２副画素形成部２２（ｉ，ｊ）が接続されるＣＳラインを、極性に応じて行方向（本明細書において、ゲートラインの延伸する方向のことをいう。）の１画素形成部毎に入れ替える必要がある。このような構成において、あるフレームにおいて画素形成部２０（ｉ，ｊ）が正極性に対応し、行方向に隣接する画素形成部２０（ｉ，ｊ＋１）が負極性に対応するとする。この場合、第１副画素形成部２１（ｉ，ｊ）は昇圧され、第１副画素形成部２１（ｉ，ｊ＋１）は降圧される。また、第２副画素形成部２２（ｉ，ｊ）は降圧され、第２副画素形成部２２（ｉ，ｊ＋１）は昇圧される。すなわち、第１副画素形成部２１（ｉ，ｊ），２１（ｉ，ｊ＋１）はそれぞれ明画素および暗画素に対応し、第２副画素形成部２２（ｉ，ｊ），２２（ｉ，ｊ＋１）はそれぞれ暗画素および明画素に対応することになる。その結果、明画素および暗画素が行方向および列方向（本明細書において、ソースラインの延伸する方向のことをいう。）に交互に並ぶことになる（すなわち、明画素および暗画素がいわゆる千鳥状に配置される）ので、表示品位が低下する。また、このような明画素および暗画素の配置で高い開口率を維持するためには、明画素と暗画素との面積比を１：１に固定する必要がある。このため、より良い表示品位を得られるような明画素と暗画素との面積比を採用することが困難になる。

　そこで、本発明は、表示品位を従来よりも高めつつ、視野角特性を改善した表示装置およびその駆動方法を提供することを目的とする。

　本発明の第１の局面は、複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線および前記複数の走査信号線に対応してマトリクス状に配置された複数の画素形成部と、前記複数の画素形成部に共通的に設けられた共通電極とを備え、少なくとも前記走査信号線の延伸する方向において第１の所定数の映像信号線毎に電位の極性を異ならせて極性反転駆動を行うアクティブマトリクス型の表示装置であって、
　各走査信号線に対応するように設けられ、互いに電位が異なると共に、少なくとも当該走査信号線の選択期間終了後に電位が変化する第１補助容量線および第２補助容量線をさらに備え、
　各画素形成部は、
　　表示すべき画像に応じた電位がそれぞれ与えられるべき第１画素電極および第２画素電極と、
　　前記第１画素電極と前記共通電極との間に形成される第１表示用容量と、
　　前記第２画素電極と前記共通電極との間に形成される第２表示用容量と、
　　前記走査信号線が制御端子に接続され、前記映像信号線が第１導通端子に接続され、前記第１画素電極が第２導通端子に接続された第１スイッチング素子と、
　　前記走査信号線が制御端子に接続され、前記映像信号線が第１導通端子に接続され、前記第２画素電極が第２導通端子に接続された第２スイッチング素子と、
　　前記第１補助容量線および前記第２補助容量線の一方と、前記第１画素電極との間に形成される第１補助容量と、
　　前記第１補助容量線および前記第２補助容量線の他方と、前記第１画素電極との間に形成され、前記第１補助容量よりも容量値が小さい第２補助容量とを含み、
　前記第１補助容量の接続先となるべき前記第１補助容量線および前記第２補助容量線の前記一方と、前記第２補助容量の接続先となるべき前記第１補助容量線および前記第２補助容量線の前記他方とは、前記走査信号線の延伸する方向における前記第１の所定数の前記画素形成部毎に入れ替わることを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　前記第１の所定数は１であることを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　前記第１補助容量線の電位は、当該第１補助容量線に接続された第１補助容量を含む画素形成部が正極性表示を行うときには当該画素形成部に対応する走査信号線の選択期間終了後に上昇する方向に変化し、負極性表示を行うときには当該画素形成部に対応する走査信号線の選択期間終了後に下降する方向に変化し、
　前記第２補助容量線の電位は、当該第２補助容量線に接続された第１補助容量を含む画素形成部が正極性表示を行うときには当該画素形成部に対応する走査信号線の選択期間終了後に上昇する方向に変化し、負極性表示を行うときには当該画素形成部に対応する走査信号線の選択期間終了後に下降する方向に変化することを特徴とする。

　本発明の第４の局面は、本発明の第３の局面において、
　前記第１補助容量線および前記第２補助容量線の電位は、第２の所定数の前記走査信号線がそれぞれ選択状態になる当該第２の所定数の選択期間毎に変化することを特徴とする。

　本発明の第５の局面は、本発明の第４の局面において、
　前記第１補助容量の接続先となるべき前記第１補助容量線および前記第２補助容量線の前記一方と、前記第２補助容量の接続先となるべき前記第１補助容量線および前記第２補助容量線の前記他方とは、前記映像信号線の延伸する方向における前記第２の所定数の前記画素形成部毎に入れ替わることを特徴とする。

　本発明の第６の局面は、本発明の第４の局面または第５の局面において、
　前記映像信号線の延伸する方向に隣接する複数の画素形成部のうちのいずれかの画素形成部における前記第１スイッチング素子および前記第２スイッチング素子の前記第１導通端子と、当該複数の画素形成部のうちのその他の画素形成部における前記第１スイッチング素子および前記第２スイッチング素子の前記第１導通端子とは、互いに隣接する２つの映像信号線のうちの一方および他方にそれぞれ接続されることを特徴とする。

　本発明の第７の局面は、本発明の第４の局面または第５の局面において、
　前記第２の所定数は１であることを特徴とする。

　本発明の第８の局面は、本発明の第４の局面または第５の局面において、
　前記第２の所定数は複数であることを特徴とする。

　本発明の第９の局面は、本発明の第１の局面において、
　各画素形成部は、
　　前記第１補助容量線および前記第２補助容量線の前記他方と、前記第２画素電極との間に形成される第３補助容量と、
　　前記第１補助容量線および前記第２補助容量線の前記一方と、前記第２画素電極との間に形成され、前記第３補助容量よりも容量値が小さい第４補助容量とをさらに含むことを特徴とする。

　本発明の第１０の局面は、本発明の第１の局面において、
　各画素形成部は、
　　前記第１補助容量線および前記第２補助容量線の前記一方と、前記第２画素電極との間に形成される第３補助容量と、
　　前記第１補助容量線および前記第２補助容量線の前記他方と、前記第２画素電極との間に形成され、前記第３補助容量よりも容量値が小さい第４補助容量とをさらに含むことを特徴とする。

　本発明の第１１の局面は、本発明の第１の局面において、
　前記第１補助容量線および第２補助容量線を、前記映像信号線の延伸する方向に並ぶ画素形成部において独立に駆動する補助容量線駆動回路をさらに備えることを特徴とする。

　本発明の第１２の局面は、本発明の第１の局面において、
　各走査信号線に対応するように設けられ、固定電位が与えられる第３補助容量線をさらに備え、
　各画素形成部は、前記第３補助容量線と前記第２画素電極との間に形成され、当該画素形成部に対応する走査信号線の前記選択期間終了時の第１画素電極および第２画素電極の電位変化が互いに略等しくなるように容量値が設定された調整用容量をさらに含むことを特徴とする。

　本発明の第１３の局面は、本発明の第１の局面において、
　各画素形成部は、
　　前記走査信号線と前記第１画素電極との間に形成された第１調整用容量と、
　　前記走査信号線と前記第２画素電極との間に形成された第２調整用容量とをさらに含み、
　　前記第１調整用容量および前記第２調整用容量のそれぞれの容量値は、前記画素形成部に対応する走査信号線の前記選択期間終了時の第１画素電極および第２画素電極の電位変化が互いに略等しくなるように設定されていることを特徴とする。

　本発明の第１４の局面は、本発明の第１の局面において、
　前記第２スイッチング素子の前記第１導通端子または前記第１のスイッチング素子の前記第１導通端子はそれぞれ、前記第１スイッチング素子または前記第２スイッチング素子を介して前記映像信号線に接続されていることを特徴とする。

　本発明の第１５の局面は、本発明の第１の局面から第１４の局面までのいずれかにおいて、
　前記第１スイッチング素子および第２スイッチング素子のそれぞれは、酸化物半導体または微結晶シリコンによりチャネル層が形成された薄膜トランジスタであることを特徴とする。

　本発明の第１６の局面は、複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線および前記複数の走査信号線に対応してマトリクス状に配置された複数の画素形成部と、前記複数の画素形成部に共通的に設けられた共通電極とを備え、少なくとも前記走査信号線の延伸する方向において第１の所定数の映像信号線毎に電位の極性を異ならせて極性反転駆動を行うアクティブマトリクス型の表示装置の駆動方法であって、
　各走査信号線に対応するように設けられた第１補助容量線および第２補助容量線に互いに異なる電位を与えると共に、少なくとも当該走査信号線の選択期間終了後に与えるべき電位を変化させる電位制御ステップを備え、
　各画素形成部は、
　　表示すべき画像に応じた電位がそれぞれ与えられるべき第１画素電極および第２画素電極と、
　　前記第１画素電極と前記共通電極との間に形成される第１表示用容量と、
　　前記第２画素電極と前記共通電極との間に形成される第２表示用容量と、
　　前記走査信号線が制御端子に接続され、前記映像信号線が第１導通端子に接続され、前記第１画素電極が第２導通端子に接続された第１スイッチング素子と、
　　前記走査信号線が制御端子に接続され、前記映像信号線が第１導通端子に接続され、前記第１画素電極が第２導通端子に接続された第２スイッチング素子と、
　　前記第１補助容量線および前記第２補助容量線の一方と、前記第１画素電極との間に形成される第１補助容量と、
　　前記第１補助容量線および前記第２補助容量線の他方と、前記第１画素電極との間に形成され、前記第１補助容量よりも容量値が小さい第２補助容量とを含み、
　前記第１補助容量の接続先となるべき前記第１補助容量線および前記第２補助容量線の前記一方と、前記第２補助容量の接続先となるべき前記第１補助容量線および前記第２補助容量線の前記他方とは、前記走査信号線の延伸する方向における前記第１の所定数の前記画素形成部毎に入れ替わることを特徴とする。

　本発明の第１７の局面は、本発明の第１６の局面において、
　前記第１の所定数は１であることを特徴とする。

　本発明の第１８の局面は、本発明の第１７の局面において、
　前記電位制御ステップでは、
　　前記第１補助容量線に与えられる電位は、当該第１補助容量線に接続された第１補助容量を含む画素形成部が正極性表示を行うときには当該画素形成部に対応する走査信号線の選択期間終了後に上昇する方向に変化し、負極性表示を行うときには当該画素形成部に対応する走査信号線の選択期間終了後に下降する方向に変化するように制御され、
　前記第２補助容量線に与えられる電位は、当該第２補助容量線に接続された第１補助容量を含む画素形成部が正極性表示を行うときには当該画素形成部に対応する走査信号線の選択期間終了後に上昇する方向に変化し、負極性表示を行うときには当該画素形成部に対応する走査信号線の選択期間終了後に下降する方向に変化するように制御されることを特徴とする。

　本発明の第１９の局面は、本発明の第１８の局面において、
　前記電位制御ステップでは、前記第１補助容量線および前記第２補助容量線の電位は、第２の所定数の前記走査信号線がそれぞれ選択状態になる当該第２の所定数の選択期間毎に変化するように制御されることを特徴とする。

　本発明の第１の局面または第１６の局面によれば、マルチ画素構造を採用した表示装置において、第１画素電極に、第１補助容量および第１補助容量よりも容量値の小さい第２補助容量が設けられる。第１補助容量および第２補助容量には互いに異なる補助容量線（第１補助容量線または第２補助容量線）が接続されると共に、第１補助容量および第２補助容量の接続先の補助容量線は、行方向（走査信号線の延伸する方向）における第１の所定数の画素形成部毎に入れ替わる。また、少なくとも前記走査信号線の延伸する方向において第１の所定数の映像信号線毎に電位の極性は異なり、かつ、第１補助容量線および第２補助容量線の電位は各走査信号線の選択期間終了時に変化する。ここで、例えば、第１補助容量の接続先となる補助容量線の電位が、正極性表示を行う画素形成部に対応する走査信号線の選択期間終了後に上昇する方向に変化し、負極性表示を行う画素形成部に対応する走査信号線の選択期間終了後に下降する方向に変化する場合を考える。この場合、正極性表示および負極性表示のいずれにおいても、各画素形成部において、第１画素電極の電位に応じて明画素が実現され、第２画素電極の電位に応じて暗画素が実現される。これにより、明画素および暗画素が、行方向に並んで配置される。明画素および暗画素が行方向に並んで配置されることにより、明画素と暗画素との面積比を任意に設定可能になる。したがって、例えば、低階調画素が実際よりも明るくなるいわゆる黒浮きを防止するために第２画素電極の面積が第１画素電極の面積よりも大きくなるように設定することができる。以上により、本発明の第１の局面によれば、表示品位を従来よりも高めつつ、視野角特性を改善することができる。また、少なくとも行方向において第１の所定数の画素形成部毎に表示極性（画素形成部における第１画素電極および第２画素電極の電位の極性）が異なるので、少なくとも第１の所定数の列単位のカラム反転駆動（列単位で行う反転駆動）を行うことができる。

　本発明の第２の局面または第１７の局面によれば、少なくとも１列単位のカラム反転駆動を行うことができる。

　本発明の第３の局面または第１８の局面によれば、第１補助容量の接続先となる補助容量線（第１補助容量線または第２補助容量線）の電位が、正極性表示を行う画素形成部に対応する走査信号線の選択期間終了後に上昇する方向に変化し、負極性表示を行う画素形成部に対応する走査信号線の選択期間終了後に下降する方向に変化する。これにより、本発明の第２の局面または第１７の局面と同様の効果が得られる。

　本発明の第４の局面または第１９の局面によれば、例えば列方向（映像信号線の延伸する方向）の所定数の画素形成部毎に表示極性を異ならせることができる。

　本発明の第５の局面によれば、第１補助容量および第２補助容量の接続先の補助容量線を列方向で第２の所定数の画素形成部毎に入れ替えた構成において、本発明の第４の局面と同様の効果が得られる。

　本発明の第６の局面によれば、列方向に並ぶ画素形成部の接続先の映像信号線を、互いに隣接する２つの映像信号線のうちの一方および他方のいずれかにする構成において、本発明の第４の局面または本発明の第５の局面と同様の効果が得られる。

　本発明の第７の局面によれば、例えば映像信号線の電位の極性を選択期間毎に変化させるか、または映像信号線の電位の極性を各フレーム内で一定にすることにより、列方向の１つの画素形成部毎に表示極性を異ならせることができる。

　本発明の第８の局面によれば、例えば映像信号線の電位の極性を選択期間毎に変化させることにより、列方向の１つの画素形成部毎に表示極性を異ならせることができる。

　本発明の第９の局面によれば、第１画素電極の電位と第２画素電極の電位との電位差が本発明の第１の局面よりも大きくなる。このため、第１画素電極の電位に応じた輝度と第２画素電極の電位に応じた輝度との輝度差がより大きくなるので、黒浮きをさらに抑制することができる。

　本発明の第１０の局面によれば、第２画素電極の電位が第１画素電極の電位と同じ方向に変化すると共に、第２画素電極の電位変化は第１画素電極の電位変化よりも小さくなる。このため、各画素形成部において第１画素電極の電位に応じて明画素が実現され、第２画素電極の電位に応じて暗画素が実現されると共に、映像信号線の駆動振幅が低減される。これにより、低消費電力化を図ることができる。

　本発明の第１１の局面によれば、補助容量線駆動回路により、前記第１補助容量線および第２補助容量線が、列方向に並ぶ画素形成部において独立に駆動されるので、各画素形成部において、走査信号線の選択期間終了後から次フレームの選択期間開始時までの間で前記第１補助容量線および第２補助容量線のそれぞれの電位が一定になる。このため、正極性表示時には第１画素電極の電位が本発明の第１の局面よりも高くなり、負極性表示時には第１画素電極の電位が本発明の第１の局面よりも低くなる。これにより、第１画素電極の電位に応じた輝度と第２画素電極の電位に応じた輝度との輝度差がより大きくなるので、黒浮きをさらに抑制することができる。

　本発明の第１２の局面によれば、調整用容量を設けることにより、走査信号線の選択期間終了時の、第１画素電極および第２画素電極における電位変動のばらつきが抑制される。

　本発明の第１３の局面によれば、第１調整容量および第２調整容量を設けることにより、走査信号線の選択期間終了時の、第１画素電極および第２画素電極における電位変動のばらつきが抑制される。

　本発明の第１４の局面によれば、映像信号線と走査信号線との間で形成される寄生容量が相対的に小さくなる。このため、映像信号線の容量が低減されるので、消費電力を低減することができる。

　本発明の第１５の局面によれば、第１スイッチング素子および第２スイッチング素子のそれぞれが薄膜トランジスタであり、そのチャネル層が酸化物半導体または微結晶シリコンにより形成されている。酸化物半導体および微結晶シリコンはアモルファスシリコン等に比べて移動度が高いので、第１スイッチング素子および第２スイッチング素子のサイズを縮小することができる。このため、画素形成部の開口率の向上およびバスライン（映像信号線および走査信号線）の負荷の低減等を図ることができる。

本発明の第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。上記第１の実施形態における画素形成部の構成の示す等価回路図である。上記第１の実施形態における画素形成部近傍のレイアウトを示す図である。上記第１の実施形態における駆動方法について説明するための信号波形図である。本発明の第２の実施形態における画素形成部の構成の示す等価回路図である。上記第２の実施形態における駆動方法について説明するための信号波形図である。本発明の第３の実施形態における画素形成部の構成の示す等価回路図である。上記第３の実施形態における駆動方法について説明するための信号波形図である。本発明の第４の実施形態における画素形成部の構成の示す等価回路図である。上記第４の実施形態の変形例における画素形成部の構成の示す等価回路図である。上記第４の実施形態の変形例における駆動方法について説明するための信号波形図である。本発明の第５の実施形態における画素形成部の構成の示す等価回路図である。上記第５の実施形態における画素形成部近傍のレイアウトを示す図である。上記第５の実施形態における駆動方法について説明するための信号波形図である。本発明の第６の実施形態における画素形成部の構成の示す等価回路図である。上記第６の実施形態における画素形成部近傍のレイアウトを示す図である。上記第６の実施形態における駆動方法について説明するための信号波形図である。本発明の第７の実施形態に係る液晶表示装置の全体構成を示すブロック図である。上記第７の実施形態における画素形成部の構成の示す等価回路図である。上記第７の実施形態における駆動方法について説明するための信号波形図である。本発明の第８の実施形態における画素形成部の構成を示す等価回路図である。上記第８の実施形態における画素形成部近傍のレイアウトを示す図である。上記第８の実施形態の変形例における画素形成部の構成を示す等価回路図である。上記第８の実施形態の変形例における画素形成部近傍のレイアウトを示す図である。本発明の第９の実施形態における画素形成部の構成を示す等価回路図である。上記第９の実施形態における薄膜トランジスタのレイアウトを説明するための図である。（Ａ）は、薄膜トランジスタのレイアウトを示す平面図である。（Ｂ）は、（Ａ）のＡ－Ａ線断面図である。従来の液晶表示装置における画素形成部の構成を示す等価回路図である。

　以下、添付図面を参照しながら、本発明の第１～第９の実施形態について説明する。なお、本明細書中では、ｍおよびｎは２以上の整数、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数であるとする。また、行方向を基準とした数は第１の所定数に対応し、列方向を基準とした数は第２の所定数に対応する。

　＜１．第１の実施形態＞
　＜１．１　全体構成および動作概要＞
　図１は、本発明の第１の実施形態に係るアクティブマトリクス型の表示装置の全体構成を示すブロック図である。図１に示すように、本実施形態に係る液晶表示装置は、表示部１００、表示制御回路２００、映像信号線駆動回路としてのソースドライバ３００、および走査信号線駆動回路としてのゲートドライバ４００を備えている。表示部１００には、複数本（ｎ本）の映像信号線としてのソースラインＳＬ１～ＳＬｎ（以下、これらを区別しない場合には符号ＳＬで表す。）、複数本（ｍ本）の走査信号線としてのゲートラインＧＬ１～ＧＬｍ（以下、これらを区別しない場合には符号ＧＬで表す。）、およびそれらｎ本のソースラインＳＬ１～ＳＬｎとｍ本のゲートラインＧＬ１～ＧＬｍとの交差点にそれぞれ対応して設けられた複数（ｍ×ｎ個）の画素形成部が形成されている。また、各ゲートラインＧＬに沿って、第１補助容量線としての第１ＣＳラインＣＳＬ１および第２補助容量線としての第２ＣＳラインＣＳＬ２が設けられている。以下では、ゲートラインＧＬｉに沿った第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２のことをそれぞれ「ｉ行目の第１ＣＳラインＣＳＬ１」および「ｉ行目の第２ＣＳラインＣＳＬ２」ということがある。各第１ＣＳラインＣＳＬ１は第１ＣＳバスラインＣＢ１に接続され、各第２ＣＳラインＣＳＬ２は第２ＣＳバスラインＣＢ２に接続されている。画素形成部の構成についての詳しい説明は後述する。

　表示制御回路２００は、外部から送られる画像データＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶ、表示部１００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、およびゲートクロック信号ＧＣＫを出力する。また、本実施形態では、表示制御回路２００により電位制御ステップが実行される。すなわち、表示制御回路２００は、第１ＣＳバスラインＣＢ１および第２ＣＳバスラインＣＢ２にそれぞれ第１補助容量信号および第２補助容量信号を供給する。ただし、本発明はこれに限定されるものではなく、他の回路から、第１ＣＳバスラインＣＢ１および第２ＣＳバスラインＣＢ２にそれぞれ第１補助容量信号および第２補助容量信号を供給するようにしても良い。なお、第１補助容量信号および第２補助容量信号についての詳しい説明は後述する。

　ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、各ソースラインＳＬに駆動用映像信号を印加する。

　ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫを受け取り、各ゲートラインＧＬに走査信号を印加する。

　以上のようにして、各ゲートラインＧＬに走査信号が印加され、各ソースラインＳＬに駆動用映像信号が印加されることにより、外部から送られた画像データＤＡＴに基づく画像が表示部１００に表示される。

　＜１．２　画素形成部の構成＞
　図２は、本実施形態における、表示部１００中の一部の画素形成部（４個の画素形成部）の構成を示す等価回路図である。本明細書では、ｉ行目のゲートラインＧＬｉとｊ列目のソースラインＳＬｊとに対応して設けられた画素形成部、すなわちｉ行ｊ列目の画素形成部のことを符号１０（ｉ，ｊ）で表す。また、ｍ×ｎ個の画素形成部を特に区別しないときには、画素形成部を単に符号１０で表す。

　図２に示すように、画素形成部１０はマルチ画素構造となっている。すなわち、画素形成部１０は、第１副画素形成部１１および第２副画素形成部１２を含んでいる。本明細書では、ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）における第１副画素形成部１１および第２副画素形成部１２のことを、それぞれ符号１１（ｉ，ｊ）および１２（ｉ，ｊ）で表す。また、第１副画素形成部１１（ｉ，ｊ）および第２副画素形成部１２（ｉ，ｊ）のことをそれぞれ「ｉ行ｊ列目の第１副画素形成部」および「ｉ行ｊ列目の第２副画素形成部」ということがある。本実施形態では、第１副画素形成部１１が明画素に対応し、第２副画素形成部１２が暗画素に対応している。

　第１副画素形成部１１は、第１スイッチング素子としての第１薄膜トランジスタＴ１、第１画素電極Ｅｐｉｘ１、第１表示用容量としての第１液晶容量Ｃｌｃ１、第１補助容量ＣｃｓＡ、および第２補助容量ＣｃｓＢを含んでいる。以下では、Ｃｌｃ１，ＣｃｓＡ，ＣｃｓＢによりそれぞれ第１液晶容量、第１補助容量、および第２補助容量の容量値をも表すことがある。本実施形態および後述の各実施形態において、ＣｃｓＡ＞ＣｃｓＢである。第１副画素形成部１１における構成要素間の接続関係は次のとおりである。第１薄膜トランジスタＴ１については、ゲートラインＧＬが制御端子としてのゲート電極に接続され、ソースラインＳＬが第１導通端子としてのソース電極に接続され、第１画素電極Ｅｐｉｘ１が第２導通端子としてのドレイン電極に接続されている。第１画素電極Ｅｐｉｘ１と、各画素形成部１０に共通に設けられた共通電極ＣＯＭとの間には第１液晶容量Ｃｌｃが形成されている。共通電極ＣＯＭには、例えば固定電位である共通電位Ｖｃｏｍが与えられる。第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの一端は第１画素電極Ｅｐｉｘ１に接続されている。第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先は、１列毎に入れ替わっている。すなわち、ｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）では、第１補助容量ＣｃｓＡの他端が第１ＣＳラインＣＳＬ１に接続され、第２補助容量ＣｃｓＢの他端が第２ＣＳラインＣＳＬ２に接続されているのに対し、ｉ行ｊ＋１列目の第１副画素形成部１１（ｉ，ｊ＋１）では、第１補助容量ＣｃｓＡの他端が第２ＣＳラインＣＳＬ２に接続され、第２補助容量ＣｃｓＢの他端が第１ＣＳラインＣＳＬ１に接続されている。さらに、図示はしないがｉ行ｊ＋２列目の第１副画素形成部１１（ｉ，ｊ＋２）では、第１補助容量ＣｃｓＡの他端が第１ＣＳラインＣＳＬ１に接続され、第２補助容量ＣｃｓＢの他端が第２ＣＳラインＣＳＬ２に接続されている。なお、列方向では、第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先は各第１副画素形成部１１で同じになっている。

　第２副画素形成部１２は、第２スイッチング素子としての第２薄膜トランジスタＴ２、第２画素電極Ｅｐｉｘ２、および第２表示容量としての第２液晶容量Ｃｌｃ２を含んでいる。なお、第２液晶容量Ｃｌｃ２と並列に、すなわち第２画素電極Ｅｐｉｘ２と共通電極ＣＯＭとの間に所定の補助容量を設けても良い。第２副画素形成部１２における構成要素間の接続関係は次のとおりである。第２薄膜トランジスタＴ２については、ゲートラインＧＬが制御端子としてのゲート電極に接続され、ソースラインＳＬが第１導通端子としてのソース電極に接続され、第２画素電極Ｅｐｉｘ２が第２導通端子としてのドレイン電極に接続されている。なお、これらゲートラインＧＬおよびソースラインＳＬは、当該第２副画素形成部１２が含まれる画素形成部１０における第１副画素形成部１１で、第１薄膜トランジスタＴ１のゲート電極に接続されたゲートラインＧＬおよび第１薄膜トランジスタＴ１のソース電極に接続されたソースラインＳＬとそれぞれ同じものである。第２画素電極Ｅｐｉｘ２と共通電極ＣＯＭとの間には第２液晶容量Ｃｌｃ２が形成されている。

　本実施形態および後述の各実施形態における第１，第２薄膜トランジスタＴ１，Ｔ２のチャネル層は、例えば酸化物半導体により形成されている。ただし、本発明はこれに限定されるものではなく、酸化物半導体に代えて微結晶シリコンを用いても良い。また、酸化物半導体または微結晶シリコンを用いた場合よりも第１，第２薄膜トランジスタＴ１，Ｔ２の移動度が下がることになるが、アモルファスシリコン等をそれらのチャネル層に用いても良い。

　＜１．３　レイアウト＞
　図３は、図２に示す回路構成を実現するための画素形成部近傍のレイアウトを示す図である。ゲートラインＧＬを形成するゲートメタルと、第１ＣＳラインＣＳＬ１を形成するゲートメタルと、第２ＣＳラインＣＳＬ２を形成するゲートメタルとは互いに平行になるように配設されている。なお、本明細書では、ゲートラインＧＬを形成するゲートメタルと同一層に配設される他のメタルのことをもゲートメタルと呼んでいる。ゲートメタルとソースラインＳＬを形成するソースメタルとは互いに直交するように配設されている。隣接する２本のソースラインＳＬ間の領域のうち、ゲートラインＧＬが配設されている領域以外の部分（ただし、第１ＣＳラインＣＳＬ１が配設されている一部の領域を除く。）には、第１画素電極Ｅｐｉｘ１および第２画素電極Ｅｐｉｘ２が形成されている。これら第１画素電極Ｅｐｉｘ１および第２画素電極Ｅｐｉｘ２は、透明電極として形成されている。なお、明画素に対応する第１画素電極Ｅｐｉｘ１と暗画素に対応する第２画素電極Ｅｐｉｘ２との面積比は、図３に示すように、第２画素電極Ｅｐｉｘ２の面積が第１画素電極Ｅｐｉｘ１の面積よりも大きくなるように設定されている。このように暗画素の割合を相対的に大きくすることにより、低階調画素が実際よりも明るくなるいわゆる黒浮きを十分に抑制することができる。このような面積比の設定は、例えば特許文献２に開示されている。ただし、本発明はこれに限定されるものではなく、第１画素電極Ｅｐｉｘ１と第２画素電極Ｅｐｉｘ２との面積比は任意に設定可能である。

　第１副画素形成部１１における第１薄膜トランジスタＴ１のドレイン電極と第１画素電極Ｅｐｉｘ１とは、ソースメタルＳＥ１およびコンタクトＣＴ１によって電気的に互いに接続されている。ｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）では、ソースメタルＳＥ１のうちのｉ行目の第１ＣＳラインＣＳＬ１と対向する部分の面積（以下「第１対向面積」という。）は、当該ソースメタルＳＥ１のうちの第２ＣＳラインＣＳＬ２と対向する部分の面積（以下「第２対向面積」という。）よりも大きく設定されている。ｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）では、ソースメタルＳＥ１とｉ行目の第１ＣＳラインＣＳＬ１とが互いに重なる部分で第１補助容量ＣｃｓＡが形成され、ソースメタルＳＥ１と第２ＣＳラインＣＳＬ２とが互いに重なる部分で第２補助容量ＣｃｓＢが形成される。行方向に第１副画素形成部１１（ｉ，ｊ）に隣接するｉ行ｊ＋１列目の第１副画素形成部１１（ｉ，ｊ＋１）では、第１対向面積は第２対向面積の面積よりも小さく設定されている。より詳細には、ｉ行ｊ＋１列目の第１副画素形成部１１（ｉ，ｊ＋１）における第１対向面積および第２対向面積はそれぞれ、ｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）における第２対向面積および第１対向面積と略同一となっている。ｉ行ｊ＋１列目の第１副画素形成部１１（ｉ，ｊ＋１）では、ソースメタルＳＥ１と第１ＣＳラインＣＳＬ１とが互いに重なる部分で第２補助容量ＣｃｓＢが形成され、ソースメタルＳＥ１と第２ＣＳラインＣＳＬ２とが互いに重なる部分で第１補助容量ＣｃｓＡが形成される。なお、図示はしていないが、ｉ＋１行ｊ列目の第１副画素形成部１１（ｉ＋１，ｊ）のレイアウトはｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）のものと同様であり、ｉ＋１行ｊ＋１列目の第１副画素形成部１１（ｉ＋１，ｊ＋１）のレイアウトはｉ行ｊ＋１列目の第１副画素形成部１１（ｉ，ｊ＋１）のものと同様である。

　ところで、ここではソースメタルＳＥ１と第１ＣＳラインＣＳＬ１または第２ＣＳラインＣＳＬ２とが互いに重なる部分で第１補助容量ＣｃｓＡまたは第２補助容量ＣｃｓＢが形成されるものとして説明したが、実際には第１ＣＳラインＣＳＬ１または第２ＣＳラインＣＳＬ２が第１画素電極Ｅｐｉｘ１と重なる部分でも容量（以下「設計上考慮すべき容量」という。）が形成される。このため、実際には、設計上考慮すべき容量と第１補助容量ＣｃｓＡまたは第２補助容量ＣｃｓＢとの合計を、それぞれ設計上の第１補助容量ＣｃｓＡまたは第２補助容量ＣｃｓＢとする。これは、後述のレイアウトの説明でも同様である。

　第２画素形成部１２における第２薄膜トランジスタＴ２のドレイン電極と第２画素電極Ｅｐｉｘ２とは、ソースメタルＳＥ２およびコンタクトＣＴ２によって電気的に互いに接続されている。

　＜１．４　動作＞
　図４は、本実施形態における駆動方法について説明するための信号波形図である。より詳細には、選択期間（各画素形成部１０において表示すべき画像に応じて第１画素電極Ｅｐｉｘ１および第２画素電極Ｅｐｉｘ２への書き込みを行うための期間）および後述の副画素ＣＳ駆動期間におけるｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作を説明するための信号波形図である。選択期間の長さは、液晶表示装置における１水平走査期間（図４では“１Ｈ”で表す。）の長さに相当するものとする。上記副画素ＣＳ駆動期間は、第１画素電極Ｅｐｉｘと第２画素電極Ｅｐｉｘ２とで電位を互いに異ならせるための期間のことをいい、具体的には、第Ｎフレーム（Ｎは１以上の整数）における選択期間終了時から第Ｎ＋１フレームにおける選択期間開始時までの期間のことをいう。ここでは、ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）は、第Ｎフレームでは正極性表示を行い、第Ｎ＋１フレームでは負極性表示を行うものとする。また、以下では、第１画素電極Ｅｐｉｘ１の電位のことを「第１画素電位」といい、符号Ｖｐｉｘ１で表す。同様に、第２画素電極Ｅｐｉｘ２の電位のことを「第２画素電位」といい、符号Ｖｐｉｘ２で表す。これらのＶｐｉｘ１およびＶｐｉｘ２によりそれぞれ、第１画素電位Ｖｐｉｘ１およびＶｐｉｘ２の電位のことをも表すことがある。

　図４に示すように、本実施形態では、ソースラインＳＬｊの電位の共通電位Ｖｃｏｍを基準とした極性は１水平走査期間毎かつ１フレーム毎に反転している。なお、図示はしないが、互いに隣接するソースラインＳＬ間では極性が反転している。また、第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２の電位は１水平走査期間毎にハイレベルＶｃｈとローレベルＶｃｌとを繰り返すと共に、互いに電位が反転している。以下では、ＶｃｈおよびＶｃｌによりハイレベルＶｃｈおよびローレベルＶｃｌの大きさのことをも表すことがある。

　まず、第Ｎフレームでの動作について説明する。選択期間になると、ゲートラインＧＬｉにゲート端子が接続された第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２がオン状態になる。このため、ソースラインＳＬｊから映像信号電位Ｖｄａｔａ（正極性）が第１画素電極Ｅｐｉｘ１および第２画素電極Ｅｐｉｘ２にそれぞれ与えられる。映像信号電位Ｖｄａｔａは表示画像に応じて決定される電位である。以下では、Ｖｄａｔａにより映像信号電位Ｖｄａｔａの大きさのことをも表すことがある。選択期間における第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２は、次式（１）で与えられる。
　Vpix1=Vpix2=Vdata …（１）
　なお、このとき、第１ＣＳラインＣＳＬ１はローレベルＶｃｌになり、第２ＣＳラインＣＳＬ２はハイレベルＶｃｈになっている。

　副画素ＣＳ駆動期間になる（選択期間が終了する）と、ゲートラインＧＬｉにゲート端子が接続された第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２はオフ状態になる。このため、第１画素電極Ｅｐｉｘ１および第２画素電極Ｅｐｉｘ２はフローティング状態になる。そして、図４に示すように、副画素ＣＳ駆動期間の最初の１水平走査期間（以下「第１の１水平走査期間」という。）において、第１ＣＳラインＣＳＬ１はハイレベルＶｃｈに変化し、第２ＣＳラインＣＳＬ２はローレベルＶｃｌに変化する。これにより、第１画素電位Ｖｐｉｘ１は次式（２）のように変化する。
　Vpix1=Vdata+((CcsA-CcsB)/Ctot)・ΔVc　…（２）
　ＣｔｏｔおよびΔＶｃはそれぞれ次式（３）および式（４）で与えられる。
　Ctot=Clc1+CcsA+CcsB+Cp　…（３）
　ΔVc=Vch-Vcl　…（４）
　式（３）において、Ｃｐは第１副画素形成部１０内の寄生容量である。この寄生容量Ｃｐは便宜上、第１画素電極Ｅｐｉｘ１と、第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２の電位変化と異なる振幅、もしくはタイミングで動作する電極（例えばゲートライン等）との間に形成されるものとする。本実施形態では、第２画素電位Ｖｐｉｘ２には第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２が接続されていないので、式（２）のような電位変化は生じない。

　なお、実際には、選択期間終了時にゲートラインＧＬｉの電位変化および寄生容量に起因するフィールドスルー電圧ΔＶｇが発生する。このため、式（２）に示す第１画素電位Ｖｐｉｘ１は実際には次式（５）で与えられる。
　Vpix1=Vdata+((CcsA-CcsB)/Ctot)・ΔVc-ΔVg　…（５）
　同様の理由から、第２画素電位Ｖｐｉｘ２は実際には次式（６）で与えられる。
　Vpix2=Vdata-ΔVg　…（６）
　ただし、図示の便宜上、図４および後述の各信号波形図では、フィールドスルー電圧ΔＶｇが生じないものとして記載している。

　副画素ＣＳ駆動期間の２つ目の１水平走査期間（以下「第２の１水平走査期間」という。）では、第１ＣＳラインＣＳＬ１はローレベルＶｃｌに変化し、第２ＣＳラインＣＳＬ２はハイレベルＶｃｈに変化する。このため、第１画素電位Ｖｐｉｘ１は次式（７）のように変化する。
　Vpix1=Vdata-ΔVg　…（７）
　なお、第２画素電位Ｖｐｉｘ２は変化しない。すなわち、第２の１水平走査期間では第１画素電位Ｖｐｉｘ１と第２画素電位Ｖｐｉｘ２とが互いに等しくなる。

　以降、副画素ＣＳ駆動期間の第１の１水平走査期間の動作と第２の１水平走査期間の動作とが、第Ｎ＋１フレームの選択期間開始時まで順に繰り返される。このため、正極性の表示を行う際の実効的な第１画素電位Ｖｐｉｘ１は次式（８）で与えられる。
　Vpix1=Vdata+((CcsA-CcsB)/Ctot)・ΔVc・(1/2)-ΔVg　…（８）
　なお、正極性の表示行う際の実効的な第２画素電位Ｖｐｉｘ２は式（６）に示されるとおりである。

　ＣｃｓＡ＞ＣｃｓＢであり、第１補助容量ＣｃｓＡの接続先の第１ＣＳラインＣＳＬ１は、正極性の表示を行う際の選択期間終了後に第１画素電位Ｖｐｉｘ１を昇圧する方向に電位が変化する。このため、式（８）および式（６）から、正極性の表示を行う際に第１画素電位Ｖｐｉｘ１は、マルチ画素構造をとらない液晶表示装置における画素電位と同様である第２画素電位Ｖｐｉｘ２よりも高くなることがわかる。このようにして、正極性の表示行う際に、ｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）において明画素が実現され、ｉ行ｊ列目の第２副画素形成部１２（ｉ，ｊ）において暗画素が実現される。

　次に、第Ｎ＋１フレームでの動作について説明する。選択期間になると、ゲートラインＧＬｉにゲート端子が接続された第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２がオン状態になる。このため、ソースラインＳＬｊから映像信号電位Ｖｄａｔａ（負極性）が第１画素電極Ｅｐｉｘ１および第２画素電極Ｅｐｉｘ２にそれぞれ与えられる。選択期間における第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２は、上記式（１）で与えられる。このとき、第Ｎフレームと異なり、第１ＣＳラインＣＳＬ１はハイレベルＶｃｈになり、第２ＣＳラインＣＳＬ２はローレベルＶｃｌになっている。

　副画素ＣＳ駆動期間になる（選択期間が終了する）と、ゲートラインＧＬｉにゲート端子が接続された第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２はオフ状態になる。このため、第１画素電極Ｅｐｉｘ１および第２画素電極Ｅｐｉｘ２はフローティング状態になる。そして、図４に示すように、第１の１水平走査期間において、第１ＣＳラインＣＳＬ１はローレベルＶｃｌに変化し、第２ＣＳラインＣＳＬ２はハイレベルＶｃｈに変化する。これにより、第１画素電位Ｖｐｉｘ１は次式（９）のように変化する。
　Vpix1=Vdata-((CcsA-CcsB)/Ctot)・ΔVc　…（９）

　上述のフィールドスルー電圧ΔＶｇを考慮すると、式（９）に示す第１画素電位Ｖｐｉｘ１は実際には次式（１０）で与えられる。
　Vpix1=Vdata-((CcsA-CcsB)/Ctot)・ΔVc-ΔVg　…（１０）
　なお、第２画素電位Ｖｐｉｘ２は上記式（６）で与えられる。

　副画素ＣＳ駆動期間の第２の１水平走査期間では、第１ＣＳラインＣＳＬ１はハイレベルＶｃｈに変化し、第２ＣＳラインＣＳＬ２はローレベルＶｃｌに変化する。このため、第１画素電位Ｖｐｉｘ１は上記式（７）のように変化する。なお、第２画素電位Ｖｐｉｘ２は変化しない。すなわち、第Ｎフレームと同様に、副画素ＣＳ駆動期間の第２の１水平走査期間では第１画素電位Ｖｐｉｘ１と第２画素電位Ｖｐｉｘ２とが互いに等しくなる。

　以降、副画素ＣＳ駆動期間の第１の１水平走査期間の動作と第２の１水平走査期間の動作とが、第Ｎ＋１フレームの選択期間開始時まで順に繰り返される。このため、負極性の表示を行う際の実効的な第１画素電位Ｖｐｉｘ１は次式（１１）で与えられる。
　Vpix1=Vdata-((CcsA-CcsB)/Ctot)・ΔVc・(1/2)-ΔVg　…（１１）
　なお、負極性の表示行う際の実効的な第２画素電位Ｖｐｉｘ２は上記式（６）に示されるとおりである。

　ＣｃｓＡ＞ＣｃｓＢであり、第１補助容量ＣｃｓＡの接続先の第１ＣＳラインＣＳＬ１は、負極性の表示を行う際の選択期間終了後に第１画素電位Ｖｐｉｘ１を昇圧する方向に電位が変化する。このため、式（１１）および式（６）から、負極性の表示を行う際に第１画素電位Ｖｐｉｘ１は、マルチ画素構造をとらない液晶表示装置における画素電位と同様である、第２画素電位Ｖｐｉｘ２よりも低くなることがわかる。このようにして、負極性の表示を行う際に、ｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）において明画素が実現され、ｉ行ｊ列目の第２副画素形成部１２（ｉ，ｊ）において暗画素が実現される。

　本実施形態では、第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先が１列毎に入れ替わる共に、ソースラインＳＬｊの極性が１水平走査期間毎かつ１列毎に反転する。このため、ｉ行ｊ＋１列目の画素形成部１０（ｉ，ｊ＋１）の動作は、図示はしないが、ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作において第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の極性を反転させたものとなる。また、ｉ＋１行ｊ列目の画素形成部１０（ｉ＋１，１）の動作は、ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作において第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の極性を反転させると共に、電位変化を１水平走査期間遅らせたものとなる。また、ｉ＋１行ｊ＋１列目の画素形成部１０（ｉ＋１，ｊ＋１）の動作は、ｉ＋１行ｊ列目の画素形成部１０（ｉ＋１，１）の動作において第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の極性を反転させたものとなる。すなわち、本実施形態では、行方向および列方向に互いに隣接する画素形成部１０間で表示極性（画素形成部１０における第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の極性をいう。）が互いに異なるものになる。したがって、本実施形態ではいわゆるドット反転駆動が行われる。

　以上のように、本実施形態では、正極性表示および負極性表示のいずれにおいても、各画素形成部１０において、第１副画素形成部１１により明画素が実現され、第２副画素形成部１２により暗画素が実現される。また、第２副画素形成部１２の第２画素電位Ｖｐｉｘ２は、マルチ画素構造を採用しない場合の電位と同様になる。

　＜１．５　効果＞
　本実施形態によれば、マルチ画素構造を採用した液晶表示装置において、画素形成部１０を構成する２つの副画素形成部のうちの第１副画素形成部１１に第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢが設けられる。第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢの容量値の関係は、ＣｃｓＡ＞ＣｃｓＢである。第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢには互いに異なるＣＳラインが接続されると共に、第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢの接続先のＣＳラインは、第１補助容量ＣｃｓＡの接続先のＣＳラインが、選択期間終了後に第１画素電位Ｖｐｉｘ１を昇圧する方向に電位が変化するＣＳラインとなるように行方向の１画素形成部毎に入れ替わる。このため、正極性表示および負極性表示のいずれにおいても、各画素形成部１０において、第１副画素形成部１１により明画素が実現され、第２副画素形成部１２により暗画素が実現される。これにより、明画素および暗画素が行方向に並んで配置される。明画素および暗画素が行方向に並んで配置されることにより、明画素と暗画素との面積比を任意に設定可能になる。したがって、例えば、黒浮きを防止するために第２画素電極Ｅｐｉｘ２の面積が第１画素電極Ｅｐｉｘ１の面積よりも大きくなるように設定することができる。以上により、本実施形態によれば、表示品位を従来よりも高めつつ、視野角特性を改善することができる。なお、第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２を用いて第１画素電位Ｖｐｉｘ１を昇圧することにより、明画素を実現するための振幅の大きな映像信号が必要とされないので、消費電力を低減することができる。

　また、本実施形態によれば、暗画素に対応する第２副画素形成部１２の第２画素電位Ｖｐｉｘ２は、マルチ画素構造を採用しない場合の電位と同様であるので、輝度低下が生じない（ノーマリブラックモードであるとする）。このため、表示品位をさらに高めることができる。

　また、本実施形態によれば、行方向および列方向に互いに隣接する画素形成部１０間で表示極性が互いに異なるものになるので、ドット反転駆動（１画素単位で行う反転駆動）を行うことができる。

　また、本実施形態によれば、第１，第２薄膜トランジスタＴ１，Ｔ２のチャネル層が酸化物半導体により形成されている。酸化物半導体はアモルファスシリコン等に比べて移動度が高いので、第１，第２薄膜トランジスタＴ１，Ｔ２のサイズを縮小することができる。このため、画素形成部１０の開口率の向上およびバスライン（ソースラインＳＬおよびゲートラインＧＬ）の負荷の低減等を図ることができる。なお、微結晶シリコンを第１，第２薄膜トランジスタＴ１，Ｔ２のチャネル層に用いた場合にも、同様の効果が得られる。

　＜２．第２の実施形態＞
　＜２．１　画素形成部の構成＞
　図５は、本発明の第２の実施形態における、表示部１００中の一部の画素形成部（８個の画素形成部）の構成を示す等価回路図である。なお、本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。本実施形態では、上記第１の実施形態における構成においてさらに、第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先が、所定数行（２行）毎に異なっている。すなわち、例えばｊ列目に注目すると、ｉ－１行ｊ列目の第１副画素形成部１１（ｉ－１，ｊ）（図示しない）およびｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）では、第１補助容量ＣｃｓＡの他端が第１ＣＳラインＣＳＬ１に接続され、第２補助容量ＣｃｓＢの他端が第２ＣＳラインＣＳＬ２に接続されている。また、ｉ＋１行ｊ列目の第１副画素形成部１１（ｉ＋１，ｊ）およびｉ＋２行ｊ列目の第１副画素形成部１１（ｉ＋２，ｊ）では、第１補助容量ＣｃｓＡの他端が第２ＣＳラインＣＳＬ２に接続され、第２補助容量ＣｃｓＢの他端が第１ＣＳラインＣＳＬ１に接続されている。さらに、ｉ＋３行ｊ列目の第１副画素形成部１１（ｉ＋３，ｊ）およびｉ＋４行ｊ列目の第１副画素形成部１１（ｉ＋４，ｊ）（図示しない）では、第１補助容量ＣｃｓＡの他端が第１ＣＳラインＣＳＬ１に接続され、第２補助容量ＣｃｓＢの他端が第２ＣＳラインＣＳＬ２に接続されている。なお、ｊ＋１列目に注目した第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先については、ｊ列目に注目した第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先を逆にしたものである。また、画素形成部近傍のレイアウトは、上記第１の実施形態と同様であるので、その説明を省略する。

　＜２．２　動作＞
　図６は、本実施形態における駆動方法について説明するための信号波形図である。より詳細には、選択期間におけるｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作を説明するための信号波形図である。なお、上記第１の実施形態と共通する部分については適宜説明を省略する。図６に示すように、本実施形態では、上記第１の実施形態と異なり、第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２の電位が２水平走査期間毎にハイレベルＶｃｈとローレベルＶｃｌとを繰り返すと共に、互いに電位が反転している。

　まず、第Ｎフレームでは、選択期間になると、ソースラインＳＬｊから映像信号電位Ｖｄａｔａ（正極性）が第１画素電極Ｅｐｉｘ１および第２画素電極Ｅｐｉｘ２にそれぞれ与えられる。なお、このとき、第１ＣＳラインＣＳＬ１はローレベルＶｃｌになり、第２ＣＳラインＣＳＬ２はハイレベルＶｃｈになっている。

　副画素ＣＳ駆動期間の第１の１水平走査期間の終了時において、上記第１の実施形態と異なり、本実施形態では第１ＣＳラインＣＳＬ１および２ＣＳラインＣＳＬ２の電位は変化しない。図示はしないが、このとき、ｉ＋１行ｊ列目の画素形成部１０（ｉ＋１，ｊ）の第１画素電極Ｅｐｉｘ１および第２画素電極Ｅｐｉｘ２には、ソースラインＳＬｊから映像信号電位Ｖｄａｔａ（負極性）が与えられる。そして、副画素ＣＳ駆動期間の第２の１水平走査期間の終了時において、第１ＣＳラインＣＳＬ１はハイレベルＶｃｈに変化し、第２ＣＳラインＣＳＬ２はローレベルＶｃｌに変化する。これにより、第１画素電極Ｅｐｉｘ１は上記式（５）のように変化する。

　その後、副画素ＣＳ駆動期間の３つ目の１水平走査期間（以下「第３の１水平走査期間」という）では、第１の１水平走査期間と同様に第１ＣＳラインＣＳＬ１および２ＣＳラインＣＳＬ２の電位は変化しない。そして、副画素ＣＳ駆動期間の４つ目の１水平走査期間（以下「第４の１水平走査期間」という）では、第１ＣＳラインＣＳＬ１はローレベルＶｃｌに変化し、第２ＣＳラインＣＳＬ２はハイレベルＶｃｈに変化する。これにより、第１画素電極Ｅｐｉｘ１は上記式（７）のように変化する。

　以降、副画素ＣＳ駆動期間の第１，第２の１水平走査期間の動作と第３，第４の１水平走査期間の動作とが、第Ｎ＋１フレームの選択期間開始時まで順に繰り返される。このため、正極性の表示を行う際の実効的な第１画素電位Ｖｐｉｘ１は上記式（８）で与えられる。なお、第Ｎ＋１フレームでの動作は、第Ｎフレームの動作において極性を反転させたものであるので、その説明を省略する。

　本実施形態では、第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先が、１列毎かつ２行毎に入れ替わる共に、ソースラインＳＬｊの極性が１水平走査期間毎かつ１列毎に反転する。このため、ｉ＋１行ｊ列目の画素形成部１０（ｉ＋１，ｊ）の動作は、図示はしないが、ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作において第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の極性を反転させると共に、当該ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作の上記第１の１水平走査期間に相当する部分が省かれたものとなる。また、ｉ＋２行ｊ列目の画素形成部１０（ｉ＋２，ｊ）の動作は、ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作において第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の電位変化を２水平走査期間遅らせたものとなる。また、ｉ＋３行ｊ列目の画素形成部１０（ｉ＋３，ｊ）の動作は、画素形成部１０（ｉ＋２，ｊ）の動作において第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の極性を反転させると共に、当該ｉ＋２行ｊ列目の画素形成部１０（ｉ＋２，ｊ）の動作の上記第１の１水平走査期間に相当する部分が省かれたものとなる。なお、ｊ行目の動作については、ｉ行目の動作において極性を反転させたものとなる。このように、本実施形態においても、行方向および列方向に互いに隣接する画素形成部１０間で表示極性が互いに異なるものになる。すなわち、本実施形態ではいわゆるドット反転駆動が行われる。

　＜２．３　効果＞
　本実施形態によれば、第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先を１列毎かつ２行毎に入れ替えた構成において、第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２の電位を２水平走査期間毎に変化させることにより、上記第１の実施形態と同様の効果を得ることができる。また、第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２の駆動周波数が上記第１の実施形態の約１／２になるので、消費電力をさらに低減することができる。

　＜３．第３の実施形態＞
　＜３．１　画素形成部の構成＞
　図７は、本発明の第３の実施形態における、表示部１００中の一部の画素形成部（４個の画素形成部）の構成を示す等価回路図である。なお、本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図７に示すように、本実施形態では、上記第１の実施形態における構成においてさらに、第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先が、１行毎に異なっている。すなわち、例えばｊ列目に注目すると、ｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）では、第１補助容量ＣｃｓＡの他端が第１ＣＳラインＣＳＬ１に接続され、第２補助容量ＣｃｓＢの他端が第２ＣＳラインＣＳＬ２に接続されている。また、ｉ＋１行ｊ列目の第１副画素形成部１１（ｉ＋１，ｊ）では、第１補助容量ＣｃｓＡの他端が第２ＣＳラインＣＳＬ２に接続され、第２補助容量ＣｃｓＢの他端が第１ＣＳラインＣＳＬ１に接続されている。さらに、ｉ＋２行ｊ列目の第１副画素形成部１１（ｉ＋２，ｊ）（図示しない）では、第１補助容量ＣｃｓＡの他端が第１ＣＳラインＣＳＬ１に接続され、第２補助容量ＣｃｓＢの他端が第２ＣＳラインＣＳＬ２に接続されている。なお、ｊ＋１列目に注目した第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先については、ｊ列目に注目した第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先を逆にしたものであるので、その詳細な説明を省略する。また、画素形成部近傍のレイアウトは、上記第１の実施形態と同様であるので、その説明を省略する。

　＜３．２　動作＞
　図８は、本実施形態における駆動方法について説明するための信号波形図である。より詳細には、選択期間におけるｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作を説明するための信号波形図である。なお、上記第１の実施形態と共通する部分については適宜説明を省略する。図８に示すように、本実施形態では、上記第１の実施形態と異なり、ソースラインＳＬｊの極性は各フレーム内では変化しない。ここでは、ソースラインＳＬｊの極性は、第Ｎフレームで正極性であり、第Ｎ＋１フレームで負極性であるとする。なお、図示はしないが、互いに隣接するソースラインＳＬ間では極性が反転している。

　第Ｎフレームおよび第Ｎ＋１フレームでのｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作は、図８に示すように、上記第１の実施形態と同様である。本実施形態では、第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先が１列毎かつ１行毎に入れ替わると共に、ソースラインＳＬｊの極性が１フレーム毎かつ１列毎に反転する。このため、ｉ行ｊ＋１列目の画素形成部１０（ｉ，ｊ＋１）の動作は、図示はしないが、ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作において第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の極性を反転させたものとなる。また、ｉ＋１行ｊ列目の画素形成部１０（ｉ＋１，１）の動作は、ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作において第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の電位変化を１水平走査期間遅らせたものとなる。また、ｉ＋１行ｊ＋１列目の画素形成部１０（ｉ＋１，ｊ＋１）の動作は、ｉ＋１行ｊ列目の画素形成部１０（ｉ＋１，１）の動作において第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の極性を反転させたものとなる。すなわち、本実施形態では、行方向に互いに隣接する画素形成部１０間で表示極性が互いに異なる共に、列方向に互いに隣接する画素形成部１０間で表示極性が互いに同一になる。したがって、本実施形態では、いわゆるカラム反転駆動（ソースラインＳＬ単位で行うライン反転駆動のことをいう。）を行うことができる。

　＜３．３　効果＞
　本実施形態によれば、第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先を１列毎かつ１行毎に入れ替えた構成において、ソースラインＳＬの電位の極性を１フレーム毎かつ１列毎に反転させることにより、カラム反転駆動を行いつつ、上記第１の実施形態と同様の効果を得ることができる。また、ソースラインＳＬの１フレーム内での駆動振幅が上記第１の実施形態よりも低減されるので、消費電力をさらに低減することができる。

　＜４．第４の実施形態＞
　＜４．１　画素形成部の構成＞
　図９は、本発明の第４の実施形態における、表示部１００中の一部の画素形成部（４個の画素形成部）の構成を示す等価回路図である。なお、本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図９に示すように、本実施形態は、上記第３の実施形態において、列方向に互いに隣接する２つの画素形成部１０を、互いに隣接する２本のソースラインＳＬにそれぞれ接続したものである。すなわち、ｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）における第１薄膜トランジスタＴ１のソース端子およびｉ行ｊ列目の第２副画素形成部１２（ｉ，ｊ）における第２薄膜トランジスタＴ２のソース端子はｊ列目のソースラインＳＬｊに接続されているのに対し、ｉ＋１行ｊ列目の第１副画素形成部１１（ｉ＋１，ｊ）における第１薄膜トランジスタＴ１のソース端子およびｉ＋１行ｊ列目の２副画素形成部１２（ｉ＋１，ｊ）における第２薄膜トランジスタＴ２のソース端子はｊ＋１列目のソースラインＳＬｊ＋１に接続されている。なお、図示はしないが、ｉ＋２行ｊ列目の第１副画素形成部１１（ｉ＋２，ｊ）における第１薄膜トランジスタＴ１のソース端子およびｉ＋１行ｊ列目の２副画素形成部１２（ｉ＋２，ｊ）における第２薄膜トランジスタＴ２のソース端子はｊ列目のソースラインＳＬｊに接続されている。なお、図９に示すｊ－１列目に関する説明は、ｊ列目に関する説明において第ｊ列目，第ｊ＋１列目のソースラインＳＬｊ，ＳＬｊ＋１をそれぞれ第ｊ－１列目，第ｊ列目のソースラインＳＬｊ－１，ＳＬｊに入れ替えたのみであるので、その詳細は省略する。

　＜４．２　動作＞
　本実施形態におけるｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作は、上記第３の実施形態におけるものと同様である。ただし、本実施形態では、第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先が１列毎に入れ替わり、ソースラインＳＬｊの極性が１フレーム毎かつ１列毎に反転すると共に、列方向に互いに隣接する２つの画素形成部１０が、互いに隣接する２本のソースラインＳＬにそれぞれ接続されている。すなわち、画素形成部の接続先のソースラインＳＬが１行毎に入れ替わっている。このため、ｉ行ｊ－１列目の画素形成部１０（ｉ，ｊ－１）の動作は、図示はしないが、ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作において第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の極性を反転させたものとなる。また、ｉ＋１行ｊ列目の画素形成部１０（ｉ＋１，ｊ）の動作は、ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作において第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の極性を反転させると共に、電位変化を１水平走査期間遅らせたものとなる。また、ｉ＋１行ｊ－１列目の画素形成部１０（ｉ＋１，ｊ－１）の動作は、ｉ＋１行ｊ列目の画素形成部１０（ｉ＋１，ｊ）の動作において第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の極性を反転させたものとなる。したがって、本実施形態ではいわゆるドット反転駆動が行われる。

　＜４．３　効果＞
　第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先を１列毎に入れ替え、かつ、画素形成部１０の接続先のソースラインＳＬを１行毎に入れ替えた構成において、ソースラインＳＬの電位の極性を１フレーム毎かつ１列毎に反転させることにより、上記第１の実施形態と同様の効果を得ることができる。

　＜４．４　変形例＞
　図１０は、本実施形態の変形例における、表示部１００中の一部の画素形成部（８個の画素形成部）の構成を示す等価回路図である。本変形例では、上記第４の実施形態における構成においてさらに、第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先が、所定数行（２行）毎に異なっている。すなわち、例えばｊ列目に注目すると、ｉ－１行ｊ列目の第１副画素形成部１１（ｉ－１，ｊ）およびｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）では、第１補助容量ＣｃｓＡの他端が第１ＣＳラインＣＳＬ１に接続され、第２補助容量ＣｃｓＢの他端が第２ＣＳラインＣＳＬ２に接続されている。また、ｉ＋１行ｊ列目の第１副画素形成部１１（ｉ＋１，ｊ）およびｉ＋２行ｊ列目の第１副画素形成部１１（ｉ＋２，ｊ）では、第１補助容量ＣｃｓＡの他端が第２ＣＳラインＣＳＬ２に接続され、第２補助容量ＣｃｓＢの他端が第１ＣＳラインＣＳＬ１に接続されている。さらに、ｉ＋３行ｊ列目の第１副画素形成部１１（ｉ＋３，ｊ）（図示しない）およびｉ＋４行ｊ列目の第１副画素形成部１１（ｉ＋４，ｊ）（図示しない）では、第１補助容量ＣｃｓＡの他端が第１ＣＳラインＣＳＬ１に接続され、第２補助容量ＣｃｓＢの他端が第２ＣＳラインＣＳＬ２に接続されている。なお、ｊ－１列目に注目した第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先については、ｊ列目に注目した第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先を逆にしたものである。

　図１１は、本変形例における駆動方法について説明するための信号波形図である。より詳細には、選択期間におけるｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作を説明するための信号波形図である。図１１に示すように、本変形例では、上記第４の実施形態と異なり、第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２の電位が２水平走査期間毎にハイレベルＶｃｈとローレベルＶｃｌとを繰り返すと共に、互いに電位が反転している。なお、本変形例での動作は、ソースラインＳＬｊの極性が各フレーム内で変化しないことを除き、上記第２の実施形態における動作と同様であるので、その詳細な説明を省略する。本変形例によっても、行方向および列方向の１画素形成部毎に表示極性が異なるので、いわゆるドット反転駆動が行われる。

　本変形例では、第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２の電位が２水平走査期間毎に反転しているので、上記第４の実施形態よりも第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２の駆動周波数が低減される。このため、低消費電力化を図ることができる。

　なお、上記第４の実施形態および変形例では、画素形成部１０の接続先のソースラインＳＬを１行毎に入れ替えるものとして説明したが、本発明はこれに限定されるものではない。例えば、画素形成部１０の接続先のソースラインＳＬを複数行毎に入れ替えた構成としても良い。この場合、第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２の電位は複数水平走査期間毎に反転させる。したがってこの場合も、上記変形例と同様に、第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２の駆動周波数が低減される。このため、低消費電力化を図ることができる。

　＜５．第５の実施形態＞
　＜５．１　画素形成部の構成＞
　図１２は、本発明の第５の実施形態における、表示部１００中の一部の画素形成部（４個の画素形成部）の構成を示す等価回路図である。なお、本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図１２に示すように、本実施形態は、上記第１の実施形態における構成において、第２副画素形成部１２にさらに第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢを設けたものである。なお、本実施形態では、第１副画素形成部１１に設けられた第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのことをそれぞれ「明画素用第１補助容量Ｃｃｓ１Ａ」および「明画素用第２補助容量Ｃｃｓ１Ｂ」という。また、第２副画素形成部１２に設けられた第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのことをそれぞれ「暗画素用第１補助容量Ｃｃｓ２Ａ」および「暗画素用第２補助容量Ｃｃｓ２Ｂ」という。以下では、Ｃｃｓ１Ａ，Ｃｃｓ１Ｂ，Ｃｃｓ２Ａ，Ｃｃｓ２Ｂによりそれぞれ明画素用第１補助容量Ｃｃｓ１Ａ、明画素用第２補助容量Ｃｃｓ１Ｂ、暗画素用第１補助容量Ｃｃｓ２Ａ、および暗画素用第２補助容量Ｃｃｓ２Ｂの容量値をも表すことがある。ここで、Ｃｃｓ１Ａ＞Ｃｃｓ１Ｂ，Ｃｃｓ２Ａ＞Ｃｃｓ２Ｂである。なお、第１副画素形成部１１の構成は上記第１の実施形態と同様であるのでその説明を省略する。

　本実施形態では、各ゲートラインＧＬに沿って第２ＣＳラインＣＳＬ２が２本設けられている。これらの２本の第２ＣＳラインＣＳＬ２のうち、一方は第１副画素形成部１１に対応し、他方は第２副画素形成部１２に対応している。ただし、第２ＣＳラインＣＳＬ２を１本とする構成を採用しても良い。なお、第２ＣＳラインＣＳＬ２を２本設けることに代えて、第１ＣＳラインＣＳＬ１を２本設けるようにしても良い。

　第２副画素形成部１２において、暗画素用第１補助容量Ｃｃｓ２Ａおよび暗画素用第２補助容量Ｃｃｓ２Ｂのそれぞれの一端は第１画素電極Ｅｐｉｘ１に接続されている。暗画素用第１補助容量Ｃｃｓ２Ａおよび暗画素用第２補助容量Ｃｃｓ２Ｂのそれぞれの他端の接続先は、明画素用第１補助容量Ｃｃｓ１Ａおよび明画素用第２補助容量Ｃｃｓ１Ｂの接続先と同様に１列毎に入れ替わっている。すなわち、ｉ行ｊ列目の第２副画素形成部１２（ｉ，ｊ）では、暗画素用第１補助容量Ｃｃｓ２Ａの他端がｉ行目の第２ＣＳラインＣＳＬ２に接続され、暗画素用第２補助容量Ｃｃｓ２Ｂの他端がｉ＋１行目の第１ＣＳラインＣＳＬ１に接続されているのに対し、ｉ行ｊ＋１列目の第２副画素形成部１２（ｉ，ｊ＋１）では、暗画素用第１補助容量Ｃｃｓ２Ａの他端がｉ＋１行目の第１ＣＳラインＣＳＬ１に接続され、暗画素用第２補助容量Ｃｃｓ２Ｂの他端がｉ行目の第２ＣＳラインＣＳＬ２に接続されている。なお、列方向では、暗画素用第１補助容量Ｃｃｓ２Ａおよび暗画素用第２補助容量Ｃｃｓ２Ｂのそれぞれの他端の接続先は各第２副画素形成部１２で同じになっている。これらを換言すると、各画素形成部１０において、暗画素用第１補助容量Ｃｃｓ２Ａの他端の接続先と明画素用第１補助容量Ｃｃｓ１Ａの他端の接続先とが互いに異なると共に、暗画素用第２補助容量Ｃｃｓ２Ｂの他端の接続先と明画素用第２補助容量Ｃｃｓ１Ｂとが互いに異なっている。

　＜５．２　レイアウト＞
　図１３は、図１２に示す回路構成を実現するための画素形成部近傍のレイアウトを示す図である。なお、上記第１の実施形態におけるレイアウトと共通する部分（第１画素形成部１１のレイアウト等）については適宜説明を省略する。図１３に示すように、本実施形態では、第２副画素形成部１２に対応する第２ＣＳラインＣＳＬ２のうちの第２画素電極Ｅｐｉｘ２に対向する面積（以下「暗画素ＣＳ面積」という。）は、第１副画素形成部１１に対応する第２ＣＳラインＣＳＬ２のうちの第１画素電極Ｅｐｉｘ１に対向する面積（以下「明画素ＣＳ面積」という。）と略同一に設定されている。ｉ行ｊ列目の第２副画素形成部１２（ｉ，ｊ）では、ソースメタルＳＥ２のうちのｉ行目の第２ＣＳラインＣＳＬ２と対向する部分の面積（以下「第３対向面積」という。）は、当該ソースメタルＳＥ２のうちのｉ＋１行目の第１ＣＳラインＣＳＬ１と対向する部分の面積（以下「第４対向面積」という。）よりも大きく設定されている。ｉ行ｊ列目の第２副画素形成部１２（ｉ，ｊ）では、ソースメタルＳＥ２とｉ行目の第２ＣＳラインＣＳＬ２とが互いに重なる部分で暗画素用第１補助容量Ｃｃｓ２Ａが形成され、ソースメタルＳＥ２とｉ＋１行目の第１ＣＳラインＣＳＬ１とが互いに重なる部分で暗画素用第２補助容量Ｃｃｓ２Ｂが形成される。行方向に第２副画素形成部１２（ｉ，ｊ）に隣接するｉ行ｊ＋１列目の第２副画素形成部１２（ｉ，ｊ＋１）では、第３対向面積は第４対向面積よりも小さく設定されている。ｉ行ｊ＋１列目の第２副画素形成部１２（ｉ，ｊ＋１）では、ソースメタルＳＥ２とｉ行目の第２ＣＳラインＣＳＬ２とが互いに重なる部分で暗画素用第２補助容量Ｃｃｓ２Ｂが形成され、ソースメタルＳＥ２とｉ＋１行目の第１ＣＳラインＣＳＬ１とが互いに重なる部分で暗画素用第１補助容量Ｃｃｓ２Ａが形成される。なお、図示はしていないが、ｉ＋１行ｊ列目の第２副画素形成部１２（ｉ＋１，ｊ）のレイアウトはｉ行ｊ列目の第２副画素形成部１２（ｉ，ｊ）のものと同様であり、ｉ＋１行ｊ＋１列目の第２副画素形成部１２（ｉ＋１，ｊ＋１）のレイアウトはｉ行ｊ＋１列目の第２副画素形成部１２（ｉ，ｊ＋１）のものと同様である。

　＜５．３　動作＞
　図１４は、本実施形態における駆動方法について説明するための信号波形図である。より詳細には、選択期間におけるｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作を説明するための信号波形図である。なお、上記第１の実施形態と共通する部分については適宜説明を省略する。図１４に示すように、本実施形態では、第１画素電位Ｖｐｉｘ１は上記第１の実施形態と同様に電位変化は上記第１の実施形態と同様である。また、第２画素電位Ｖｐｉｘ２の電位変化は、副画素ＣＳ駆動期間において、第１画素電位Ｖｐｉｘ１の電位変化を、映像信号電位Ｖｄａｔａ（より詳細にはＶｄａｔａ－ΔＶｇ）を基準として反転させたものとなっている。

　副画素ＣＳ駆動期間の第１の第１の１水平走査期間において、第１ＣＳラインＣＳＬ１はハイレベルＶｃｈに変化し、第２ＣＳラインＣＳＬ２はローレベルＶｃｌに変化する。これにより、第１画素電位Ｖｐｉｘ１は次式（１２）のように変化する。
　Vpix1=Vdata+((Ccs1A-Ccs1B)/Ctot1)・ΔVc-ΔVg　…（１２）
　ここで、Ｃｔｏｔ１は次式（１３）で与えられる。
　Ctot1=Clc1+Ccs1A+Ccs1B+Cp1　…（１３）
　式（１３）において、Ｃｐ１は第１副画素形成部１１内の寄生容量である。この寄生容量Ｃｐ１は便宜上、第１画素電極Ｅｐｉｘ１と、第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２の電位変化と異なる振幅、もしくはタイミングで動作する電極（例えばゲートライン等）との間に形成されるものとする。なお、ΔＶｃは上記式（４）で与えられる。

　また、副画素ＣＳ駆動期間の第１の第１の１水平走査期間において、第２画素電位Ｖｐｉｘ２は次式（１４）のように変化する。
　Vpix2=Vdata-((Ccs2A-Ccs2B)/Ctot2)・ΔVc-ΔVg　…（１４）
　ここで、Ｃｔｏｔ２は次式（１５）で与えられる。
　Ctot2=Clc2+Ccs2A+Ccs2B+Cp2　…（１５）
　式（１５）において、Ｃｐ２は第２副画素形成部１２内の寄生容量である。この寄生容量Ｃｐ２は便宜上、第２画素電極Ｅｐｉｘ２と、第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２の電位変化と異なる振幅、もしくはタイミングで動作する電極（例えばゲートライン等）との間に形成されるものとする。

　このように、副画素ＣＳ駆動期間の第１の第１の１水平走査期間において、第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２は互いに正負逆方向の変化をする。そして、副画素ＣＳ駆動期間の第２の１水平走査期間において、第１ＣＳラインＣＳＬ１はローレベルＶｃｌに変化し、第２ＣＳラインＣＳＬ２はハイレベルＶｃｈに変化する。このため、第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２はそれぞれ上記式（７）および式（６）のように変化する。すなわち、第２の１水平走査期間では第１画素電位Ｖｐｉｘ１と第２画素電位Ｖｐｉｘ２とが互いに等しくなる。

　以降、副画素ＣＳ駆動期間の第１の１水平走査期間の動作と第２の１水平走査期間の動作とが、第Ｎ＋１フレームの選択期間開始時まで順に繰り返される。このため、正極性の表示を行う際の実効的な第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２はそれぞれ次式（１６）および式（１７）で与えられる。
　Vpix1=Vdata+((Ccs1A-Ccs1B)/Ctot1)・ΔVc・(1/2)-ΔVg　…（１６）
　Vpix2=Vdata-((Ccs2A-Ccs2B)/Ctot2)・ΔVc・(1/2)-ΔVg　…（１７）

　正極性の表示行う際の選択期間終了後に、明画素用第１補助容量Ｃｃｓ１Ａおよび暗画素用第２補助容量Ｃｃｓ２Ｂの接続先である第１ＣＳラインＣＳＬ１は、第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２を昇圧する方向に電位が変化すると共に、明画素用第２補助容量Ｃｃｓ１Ｂおよび暗画素用第１補助容量Ｃｃｓ２Ａの接続先である第２ＣＳラインＣＳＬ２は第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２を降圧する方向に電位が変化する。また、Ｃｃｓ１Ａ＞Ｃｃｓ１ＢかつＣｃｓ２Ａ＞Ｃｃｓ２Ｂである。このため、式（１６）および式（１７）から、正極性の表示を行う際に第１画素電位Ｖｐｉｘ１は第２画素電位Ｖｐｉｘ２よりも高くなることがわかる。このようにして、正極性の表示行う際に、ｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）において明画素が実現され、ｉ行ｊ列目の第２副画素形成部１２（ｉ，ｊ）において暗画素が実現される。また、本実施形態では、第１画素電位Ｖｐｉｘ１と第２画素電位Ｖｐｉｘ２との電位差が上記第１の実施形態よりも大きくなっている。

　なお、第Ｎ＋１フレームでの動作は、第Ｎフレームの動作において極性を反転させたものである。負極性の表示を行う際の実効的な第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２はそれぞれ次式（１８）および式（１９）で与えられる。
　Vpix1=Vdata-((Ccs1A-Ccs1B)/Ctot1)・ΔVc・(1/2)-ΔVg　…（１８）
　Vpix2=Vdata+((Ccs2A-Ccs2B)/Ctot2)・ΔVc・(1/2)-ΔVg　…（１９）

　負極性の表示行う際の選択期間終了後に、明画素用第１補助容量Ｃｃｓ１Ａおよび暗画素用第２補助容量Ｃｃｓ２Ｂの接続先である第１ＣＳラインＣＳＬ１は、第１画素電位Ｖｐｉｘ１を昇圧する方向に電位が変化すると共に、明画素用第１補助容量Ｃｃｓ１Ｂおよび暗画素用第１補助容量Ｃｃｓ２Ａの接続先である第２ＣＳラインＣＳＬ２は第１画素電位Ｖｐｉｘ１を降圧する方向に電位が変化する。また、Ｃｃｓ１Ａ＞Ｃｃｓ１ＢかつＣｃｓ２Ａ＞Ｃｃｓ２Ｂである。このため、式（１８）および式（１９）から、負極性の表示を行う際に第１画素電位Ｖｐｉｘ１は第２画素電位Ｖｐｉｘ２よりも低くなることがわかる。このようにして、負極性の表示行う際に、ｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）において明画素が実現され、ｉ行ｊ列目の第２副画素形成部１２（ｉ，ｊ）において暗画素が実現される。また、本実施形態では、第１画素電位Ｖｐｉｘ１と第２画素電位Ｖｐｉｘ２との電位差が上記第１の実施形態よりも大きくなっている。なお、本実施形態では、上記第１の実施形態と同様にドット反転駆動が行われる。

　＜５．４　効果＞
　本実施形態によれば、副画素ＣＳ駆動期間における第１画素電位Ｖｐｉｘ１と第２画素電位Ｖｐｉｘ２との電位差が上記第１の実施形態よりも大きくなる。このため、第１副画素形成部１１と第２副画素形成部１２との輝度差が上記第１の実施形態よりも大きくなる。これにより、いわゆる黒浮きをさらに抑制することができる。

　＜６．第６の実施形態＞
　＜６．１　画素形成部の構成＞
　図１５は、本発明の第６の実施形態における、表示部１００中の一部の画素形成部（４個の画素形成部）の構成を示す等価回路図である。なお、本実施形態の構成要素のうち上記第１の実施形態または第５の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図１５に示すように、本実施形態は、上記第５の実施形態における構成において、暗画素用第１補助容量Ｃｃｓ２Ａの他端の接続先と暗画素用第２補助容量Ｃｃｓ２Ｂの他端の接続先とを入れ替えたものである。すなわち、各画素形成部１０において、暗画素用第１補助容量Ｃｃｓ２Ａの他端の接続先と明画素用第１補助容量Ｃｃｓ１Ａの他端の接続先とが互い同一になると共に、暗画素用第２補助容量Ｃｃｓ２Ｂの他端の接続先と明画素用第２補助容量Ｃｃｓ１Ｂとが互いに同一になっている。ただし、本実施形態では、Ｃｃｓ１Ａ＞Ｃｃｓ１Ｂ，Ｃｃｓ２Ａ＞Ｃｃｓ２Ｂであり、かつ、Ｃｃｓ１Ａ－Ｃｃｓ１Ｂ＞Ｃｃｓ２Ａ－Ｃｃｓ２Ｂである。

　＜６．２　レイアウト＞
　図１６は、図１５に示す回路構成を実現するための画素形成部近傍のレイアウトを示す図である。なお、上記第１の実施形態または第５の実施形態におけるレイアウトと共通する部分については適宜説明を省略する。図１６に示すように、上記第５の実施形態と異なり、本実施形態では、暗画素ＣＳ面積は明画素ＣＳ面積よりも小さく設定されている。ｉ行ｊ列目の第２副画素形成部１２（ｉ，ｊ）では、第３対向面積は第４対向面積よりも小さく設定される。ｉ行ｊ列目の第２副画素形成部１２（ｉ，ｊ）では、ソースメタルＳＥ２とｉ行目の第２ＣＳラインＣＳＬ２とが互いに重なる部分で暗画素用第２補助容量Ｃｃｓ２Ｂが形成され、ソースメタルＳＥ２とｉ＋１行目の第１ＣＳラインＣＳＬ１とが互いに重なる部分で暗画素用第１補助容量Ｃｃｓ２Ａが形成される。ここで、ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）において、第４対向面積は第１対向面積よりも小さくなっている。また、暗画素ＣＳ面積が明画素ＣＳ面積よりも小さくなった設定の下で、第３対向面積は第２対向面積と略同一になっている。このようなレイアウトにより、Ｃｃｓ１Ａ＞Ｃｃｓ１Ｂ，Ｃｃｓ２Ａ＞Ｃｃｓ２Ｂであり、かつ、Ｃｃｓ１Ａ－Ｃｃｓ１Ｂ＞Ｃｃｓ２Ａ－Ｃｃｓ２Ｂである設定が実現される。ｉ行ｊ＋１列目の第２副画素形成部１２（ｉ，ｊ＋１）では、第３対向面積は第４対向面積よりも大きく設定されている。ｉ行ｊ＋１列目の第２副画素形成部１２（ｉ，ｊ＋１）では、ソースメタルＳＥ２とｉ行目の第２ＣＳラインＣＳＬ２とが互いに重なる部分で暗画素用第１補助容量Ｃｃｓ２Ａが形成され、ソースメタルＳＥ２とｉ＋１行目の第１ＣＳラインＣＳＬ１とが互いに重なる部分で暗画素用第２補助容量Ｃｃｓ２Ｂが形成される。ここで、ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）において、第４対向面積は第１対向面積と略同一となっている。また、暗画素ＣＳ面積が明画素ＣＳ面積よりも小さくなった設定の下で、第３対向面積は第２対向面積よりも小さくなっている。このようなレイアウトにより、Ｃｃｓ１Ａ＞Ｃｃｓ１Ｂ，Ｃｃｓ２Ａ＞Ｃｃｓ２Ｂであり、かつ、Ｃｃｓ１Ａ－Ｃｃｓ１Ｂ＞Ｃｃｓ２Ａ－Ｃｃｓ２Ｂである設定が実現される。なお、図示はしていないが、ｉ＋１行ｊ列目の第２副画素形成部１２（ｉ＋１，ｊ）のレイアウトはｉ行ｊ列目の第２副画素形成部１２（ｉ，ｊ）のものと同様であり、ｉ＋１行ｊ＋１列目の第２副画素形成部１２（ｉ＋１，ｊ＋１）のレイアウトはｉ行ｊ＋１列目の第２副画素形成部１２（ｉ，ｊ＋１）のものと同様である。

　＜６．３　動作＞
　図１７は、本実施形態における駆動方法について説明するための信号波形図である。より詳細には、選択期間におけるｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作を説明するための信号波形図である。なお、上記第１の実施形態と共通する部分については適宜説明を省略する。図１７に示すように、本実施形態における動作は、上記第５の実施形態における動作において、副画素ＣＳ駆動期間での第２画素電位Ｖｐｉｘ２の電位変化を第１画素電位Ｖｐｉｘ１の電位変化と同じ方向にすると共に、第１画素電位Ｖｐｉｘ１の電位変化よりも小さくしたものである。第１画素電位Ｖｐｉｘ１の電位変化については上記第５の実施形態と同様であるので、以下では、第２画素電位Ｖｐｉｘ２の電位変化を中心に説明する。

　まず、第Ｎフレームの副画素ＣＳ駆動期間の第１の第１の１水平走査期間において、第１ＣＳラインＣＳＬ１はハイレベルＶｃｈに変化し、第２ＣＳラインＣＳＬ２はローレベルＶｃｌに変化する。これにより、第２画素電位Ｖｐｉｘ２は次式（２０）のように変化する。
　Vpix2=Vdata+((Ccs2A-Ccs2B)/Ctot2)・ΔVc-ΔVg　…（２０）

　そして、副画素ＣＳ駆動期間の第２の１水平走査期間において、第１ＣＳラインＣＳＬ１はローレベルＶｃｌに変化し、第２ＣＳラインＣＳＬ２はハイレベルＶｃｈに変化する。このとき、第２画素電位Ｖｐｉｘ２は上記第５の実施形態と同様に上記式（６）に示すように変化する。

　以降、第１の１水平走査期間の動作と第２の１水平走査期間の動作とが、第Ｎ＋１フレームの選択期間開始時まで順に繰り返される。このため、正極性の表示を行う際の実効的な第２画素電位Ｖｐｉｘ２は次式（２１）で与えられる。
　Vpix2=Vdata+((Ccs2A-Ccs2B)/Ctot2)・ΔVc・(1/2)-ΔVg　…（２１）

　正極性の表示行う際の選択期間終了後に、明画素用第１補助容量Ｃｃｓ１Ａおよび暗画素用第１補助容量Ｃｃｓ２Ａの接続先である第１ＣＳラインＣＳＬ１は、第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２を昇圧する方向に電位が変化すると共に、明画素用第２補助容量Ｃｃｓ１Ｂおよび暗画素用第２補助容量Ｃｃｓ２Ｂの接続先である第２ＣＳラインＣＳＬ２は、第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２を降圧する方向に電位が変化する方向に電位が変化する。また、Ｃｃｓ１Ａ＞Ｃｃｓ１Ｂ，Ｃｃｓ２Ａ＞Ｃｃｓ２Ｂ、かつ、Ｃｃｓ１Ａ－Ｃｃｓ１Ｂ＞Ｃｃｓ２Ａ－Ｃｃｓ２Ｂである。このため、式（１６）および式（２１）から、正極性の表示を行う際に第１画素電位Ｖｐｉｘ１は第２画素電位Ｖｐｉｘ２よりも高くなることがわかる。このようにして、正極性の表示行う際に、ｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）において明画素が実現され、ｉ行ｊ列目の第２副画素形成部１２（ｉ，ｊ）において暗画素が実現される。また、本実施形態では、第２画素電位Ｖｐｉｘ２においても昇圧が行われる。

　なお、第Ｎ＋１フレームでの動作は、第Ｎフレームの動作において極性を反転させたものである。負極性の表示を行う際の実効的な第２画素電位Ｖｐｉｘ２は次式（２２）で与えられる。
　Vpix2=Vdata-((Ccs2A-Ccs2B)/Ctot2)・ΔVc・(1/2)-ΔVg　…（２２）

　負極性の表示行う際の選択期間終了後に、明画素用第１補助容量Ｃｃｓ１Ａおよび暗画素用第１補助容量Ｃｃｓ２Ａの接続先である第１ＣＳラインＣＳＬ１は、第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２を昇圧する方向に電位が変化すると共に、明画素用第２補助容量Ｃｃｓ１Ｂおよび暗画素用第２補助容量Ｃｃｓ２Ｂの接続先である第２ＣＳラインＣＳＬ２は、第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２を降圧する方向に電位が変化する方向に電位が変化する。また、Ｃｃｓ１Ａ＞Ｃｃｓ１Ｂ，Ｃｃｓ２Ａ＞Ｃｃｓ２Ｂ、かつ、Ｃｃｓ１Ａ－Ｃｃｓ１Ｂ＞Ｃｃｓ２Ａ－Ｃｃｓ２Ｂである。このため、上記式（２０）および式（２４）から、負極性の表示を行う際に第１画素電位Ｖｐｉｘ１は第２画素電位Ｖｐｉｘ２よりも低くなることがわかる。このようにして、負極性の表示行う際に、ｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）において明画素が実現され、ｉ行ｊ列目の第２副画素形成部１２（ｉ，ｊ）において暗画素が実現される。また、本実施形態では、第２画素電位Ｖｐｉｘ２においても昇圧が行われる。また、本実施形態では、上記第１，第５の実施形態と同様にいわゆるドット反転駆動が行われる。

　＜６．４　効果＞
　本実施形態によれば、第１画素電位Ｖｐｉｘ１のみならず第２画素電位Ｖｐｉｘ２においても昇圧が行われると共に、第１画素電位Ｖｐｉｘ１の方が第２画素電位Ｖｐｉｘ２よりも大きく昇圧される。このため、第１副画素形成部１１により明画素を実現し、第２副画素形成部１２により暗画素を実現しつつ、ソースラインの駆動振幅を低減することができる。これにより、低消費電力化を図ることができる。

　＜７．第７の実施形態＞
　＜７．１　全体構成および動作概要＞
　図１８は、本発明の第７の実施形態に係るアクティブマトリクス型の表示装置の全体構成を示すブロック図である。なお、本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図１８に示すように、本実施形態に係る液晶表示装置は、上記第１の実施形態における各構成要素に加えて、補助容量線駆動回路としてのＣＳドライバ５００を備えている。なお、本実施形態では第１ＣＳバスラインＣＢ１および第２ＣＳバスラインＣＢ２は設けられていない。

　表示制御回路２００は、第１補助容量信号および第２補助容量信号を出力することに代えて、ＣＳドライバ５００の動作を制御するためのＣＳスタートパルス信号ＣＣＰおよびＣＳクロック信号ＣＣＫを出力する。

　ＣＳドライバ５００は、表示制御回路２００から出力されるＣＳスタートパルス信号ＣＣＰおよびＣＳクロック信号ＣＣＫを受け取り、各行の第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２を駆動する。本実施形態では、ｉ行目の第１ＣＳラインおよび第２ＣＳラインをそれぞれ符号「ＣＳＬ１（ｉ）」および「ＣＳＬ２（ｉ）」で表す。上記各実施形態とは異なり、本実施形態における各行の第１ＣＳラインＣＳＬ１は独立に駆動される。同様に、各行の第２ＣＳラインＣＳＬ２も独立に駆動される。

　＜７．２　画素形成部の構成＞
　図１９は、本実施形態における、表示部１００中の一部の画素形成部（４個の画素形成部）の構成を示す等価回路図である。図１９に示すように、本実施形態における画素形成部の構成は、上記第１の実施形態と基本的に同様である（第１ＣＳラインおよび第２ＣＳラインの符号は異なる。）ので、その説明を省略する。また、画素形成部近傍のレイアウトは、上記第１の実施形態と同様であるので、その説明を省略する。

　＜７．３　動作＞
　図２０は、本実施形態における駆動方法について説明するための信号波形図である。より詳細には、選択期間におけるｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の動作を説明するための信号波形図である。なお、上記第１の実施形態と共通する部分については適宜説明を省略する。本実施形態における各第１ＣＳラインＣＳＬ１および各第２ＣＳラインＣＳＬ２はＣＳドライバ５００により駆動されているので、図２０に示すように、第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２の電位変化が上記第１の実施形態と異なっている。より詳細には、各行の選択期間終了後に、当該行の第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２の電位が変化し、これらの電位は上記副画素ＣＳ駆動期間において（すなわち、次フレームの選択期間の開始時まで）一定となっている。なお、第２画素電位Ｖｐｉｘ２の変化は上記第１の実施形態と同様であるので、その説明を省略する。本実施形態では、ＣＳドライバ５００により電位制御ステップが実行される。

　まず、第Ｎフレームでは、選択期間になると、ソースラインＳＬｊから映像信号電位Ｖｄａｔａ（正極性）が第１画素電極Ｅｐｉｘ１および第２画素電極Ｅｐｉｘ２にそれぞれ与えられる。このとき、ｉ行目の第１ＣＳラインＣＳＬ１（ｉ）はローレベルＶｃｌになり、ｉ行目の第２ＣＳラインＣＳＬ２（ｉ）はハイレベルＶｃｈになっている。

　副画素ＣＳ駆動期間の第１の第１の１水平走査期間において、ｉ行目の第１ＣＳラインＣＳＬ１（ｉ）はハイレベルＶｃｈに変化し、ｉ行目の第２ＣＳラインＣＳＬ２（ｉ）はローレベルＶｃｌに変化する。これにより、第１画素電位Ｖｐｉｘ１は上記式（５）のように変化する。その後、副画素ＣＳ駆動期間において（すなわち、次フレームの選択期間の開始時まで）、第１画素電位Ｖｐｉｘ１は上記式（５）に示す電位を保つ。すなわち、本実施形態において正極性の表示を行う際の実効的な第１画素電位Ｖｐｉｘ１は次式（２３）で与えられる。
　Vpix1=Vdata+((CcsA-CcsB)/Ctot)・ΔVc-ΔVg　…（２３）

　ＣｃｓＡ＞ＣｃｓＢであり、第１補助容量ＣｃｓＡの接続先の第１ＣＳラインＣＳＬ１は、正極性の表示行う際の選択期間終了後に第１画素電位Ｖｐｉｘ１を昇圧する方向に電位が変化する。このため、式（２３）および式（６）から、正極性の表示を行う際に第１画素電位Ｖｐｉｘ１は、マルチ画素構造をとらない液晶表示装置における画素電位と同様である、第２画素電位Ｖｐｉｘ２よりも高くなることがわかる。このようにして、正極性の表示行う際に、ｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）において明画素が実現され、ｉ行ｊ列目の第２副画素形成部１２（ｉ，ｊ）において暗画素が実現される。また、本実施形態では、第１画素電位Ｖｐｉｘ１と第２画素電位Ｖｐｉｘ２との電位差が上記第１の実施形態よりも大きくなっている。

　なお、第Ｎ＋１フレームでの動作は、第Ｎフレームの動作において極性を反転させたものである。負極性の表示を行う際の実効的な第１画素電位Ｖｐｉｘ１は次式（２４）で与えられる。
　Vpix1=Vdata-((CcsA-CcsB)/Ctot)・ΔVc-ΔVg　…（２４）

　ＣｃｓＡ＞ＣｃｓＢであり、第１補助容量ＣｃｓＡの接続先の第１ＣＳラインＣＳＬは、負極性の表示を行う際の選択期間終了後に第１画素電位Ｖｐｉｘ１を昇圧する方向に電位が変化する。このため、式（２４）および式（６）から、負極性の表示を行う際に第１画素電位Ｖｐｉｘ１は、マルチ画素構造をとらない液晶表示装置における画素電位と同様である、第２画素電位Ｖｐｉｘ２よりも低くなることがわかる。このようにして、負極性の表示を行う際に、ｉ行ｊ列目の第１副画素形成部１１（ｉ，ｊ）において明画素が実現され、ｉ行ｊ列目の第２副画素形成部１２（ｉ，ｊ）において暗画素が実現される。また、本実施形態では、第１画素電位Ｖｐｉｘ１と第２画素電位Ｖｐｉｘ２との電位差が上記第１の実施形態よりも大きくなっている。

　本実施形態では、第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先が１列毎に入れ替わる共に、ソースラインＳＬｊの極性が１水平走査期間毎かつ１列毎に反転する。このため、本実施形態では、行方向および列方向に互いに隣接する画素形成部１０間で表示極性が互いに異なるものになる。したがって、本実施形態では、上記第１の実施形態と同様にいわゆるドット反転駆動が行われる。

　＜７．４　効果＞
　本実施形態によれば、ＣＳドライバ５００を用いて第１ＣＳラインＣＳＬ１および第２ＣＳラインＣＳＬ２を駆動する態様において上記第１の実施形態と同様の効果を得ることができる。さらに、第２副画素形成部１２の第２画素電位Ｖｐｉｘ２はマルチ画素構造を採用しない場合の電位と同様であり、副画素ＣＳ駆動期間における第１画素電位Ｖｐｉｘ１と第２画素電位Ｖｐｉｘ２との電位差が上記第１の実施形態よりも大きくなる。これにより、暗画素に対応する第２副画素形成部１２の輝度低下を抑制しつつ、黒浮きをさらに抑制することができる。

　＜８．第８の実施形態＞
　＜８．１　画素形成部の構成＞
　図２１は、本発明の第８の実施形態における、ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の構成を示す等価回路図である。なお、本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図２１に示すように、本実施形態は、上記第１の実施形態における構成において、各ゲートラインＧＬに沿って第３補助容量線としての第３ＣＳラインＣＳＬ３を設けると共に、第２副画素形成部１２にさらに調整用容量としての第３補助容量ＣｃｓＣを設けたものである。なお、第３ＣＳラインＣＳＬ３には所定の固定電位が与えられる。第３補助容量ＣｃｓＣの一端は第２画素電極Ｅｐｉｘ２に接続され、他端は第３ＣＳラインＣＳＬ３に接続されている。

　画素形成部１０内には寄生容量が形成される。例えば、図２１に示すように、第１薄膜トランジスタＴ１のゲート－ドレイン間には第１寄生容量Ｃｇｄｔ１が形成され、第２薄膜トランジスタＴ２のゲート－ドレイン間には第２寄生容量Ｃｇｄｔ２が形成される。なお、実際には他の箇所にも寄生容量が形成され得るが、ここでは便宜上図示を省略する。これらの寄生容量が存在することにより、ゲートラインＧＬが選択状態から非選択状態に切り替わる際（選択期間終了時）に、第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２が変動する。すなわち、上述のフィールドスルー電圧ΔＶｇが第１画素電極Ｅｐｉｘ１および第２画素電極Ｅｐｉｘ２に発生する。しかし、第１画素電極Ｅｐｉｘ１には第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢが接続されている一方で、第２画素電極Ｅｐｉｘ２にはそれらが接続されていないので、第１画素電極Ｅｐｉｘ１および第２画素電極Ｅｐｉｘ２に生じるフィールドスルー電圧ΔＶｇが互いに異なる。その結果、選択終了時の第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の電位変動がばらつく。第３補助容量ＣｃｓＣは、このような電位変動のばらつきを抑制するために設けられたものである。

　図２１に示す各容量の容量値の関係は、次式（２５）で示される。
　Cgdt1/(CcsA+CcsB+Clc1+Cp1)
　=Cgdt2/(CcsC+Clc2+Cp2)　…（２５）
　ここで、Ｃｐ１は第１副画素形成部１１内に形成される第１寄生容量Ｃｇｄｔ１以外の寄生容量であり、Ｃｐ２は第２副画素形成部１２内に形成される第２寄生容量Ｃｇｄｔ２以外の寄生容量である。このように、Ｃｇｄｔ１およびＣｇｄｔ２は、選択期間終了時のゲートラインＧＬの電位変化および第１寄生容量Ｃｇｄｔ１に起因する第１画素電極Ｅｐｉｘ１におけるフィールドスルー電圧ΔＶｇと、選択期間終了時のゲートラインＧＬの電位変化および第２寄生容量Ｃｇｄｔ２に起因する第２画素電極Ｅｐｉｘ２におけるフィールドスルー電圧ΔＶｇとが互いに略等しくなるように設定されている。

　＜８．２　レイアウト＞
　図２２は、図２１に示す回路構成を実現するための画素形成部近傍のレイアウトを示す図である。なお、上記第１の実施形態におけるレイアウトと共通する部分については説明を省略する。図２２に示すように、本実施形態では、ソースメタルＳＥ２と第３ＣＳラインＣＳＬ３（ゲートメタル）とが互いに重なる部分で第３補助容量ＣｃｓＣが形成される。

　＜８．３　効果＞
　本実施形態によれば、式（２５）を満たすような第３補助容量ＣｃｓＢを設けることにより、ゲートラインＧＬの選択期間終了時における第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の電位変動のばらつきが抑制される。

　＜８．４　変形例＞
　図２３は、本実施形態の変形例における、ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の構成を示す等価回路図である。なお、本実施形態の構成要素のうち上記第１の実施形態または第８の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。図２３に示すように、本変形例では第３ＣＳラインＣＳＬ３および第３補助容量ＣｃｓＣに代えて、第１調整用容量Ｃｇｄ１および第２調整用容量Ｃｇｄ２が設けられている。第１調整用容量Ｃｇｄ１の一端は第１画素電極Ｅｐｉｘ１に接続され、他端はゲートラインＧＬｉに接続されている。第２調整用容量Ｃｇｄ２の一端は第２画素電極Ｅｐｉｘ２に接続され、他端はゲートラインＧＬｉに接続されている。これらの第１調整用容量Ｃｇｄ１および第２調整用容量Ｃｇｄ２は、上記第３補助容量ＣｃｓＣと同様に、ゲートラインＧＬの選択期間終了時における第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の電位変動の不均一性を抑制するために設けられたものである。

　図２３に示す各容量の容量値の関係は、次式（２６）で示される。
　(Cgdt1+Cgd1)/(CcsA+CcsB+Clc1+Cp1)
　=(Cgdt2+Cgd2)/(Clc2+Cp2)　…（２６）
　このように、Ｃｇｄ１およびＣｇｄ２は、選択期間終了時のゲートラインＧＬの電位変化および第１寄生容量Ｃｇｄｔ１に起因する第１画素電極Ｅｐｉｘ１におけるフィールドスルー電圧ΔＶｇと、選択期間終了時のゲートラインＧＬの電位変化および第２寄生容量Ｃｇｄｔ２に起因する第２画素電極Ｅｐｉｘ２におけるフィールドスルー電圧ΔＶｇとが互いに略等しくなるように設定されている。

　図２４は、図２３に示す回路構成を実現するための画素形成部近傍のレイアウトを示す図である。なお、上記第１の実施形態におけるレイアウトと共通する部分については説明を省略する。図２４に示すように、ゲートラインＧＬ（ゲートメタル）のうちの、第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２が設けられた部分以外の一部がソースメタルＳＥ１およびソースメタルＳＥ２と互いに重なっている。ソースメタルＳＥ１とゲートラインＧＬとが互いに重なる部分で第１調整用容量Ｃｇｄ１が形成され、ソースメタルＳＥ２とゲートラインＧＬとが互いに重なる部分で第２調整用容量Ｃｇｄ２が形成される。

　本変形例によれば、式（２６）を満たすような第１調整用容量Ｃｇｄ１および第２調整用容量Ｃｇｄ２を設けることにより、ゲートラインＧＬの選択期間終了時における第１画素電位Ｖｐｉｘ１および第２画素電位Ｖｐｉｘ２の電位変動のばらつきが抑制される。

　なお、本発明の第８の実施形態とその変形例とは組み合わせて適用することができる。すなわち、各画素形成部１０において、第３補助容量ＣｃｓＣ、第１調整用容量Ｃｇｄ１、および第２調整用容量Ｃｇｄ２を設けても良い。

　＜９．第９の実施形態＞
　＜９．１　画素形成部の構成＞
　図２５は、本発明の第９の実施形態における、ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）の構成を示す等価回路図である。なお、本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。上記各実施形態では、第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２は並列に配置されているが、本実施形態では、図２５に示すように、第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２は直列に配置されている。すなわち、第２薄膜トランジスタＴ２のソース端子（第１導通端子）が、第１薄膜トランジスタＴ１を介してソースラインＳＬｊに接続されている。換言すると、第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２で、第１薄膜トランジスタＴ１のドレイン端子（第２導通端子）と第２薄膜トランジスタＴ２のソース端子とを共有した構成となっている。なお、ｉ行ｊ列目の画素形成部１０（ｉ，ｊ）以外の画素形成部も同様の構成である。また、図２５に示す構成に限らず、第１薄膜トランジスタＴ１のソース端子が、第２薄膜トランジスタＴ１を介してソースラインＳＬｊに接続されていても良い。すなわち、第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２で、第１薄膜トランジスタＴ１のソース端子と第２薄膜トランジスタＴ２のドレイン端子とを共有した構成としても良い。

　＜９．２　レイアウト＞
　図２６は、本実施形態における第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２のレイアウトを説明するための図である。より詳細には、図２６（Ａ）は、第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２のレイアウトを示す平面図である。図２６（Ｂ）は、図２６（Ａ）のＡ－Ａ線断面図である。上記各実施形態のレイアウトでは、第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２は並列に配置されている（図３、図１３、図１６、図２２、および図２４を参照）。しかし、本実施形態では、図２６（Ａ）に示すように、第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２は直列に配置されている。第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２の直列配置は、図２６（Ｂ）に示すように、第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２で、第１薄膜トランジスタＴ１のドレイン端子（第２導通端子）と第２薄膜トランジスタＴ２のソース端子（第１導通端子）とを共有した構成により実現される。なお、図２６に示すように、本実施形態では第１薄膜トランジスタＴ１と第２薄膜トランジスタＴ２とでチャネル層１３ｂを共有した構成となっているが、このようなチャネル層１３の共有化は必須ではないことに留意されたい。チャネル層１３ａとゲートラインＧＬとの間にはゲート絶縁膜１３ａが形成されている。

　このように第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２を直列に配置することにより、それらを並列に配置した場合よりも、第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２近傍でソースラインＳＬとゲートラインＧＬとが互いに重なる面積を小さくすることができる（図２６（Ａ）、図３、図１３、図１６、図２２、および図２４を参照）。このため、ソースラインＳＬとゲートラインＧＬとの間で形成される寄生容量が相対的に小さくなる。

　なお、第１薄膜トランジスタＴ１および第２薄膜トランジスタＴ２を直列に配置した構成において、ソースメタルＳＥ２を介して第２画素電極Ｅｐｉｘ２に供給される電流は、ソースメタルＳＥ１を介して第１画素電極Ｅｐｉｘ１に供給される電流よりも低下し得る。しかし、チャネル層１３ｂに酸化物半導体または微結晶シリコン等の高移動度の半導体を用いることにより、ソースメタルＳＥ２を介して供給される電流の低下に起因する第２画素電極Ｅｐｉｘ２での充電不足を解消できる。また、ソースメタルＳＥ２を介して供給される電流の低下を考慮すると、第１副画素形成部１１の画素容量（例えば第１の実施形態ではＣｌｃ１＋ＣｃｓＡ＋ＣｃｓＢ）および第２副画素形成部１２の画素容量（例えば第１の実施形態ではＣｌｃ２）のうち、第１副画素形成部１１の画素容量の方が大きい場合には第１画素電極Ｅｐｉｘ１をソースメタルＳＥ１に接続し、第２副画素形成部１２の画素容量の方が大きい場合には第２画素電極Ｅｐｉｘ２をソースメタルＳＥ１に接続することが好ましい。

　＜９．３　効果＞
　本実施形態によれば、ソースラインＳＬとゲートラインＧＬとの間で形成される寄生容量が相対的に小さくなる。このため、ソースラインＳＬの容量が低減されるので、消費電力を低減することができる。なお、本実施形態は上記各実施形態に適用することが可能である。

　＜１０．その他＞
　なお、上記各実施形態に限らず、少なくとも行方向において所定数（第１の所定数）の映像信号線毎に電位の極性を異ならせて極性反転駆動を行うと共に、第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢのそれぞれの他端の接続先が、行方向において当該所定数の列毎に入れ替わり、正極性表示時にはゲートラインＧＬの選択期間終了後に第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢの他端の電位がそれぞれ上昇および下降する方向に変化し、負極性表示時にはゲートラインＧＬの選択期間終了後に第１補助容量ＣｃｓＡおよび第２補助容量ＣｃｓＢの他端の電位がそれぞれ下降および上昇する方向に変化すれば良い。これにより、少なくとも所定数の列単位のカラム反転駆動を行うことができる。

　以上により、本発明によれば、表示品位を従来よりも高めつつ、視野角特性を改善した表示装置およびその駆動方法を提供することができる。

　本発明は、視野角特性を改善するために１つの画素が複数の副画素に分割された構成の表示装置およびその駆動方法に適用することができる。

１０…画素形成部
１１…第１副画素形成部
１２…第２副画素形成部
１３ｂ…チャネル層
１００…表示部
２００…表示制御回路
３００…ソースドライバ
４００…ゲートドライバ
５００…ＣＳドライバ（補助容量線駆動回路）
ＳＬ…ソースライン（映像信号線）
ＧＬ…ゲートライン（走査信号線）
ＣＳＬ１～ＣＳＬ３…第１～第３補助容量線
Ｅｐｉｘ１，Ｅｐｉｘ２…第１，第２画素電極
Ｃｌｃ１，Ｃｌｃ２…第１，第２液晶容量
ＣｃｓＡ，Ｃｃｓ１Ａ…第１補助容量，明画素用第１補助容量
ＣｃｓＢ，Ｃｃｓ１Ｂ…第２補助容量，明画素用第２補助容量
Ｃｃｓ２Ａ…暗画素用第１補助容量（第３補助容量）
Ｃｃｓ２Ｂ…暗画素用第２補助容量（第４補助容量）
ＣｃｓＣ…第３補助容量（調整用容量）
Ｃｇｄ１，Ｃｇｄ２…第１，第２調整用容量
Ｔ１，Ｔ２…第１，第２薄膜トランジスタ（第１，第２スイッチング素子）

Claims

　複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線および前記複数の走査信号線に対応してマトリクス状に配置された複数の画素形成部と、前記複数の画素形成部に共通的に設けられた共通電極とを備え、少なくとも前記走査信号線の延伸する方向において第１の所定数の映像信号線毎に電位の極性を異ならせて極性反転駆動を行うアクティブマトリクス型の表示装置であって、
　各走査信号線に対応するように設けられ、互いに電位が異なると共に、少なくとも当該走査信号線の選択期間終了後に電位が変化する第１補助容量線および第２補助容量線をさらに備え、
　各画素形成部は、
　　表示すべき画像に応じた電位がそれぞれ与えられるべき第１画素電極および第２画素電極と、
　　前記第１画素電極と前記共通電極との間に形成される第１表示用容量と、
　　前記第２画素電極と前記共通電極との間に形成される第２表示用容量と、
　　前記走査信号線が制御端子に接続され、前記映像信号線が第１導通端子に接続され、前記第１画素電極が第２導通端子に接続された第１スイッチング素子と、
　　前記走査信号線が制御端子に接続され、前記映像信号線が第１導通端子に接続され、前記第２画素電極が第２導通端子に接続された第２スイッチング素子と、
　　前記第１補助容量線および前記第２補助容量線の一方と、前記第１画素電極との間に形成される第１補助容量と、
　　前記第１補助容量線および前記第２補助容量線の他方と、前記第１画素電極との間に形成され、前記第１補助容量よりも容量値が小さい第２補助容量とを含み、
　前記第１補助容量の接続先となるべき前記第１補助容量線および前記第２補助容量線の前記一方と、前記第２補助容量の接続先となるべき前記第１補助容量線および前記第２補助容量線の前記他方とは、前記走査信号線の延伸する方向における前記第１の所定数の前記画素形成部毎に入れ替わることを特徴とする、表示装置。
　前記第１の所定数は１であることを特徴とする、請求項１に記載の表示装置。
　前記第１補助容量線の電位は、当該第１補助容量線に接続された第１補助容量を含む画素形成部が正極性表示を行うときには当該画素形成部に対応する走査信号線の選択期間終了後に上昇する方向に変化し、負極性表示を行うときには当該画素形成部に対応する走査信号線の選択期間終了後に下降する方向に変化し、
　前記第２補助容量線の電位は、当該第２補助容量線に接続された第１補助容量を含む画素形成部が正極性表示を行うときには当該画素形成部に対応する走査信号線の選択期間終了後に上昇する方向に変化し、負極性表示を行うときには当該画素形成部に対応する走査信号線の選択期間終了後に下降する方向に変化することを特徴とする、請求項２に記載の表示装置。
　前記第１補助容量線および前記第２補助容量線の電位は、第２の所定数の前記走査信号線がそれぞれ選択状態になる当該第２の所定数の選択期間毎に変化することを特徴とする、請求項３に記載の表示装置。
　前記第１補助容量の接続先となるべき前記第１補助容量線および前記第２補助容量線の前記一方と、前記第２補助容量の接続先となるべき前記第１補助容量線および前記第２補助容量線の前記他方とは、前記映像信号線の延伸する方向における前記第２の所定数の前記画素形成部毎に入れ替わることを特徴とする、請求項４に記載の表示装置。
　前記映像信号線の延伸する方向に隣接する複数の画素形成部のうちのいずれかの画素形成部における前記第１スイッチング素子および前記第２スイッチング素子の前記第１導通端子と、当該複数の画素形成部のうちのその他の画素形成部における前記第１スイッチング素子および前記第２スイッチング素子の前記第１導通端子とは、互いに隣接する２つの映像信号線のうちの一方および他方にそれぞれ接続されることを特徴とする、請求項４または５に記載の表示装置。
　前記第２の所定数は１であることを特徴とする、請求項４または５に記載の表示装置。
　前記第２の所定数は複数であることを特徴とする、請求項４または５に記載の表示装置。
　各画素形成部は、
　　前記第１補助容量線および前記第２補助容量線の前記他方と、前記第２画素電極との間に形成される第３補助容量と、
　　前記第１補助容量線および前記第２補助容量線の前記一方と、前記第２画素電極との間に形成され、前記第３補助容量よりも容量値が小さい第４補助容量とをさらに含むことを特徴とする、請求項１に記載の表示装置。
　各画素形成部は、
　　前記第１補助容量線および前記第２補助容量線の前記一方と、前記第２画素電極との間に形成される第３補助容量と、
　　前記第１補助容量線および前記第２補助容量線の前記他方と、前記第２画素電極との間に形成され、前記第３補助容量よりも容量値が小さい第４補助容量とをさらに含むことを特徴とする、請求項１に記載の表示装置。
　前記第１補助容量線および第２補助容量線を、前記映像信号線の延伸する方向に並ぶ画素形成部において独立に駆動する補助容量線駆動回路をさらに備えることを特徴とする、請求項１に記載の表示装置。
　各走査信号線に対応するように設けられ、固定電位が与えられる第３補助容量線をさらに備え、
　各画素形成部は、前記第３補助容量線と前記第２画素電極との間に形成され、当該画素形成部に対応する走査信号線の前記選択期間終了時の第１画素電極および第２画素電極の電位変化が互いに略等しくなるように容量値が設定された調整用容量をさらに含むことを特徴とする、請求項１に記載の表示装置。
　各画素形成部は、
　　前記走査信号線と前記第１画素電極との間に形成された第１調整用容量と、
　　前記走査信号線と前記第２画素電極との間に形成された第２調整用容量とをさらに含み、
　　前記第１調整用容量および前記第２調整用容量のそれぞれの容量値は、前記画素形成部に対応する走査信号線の前記選択期間終了時の第１画素電極および第２画素電極の電位変化が互いに略等しくなるように設定されていることを特徴とする、請求項１に記載の表示装置。
　前記第２スイッチング素子の前記第１導通端子または前記第１のスイッチング素子の前記第１導通端子はそれぞれ、前記第１スイッチング素子または前記第２スイッチング素子を介して前記映像信号線に接続されていることを特徴とする、請求項１に記載の表示装置。
　前記第１スイッチング素子および第２スイッチング素子のそれぞれは、酸化物半導体または微結晶シリコンによりチャネル層が形成された薄膜トランジスタであることを特徴とする、請求項１から１４までのいずれか１項に記載の表示装置。
　複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線および前記複数の走査信号線に対応してマトリクス状に配置された複数の画素形成部と、前記複数の画素形成部に共通的に設けられた共通電極とを備え、少なくとも前記走査信号線の延伸する方向において第１の所定数の映像信号線毎に電位の極性を異ならせて極性反転駆動を行うアクティブマトリクス型の表示装置の駆動方法であって、
　各走査信号線に対応するように設けられた第１補助容量線および第２補助容量線に互いに異なる電位を与えると共に、少なくとも当該走査信号線の選択期間終了後に与えるべき電位を変化させる電位制御ステップを備え、
　各画素形成部は、
　　表示すべき画像に応じた電位がそれぞれ与えられるべき第１画素電極および第２画素電極と、
　　前記第１画素電極と前記共通電極との間に形成される第１表示用容量と、
　　前記第２画素電極と前記共通電極との間に形成される第２表示用容量と、
　　前記走査信号線が制御端子に接続され、前記映像信号線が第１導通端子に接続され、前記第１画素電極が第２導通端子に接続された第１スイッチング素子と、
　　前記走査信号線が制御端子に接続され、前記映像信号線が第１導通端子に接続され、前記第１画素電極が第２導通端子に接続された第２スイッチング素子と、
　　前記第１補助容量線および前記第２補助容量線の一方と、前記第１画素電極との間に形成される第１補助容量と、
　　前記第１補助容量線および前記第２補助容量線の他方と、前記第１画素電極との間に形成され、前記第１補助容量よりも容量値が小さい第２補助容量とを含み、
　前記第１補助容量の接続先となるべき前記第１補助容量線および前記第２補助容量線の前記一方と、前記第２補助容量の接続先となるべき前記第１補助容量線および前記第２補助容量線の前記他方とは、前記走査信号線の延伸する方向における前記第１の所定数の前記画素形成部毎に入れ替わることを特徴とする、駆動方法。
　前記第１の所定数は１であることを特徴とする、請求項１６に記載の駆動方法。
　前記電位制御ステップでは、
　　前記第１補助容量線に与えられる電位は、当該第１補助容量線に接続された第１補助容量を含む画素形成部が正極性表示を行うときには当該画素形成部に対応する走査信号線の選択期間終了後に上昇する方向に変化し、負極性表示を行うときには当該画素形成部に対応する走査信号線の選択期間終了後に下降する方向に変化するように制御され、
　前記第２補助容量線に与えられる電位は、当該第２補助容量線に接続された第１補助容量を含む画素形成部が正極性表示を行うときには当該画素形成部に対応する走査信号線の選択期間終了後に上昇する方向に変化し、負極性表示を行うときには当該画素形成部に対応する走査信号線の選択期間終了後に下降する方向に変化するように制御されることを特徴とする、請求項１７に記載の駆動方法。
　前記電位制御ステップでは、前記第１補助容量線および前記第２補助容量線の電位は、第２の所定数の前記走査信号線がそれぞれ選択状態になる当該第２の所定数の選択期間毎に変化するように制御されることを特徴とする、請求項１８に記載の駆動方法。