WO2007097347A1

WO2007097347A1 - 発光素子アレイ、発光装置および画像形成装置

Info

Publication number: WO2007097347A1
Application number: PCT/JP2007/053113
Authority: WO
Inventors: Hironori Kii
Original assignee: Kyocera Corporation
Priority date: 2006-02-20
Filing date: 2007-02-20
Publication date: 2007-08-30
Also published as: EP2006918A4; US8494415B2; EP2006918A2; EP2006918A9; US20110164103A1

Abstract

　少ない駆動用ＩＣで時分割駆動することができる発光素子アレイを提供する。発光素子アレイチップ１は、ｎ（ｎは２以上の整数）個のスイッチ用サイリスタＳと、各スイッチ用サイリスタＳのＮゲート電極ｄに個別に接続されるｎ本の信号伝送路ＧＨと、前記ｎ本の信号伝送路ＧＨのうちのいずれか１本とＮゲート電極ｂが接続される複数の発光用サイリスタＴとを含む。前記ｎ個のスイッチ用サイリスタＳのＮゲート電極ｄには、選択用サイリスタＵのアノードｅが接続され、選択用サイリスタＵのＮゲート電極ｆは共通のセレクト信号伝送路ＣＳＬに接続される。

Description

発光素子アレイ、発光装置および画像形成装置

技術分野

[0001] 本発明は、複数の発光素子によって構成された発光素子アレイ、それを含む発光装置、およびこの発光装置を備える画像形成装置に関する。

背景技術

[0002] 電子写真プリンタなどの光プリンタヘッドとして用いられて!/、る発光装置として、発光ダイオード（Light Emitting Diode :略称 LED)を多数配列して形成される LEDァレィがある。この LEDアレイは、発光ダイオードと駆動回路とを個別に接続するために、多数のボンディングパッドを有する。たとえば電子写真プリンタを、 A3サイズ、 600dp i (dot par inch)の仕様にて構成した場合、ボンディングパッドと回路配線との接続箇所は、 LEDのアノードまたは力ソードを導通基板によって共通電極とした場合であつても発光素子と同数が必要となり、約 7300箇所にも及ぶ。このため両者を周知のヮィャボンディング法によって接続する作業に極めて長時間を要し、生産性を向上させることが困難である。また前記ボンディングパッドを形成するためには、発光素子を形成するよりも大きな面積が必要となる上、電子写真プリンタによって形成すべき画像が高精細になるほど、走査方向における単位長あたりの発光素子の数が増加するため、ボンディングパッド数も増加する。

ボンディングパッド数を減少させるための第 1の従来の技術として、ダイナミック（時分割）駆動方式の発光素子アレイがある。これは、 LEDアレイを m (mは、正の整数

1 1

)個の LEDから成る n (nは、正の整数）個のグループで構成し、各グループで LED

1 1

のアノードまたは力ソードを共通にし、 m X nのマトリクス配線を施したものである。ダ

1 1

イナミック（時分割）駆動では、このマトリクス配線に与える駆動信号を時分割で切換えて各 LEDを発光させる。ダイナミック駆動方式の LEDアレイを用いると、各 LEDと駆動回路とを個別に接続する前述した LEDアレイと比較して、ボンディングパッドの数を 1Z4程度に減少させることが可能である（たとえば特開平 11— 268333号公報参照)。また第 2の従来の技術として、各 LEDに電界効果トランジスタがそれぞれ接続されて構成される発光素子アレイを、時分割で駆動するダイナミック駆動方式の発光装置がある（たとえば特開平 6— 177431号公報参照)。この発光装置では、発光素子ァレイに、 NANDゲートなどから成るスィッチ素子を内蔵した駆動用 IC (Integrated Cir cuit:集積回路）が接続され、この駆動用 ICに内蔵されるスィッチ素子が、ストローブ信号 (STB)とゲート信号との論理積をとり、このストローブ信号が真値をとる間のみゲート信号を出力することによって、発光素子アレイをダイナミック駆動することができるまた第 3の従来の技術として、発光素子に接続される配線の占有面積を低減するために、発光素子として PNPN構造を有する発光サイリスタを使用し、アノードおよび力ソードのいずれか一方を導通基板によって共通に形成し、アノードおよび力ソードの他方と、ゲート電極とをマトリックス状に接続する発光素子アレイがある（たとえば特許第 2807910号公報および特開 2001— 217457号公報参照）。ほとんど電流の流れないゲート電極を発光素子アレイ全体にわたって電極配線を用いて接続することによって、電極配線の線幅を細くし、かつ電極配線を形成する面積を低減することが可會になる。

しかしながら、第 1の従来の技術では、 m +n本の電極配線を LEDのアノードまた

1 1

は力ソードと接続するために、いずれの電極配線にも、 LEDを発光させるための、 L EDの発光強度に比例した主電流が流れる。この場合、配線抵抗が大きいと配線抵抗の損失による駆動用 ICの消費電力の増大や駆動性能の低下などが生じるため、ある程度電極配線幅を広げて配線抵抗を小さくする必要がある。このため、電極配線を形成するための面積が増し、 LEDアレイが形成されたチップの表面積が増加するという問題がある。

また第 1〜第 3の従来の技術では、たとえば、 m X nのマトリクス配線 (ただし、 m ,

2 2 2 nは、正の整数)を用いてダイナミック（時分割）駆動を行う場合には、 1つの発光素

2

子アレイについては、 m +nの電極配線ですむ。し力し、複数 (p個、 pは 2以上の

2 2 2 2

整数)の発光素子アレイを用いて発光装置を構成する場合には、発光素子アレイの数に比例した P X (m +n )本の電極配線が必要となる。また、発光素子アレイを駆動するための駆動用 ICの出力端子数も、必要な電極配線数に応じて増やす必要があり、駆動用 ICの端子数と 1つの発光素子アレイの端子数とが等しい場合には、発光素子アレイの数だけの駆動用 ICが必要となる。このように、複数の発光素子アレイを用いて発光装置を構成したときには、従来の技術では多くの駆動用 ICが必要となり、また発光素子アレイと駆動用 ICとを接続する配線数が増大するため、装置全体が複雑ィ匕したり、装置が大きくなつたりするという問題点がある。

また、高精細な画像を得るために発光素子を高密度に配置すると、従来の技術ではそれに伴ってボンディングパッド数も増加することになるが、パッドピッチが狭くなりすぎるためにワイヤボンディングが困難になる。この結果、発光素子の高密度化が制限されてしまうと、う問題がある。

また第 2の従来の技術では、 NANDゲートなど力成るスィッチ素子を内蔵した駆動用 ICを、発光素子アレイに接続する必要がある。複数の発光素子アレイを用いて発光装置を構成する場合には、発光素子アレイの数が増大すると、各発光素子ァレィに接続される駆動用 IC数が増大するため、装置全体が複雑ィ匕したり大きくなつたりするという問題点がある。

発明の開示

本発明の目的は、少な、駆動用 ICで時分割駆動することができる発光素子アレイを提供することであり、またボンディングパッド数を低減させることによって発光素子の高密度化に適した発光素子アレイを提供することである。さらに本発明の目的は、このような発光素子を用いた小型かつ高精細な発光装置およびその発光装置を備える画像形成装置を提供することである。

本発明の発光素子アレイは、（a)第 1選択信号を伝送する 1本の第 1選択信号伝送路と、

(b)前記第 1選択信号伝送路に接続され、第 2選択信号および前記第 1選択信号伝送路からの第 1選択信号が共に入力されているときに、制御信号を出力する n(n は 2以上の整数)個のスィッチ部と、

(c)前記 n個のスィッチ部に個別に接続され、前記制御信号を伝送する n本の制御信号伝送路と、 (d)前記 n本の制御信号伝送路の、ずれか 1本に接続され、発光信号および接続された制御信号伝送路力の制御信号が共に入力されているときに発光する複数の発光素子とを含み、

前記各制御信号伝送路には、少なくとも 1つの前記発光素子が接続されていることを特徴とする。

本発明によれば、前記第 1選択信号が入力される n個のスィッチ部は単一の第 1選択信号伝送路に電気的に接続されていることから、発光素子アレイに含まれる全てのスィッチ部に共通の第 1選択信号を与えることができる。

発光素子アレイを構成する各スィッチ部に共通の第 1選択信号が入力されている場合には、さらに第 2選択信号が入力されているスィッチ部に接続された制御信号伝送路に制御信号が出力され、さらにその制御信号伝送路に接続された発光素子に発光信号が入力されると、その発光素子は発光する。逆に、発光素子アレイに共通の第 1選択信号が入力されていない場合には、各スィッチ部は、第 2選択信号が入力されていても、制御信号を出力することがないので、さらにそのスィッチ部に接続された発光素子に発光信号が入力されていても、その発光素子は発光しない。

したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、第 1選択信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができる。以下、第 1選択信号が入力されている発光素子アレイ、またはその発光素子アレイの全てのスィッチ部は選択状態 (セレクト状態）にあるという。そこで、発光装置を構成する各発光素子アレイに順番に第 1選択信号を与えて選択状態にすることで、各発光素子アレイに第 2選択信号および発光信号を与えるための駆動用 IC、ならびに各発光素子と駆動用 ICとの間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行うことができる。このように、本発明の発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用 ICおよび配線を共用することができるので、少な、駆動用 IC数および配線数で構成された発光装置が実現できる。本発明の発光素子アレイにおいて、前記複数の発光素子は、 n個以下の発光素子から成る複数の発光素子ブロックを構成し、

複数の発光素子から成る発光素子ブロックは、その複数の発光素子が互いに異なる前記制御信号伝送路に個別に接続され、かつ、その複数の発光素子に共通の発光信号が入力されることが好ましい。

上記構成によれば、前記複数の発光素子に発光信号を与える配線の数を減少させるために、前記複数の発光素子は、 n個以下の発光素子からなる発光素子ブロックを構成する。そして、複数の発光素子を含む発光素子ブロックでは、各発光素子には共通の発光信号が与えられる一方、その複数の発光素子は異なる制御信号伝送路に接続されるので互いに異なる制御信号が与えられる。

ここで、発光素子アレイ全体が前記第 1選択信号によって選択状態にある場合には、その発光素子アレイの各スィッチ部に第 2選択信号を時分割で順番に与えると、スイッチ部に接続された制御信号伝送路にも順番に制御信号が伝送され、各発光素子ブロック内の各発光素子にも順番に制御信号が与えられる。しがたつて、制御信号が与えられるタイミングに合わせて各発光素子ブロックに共通の発光信号を与えることで発光素子ブロック内での時分割駆動が実現できる。

このように、本発明では、発光素子アレイ内の複数の発光素子ブロックで時分割駆動をすることができることから、発光信号を供給する駆動用 ICの出力端子数、および駆動用 ICと発光素子アレイとの配線数を減少させることができ、配線数の少な、小形の発光装置を実現できる。また、発光素子アレイ内の制御信号伝送路の配線数、および発光信号入力用のボンディングパッド数も削減することができることから、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。

また本発明の発光素子アレイにおいて、前記複数の発光素子は、一列に配列され前記発光素子ブロックは、 n— 1 (nは、 4以上の整数)個の発光素子から構成され、前記発光素子の配列方向の一方力他方に向力つて奇数番目の発光素子ブロックでは、前記配列方向の前記一方力前記他方に向力つてその発光素子ブロックにおける第 i (iは、 1以上かつ n—1以下の整数)番目の発光素子と、第 j (jは、 1以上

1 1 1 1 かつ n—1以下の整数)番目の前記制御信号伝送路とが、 i =jを満たすように接続さ

1 1

れ、

前記発光素子の前記配列方向の前記一方から前記他方に向かって偶数番目の発光素子ブロックでは、前記配列方向の前記一方力も前記他方に向力つてその発光素子ブロックにおける第 i (iは、 1以上かつ n— 1以下の整数)番目の発光素子と、第

2 2

j (jは、 2以上かつ n以下の整数)番目の前記制御信号伝送路とが、 i +j =n+ lを

2 2 2 2 満たすように接続されることが好ま、。

上記構成によれば、前記発光素子ブロックは、制御信号伝送路の本数 (n本: nは 4 以上の整数)よりも 1少ない n—l個の発光素子で構成される。ここで、発光素子の配列方向に沿う一方から他方に向かう方向（以下、 X方向という）で、発光素子ブロック

1

に順番に 1番力番号を付し、さらに、各発光素子ブロックを構成する発光素子に前記 X方向順に第 1番から第 n— 1番まで番号を付し、 n本の制御信号伝送路に予め定

1

められた順番で第 1番カゝら第 n番まで番号を付す。そして、本発明によれば、奇数番目の発光素子ブロックでは、第 i (l≤i≤n— 1)番目の発光素子と、第 j (l≤j≤n

1 1 1 1 1)番目の制御信号伝送路とが、 i =j

1 1を満たすように接続され、偶数番目の発光素子ブロックでは、第 i (i≤i≤_n— 1)番目の発光素子と、第 j (2≤j≤n)番目の制

2 2 2 2

御信号伝送路とが、 i +j =n+ l

2 2 を満たすように接続される。

この場合、第 1番目の制御信号伝送路に接続された発光素子の、前記配列方向に隣接する発光素子は、第 2番目の制御信号伝送路に接続される。また、第 j (2≤j≤

3 3 n— 1)番目の制御信号伝送路に接続された発光素子の、前記配列方向に隣接する発光素子は、第 j—1

3 番目または第 j + 1

3 番目のいずれかの制御信号伝送路に接続される。また、第 n番目の制御信号伝送路に接続された発光素子の、前記配列方向に隣接する発光素子は、第 n—l番目の制御信号伝送路に接続される。したがって、前記第 1選択信号が入力されて選択状態にある発光素子アレイのスィッチ部に順番に第 2選択信号を入力し、第 1番目〜第 n番目の制御信号伝送路に時分割で順番に制御信号を出力するとき、相互に隣接する発光素子の発光するタイミングの時間的なずれを小さくすることができ、さらに隣接する発光素子が同じ制御信号伝送路に接続されないので、相互に隣接する発光素子が同時に発光してしまうことを防止することがでさる。

これによつて本発明の発光素子アレイで構成した発光装置を、感光体ドラムを露光する露光装置として用いるとき、相互に隣接する発光素子間における発光するタイミングが大きくずれてしまうことが抑制されることによって、感光体ドラムに露光される露光位置に不連続点が発生しない。さらに、相互に隣接する発光素子が同時に発光することが防止されることによって、各発光素子の発光した時の発熱のムラを抑制して、各発光素子の温度変化による発光特性を揃えることができ、さらに相互に隣接する発光素子力発生する光が干渉することを防止することができるので、感光体ドラムを精度よく露光することができる。この結果、本発明の発光素子アレイを用いた画像形成装置にぉヽて、優れた画像品質の記録画像を得ることができる。

また本発明の発光素子アレイにおいて、前記第 1選択信号路に接続され、クロック信号および入力トリガ信号が共に入力されているときに、出力トリガ信号および前記第 1選択信号伝送路に第 1選択信号を出力する第 2スィッチ部をさらに含むことが好ましい。

上記構成によれば、発光素子アレイに外部から入力された信号に着目すると、発光素子アレイ毎に 1つずつ設けられる第 2スィッチ部に外部力もクロック信号と入力トリガ信号が入力され、さらに、その第 2スィッチ部と第 1選択信号伝送路を介して接続されたスィッチ部に外部力第 2選択信号が入力され、さらにそのスィッチ部と制御信号伝送路を介して接続された発光素子に外部から発光信号が入力されると、その発光素子を発光させることができる。すなわち、発光素子を発光させるためには、上記クロック信号、入力トリガ信号、第 2選択信号および発光信号の全てが外部から与えられる必要があり、これらのうちのいずれの 1つが欠けても、発光素子は発光しない。したがって、複数の発光素子アレイを一列に並べて発光装置を構成して、各発光素子アレイに属する発光素子を予め定める順序で発光させる場合には、先ず各発光素子アレイ毎に 1つずつ設けられる第 2スィッチ部にクロック信号および入力トリガ信号を予め定める順序で個別に与えることになる。これによつて、複数の発光素子ァレィ間で同一の第 2選択信号および発光信号を与えたとしても、どの発光素子アレイに属する発光素子を発光させるかを選択することができる。以下、クロック信号および入力トリガ信号が第 2スィッチ部に入力され、第 1選択信号伝送路に第 1選択信号が出力されている状態の発光素子アレイ、またはその発光素子アレイの第 2スィッチ部は、選択状態またはセレクト状態にあるという。そして、発光素子アレイを順次選択状態に切り替えることができれば、発光素子アレイ間では共用する配線を用いて、 n個のスィッチ部に第 2選択信号を予め定める順序で与え、さらに、複数の発光素子に発光信号を予め定める順序与えることによって、所望の発光素子を順次発光させることができる。

ここで、本発明の発光素子アレイは、クロック信号と入力トリガ信号が与えられたとき、第 2スィッチ部力も出力トリガ信号が出力されるように構成されていることを利用して、出力トリガ信号を隣接する発光素子の入力トリガ信号として、次々と転送するように構成することができる。以下、入力トリガ信号と出力トリガ信号をまとめてトリガ信号という。また、トリガ信号が転送される方向をトリガ転送方向という。

具体的には、発光素子アレイの配列方向に沿って、互いに隣接する発光素子ァレィ同士では、配列方向の一方端側に配置される発光素子アレイの出力トリガ信号が、配列方向の他方端側に隣接して配置される発光素子アレイの入力トリガ信号として入力されるように接続し、配列方向の前記一方端の発光素子アレイには、外部から最初の入力トリガ信号が入力されるようにする。さらに、クロック信号の供給用の伝送線路を少なくとも 2本設けて、互いに隣接する発光素子アレイには異なるタイミングでクロック信号が与えられるようにする。そうすると、前記一方端の発光素子アレイに最初の入力トリガ信号とクロック信号を入力すると、出力トリガ信号が、配列方向に隣接する発光素子アレイに入力トリガ信号として入力される。次にその隣接する発光素子アレイにクロック信号を与えれば、その発光素子アレイに対して、トリガ転送方向にさらに隣接する発光素子アレイに、出力トリガ信号が入力トリガ信号として与えられる。このように、クロック信号が供給されるタイミングに同期して、トリガ信号の転送が順次行われる。

以上のように、本発明の発光素子アレイの構成によれば、少なくとも 1つの入力トリガ信号用の駆動用 IC、および少なくとも 2つのクロック信号用の駆動用 ICを設けることによって、発光装置に属する複数の発光素子アレイを配列方向に予め定める順序で選択状態にすることができる。さらに、第 2選択信号および発光信号を与えるための駆動用 IC、ならびに各発光素子と駆動用 ICとの間の配線を、複数の発光素子ァレイ間で共用する時分割駆動を行うことができる。したがって、本発明の発光素子ァレイを用いて発光装置を構成すると、少なくとも 3つの信号を与えるための駆動用 IC と配線を付加することによって、各発光素子アレイ間で駆動用 ICおよび配線を共用することができるので、少なヽ駆動用 IC数および配線数で構成された発光装置が実現できる。

さらに、本発明では、発光素子アレイ内に設けられる複数の発光素子ブロックで時分割駆動をすることができることから、発光信号を供給する駆動用 ICの出力端子数、および駆動用 ICと発光素子アレイとの配線数を減少させることができ、配線数の少ない小形の発光装置を実現できる。また、発光素子アレイ内の制御信号伝送路の配線数、および発光信号入力用のボンディングパッド数も削減することができることから、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。

また本発明の発光素子アレイにおいて、基板と、前記基板の一表面上に設けられるボンディングパッドとを含み、

前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、前記 n本の制御信号伝送路および前記第 1選択信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、

前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、

前記第 1選択信号伝送路に接続され、前記第 1選択信号を入力するための第 1 選択信号用ボンディングパッドと、

前記各スィッチ部に個別に接続され、前記第 2選択信号を入力するための第 2選択信号用ボンディングパッドと、

前記各発光素子ブロックに含まれる発光素子に接続され、前記各発光素子ブロック毎に前記発光信号を与えるために個別に設けられ、発光素子の数よりも少ない数の前記発光信号用ボンディングパッドとを有し、

前記スィッチ部は、隣接する前記ボンディングパッドの間に配置されることが好ましい。

上記構成によれば、前記第 1選択信号伝送路に接続されて前記第 1選択信号を入力するための第 1選択信号用ボンディングパッドは、発光素子アレイあたり少なくとも 1個ずつ必要である。前記スィッチ部に個別に接続されて第 2選択信号を個別に供給するための第 2選択信号用ボンディングパッドは、少なくともスィッチ部の個数に等しい n個が必要である。また、前記各発光素子ブロックに含まれる発光素子に接続されて、発光素子ブロック毎に個別に発光信号を供給するための発光信号用ボンディングパッドは、発光素子ブロック毎に少なくとも 1個必要であり、発光素子アレイ全体での発光信号用ボンディングパッドの総数は発光素子の数よりも少ない数で十分である。

したがって、発光素子ブロック数を m個として、各発光素子ブロックが n個の発光素子で構成されているとすると、 m X n個の発光素子数に対して、発光素子アレイ全体で少なくとも必要なボンディングパッド数は m+n+ 1個となるので、多数の発光素子からなる発光素子アレイを構成したときには、発光素子数に比べて、ボンディングパッド数が少なくなり、ボンディグパッド間にスペースを生じる。よって、そのスペースを有効に活用してスィッチ部および第 2スィッチ部を配置することができ、スィッチ部および第 2スィッチ部を設けることで発光素子アレイ全体の大きさが増大することを避けることができ、結果として小形な発光素子アレイを実現できる。

また本発明の発光素子アレイにおいて、前記第 2スィッチ部をさらに含む場合に、基板と、前記基板の一表面上に設けられるボンディングパッドとを含み、

前記第 2スィッチ部に接続され、前記入力トリガ信号を入力するための入力トリガ信号用ボンディングパッドと、

前記第 2スィッチ部に接続され、前記クロック信号を入力するためのクロック信号用ボンディングパッドと、

前記第 2スィッチ部に接続され、前記出力トリガ信号を出力するための前記出力トリガ信号用ボンディングパッドと、前記各スィッチ部に個別に接続され、前記第 2選択信号を入力するための第 2選択信号用ボンディングパッドと、

前記スィッチ部および第 2スィッチ部は、隣接する前記ボンディングパッドの間に配置されることが好ましい。

上記構成によれば、前記第 2スィッチ部をさらに含む発光素子アレイの場合には、前記第 2スィッチ部に接続されて入力トリガ信号を入力するための入力トリガ信号用ボンディングパッドと、前記第 2スィッチ部に接続されてクロック信号を入力するためのクロック信号用ボンディングパッドと、前記第 2スィッチ部に接続されて出力トリガ信号を出力するための出力トリガ用ボンディングパッドとは、発光素子アレイあたり少なくとも 1個ずつ必要である。前記スィッチ部に個別接続されて第 2選択信号を個別供給するための第 2選択信号用ボンディングパッドは、少なくともスィッチ部の個数に等しい n個が必要である。また、前記各発光素子ブロックに含まれる発光素子に接続されて、発光素子ブロック毎に個別に発光信号を供給するための発光信号用ボンディングパッドは、発光素子ブロック毎に少なくとも 1個必要であり、発光素子アレイ全体での発光信号用ボンディングパッドの総数は発光素子の数よりも少ない数で十分である。

したがって、発光素子ブロック数を m個として、各発光素子ブロックが n個の発光素子で構成されているとすると、 m X n個の発光素子数に対して、発光素子アレイ全体で少なくとも必要なボンディングパッド数は m+n+ 3個となるので、多数の発光素子力もなる発光素子アレイを構成したときには、発光素子数に比べて、ボンディングパッド数が少なくなり、ボンディグパッド間にスペースを生じる。よって、そのスペースを有効に活用してスィッチ部を配置することができ、スィッチ部を設けることで発光素子ァレイ全体の大きさが増大することを避けることができ、結果として小形な発光素子ァレィを実現できる。

また本発明の発光素子アレイにおいて、前記入力トリガ信号用ボンディングパッドは、前記発光素子の配列方向に沿って前記基板の一端部に設けられ、

前記出力トリガ信号用ボンディングパッドは、前記発光素子の配列方向に沿って前記基板の他端部に設けられることが好ましい。

上記構成によれば、複数の発光素子アレイを一列に並べて発光装置を構成する場合、隣接する発光素子アレイ同士では発光素子アレイの配列方向の一方の出力トリガ信号が他方の入力トリガ信号として入力されるように接続されるので、基板の一端部に入力トリガ信号用ボンディングパッドに設け、他端部に出力トリガ信号用ボンディングパッドを設けると、トリガ信号の転送のための配線が短くて済むので都合がよい。また本発明の発光素子アレイにおいて、前記各スィッチ部は、ダイオードおよび発光サイリスタから成るスィッチ用サイリスタを備え、各スィッチ用サイリスタのゲート電極は、前記制御信号伝送路に個別に接続されるとともに、前記ダイオードを介して前記第 1選択信号伝送路に接続され、

前記各発光素子は、発光サイリスタカ成る発光用サイリスタカ構成され、各発光用サイリスタのゲート電極は、前記制御信号伝送路のいずれか 1本に接続され、前記スィッチ用サイリスタおよび前記発光用サイリスタは、アノードおよび力ソードのいずれか一方の電極が共通に接地され、前記スィッチ用サイリスタおよび前記発光用サイリスタのアノードおよび力ソードのいずれ力他方の電極には、前記第 2選択信号および前記発光信号がそれぞれ入力され、

前記スィッチ用サイリスタは、順方向にバイアスされた前記ダイオードを介して、前記第 1選択信号がゲート電極に入力されて閾電圧が低下した状態で、前記第 2選択信号が入力されてオン状態に遷移したときに、ゲート電極および接地間の電圧を前記制御信号として前記制御信号伝送路に出力するように構成されることが好ま、。上記構成によれば、スィッチ部および発光素子を構成する各発光サイリスタは、力ソードまたはアノードが共通の電極（電位を Vg = 0ボルト (V)とする）として用いられる。ここで、力ソードを共通電極とする場合には、発光素子アレイを構成する各発光サイリスタのゲート電極として Nゲート電極が用いられ、アノードを共通の電極とする場合には、各発光サイリスタのゲート電極として Pゲート電極が用いられる。

以下、力ソードを共通の電極とする場合の具体的な回路構成と動作にっ、て説明する。

ここで、上記構成では、第 1選択信号が第 1選択信号伝送路を伝送するとき、第 1 選択信号伝送路の電位はほぼ OVに設定するとよヽ。この OVの電位がスィッチ部に入力される第 1選択信号として用いられる。

上記構成の各スィッチ部では、スィッチ用サイリスタのゲート電極が対応する制御信号伝送路に個別に接続され、さらにスィッチ用サイリスタのゲート電極がダイオードを介して第 1選択信号伝送路に接続されている。ここで、スィッチ用サイリスタのゲート電極には、たとえばプルアップ抵抗を介して正の電圧が印加される。こうすると、発光素子アレイのスィッチ部に第 1選択信号が入力されていないときには、スィッチ用サイリスタのゲート電極の電圧は正の電圧に等しい。発光素子アレイのスィッチ部に第 1 選択信号が入力されてヽるときには、順方向にバイアスされた前記ダイオードを介してスィッチ用サイリスタのゲート電極にはほぼダイオードの拡散電位分の電位が生じる。したがって、スィッチ用サイリスタの閾電圧は低下した状態にあるけれども、スイツチ用サイリスタのアノードに第 2選択信号が入力されていない場合、すなわち、スイツチ用サイリスタのアノードにローレベルの電圧が印加されているときには、そのスイツチ用サイリスタはオフ状態のままである。このとき、そのオフ状態のスィッチ用サイリスタと個別に接続された制御信号伝送路には、ほぼ拡散電位に等しい電位が生じ、さらにその制御信号伝送路にゲート電極が接続された発光用サイリスタのゲート電極にもほぼ拡散電位に等しい電位が生じることになる。このような場合には、その発光用サイリスタのアノードにハイレベルの電圧が印加されても、すなわち発光用サイリスタのアノードに発光信号が与えられても、その発光用サイリスタがオン状態に遷移して発光しな、ように、発光信号の信号レベルが定められる。

一方、発光素子アレイのスィッチ部に第 1選択信号が入力されて、そのスィッチ部を構成するスィッチ用サイリスタの閾電圧が低下した状態で、さらに、そのスィッチ用サイリスタのアノードにハイレベルの第 2選択信号が与えられると、そのスィッチ用サイリスタはオン状態に遷移する。このとき、そのスィッチ用サイリスタのゲート電極に接続される制御信号伝送路の電位はほぼ OVになり、さらにその制御信号伝送路にゲート電極が接続された発光用サイリスタのゲート電極の電位もほぼ OVになる。すなわち、ほぼ ovの制御信号がスィッチ用サイリスタのゲート電極から出力されて、制御信号伝送路を伝送して、発光用サイリスタに入力されることになる。このような場合には、発光用サイリスタのアノードにハイレベルの発光信号が入力されると、その発光用サイリスタがオン状態に遷移して発光するように発光信号の信号レベルが定められる。上述のように、ほぼ OVの第 1選択信号およびハイレベルの第 2選択信号が入力されたときに、ほぼ OVの制御信号を出力するスィッチ部と、ほぼ OVの制御信号およびハイレベルの発光信号が入力されたときに発光する発光素子とを含む論理回路が、発光サイリスタを用いて実現できる。また、発光サイリスタのアノードを共通の電極とする場合にも、発光サイリスタおよびダイオードの極性を反対にし、発光サイリスタのゲート電極の導電型を反対にし、ゲート電極に印加される電圧の正負を反対にすれば、同様の論理回路が実現できる。したがって、本発明によれば、たとえば NANDゲートゃインバータなどの複雑な半導体装置を用いることなぐ発光サイリスタを用いた簡単な回路構成で、選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。

なお、スィッチ用サイリスタのゲート電極に接続される前記プルアップ抵抗は、複数の発光素子を同時に発光させる場合に、前記制御信号伝送路に流れる電流が変化しても安定にスィッチ用サイリスタを動作させることができると、う効果も有して、る。また本発明の発光素子アレイにおいて、前記スィッチ部は、抵抗体をさらに含み、この抵抗体の一端は、前記スィッチ用サイリスタのゲート電極に接続され、この抵抗体の他端には、前記ダイオードが順方向にバイアスされるように定電圧が印加されることが好ましい。

上記構成によれば、前記スィッチ用サイリスタのゲート電極には、プルアップ抵抗としての抵抗体を介して、前記ダイオードが順方向にバイアスされるような定電圧が印加される。これによつて、前述のように第 1選択信号が与えられていないスィッチ用サイリスタは確実にオフ状態に維持される。

また本発明の発光素子アレイにおいて、前記各スィッチ部は、発光サイリスタから成る選択用サイリスタおよび発光サイリスタカも成るスィッチ用サイリスタを備え、前記選択用サイリスタのアノードは前記スィッチ用サイリスタのゲート電極に接続され、各選択用サイリスタのゲート電極は前記第 1選択信号伝送路に接続され、各スィッチ用サイリスタのゲート電極は、前記制御信号伝送路に個別に接続され、

前記各発光素子は、発光サイリスタカ成る発光用サイリスタによって構成され、各発光用サイリスタのゲート電極は、前記制御信号伝送路のいずれか 1本に接続され、前記選択用サイリスタ、前記スィッチ用サイリスタ、および前記発光用サイリスタは、アノードおよび力ソードのいずれか一方の電極が共通に接地され、前記スィッチ用サイリスタおよび前記発光用サイリスタのアノードおよび力ソードのいずれか他方の電極には、前記第 2選択信号および前記発光信号がそれぞれ入力され、前記選択用サイリスタの前記他方の電極には、前記第 1選択信号に同期して順方向の電圧がセット信号として印加され、

前記スィッチ用サイリスタは、前記第 1選択信号が入力されてオン状態に遷移した選択用サイリスタのアノードおよび力ソード間の電圧がゲート電極に入力されて、閾電圧が低下した状態で、前記第 2選択信号が入力されてオン状態に遷移したときに、ゲート電極および接地間の電圧を前記制御信号として前記制御信号伝送路に出力するように構成されることが好ま、。

上記構成によれば、前記スィッチ部は、スィッチ用サイリスタと選択用サイリスタとを含んで構成され、前述の構成のスィッチ部のダイオードが選択用サイリスタに置換された構成を有する。その他の構成は、前述した発光素子アレイと同様である。以下、各サイリスタのカソードを共通の電極とした場合にっ、て、ダイオードと選択用サイリスタの作用効果の相違点について説明する。

スィッチ部でダイオードの替わりに選択用サイリスタを用いる場合であっても、前記第 1選択信号伝送路は選択用サイリスタの Nゲート電極に接続され、スィッチ用サイリスタの Nゲート電極は選択用サイリスタのアノードに接続されるので、 1つの PN接合ダイオードを介して第 1選択信号伝送路とスィッチ用サイリスタのゲート電極とが接続される点については同様である。したがって、選択用サイリスタは、基本的には、前述したダイオードと同様に動作する。しかし、発光サイリスタは、オフ状態からオン状態に遷移すると、ゲート電極の電圧が変動してもオフ状態に遷移せずにオン状態を記憶する場合がある。この状態をリセットして、ゲート電極の電圧の変動に応じて発光サイリスタをオン状態に遷移するようにするためには、アノードと力ソードとの間の電位差を小さくする必要がある。そこで、選択用サイリスタのアノードには、ほとんどの時間帯で正の電圧が印加されるセット信号が与えられる力クロック信号がハイレベルから口一レベルおよびローレベルからハイレベルに切り替るときにー且アノードの電位力にリセットされるような、クロック信号に同期するセット信号が与えられる。これによつて前述した回路構成と同様に、たとえば NANDゲートやインバータなどの複雑な半導体装置を用いることなぐ発光サイリスタを用いた簡単な回路構成で、選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。また、選択用サイリスタのゲート電極に流れ込む電流は小さいので、第 1選択信号伝送路の線幅を小さくすることができる。これによつて発光素子アレイの小形ィ匕を実現することができる。

また本発明の発光素子アレイにおいて、前記スィッチ部は、抵抗体をさらに含み、この抵抗体の一端は、前記スィッチ用サイリスタのゲート電極に接続され、この抵抗体の他端には、前記選択用サイリスタのアノードおよび力ソード間が順方向にバイァスされるように、前記セット信号が入力されることが好ましい。プルアップ抵抗としての抵抗体の機能は、スィッチ部のダイオードが選択用サイリスタに置換された構成であつても同様である。

また本発明の発光素子アレイにおいて、前記第 2スィッチ部をさらに含む場合に、前記第 2スィッチ部は、発光サイリスタカ成るクロック用サイリスタおよび発光サイリスタカも成るトリガ用サイリスタを備え、これらのサイリスタの各ゲート電極は、前記第 1選択信号伝送路に接続され、

前記各スィッチ部は、ダイオードおよび発光サイリスタカ成るスィッチ用サイリスタを備え、各スィッチ用サイリスタのゲート電極は、前記制御信号伝送路に個別に接続されるとともに、前記ダイオードを介して前記第 1選択信号伝送路に接続され、前記各発光素子は、発光サイリスタカ成る発光用サイリスタカ構成され、各発光用サイリスタのゲート電極は、前記制御信号伝送路のいずれか 1本に接続され、前記クロック用サイリスタ、前記トリガ用サイリスタ、前記スィッチ用サイリスタ、および前記発光用サイリスタは、アノードおよび力ソードのいずれか一方の電極が共通に接地され、前記クロック用サイリスタ、前記スィッチ用サイリスタおよび前記発光用サイリスタのアノードおよび力ソードのいずれか他方の電極には、前記クロック信号、前記第 2選択信号、および前記発光信号がそれぞれ入力され、

前記クロック用サイリスタは、ゲート電極に前記入力トリガ信号が入力されて閾電圧が低下した状態で、前記クロック信号が入力されてオン状態に遷移したときに、ゲート電極および接地間の電圧を前記第 1選択信号として前記第 1選択信号伝送路に出力し、

前記トリガ用サイリスタは、前記クロック用サイリスタがオン状態で、アノードおよび力ソード間の電圧を前記出力トリガ信号として出力し、

前記スィッチ用サイリスタは、順方向にバイアスされた前記ダイオードを介して、前記第 1選択信号がゲート電極に入力されて閾電圧が低下した状態で、前記第 2選択信号が入力されてオン状態に遷移したときに、ゲート電極および接地間の電圧を前記制御信号として前記制御信号伝送路に出力するように構成されることが好ま、。上記構成によれば、スィッチ部、第 2スィッチ部および発光素子を構成する各発光サイリスタは、力ソードまたはアノードが共通の電極（電位を Vg = 0ボルト（V)とする）として用いられる。ここで、力ソードを共通電極とする場合には、発光素子アレイを構成する各発光サイリスタのゲート電極として Nゲート電極が用いられ、アノードを共通の電極とする場合には、各発光サイリスタのゲート電極として Pゲート電極が用いられる。

以下、力ソードを共通の電極とする場合の具体的な回路構成と動作について、発光装置を構成する発光素子アレイ間でのトリガ信号の転送に関係する第 2スィッチ部と、各発光素子アレイ内での時分割駆動に関係するスィッチ部および発光素子とに分けて説明する。

先ず、第 2スィッチ部について説明する。第 2スィッチ部では、クロック用サイリスタぉよびトリガ用サイリスタのゲート電極が前記第 1選択信号伝送路に接続される。ここで、クロック用サイリスタのアノードにハイレベルの電圧が印加されているとき、クロック用サイリスタのアノードにクロック信号が入力されていると定義する。また、クロック用サイリスタのゲート電極にローレベルの電圧が印加されて、るとき、クロック用サイリスタのゲート電極に入力トリガ信号が入力されていると定義する。

複数の発光素子アレイを用いて発光装置を構成する場合には、前述したトリガ信号の転送を行うために、第 2スィッチ部を構成するトリガ用サイリスタのアノードは、トリガ転送方向に隣接する発光素子アレイの前記第 1選択信号伝送路に接続される。そして、各発光素子アレイの第 1選択信号伝送路には、たとえばプルアップ抵抗を介して正の電圧が印加されるようにする。そうすると、各発光素子アレイのトリガ用サイリスタのアノードは、トリガ転送方向に隣接する発光素子アレイの第 1選択信号伝送路に接続されるので、正の電圧が印加されることになる。一方、トリガ用サイリスタの Nゲート電極はそのトリガ用サイリスタが設けられた発光素子アレイの第 1選択信号伝送路に接続されるので、互いに隣接する発光素子アレイの第 1選択信号伝送路間は順方向にバイアスされた PN接合ダイオードによって接続されることになる。

上記のように発光装置を構成した場合の動作をさらに具体的に説明する。ここでは、ある発光素子アレイのクロック用サイリスタカクロック信号と入力トリガ信号が与えられてオン状態に遷移し、第 1選択信号伝送路の電位はほぼ OVになっているとする。この状態のとき、その発光素子アレイ、またはその発光素子アレイの第 2スィッチ部は選択状態 (セレクト状態）にあるという。ここで、選択状態にある発光素子アレイを発光素子アレイ (i)と記載し、トリガ転送方向に隣接する発光素子アレイを発光素子アレイ (ii)と記載し、さらに発光素子アレイ (ii)に対して、トリガ転送方向に隣接する発光素子アレイを発光素子アレイ (iii)と記載する。前述したように、発光素子アレイ (ii)の第 1選択信号伝送路の電位はほぼ PN接合の拡散電位に等、ので、発光素子アレイ (ii)のクロック用サイリスタのゲート電極には拡散電位 1個分のローレベルの電位が与えられて閾電圧が低下した状態である。この状態で、発光素子アレイ (ii)のクロック用サイリスタのアノードにハイレベルの電圧が与えられると、そのクロック用サイリスタをオン状態に遷移させることができる。すなわち、発光素子アレイ (ii)の第 1選択伝送路の電位がほぼ PN接合の拡散電位に等しいとき、入力トリガ信号が発光素子アレイ (ii)のクロック用サイリスタのゲート電極に与えられたことになる。そしてこの状態で、発光素子アレイ (ii)のクロック用サイリスタのアノードにクロック信号が与えられると、発光素子アレイ (ii)をオン状態に遷移させることができる。そして、発光素子アレイ (ii) がオン状態に遷移すると、発光素子アレイ (ii)力トリガ転送方向にさらに隣接する発光素子アレイ (iii)の第 1選択信号伝送路の電位が PN接合の拡散電位にほぼ等しくなる。すなわち、発光素子アレイ ( から、 PN接合の拡散電位にほぼ等しい出力トリガ信号が出力されて、発光素子アレイ (iii)に入力トリガ信号として入力されることになる。このように、トリガ信号の転送のタイミングにあわせてクロック信号を与えることによって、トリガ信号を転送させて発光素子アレイを順次選択状態にすることができる。次に、各スィッチ部および各発光素子の具体的な回路構成と動作について説明する。なお、選択状態にある発光素子アレイでは、前述したようにクロック用サイリスタはオン状態に遷移していて、第 1選択信号伝送路の電位はほぼ OVになっている。この OVの電位が各スィッチ部に入力される第 1選択信号として用いられる。

各スィッチ部では、スィッチ用サイリスタのゲート電極が対応する制御信号伝送路に個別に接続され、さらにスィッチ用サイリスタのゲート電極がダイオードを介して前記第 1選択信号伝送路に接続されている。ここで、スィッチ用サイリスタのゲート電極には、たとえばプルアップ抵抗を介して正の電圧が印加される。こうすると、第 2スィッチ部が選択状態にないときには、スィッチ用サイリスタのゲート電極の電圧は正の電圧に等しい。

第 2スィッチ部にクロック信号と入力トリガ信号が入力されて選択状態になり、第 1選択信号伝送路の電位がほぼ OVのときには、順方向にバイアスされた前記ダイオードを介してスィッチ用サイリスタのゲート電極にはほぼダイオードの拡散電位分の電位力 S生じる。したがって、スィッチ用サイリスタの閾電圧は低下した状態にある。この状態で、スィッチ用サイリスタのアノードにハイレベルの第 2選択信号が入力されていない場合には、そのスィッチ用サイリスタはオフ状態のままである。このとき、そのオフ状態のスィッチ用サイリスタと接続された制御信号伝送路には、ほぼ拡散電位に等しい電位が生じ、さらにその制御信号伝送路にゲート電極が接続された発光用サイリスタのゲート電極にもほぼ拡散電位に等しい電位が生じることになる。そして、このような場合には、その発光用サイリスタのアノードにハイレベルの電圧が印加されても、すなわち発光用サイリスタのアノードに発光信号が与えられても、その発光用サイリスタがオン状態に遷移して発光しな、ように、発光信号の信号レベルが定められる。一方、スィッチ部に第 1選択信号が入力されて、スィッチ部を構成するスィッチ用サイリスタの閾電圧が低下した状態で、さらに、そのスィッチ用サイリスタのアノードにノヽィレベルの第 2選択信号が与えられると、そのスィッチ用サイリスタはオン状態に遷移する。このとき、そのスィッチ用サイリスタのゲート電極に接続される制御信号伝送路の電位はほぼ OVになり、さらにその制御信号伝送路にゲート電極が接続された発光用サイリスタのゲート電極の電位もほぼ OVになる。すなわち、ほぼ OVの制御信号がスィッチ用サイリスタのゲート電極力出力されて、制御信号伝送路を伝送して、発光用サイリスタに入力されることになる。このような場合には、発光用サイリスタのァノードにハイレベルの発光信号が入力されると、その発光用サイリスタがオン状態に遷移して発光するように発光信号の信号レベルが定められる。

上述のように発光サイリスタを用いれば、ハイレベルのクロック信号およびダイォードの拡散電位にほぼ等しい入力トリガ信号が入力されたときに、ほぼ OVの第 1選択信号およびダイオード拡散電位にほぼ等しい出力トリガ信号を出力する第 2スィッチ部を実現することができ、ほぼ OVの第 1選択信号およびハイレベルの第 2選択信号が入力されたときに、ほぼ OVの制御信号を出力する第 2スィッチ部を実現することができ、ほぼ OVの制御信号およびノ、ィレベルの発光信号が入力されたときに発光する発光素子を実現することができる。さらに、発光サイリスタのアノードを共通の電極とする場合には、発光サイリスタおよびダイオードの極性を反対にし、発光サイリスタのゲート電極の導電型を反対にし、ゲート電極に印加される電圧の正負を反対にすれば、同様の論理回路が実現できる。したがって、本発明によれば、たとえば NANDゲートゃインバータなどの複雑な半導体装置を用いることなぐ発光サイリスタを用いた簡単な回路構成で、選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。

なお、スィッチ用サイリスタのゲート電極に接続される前記プルアップ抵抗は、複数の発光素子を同時に発光させる場合に、前記制御信号伝送路に流れる電流が変化しても安定にスィッチ用サイリスタを動作させることができると、う効果も有して、る。また本発明の発光素子アレイにおいて、前記スィッチ部は、抵抗体をさらに含み、この抵抗体の一端は、前記スィッチ用サイリスタのゲート電極に接続され、この抵抗体の他端には、前記ダイオードが順方向にバイアスされるように定電圧が印加され、前記第 2スィッチ部は、第 2抵抗体をさらに含み、この第 2抵抗体の一端は、前記第 1選択信号伝送路に接続され、この第 2抵抗体の他端には、前記各発光サイリスタの力ソードが共通に接地されるとき、正の定電圧が印加され、前記各発光サイリスタのアノードが共通に接地されるとき、負の定電圧が印加されることが好ましい。

また、前記第 1選択信号伝送路には、プルアップ抵抗としての第 2抵抗体を介して定電圧が印加される。これによつて、前述のように複数の発光素子アレイを接続して発光装置を構成したときに、トリガ転送方向に隣接する発光素子アレイ間で、第 1選択信号伝送路の電位を PN接合ダイオードの拡散電位分だけ異ならせることができる。この結果、クロック信号と入力トリガ信号が与えられていない非選択状態の発光素子アレイでは、クロック用サイリスタは確実にオフ状態に維持される。

また本発明の発光素子アレイにおいて、前記第 2スィッチ部をさらに含む場合に、前記第 2スィッチ部は、発光サイリスタカ成るクロック用サイリスタおよび発光サイリスタカも成るトリガ用サイリスタを備え、これらのサイリスタのゲート電極は、前記第 1選択信号伝送路に接続され、

前記各スィッチ部は、発光サイリスタカ成る選択用サイリスタおよび発光サイリスタ力も成るスィッチ用サイリスタを備え、前記選択用サイリスタのアノードは前記スィッチ用サイリスタのゲート電極と接続され、各選択用サイリスタのゲート電極は前記第 1選択信号伝送路に接続され、各スィッチ用サイリスタのゲート電極は、前記制御信号伝送路に個別に接続され、

前記各発光素子は、発光サイリスタカ成る発光用サイリスタによって構成され、各発光用サイリスタのゲート電極は、前記制御信号伝送路のいずれか 1本に接続され、前記クロック用サイリスタ、前記トリガ用サイリスタ、前記選択用サイリスタ、前記スイツチ用サイリスタ、および前記発光用サイリスタは、アノードおよび力ソードのいずれか一方の電極が共通に接地され、前記クロック用サイリスタ、前記スィッチ用サイリスタおよび前記発光用サイリスタのアノードおよび力ソードのいずれか他方の電極には、前記クロック信号、前記第 2選択信号および前記発光信号がそれぞれ入力され、前記選択用サイリスタの前記他方の電極には、前記クロック信号に同期して順方向の電圧がセット信号として印加され、

前記クロック用サイリスタは、ゲート電極に前記入力トリガ信号が入力されて閾電圧が低下した状態で、前記クロック信号が入力されてオン状態に遷移するときに、ゲート電極および接地間の電圧を前記第 1選択信号として前記第 1選択信号伝送路に出力し、

このように、第 2スィッチ部をさらに含む構成においても、スィッチ部をスィッチ用サイリスタと選択用サイリスタを含む構成とすることができる。

また本発明の発光素子アレイにおいて、前記スィッチ部は、抵抗体をさらに含み、この抵抗体の一端は、前記スィッチ用サイリスタのゲート電極に接続され、この抵抗体の他端には、前記選択用サイリスタのアノードおよび力ソード間が順方向にバイァスされるように、前記セット信号が入力され、

前記第 2スィッチ部は、第 2抵抗体をさらに含み、この第 2抵抗体の一端は、前記第 1選択信号伝送路に接続され、この第 2抵抗体の他端には、前記各発光サイリスタの力ソードが共通に接地されるとき、正の定電圧が印加され、前記各発光サイリスタのアノードが共通に接地されるとき、負の定電圧が印加されることが好ましい。

プルアップ抵抗としての抵抗体および第 2抵抗体の機能は、スィッチ部のダイォードが選択用サイリスタに置換された構成であっても同様である。また本発明の発光素子アレイにおいて、前記各スィッチ用サイリスタに入力される前記第 2選択信号は、各スィッチ用サイリスタのアノードまたは力ソードに接続される第 3抵抗体を介して与えられることが好まし、。

発光素子アレイを用いて発光装置を構成する場合において、高速化の目的で、複数の発光素子アレイにクロック信号および入力トリガ信号を同時に与えて、複数の発光素子アレイを同時に選択状態にする場合がある。このとき、選択状態にある複数の発光素子アレイ間では、第 2選択信号は共用されているので、複数のスィッチ用サイリスタが同時期にスイッチングする。一般に発光サイリスタがスイッチングしてオン状態に遷移すると、アノードと力ソードとの間に主電流が流れるので、第 2選択信号供給用の駆動回路の出力電圧が低下する。したがって、複数のスィッチ用サイリスタのァノードに入力される第 2選択信号のタイミングがずれる場合には、最初に第 2選択信号が入力されるスィッチ用サイリスタがスイッチングして主電流が流れると、遅れて第 2選択信号が入力されるスィッチ用サイリスタは、第 2選択信号の電圧の不足のためにスイッチングしないことが起こりえる。そこで、上記構成によれば、各スィッチ用サイリスタのアノードまたは力ソードに接続された第 3抵抗体を介して第 2選択信号を与えることで、駆動回路の出力電圧の低下を抑制し、複数のスィッチ用サイリスタを確実にスイッチングさせることができる。

また本発明の発光素子アレイにおいて、前記スィッチ部、前記第 2スィッチ部および前記発光素子は同じ層構成を有する発光サイリスタで構成されることが好ましい。上記構成によれば、各発光サイリスタを構成する半導体層を同時に同じ製膜工程で形成することができるので、発光用の複数の発光素子の他にスイッチング用の発光サイリスタを設ける本発明の構成であっても、製造工程が複雑ィ匕することがない。また本発明の発光素子アレイにおいて、前記スィッチ部および前記第 2スィッチ部を構成する発光サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含むことが好ま、。

上記構成によれば、前記遮光手段または減光手段は、スィッチ部および第 2スイツチ部で用いられるスイッチング用の発光サイリスタがスイッチングするときに発する光が発光用サイリスタに入射しないように働くため、その光による発光用サイリスタの閾電圧の変動を防ぐことができる。よって、スィッチ部、前記第 2スィッチ部および前記発光素子を発光サイリスタで構成した場合にぉ、て、発光素子アレイを安定に動作させることが可能となる。

また本発明の発光素子アレイにおいて、前記抵抗体は、基板に近接する側から、 P 型または N型のうちの一方の導電型の第 1半導体層、他方の導電型の第 2半導体層、一方の導電型の第 3半導体層の順に積層された半導体膜のうち、前記第 3半導体層を用いて構成されることが好まし、。

上記構成によれば、発光素子アレイを構成する各発光サイリスタが、 P型半導体と N型半導体とを用い、基板力順に NPNPまたは PNPNの順に積層された第 1〜第 4の半導体層を用いて構成されるので、各発光サイリスタが形成される同一基板上に同一の製膜工程で、抵抗体用の半導体層を形成することができる。この場合、抵抗体は、 NPNPまたは PNPNの 4層の半導体層を積層した後、最上層の P型または N 型の半導体層をエッチングすることによって得られる。したがって、複数の発光素子の他に、抵抗体を含むスィッチ部を備えた本発明の構成であっても、製造工程が複雑ィ匕することがない。

また、前記抵抗体は、各発光サイリスタのカソードが共通の電極として用いられるとき、 N型半導体層で構成され、その一端に共通の電極に対して正の電圧が印加される。各発光サイリスタのアノードが共通の電極として用いられるときには、前記抵抗体は、 P型半導体層で構成され、その一端に共通の電極に対して負の電圧が印加される。すなわち、抵抗体として用いられる第 3半導体層と隣接する第 2半導体層との間には、逆ノィァスの電圧が印加されることになるので、空乏層が拡がって、共通の電極に対する絶縁性が確保される。したがって、上記構成によって、不要な電流経路が生じに《なり、抵抗体としての動作を安定にすることができる。

また本発明の発光素子アレイにおいて、前記抵抗体に入射する光を遮光または減光するために、前記抵抗体を覆う遮光手段または減光手段が設けられて、ることが好ましい。

また本発明によれば、前述のように、前記抵抗体が第 3半導体層によって構成されるとき、外部から入射する光の影響を抑制するために、遮光手段または減光手段としての遮光膜が設けられる。抵抗体が設けられる NPNまたは PNP構造の半導体層の界面に入射した光によって電子 ·正孔対が生成されると、フォトトランジスタと同様に第 2半導体層にキャリアが蓄積されるので、第 2半導体層と第 3半導体層との界面の絶縁性が損なわれて、抵抗体としての動作が不安定になる。そこで、遮光手段または減光手段を設けることによって、半導体層の界面での入射光による励起を抑制し、抵抗体の動作を安定化させることができる。

また本発明の発光素子アレイにおいて、前記第 2抵抗体は、基板に近接する側から、 P型または N型のうちの一方の導電型の第 1半導体層、他方の導電型の第 2半導体層、一方の導電型の第 3半導体層の順に積層された半導体膜のうち、前記第 3半導体層を用いて構成されることが好ましい。前述した抵抗体と同様に、第 2抵抗体も第 3半導体層を薄膜抵抗として用いることによって、製造工程が簡単になるとともに、不要な電流経路が生じに《なり、抵抗体としての動作を安定化させることができる。また本発明の発光素子アレイにおいて、前記第 2抵抗体に入射する光を遮光または減光するために、前記第 1および第 2抵抗体を覆う遮光手段または減光手段が設けられていることが好ましい。前述した抵抗体と同様に、第 2抵抗体も遮光膜で覆うことによって、半導体界面での入射光による励起を抑制し、抵抗体としての動作を安定ィ匕させることができる。

本発明の発光装置は、前記発光素子アレイが一列に複数個配列された発光素子アレイ群と、

前記各発光素子アレイ内の第 1選択信号伝送路と接続され、各発光素子アレイ間で個別の前記第 1選択信号を供給する第 1選択信号用駆動回路と、

前記各発光素子アレイ内の各スィッチ部と個別に接続され、前記スィッチ部毎に各発光素子アレイ間で共通の前記第 2選択信号を供給する第 2選択信号用駆動回路と、

前記各発光素子アレイ内の前記各発光素子ブロックと個別に接続され、前記発光素子ブロック毎に各発光素子アレイ間で共通の前記発光信号を供給する発光信号用駆動回路とを含むことを特徴とする。

本発明の発光装置によれば、発光装置に含まれる複数の発光素子アレイに予め定める順序で第 1選択信号を与えることによって、各発光素子アレイを予め定める順序で選択状態にすることができる。これにより、複数の発光素子アレイ間で第 2選択信号用駆動回路および発光信号用駆動回路を共用にする時分割駆動によって、発光装置を安定に動作させることができる。したがって、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。

また本発明の発光装置において、前記発光素子アレイが前記第 2スィッチ部をさらに含む場合には、その発光素子アレイが一列に複数個配列された発光素子アレイ群と、

少なくとも 1つの発光素子アレイと接続されて前記クロック信号を供給する複数のクロック信号伝送路と、

前記発光素子アレイ群のうち、配列方向の一方端に設けられた発光素子アレイの前記第 2スィッチ部と接続されて、その第 2スィッチ部に前記入力トリガ信号を供給する入力トリガ信号用駆動回路と、

前記複数のクロック信号伝送路と接続されて、各クロック信号伝送路に個別に前記クロック信号を供給するクロック信号用駆動回路と、

前記各発光素子アレイ内の前記各発光素子ブロックと個別に接続され、前記発光素子ブロック毎に各発光素子アレイ間で共通の前記発光信号を供給する発光信号用駆動回路とを含み、

前記発光素子アレイ群は、前記配列方向の前記一方端側に配置される発光素子アレイの前記出力トリガ信号が、前記配列方向の他方端側に隣接して配置される発光素子アレイの前記入力トリガ信号として入力され、

前記配列方向に沿って隣接する各発光素子アレイは、前記複数のクロック信号伝送路に個別に接続されるように構成されることが好ま Uヽ。上記構成によれば、少なくとも 1つの入力トリガ信号用の駆動回路、および少なくとも 2つのクロック信号用の駆動回路を設けることによって、発光装置に含まれる複数の発光素子アレイを配列方向に予め定める順序で選択状態にすることができる。この結果、複数の発光素子アレイ間で第 2選択信号用駆動回路および発光信号用駆動回路を共用にする時分割駆動で発光装置を安定に動作させることができる。したがつて、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。

また本発明の発光装置において、前記発光素子アレイが選択用サイリスタおよびスイッチ用サイリスタを備えた複数の前記スィッチ部を含んで構成される場合に、その発光素子アレイが一列に複数個配列された発光素子アレイ群と、

前記各発光素子アレイの各スィッチ部の前記選択用サイリスタの前記アノードおよび力ソードのいずれか他方の電極と共通に接続され、各発光素子アレイ間で共通の前記セット信号を供給するセット信号用駆動回路と、

前記各発光素子アレイ内の前記各発光素子ブロックと個別に接続され、前記発光素子ブロック毎に各発光素子アレイ間で共通の前記発光信号を供給する発光信号用駆動回路とを含むように構成されることが好ましい。

上記構成においても、発光装置に含まれる複数の発光素子アレイに予め定める順序で第 1選択信号を与えることによって、各発光素子アレイを予め定める順序で選択状態にすることができる。これにより、複数の発光素子アレイ間で第 2選択信号用駆動回路および発光信号用駆動回路を共用にする時分割駆動で発光装置を安定に動作させることができる。したがって、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。

また本発明の発光装置において、前記セット信号用駆動回路は、前記第 1選択信号用駆動回路が前記第 1選択信号の供給先の発光素子アレイを変更するときに、前記共通の電極の電位にほぼ等、信号を供給してから、前記セット信号を供給し、前記第 2選択信号用駆動回路および前記発光信号用駆動回路は、前記セット信号用駆動回路が前記セット信号の供給を開始してから、前記第 2選択信号および前記発光信号をそれぞれ供給することが好ましヽ。

上記構成によって、各発光素子アレイの発光素子を予め定める順序に従って、確実に発光させることができる。仮に、セット信号を供給する前に、第 2選択信号および発光信号を供給すると、前記制御信号伝送路がほぼ OVの電圧になって、るので、第 1選択信号の供給によらずに発光素子が発光することになつて、不都合が生じることになる力である。

また本発明の画像形成装置は、前記発光装置と、

感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、

感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と記録シートに転写された現像剤を定着させる定着手段とを含み、

前記第 1選択信号用駆動回路、前記第 2選択信号用駆動回路および前記発光信号用駆動回路は、画像情報に基づいて前記第 1選択信号、前記第 2選択信号および前記発光信号をそれぞれ供給することを特徴とする。

また本発明の画像形成装置によれば、画像形成手順は、最初に、画像情報に基づいて前記発光装置を前記第 1選択信号用駆動回路、前記第 2選択信号用駆動回路および前記発光信号用駆動回路によって駆動して、前記発光装置からの光を集光手段によって、帯電した感光体ドラムに集光することによって、感光体ドラムは露光され、その表面に静電潜像が形成される。次に、静電潜像が形成された感光体ドラムに、現像剤供給手段によって現像剤を供給すると、感光体ドラムに現像剤が付着して画像が形成される。最後に、転写手段によって、感光体ドラムに現像剤によって形成された画像を記録シートに転写して、定着手段によって記録シートに転写された現像剤を定着させることによって、記録シートに画像が形成される。前記発光装置が、小形であって、安定に動作する信頼性の高いものであるので、良好な画像を安定に形成することができる画像形成装置となる。

また本発明の画像形成装置において、前記発光素子アレイが前記第 2スィッチ部をさらに含む場合には、その発光素子アレイを 3個以上含む前記発光装置と、感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、

前記入力トリガ信号用駆動回路、前記クロック信号用駆動回路、前記第 2選択信号用駆動回路および前記発光信号用駆動回路は、画像情報に基づいて前記入力トリガ信号、前記クロック信号、前記第 2選択信号および前記発光信号をそれぞれ供給するように構成されることが好ま、。

上記構成のように、前記発光素子アレイが前記第 2スィッチ部をさらに含む場合においても、前記発光装置が、小形であって、安定に動作する信頼性の高いものであるので、良好な画像を安定に形成することができる画像形成装置となる。

また本発明の画像形成装置において、前記発光素子アレイが選択用サイリスタぉよびスィッチ用サイリスタを備えた複数の前記スィッチ部含んで構成される場合には、その発光素子アレイを複数含む前記発光装置と、

前記第 1選択信号用駆動回路、前記セット信号用駆動回路、前記第 2選択信号用駆動回路および前記発光信号用駆動回路は、画像情報に基づいて前記第 1選択信号、前記セット信号、前記第 2選択信号および前記発光信号をそれぞれ供給するように構成されることが好まし、。

上記構成のように、前記発光素子アレイが選択用サイリスタおよびスィッチ用サイリスタを備えた複数の前記第 2スィッチ部含んで構成される場合にぉ、ても、前述した画像得形成装置と同様に、良好な画像を安定に形成することができる画像形成装置が実現される。

また本発明の発光素子アレイの他の構成は、（a)第 1選択信号を伝送する複数本の第 1選択信号伝送路と、

(b)前記複数本の第 1選択信号伝送路のいずれか 1本に接続され、第 2選択信号および前記第 1選択信号伝送路力の第 1選択信号が共に入力されているときに、制御信号を出力する n (nは 3以上の整数)個のスィッチ部と、

(c)前記 n個のスィッチ部に個別に接続され、前記制御信号を伝送する n本の制御信号伝送路と、

(d)前記 n本の制御信号伝送路の、ずれか 1本に接続され、発光信号および接続された制御信号伝送路力の制御信号が共に入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、

前記各制御信号伝送路には、少なくとも 1個の前記発光素子が接続され、前記 n個のスィッチ部全体は、 n個未満のスィッチ部から成る複数のスィッチ群に分割され、

複数のスィッチ部を含むスィッチ群は、その複数のスィッチ部が互いに異なる前記第 1選択信号伝送路に個別に接続され、かつ、その複数のスィッチ部には共通の前記第 2選択信号が入力され、

前記各第 1選択信号伝送路には、少なくとも 1個の前記スィッチ部が接続され、前記複数の第 1選択信号伝送路のうち少なくとも 1本には、複数の前記スィッチ部が共通に接続されていることを特徴とする。

本発明の発光素子アレイの他の構成によれば、 1つのスィッチ群に属する各スイツチ部には第 2選択信号が共通に与えられるので、第 2選択信号を供給するための配線数が削減される。一方、第 1選択信号の供給については、 1つのスィッチ群に属する各スィッチ部に第 1選択信号は個別に与えられる。ここで、本発明では、第 1選択信号伝送路数をなるベく増やさな!/、ようにするために、複数本の第 1選択信号伝送路のうち少なくとも 1本には、複数のスィッチ部が共通に接続されるようにする。各スィツチ群を構成するスィッチ部の数の最大値に第 1選択信号伝送路の数を等しくすれば、第 1選択信号伝送路は必要最小限の本数になる。

このような発光素子アレイを複数個用いて発光装置を構成する場合には、各発光素子アレイの各第 1選択信号伝送路に第 1選択信号を時分割で順番に与える。そうすると、ある発光素子アレイの 1本の第 1選択信号伝送路に第 1選択信号が与えられた状態では、その第 1選択信号伝送路に接続されている複数のスィッチ部に共通の第 1選択信号が与えられる。以下、第 1選択信号が与えられたスィッチ部は選択状態にあるという。この状態で、各スィッチ群に時分割で順番に第 2選択信号をさらに与えると、第 2選択信号が与えられたスィッチ群のうち、選択状態にあるスィッチ部のみから制御信号が制御信号伝送路に出力される。そして、制御信号の流れる制御信号伝送路に接続された発光素子に発光信号を入力することによって、その発光素子を選択的〖こ発光させることができる。

このように、本発明では、各発光素子アレイ内の複数のスィッチ群で時分割駆動を行うので、第 2選択信号を供給する駆動用 ICの出力端子数、および駆動用 ICと各発光素子アレイとの配線数を減少させることができ、小型の発光装置を実現することができる。また、発光素子アレイ内の第 2選択信号入力用のボンディングパッド数も削減することができるので、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。たとえば、 n個のスィッチ部を単一の第 1選択信号伝送路に接続することによって、第 1選択信号伝送路を 1つだけ設ける場合には、第 2選択信号を入力するための配線およびボンディングパッドの数は、スィッチ部と同数だけ必要であるのに対して、本発明のように第 1選択信号伝送路を 1つ増やして 2個にした場合には、第 2選択信号入力用の配線およびボンディングパッドの数を半減させることが可能になる。本発明の発光素子アレイの他の構成において、前記 n個のスィッチ部全体は、 M ( Mは 2以上の整数)個のスィッチ群に分割され、

前記各スィッチ群には、 N (Nは 2以上の整数、 n=M X N)個のスィッチ部が同数で含まれることが好ましい。

上記構成によれば、各発光素子アレイに第 1選択信号および第 2選択信号を与えるための配線数およびボンディングパッド数をなるベく少なくするめに、前記 n個のスイッチ部を、 M (Mは 2以上の整数)個のスィッチ素群に分割したとき、各スィッチ群には、 N (Nは 2以上の整数、 n=M X N)個のスィッチ部が同数で含まれるようにする。このとき、少なくとも N本の第 1選択信号伝送路が必要になる。

また本発明の発光素子アレイの他の構成において、前記複数の発光素子は、 n個以下の発光素子力成る複数の発光素子ブロックを構成し、

本発明の発光素子アレイの他の構成のように、 n個のスィッチ部全体がスィッチ群に分割される構成であっても、前記複数の発光素子に発光信号を与える配線の数を減少させるために、前記複数の発光素子は、 n個以下の発光素子からなる発光素子ブロックを構成することができる。

この結果、同じ発光素子アレイ内の複数の発光素子ブロックで時分割駆動をすることができることから、発光信号を供給する駆動用 ICの出力端子数、および駆動用 IC と発光素子アレイとの配線数を減少させることができ、配線数の少な、小形の発光装置を実現できる。また、発光素子アレイ内の信号伝送路の配線数、および発光信号入力用のボンディングパッド数も削減することができることから、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。

また本発明の発光素子アレイにおいて、（a)第 1電極と、第 2電極と、前記第 1電極に第 1信号が入力されていて、かつ前記第 2電極に第 2信号が入力されているときに制御信号が出力される第 1制御電極とを備える n (nは 2以上の整数)個のスィッチ部と、

(b)前記各第 1制御電極に個別に接続される n本の制御信号伝送路と、

(c)第 3電極と、前記 n本の制御信号伝送路のうちのいずれカゝ 1本に接続される第 2 制御電極とを備え、前記第 3電極に第 3信号が入力されていて、かつ前記第 2制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、

前記各制御信号伝送路には、少なくとも 1個の前記発光素子の第 2制御電極が接続され、

前記 n個のスィッチ部の第 1電極が相互に電気的に接続され、

前記複数の発光素子は、 n個以下の発光素子から成る複数の発光素子ブロックを構成し、

複数の発光素子を含む発光素子ブロックは、その複数の発光素子の各第 2制御電極が互いに異なる前記制御信号伝送路に個別に接続され、かつ、その複数の発光素子の各第 3電極が相互に電気的に接続されることが好ましい。

上記構成において、第 1信号が前記第 1選択信号に対応し、第 2信号が前記第 2選択信号に対応し、第 3信号が前記発光信号に対応する。

本発明の発光素子アレイにおいて、前記スィッチ部および前記発光素子が、カソードまたはアノードを共通の電極とする発光サイリスタを含んで構成され、前記スィッチ部がさらに、ダイオードと抵抗体とを含んで構成され、

(a)力ソードを共通の電極とする場合は、

前記スィッチ部を構成する発光サイリスタの Nゲート電極は、前記ダイオードのァノードおよび前記抵抗体の一端と接続され、

前記抵抗体の他端には、共通の電極に対して正の電圧が印加され、

前記第 1電極は、ダイオードの力ソードであり、

前記第 2電極は、スィッチ部を構成する発光サイリスタのアノードであり、前記第 3電極は、発光素子を構成する発光サイリスタのアノードであり、前記第 1制御電極は、スィッチ部を構成する発光サイリスタの Nゲート電極であり、前記第 2制御電極は、発光素子を構成する発光サイリスタの Nゲート電極であり、 (b)アノードを共通の電極とする場合は、

前記スィッチ部を構成する発光サイリスタの Pゲート電極は、前記ダイオードのカソードおよび前記抵抗体の一端と接続され、

前記抵抗体の他端には、共通の電極に対して負の電圧が印加され、

前記第 1電極は、ダイオードのアノードであり、

前記第 2電極は、スィッチ部を構成する発光サイリスタのカソードであり、前記第 3電極は、発光素子を構成する発光サイリスタのカソードであり、前記第 1制御電極は、スィッチ部を構成する発光サイリスタの Pゲート電極であり、前記第 2制御電極は、発光素子を構成する発光サイリスタの Pゲート電極であるように構成されることが好ま、。

上記構成によれば、発光素子アレイを構成する前記スィッチ部は、発光サイリスタとダイオードと抵抗体とを含んで構成することができ、また前記発光素子は、発光サイリスタを含んで構成することができる。ここで、スィッチ部および発光素子を構成する発光サイリスタは、力ソードまたはアノードを共通の電極 (電位を Vg = 0ボルトとする）にして用いられる。

力ソードを共通電極とする場合には、スィッチ部は、発光サイリスタの Nゲート電極と、ダイオードのアノードと、抵抗体の一端とが接続されて構成され、抵抗体の他端は、共通の電極である力ソードを基準電位として正の電圧が印加される。この場合、ダイオードの力ソードが第 1信号を入力するための第 1電極に対応し、発光サイリスタのァノードが第 2信号を入力するための第 2電極に対応し、発光サイリスタの Nゲート電極が制御信号を出力するための第 1制御電極に対応する。また、発光素子は、発光サイリスタで構成され、第 3信号を入力するための第 3電極が、発光サイリスタのアノードに対応し、制御信号を入力するための第 2制御電極が、発光サイリスタの Nゲート電極に対応する。

前記の回路構成による回路動作の一例を示す。

第 1信号として、ローレベル (電位を 0ボルトとする）の信号を入力する。このとき、前記ダイオードが順方向にバイアスされ、ダイオードのアノードの電位はダイオードの拡散電位 (Vdボルトとする）にほぼ等しくなる。また、第 1信号がハイレベルのときは、前記抵抗体の他端に印加される正の電圧 (Vccボルトとする）に等しくすると、このときのダイオードのアノードの電位は Vccボルトにほぼ等しくなる。

ここで、スィッチ部を構成する発光サイリスタであるスィッチ用サイリスタと、発光素子を構成する発光サイリスタである発光用サイリスタとは、閾電圧等の電流電圧特性が等しいとする。そして、ローレベルの電圧を 0ボルトとし、第 2信号および第 3信号のハィレベルの電圧を以下の条件を満たすように定める。まず、スィッチ用サイリスタは、 Nゲート電極の電位が Vdボルトのときに、アノードにハイレベルの第 2信号が入力されるとオン状態に遷移するが、発光用サイリスタは、 Nゲート電極の電位が Vdボルトのときに、アノードにハイレベルの第 3信号が入力されてもオン状態には遷移しないように、第 2信号のハイレベルの電圧を第 3信号のノ、ィレベルの電圧よりも高く定める。また、発光用サイリスタの Nゲート電極の電位がほぼ 0ボルトのときに、発光用サイリスタはアノードに第 3信号が入力されるとオン状態に遷移するように第 3信号のハイレべルの電圧を定める。さらに、スィッチ用サイリスタの Nゲート電極の電位力ほぼ Vccボルトのときに、スィッチ用サイリスタはアノードに第 3信号が入力されてもオン状態に遷移しないように第 2信号のハイレベル電圧を定め、発光用サイリスタの Nゲート電極の電位がほぼ Vccボルトのときに、発光用サイリスタのアノードに第 3信号が入力されてもオン状態に遷移しな、ように第 3信号のハイレベル電圧を定める。

このとき、スィッチ用サイリスタに、ローレベルの第 1信号と共にハイレベルの第 2信号が入力されるとスィッチ用サイリスタはオン状態に遷移し、スィッチ用サイリスタの N ゲート電極はほぼ 0ボルトを示し、前記制御信号伝送路でスィッチ用サイリスタの Nゲート電極と接続された発光用サイリスタの Nゲート電極の電位もほぼ 0ボルトに等しい。このことは、ローレベル（0ボルト）の制御信号がスィッチ用サイリスタの Nゲート電極力発光用サイリスタのゲート電極へ制御信号伝送路を伝送して入力されたことを意味する。この状態でハイレベルの第 3信号が入力されると発光用サイリスタはオン状態に遷移し発光する。

スィッチ用サイリスタに、ローレベルの第 1信号が入力されても、ハイレベルの第 2信号が入力されなければ、スィッチ用サイリスタはオン状態に遷移しない。このとき、制御信号伝送路でスィッチ用サイリスタの Nゲート電極に接続された発光用サイリスタの Nゲート電極の電位はほぼ Vdボルトに等しい。し力し、この状態でハイレベルの第 3信号がアノードに入力されても発光用サイリスタは発光しない。

このように、ローレベルの第 1信号およびハイレベルの第 2信号が共に入力されているスィッチ用サイリスタはオン状態に遷移する。この状態でスィッチ用サイリスタの Nゲート電極と制御信号伝送路で接続された発光用サイリスタのアノードに第 3信号が入力されているときに発光するという論理回路が実現できる。なお、前述したパラメータの設定は一例であり、同じ回路構成で他のパラメータを与えても動作する場合があるしたがって、本発明によれば、たとえば NANDゲートやインバータなどの複雑な半導体装置を用いることなぐ発光サイリスタを用いた簡単な回路構成で、第 1〜第 3信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。また、前記抵抗体を用いることによって、複数の発光素子を同時に発光させる場合に、前記制御信号伝送路に流れる電流が変化しても安定にスィッチ部を動作させることができるなお、発光サイリスタのアノードを共通の電極とする場合には、発光サイリスタおよびダイオードの極性を反対にし、抵抗体に印加される電圧の正負を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様に前述の論理回路が実現できる。

また本発明の発光素子アレイにおいて、前記スィッチ部は、発光サイリスタカも成るスィッチ用サイリスタと、発光サイリスタカ成る選択用サイリスタと、抵抗体とから成り前記発光素子は、発光サイリスタから成り、

前記スィッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子の力ソードまたはアノードを共通の電極とし、

(a)力ソードを共通の電極とする場合は、

前記スィッチ用サイリスタの Nゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、前記各スィッチ部に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第 4信号として共通の電極に対して正の電圧が前記第 1信号に同期して印加され、

前記第 1電極は、選択用サイリスタの Nゲート電極であり、

前記第 2電極は、スィッチ用サイリスタのアノードであり、

前記第 3電極は、発光素子のアノードであり、

前記第 1制御電極は、スィッチ用サイリスタの Nゲート電極であり、

前記第 2制御電極は、発光素子の Nゲート電極であり、

(b)アノードを共通の電極とする場合は、

前記スィッチ用サイリスタの Pゲート電極は、前記選択用サイリスタのカソードと前記抵抗体の一端とに接続され、

前記各スィッチ部に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第 4信号として共通の電極に対して負の電圧が前記第 1信号に同期して印加され、

前記第 1電極は、選択用サイリスタの Pゲート電極であり、

前記第 2電極は、スィッチ用サイリスタのカソードであり、

前記第 3電極は、発光素子の力ソードであり、

前記第 1制御電極は、スィッチ用サイリスタの Pゲート電極であり、

前記第 2制御電極は、発光素子の Pゲート電極であるように構成されることが好ましい。

上記構成のように、前記スィッチ部を、スィッチ用サイリスタと選択用サイリスタと抵抗体とから構成し、前述のスィッチ部のダイオードを選択用サイリスタに置換した構成にすることができる。上記構成において、第 4信号が前記セット信号に対応する。図面の簡単な説明

本発明の目的、特色、および利点は、下記の詳細な説明と図面とからより明確になるであろう。

図 1は、本発明の発光素子アレイの第 1の実施の形態としての発光素子アレイチップを示す概略的な等価回路図である。図 2は、発光用サイリスタ Tのアノード電圧とアノード電流との関係である順方向電圧電流特性を示すグラフである。

図 3は、図 1の発光素子アレイチップを示す概略的な等価回路図の一部である。図 4は、図 3に示される等価回路図を論理回路図記号で表す論理回路図である。図 5は、第 1の実施の形態の発光素子アレイチップにおける動作特性の一例を示すグラフである。

図 6は、第 1の実施の形態の発光素子アレイチップの基本構成を示す一部の平面図である。

図 7は、図 6の切断面線 VII— VIIから見た発光素子アレイチップの基本的構成を示す一部の断面図である。

図 8は、図 6の切断面線 VIII— VIII力も見た発光素子アレイチップの基本的構成を示す一部の断面図である。

図 9は、図 6の切断面線 IX— IXから見た発光素子アレイチップの基本的構成を示す一部の断面図である。

図 10は、本発明の実施の一形態の発光装置を模式的に示すブロック回路図である。

図 11は、発光装置の動作を示すタイミングチャートである。

図 12は、発光素子アレイチップを用いた画像形成装置の基本的構成を示す側面図である。

図 13は、本発明の発光素子アレイの第 2の実施の形態としての発光素子アレイチップを示す概略的な等価回路図である。

図 14は、第 2の実施の形態の発光素子アレイチップの基本構成を示す一部の平面図である。

図 15は、図 14の切断面線 XV— XVから見た第 2の実施形態の発光素子アレイチップの基本的構成を示す一部の断面図である。

図 16は、図 14の切断面線 XVI— XVI力も見た第 2の実施形態の発光素子アレイチップの基本的構成を示す一部の断面図である。

図 17は、本発明の第 3の実施の形態としての発光素子アレイチップを示す概略的な等価回路図である。

図 18は、本発明の第 4の実施の形態としての発光素子アレイチップを示す概略的な等価回路図である。

図 19は、本発明の第 5の実施の形態としての発光素子アレイチップを示す概略的な等価回路図である。

図 20は、図 19に示す発光素子アレイチップを示す概略的な等価回路図の一部である。

図 21は、発光素子アレイチップの基本的構成を示す一部の断面図である。

図 22は、本発明の実施の一形態の発光装置を模式的に示すブロック回路図である。

図 23は、発光装置の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。

図 24は、本発明の発光素子アレイの第 6の実施の形態としての発光素子アレイチップを示す概略的な等価回路図である。

図 25は、本発明の発光素子アレイの第 7の実施の形態としての発光素子アレイチップを示す概略的な等価回路図である。

図 26は、発光装置の他の実施の形態を模式的に示すブロック回路図である。図 27は、本発明の第 8の実施の形態としての発光素子アレイチップを示す概略的な等価回路図である。

図 28は、第 8の実施の形態の発光素子アレイチップの基本構成を示す一部の平面図である。

図 29は、図 27および図 28に示す第 8の実施の形態の発光素子アレイチップを用いた発光装置を模式的に示すブロック回路図である。

図 30は、図 29に示す発光装置の動作を示すタイミングチャートである。

図 31は、本発明の第 9の実施の形態としての発光素子アレイチップを示す概略的な等価回路図である。

図 32は、本発明の発光素子アレイの第 10の実施の形態としての発光素子アレイチップを示す概略的な等価回路図である。図 33は、発光装置を構成する各発光素子アレイチップの第 2スィッチ部の接続関係を示す等価回路図である。

図 34は、図 33に示す等価回路図の動作を示すタイミングチャートである。

図 35は、第 10の実施の形態の発光素子アレイチップの基本構成を示す一部の平面図である。

図 36は、図 35の切断面線 XXXVI— XXXVIから見た発光素子アレイチップの基本的構成を示す一部の断面図である。

図 37は、図 35の切断面線 XXXVII— XXXVIIから見た発光素子アレイチップの基本的構成を示す一部の断面図である。

図 38は、本発明の他の実施の形態の発光装置を模式的に示すブロック回路図である。

図 39は、発光装置の動作を示すタイミングチャートである。

図 40は、本発明の発光素子アレイの第 11の実施の形態としての発光素子アレイチップを示す概略的な等価回路図である。

図 41は、本発明の第 12の実施の形態としての発光素子アレイチップを示す概略的な等価回路図である。

図 42は、本発明の第 13の実施の形態としての発光素子アレイチップを示す概略的な等価回路図である。

図 43は、本発明の第 14の実施の形態としての発光素子アレイチップを示す概略的な等価回路図である。

図 44は、本発明の実施の一形態の発光装置を模式的に示すブロック回路図である。

図 45は、発光装置の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。

図 46は、発光装置の他の実施の形態を模式的に示すブロック回路図である。発明を実施するための最良の形態

以下図面を参考にして本発明の好適な実施例を詳細に説明する。ここで、以下の各実施の形態では、発光素子アレイに用いられる発光サイリスタのカソードを共通の電極として接地した場合にっ、て例示して、る。発光サイリスタのアノードを共通の電極として接地する場合にも、発光サイリスタおよびダイオードの極性を反対にし、抵抗体に印加される電圧の正負を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様の論理回路が実現できる。

図 1は、本発明の発光素子アレイの第 1の実施の形態としての発光素子アレイチップ 1を示す概略的な等価回路図である。

発光素子アレイチップ 1は、 k (記号 kは、自然数)個の発光素子と、 n個のスィッチ部と、 n本のゲート横配線 GHl〜GHnとを含んで構成される。 k個の発光素子は、それぞれ発光サイリスタから成る。スィッチ部は、 n個の発光サイリスタカゝら成るスィッチ用サイリスタ Sl〜Snと、 n個の発光サイリスタカ成る選択用サイリスタ Ul〜Unと、 n 個のプルアップ抵抗 RPl〜RPnとを含む。本実施の形態では、 n=4である。以後、 k個の発光素子をそれぞれ発光用サイリスタ Tl〜Tkと記載する場合がある。また複数の発光用サイリスタ Tl〜Tk、複数のスィッチ用サイリスタ SI〜Sn、複数の選択用サイリスタ Ul〜Un、および複数のプルアップ抵抗 RPl〜RPnを総称する場合または不特定のものを指す場合、それぞれ単に発光用サイリスタ丁、スィッチ用サイリスタ S、選択用サイリスタ Uおよびプルアップ抵抗 RPと記載する場合がある。本実施の形態では、ゲート横配線 GHが前記制御信号伝送路に対応し、プルアップ抵抗 RPがスイッチ部を構成する前記抵抗体に対応する。

発光素子を構成する発光用サイリスタ Tl〜Tkの動作を制御するための電極として、アノード al〜akおよび Nゲート電極 bl〜bkを用いる。各発光用サイリスタ Tのカソードは共通の電極として接地されている。アノード al〜akおよび Nゲート電極 bl〜b kについても同様に、複数のものを総称する場合または不特定のものを指す場合に、単にアノード a、 Nゲート電極 bと記載する場合がある。また、 Nゲート電極 bを単にゲート電極 bと記載する場合がある。本実施の形態では、アノード aが前記第 3電極に対応し、 Nゲート電極 bが前記第 2制御電極に対応する。

スィッチ部を構成するスィッチ用サイリスタ S1〜S4の動作を制御するための電極として、アノード cl〜c4および Nゲート電極 dl〜d4を用いる。スィッチ用サイリスタ Sの力ソードは共通の電極として接地されている。アノード cl〜c4および Nゲート電極 dl 〜d4についても同様に、複数のものを総称する場合または不特定のものを指す場合に、単にアノード c、 Nゲート電極 dと記載する場合がある。また、 Nゲート電極 dを単にゲート電極 dと記載する場合がある。本実施の形態では、アノード cが前記第 1電極に対応し、 Nゲート電極 dが前記第 1制御電極に対応する。

スィッチ用サイリスタ S 1〜S4の Nゲート電極 d 1〜d4は、選択用サイリスタ U 1〜U4 のアノード e 1〜e4、プルアップ抵抗 RP 1〜RP4の一端およびゲート横配線 GH 1〜 GH4と接続される。相互に接続される素子の参照符号には互いに同じ番号を付して記載する。たとえば第 1番目のスィッチ用サイリスタ S1の Nゲート電極 dlは、第 1番目の選択用サイリスタ U1のアノード el、第 1番目のプルアップ抵抗 RP1および第 1番目のゲート横配線 GH1と接続される。第 i (l≤i≤n、ただし n=4)番目のスィッチ用サ

4 4

イリスタ Siの Nゲート電極 diは、第 i番目の選択用サイリスタ Uiのアノード ei、プル

4 4 4 4 4 アップ抵抗 RPiおよびゲート横配線 GHiと接続される。さらに、選択用サイリスタ Uの

4 4

Nゲート電極 fl〜f4は、 1本のセレクト信号伝送路 CSLを介して、共通のセレクト信号が入力されるセレクト信号入力端子 CSGに接続されることで相互に電気的に接続される。プルアップ抵抗 RPの他端は、共通のセット信号およびセット信号が入力されるセット信号入力端子 CSAに接続される。選択用サイリスタ Uの力ソードは共通の電極として接地されている。ゲート横配線 GHは、スィッチ用サイリスタ Sの Nゲート電極 dから出力された制御信号を伝送する。本実施の形態では、選択用サイリスタ Uの N ゲート電極 fl〜f4が前記第 2電極に対応し、セレクト信号が前記第 1選択信号に対応し、セレクト信号伝送路が前記第 1選択信号伝送路に対応する。また、セット信号入力端子 CSAに入力されるハイレベルの電圧をセット信号と!/ 、、ほぼ 0ボルトの電圧をリセット信号という。なお、選択用サイリスタ U1〜U4のアノード el〜e4および N ゲート電極 fl〜f4を総称する場合または不特定のものを指す場合に単に選択用サイリスタ Uのアノード eおよび Nゲート電極 fと記載する場合がある。

各スィッチ用サイリスタ Sのアノード cl〜c4は、各ゲート信号入力端子 G1〜G4にそれぞれ接続される。好ましい構成として、スィッチ用サイリスタ Sのアノード cl〜c4とゲート信号入力端子 G1〜G4との間には電流制限抵抗 RI1〜RI4が接続される。複数のゲート信号入力端子 G1〜G4および電流制限抵抗 RI1〜RI4を総称する場合または不特定のものを指す場合に、単にゲート信号入力端子 Gおよび電流制限抵抗 RIとそれぞれ記載する場合がある。本実施の形態では、ゲート信号が前記第 2選択信号に対応し、電流制限抵抗 RIがスィッチ用サイリスタのアノードまたは力ソードに接続される前記第 3抵抗体に対応する。

発光素子として用いられる発光用サイリスタ Tは、 m個の発光素子ブロック Bl〜Bm から構成され、 1つの発光素子ブロックは、 n個以下の発光用サイリスタ Tの群力なる。ここで、複数の発光素子ブロック Bl〜Bmを総称する場合または不特定のものを指す場合に、単に発光素子ブロック Bと記載する場合がある。 1つの発光素子ブロック Bを構成する発光用サイリスタ Tの数は、 n以下である必要がある。本実施の形態では n = 4であり、すべての発光素子ブロックを構成する発光用サイリスタ Tの数を n ( = 4)に設定している。したがって、発光用サイリスタ Tの個数 kと発光素子ブロック Bの個数 mとの関係は、 k=4mとなる。また、発光用サイリスタ Tの配列方向に沿う一方から他方へ向力つて、発光用サイリスタ Tに番号を第 1番カも第 k番まで付し、各発光素子ブロックにも前記配列方向の前記一方から前記他方へ向かって第 1番から第 _m番まで番号を付すと、第 i (l≤i≤m)番目の発光素子ブロック Biには、第 4i 3番目

5 5 5 5 から第 4i番目の発光用サイリスタ Tが属する。

5

各発光素子ブロック Bl〜Bmに、個別に発光信号入力端子 Al〜Amが設けられる。発光信号入力端子 Al〜Amについて、複数のものを総称する場合または不特定のものをさす場合、単に発光信号入力端子 Aと記載する場合がある。各発光素子ブロック Bを構成する発光用サイリスタ Tは、アノード aが発光素子ブロック Bごとに共通の発光信号入力端子 Aに接続されることで相互に電気的に接続される。また、各発光素子ブロック Bを構成する発光用サイリスタ Tの Nゲート電極 bはそれぞれ、異なるゲート横配線 GHに接続される。本実施の形態では、発光用サイリスタ Tの配列方向に沿う一方力他方へ向かって、発光用サイリスタ Tに番号を第 1番力第 k番まで付し、前記配列方向に沿う前記一方から前記他方へ向かって、発光素子ブロック Bに番号を第 1番から第 m番まで付し、ゲート横配線の配線順に第 1番から第 4番まで番号を付すと、第 i (l≤i≤m)番目の発光素子ブロック Biでは、第 4i 3番目の発光用

6 6 6 6

サイリスタ T4i—3のゲート電極が 1番目のゲート横配線 GH1に接続され、第 4i - 2 番目の発光用サイリスタ T4i 2のゲート電極が 2番目のゲート横配線 GH2に接続さ

6

れ、第 4i 1番目の発光用サイリスタ T4i 1のゲート電極が 3番目のゲート横配線

6 6

GH3に接続され、第 4i番目の発光用サイリスタ T4iのゲート電極力番目のゲート

6 6

横配線 GH4にそれぞれ接続される。また、第 i (l≤i≤m)番目の発光素子ブロック

6 6

Biに属する全ての発光用サイリスタ Tのアノード aが共通の発光信号入力端子 Aiに

6 6 接続される。

次に、発光素子アレイチップ 1に用いられる発光用サイリスタ Tとスィッチ用サイリスタ Sの構成と動作にっ、て説明する。

一般に、発光サイリスタは、直接遷移形の P型半導体と N型半導体とを交互に積層した PNPN構造を有する半導体素子であり、逆阻止 3端子サイリスタと同様な負性抵抗特性を有する。各半導体層を力ソード側からアノード側へ順に第 1半導体層 (N型) 、第 2半導体層 (P型)、第 3半導体層 (N型)、第 4半導体層 (P型)とすれば、 Nゲート電極とは第 3半導体層（N型）に設けられる制御用の電極のことであり、 Pゲート電極とは第 2半導体層（P型）に設けられる制御用の電極のことである。力ソードを共通の電極として接地する場合は Nゲート電極を用い、アノードを接地する場合は Pゲート電極を用いる。いずれの導電型のゲート電極を用いるかは、アノードまたは力ソードのどちらを共通の電極とするかによつて決まるので、共通の電極が決まっている場合には、単にゲート電極 bと記載する場合がある。ここで、発光信号の電圧とは、発光信号がアノード aに与えられることによって、発光用サイリスタ Tのアノード aおよび力ソード間に印加される電圧を意味し、発光信号の電流とは、発光信号が与えられることによつて発光用サイリスタ Tのアノード aに流入する電流を意味する。また、制御信号の電圧とは、制御信号が Nゲート電極 bに与えられることによって、発光用サイリスタ Tの Nゲート電極 bおよび力ソード間に印加される電圧を意味し、制御信号の電流とは、制御信号が与えられることによって、 Nゲート電極 bに流入する電流を意味する。

図 2は、発光用サイリスタ Tのアノード電圧とアノード電流との関係である順方向電圧—電流特性を示すグラフである。アノード電圧は、力ソードの電位を 0 (零)ボルト（ V)としたときのアノードの電位を表し、アノード電流は、アノードに流入する電流を表す。図 2は、横軸をアノード電圧とし、縦軸をアノード電流としている。また、図 2には負荷線 70も示されている。発光用サイリスタ Tは、ゲート電極 bに制御信号を与えることによって閾電圧が低下するので、動作点が、順方向電圧電流特性を表す特性曲線 71と、負荷線 70とが交わるオフ状態の q2点から、特性曲線 71と負荷線 70とが交わるオン状態の ql点へと遷移することで発光する。オン状態の ql点では、アノードと力ソードとの間に主電流が流れる。

具体的に数値を使って、発光用サイリスタ Tの動作を説明する。ここでは、力ソードの電位を 0ボルト（V)として、アノード電圧がハイ（H)レベルのとき、アノード aに 5Vの電位を与え、アノード電圧がロー（L)レベルのとき、アノード aに OVの電位を与えるものとする。またゲート電極 bの電圧がハイ（H)レベルのとき、ゲート電極 bに 5Vの電位を与え、ゲート電極 bの電圧がロー（L)レベルのとき、ゲート電極 bに OVの電位を与えるちのとする。

まず、ゲート電極 bの電圧がハイ（H)レベルのとき、ゲート電極 bの電位は 5Vとなるので、アノード電流を流すためには、ゲート電極 bの電位 5Vよりも、第 3半導体層（N 型)および第 4半導体層（P型）によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノード aに与える必要がある。順方向降下電圧は、発光サイリスタが G aAsまたは AlGaAsで作製される場合には約 1. 5Vである。したがって、発光信号をハイ (H)レベルにしても、発光用サイリスタ Tは、 q2点のオフ状態となり発光しない。次に、ゲート電極 bの電圧がロー（L)レベルのとき、ゲート電極 bの電位は OVとなるので、アノード電流を流すためには、ゲート電極 bの電位 OVよりも、第 3半導体層（N型）および第 4半導体層（P型）によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノード aに与える必要がある。したがって、アノード電圧をハイ（H)レべルにすれば、発光用サイリスタ Tは、 ql点のオン状態となりアノード電流が流れ発光する。

なお、スィッチ用サイリスタ Sおよび選択用サイリスタ Uの構成およびその動作も、発光用サイリスタ Tの場合と同様に説明することができる。

次に、図 1に示した発光素子アレイチップ 1の概略的な等価回路図の動作を説明する。図 3は、発光素子チップアレイ L1の動作を説明するために、図 1に示した等価回路図のうちの一部である、発光用サイリスタ Tl、スィッチ用サイリスタ Sl、および選択用サイリスタ U1と配線との接続を示したものである。図 4は、図 3に示される等価回路図を論理回路図記号で表す論理回路図である。図 3と図 1とで対応する部分には同一の参照符号を付し、説明を省略する。なお、図 3では、発光信号入力端子 A1と発光信号の出力端子 λ 1との間、およびゲート信号入力端子 G1とゲート信号の出力端子 μ 1との間に、 100 Ωの大きさの負荷抵抗 RL1, RL2を設けている。また、プルアップ抵抗 RP1の大きさを 2k Ωに設定し、プルアップ抵抗 RPの他端には、セット信号として 5Vが入力される。なお、図 1に示した電流制限抵抗 RIはより好ましい構成として例示したものであるので、図 3および図 5においては用いていない。電流制限抵抗 RIの有無によらず、発光素子アレイチップ 1の基本的動作は同じである。

図 5は、本実施の形態の発光素子アレイチップ 1における動作特性の一例を示すグラフである。横軸は時間（単位；マイクロ秒 ( μ s) /div)、縦軸は信号レベル (単位；ボルト (V) Zdiv)を示している。図 3と図 5との対応を示すと、図 5で、太い実線はスイツチ用サイリスタ S1のゲート電極 dlの電位、細い実線はセレクト信号入力端子 CSGの電位、太い破線はスィッチ用サイリスタ S1のアノード clの電位、細い破線は発光用サイリスタ T1のアノード a 1の電位をそれぞれ示す。なお、測定は図 3に示した 1番目の発光用サイリスタ T1 ,スィッチ用サイリスタ S 1および選択用サイリスタ U 1について行って、るが、他の素子につ!、ても同様の結果が得られる。

図 5に示した動作特性の測定では、発光信号出力端子 λ 1の電圧がハイ (H)レべルのとき 2. 5Vの電圧が出力され、ロー（L)レベルのとき 0Vの電圧が出力される。また、ゲート信号出力端子 1の電圧がハイ (Η)レベルのとき 3. 5Vの電圧が出力され、ロー (L)レベルのとき 0Vの電圧が出力される。セレクト信号出力端子の電圧がノ、ィ (Η)レベルのときセレクト信号入力端子 CSGに 5Vの電圧が与えられ、ロー（L)レべルのとき 0Vの電圧が与えられる。また測定中にお!、てセット信号として 5Vをプルアツプ抵抗 RP1の他端に印加している。他のパラメータである負荷抵抗 RL1, RL2、およびプルアップ抵抗は、図 3に示したものと同じに設定している。電流制限抵抗 RIは用いていない。まず、図 5に示す tmlの時間帯では、スィッチ用サイリスタ S1に接続されるゲート信号出力端子 1の電圧をハイレベル（3. 5V)に設定し、セレクト信号入力端子 CGS の電圧をローレベル (OV)に設定し、発光用サイリスタ T1に接続される発光信号出力端子 λ 1の電圧をノヽィレベル（2. 5V)に設定する。

この場合、細い実線で示すようにセレクト信号入力端子 CSGは、ほぼ OVであり、かつセット信号入力端子 CSAは、 5Vなので、選択用サイリスタ U1は、オン状態である。もしスィッチ用サイリスタ S1および発光用サイリスタ T1がオフ状態であるとすると、ゲート電極 d 1の電位は選択用サイリスタ Uの拡散電位である約 1. 6 Vを示すことになる力 tlの時間帯では、ハイレベル（3. 5V)のゲート信号がスィッチ用サイリスタ S1のアノード clに与えられているため、スィッチ用サイリスタ S1はオン状態に遷移する。この結果、太い実線で示されるゲート電極 dlの電位はほぼ OVを示す。このとき、スイツチ用サイリスタ S1のゲート電極 dlと、発光用サイリスタ T1のゲート電極 blとは、ゲート横配線 GH1で接続されているので、発光用サイリスタ T1のゲート電極 blの電位もほぼ OVを示すことになる。このことは、ローレベル（OV)の制御信号がスィッチ用サイリスタ S1のゲート電極 dlから発光用サイリスタ T1のゲート電極 blへゲート横配線 G HIを伝送して入力されたことを意味する。さらに、発光用サイリスタ T1のアノード a 1 にもハイレベル（2. 5V)の発光信号が与えられていて、この値はこの場合の閾電圧である約 1. 5V (ゲート電極 blの電位である OVに前述した順方向降下電圧の約 1. 5 Vを加えた値)を超えているので、発光用サイリスタ T1もオン状態に遷移して発光する。このように発光用サイリスタ T1がオン状態の場合、細い破線で示される発光用サイリスタ T1のアノード alの電位は、発光用サイリスタ Tの駆動電圧レベルである約 1.8 Vを示している。ハイレベル（2. 5V)の発光信号出力端子 λ 1の電圧との差は、発光用サイリスタ Τのアノード clから力ソードへ流れる主電流のために生じる負荷抵抗 RL 1における電圧降下の大きさに対応する。また、太い破線で示されるスィッチ用サイリスタ S1のアノード clの電位は、スィッチ用サイリスタ S1がオン状態となったときの、スイッチ用サイリスタ Sの駆動電圧レベルである約 2Vを示している。ハイレベル（3. 5V )のゲート信号出力端子 ;Lの電圧との差は、負荷抵抗 RL2における電圧降下分である。次に、図 5に示す tm2の時間帯では、スィッチ用サイリスタ S1に接続されるゲート信号出力端子 1の電圧をローレベル (OV)に設定し、セレクト信号入力端子 CSGの電圧をローレベル (OV)に設定し、発光用サイリスタ T1に接続される発光信号出力端子 λ 1の電圧をノヽィレベル（2. 5V)に設定する。

この場合も、細い実線で示すようにセレクト信号入力端子 CSGは、ほぼ OVであるので、選択用サイリスタ U1は順方向にバイアスされる。しかし、 tlの時間帯と異なり、スイッチ用サイリスタ S1のアノード clに接続されるゲート信号出力端子/ z lの電圧が口一レベル（OV)であるので、太い破線で示されるスィッチ用サイリスタ S1のアノード cl の電位は OVであり、スィッチ用サイリスタ S1はオフ状態である。したがって、太い破線で示されるスィッチ用サイリスタ S 1のゲート電極 d 1の電位は、選択用サイリスタ U のオン状態の拡散電位である約 1.6Vを示し、ゲート電極 dlと接続された発光用サイリスタ T1のゲート電極 blの電位も約 1. 6Vになる。発光用サイリスタ T1のアノード al には、ハイレベル（2. 5V)の発光信号が与えられている力この場合の発光用サイリスタ T1の閾電圧である約 3 V (ゲート電極 b 1の電位である 1. 6 Vに前述した順方向降下電圧の約 1. 5Vを加えた値)より低いためオフ状態となる。したがって、細い破線で示される発光用サイリスタ T1のアノード alの電位は、発光信号出力端子 λ 1の電圧である 2. 5Vを示している。

次に、図 5に示す tm3の時間帯では、スィッチ用サイリスタ S1に接続されるゲート信号出力端子 1の電圧をハイレベル（3. 5V)に設定し、セレクト信号入力端子 CSG の電圧をハイレベル（5V)に設定し、発光用サイリスタ T1に接続される発光信号出力端子 λ 1の電圧をノヽィレベル（2. 5V)に設定する。

この場合、細い実線で示すようにセレクト信号入力端子 CSGはほぼ 5Vである。太 V、実線で示されるスィッチ用サイリスタ S 1のゲート電極 d 1の電位もほぼ 5 Vになるが、図 5に示す実験結果では CR時定数のために、 tm3の時間帯において 3〜5Vの電位を示している。スィッチ用サイリスタ S1のアノード clにはハイレベル（3. 5V)のゲート信号が与えられている力ゲート電極 dlの電位が高いために閾電圧がゲート信号の電圧レベルより高くなり、スィッチ用サイリスタ S1はオフ状態になる。したがって、太い破線で示されるスィッチ用サイリスタ S1のアノード clの電位は、ゲート信号の入力レベルである 3. 5Vを示している。同様に、発光用サイリスタ T1にはハイレベル（2. 5 V)の発光信号が与えられている力スィッチ用サイリスタ S1のゲート電極 dlと接続されたゲート電極 blの電位が高いために、発光用サイリスタ T1はオフ状態になる。したがって、細い破線で示される発光用サイリスタ T1のアノード alの電位は、発光信号出力端子 λ ΐの電圧である 2. 5Vを示している。

最後に、図 5に示す tm4の時間帯では、スィッチ用サイリスタ S1に接続されるゲート信号出力端子 1の電圧をローレベル (OV)に設定し、セレクト信号入力端子 CGS の電圧をハイレベル（5V)に設定し、発光用サイリスタ T1に接続される発光信号出力端子 λ 1の電圧をノヽィレベル（2. 5V)に設定する。

この場合、細い実線で示すようにセレクト信号入力端子 CSGはほぼ 5Vであり、太い実線で示されるスィッチ用サイリスタ S1のゲート電極 dlの電位もほぼ 5Vを示す。また、スィッチ用サイリスタ S1のアノード clに接続されるゲート信号出力端子 1の電圧がローレベル（OV)であるので、太い破線で示されるスィッチ用サイリスタ S1のァノード clの電位は OVを示し、スィッチ用サイリスタ S1はオフ状態である。一方、発光用サイリスタ T1にはハイレベル（2. 5V)の発光信号が与えられている力スィッチ用サイリスタ S1のゲート電極 dlと接続されたゲート電極 blの電位が 5Vと高いために、発光用サイリスタ T1はオフ状態になる。したがって、細い破線で示される発光用サイリスタ T1のアノード alの電位は、発光信号の入力レベルである 2. 5Vを示している。以上のように、 tmlの時間帯においては、セレクト信号入力端子 CSGの電圧がローレベル（OV)のときに、ゲート信号がスィッチ用サイリスタ S1のアノード clに与えられることで、スィッチ用サイリスタ S1のゲート電極 dlの電位がローレベル（OV)になる。発光用サイリスタ T1のゲート電極 b 1はゲート横配線 GH 1によってスィッチ用サイリスタ S1のゲート電極 dlと接続されているので、発光用サイリスタ T1のゲート電極 blの電位も OVになる。そして、発光用サイリスタ T1のアノード alに発光信号が与えられると、発光用サイリスタ T1を発光させることができる。

図 3および図 4に示す回路の真理値表を表 1にまとめる。表 1にお、て出力がハイ（ H)レベルのときに、発光用サイリスタ T1が発光し、出力がロー（L)レベルのときには、発光用サイリスタ T1は、消灯している。表 1からゎカゝるように、セレクト信号入力端子 CSGがロー（L)レベル、かつゲート信号入力端子 Glがハイ（H)レベル、かつ発光信号入力端子 A 1がハイ (H)レベルのときにのみ発光用サイリスタ T1を選択的に発光させることができる。

[表 1]

図 1に示す発光素子アレイチップ 1においても、同様のことが成立する。発光素子ァレイチップ 1のスィッチ用サイリスタ Sのゲート電極 dは、 1本のセレクト信号伝送路 CS Lを介して、共通のセレクト信号入力端子 CSGに接続されているので、共通のセレクト信号入力端子 CSGからローレベルの電圧が入力されると、全てのスィッチ用サイリスタ S1〜S4のゲート電極 dl〜d4の電位が選択用サイリスタ U1〜D4の拡散電位レベル (約 1. 6V)になる。この状態が、発光素子アレイチップ 1の選択状態 (セレクト状態)である。このセレクト状態のときに、第 i (l≤i≤4)番目のゲート信号入力端子 Gi

7 7 7 から第 i番目のスィッチ用サイリスタ Siのアノード ciにゲート信号が入力されると、そ

7 7 7

の入力された第 i番目のスィッチ用サイリスタ Siがオン状態に遷移する。すると、第 i

7 7 7 番目のスィッチ用サイリスタ Siのゲート電極 diの電圧がほぼ OVになり、この結果、そ

7 7

のゲート電極 diに接続された第 i番目のゲート横配線 GHi、およびその第 i番目の

7 7 7 7 ゲート横配線に接続された発光用サイリスタ Tのゲート電極 bの電圧がほぼ OVになる。このことは、ローレベル（OV)の制御信号がスィッチ用サイリスタ Siのゲート電極 di

7 7 力も発光用サイリスタ Tのゲート電極 bへゲート横配線 GHiを伝送して入力されたこと

7

を意味する。

さらに第 i番目のゲート横配線 GHiに接続された発光用サイリスタ Tのアノード aに

7 7

発光信号を与えることで、その発光用サイリスタ Tを選択的に発光させることができる以上のように、ローレベルのセレクト信号が入力されてスィッチ用サイリスタ Sがセレタト状態にあるときに、スィッチ用サイリスタ Sのうち、ゲート信号がアノード cに入力されたスィッチ用サイリスタ Sはオン状態に遷移する。スィッチ用サイリスタ Sがオン状態に遷移するとそのゲート電極 dの電位は OVになり、スィッチ用サイリスタ Sとゲート横配線で接続された発光用サイリスタ Tのゲート電極 bの電位も 0になる。この状態で発光用サイリスタ Tのアノード aに発光信号が入力されると、その発光用サイリスタはオン状態に遷移し発光する。セレクト信号が入力されていないとき (セレクト状態にないとき）には、ゲート信号が発光素子アレイチップ 1のスィッチ用サイリスタ Sのアノードじに入力されても、スィッチ用サイリスタ Sはオン状態に遷移することはない。したがって、そのスィッチ用サイリスタ Sにゲート横配線 GHで接続された発光用サイリスタ Tのァノード aに発光信号を与えても、その発光用サイリスタ Tを発光させることはできない。このように、セレクト信号によって、ゲート信号をスィッチ用サイリスタ Sから発光用サイリスタ Tに受け渡す力否かを制御することができることから、複数の発光素子アレイチップを用いた発光装置では、発光素子アレイチップ間で発光信号およびゲート信号を共用して時分割駆動を行うことができる。

また、図 1に示した発光素子アレイチップ 1においては、発光素子ブロック B内においてアノード aが共通の発光信号入力端子 Aに接続されるため、発光素子アレイチップ 1内においてもダイナミック駆動を実現できる。図 1では、発光信号は発光素子プロック Bごとに設置された発光信号入力端子 Aに入力される。発光信号は、選択された発光素子ブロック Bのすベての発光用サイリスタ Tのアノード aに与えられるが、同じブロックに属する発光用サイリスタ Tは異なるゲート横配線 GHに接続されているため、ゲート信号によって発光させる発光用サイリスタ Tを選択的に発光させることができるこのようにすれば、複数の発光素子ブロック Bにお、てゲート横配線 GHを共用することができるため、複数の発光素子ブロック間で時分割駆動をすることができ、発光用サイリスタ Tの数が多くてもゲート横配線 GHの数を減らすことができてチップ幅を縮小することができる。また、ゲート横配線 GHの数が減るから、スィッチ用サイリスタ S の数も少なくて済み構成を簡単にすることができる。また、図 1に示した発光素子アレイチップ 1においては、好ましい構成として、スイツチ用サイリスタ Sのアノード cl, c2, c3, c4とゲート信号入力端子 Gl、 G2、 G3、 G4 との間には電流制限抵抗 RI 1〜RI4が接続される。

発光素子アレイを用いて発光装置を構成する場合には、高速化の目的で、複数の発光素子アレイチップ 1にセレクト信号を同時に与えて、複数の発光素子アレイチップ 1を同時にセレクト状態にすることができる。このとき、セレクト状態にある複数の発光素子アレイチップ 1間では、ゲート信号が共用されているので、複数のスィッチ用サイリスタ Sが同時期にスイッチングする。一般に発光サイリスタがスイッチングしてオン状態に遷移すると、アノードと力ソードとの間に主電流が流れるので、ゲート信号供給用の駆動回路の出力電圧が低下する。したがって、複数のスィッチ用サイリスタ Sのアノード cに入力されるゲート信号のタイミングがずれる場合には、最初にゲート信号が入力されるスィッチ用サイリスタ Sがスイッチングして主電流が流れると、遅れてゲート信号が入力されるスィッチ用サイリスタ Sは、ゲート信号の電圧の不足のためにスイッチングしないことが起こりえる。そこで、各スィッチ用サイリスタ Sのアノード cに接続された電流制限抵抗 RIを介してゲート信号を与えることで、駆動回路の出力電圧の低下を抑制し、複数のスィッチ用サイリスタを確実にスイッチングさせることができる。前述の測定では、セット信号を 5Vの定電圧としたが、実際に発光素子アレイチップ 1を動作させるときには、セット信号を途切れさせて入力端子 CSAに OVを印加し、選択用サイリスタ U1を確実にオフ状態にしている。

次に、本実施の形態の発光素子アレイチップ 1の構成について具体的に説明する図 6は、第 1の実施の形態の発光素子アレイチップ 1の基本構成を示す一部の平面図である。なお同図は、各発光用サイリスタ Tの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ 1の平面を示し、ゲート横配線 GH1〜GH4、セレクト信号伝送路 CSL、セット信号伝送路 11、セット信号用ボンディングパッド CS A、セレクト信号用ボンディングパッド CSG、発光用サイリスタ1\スィッチ用サイリスタ S、プルアップ抵抗 RP、および選択用サイリスタ Uは、図解を容易にするため斜線を付して示されている。発光素子アレイチップ 1に含まれる複数の発光用サイリスタ Tは、相互に間隔 W1をあけて配列されている。発光用サイリスタ τは、露光用の発光素子である。本実施の形態では、各発光用サイリスタ τは、等間隔に配列され、かつ直線状に配列される。以後、各発光用サイリスタ Tの配列方向 Xを、単に配列方向 Xと記載する場合がある o各発光用サイリスタ τの光の出射方向に沿う方向を厚み方向 Zとし、前記配列方向 Xおよび厚み方向 Zに垂直な方向を幅方向 Yとする。発光用サイリスタ Tは、 600nm 〜800nmの波長の光を発光可能に形成される。

発光用サイリスタ Tは、 PNPN構造を有する発光サイリスタによって形成されるので、 P型半導体と、 N型半導体とを交互に積層した単純な構成で実現することができ、装置の作成が容易となる。前述したように、発光用サイリスタ Tはゲート電極 bl〜bk に、制御信号を与えることによって発光信号の電圧よりも、閾電圧が低下した状態で、前記発光信号がアノード al〜akに与えられたとき発光する。

発光用サイリスタ Tl〜Tkは、発光素子ブロック Bl〜Bmに分けられ、同一の発光素子ブロック Bに属する発光用サイリスタ Tのアノード aは共通の発光信号入力端子 A としてのボンディングパッドに接続される。なお、発光信号入力端子 Aとしてのボンデイングパッドを単に発光信号用ボンディングパッド Aと記載する場合がある。本実施の形態では、発光信号用ボンディングパッド Aは、前記第 3ボンディングパッドに対応する。また、本実施の形態では、ゲート横配線 GHの本数に等しい 4個の発光用サイリスタ Tが 1つの発光素子ブロック Bを構成する。たとえば、発光用サイリスタ Tの配列方向に沿う一方力他方へ向かって、発光用サイリスタ Tに番号を第 1番力第 k番まで付し、前記配列方向に沿う前記一方から前記他方へ向かって、発光素子ブロック Bに番号を第 1番から第 m番まで付すと、第 i (l≤i≤m)番目の発光素子ブロック Biに

6 6 6 属する第 4i 3番目力第 4i番目の全ての発光用サイリスタ T4i—3〜T4iのァノ

6 6 6 6 ード aと、発光信号用ボンディングパッド Aiとの間に接続部 60が設けられて、電気的

6

に接続される。発光用サイリスタ Tのアノード aと発光信号用ボンディングパッド Aと接続部 60とは同時に一体で形成される。また、本実施の形態では、好ましい構成として、発光信号用ボンディングパッド Aは発光用サイリスタ Tの配列方向 Xに沿って、ゲート横配線 GHを挟んで発光用サイリスタ Tと反対側に設置される。配列方向 Xの各発光用サイリスタ丁の間隔 W1および発光用サイリスタ Tの配列方向 Xの長さ W2は、発光素子アレイチップ 1が搭載される後述する画像形成装置 87にお V、て形成すべき画像の解像度によって決定され、たとえば画像の解像度が 600dpi ( ドットパーインチ）の場合、前記間隔 W1は、約 24 m (マイクロメートル）に選ばれ、前記長さ W2は、約 18 mに選ばれる。

各ゲート横配線 GHは、発光素子アレイチップ 1に沿って配列方向 Xに、発光素子アレイチップ 1の配列方向 Xの一端部から他端部間にわたつて延びる。各ゲート横配線 GHは、幅方向 Yに間隔をあけて配列される。本実施の形態では、発光用サイリスタ Tに近接する側力順番に、ゲート横配線 GH4、ゲート横配線 GH3、ゲート横配線 GH2およびゲート横配線 GH1の順番に配列される。さらに、本実施の形態では、セレクト信号をスィッチ用サイリスタ Sのゲート電極 dに供給するためのセレクト信号伝送路 CSLがゲート横配線 GH1と平行に、発光用サイリスタ Tと離反する側に配置される。セレクト信号伝送路 CSLは、接続部 75を介してセレクト信号入力端子 CSGとしてのボンディングパッドに接続される。セレクト信号入力端子 CSGとしてのボンディングパッドを単にセレクト信号入力端子 CSGと記載する場合がある。本実施の形態では、セレクト信号用ボンディングパッド CSGは前記第 1ボンディングパッドに対応する。また、各ゲート横配線 GH間およびゲート横配線 GH1とセレクト信号伝送路 CSLとの間の間隔 W3は、相互に隣接するゲート横配線 GH間およびゲート横配線 GH 1とセレクト信号伝送路 CSLとの間で短絡が生じない距離に選ばれ、たとえば 5 mに選ばれる。

発光用サイリスタ Tのゲート電極 bl〜bkは、本実施の形態では、第 3半導体層 24 によって構成され、ゲート横配線 GH1〜GH4のいずれかとの間に接続部 GV1, GV 2, GV3, GV4が形成される。ここで、発光用サイリスタ Tの配列方向に沿う一方から他方へ向かって、発光用サイリスタ Tに番号を第 1番力第 k番まで付し、前記配列方向の前記一方から他方へ向かって発光素子ブロック Bに第 1番から第 m番まで番号を付すことにすれば、前記配列方向に沿う第 i (l≤i≤m)番目の発光素子ブロック

6 6

Biに属する第 4i—3番目力第 4i番目の発光用サイリスタ Tについては、第 4i - 3

6 6 6 6 番目の発光用サイリスタ T4i 3のゲート電極と第 1番目のゲート横配線 GH1との間に接続部 GV1が形成され、第 4i—2番目の発光用サイリスタ T4i—2のゲート電極と

6 6

第 2番目のゲート横配線 GH2との間に接続部 GV2が形成され、第 4i 1番目の発

6

光用サイリスタ T4i - 1のゲート電極と第 3番目のゲート横配線 GH3との間に接続部

6

GV3が形成され、第 4i番目の発光用サイリスタ T4iのゲート電極と第 4番目のゲート

6 6

横配線 GH4との間に接続部 GV4が形成される。また、第 i (l≤i≤m)番目の発光

6 6

素子ブロック Biに属する全ての発光用サイリスタ Tのアノード aと前記配列方向に沿う

6

i番目の発光信号入力端子 Aiとの間に接続部 60が形成される。このように、同じ発

6 6

光素子ブロック Bに属する発光用サイリスタ Tが異なるゲート横配線 GHに接続されることで、前述したように発光用サイリスタ Tのダイナミック駆動が可能となる。

スィッチ用サイリスタ Sは、好ましい構成として、前記発光信号用ボンディングパッド A間に生じたスペースに配置される。複数の発光用サイリスタ Tからなる 1つの発光素子ブロック Bに対して、発光信号を供給するためのボンディングパッドを 1つ備えることとなるので、発光信号用ボンディングパッド A間にスペースを生じ、そのスペースを有効に活用してスィッチ部などを配置することができる。各スィッチ用サイリスタ Sのァノード cにゲート信号を供給するためのゲート信号入力端子 Gとしてのボンディングパッドも、前記ボンディングパッド間に生じたスペースを活用して配置される。なお、ゲート信号入力端子 Gとしてのボンディングパッドを単にゲート信号用ボンディングパッド G と記載する場合がある。本実施の形態では、ゲート信号用ボンディングパッド Gは前記第 2ボンディングパッドに対応する。アノード cとゲート信号用ボンディングパッド Gとは一体に形成される。このように配置することで、スィッチ用サイリスタ Sなどを設けても、発光素子アレイチップ全体の大きさがそれによつて増大することを避けることができ、小形な発光素子アレイチップを構成することができる。なお、スィッチ用サイリスタ Sの個数 nはゲート横配線 GHの本数に等しぐ本実施の形態では n=4である。また、選択用サイリスタ Uも、前記発光信号入力端子 Aとしてのボンディングパッド間に生じたスペースを利用して、スィッチ用サイリスタ Sに近接して配置される。

スィッチ用サイリスタ Sのゲート電極 dは本実施の形態では、第 3半導体層 34で構成される。スィッチ用サイリスタ Sのゲート電極 dと選択用サイリスタ Uのアノード eとの間には接続部 65が形成され、さらにゲート電極 dと対応するゲート横配線 GHとの間にも接続部 66が形成されることで電気的に接続される。ゲート電極 dと選択用サイリスタ Uとを接続する接続部 65とゲート電極 dとゲート横配線 GHとを接続する接続部 66は一体に形成される。また、選択用サイリスタ Uの Nゲート電極 flは第 3半導体層 44で構成され、選択用サイリスタ Uの Nゲート電極 flとセレクト信号伝送路 CSLとの間に接続部 67が形成される。

プルアップ抵抗 RPは、本実施の形態では、スィッチ用サイリスタ Sを構成する半導体層の一部を用いて、スィッチ用サイリスタ Sと一体で形成される。プルアップ抵抗 R Pは半導体膜のシート抵抗を利用したものである。プルアップ抵抗 RPの一部とセット信号伝送路 11との間に接続部 68が形成され、プルアップ抵抗の接続部 68の側にセット信号が与えられる。

セット信号伝送路 11は、ゲート横配線 GHと平行に配線され、本実施の形態では、発光信号用ボンディングパッド Aを挟んでゲート横配線 GHと離反する側に配置される。セット信号伝送路 11は、接続部 69によって、セット信号入力端子 CSAとしてのボンデイングパッドに電気的に接続される。セット信号入力端子 CSAとしてのボンディングパッドを単にセット信号用ボンディングパッド CSAと記載する場合がある。

発光用サイリスタ Tのアノード a、スィッチ用サイリスタ Sのアノード c、ゲート横配線 G H、セレクト信号伝送路 CSL、セット信号伝送路 11、接続部 60〜69、発光信号用ボンデイングパッド A、ゲート信号用ボンディングパッド G、セレクト信号用ボンディングパッド CSG、およびセット信号用ボンディングパッド CSAは、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、金 (Au)、金とゲルマニウムとの合金 (AuGe)、金と亜鉛との合金 (AuZn)、ニッケル（Ni)およびアルミニゥム (A1)などによって形成される。

また、図 6に示す発光素子アレイチップ 1は、好ましい構成として、スィッチ用サイリスタ Sの表面 (基板と離反する側）に遮光手段として遮光膜 12を設けている。スィッチ用サイリスタ Sおよび選択用サイリスタ Uは、発光用サイリスタ Tと同様にスイッチングの際に発光するものである力その発光は不要であり、その発光による光が発光用サイリスタ Tに入射して発光用サイリスタ Tの閾値を変動させてしまうことを避けるために必要だ力もである。遮光膜 12としては、その発光に対して不透明な材質力も成る部材で表面を覆ったものとすればよい。適当な層間絶縁膜を施した場合には、ゲート横配線 GHに用いる金 (Au)薄膜などが好適である。また、スィッチ用サイリスタ Sと発光用サイリスタ Tとをできるだけ遠ざけて配置することも有効であり、図 6の平面図で示すように、ゲート横配線 GHを跨いで一方側に発光用サイリスタ1\他方側にスィッチ用サイリスタ Sを配置するようにしてもょ、。

なお、前述した電流制限抵抗 RIはより好ま、構成として付加する場合があるが、図 6に示した発光素子アレイチップ 1の平面図にお!ヽては用いて!/ヽな!、。

以下、発光素子アレイチップ 1の構成について、さらに詳細に説明する。

図 7は、図 6の切断面線 VII— VIIから見た発光素子アレイチップ 1の基本的構成を示す一部の断面図である。

発光用サイリスタ Tには、基板 21の厚み方向 Zの一表面上に第 1半導体層 22、第 2 半導体層 23、第 3半導体層 24、第 4半導体層 25およびォーミックコンタクト層 27がこの順に積層される構造が含まれる。ここで、第 1半導体層 22と第 3半導体層 24とには、 N型または P型のいずれか一方の導電型が用いられ、第 2半導体層 23と第 4半導体層 25には他方の導電型が用いられることによって、 NPNPまたは PNPNのサイリスタ構造が形成される。また、ォーミックコンタクト層 27には、第 4半導体層 25と同じ導電型の半導体が用いられる。

スィッチ用サイリスタ Sは、本実施の形態では発光用サイリスタ丁と同時に形成されるので各層の構成は同一となる。具体的には、スィッチ用サイリスタ Sは、基板 21の表面のうち、発光用サイリスタ Tが形成された面と同一表面上に、第 1半導体層 32、第 2 半導体層 33、第 3半導体層 34、第 4半導体層 35、およびォーミックコンタクト層 37がこの順に積層されて形成される。以下の説明において、発光用サイリスタ Tに関する説明はスィッチ用サイリスタ Sにつヽても同様である。

基板 21には、本実施の形態では、第 1半導体層 22と同じ導電型の半導体基板が用いられる。基板 21の厚み方向 Zで、各半導体層 22〜25が積層されている表面と反対側の表面上には、全面にわたって裏面電極 26が形成される。裏面電極 26は、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には裏面電極 26は、金 (Au)、金とゲルマニウムとの合金 (AuGe)および金と亜鉛との合金 (AuZn)などによって形成される。裏面電極 26は、各発光用サイリスタ Tの共通の電極として用いられる。

本実施の形態では、第 1半導体層 22と第 3半導体層 24の導電型は N型であり、第 2半導体層 23と第 4半導体層 25の導電型は P型である。したがって、発光用サイリスタ Tおよびスィッチ用サイリスタ Sの力ソードが共通の電極としての裏面電極 26に接続され、ゲート電極には Nゲート電極が用いられる。裏面電極 26を接地して、力ソード電位を零 (0)ボルト (V)にすると、各発光用サイリスタ Tのアノード aに電圧または電流を印加する電源に、正電源を用いることができるので好ましい。

絶縁層 28は、発光用サイリスタ Tおよびスィッチ用サイリスタ Sの表面に沿って形成されており、発光用サイリスタ Tとスィッチ用サイリスタ Sとの間にも形成され、各発光用サイリスタ Tおよび各スィッチ用サイリスタ Sが相互に絶縁層 28によって電気的に絶縁される。絶縁層 28は、電気絶縁性および透光性ならびに平坦性を有する榭脂材料によって形成される。たとえば、ポリイミドおよびベンゾシクロブテン (BCB)など、発光用サイリスタ Tが発する波長の光の 95%以上を透過する榭脂材料が用いられる。絶縁層 28のうち、ォーミックコンタクト層 27の表面 (基板と離反する側）を覆う部分の一部に貫通孔 29が形成される。この貫通孔 29にアノード aの一部が形成されて、ォ一ミックコンタクト層 27に接触している。前記貫通孔 29は、発光用サイリスタ Tの配列方向 Xの中央で、かつ発光用サイリスタ Tの幅方向 Yの中央が絶縁層 28から露出するように形成されており、アノード aからの電流を、発光用サイリスタ Tの中央部に効率的に供給して、発光用サイリスタ Tを発光させることができる。発光用サイリスタ Tでは、主に第 3半導体層 24と、第 4半導体層 25との界面付近で、第 3半導体層 24寄りの領域にお 1、て光が発生する。

発光用サイリスタ Tのアノード aの配列方向 Xの長さ W3は、発光用サイリスタ Tの配列方向 Xの長さ W2の 1Z3以下に形成される。アノード aは、発光用サイリスタ Tの光の出射方向の一部を覆うが、長さ W3を前述したように選ぶことによって、発光用サイリスタ Tから発せられ光を、なるべく遮らな、ようにする。

基板 21、各半導体層 22〜25およびォーミックコンタクト層 27の材料などについてさらに具体的に説明する。基板 21は、 III— V族化合物半導体および II-VI族化合物半導体などの結晶成長が可能な半導体基板であり、たとえば、ガリウム砒素（GaAs)、インジウムリン (InP)、ガリウムリン (GaP)、シリコン（Si)およびゲルマニウム（Ge)などの半導体材料によつて形成される。

第 1半導体層 22は、ガリウム砒素（GaAs)、アルミニウムガリウム砒素 (AlGaAs)およびインジウムガリウムリン (InGaP)などの半導体材料によって形成される。第 1半導体層 22のキャリア密度は、 1 X 10¹⁸cm ³程度のものが望ましい。

第 2半導体層 23は、アルミニウムガリウム砒素 (AlGaAs)およびガリウム砒素（GaA s)などの半導体材料によって形成される。第 2半導体層 23を形成する半導体材料には、第 1半導体層 22を形成する半導体材料のエネルギーギャップと同じ、もしくは第 1半導体層 22を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが小さいものが選ばれる。第 2半導体層 23のキャリア密度は 1 X 10¹⁷cm ³程度のものが望ましい。

第 3半導体層 24は、アルミニウムガリウム砒素 (AlGaAs)およびガリウム砒素（GaA s)などの半導体材料によって形成される。第 3半導体層 24を形成する半導体材料には、第 2半導体層 23を形成する半導体材料のエネルギーギャップと同じ、もしくは第 2半導体層 23を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが小さいものが選ばれる。第 3半導体層 24のキャリア密度は、 1 X 10¹⁸cm ³程度のものであることが望ましい。第 3半導体層 24は、アルミニウムガリウム砒素 (AlGaAs)およびガリウム砒素（GaAs)などの半導体材料によって形成することによって、発光素子として高い内部量子効率を得ることができる。

第 4半導体層 25は、アルミニウムガリウム砒素 (AlGaAs)およびガリウム砒素（GaA s)などの半導体材料によって形成される。第 4半導体層 25を形成する半導体材料には、第 2半導体層 23および第 3半導体層 24を形成する半導体材料のエネルギーギヤップと同じ、もしくは第 2半導体層 23および第 3半導体層 24を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが大き、ものが選ばれる。第 4半導体層 25のキャリア密度は、 1 X 10¹⁸cm ³程度のものであることが望ましい。

ォーミックコンタクト層 27は、ガリウム砒素（GaAs)およびインジウムガリウムリン (In GaP)などの半導体材料によって形成される第 4半導体層 25と同じ導電型の半導体層であり、アノード eとのォーミック接合を行うためのものである。ォーミックコンタクト層 27のキャリア密度は 1 X 10¹⁹cm ³以上のものが望ましい。

第 1半導体層 22、第 2半導体層 23、第 3半導体層 24、第 4半導体層 25およびォーミックコンタクト層 27は、基板 21の一表面に分子線ェピタキシャル成長およびィ匕学気相成長（CVD)法などのェピタキシャル成長法用いて順次積層して形成することができる。その後、フォトリソグラフィを用いたパターユングとエッチングとを用いて、各発光用サイリスタ Tおよびスィッチ用サイリスタ Sが形成される。したがって、一連の製造プロセスにおいて、発光用サイリスタ Tおよびスィッチ用サイリスタ Sを同時に形成することになるので、スィッチ用サイリスタ Sおよび発光用サイリスタ Tを構成する各半導体層の層構成が同一になる。結果として、スィッチ用サイリスタ Sおよび発光用サイリスタ T はいずれも発光機能およびスィッチ機能の両方を兼ね備えたものになるが、スィッチ用サイリスタ Sはそのうちスィッチ機能のみを用いる。このようにすれば同じ構造で特性が安定したものを一度に簡単に作製することができ、製造コストを低減することができる。

なお、絶縁層 28は、各半導体層を形成した後、前述したポリイミドなどの榭脂材料をスピンコ一ティングして力も硬化させ、さらに電極と発光用サイリスタ Tとの接続に必要な各貫通孔 29, 30を形成するためにフォトリソグラフィによるパターユングおよびェツチングを施すことで作製される。

図 8は、図 6の切断面線 VIII— VIII力も見た発光素子アレイチップ 1の基本的構成を示す一部の断面図である。

図 8に示すように、発光用サイリスタ Tの幅方向 Yの形状については、発光用サイリスタ Tの第 1半導体層 22と、第 2半導体層 23と、第 3半導体層 24とのゲート横配線 G H寄りの端部は、第 4半導体層 25と、ォーミックコンタクト層 27とのゲート横配線 GH 寄りの端部よりも、ゲート横配線 GHに向力つて突出し、ゲート横配線 GHとの被接続部 101を構成する。被接続部 101の配列方向 Xの長さは、前述した長さ W2と等しい。なお、第 3半導体層 24のうち、被接続部 101を構成する部分は、第 4半導体層 25 が積層される部分よりも厚みが小さい。この理由は、エッチング工程によって、第 3半導体層 24の表面を露出させて被接続部を 101形成するときに、第 4半導体層 25が残存しな!、ようにオーバーエッチングするためである。

スィッチ用サイリスタ Sの幅方向 Yの形状についても同様に、スィッチ用サイリスタ S の第 1半導体層 32と、第 2半導体層 33と、第 3半導体層 34とのゲート横配線 GH寄りの端部は、第 4半導体層 35と、ォーミックコンタクト層 37とのゲート横配線 GH寄りの端部よりも、ゲート横配線 GHに向かって突出し、ゲート横配線 GHとの被接続部 102 を構成する。また、オーバーエッチングを施すために、第 3半導体層 34のうち、被接続部 102を構成する部分の厚みは、第 4半導体層 35が積層される部分の厚みよりも小さく形成される。

絶縁層 28は、発光用サイリスタ Tおよびスィッチ用サイリスタ Sの表面に沿って形成されるとともに、発光用サイリスタ Tとスィッチ用サイリスタ Sとの間にも形成され、発光用サイリスタ Tとスィッチ用サイリスタ Sとが絶縁層 28によって電気的に絶縁される。発光用サイリスタ Tとスィッチ用サイリスタ Sとの間に形成された絶縁層 28の表面には、ゲート横配線 GHおよびセレクト信号伝送路 CSLが形成され、さらにそれらの表面に沿って絶縁層 103が形成される。また、スィッチ用サイリスタ Sを挟んでゲート横配線と離反する側の絶縁層 28の表面には、セット信号伝送路 11が形成され、さらにその表面に沿って絶縁層 103が形成される。

形成された絶縁層 28, 103のうち、発光用サイリスタ Tの前記被接続部 101およびゲート横配線 GHの表面 (基板と離反する側）に積層される部分には、貫通孔 104, 1 05が形成される。発光用サイリスタ Tの第 3半導体層 24 (ゲート電極 bに対応する）とゲート横配線 GHとを電気的に接続する接続部 GV1は、これらの貫通孔 104, 105 の部分および貫通孔 104, 105に挟まれた絶縁層 28, 103の部分に積層して設けられる。また、絶縁層 28, 103のうち、スィッチ用サイリスタ Sの前記被接続部 102およびゲート横配線 GHの表面 (基板と離反する側）に積層される部分にも、貫通孔 105 , 106が形成される。スィッチ用サイリスタ Sの第 3半導体層 34 (ゲート電極 dに対応する）とゲート横配線 GHを電気的に接続する接続部 66は、これらの貫通孔 105, 106 の部分および貫通孔 105, 106に挟まれた絶縁層 28, 103とに積層して設けられる。図 8に示すように、ゲート横配線 GHに積層する部分の絶縁層 103に設けられた貫通孔 105が共通する場合には、前記接続部 GV1, 66は一体で形成される。

また、前述したように、発光用サイリスタ Tに積層される絶縁層 28のうち、ォーミックコンタクト層 27の表面 (基板と離反する側）に積層される部分の一部には貫通孔 29 が形成される。この貫通孔 29にアノード aの一部が形成されて、ォーミックコンタクト層 27に接触している。アノード aは、発光信号入力端子 Aとの接続部 60とともに一体形成される。接続部 60は発光用サイリスタ Tの第 4半導体層 25とォーミックコンタクト層 27のゲート横配線 GH寄りの端部の一部を覆い、第 3半導体層 24に設けられた被接続部 101に積層された絶縁層 28の表面 (基板と離反する側）の一部も積層して形成される。同様に、スィッチ用サイリスタ Sに積層される絶縁層 28のうち、ォーミツタコンタクト層 37の表面 (基板と離反する側）に積層される部分の一部には貫通孔 107形成される。この貫通孔 107にアノード cの一部が形成されて、ォーミックコンタクト層 37 に接触している。

またスィッチ用サイリスタ Sは遮光膜 12で覆われる。遮光膜 12の幅方向 Yの一方の端は、スィッチ用サイリスタ Sの第 4半導体層 35およびォーミックコンタクト層 37の、発光用サイリスタ Tと反対側の端部を覆い、遮光膜 12の幅方向 Yの他方の端は、スイツチ用サイリスタ Sの第 3半導体層 34の前記被接続部 102を覆い、セレクト信号伝送路 CSLとスィッチ用サイリスタ Sとの中央付近まで延びる。

図 9は、図 6の切断面線 IX— IXから見た発光素子アレイチップ 1の基本的構成を示す一部の断面図である。

選択用サイリスタ Uおよびプルアップ抵抗 RPは、本実施の形態では、発光用サイリスタ Tおよびスィッチ用サイリスタ Sを構成する各半導体層 22〜25, 32〜35およびォーミックコンタクト層 27, 37を形成するときに同時に形成されるので、新たな製造ェ程を必要としない。プルアップ抵抗 RPは、本実施の形態では、第 1半導体層 52、第 2半導体層 53、および第 3半導体層 54によって構成される半導体薄膜のうち、第 3半導体層 54を利用している。

本実施の形態のように、発光素子アレイに用いられる各発光サイリスタのカソードが共通に接地される場合には、 N型半導体である第 3半導体層 54を薄膜抵抗として利用するのが好ましい。なぜなら、プルアップ抵抗 RPの一端にセット信号として正の電圧が印加されたとき、 P型半導体である第 2半導体層 53と N型半導体である第 3半導体層 54とで構成される PN接合には、逆バイアスの電圧が印加されることになつて、空乏層が拡がるので、第 2半導体層 53と第 3半導体層 54との間の絶縁性が確保されるためである。

ここで、薄膜抵抗として、第 1半導体層 52から順に第 4半導体層まで積層した第 4 半導体層を利用することも可能である。各発光サイリスタのカソードが共通に接地される場合には、第 4半導体層は、 P型半導体であるために、 N型半導体である第 3半導体層 54よりも移動度が小さぐ高抵抗になるという利点がある。し力しながら、第 4 半導体層と第 3半導体層 54との間に意図せずに順方向のバイアスが力かった場合には、第 i半導体層 52、第 2半導体層 53、第 3半導体層 54、および第 4半導体層によって構成されるサイリスタがオン状態に遷移して、ラッチアップ現象が生じる場合があり得る。ラッチアップが発生すると、第 2半導体層 53と第 3半導体層 54との間が導通するので、薄膜抵抗と裏面電極 26との間の絶縁が保てなくなる。なお、各発光サイリスタのアノードが共通に接地される場合には、第 3半導体層 54は P型半導体であるので、薄膜抵抗は第 3半導体層 54を利用するのが好ましい。

また、図 6の発光素子アレイチップ 1の平面図には図示していない電流制限抵抗 RI についても、プルアップ抵抗 RQと同様に、第 3半導体層を利用するのが好ましい。選択用サイリスタ Uの第 1半導体層 42と、第 2半導体層 43と、第 3半導体層 44とのゲート横配線 GH寄りの端部は、第 4半導体層 45と、ォーミックコンタクト層 47とのゲート横配線 GH寄りの端部よりも、ゲート横配線 GHに向かって突出し、ゲート横配線 GHとの被接続部 108を構成する。本実施の形態では、被接続部 108が選択用サイリスタ Uの Nゲート電極 fに対応する。また、ォーミックコンタクト層 47の表面 (基板と離反する側）に積層して設けられる、スィッチ用サイリスタ Sのゲート電極 dとの接続部 65 の一部が選択用サイリスタ Uのアノードに対応する。なお、第 3半導体層 44のうち、被接続部 108を構成する部分は、第 4半導体層 45が積層される部分よりも厚みが小さい。この理由は、エッチング工程によって、第 3半導体層 44の表面を露出させて被接続部を 108形成するときに、第 4半導体層 45が残存しないようにオーバーエッチングするためである。なお、選択用サイリスタ Uの被接続部 108の形成は、発光用サイリスタ Tおよびスィッチ用サイリスタ Sの被接続部 101, 102の形成と同時に行われるので、新たな製造工程を必要としない。

プルアップ抵抗 RPを構成する第 1半導体層 52、第 2半導体層 53、および第 3半導体層 54の全体の厚みを決定するためのエッチング工程も、前記被接続部 101, 102 , 108の形成と同時に行われる。したがって、プルアップ抵抗 RPの厚みと前記被接続咅 101, 102, 108の厚み ίま等し!/ヽ。

図 9において、絶縁層 28は、選択用サイリスタ Uおよびプルアップ抵抗 RPの表面に沿って形成されるとともに、選択用サイリスタ Uおよびプルアップ抵抗 RPとの間にも形成され、選択用サイリスタ Uおよびプルアップ抵抗 RPとが絶縁層 28によって電気的に絶縁される。前述したように絶縁層 28の表面には、ゲート横配線 GH、セレクト信号伝送路 CSLおよびセット信号伝送路 11が形成され、さらにそれらの表面に沿って絶縁層 103が形成される。

形成された絶縁層 28, 103のうち、セレクト信号伝送路 CSLおよび選択用サイリスタ Uの前記被接続部 108の表面 (基板と離反する側）に積層される部分には、貫通孔 109, 110が形成されて、それらを電気的に接続するための接続部 67が設けられる。また、絶縁層 28のうち、選択用サイリスタ Uのォーミックコンタクト層 47の表面 (基板と離反する側）に積層される部分にも貫通孔 111が形成され、スィッチ用サイリスタ S のゲート電極 dとの接続部 65が設けられる。さら〖こ、形成された絶縁層 28, 103のうち、プルアップ抵抗 RPとセット信号伝送路 11に積層される部分にも貫通孔 112, 11 3が形成され、それらを電気的に接続する接続部 68が形成される。

選択用サイリスタ Uを構成する第 3半導体層 44および第 4半導体層 45は、本実施の形態では、発光用サイリスタ Tと同時に形成されるので、選択用サイリスタ Uはオン状態で発光する。したがって、選択用サイリスタ Uが発する光を遮光または減光するために、選択用サイリスタ Uを覆う遮光膜 12が形成される。

また、プルアップ抵抗 RPを覆う遮光膜 12も形成される。プルアップ抵抗 RPの界面に外部から光が入射すると、プルアップ抵抗 RPが設けられる第 1半導体層 52、第 2 半導体層 53、および第 3半導体層 54の各半導体層の界面に電子 ·正孔対が生成される。すると、フォトトランジスタと同様に第 2半導体層 53にキャリアが蓄積されて、第 2半導体層 53と第 3半導体層 54との間の絶縁性が不良になるので、本来ならば第 3 半導体層 54内を伝導すべきキャリアが基板 21側に流れて、抵抗体としての動作が不安定になる。そこで、プルアップ抵抗 RPの動作を安定ィ匕させるために、プルアップ抵抗 RPも遮光膜 12で覆われる。なお、電流制限抵抗 RIを基板 21上に形成する場合も、遮光膜 12で覆うのが好ましい。

図 9に示すように、遮光膜 12の幅方向 Yの一方は、プルアップ抵抗 RPの表面に積層された絶縁層 28の表面を覆って、セット信号伝送路 11付近まで延び、遮光膜 12 の幅方向 Yの他方は、選択用サイリスタ Uの被接続部 108の表面に積層された絶縁層 28を覆って、選択用サイリスタ Uとセレクト信号伝送路 CSLとの接続部 67の一部の表面まで覆う。

図 10は、本発明の実施の一形態の発光装置 10を模式的に示すブロック回路図である。発光装置 10は、複数の発光素子アレイチップ LI, L2, · ··, Lp- 1, Lp (記号 p は、 2以上の正の整数）と、前記発光素子アレイチップ l〜Lpの駆動回路として、発光信号を供給する発光信号駆動 IC (Integrated Circuit) 130と、ゲート信号を供給するゲート信号駆動 IC131と、セレクト信号を供給するセレクト信号駆動 IC132と、セット信号を供給するセット信号駆動 IC136を含んで構成される。各駆動 ICは後述する制御手段 96に基づいて、画像情報を出力する。各発光素子アレイチップ l〜Lpについて、それぞれを総称して指す場合および不特定のものを指す場合に、単に発光素子アレイチップ Lと記載する。また、発光素子アレイチップ Lを単にアレイチップと記載する場合がある。本実施の形態では各アレイチップ Lには、図 1に示す第 1の実施の形態の発光素子アレイチップ 1を用いる。なお、セレクト信号駆動 IC132が前記第 1の駆動回路に対応し、ゲート信号駆動 IC131が前記第 2の駆動回路に対応し、発光信号駆動 IC130が前記第 3の駆動回路に対応し、セット信号駆動 IC136が前記第 4の駆動回路に対応する。

各アレイチップ Lは、配列方向 Xに沿って発光素子 Tがー列に配列されて、各発光素子 Tからの光の出射方向を揃えて回路基板に実装される。ただし、図 10には回路基板は図示していない。また、発光信号駆動 IC130とゲート信号駆動 IC131とセレクト信号駆動 ICとセット信号駆動 IC136とは、前記回路基板に実装される。回路基板にはさらに、各駆動 IC130〜132, 136の出力端子と各アレイチップ Lのボンディングパッドとを接続するためのパターン配線が形成され、パターン配線とボンディングパッドとがボンディングワイヤで接続される。

前述したように、図 1および図 6に示す第 1の実施の形態の発光素子アレイチップ 1 には、 m個の発光信号用ボンディングパッド A、 1個のセレクト信号用ボンディングパッド CSG、 1個のセット信号用ボンディングパッド CSA、および 4個のゲート信号用ボンデイングパッド Gが含まれる。なお、図 10に示された p個のアレイチップが実装されてヽる本実施の形態の場合には、各アレイチップ Lを構成する発光素子 Tの配列方向 Xに沿う一方力も他方に向かって、各アレイチップに第 1番カも第 p番まで番号を付すと、第 i (l≤i ≤p)番目のアレイチップ Li のセレクト信号用ボンディングパッドを

10 10 10

セレクト信号用ボンディングパッド CSGi と記載し、アレイチップ Li のセット信号用ボ

10 10

ンデイングパッド CSAi と記載する。不特定のアレイチップ Lのセレクト信号用ボンデ

10

イングパッド CSGl〜CSGp、および不特定のセット信号用ボンディングパッド CSA1 〜CSApを指すときは、単にそれぞれセレクト信号用ボンディングパッド CSG、セット信号用ボンディングパッド CS Aと記載する場合がある。

発光信号駆動 IC130は、各アレイチップ Lの発光信号用ボンディングパッド A1〜A mと同数 (m個）の発光信号出力端子 λ 1〜え mを有する。発光信号出力端子 λ 1〜 λ πιについて、複数のものを総称する場合または不特定のものを指す場合に、単に発光信号出力端子えと記載する場合がある。各発光信号用ボンディングパッド Αと発光信号出力端子えとの接続は、異なるアレイチップ間で配線を共用して接続される。 p個のアレイチップが実装されて、る本実施の形態の場合には、各アレイチップ Lを構成する発光素子 Tの配列方向 Xに沿う一方力他方に向かって、発光信号用ボンデイングパッド Al〜Amに第 1番カゝら第 m番まで番号を付し、また発光信号出力端子 λ 1〜え mにも第 1番から第 m番まで番号を付すと、 p個のアレイチップのそれぞれの第 i (l≤i≤m)番目の発光信号用ボンディングパッド Ai同士が電気的に接続され、

8 8 8

さらに第 i番目の発光信号出力端子 λ iに電気的に接続される。

8 8

ゲート信号駆動 IC 131は各アレイチップ Lのゲート信号用ボンディングパッド G 1〜 G4と同数 (4個）のゲート信号出力端子； z 1〜 4を有する。ゲート信号出力端子； z 1 〜 4について、複数のものを総称する場合または不特定のものを指す場合に、単にゲート信号出力端子と記載する場合がある。各ゲート信号用ボンディングパッド Gとゲート信号出力端子； zとの接続は、異なるアレイチップ間で配線を共用して接続される。 p個のアレイチップが実装されている本実施の形態の場合には、各アレイチップ Lを構成する発光素子 Tの配列方向 Xに沿う一方力も他方に向力つて、ゲート信号用ボンディングパッド G1〜G4に第 1番力第 4番まで番号を付し、またゲート信号出力端子 μ 1〜 4にも第 1番から第 4番まで番号を付すと、 ρ個のアレイチップそれぞれの第 i (l≤i≤4)番目のゲート信号用ボンディングパッド Gi同士が電気的に接続

9 9 9

され、さらに第 i番目のゲート信号出力端子 iに電気的に接続される。

9 9

セレクト信号駆動 IC132はアレイチップ Lと同数 (p個）のセレクト信号出力端子 V 1 〜 V pを有する。セレクト信号出力端子について、複数のものを総称する場合または不特定のものを指す場合に、単にセレクト信号出力端子 Vと記載する場合がある。各セレクト信号用ボンディングパッド CSGi とセレクト信号出力端子 Vとの接続は、各ァ

10

レイチップと個別に接続される。 p個のアレイチップが実装されている本実施の形態の場合には、各アレイチップ Lを構成する発光素子 Tの配列方向 Xに沿う一方力他方に向力つて、各アレイチップに第 1番カも第 p番まで番号を付し、またセレクト信号出力端子 v l〜 v pにも第 1番力第 p番まで番号を付すと、第 i (l≤i ≤p)番目の

10 10

アレイチップ Lのセレクト信号用ボンディングパッド CSGi と第 i 番目のセレクト信号

10 10

出力端子 v i とが電気的に接続される。

10

セット信号駆動 IC136はセット信号出力端子 r?を有する。各セット信号用ボンディングパッド CSAi と、セレクト信号出力端子 Vとは、それぞれ電気的に接続される。

10

前述したように、各アレイチップ Lのセレクト信号用ボンディングパッド CSGとセレクト信号出力端子 Vとが個別に接続されるので、セレクト信号駆動 IC132は、各アレイチップ Lのセレクト信号用ボンディングパッド CSGに順番にセレクト信号を出力して、ァレイチップ Lを順番にセレクト状態にすることできる。一方、各アレイチップ Lとゲート信号駆動 IC131との配線は共用されているので、たとえば、第 i (l≤i≤4)番目のゲ

9 9

ート信号出力端子； z iから出力されたゲート信号は、すべてのアレイチップ Lの第 i (

9 9 l≤i≤4)番目のゲート信号用ボンディングパッド Giに入力され、すべてのアレイチップ Lの第 i番目のスィッチ用サイリスタ Siのアノード ciに入力される。し力し、各ァレ

9 9 9

ィチップ Lの第 i番目のスィッチ用サイリスタ Siの中でスイッチングするのは、セレクト

9 9

信号が入力されることでセレクト状態にあるアレイチップ Lのみである。さらに、セレクト状態にあるアレイチップ Lの第 i番目のゲート横配線 GHiに接続された発光用サイリ

9 9

スタ Tの中で、発光信号駆動 IC130から発光信号が入力された発光素子ブロック B に属する発光用サイリスタ Tが発光する。さらにセット信号用ボンディングパッド CS A にセット信号が入力されるので、セレクト状態にあるアレイチップ Lを、確実に非セレクト状態に遷移することができる。

このように、セレクト状態にあるアレイチップ Lを順番に切り替えることで、複数の発光素子アレイ間でゲート信号駆動 IC131および発光信号駆動 IC130を共用にする時分割駆動を安定に動作させることができる。したがって、駆動用 ICの数、および駆動用 ICを実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用 IC実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。

図 11は、発光装置 10の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。図 11では、発光信号駆動 IC130、ゲート信号駆動 IC131、セレクト信号駆動 IC132、およびセット信号駆動 IC136のそれぞれの信号出力端子 (発光信号出力端子え、ゲート信号出力端子 μ、セレ外信号出力端子 V、およびセット信号出力端子 η )力出力される電圧の波形が示されている。なお、図 11では、出力波形の参照符号には、各信号出力端子と接続されるボンディングパッド (信号入力端子)の参照符号を用いる。本実施の形態では、発光信号駆動 IC130は、ハイ（Η)レベルのとき 5mA、ロー（L )レベルのとき OmAの定電流を出力する。ゲート信号駆動 IC131は、ハイ（H)レベルのとき 5V、ロー（L)レベルのとき OVの定電圧を出力する。セレクト信号駆動 IC132は、ハイ（H)レベルのとき 5V、ロー（L)レベルのとき OVの定電圧を出力する。セット信号駆動 IC136は、ハイ（H)レベルのとき 5V、ローレベル（L)のとき OVの定電圧を出力する。

図 11を用いて、発光装置 10の動作を時間の経過の順に説明する。時刻 toでは、セレクト信号出力端子 Vの電圧はハイ (H)レベルであるので、どのアレイチップも選択状態にない。時刻 tlで、第 1番目のアレイチップ L1に接続されるセレクト信号出力端子 V 1の電圧をロー（L)レベルにすることで、第 1番目のアレイチップ L1がセレクト状態になる。時刻 t2で、各アレイチップ Lの第 1番目のゲート信号入力端子 G1にハイ (H)レベルの電圧が印加される。すると、選択状態にある第 1番目のアレイチップ L1 のみ、第 1番目のスィッチ用サイリスタ S1がスイッチングしてオン状態に遷移し、スイツチ用サイリスタ S 1のゲート電極 d 1に接続されたゲート横配線 GH 1の電位がほぼローレベル (OV)になる。次に、時刻 t3で、各アレイチップの発光信号入力端子 A1〜A mに発光信号が入力される。すると、選択状態にある第 1番目のアレイチップ L1のうちで、第 1番目のゲート横配線 GH1に接続された発光用サイリスタ Tが発光する。時刻 t4で発光信号出力端子 λの電圧がロー (L)レベルに戻るので消灯する。次に、時刻 t5で、第 1番目のゲート信号入力端子 G1に接続されるゲート信号出力端子； z 1の電圧がロー (L)レベルに戻り、第 2番目のゲート信号入力端子 G2に接続されるゲート信号出力端子； z 2の電圧がハイ (H)レベルになる。すると、選択状態にある第 1番目のアレイチップ L1のみ、第 2番目のスィッチ用サイリスタ S 2がスイッチングしてオン状態に遷移する。時刻 t6〜t7では、再び各アレイチップの発光信号入力端子 Al〜 Amに発光信号が入力される。すると、選択状態にある第 1番目のアレイチップ L1のうちで、第 2番目のゲート横配線 GH2に接続された発光用サイリスタ Tが発光する。以下同様に、時刻 t8〜tl lでは、第 3番目のゲート信号入力端子 G3に接続されるゲート信号出力端子； z 3の電圧がハイ (H)レベルになるので、選択状態にある第 1番目のアレイチップ L1のうち、第 3番目のスィッチ用サイリスタ S3がスイッチングしてォン状態に遷移する。この状態で、時刻 t9〜tlOで、再び各アレイチップの発光信号入力端子 Al〜Amに発光信号が入力されるので、選択状態にある第 1番目のアレイチップ L1のうちで、第 3番目のゲート横配線 GH3に接続された発光用サイリスタ丁が発光する。また、時刻 tl l〜tl4では、第 4番目のゲート信号入力端子 G4に接続されるゲート信号出力端子 μ 4の電圧がハイ (Η)レベルになるので、選択状態にある第 1 番目のアレイチップ L1のうち、第 4番目のスィッチ用サイリスタ S4がスイッチングしてオン状態に遷移する。この状態で、時刻 tl2〜tl3で、再び各アレイチップの発光信号入力端子 Al〜Amに発光信号が入力されるので、選択状態にある第 1番目のァレイチップ L1のうちで、第 4番目のゲート横配線 GH4に接続された発光用サイリスタ Tが発光する。時刻 tl5で、各アレイチップ Lのセット信号入力端子 CSAに接続されるセット信号出力端子 7?の電圧が、ハイ (H)レベルからロー（L)レベルに戻るので、第 1番目のアレイチップ L1の選択用サイリスタ Uがオフ状態に遷移し、第 1番目のァレイチップ L1の選択状態は終了する。時刻 tl6で、第 1番目のアレイチップ L1のセレタト信号入力端子 CSG1に接続されるセレクト信号出力端子 v lの電圧がハイ (H)レベルに戻ると同時に、第 2番目のアレイチップ L2のセレクト信号入力端子 CSG2に接続されるセレクト信号出力端子 V 2の電圧がロー (L)レベルになる。第 2番目のアレイチップ L2のセレクト信号入力端子 CSG2がロー（L)レベルの状態において、時刻 tl 7で各アレイチップ Lのセット信号入力端子 CSAに接続されるセット信号出力端子 r? の電圧が、ロー（L)レベルからハイ（H)レベルに戻るので、第 2番目のアレイチップ L 2が選択状態になる。

第 2番目のアレイチップ L2についても同様の手順で順次、発光用サイリスタ Tを発光させることができる。すなわち、セット信号出力端子 7?の電圧がハイ (H)レベルに戻った後の、時刻 tl8で、各アレイチップ Lの第 1番目のゲート信号入力端子 G1に接続されるゲート信号出力端子 1の電圧がハイ (H)レベルになる。続く時刻 tl9で、各アレイチップ Lの全ての発光信号入力端子 Al〜Amに発光信号が入力されることによって、選択状態にある第 2番目のアレイチップ L2の第 1番目のゲート横配線 GH 1に接続された発光用サイリスタ Tが発光する。なお、セット信号出力端子 7?の電圧がロー (L)レベルのままで、ゲート信号および発光信号を入力しな、ようにする必要がある。セット信号出力端子 r?の電圧がロー (L)レベルのときは、各発光素子アレイチップ Lのゲート横配線 GHの電圧はロー（L)レベルであるので、選択状態でなくても発光用サイリスタ Tが発光することになるからである。

このように、セレクト信号を第 1番目のアレイチップ力も順番に与え、順番にアレイチップを選択状態にすることで、アレイチップ Lごとの時分割駆動が可能となる。さらに、ゲート信号が、第 1番目のスィッチ用サイリスタカも順番に与えられることで、アレイチップの中での時分割駆動が可能になる。図 12は、本実施の形態の発光素子アレイチップ 1を含んだ前記発光装置 10を使用した画像形成装置の基本的構成を示す側面図である。

画像形成装置 87は、電子写真方式の画像形成装置であり、前記発光装置 10Y, 1 OM, IOC, 10Kを、感光体ドラム 90への露光装置に使用している。発光装置 10Y, 10M, IOC, 10Kは、各駆動 IC (発光信号駆動 IC130、ゲート信号駆動 IC131、セレクト信号駆動 IC132およびセット信号駆動 IC136)が設けられる回路基板に実装される。

画像形成装置 87は、 Y (イエロ）、 M (マゼンタ）、 C (シアン）、 K (ブラック）の 4色のカラー画像を形成するタンデム方式を採用した装置であり、大略的に、 4つの発光装置 10Y, 10M, IOC, 10K、集光手段であるレンズアレイ 88C, 88Μ, 88Υ, 88Κ、発光装置 10Y, 10M, IOC, 10Kおよび各駆動 IC130, 131, 132, 136力実装された回路基板およびレンズアレイ 88を保持する第 1ホルダ 89C, 89Μ, 89Υ, 89Κ 、 4つの感光体ドラム 90C, 90Μ, 90Υ, 90Κ、 4つの現像剤供給手段 91C, 91M, 91Y, 91Κ、転写手段である転写ベル卜 92、 4つのクリーナ 93C, 93Μ, 93Υ, 93Κ 、 4つの帯電器 94C, 94Μ, 94Υ, 94Κ、定着手段 95および制御手段 96を含んで構成される。

各発光装置 10Y, 10M, IOC, 10Kは、各駆動 ICによって各色のカラー画像情報に基づいて駆動される。たとえば、 4つ発光装置 10Y, 10M, IOC, 10Kの配列方向 Xの長さは、たとえば 200mm〜400mmに選ばれる。

各発光装置 10Y, 10M, IOC, 10Kの発光用サイリスタ Tからの光は、レンズァレィ 88を介して各感光体ドラム 90C, 90M, 90Y, 90Kに集光して照射される。レンズアレイ 88は、たとえば発光素子の光軸上にそれぞれ配置される複数のレンズを含み、これらのレンズを一体的に形成して構成される。

発光装置 10Y, 10M, IOC, 10Kが実装される回路基板およびレンズアレイ 88は、第 1ホルダ 89によって保持される。第 1ホルダ 89によって、発光用サイリスタ Tの光照射方向と、レンズアレイ 88のレンズの光軸方向とがほぼ一致するようにして位置合わせされる。

各感光体ドラム 90C, 90M, 90Y, 90Kは、たとえば円筒状の基体表面に感光体層を被着して成り、その外周面には各発光装置 10Y, 10M, IOC, 10Kからの光を受けて静電潜像が形成される静電潜像形成位置が設定される。

各感光体ドラム 90C, 90M, 90Y, 90Kの周辺部には、各静電潜像形成位置を基準として回転方向下流側に向力つて順番に、露光された感光体ドラム 90C, 90M, 9 ΟΥ, 90Kに現像剤を供給する現像剤供給手段 91C, 91M, 91Y, 91K、転写ベルト 92、クリーナ 93C, 93Μ, 93Υ, 93Κ、および帯電器 94C, 94Μ, 94Υ, 94Κ力それぞれ配置される。感光体ドラム 90に現像剤によって形成された画像を記録シート【こ転写する転写べノレ卜 92ίま、 4つの感光体ド、ラム 90C, 90Μ, 90Υ, 90Κ【こ対して共通に設けられる。

前記感光体ドラム 90C, 90Μ, 90Υ, 90Κは、第 2ホルダ（図示省略）によって保持され、この第 2ホルダと第 1ホルダ 89とは、相対的に固定される。各感光体ドラム 90C , 90Μ, 90Υ, 90Κの回転軸方向と、各発光装置 10Y, 10M, IOC, 10Kの前記配列方向 Xとがほぼ一致するようにして位置合わせされる。

転写ベルト 92によって、記録シートを搬送し、現像剤によって画像が形成された記録シートは、定着手段 95に搬送される。定着手段 95は、記録シートに転写された現像剤を定着させる。感光体ドラム 90C, 90Μ, 90Υ, 90Κは、回転駆動手段によって回転される。

制御手段 96は、前述した各駆動 IC130, 131, 132, 136にクロック信号および画像情報を与えるとともに、感光体ドラム 90C, 90Μ, 90Υ, 90Κを回転駆動する回転駆動手段、現像剤供給手段 91C, 91M, 91Y, 91Κ、転写手段 92、帯電手段 94C , 94Μ, 94Υ, 94Κおよび定着手段 95の各部を制御する。

このような構成の画像形成装置 87では、各発光素子を発光状態とするか、または非発光状態とするかを、主電流が流れないゲート電極 bに接続されているゲート横配線 GHを伝送するゲート信号によって切換えるため、発光装置 10Y, 10M, IOC, 1 OKを実装するための回路基板側に形成されるゲート信号の伝送路も細くすることが可能で、回路基板を小形ィ匕することができ、さらにこのゲート信号駆動 IC (Integrated Circuit)についても主電流を切換える事が無いため、 ICの容量が小さくできるので、小形ィ匕および低コストィ匕を実現することができる。以上のように、本実施の形態の発光素子アレイチップ 1によれば、スィッチ部として設けたスィッチ用サイリスタ Sが、セレクト信号により選択された時間にのみゲート信号を発光用サイリスタ τ側に受け渡すように動作するため、このような発光素子アレイチップ 1を複数配列して駆動する場合において、複数の発光素子アレイチップ 1ごとに駆動用 ICを接続せずとも、発光信号およびゲート信号を与える駆動用 ICおよび配線を共用して時分割駆動することができるので、少ない駆動用 ICと配線数で時分割駆動することができるという基本的な作用効果を有する。

また、アノード aが複数の発光用サイリスタ Tで共通化された発光素子ブロック Bを複数設け、複数の発光素子ブロック Bでゲート横配線 GHを共有した場合には、 1つの発光素子アレイチップ 1内にお、ても複数の発光素子ブロック B間で時分割駆動をすることができる。この結果、駆動用 ICに接続すべきゲート横配線 GHの数を減らすことできるので、ゲート信号の出力ポート数の少ない駆動用 ICを用いて、少ない駆動用 ICで時分割駆動することができる発光装置を提供できる。

また、発光信号、ゲート信号およびセレクト信号を供給するためのボンディングパッド A, G, CSGを発光素子の配列方向 Xに配置する場合には、 1つの発光素子ブロック Bに対して発光信号用ボンディングパッド Aを 1つ備えることとなり、隣り合う発光素子ブロック Bに対しそれぞれ 1つ配置される発光信号用のボンディングパッド A同士の間にスペースが生じる。したがって、そのスペースを有効に活用してスィッチ用サイリスタ Sなどを配置することができるので、スィッチ用サイリスタ Sなどを設けても発光素子アレイチップのサイズが増大することを避けることができ、小形な発光素子アレイチップを提供することができるという点で有利である。

また、スィッチ部および発光素子は発光サイリスタを含んで構成されるから、たとえば NANDゲートやインバータなどとヽつた複雑な半導体装置を用いることなぐ簡単な構成で、ゲート信号を入力すべき発光素子アレイチップ 1を選択する論理回路を構成することができるので、設計が容易となり、また製造工程を簡略ィ匕することができる点で有利である。

また選択用サイリスタ Uの Nゲート電極 fに流れ込む電流は小さいので、セレクト信号伝送路 CSLの線幅を小さくすることができる。これによつて発光素子アレイチップ 1 の小形ィ匕を実現することができる。

また、プルアップ抵抗 RPや選択用サイリスタ Uなどを用いる前記構成とする場合には、プルアップ抵抗 RPによって、選択用サイリスタ Uが接続されたゲート電極の電圧が所定値に安定に設定されるため、スィッチ用サイリスタ Sのスイッチング動作を安定にし、 AND回路としての動作を確実することができるという点で有利である。

また、ゲート信号用ボンディングパッド Gとスィッチ用サイリスタ Sのアノード cの間に電流制限抵抗 RIを接続する場合には、高速化の目的で複数のスィッチ用サイリスタ Sを同時にオン状態に遷移させるとき、複数間でスイッチングのタイミングが少しずれても、最初のスイッチングによってゲート信号の信号電圧が低下することがなぐ複数のスィッチ用サイリスタ Sのアノード cの電位が安定に確保される。したがって、複数のスィッチ用サイリスタを確実にスイッチングさせることができるため、複数の発光素子ァレイチップ 1で同じ時分割のタイミングにすることができ、高速化に有利である。

また、スィッチ用サイリスタ Sを構成する半導体層と発光用サイリスタ Tを構成する半導体層とを同じ層構成となるように形成するときには、発光用サイリスタ Tとスィッチ用サイリスタ Sとを同時に同じ工程で製造することができる。よって、発光素子としての発光用サイリスタ Tの他にスィッチ用サイリスタ Sを設ける本発明の構成であっても、製造工程が複雑ィ匕することがなぐ製造においても有利な発光素子アレイを提供することがでさる。

また、スィッチ用サイリスタ Sの表面に遮光手段として金属薄膜などを設ける場合には、そのスィッチ用サイリスタ Sの発光による光が発光用サイリスタ Tに入射して発光用サイリスタ Tの閾値を変動させてしまうことを避けることができるという点で有利である。

また、プルアップ抵抗 RPとして、第 3半導体層 54を用い、プルアップ抵抗 RPを覆うように遮光膜 12を設けることによって、裏面電極 26に対するプルアップ抵抗 RPの絶縁性を高め、動作を安定化させることができる。

また前記構成の発光素子アレイチップ 1を用いることにより、発光装置が、小形であつて、安定に動作する信頼性の高いものとなるので、良好な画像を安定に形成することができる画像形成装置を提供できる。このように、本発明によれば、少ない駆動用 ICで時分割駆動することができる発光素子アレイおよびそれを用いた小形な発光装置ならびにその発光装置を備える画像形成装置を提供することができる。

図 13は、本発明の発光素子アレイの第 2の実施の形態としての発光素子アレイチップ 2を示す概略的な等価回路図である。図 1に示す第 1の実施の形態としての発光素子アレイチップ 1との構成上の違いは、発光素子ブロック Bを設けていない点にあり、他の構成は共通である。したがって、共通する部分については同じ参照符号を付して、説明を省略する。

第 2の実施の形態としての発光素子アレイチップ 2は、第 1の実施の形態と同様に、 k個の発光素子としての発光用サイリスタ Tl〜Tkと、 n個のスィッチ部としてのスイツチ用サイリスタ S 1〜Snと、 n本のゲート横配線 GH 1〜GHnとを含んで構成される。スィッチ部は他に、 n個の選択用サイリスタ Ul〜Unと、 n個のプルアップ抵抗 RP1〜 RPnとを含む。本実施の形態においても、発光用サイリスタ Tおよびスィッチ用サイリスタ Sの力ソードを共通の電極として設置している。また、第 1の実施の形態と同様に、第 1選択信号がセレクト信号に対応し、第 2選択信号がゲート信号に対応する。また、セット信号入力端子 CSAに入力されるハイレベルの電圧をセット信号といい、ほぼ 0ボルトの電圧をリセット信号という。電極の対応については、第 1電極が発光用サイリスタ Tのアノード cに対応し、第 2電極が選択用サイリスタ Uの Nゲート電極 fに対応し、第 1制御電極がスィッチ用サイリスタ Sの Nゲート電極 dに対応し、第 2制御電極が発光用サイリスタ Tの Nゲート電極 bに対応し、第 3電極が発光用サイリスタ Tのァノード aに対応する。 Nゲート電極を単にゲート電極 bと記載する場合がある。抵抗の対応については、抵抗体がプルアップ抵抗 RPに対応する。第 3抵抗体としての電流制限抵抗 RIはより好ましい構成として付加する場合がある力本実施の形態においては用いていない。また、制御信号伝送路がゲート横配線 GHに対応する。

前述した通り、発光素子アレイチップ 2の発光用サイリスタ Tは、発光素子ブロック B ごとに分けられていないので、発光用サイリスタ Tのアノード aは、発光信号入力端子 Aと 1つずつ接続される。たとえば、図 13において、発光用サイリスタ Tの配列方向の一方から他方へ第 i (l≤i ≤k)番目の発光用サイリスタ Ti のアノード ai は第 i 番目の発光信号入力端子 Ai と接続される。発光用サイリスタ Tのゲート電極 bはゲート

15

横配線 GHの、ずれか 1本と接続される。ゲート横配線 GHの本数の nと発光用サイリスタ Tの個数 kは必ずしも等しくする必要はないので、同じゲート横配線 GHに複数の発光用サイリスタ Tのゲート電極 bを接続してもよい。この場合に同じゲート横配線 G Hに接続される発光用サイリスタ Tの発光を選択的に発光させるためには、異なる発光信号を与える必要がある。

第 2の実施の形態の発光素子アレイチップ 2の作用効果は、第 1の実施の形態の発光素子アレイチップ 1と基本的に同様である。発光素子アレイチップ 2においては、スイッチ部として設けたスィッチ用サイリスタ Sが、セレクト信号により選択された時間にのみゲート信号を発光用サイリスタ T側に受け渡すように動作する。したがって、このような発光素子アレイチップ 1を複数配列して駆動する場合において、複数の発光素子アレイチップ 1ごとに駆動用 ICを接続せずとも、発光信号およびゲート信号を与える駆動用 ICおよび配線を共用して時分割駆動することができるので、少な、駆動用 I Cと配線数で時分割駆動することができる。他の作用効果も同様であるが、第 1の実施の形態の発光素子アレイチップ 1と異なり発光素子ブロック Bを設けていないので、 1つの発光素子アレイチップ 1内にお、て時分割駆動をすることはできな、。その代わり、セレクト信号によって選択した発光素子アレイチップ 2内の全ての発光サイリスタを選択的〖こ発光させることができる。

図 14は、第 2の実施の形態の発光素子アレイチップ 2の基本構成を示す一部の平面図である。同図は、図 13に示した概略的な等価回路図における n=k=4の場合について、対応する平面図を例示したものである。前述したように、第 1の実施の形態の発光素子アレイチップ 1との違いは、本実施の形態では発光素子ブロック Bを設けていない点にあるので、図 6に示す第 1の実施の形態の発光素子アレイチップ 1と共通する部分については同じ参照符号を付して説明を省略する。なお、図 13は、各発光用サイリスタ Tの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ 2の平面を示し、ゲート横配線 GH1〜GH4、セレクト信号伝送路 CSL、セット信号伝送路 11、発光用サイリスタ丁、スィッチ用サイリスタ3、プルアップ抵抗 R P、および選択用サイリスタ Uは、図解を容易にするため斜線を付して示されている。発光素子アレイチップ 2に含まれる複数の発光用サイリスタ Tは、相互に間隔 W1をあけて等間隔に配列され、かつ直線状に配列されている。以後、各発光用サイリスタ Tの配列方向 Xを、単に配列方向 Xと記載する場合がある。各発光用サイリスタ丁の光の出射方向に沿う方向を厚み方向 Zとし、前記配列方向 Xおよび厚み方向 Zに垂直な方向を幅方向 Yとする。

本実施の形態では、発光素子ブロック Bを設けていないので、発光用サイリスタ丁のアノード aと発光信号用ボンディングパッド Aとが 1対 1で電気的に接続される。発光用サイリスタ Tのアノード aと発光信号用ボンディングパッド Aとを電気的に接続する接続部 60は、アノード aとボンディングパッド Aと一体に形成される。また、本実施の形態では、ボンディングパッドは、配列方向 Xに沿って配置され、発光用サイリスタ Tを挟んでゲート横配線 GHと反対側に設置される。

各ゲート横配線 GHは、発光素子アレイチップ 1に沿って配列方向 Xに、発光素子アレイチップ 1の配列方向 Xの一端部から他端部間にわたつて延びる。各ゲート横配線 GHは、幅方向 Yに間隔をあけて配列される。本実施の形態では、発光用サイリスタ Tに離反する側から、 1番目のゲート横配線 GH1、 2番目のゲート横配線 GH2、… 、 n番目のゲート横配線 GHnの順番に配列される。さら〖こ、本実施の形態では、セレタト信号をスィッチ用サイリスタ Sのゲート電極 dに供給するためのセレクト信号伝送路 CSLがゲート横配線 GH1と平行に、発光用サイリスタ Tと離反する側に配置される。スィッチ用サイリスタ Sは、配列方向 Xに沿って配置され、ゲート横配線 GHを挟んで発光用サイリスタ Tと反対側に設置される。さらにスィッチ用サイリスタ Sのアノード c とゲート信号用ボンディングパッド Gとが 1対 1で電気的に接続される。スィッチ用サイリスタ Sのアノード aとボンディングパッド Gとを電気的に接続する接続部 122は、ァノード aとゲート信号用ボンディングパッド Gと一体に形成される。また、本実施の形態では、ゲート信号用ボンディングパッド Gは、配列方向 Xに沿って配置され、発光用サイリスタ Tを挟んでゲート横配線 GHと反対側に設置される。

選択用サイリスタ Uは配列方向 Xに沿って、セレクト信号伝送路 CSLとスィッチ用サイリスタ Sとの間に設置される。選択用サイリスタ Uの Nゲート電極 fとセレクト信号伝送路 CSLとの間に接続部 67が形成され、電気的に接続される。発光用サイリスタ Tの配列方向に沿う一方力も他方へ向力つて、発光用サイリスタ Τ 、スィッチ用サイリスタ Sおよび選択用サイリスタ Uに番号を 1番力 k番まで付すことにすれば、前記配列方向に沿う第 i (l≤i ≤k,図 14では k=4)番目の発光用サイ

16 16

リスタ Ti のゲート電極 bi と、第 i 番目のスィッチ用サイリスタ Si のゲート電極 diと、

16 16 16 16

第 i 番目の選択用サイリスタ Ui のアノード ei と、ゲート横配線 GHとのいずれ力とが

16 16 16

、接続部 121によって、電気的に接続される。接続部 121, 122は、他の部分で用いられる接続部 60, 67と同様に、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、金 (Au)、金とゲルマニウムとの合金 (AuGe)、金と亜鉛との合金 (AuZn)、ニッケル (Ni)およびアルミニウム (A1)などによって形成される。

プルアップ抵抗 RPは、スィッチ用サイリスタ Sを構成する半導体層の一部を用いて、スィッチ用サイリスタ Sと一体で形成される。スィッチ用サイリスタ Sのうちでプルアツプ抵抗 RPとして用いられる部分は、スィッチ用サイリスタ Sを挟んでゲート横配線 GH と離反する側である。

セット信号伝送路 11は、ゲート横配線 GHと平行に配線され、本実施の形態では、スィッチ用サイリスタ Sとゲート信号用ボンディングパッド Gとの間に配置される。セット信号伝送路 11の幅方向 Yの配置は、プルアップ抵抗 RPの配置と重なり合い、プルアップ抵抗 RPの、ゲート信号入力端子 G寄りの端部の近くに設置される。

また、好ましい構成として、スィッチ用サイリスタ Sおよび選択用サイリスタ Uの表面（基板と離反する側）を覆うように遮光手段として遮光膜 12を設けている。また、スイツチ用サイリスタ Sおよび選択用サイリスタ Uと発光用サイリスタ Tとをできるだけ遠ざけて配置することも有効であり、図 14の平面図で示すように、ゲート横配線 GHを跨いで一方側に発光用サイリスタ丁、他方側にスィッチ用サイリスタ Sおよび選択用サイリスタ Uを配置することも減光に効果がある。

図 15は図 14の切断面線 XV— XV力も見た第 2の実施形態の発光素子アレイチップ 2の基本的構成を示す一部の断面図であり、図 16は図 14の切断面線 XVI— XVI から見た第 2の実施形態の発光素子アレイチップ 2の基本的構成を示す一部の断面図である。第 2の実施形態の発光素子アレイチップ 2の基本的構成は、第 1の実施形態の発光素子アレイチップ 1についての図 8および図 9に示された基本的構成と同様であり、各層を構成する半導体材料、金属材料および絶縁材料などは同一であり、その製造方法も同一である。したがって、同じ構成の部分には同じ参照符号を付して重複する説明は省略する。

発光素子アレイチップ 2の製造方法および構成を概略的に述べると、発光用サイリスタ T、スィッチ用サイリスタ3、選択用サイリスタ U、およびプルアップ抵抗 RPを構成する各半導体層 22〜25, 32〜35, 42〜45, 52〜54およびォーミックコンタクト層 2 7, 37, 47は、同一の製膜工程で同時に形成される。基板 21には、 N型の半導体基板が用いられ、基板 21の一表面に、 N型の第 1半導体層 22, 32, 42, 52、 P型の第 2半導体層 23, 33, 43, 53, N型の第 3半導体層 24, 34, 44, 54, P型の第 4半導体層 25, 35, 45、および P型のォーミックコンタクト層 27, 37, 47力形成される。基板 21の他表面には全面に裏面電極 26が形成され、発光用サイリスタ Tおよびスイツチ用サイリスタのカソードとして用いられる。フォトリソグラフィを用いたパターユングとエッチングとによって、各素子の形状が規定される。さらに、ゲート横配線 GHおよびセレクト信号伝送路 CSLと接続するための被接続部 101, 102, 108を形成するために、半導体層の一部がエッチングされる。各素子の表面および各素子間を電気的に絶縁するための絶縁層 28はスピンコーティングを利用して形成される。ゲート横配線 GHおよびセレクト信号伝送路 CSLが形成された後、さらに絶縁層 103が形成される。その後、貫通孔 29, 104〜107,109〜111が必要な部分に形成され、電気的に接続するための接続部 60, 67, 121, 122、アノード a, cおよびボンディングパッド A , Gが形成される。最後に、選択用サイリスタ11、スィッチ用サイリスタ Sおよびプルアツプ抵抗 RPを覆う遮光膜 12が形成される。

なお、本実施の形態では、セット信号伝送路 11の形成方法が、第 1の発光素子ァレイチップ 1につ、ての実施の形態と異なって!/、る。セット信号伝送路 11を形成する前に、プルアップ抵抗 RPを構成する第 3半導体層 34に積層される絶縁層 28に貫通孔 112が形成され、形成された貫通孔 112にセット信号伝送路 11の一部が積層されるように、セット信号伝送路 11が配置される。セット信号伝送路 11が形成された後に、その表面が絶縁層 103で覆われることで、スィッチ用サイリスタ Sとゲート信号用ボンデイングパッド Gとの接続部 122との電気的な絶縁が保たれる。

図 17は、本発明の発光素子アレイの第 3の実施の形態としての発光素子アレイチップ 3を示す概略的な等価回路図である。

図 17に示した第 3の実施の形態の発光素子アレイチップ 3は、図 1に示した第 1の実施の形態の発光素子アレイチップ 1および図 13に示した第 2の実施の形態の発光素子アレイチップ 2と異なり、発光サイリスタを用いずにスィッチ部および発光素子を構成したものである。スィッチ部および発光素子の構成以外の部分については、図 1 3と同様であるので、同じ参照符号を付して説明を省略する。

図 17に示した第 3の実施の形態の発光素子アレイチップは、 n個のスィッチ部と k個の発光素子を含んで構成される。図 13では、 n=k=4の場合を例示している。以下、図 13で示した n=k=4の場合について記載するが、一般的な場合と回路動作は同様である。

発光素子は電界効果トランジスタ FET1〜FET4と発光ダイオード LED1〜LED4 を含んで構成される。電界効果トランジスタはソース電極、ドレイン電極、ゲート電極を有し、ダイオードのアノードと電界効果トランジスタのソース電極とが接続される。ダィオードの力ソードは共通の電極として接地される。電界効果トランジスタの各ドレイン電極 α 1〜ひ 4は前記第 3電極に対応し、各発光信号入力端子 Α1〜Α4と個別に接続される。電界効果トランジスタの各ゲート電極 j8 I〜j8 4は前記第 2制御電極に対応し、各ゲート横配線 GH1〜GH4のいずれかに接続される。なお、電界効果トランジスタのドレイン電極とダイオードの力ソードを接続してもよ、。この場合はダイォードのアノードが共通の電極として接地され、電界効果トランジスタの各ソース電極が前記第 3電極に対応する。

スィッチ部は、 2入力の論理積を出力するスィッチ部としての AND回路素子 AND1 〜AND4であり、たとえば NAND回路素子と NOT回路素子とを組み合わせた回路により構成することができる。 AND回路素子 AND1〜AND4の一方の入力端子 γ 1 〜 γ 4はゲート信号入力端子 G1〜G4と個別に接続され、前記第 2電極に対応する。 AND回路素子の他方の入力端子 δ 1〜 δ 4は共通のセレクト信号入力端子 CSG と接続され、前記第 1電極に対応する。 AND回路素子の出力端子 ε 1〜 ε 4はゲート横配線 GH1〜GH4と個別に接続され、前記第 1制御電極に対応する。

AND回路素子 AND 1〜 AND4は砒化ガリゥム（GaAs)製 MES— FET集積回路 ,シリコン (Si)製 TTL, CMOSなどの一般によく知られた論理回路（ロジック)で構成することができる。発光素子アレイチップ 3は、 GaAsまたは Si基板上にこのような論理回路、 LEDおよび電界効果トランジスタを形成することによって作製することができる。

次に、図 17に示した発光素子アレイチップ 3の動作について説明する。

図 17に示す発光素子アレイチップ 3は、セレクト信号入力端子 CSG力も真値 (ハイレベルの電圧）が入力され、 AND回路素子 AND1〜AND4の一方の入力端子（第 1電極に対応する） δ 1〜δ 4の電位カ、ィレベルのときに（セレクト状態にあるときに )、ゲート信号入力端子 G1〜G4からゲート信号が入力されると、 AND回路素子 AN D1〜AND4の出力端子 (第 1制御電極） ε 1〜 ε 4からハイレベルの信号を出力する。ゲート横配線 GH1〜GH4は、 AND回路素子 AND1〜AND4の出力端子（第 1 制御電極） ε 1〜 ε 4と個別に接続されているので、出力されたノヽィレベルの信号がゲート横配線 GH 1〜GH4を伝送し、ゲート横配線 GH 1〜GH4と接続されてヽる電界効果トランジスタ FET1〜FET4のゲート電極 j8 I〜j8 4に入力される。その状態で発光信号入力端子 A1〜A4からハイレベルの発光信号が入力されると、発光ダイォード LED1〜： LED4が発光する。

このように、スィッチ部として設けられた AND回路素子 AND1〜AND4力セレクト信号により選択された時間にのみゲート信号を発光ダイオード LED1〜LED4側に受け渡すように動作する。したがって、複数の発光素子アレイチップ 3を用いて発光装置を構成する場合に、複数の発光素子アレイチップ 3ごとに駆動用 ICを接続せずとも、駆動用 IC、ならびに駆動用 ICと発光信号入力端子 A1〜A4およびゲート信号入力端子 G1〜G4との配線を共用して時分割で駆動することができるので、少なヽ駆動用 IC数および配線数で時分割駆動する発光素子装置が実現できる。

図 18は、本発明の発光素子アレイの第 4の実施の形態としての発光素子アレイチップ 4を示す概略的な等価回路図である。図 1に示す第 1の実施の形態としての発光素子アレイチップ 1との構成上の違いは、図 6では、スィッチ用サイリスタ Sの個数が n = 5であり、したがって、ゲート横配線 GHの配線数もそれに等しぐ n= 5であるのに対し、発光素子ブロック Bを構成する発光用サイリスタ Tの個数は、それより 1少ない、 n— 1 =4であるという点である。さらに、ゲート横配線 GHと発光素子ブロック Bを構成する発光用サイリスタ Tとの接続に特徴がある。なお、その他の構成は共通であるので、共通する部分については同じ参照符号を付して、説明を省略する。

図 18において、発光用サイリスタ Tの配列方向 Xに沿って、スィッチ用サイリスタ Sに近接する側から離反する側に向かう方向を XI方向とし、その反対方向を X2方向とする。 XI方向と X2方向を合わせて X方向とする。ここで、 XI方向に向かって、発光素子ブロックに第 1番カゝら第 _m番まで番号を付し、さらに、各発光素子ブロックを構成する発光用サイリスタ Tに XI方向に順に第 1番力第 n—1番まで番号を付す。また、 n 本のゲート横配線 GHに予め定められた順番で第 1番カゝら第 n番まで番号を付す。本実施の形態では、奇数番目の発光素子ブロックでは、その発光素子ブロックにおける第 i (l≤i≤n— 1)番目の発光用サイリスタ Tと、第 j (l≤j≤n— 1)番目のゲー

1 1 1 1

ト横配線 GHjとが、 i =jを満たすように接続され、偶数番目の発光素子ブロックでは

1 1 1

、その発光素子ブロックにおける第 i (l≤i≤n— 1)

2 2 番目の発光用サイリスタ Tと、第 j

(2≤j≤n)番目のゲート横配線 GHjとが、 i +j =n+ lを満たすように接続される。

2 2 2 2 2

この場合、第 1番目のゲート横配線 GH1に接続された発光用サイリスタ Tの、 X方向に隣接する発光用サイリスタ Tは、第 2番目のゲート横配線 GH2に接続される。また、第 j (2≤j≤n—l)番目のゲート横配線 GHjに接続された発光用サイリスタ丁の

3 3 3

、x方向に隣接する発光用サイリスタ Tは、第 j—1番目または第 j + 1番目のいずれ

3 3

かのゲート横配線に接続される。また、第 _n番目のゲート横配線 GHnに接続された発光用サイリスタ Tの、 X方向に隣接する発光用サイリスタ Tは、第 n— 1番目のゲート横配線 GHn—lに接続される。したがって、選択状態にある発光素子アレイのスィッチ部にゲート信号 (第 2選択信号)を入力し、第 1番目のゲート横配線 GH1から第 n番目のゲート横配線 GHn— 1まで順番に時分割で制御信号を出力するとき、相互に隣接する発光用サイリスタ Tの発光するタイミングの時間的なずれを小さくすることができ、さらに隣接する発光用サイリスタ Tが同じ制御信号伝送路に接続されないので、相互に隣接する発光用サイリスタ Tが同時に発光してしまうことを抑制することができる。

これによつて本発明の発光素子アレイで構成した発光装置を、感光体ドラムを露光する露光装置として用いるとき、相互に隣接する発光用サイリスタ間における発光するタイミングが大きくずれてしまうことが抑制されることによって、感光体ドラムに露光される露光位置に不連続点が発生しない。さらに、相互に隣接する発光用サイリスタ τ が同時に発光することが防止されることによって、各発光用サイリスタ Τの発光した時の発熱のムラを抑制して、各発光用サイリスタ τの温度変化による発光特性を揃えることができ、さらに相互に隣接する発光用サイリスタ Τから発生する光が干渉することを防止することができるので、感光体ドラムを精度よく露光することができる。この結果、本発明の発光素子アレイを用いた画像形成装置において、優れた画像品質の記録画像を得ることができる。

図 19は、本発明の第 5の実施の形態としての発光素子アレイチップ 5を示す概略的な等価回路図である。図 20は、図 19に示す発光素子アレイチップ 5を示す概略的な等価回路図の一部である、発光用サイリスタ Tl、スィッチ用サイリスタ Sl、およびダイオード D1と配線との接続を示したものである。本発明の実施の形態の発光素子ァレィチップ 5は、前述の第 1の実施の形態の発光素子アレイチップ 1の選択用サイリスタ Uをダイオード Dに置換した構成である。またセット信号入力端子 CSAは、正の定電圧源 (Vcc)に接続される。すなわちセット信号は、時間に関して一定である。本発明の実施の形態の発光素子アレイチップ 5は、前述の第 1の実施の形態の発光素子ァレイチップ 1と同様であるので、対応する部分については同じ参照符号を付して説明を省略する。

スィッチ部は、 n個のスィッチ用サイリスタ Sl〜Snと、 n個のダイオード Dl〜Dnと、 n個のプルアップ抵抗 RPl〜RPnとを含む。本実施の形態では、 n=4である。以後ダイオード Dl〜Dnを総称する場合または不特定のものを指す場合、ダイオード Dと記載する場合がある。

本実施の形態のダイオード Dのアノード gl〜g4 (総称するときまたは不特定のものを指すときは単に gと記載する）は、前述の各実施の形態の選択用サイリスタ Uのァノード eに対応し、スィッチ用サイリスタ Sの Nゲート電極 dとプルアップ抵抗 RPの一端とに電気的に接続される。本実施の形態のダイオード Dの力ソード hi〜！ ι4 (総称するときまたは不特定のものを指すときは単に hと記載する）は、前述の各実施の形態の選択用サイリスタ Uの Nゲート電極 fに対応し、セレクト信号入力端子 CSGに接続されるダイオード Dは、選択用サイリスタ Uと異なりゲート電極 fがなぐアノード gと力ソード hとの電位差だけでオン状態とオフ状態とが切換わる。したがってセット信号を定電圧にしても、セレクト信号を与えることによってダイオード Dのオン状態とオフ状態とを切換えることができる。

図 21は、発光素子アレイチップ 5の基本的構成を示す一部の断面図である。本実施の形態の発光素子アレイチップ 5の平面図は、図 6に示す平面図と同様であり、図 21は、図 6の切断面線 IX— IXから見た発光素子アレイチップ 5の断面図に相当するダイオード Dは、選択用サイリスタ Uの第 3半導体層 44のプルアップ抵抗 RP寄りの端部に、選択用サイリスタ Uの第 4半導体層 45とォーミックコンタクト層 47とに変えて、金属層 81を積層した構成である。金属層 81は、たとえばチタン (Ti)力も成る。この金属層 81と、第 3半導体層 44とによって、ショットキーノリアダイオードが構成される図 21〖こ示すよう〖こ、プルアップ抵抗 RPと同様の理由で、ダイオード Dも遮光膜 12 で覆うことが好ましい。外部力もの入射光による電子 ·正孔対の励起によって、第 2半導体層 43と第 3半導体層 44との間の絶縁性が損なわれるのを防止するためである。図 22は、本発明の実施の一形態の発光装置 82を模式的に示すブロック回路図である。本実施の形態の発光装置 82は、前述の第 1の実施の形態の発光装置 10と同様の構成であるので、対応する部分については同じ参照符号を付して説明を省略する。

本実施の形態の発光装置 82は、前述の第 1の実施の形態の発光装置 10のセット信号駆動 IC136からのセット信号を、正の電圧源 (Vcc)に置換し、前述の第 1の実施の形態の発光装置 10の発光素子アレイチップ 1を、本実施の形態の発光素子ァレイチップ 5に置換した構成である。

図 23は、発光装置 82の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。本実施の形態の発光装置 82は、前述の実施の形態の発光装置 10の選択用サイリスタ Uをダィオード Dに置換したので、セット信号を与えなくても、セレクト信号のみによってダイオード Dのオン状態とオフ状態とを切換えることができる。

本実施の形態の発光装置 82は、時刻 tl〜時刻 tl4までは、前述の実施の形態の発光装置 10と同じ動作をする。時刻 tl5で、第 1番目のアレイチップ L1のセレクト信号入力端子 CSG1に入力されるセレクト信号がハイ (H)レベルに戻るので、第 1番目のアレイチップ L1の選択状態が終了する。同時に、時刻 tl5において第 2番目のァレイチップ L2のセレクト信号入力端子 CSG2に入力されるセレクト信号がロー (L)レベルになるので、第 2番目のアレイチップ L2が選択状態になる。

このように、セレクト信号を第 1番目のアレイチップ力も順番に与え、順番にアレイチップを選択状態にすることで、アレイチップ Lごとの時分割駆動が可能となる。さらに、ゲート信号が、第 1番目のスィッチ用サイリスタカも順番に与えられることで、アレイチップの中での時分割駆動が可能になる。また本実施の形態の発光素子アレイチップ 5では、セット信号を与える必要がなくなるので、セット信号駆動 IC 136が必要なくなり、装置の構成が簡易になる。

図 24は、本発明の発光素子アレイの第 6の実施の形態としての発光素子アレイチップ 6を示す概略的な等価回路図である。本実施の形態の発光素子アレイチップ 6 は、前述の図 13に示す第 2の実施の形態の発光素子アレイチップ 2の選択用サイリスタ Uをダイオード Dに置換した構成である。またセット信号入力端子 CSAは、正の定電圧源 (Vcc)に接続される。すなわちセット信号は、時間に関して一定である。ダィオード Dのアノードおよび力ソードの接続関係は、前述の図 19に示す第 5の実施の形態の発光素子アレイチップ 5と同じであるので、説明を省略する。このように選択用サイリスタ Uをダイオード Dに置換した場合であっても、前述の第 2の実施の形態の発光素子アレイチップ 2と同様に、セレクト信号によって選択した発光素子アレイチップ 2内の全ての発光サイリスタを選択的に発光させることができる。また本実施の形態の発光素子アレイチップ 6では、セット信号を与える必要がなくなるので、セット信号駆動 IC136が必要なくなり、装置の構成が簡易になる。

図 25は、本発明の発光素子アレイの第 7の実施の形態としての発光素子アレイチップ 7を示す概略的な等価回路図である。本実施の形態の発光素子アレイチップ 6 は、前述の図 13に示す第 4の実施の形態の発光素子アレイチップ 4の選択用サイリスタ Uをダイオード Dに置換した構成である。またセット信号入力端子 CSAは、正の定電圧源 (Vcc)に接続される。すなわちセット信号は、時間に関して一定である。ダィオード Dのアノードおよび力ソードの接続関係は、前述の図 19に示す第 5の実施の形態の発光素子アレイチップ 5と同じであるので、説明を省略する。

本実施の形態の発光素子アレイチップ 7においても前述した第 4の実施の形態の発光素子アレイチップ 4と同様に、本実施の形態の発光素子アレイで構成した発光装置を、感光体ドラムを露光する露光装置として用いるとき、相互に隣接する発光用サイリスタ間における発光するタイミングが大きくずれてしまうことが抑制される。これによって、感光体ドラムに露光される露光位置に不連続点が発生しない。さらに、相互に隣接する発光用サイリスタ Tが同時に発光することが防止されることによって、各発光用サイリスタ Tの発光した時の発熱のムラを抑制して、各発光用サイリスタ Tの温度変化による発光特性を揃えることができ、さらに相互に隣接する発光用サイリスタ T 力発生する光が干渉することを防止することができるので、感光体ドラムを精度よく露光することができる。この結果、本発明の発光素子アレイを用いた画像形成装置にぉ、て、優れた画像品質の記録画像を得ることができる。

図 26は、本発明の発光装置の他の実施の形態を模式的に示すブロック回路図である。図 26に示した発光装置 140と図 22に示した発光装置 82とで異なる点は、発光信号駆動 ICを 2個使用することで、たとえば画像形成装置に用いたときに発光による感光体ドラムへの書き込み速度を向上させる点にある。図 22と図 26で共通する部分には同じ参照符号を付し、説明を省略する。

本実施の形態の発光装置 140は、複数の発光素子アレイチップ LI, L2, · ··, Lp — 1, Lp (記号 pは正の偶数）と、前記発光素子アレイチップ l〜Lpの駆動回路として、発光信号を供給する第 1発光信号駆動 IC (Integrated Circuit) 133aおよび第 2発光信号駆動 IC133bと、ゲート信号を供給するゲート信号駆動 IC134と、セレ外信号を供給するセレクト信号駆動 IC135とを含んで構成される。各アレイチップ Lは、配列方向 Xに沿って発光素子 Tがー列に配列されて、各発光素子 Tからの光の出射方向を揃えて回路基板に実装される。各駆動 ICは前述した制御手段 96に基づいて、画像情報を出力する。本実施の形態では各アレイチップ Lには、図 1に示す第 1の実施の形態の発光素子アレイチップ 1を用いる。

第 1発光信号駆動 IC133aおよび第 2発光信号駆動 IC133bは、各アレイチップ L の発光信号用ボンディングパッド Al〜Amと同数 (m個）の発光信号出力端子ぇ1〜 λ mをそれぞれ有する。配列方向 Xの一方力他方へ各アレイチップ Lに番号を付すと、第 1番目〜第 pZ2番目までのアレイチップの発光信号用ボンディングパッド A は第 1発光信号駆動 IC133aの発光信号出力端子 λに接続される。第 ρΖ2+ 1番目から第 ρ番目までのアレイチップ Lの発光信号用ボンディングパッド Αは第 2発光信号駆動 ICに接続される。具体的には、発光信号出力端子 λ 1〜え mに第 1番から第 m番まで順番に番号を付すと、第 1番目から第 pZ2番目までのアレイチップにっヽて、それぞれの第 i (l≤i ≤m)番目の発光信号用ボンディングパッド Ai 同士が電

12 12 12 気的に接続され、さらに第 1発光信号駆動 IC133aの第 i番目の発光信号出力端子

12

λ i に電気的に接続される。また、第 pZ2+ 1番目から第 p番目までのアレイチップ

12

について、それぞれの第 i (l≤i ≤m)番目の発光信号用ボンディングパッド Ai 同

13 13 13 士が電気的に接続され、さらに第 1発光信号駆動 IC133aの第 i 番目の発光信号出

13

力端子え i に電気的に接続される。

13

ゲート信号駆動 IC 134は各アレイチップ Lのゲート信号用ボンディングパッド G 1〜 G4と同数 (4個）のゲート信号出力端子 1〜 4を有する。各ゲート信号用ボンディングパッド Gとゲート信号出力端子； zとの接続は、異なるアレイチップ間で配線を共用して接続される。本実施の形態の場合には、各アレイチップ Lを構成する発光素子 Tの配列方向 Xに沿う一方力も他方に向力つて、ゲート信号用ボンディングパッド G1 〜G4に第 1番力第 4番まで番号を付し、またゲート信号出力端子; z 1〜 4に第 1 番力第 4番まで番号を付すと、 p個のアレイチップそれぞれの第 i (l≤i ≤4)番目

13 13 のゲート信号用ボンディングパッド Gi 同士が電気的に接続され、さらに第 i番目のゲート信号出力端子； z i に電気的に接続される。

13

セレクト信号駆動 IC135は、アレイチップ Lの半数 (p/2個）のセレクト信号出力端子 V 1〜 V pZ2を有する。各セレクト信号用ボンディングパッド CSGとゲート信号出力端子との接続は、 1個のセレクト信号出力端子 Vと、 2個のアレイチップ Lのセレタト信号用ボンディングパッド CSGとが接続される。具体的には、各アレイチップ Lを構成する発光素子 Tの配列方向 Xに沿う一方力も他方に向かって、各アレイチップに第 1番から第 P番まで番号を付し、またセレクト信号出力端子 V 1〜 V pZ2に第 1番から第 pZ2番まで番号を付すと、第 i (

14 1≤ i ≤

14 pZ2)番目のアレイチップ Lのセレクト信号用ボンディングパッド CSGi と、第

14 pZ2+i 番目のアレイチップ Lのセレクト信

14

号用ボンディングパッド CSGpZ2+i とが接続され、さらに第 i 番目のセレクト信号

14 14

出力端子 v i とが電気的に接続される。

14

前述したように、 1つのセレクト信号出力端子 Vが 2つのアレイチップ Lのセレクト信号用ボンディングパッド CSGに接続されるので、セレクト信号駆動 IC135は、 1度に 2 つのアレイチップ Lのセレクト信号用ボンディングパッド CSGにセレクト信号を出力して、 2つのアレイチップ Lを同時にセレクト状態にする。セレクト状態にあるアレイチップ Lの一方は第 1番目から第 pZ2番目のものであり、そのアレイチップの発光信号は第 1発光信号駆動 IC133aから与えられ、他方は第 pZ2+ 1番目から第 p番目のものであり、そのアレイチップ Lの発光信号は第 2発光信号駆動 IC133bから与えられる。このようにすれば、第 1番目から第 pZ2番目の群と、第 pZ2 + 1番目から第 p番目までの群とを同時に駆動することができ、図 1の場合に比べて 2倍の速度で発光による画像情報の書き込みなどを行うことができる。

図 27は、本発明の第 8の実施の形態としての発光素子アレイチップ 8を示す概略的な等価回路図である。第 8の実施の形態の発光素子アレイチップ 8は、図 1に示す第 1の実施の形態の発光素子アレイチップ 1のスィッチ部同士の接続について変更を加えるものであるので、対応する部分にっ、ては図 1に示す発光素子アレイチップ 1 と同じ参照符号を付して詳細な説明を省略する。

図 27に示す本実施の形態の発光素子アレイチップ 8では、 n (nは 3以上の整数)個のスィッチ部が M (Mは 2以上の整数)個のスィッチ群に分割され、各スィッチ群に N ( Nは 2以上の整数)個のスィッチ部が同数で含まれている。図 27では、 n= 32、 M = 16、 N = 2の場合を示している。各スィッチ部が、プルアップ抵抗 RPとスィッチ用サイリスタ Sと選択用サイリスタ Uとを含んで構成されてヽる点は、図 1に示す第 1の実施の形態の発光素子アレイチップ 1と同様であり、図 27では、このような構成のスィッチ部を 2個ずつ組み合わせて、各スィッチ群が構成されている。たとえば、第 1番目のスィツチ群は、第 1番目のスィッチ部を構成するプルアップ抵抗 RP1、スィッチ用サイリスタ S1および選択用サイリスタ Ul、ならびに第 2番目のスィッチ部を構成するプルアツプ抵抗 RP2、スィッチ用サイリスタ S 2および選択用サイリスタ U2を含む。第 i (i は 1

20 20

≤i ≤Mを満たす整数)番目のスィッチ群は、第（2i —1)番目のスィッチ部を構成

20 20

するプルアップ抵抗 RP2i — 1、スィッチ用サイリスタ S2i — 1および選択用サイリス

20 20

タ U2i — 1、ならびに第 2i 番目のスィッチ部を構成するプルアップ抵抗 RP2i 、ス

20 20 20 イッチ用サイリスタ S2i および選択用サイリスタ U2i を含むことになる。

20 20

また本実施の形態の発光素子アレイチップ 8では、ゲート信号入力端子 G1〜G16 は、スィッチ群と同数の M (本実施の形態では M= 16)個設けられている。そして、各スィッチ群を構成するスィッチ用サイリスタ Sのアノード cは、電流制限抵抗 RIを介して相互に電気的に接続され、対応するゲート信号入力端子 Gと接続される。たとえば、第 i (i は l≤i ≤Mを満たす整数)番目のスィッチ群を構成する第 2i — 1番目およ

20 20 20 20

び第 2i 番目のスィッチ用サイリスタ S2i - 1, S2i のアノード c2i - 1, c2i が電流

20 20 20 20 20 制限抵抗 RI2i - 1, RI2i の一端にそれぞれ接続され、 2個の電流制限抵抗 RI2i

20 20 20

- 1, RI2i の他端が第 i 番目のゲート信号入力端子 Gi に共に接続される。

20 20 20

また本実施の形態では、セレクト信号入力端子 CSG1, CSG2 (総称するときまたは不特定のものを指すときは CSGと記載する）は、各スィッチ群を構成するスィッチ部と同数の N (本実施の形態では N= 2)個が設けられている。そして、各スィッチ群を構成する 2個の選択用サイリスタ Uのゲート電極 fの一方が第 1番目のセレクト信号入力端子 CSG1と接続され、他方が第 2番目のセレクト信号入力端子 CSG2と接続される。たとえば図 27で、第 i (i は l≤i ≤Mを満たす整数)番目のスィッチ群を構成する

20 20 20

第 2i — 1番目の選択用サイリスタ U2i — 1のゲート電極 f2i —1が、第 1番目のセレ

20 20 20

タト信号入力端子 CSG1と接続され、第 2i 番目の選択用サイリスタ U2i のゲート電極 f2i 力第 2番目のセレクト信号入力端子 CSG2と接続される。

20

上記のように接続すれば、 n (本実施の形態では n= 32)個のスィッチ用サイリスタ S のうち、奇数番目である第 2i — l (i は l≤i ≤Mを満たす整数)番目のスィッチ用

20 20 20

サイリスタ S2i — 1をオン状態に遷移させるためには、そのスィッチ用サイリスタ S2i

20 20 1の属するスィッチ群に対応する第 i 番目のゲート信号入力端子 Gi にハイレベル

20 20

のゲート信号を入力するとともに、そのスィッチ用サイリスタに対応する第 1番目のセレクト信号入力端子 CSG1にローレベルのセレクト信号を入力する。また、偶数番目である第 2i (i は l≤i ≤Mを満たす整数)番目のスィッチ用サイリスタ S2i をオン

20 20 20 20 状態に遷移させるためには、そのスィッチ用サイリスタ S2i の属するスィッチ群に対

20

応する第 i 番目のゲート信号入力端子 Gi にハイレベルのゲート信号を入力するとと

20 20

もに、そのスィッチ用サイリスタに対応する第 2番目のセレクト信号入力端子 CSG2にローレベルのセレクト信号を入力することになる。したがって、 N (本実施の形態では N = 2)個のセレクト信号入力端子 CSGに順番に時分割でローレベルのセレクト信号を入力するとともに、 M (本実施の形態では M= 16)個のゲート信号入力端子 Gに順番に時分割でノヽィレベルのゲート信号を入力することによってスィッチ用サイリスタ S を予め定める順番でオン状態に遷移させることができる。

上記の結果、本実施の形態の発光素子アレイチップ 8では、第 1の実施の形態の発光素子アレイチップ 1に比べて、セレクト信号入力端子 CSGを 1個増やして 2個にすることによって、ゲート信号入力端子 Gをスィッチ用サイリスタと同数の 32個からその半分の 16個に減少させることが可能になっている。このようにボンディングパッド数を削減させた結果、本実施の形態は、発光用サイリスタ Tの高密度化が可能になると Vヽぅ優れた作用効果を奏する。

具体例を用いて、本実施の形態の効果について説明する。たとえば、スィッチ用サイリスタの個数 nが 32であり、発光素子ブロックの個数 mが 24であり、各発光素子ブロックが 32個の発光用サイリスタ Tによって構成される発光素子アレイチップを例にする。この発光素子アレイチップには 24 X 32 = 768個の発光用サイリスタ Tが存在する。この発光素子アレイチップを用いて、 2400dpi (ドットパーインチ）の発光装置を実現するためには、 1チップあたりの発光素子アレイチップの発光用サイリスタ Tの配列方向 Xの長さは、約 8. 1mmになる。

第 1の実施の形態の発光素子アレイチップ 1のようにスィッチ群を用いない場合には、ゲート信号入力端子用に 32個、セレクト信号入力端子用に 1個、セット信号入力端子用に 1個、発光信号入力端子用に 24個のボンディングパッドが必要になるので、チップ全体で 58個のボンディングパッドが必要になる。この場合、ボンディングパッドを発光用サイリスタ Tの配列方向に沿って並べるとすると、ボンディングパッドのパッドピッチは 137 mになる。したがって、ワイヤボンディングが可能な最小限のボンデイングパッドの大きさが 100 m角程度であるとすれば、第 1の実施の形態の発光素子アレイチップ 1のようにボンディングパッド間にスィッチ用サイリスタ Sなどを配置することが困難になる。

一方、本実施の形態の発光素子アレイチップ 8では、ゲート信号用入力端子用のボンデイングパッド数が 16個に半減し、セレクト信号入力端子は 2個に増加する。この結果、必要なボンディングパッド数は 43個となり、ボンディングパッドのパッドピッチは 184 ^ mとなるので、ボンディングパッド間にスィッチ用サイリスタ Sなどを配置することが可能になり、小形で高精細な発光装置が実現できることになる。

図 28は、第 8の実施の形態の発光素子アレイチップ 8の基本構成を示す一部の平面図である。同図は、図 27に示した概略的な等価回路図に対応する平面図を示したものである。前述したように、第 1の実施の形態の発光素子アレイチップ 1との違いは、 n個のスィッチ部を各 2個のスィッチ部によって構成されるスィッチ群に分割し、各スィッチ群とゲート信号入力端子 Gおよびセレクト信号入力端子 CSGとの接続関係を変更した点にある。また、図 28では n= 32の場合を例示しているので、各発光素子ブロック Bに含まれる発光用サイリスタ Tの個数、ゲート横配線 GHの本数は 32に変更されている。その他の点については、図 6に示す第 1の実施の形態の発光素子ァレイチップ 1と同様であるので、共通する部分については同じ参照符号を付して説明を省略する。なお、図 28は、各発光用サイリスタ Tの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ 8の平面図を示し、ゲート横配線 GH1〜 GH32、セレクト信号伝送路 CSLa, CSLb、セット信号伝送路 11、発光用サイリスタ T、スィッチ用サイリスタ3、プルアップ抵抗 RP、選択用サイリスタ11、セレクト信号用ボンディングパッド CSG1、およびセット信号用ボンディングパッド CSAは、図解を容易にするため斜線を付して示されて、る。

本実施の形態と第 1の実施の形態との具体的な相違点について説明すると、図 6に示す第 1の実施の形態の発光素子アレイチップ 1では、セレクト信号をスィッチ用サイリスタ Sに供給するための 1本のセレクト信号伝送路 CSLが設けられているのに対して、図 28に示す本実施の形態の発光素子アレイチップ 8では、 2本のセレクト信号伝送路 CSLa, CSLbがゲート横配線 GH1と平行にゲート横配線 GH1に隣接して設けられている。ここで、第 1番目のセレクト信号伝送路 CSLaは第 1番目の接続部 75aを介して第 1番目のセレクト信号用ボンディングパッド CSG1と電気的に接続される。第 2番目のセレクト信号伝送路 CSLbについても同様である（図示省略)。

また、図 6に示す第 1の実施の形態の発光素子アレイチップ 1では、プルアップ抵抗 RP、スィッチ用サイリスタ Sおよび選択用サイリスタ Uは、それぞれのゲート信号用ボンデイングパッド G毎に各 1個ずつ設けられているのに対して、図 28に示す本実施の形態では、各ゲート信号用ボンディングパッド G毎に、配列方向 Xに沿った両側に各 2個ずつ設けられている。

図 28に示す第 1番目のゲート信号用ボンディングパッド G1を例にして具体的な接続関係に説明する。

先ず、第 1番目および第 2番目のスィッチ用サイリスタ SI, S2の各アノード cl, c2 は、第 1番目のゲート信号用ボンディングパッド G1と一体で形成されることによって相互に電気的に接続される。

また、第 1番目および第 2番目のスィッチ用サイリスタ SI, S2のゲート電極 dl, d2 は、第 3半導体層 34によって構成されている。このうち、第 1番目のスィッチ用サイリスタ S1のゲート電極 dlは、第 1番目の選択用サイリスタ U1のアノード elと接続部 65a を介して接続され、第 1番目のゲート横配線 GH1とは接続部 66aを介して接続される。接続部 65a, 66aと第 1番目の選択用サイリスタ U1のアノード elとが一体で形成される。同様に、第 2番目のスィッチ用サイリスタ S2のゲート電極 d2は、第 2番目の選択用サイリスタ U2のアノード e2と接続部 65bを介して接続され、第 2番目のゲート横配線 GH2とは接続部 66bを介して接続される。接続部 65b, 66bと第 2番目の選択用サイリスタ U2のアノード e2とが一体で形成される。

さらに、第 1番目の選択用サイリスタ U1の第 3半導体層 34はゲート電極 flを構成し、接続部 67aを介して第 1番目のセレクト信号伝送路 CSLaと接続される。同様に、第 2番目の選択用サイリスタ U2の第 3半導体層 34はゲート電極 f2を構成し、接続部 67 bを介して第 2番目のセレクト信号伝送路 CSLbと接続される。また、第 1番目および第 2番目のスィッチ用サイリスタ SI, S2の第 3半導体層 34は、ゲート横配線 GH1とは離反する方向に延び、それぞれプルアップ抵抗 RP1, RP2として機能する。これらプルアップ抵抗 RP1, RP2としての第 3半導体層 34は、そのセット信号伝送路 11寄りの端部がセット信号伝送路 11と接続部 68a, 68bを介してそれぞれ接続される。本実施の形態の発光素子アレイチップ 8の具体的なチップの断面構造、各半導体層の材料、および製造方法は、第 1の実施の形態と同様であり、図 7〜図 9に関連して説明したので、具体的な説明を省略する。

図 29は、図 27および図 28に示す第 8の実施の形態の発光素子アレイチップ 8を用いた発光装置 83を模式的に示すブロック回路図である。図 10に示す第 1の実施の形態の発光素子アレイチップ 1を用いた発光装置 10との違いは、各発光素子アレイチップ Lは、 2個のセレクト信号用ボンディングパッド CSGと、 16個のゲート信号入力端子 Gが設けられている点、さらに、 16個のゲート信号出力端子; zを有するゲート信号駆動 IC137、 2p個のセレクト信号出力端子 Vを有するセレクト信号駆動 IC138が用いられている点にある。その他の点については、図 10に示す発光装置 10と同様であるので、共通する部分については同じ参照符号を付して説明を省略する。

ゲート信号駆動 IC137の各ゲート信号出力端子； zは、各アレイチップ Lの対応するゲート信号用ボンディングパッド Gと個別に接続されるとともに、各アレイチップ Lの対応するゲート信号用ボンディングパッド同士は相互に接続される。この点については、図 10に示す発光装置 10と同様である。一方、セレクト信号用ボンディングパッド CS Gは各アレイチップ Lに 2個ずつ設けられて、るので、発光装置全体では 2p個ある。この 2p個のセレクト信号用ボンディングパッド CSGと、セレクト信号駆動 IC138の 2p 個のセレクト信号出力端子 Vとが、 1対 1で接続される。したがって、セレクト信号用ボンデイングパッドには個別にセレクト信号を与えることができ、またゲート信号用ボンデイングパッド Gとゲート信号用駆動 IC137との配線は、アレイチップ L間で共用することができる。

図 30は、図 29に示す発光装置 83の動作を示すタイミングチャートである。横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。図 11では、発光信号駆動 IC130、ゲート信号駆動 IC137、セレクト信号駆動 IC 138、およびセット信号駆動 IC136のそれぞれの信号出力端子 (発光信号出力端子 λ、ゲート信号出力端子、セレ外信号出力端子 V、およびセット信号出力端子 η )から出力される電圧の波形が示されている。各出力波形の参照符号には、各信号出力端子と接続されるボンディングパッド (信号入力端子)の参照符号を用いる。ここで、各信号のハイ（Η)レベルおよびロー (L)レベルの大きさは図 11に示す発光装置 10についてのタイミングチャートと同様である。すなわち、発光信号駆動 IC130 は、ハイ（Η)レベルのとき 5mA、ロー（L)レベルのとき OmAの定電流を出力する。ゲート信号駆動 IC137は、ハイ（H)レベルのとき 5V、ロー（L)レベルのとき 0Vの定電圧を出力する。セレクト信号駆動 IC138は、ハイ（H)レベルのとき 5V、ロー（L)レべルのとき 0Vの定電圧を出力する。またセット信号駆動 IC136は、ハイ（H)レベルのとき 5V、ローレベル（L)のとき 0Vの定電圧を出力する。

図 30を用いて、発光装置 83の動作を時間の経過の順に説明する。時刻 tOでは、セレクト信号出力端子 Vの電圧はハイ（H)レベルであるので、どのアレイチップのスィッチ部も選択状態にない。時刻 tlで、第 1番目のアレイチップ L1の第 1番目のセレクト信号入力端子 CSG1に接続されるセレクト信号出力端子 v lの電圧をロー (L) レベルにすることで、第 1番目のアレイチップ L1の第 1番目のセレクト信号入力端子 CSG1と電気的に接続される奇数番目のスィッチ用サイリスタ Sのゲート電極 dの電位が PN接合の拡散電位にほぼ等しくなつてセレクト状態になる。時刻 t2で、各アレイチップ Lの第 1番目のゲート信号入力端子 G1にハイ (H)レベルの電圧が印加される。すると、選択状態にある第 1番目のアレイチップ L1の奇数番目のスィッチ用サイリスタ Sのうち、第 1番目のスィッチ用サイリスタ S1がスイッチングしてオン状態に遷移し、スイッチ用サイリスタ S1のゲート電極 dlの電位、およびそのゲート電極 dlに接続されたゲート横配線 GH1の電位がほぼローレベル (0V)になる。次に、時刻 t3で、各ァレィチップの発光信号入力端子 Al〜Amに発光信号が入力される。すると、第 1番目のアレイチップ L1のうちで、第 1番目のゲート横配線 GH1に接続された発光用サイリスタ Tが発光する。時刻 t4で発光信号出力端子 λの電圧がロー (L)レベルに戻るので消灯する。次に、時刻 t5で、第 1番目のゲート信号入力端子 G1に接続されるゲート信号出力端子； z 1の電圧がロー (L)レベルに戻り、第 2番目のゲート信号入力端子 G2に接続されるゲート信号出力端子 2の電圧がハイ (H)レベルになる。すると、選択状態にある第 1番目のアレイチップ L1のスィッチ用サイリスタ Sのうち第 3番目のスイッチ用サイリスタ S3がスイッチングしてオン状態に遷移する。時刻 t6〜t7では、再び各アレイチップの発光信号入力端子 Al〜Amに発光信号が入力される。すると、第 1番目のアレイチップ L1のうちで、第 3番目のゲート横配線 GH3に接続された発光用サイリスタ Tが発光する。以下、第 5番目、第 7番目 · · '順で奇数番目のゲート横配線 GHと接続された発光用サイリスタ Tが順番に発光する。時刻 t8では、最後の第 16番目のゲート信号入力端子 G16に接続されたゲート信号出力端子; z 16の電圧がハイ (H)レベルの状態で、各アレイチップの発光信号入力端子 Al〜Amに入力される発光信号出力端子 λの電圧がロー (L)レベルに戻るので、第 31番目のゲート横配線 GH31に接続された発光用サイリスタ Τが消灯する。次の時刻 t9では、第 16番目のゲート信号入力端子 G16に接続されたゲート信号出力端子； z 16の電圧がロー (L)レベルに戻る。この状態では、第 1番目のアレイチップ L1の全てのスィッチ用サイリスタ Sはオフ状態に遷移している力第 1番目のアレイチップ L1の奇数番目の選択用サイリスタ Uはオン状態のままである。そこで、奇数番目の選択用サイリスタ Uをオフ状態に戻すために、時刻 tlOでセット信号駆動 IC136をハイ（H)レベルからロー (L)レベルにする。この結果、第 1番目のアレイチップ L1の奇数番目の選択用サイリスタ Uがオフ状態に遷移する。次の時刻 ti lで、第 1番目のアレイチップ L1の第 1番目のセレクト信号入力端子 CSG1に接続されるセレクト信号出力端子 V 1の電圧をノヽィ (H)レベルに戻し、第 2番目のセレクト信号入力端子 CSG2に接続されるセレクト信号出力端子 V 2の電圧をロー (L)レベルにする。さらに時刻 tl2で、セット信号入力端子 CSAに接続されるセット信号出力端子 7?の電圧をハイ (H)レベルに戻すと、第 1番目のアレイチップ L1の第 2番目のセレクト信号入力端子 CSG2と接続される偶数番目の選択用サイリスタ Uがオン状態に遷移し、偶数番目のスィッチ用サイリスタ Sのゲート電極 dが PN接合の拡散電位にほぼ等しくなり選択状態になる。

以下、前述した奇数番目のスィッチ用サイリスタが選択状態になった場合と同様に、ゲート信号を各ゲート信号入力端子 Gに順番に与えることによって、第 1番目のァレィチップ L1のうち、偶数番目のゲート横配線 GHに接続される発光用サイリスタ Tを順番に点燈させることができる。たとえば、時刻 tl3で、第 1番目のゲート信号入力端子 G1に接続されるゲート信号出力端子 1の電圧がハイ (H)レベルになり、続く時刻 tl4で、各アレイチップの発光信号入力端子 Al〜Amに発光信号が入力される。すると、第 1番目のアレイチップ L1のうちで、第 2番目のゲート横配線 GH2に接続された発光用サイリスタ Tが発光する。さらに、第 2番目以降のアレイチップ Lも同様の動作が行われる。このように、セレクト信号、ゲート信号および発光信号を予め定める順番で与えることによって、発光装置 83の時分割駆動が可能になる。

図 30に関する以上の説明において、時刻 tl2で、セット信号出力端子 r?の電圧をハイ (H)レベルにしてから、時刻 tl3で、ゲート信号出力端子 1の電圧をハイ (H) レベルにし、続く時刻 tl4で、発光信号出力端子 λ 1の電圧をハイ (H)レベルにした。このように、セット信号出力端子 r?の電圧の立ち上がりを、ゲート信号出力端子； ζ および発光信号出力端子 λの立ち上がりよりも先行させる必要がある。

以上のように、第 8の実施の形態の発光素子アレイチップ 8によれば、前述した第 1 の実施の形態の発光素子アレイチップ 1の作用効果に加えて、各発光素子アレイチップ 8内の複数のスィッチ群で時分割駆動を行うので、ゲート信号を供給するゲート信号駆動 IC137の出力端子の数、およびゲート信号駆動 ICの出力端子; ζと各発光素子アレイチップ 8のゲート信号用ボンディングパッド Gとを接続する配線の数を減少させることができ、小型の発光装置を実現することができる。また、発光素子アレイチップ 8内のゲート信号用ボンディングパッド Gの個数も削減することができるので、発光用サイリスタ Τの高密度化が可能な小形の発光素子アレイを実現できる。

図 31は、本発明の第 9の実施の形態としての発光素子アレイチップ 9を示す概略的な等価回路図である。本実施の形態の発光素子アレイチップ 9は、前述の図 27に示す第 8の実施の形態の発光素子アレイチップ 8の選択用サイリスタ Uをダイオード Dに置換した構成である。ダイオード Dのアノード gは、前述の第 8の実施の形態の発光素子アレイチップ 8の選択用サイリスタ Uのアノード eに対応し、プルアップ抵抗 RPの一端と接続される。また、ダイオード Dの力ソード hは前述の第 8の実施の形態の発光素子アレイチップ 8の選択用サイリスタ Uのゲート電極 fに対応し、セレクト信号入力端子 CSGと接続される。本実施の形態では、奇数番目のダイオード Dの力ソード hは第 1番目のセレクト信号入力端子 CSG1と接続され、偶数番目のダイオード Dのカソード hは第 2番目のセレクト信号入力端子 CSG2と接続される。また、セット信号入力端子 CSAは、正の定電圧源 (Vcc)に接続される。すなわちセット信号は、時間に関して一定である。本実施の形態の発光素子アレイチップ 9は、前述の第 8の実施の形態の発光素子アレイチップ 8と同様であるので、対応する部分については同じ参照符号を付して説明を省略する。

図 19に示す第 5の実施の形態の発光素子アレイチップ 5に関連して述べたように、ダイオード Dは、選択用サイリスタ Uと異なりゲート電極がなぐアノード gと力ソード hとの電位差だけでオン状態とオフ状態とが切換わる。したがってセット信号を定電圧にしても、セレクト信号を与えることによってダイオード Dのオン状態とオフ状態とを切換えることができる。

図 32は、本発明の発光素子アレイの第 10の実施の形態としての発光素子アレイチップ 210を示す概略的な等価回路図である。第 10の実施の形態の発光素子アレイチップ 210は、図 1に示す第 1の実施の形態の発光素子アレイチップ 1に、トリガ信号を転送するための 1個の第 2スィッチ部を付加した構成である。その他の構成については、図 1に示す第 1の実施の形態の発光素子アレイチップ 1と同様であるので、共通する部分については同じ参照符号を付して、説明を省略する。

図 32において、第 2スィッチ部は、発光サイリスタカ成るクロック用サイリスタ CLと、発光サイリスタカ成るトリガ用サイリスタ TRと第 2プルアップ抵抗 RQとを含む。第 2 プルアップ抵抗 RQが前記第 2抵抗体に対応する。

第 2スィッチ部を構成するクロック用サイリスタ CLは、アノード rがクロック信号入力用のクロック信号入力端子 CLAに接続され、 Nゲート電極 Vがセレクト信号伝送路 CSL に接続され、力ソードが共通の電極として接地される。 Nゲート電極 Vを単にゲート電極 vと記載する場合がある。また第 2スィッチ部を構成するトリガ用サイリスタ TRは、ァノード qがトリガ信号出力用のトリガ信号出力端子 TRAに接続され、 Nゲート電極 wがセレクト信号伝送路 CSLに接続され、力ソードが共通の電極として接地される。 Nゲート電極 wを単にゲート電極 wと記載する場合がある。また第 2スィッチ部を構成する第 2プルアップ抵抗 RQは、その一端がセレクト信号伝送路 CSLに接続され、他端に正の電圧 Vccが印加される。ここで、セレクト信号伝送路 CSLは、前述した第 1選択信号としてのセレクト信号の伝送路として用いられるものであり、トリガ信号入力端子 T RGに接続される。トリガ信号入力端子 TRGは、入力トリガ信号の入力用として用いられる。

次に、図 32に示した発光素子アレイチップ 210の概略的な等価回路図の動作を説明する。発光素子アレイチップ 210の機能は、トリガ信号を転送する機能に関係する第 2スィッチ部と、各発光素子アレイ内での時分割駆動と発光に関係するスィッチ部および発光用サイリスタ Tとに分けることができる。スィッチ部と発光用サイリスタ丁の動作について、既に図 3〜図 5を参照して説明した。

以下、図 32に示す発光素子アレイチップ 210において、トリガ信号の転送に関連する第 2スィッチ部の具体的構成および動作について説明する。

図 33は、 4個以上の発光素子アレイチップ 210を一列に並べて発光装置を構成する場合に、各発光素子アレイチップ 210の第 2スィッチ部の接続関係を示す等価回路図である。図 33は図 32に示す等価回路図の一部を示すものであるので、対応する部分には同一の参照符号を付して説明を省略する。図 33では、発光素子アレイの配列方向に第 1番力順番に番号を付し、特定の順番の発光素子アレイについて示す場合には、参照符号の末尾に番号を付して区別するものとする。たとえば、配列方向順に第 i (i

17 17は自然数)番目の発光素子アレイチップ 1については、第 i

17番目のクロック用サイリスタ CLi と記載する。

17

図 33に示すように、 4個以上の発光素子アレイチップ 210を用いて発光装置を構成する場合には、複数のクロック信号伝送路を設けることによって、互いに隣接する発光素子アレイチップ 210に、異なったタイミングのクロック信号が入力されるように構成する。図 33には、 2本のクロック信号伝送路 CLL1, CLL2 (参照符号について、総称する場合、または不特定のものを示す場合には単に CLLと記載する）が設けられている場合を例示する。 2本のクロック信号伝送路 CLL1, CLL2にクロック信号を供給する駆動用 ICの出力端子 φ 1, φ 2からは、ハイ (H)レベルとロー (L)レベルが互いに反転した電圧が出力される。クロック信号出力端子 φ 1, φ 2の電圧がハイ (H )レベルのとき、クロック信号が供給されるということにする。クロック信号出力端子 φ 1 , φ 2には、負荷抵抗 RC1, RC2がそれぞれ接続され、この負荷抵抗 RC1, RC2を介してクロック信号が各発光素子アレイチップ 210のクロック用サイリスタ CLに供給される。ここで、第 1番目のクロック用サイリスタ CL1のアノード rlは第 1番目のクロック信号伝送路 CLL1に接続され、第 2番目のクロック用サイリスタ CL2のアノード r2は第 2番目のクロック信号伝送路 CLL2に接続される。同様に発光素子アレイの配列方向に沿って、奇数番目のクロック用サイリスタ CLは第 1番目のクロック信号伝送路 CLL 1に接続され、偶数番目のクロック用サイリスタ CLは第 2番目のクロック信号伝送路 C LL2に接続される。こうして、互いに隣接する発光素子アレイチップ 210のクロック用サイリスタ CLのアノード rは、それぞれ、異なるクロック信号伝送路 CLLに接続されて、異なるタイミングのクロック信号が与えられることになる。

また図 33に示すように、第 1番目のトリガ用サイリスタ TR1のアノード qlは、第 2番目のトリガ信号入力端子 TRG2に接続され、第 2番目のトリガ用サイリスタ TR2のァノード q2は第 3番目のトリガ信号入力端子 TRG3に接続される。以下同様に、互いに隣接する 2個の発光素子アレイチップ 210では、第 1番目の発光素子アレイチップ 21 0に近接する側のトリガ用サイリスタ TRのアノード qが、離反する側のトリガ信号入力端子 TRGに接続される。このように接続することによって、各発光素子アレイチップ 2 10のトリガ用サイリスタ TRのアノード qには、正の電圧 Vccが印加される。さらに、第 1 番目のトリガ信号入力端子 TRG1が第 1番目のトリガ用サイリスタ TR1の Nゲート電極 wlに接続され、第 2番目のトリガ信号入力端子 TRG2が第 1番目のトリガ用サイリスタ TR1のアノード qlに接続されているので、第 1番目のトリガ信号入力端子 TRG1と第 2番目のトリガ信号入力端子 TRG2とは、第 1番目のトリガ用サイリスタ TR1のアノード q 1と Nゲート電極 wlとによって構成される PN接合ダイオードを介して接続されることになる。同様に、第 2番目のトリガ信号入力端子 TRG2と第 3番目のトリガ信号入力端子 TRG3とは、第 2番目のトリガ用サイリスタ TR2のアノード q2と Nゲート電極 w2とによって構成される PN接合ダイオードによって接続される。このように、発光素子アレイチップ 210の配列方向順に第 i (i は自然数)番目のトリガ信号入力端子 TRGi は、

17 17 17 第 i 番目のトリガ用サイリスタ TRi のアノード qi と Nゲート電極 wi とによって構成さ

17 17 17 17

れる PN接合ダイオードを介して、第 i + 1番目のトリガ号入力端子 TRGi + 1と接続

17 17 されること〖こなる。

次に、図 33に示す等価回路図において、第 1番目の発光素子アレイチップ 210のトリガ信号入力端子に入力された入力トリガ信号が、発光素子アレイチップ 210の配列順に順次転送される原理について説明する。

図 34は、図 33に示す等価回路図の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は各端子の電圧または電流の大きさを表す。図 34では、各クロック信号伝送路 CLL1, CLL2を伝送するクロック信号を供給するための駆動用 ICの出力端子 φ ΐ, φ 2の電圧波形、第 1番目のトリガ信号入力端子 TR G1に入力トリガ信号を供給するための駆動用 ICの出力端子 φ Sの電圧波形、および第 1〜第 4番目の発光素子アレイチップ 210のトリガ信号入力端子 TRG1〜TRG 4における電圧波形を示す。クロック信号出力端子 φ 1, φ 2および入力トリガ信号出力端子 φ Sは、ハイ（H)レベルのとき 5Vの定電圧を出力し、ロー（L)レベルのとき OV の定電圧を出力する。

図 34を用いて、図 33に示す等価回路図の動作を時間の経過の順に説明する。時刻 tOでは、クロック信号出力端子 φ ΐ, φ 2はロー (L)レベルであり、入力トリガ信号出力端子 φ Sはハイ（Η)レベルであるので、いずれの発光素子アレイチップ 210のクロック用サイリスタ CLもオフ状態である。このとき、トリガ信号入力端子 TRG1〜TRG4 の電圧は、第 2プルアップ抵抗 RQの前記他端に印加される正の電圧 Vccに等しい。次の時刻 tlでは、第 1番目のクロック信号伝送路 CLL1にクロック信号を供給する出力端子 φ 1の電圧がハイ (H)レベルになるとともに、入力トリガ信号出力端子 φ S の電圧がロー（L)レベルになる。このとき、第 1番目のクロック用サイリスタ CL1のァノード rlにハイ（H)レベルの電圧が印加され、ゲート電極 vlにロー（レベル）の電圧が印加される。この状態は、クロック用サイリスタ CL1のアノード rlにクロック信号が入力され、ゲート電極 vlに入力トリガ信号が入力されていることに相当する。そうすると、第 1番目のクロック用サイリスタ CL1はオン状態に遷移するので、第 1番目のトリガ信号入力端子 TRG1の電位はほぼ OVになる。このとき、第 1番目の発光素子アレイチップ 210はセレクト状態にあるという。なお、第 1番目のトリガ用サイリスタ TR1のゲート電極 wlの電位もほぼ (損になるので、第 1番目のトリガ用サイリスタ TR1もオン状態に遷移する。また、第 1番目のクロック用サイリスタ CL1がオン状態になってアノード rl および力ソード間に主電流が流れるので、第 1番目のクロック信号出力端子 φ 1に接続された負荷抵抗 RC1に電圧降下が生じる。この結果、第 1番目のクロック信号伝送路 CLL1の電位は、第 1番目のクロック用サイリスタの駆動電圧のほぼ Vdに等しくなつている。

前述したように、第 2番目のトリガ信号入力端子 TRG2は、順方向にバイアスされた PN接合ダイオードを介して、第 1番目のトリガ信号入力端子 TRG2と接続されているので、その電位は PN接合の拡散電位 Vd (ほぼ 1. 5V)に等しくなる。さらに第 3番目のトリガ信号入力端子 TRG3の電位は、第 2番目のトリガ信号入力端子 TRG2の電位よりも PN接合の拡散電位 Vdだけ高くなるので、ほぼ 2 XVdに等しい電位になり、同様に第 4番目のトリガ信号入力端子 TRG4の電位はほぼ 3 XVdに等しくなる。無論、トリガ信号入力端子 TRGの電位は、前記正の電圧 Vccを超えることはない。本実施の形態では、 PN接合の拡散電位にほぼ等しい電位が入力トリガ信号および出力トリガ信号の電圧レベルに相当する。したがって、時刻 tlでは、第 1番目のトリガ用サイリスタ TR1のアノード qlから出力トリガ信号が出力され、第 2番目のクロック用サイリスタ CL2のゲート電極 v2に入力トリガ信号として入力された結果、トリガ信号が転送されたことになる。

次の時刻 t2では、第 2番目のクロック信号出力端子 φ 2の電圧がハイ (H)レベルになるとともに、入力トリガ信号出力端子 φ Sがハイ (H)レベルになる。このとき、第 1番目のクロック信号出力端子 φ 1の電圧はハイ (H)レベルのままであるので、第 1番目のクロック用サイリスタ CL1はオン状態を維持する。したがって、第 1番目のトリガ信号入力端子 TRG1の電位はほぼ OVのままである。一方、第 2番目のクロック用サイリスタ CL2は、アノード r2にハイ（H)レベルの電圧が印加され、ゲート電極 v2に PN接合の拡散電位 Vdにほぼ等しい電位が与えられているので、オン状態に遷移する。そうすると、第 2番目のトリガ信号入力端子 TRG2は、オン状態である第 2番目のクロック用サイリスタ CL2のゲート電極 v2と接続されているので、その電位はほぼ OVになる。また、第 3番目のトリガ信号入力端子 TRG3は、順方向にバイアスされた PN接合を介して第 2番目のトリガ信号入力端子 TRG2と接続されているので、その電位はほぼ Vdに等しい。また、第 4番目のトリガ信号入力端子 TRG4の電位は、ほぼ 2 XVdに等しい。時刻 t2では、第 2番目のクロック用サイリスタ CL2のアノード r2にクロック信号が入力され、ゲート電極 v2に入力トリガ信号が入力されて、クロック用サイリスタ CL2 がオン状態に遷移したことに相当する。

ここで、時刻 t2では、第 3番目のクロック用サイリスタ CL3のゲート電極 v3にはほぼ Vdに等しい電位が与えられていることになるけれども、第 3番目のクロック用サイリスタ CL3はオン状態には遷移しない。なぜなら、前述したように負荷抵抗 RC1での電圧降下によって、第 1番目のクロック信号伝送路 CLL1の電位がほぼ Vdに等しくなるまで低下しているので、第 3番目のクロック用サイリスタ CL3のアノード r3の電位もほぼ Vdに等しくなつている力もである。なお、第 1番目のトリガ用サイリスタ TR1のァノード qlの電位は第 2番目のトリガ信号入力端子 TRG2の電位に等しくほぼ OVであるので、第 1番目のトリガ用サイリスタ TR1はオフ状態に遷移する。一方、第 2番目のトリガ用サイリスタ TR2のゲート電極 w2の電位は第 2番目のトリガ信号入力端子 TRG2に等しく OVであるので、第 2番目のトリガ用サイリスタ TR2はオン状態に遷移する。次の時刻 t3では、第 1番目のクロック信号出力端子 φ 1の電圧がロー (L)レベルになる。このとき、第 1番目のクロック用サイリスタ CL1のアノード rlにはロー（L)レベルの電圧が印加されることになるので、第 1番目のクロック用サイリスタ CL1はオフ状態に遷移する。そうすると、第 1番目のトリガ信号入力端子 TRG1は、第 1番目の第 2プルアップ抵抗 RQ1を介して与えられている正の電圧 Vccと等しくなる。ここで、第 2番目のクロック信号出力端子 φ 2に遅れて、第 1番目のクロック信号出力端子 φ 2の電圧を変えたのは、前述したトリガ信号の転送を確実に行うためである。

次の時刻 t4では、第 1番目のクロック信号出力端子 φ 1の電圧がハイ (H)レベルになる。このとき、第 3番目のクロック用サイリスタ CL3のアノード r3にハイ（H)レベルの電圧が印加され、さらに第 3番目のクロック用サイリスタ CL3のゲート電極 v3の電位は時刻 t2からほぼ Vdに等しい状態が維持されているので、第 3番目のクロック用サイリスタ CL3はオン状態に遷移する。そうすると、第 3番目のクロック用サイリスタ CL3のゲート電極 v3と接続されている第 3番目のトリガ信号入力端子 TRG3の電位はほぼ 0 ボルトになる。前述したように、順方向にバイアスされた PN接合を介して、第 3番目のトリガ信号入力端子 TRG3に接続されている第 4番目のトリガ信号入力端子 TRG4の電位はほぼ Vdに等しくなる。また、第 2番目のトリガ用サイリスタ TR2のアノード q2の電位は第 3番目のトリガ信号入力端子 TRG3の電位に等しくほぼ OVであるので、第 2 番目のトリガ用サイリスタ TR2はオフ状態に遷移する。一方、第 3番目のトリガ用サイリスタ TR3のゲート電極 w3の電位は第 3番目のトリガ信号入力端子 TRG3に等しく OV であるので、第 3番目のトリガ用サイリスタ TR3はオン状態に遷移する。

次の時刻 t5では、第 2番目のクロック信号出力端子 φ 2の電圧がロー (L)レベルになる。このとき、第 2番目のクロック用サイリスタ CL2のアノード r2にはロー（L)レベルの電圧が印加されることになるので、第 2番目のクロック用サイリスタ CL2はオフ状態に遷移する。そうすると、第 2番目のトリガ信号入力端子 TRG2は、第 2番目の第 2プルアップ抵抗 RQ2を介して与えられる正の電圧 Vccと等しくなる。

以下同様に、時刻 t6では、第 4番目のクロック用サイリスタ CL4はオン状態に遷移して、セレクト状態になり、時刻 t7では、第 3番目のクロック用サイリスタ CL3はオフ状態に遷移することによりセレクト状態ではなくなる。

このように、発光素子アレイチップ 210の配列方向の順番に、トリガ信号が順次転送され、そのタイミングにあわせてクロック信号が与えられることによって、配列方向の順番に発光素子アレイチップ 210が選択状態になっていく論理回路が実現されている。本実施の形態では、入力トリガ信号出力端子 φ Sおよびクロック信号出力端子 φ 1, φ 2の合計 3個の信号出力端子を用いて、複数の発光素子アレイチップ 210を配列方向に沿って順次選択状態にすることができ、複数の発光素子アレイチップ間での時分割駆動を可能にする。したがって、少ない駆動用 IC数および配線数で構成された発光装置が実現できる。

次に、本実施の形態の発光素子アレイチップ 210の構成について具体的に説明する。

図 35は、第 10の実施の形態の発光素子アレイチップ 210の基本構成を示す一部の平面図である。図 10に示す第 1の実施の形態の発光素子アレイチップ 1の基本構成との違いは、第 2スィッチ部に関連する構成が付加されている点にある。その他の構成については、図 10に示す第 1の実施の形態の発光素子アレイチップ 1の基本構成と同様であるので、共通する部分については同じ参照符号を付して説明を省略する。なお同図は、各発光用サイリスタ Tの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ 210の平面を示し、ゲート横配線 GH1〜GH4、セレタト信号伝送路 CSL、セット信号伝送路 11、セット信号用ボンディングパッド CSA、入力トリガ信号用ボンディングパッド TRG、発光用サイリスタ1\スィッチ用サイリスタ S 、第 2プルアップ抵抗 RQ、プルアップ抵抗 RP、選択用サイリスタ11、クロック用サイリスタ CLおよびトリガ用サイリスタ TRは、図解を容易にするため斜線を付して示されている。

トリガ用サイリスタ TRから出力トリガ信号を出力するためのトリガ信号出力端子 TRA としてボンディングパッドは、隣接する発光素子アレイチップ 210間でトリガ信号の転送のための接続を容易にするために、配列方向 Xに沿って入力トリガ信号用ボンディングパッド TRGと反対側の他端部に設けられるのが好ましい。なお、トリガ信号出力端子 TRAとしてボンディングパッドを単に出力トリガ信号用ボンディングパッド TRAと記載する場合がある。トリガ用サイリスタ TRは、出力トリガ信号用ボンディングパッド T RAに近接して設けられる。トリガ用サイリスタ TRのアノード qは、出力トリガ信号用ボンデイングパッド TRAと一体で形成される。トリガ用サイリスタ TRのゲート電極 wは、第 3半導体層 154によって構成され、接続部 144を介してセレクト信号伝送路 CSLと接続される。

クロック用サイリスタ CLおよびクロック信号入力端子 CLAとしてのボンディングパッド (クロック信号用ボンディングパッド CLA)は、複数の発光信号用ボンディングパッド Aの間に配置され、これらの構成はトリガ用サイリスタ TRおよび出力トリガ信号用ボンデイングパッド TRAの構成と同様である。具体的には、クロック用サイリスタ CLのァノード rとクロック信号用ボンディングパッド CLAとは一体で形成され、ゲート電極 Vとして用いられる第 3半導体層は、セレクト信号伝送路 CLSと接続部 143を介して接続される。

第 2プルアップ抵抗 RQは、半導体膜のシート抵抗を利用したものであり、複数の発光信号用ボンディングパッド Aの間に、各サイリスタを構成する半導体層の一部を用いて形成される。第 2プルアップ抵抗 RQの一端部は、接続部 142を介してセレクト信号伝送路 CSLと接続され、第 2プルアップ抵抗 RQの他端部は、正の電圧 Vccを印加するための電源用ボンディングパッド Vsに接続される。

ここで、クロック用サイリスタのアノード!:、トリガ用サイリスタのアノード q、接続部 142 〜144、入力トリガ信号用ボンディングパッド TRG、出力トリガ信号用ボンディングパッド TRA、電源用ボンディングパッド Vsおよびクロック信号用ボンディングパッド CLA につ、ても、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、金 (Au)、金とゲルマニウムとの合金 (AuGe)、金と亜鉛との合金 ( AuZn)、ニッケル (Ni)およびアルミニウム（A1)などによって形成される。

また、図 35に示す発光素子アレイチップ 210は、好ましい構成として、クロック用サイリスタ CLおよびトリガ用サイリスタ TRの表面 (基板と離反する側）にも、遮光手段として遮光膜 12を設けている。クロック用サイリスタ CLおよびトリガ用サイリスタ TRは、発光用サイリスタ Tと同様にスイッチングの際に発光するものである力その発光は不要であり、その発光による光が発光用サイリスタ Tに入射して発光用サイリスタ Tの閾値を変動させてしまうことを避けるために必要だ力もである。遮光膜 12としては、その発光に対して不透明な材質力成る部材で表面を覆ったものとすればよい。適当な層間絶縁膜を施した場合には、ゲート横配線 GHに用いる金 (Au)薄膜などが好適である。また、クロック用サイリスタ CLおよびトリガ用サイリスタ TRと発光用サイリスタ T とをできるだけ遠ざけて配置することも有効であり、図 35の平面図で示すように、ゲート横配線 GHを跨ヽで一方側に発光用サイリスタ1\他方側〖こクロック用サイリスタ CL およびトリガ用サイリスタ TRを配置するようにしてもょ、。

なお、前述した電流制限抵抗 RIはより好ま、構成として付加する場合があるが、図 35に示した発光素子アレイチップ 210の平面図にお!ヽては用いて!/ヽな!、。

以下、本実施の形態の発光素子アレイチップ 210の構成について、第 1の実施の形態の発光素子アレイチップ 1と異なる点を、さらに詳細に説明する。

図 36は、図 35の切断面線 XXXVI— XXXVIから見た発光素子アレイチップ 210の基本的構成を示す一部の断面図である。

トリガ用サイリスタ TRは、本実施の形態では、発光用サイリスタ Tおよびスィッチ用サイリスタ Sを構成する各半導体層 22〜25, 32〜35およびォーミックコンタクト層 27 , 37を形成するときに同時に形成されるので、新たな製造工程を必要としない。トリガ用サイリスタ TRの第 1半導体層 152と、第 2半導体層 153と、第 3半導体層 154とのゲート横配線 GH寄りの端部は、第 4半導体層 155と、ォーミックコンタクト層 157とのゲート横配線 GH寄りの端部よりも、ゲート横配線 GHに向力つて突出し、ゲート横配線 GHとの被接続部 158が形成される。本実施の形態では、被接続部 158がトリガ用サイリスタ TRのゲート電極 wに対応する。なお、トリガ用サイリスタ TRの被接続部 158 の形成は、発光用サイリスタ Tおよびスィッチ用サイリスタ Sの被接続部 101, 102の形成と同時に行われるので、新たな製造工程を必要としない。

図 36において、絶縁層 28は、基板 21およびトリガ用サイリスタ TRの表面を覆うように形成される。前述したように絶縁層 28の表面には、ゲート横配線 GH、セレクト信号伝送路 CSLおよびセット信号伝送路 11が形成され、さらにそれらの表面に沿って絶縁層 103が形成される。形成された絶縁層 28, 103のうち、セレクト信号伝送路 CSL およびトリガ用サイリスタ TRの前記被接続部 158の表面 (基板と離反する側）に積層される部分には、貫通孔 161, 162が形成されて、それらを電気的に接続するための接続部 144が設けられる。また、絶縁層 28のうち、トリガ用サイリスタ TRのォーミックコンタクト層 47の表面 (基板と離反する側）に積層される部分にも貫通孔 160が形成され、アノード qが設けられる。さらに、トリガ用サイリスタ TRがオン状態で発する光を遮光または減光するために、トリガ用サイリスタ TRを覆う遮光膜 12が形成される。遮光膜 12の幅方向 Yの一方は、トリガ用サイリスタ TRのセット信号伝送路 11寄りの端部を覆い、遮光膜 12の幅方向 Yの他方は、選択用サイリスタ Uの被接続部 108の表面に積層された絶縁層 28を覆って、選択用サイリスタ Uとセレクト信号伝送路 CSLとの接続部 67の一部の表面まで覆う。

クロック用サイリスタ CLの構成は、図 36に示すトリガ用サイリスタ TRと同様であるので、説明を省略する。

図 37は、図 38の切断面線 XXXVII— XXXVIIから見た発光素子アレイチップ 210 の基本的構成を示す一部の断面図である。

第 2プルアップ抵抗 RQは、前述したプルアップ抵抗 RPと同様に、本実施の形態では、第 1半導体層 172、第 2半導体層 173、および第 3半導体層 174によって構成される半導体薄膜のうち、第 3半導体層 174を利用している。第 2プルアップ抵抗 RQを構成する第 1半導体層 172、第 2半導体層 173、および第 3半導体層 174の全体の厚みを決定するためのエッチング工程も、前記被接続部 101, 102, 108, 158の形成と同時に行われる。したがって、第 2プルアップ抵抗 RQの厚みと前記被接続部 10 1, 102, 108, 158の厚み ίま等し!/ヽ。

図 37において、絶縁層 28は、基板 21および第 2プルアップ抵抗 RQの表面を覆うように形成される。前述したように絶縁層 28の表面には、ゲート横配線 GH、セレクト信号伝送路 CSLおよびセット信号伝送路 11が形成され、さらにそれらの表面に沿つて絶縁層 103が形成される。形成された絶縁層 28, 103のうち、セレクト信号伝送路 CSLの表面 (基板と離反する側）に積層される部分、および第 2プルアップ抵抗 RQ のセレクト信号伝送路 CSL寄りの端部の表面 (基板と離反する側）に積層される部分には、貫通孔 165, 166が形成されて、それらを電気的に接続するための接続部 14 2が設けられる。また、第 2プルアップ抵抗 RQに積層される絶縁層 28のうち、セレクト信号伝送路 CSLと離反する側にも貫通孔 164が設けられ、電源用ボンディングパッド Vsの一部が貫通孔 164を覆うように形成される。

また、プルアップ抵抗 RPと同様に、第 2プルアップ抵抗 RQを覆う遮光膜 12も形成される。図 37に示すように、遮光膜 12は、第 2プルアップ抵抗 RQの表面に積層された絶縁層 28、セレクト信号伝送路 CSLとの接続部 142の一部、および電源用ボンデイングパッドの一部の表面にさらに積層され、第 2プルアップ抵抗 RQの幅方向 Yの一方端側から他方端側までを覆う。

図 38は、本発明の実施の一形態の発光装置 220を模式的に示すブロック回路図である。図 38に示す発光装置 200は、図 10に示す発光装置 10におけるセレクト信号駆動 IC132およびセット信号駆動 IC136を、構成の異なるセレクト信号駆動 IC15 0に置換したものである。また、図 38では、発光素子アレイチップ Ll〜Lpとして、図 3 2および図 35に示す第 10の実施の形態の発光素子アレイチップ 210を用いている。その他の構成については、図 10に示す発光装置 10と同様であるので、共通する部分には同じ参照符号を付して説明を省略する。

セレクト信号駆動 IC132は、 1個のセット信号出力端子 7?、 1個の入力トリガ信号出力端子 φ S、および 2個のクロック信号出力端子 φ 1, φ 2を有する。セット信号出力端子 r?は、各発光素子アレイチップ Ll〜Lpのセット信号用ボンディングパッド CSA l〜CSAp間で共通に接続される。入力トリガ信号出力端子 φ Sは、第 1番目の発光素子アレイチップ L1の入力トリガ信号用ボンディングパッド TRG 1と接続される。 2個のクロック信号出力端子 φ 1, φ 2は、それぞれ個別に 2本のクロック信号伝送路 CL LI, CLL2と接続される。そして、互いに隣接する発光素子アレイチップ L同士のクロック信号用ボンディングパッド CLAは、それぞれ異なるクロック信号伝送路 CLL1, C LL2に接続される。具体的に p個（ここでは、 pは 4以上の偶数とする）のアレイチップが実装されている本実施の形態の場合には、各アレイチップ Lを構成する発光素子 Tの配列方向 Xに沿う一方力も他方に向力つて、各アレイチップに第 1番カも第 p番まで番号を付すと、奇数番目である第 2i —1番目（l≤i

18 18≤pZ2)のアレイチップ Lのクロック信号用ボンディングパッド CLA2i — 1と第 1番目のクロック信号伝送路 CLL

18

1とが電気的に接続され、偶数番目である第 2i 番目（l≤i ≤pZ2)のアレイチップ

18 18

Lのクロック信号用ボンディングパッド CLA2i と第 2番目のクロック信号伝送路 CLL

18

2とが電気的に接続される。

また、図 33に関連して前述したように、第 i (l≤i ≤p— 1)番目の発光素子アレイ

19 19

チップ Li の出力トリガ信号用ボンディングパッド TRAi は、発光素子アレイチップ L

19 19

の配列方向に隣接する第 i + 1番目の入力トリガ信号用ボンディングパッド TRGi

19 19

+ 1と電気的に接続される。このような接続によって、クロック信号に同期して出力トリガ信号を配列方向に隣接する入力トリガ信号として順次転送することができる。したがって、第 1番目の発光素子アレイチップ L1から発光素子アレイチップ Lの配列の順番にクロック信号に同期して順次セレクト状態にすることができる。

図 39は、発光装置 220の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は各駆動用 IC130〜 132の出力端子の電圧または電流の大きさを表す。図 39では、発光信号駆動 IC130、ゲート信号駆動 IC131、およびセレクト信号駆動 IC150のそれぞれの信号出力端子 (発光信号出力端子え、ゲート信号出力端子、入力トリガ信号出力端子 φ S、クロック信号出力端子 φ 1, φ 2およびセット信号出力端子 r? )から出力される電圧または電流の波形が示されている。なお、図 15では、出力波形の参照符号として、各信号出力端子と接続されるボンディングパッド (信号入力端子)の参照符号を用いる場合がある。

本実施の形態では、発光信号駆動 IC130は、ハイ（H)レベルのとき 5mA、ロー（L )レベルのとき OmAの定電流を出力する。ゲート信号駆動 IC131は、ハイ（H)レベルのとき 5V、ロー（L)レベルのとき OVの定電圧を出力する。セレクト信号駆動 IC150は、ハイ（H)レベルのとき 5V、ロー（L)レベルのとき OVの定電圧を出力する。

図 39を用いて、発光装置 220の動作を時間の経過の順に説明する。時刻 tOでは、入力トリガ信号出力端子 φ Sの電圧はハイ (H)レベルであり、第 1番目のクロック信号出力端子 φ 1の電圧はロー (L)レベルであるので、第 1番目のアレイチップ L1は選択状態にない。時刻 tlで、第 1番目のアレイチップ L1に入力される入力トリガ信号出力端子 φ Sの電圧をロー (L)レベルにし、第 1番目のクロック信号出力端子 φ 1の電圧をノヽィ (H)レベルにすることで、第 1番目のアレイチップ L1がセレクト状態になるともに、第 1番目のアレイチップ L1から出力された出力トリガ信号が第 2番目のアレイチップ L2の入力トリガ信号として入力される。時刻 t2で、各アレイチップ Lの第 1番目のゲート信号入力端子 G1にハイ (H)レベルの電圧が印加される。すると、選択状態にある第 1番目のアレイチップ L1のみ、第 1番目のスィッチ用サイリスタ S1がスイッチングしてオン状態に遷移し、スィッチ用サイリスタ S1のゲート電極 dlに接続されたゲート横配線 GH1の電位がほぼローレベル（OV)になる。次に、時刻 t3で、各アレイチップの発光信号入力端子 Al〜Amに発光信号が入力される。すると、選択状態にある第 1番目のアレイチップ L1のうちで、第 1番目のゲート横配線 GH1に接続された発光用サイリスタ Tが発光する。時刻 t4で発光信号がロー (L)レベルに戻るので消灯する。次に、時刻 t5で、第 1番目のゲート信号入力端子 G1に接続されるゲート信号出力端子 μ 1の電圧がロー (L)レベルに戻り、第 2番目のゲート信号入力端子 G2に接続されるゲート信号出力端子 2の電圧がハイ (Η)レベルになる。すると、選択状態にある第 1番目のアレイチップ L1のみ、第 2番目のスィッチ用サイリスタ S2がスィッチングしてオン状態に遷移する。時刻 t6〜t7では、再び各アレイチップの発光信号入力端子 Al〜Amに発光信号が入力される。すると、選択状態にある第 1番目のアレイチップ L1のうちで、第 2番目のゲート横配線 GH2に接続された発光用サイリスタ丁が発光する。以下同様に、時刻 t8〜tl lでは、第 3番目のゲート信号入力端子 G3に接続されるゲート信号出力端子 3の電圧がハイ (H)レベルになるので、選択状態にある第 1番目のアレイチップ L1のうち、第 3番目のスィッチ用サイリスタ S3がスィッチングしてオン状態に遷移する。この状態で、時刻 t9〜tlOで、再び各アレイチップの発光信号入力端子 Al〜Amに発光信号が入力されるので、選択状態にある第 1番目のアレイチップ L1のうちで、第 3番目のゲート横配線 GH3に接続された発光用サイリスタ Tが発光する。また、時刻 tl l〜tl4では、第 4番目のゲート信号入力端子 G4 に接続されるゲート信号出力端子 μ 4の電圧がノ、ィ (Η)レベルになるので、選択状態にある第 1番目のアレイチップ L1のうち、第 4番目のスィッチ用サイリスタ S4がスィツチングしてオン状態に遷移する。この状態で、時刻 tl2〜tl3で、再び各アレイチップの発光信号入力端子 Al〜Amに発光信号が入力されるので、選択状態にある第 1番目のアレイチップ L1のうちで、第 4番目のゲート横配線 GH4に接続された発光用サイリスタ Tが発光する。時刻 tl5で、各アレイチップ Lのセット信号入力端子 CSA に接続されるセット信号出力端子 7?の電圧が、ハイ (H)レベルカゝらロー (L)レベルに戻るので、第 1番目のアレイチップ L1の選択用サイリスタ Uがオフ状態に遷移する。時刻 tl6で、第 1番目のアレイチップ L1のトリガ信号入力端子 TRG1に接続される入力トリガ信号出力端子 φ Sの電圧がハイ (H)レベルに戻り、第 1番目のアレイチップ L 1のクロック信号入力端子 CLA1に接続される第 1番目のクロック信号出力端子 φ 1 の電圧がロー（L)レベルになり、第 2番目のアレイチップ L2のクロック信号入力端子 CLA2に接続される第 2番目のクロック信号出力端子 φ 2の電圧がハイ (H)レベルになる。すると、第 1番目のアレイチップ L1は選択状態でなくなるとともに、時刻 tlから入力トリガ信号が入力されている第 2番目のアレイチップ L2が選択状態になる。なお、図 7において前述したように、第 1番目のアレイチップ L1から第 2番目のアレイチップ L2への選択状態の切り替わりを確実に行うために、次に選択状態となる方の第 2 番目のアレイチップ L2と接続される第 2番目のクロック信号出力端子 φ 2の電圧の立ち上がりを、第 1番目のクロック信号出力端子 φ 2の電圧の立ち下がりよりも先行させるとよ、。

第 2番目のアレイチップ L2についても同様の手順で順次、発光用サイリスタ Tを発光させることができる。すなわち、セット信号入力端子 CSAに接続されるセット信号出力端子 7?の電圧が、ハイ（H)レベルからロー（L)レベルに戻った後の、時刻 tl8で、各アレイチップ Lの第 1番目のゲート信号入力端子 G1に接続されるゲート信号出力端子/ z 1の電圧がハイ（H)レベルになる。続く時刻 tl9で、各アレイチップ Lの全ての発光信号入力端子 Al〜Amに発光信号が入力されることによって、選択状態にある第 2番目のアレイチップ L2の第 1番目のゲート横配線 GH1に接続された発光用サイリスタ Tが発光する。なお、セット信号入力端子 CSAに接続されるセット信号出力端子 7?の電圧がロー（L)レベルのままで、ゲート信号および発光信号を入力しないようにする必要がある。セット信号出力端子 r?の電圧がロー (L)レベルのときは、各発光素子アレイチップ Lのゲート横配線 GHの電圧はロー（L)レベルであるので、選択状態でなくても発光用サイリスタ Tが発光することになるからである。

このように、アレイチップ Lの配列方向の順番にアレイチップを選択状態にすることで、アレイチップ Lごとの時分割駆動が可能となる。さらに、ゲート信号が、第 1番目のスィッチ用サイリスタカ順番に与えられることで、アレイチップ Lの中での時分割駆動が可能になる。

以上のように、本実施の形態の発光素子アレイチップ 210によれば、クロック信号および入力トリガ信号が入力されてセレクト状態にある発光素子アレイチップ 1のみゲート信号を発光用サイリスタ T側に受け渡すように動作するため、このような発光素子ァレイチップ 1を複数配列して駆動する場合において、複数の発光素子アレイチップ 1 ごとに駆動用 ICを接続せずとも、発光信号およびゲート信号を与える駆動用 ICおよび配線を共用して時分割駆動することができるので、少な、駆動用 ICと配線数で時分割駆動することができるという基本的な作用効果を有する。また、複数の発光素子アレイチップ 1を駆動する場合に、入力トリガ信号がセレクト状態にある隣接する発光素子アレイチップ 1から入力されるようにすれば、少なくとも 2つのクロック信号と 1つの入力トリガ信号を与える駆動用 ICと配線を追加するだけで、発光素子アレイチップ 1 の配列順にクロック信号に同期して順次セレクト状態にすることができる。さらに、第 1 の実施の形態の発光素子アレイチップ 1と共通する構成については、第 1の実施の形態の発光素子アレイチップ 1と同様の作用効果を奏する。

図 40は、本発明の発光素子アレイの第 11の実施の形態としての発光素子アレイチップ 211を示す概略的な等価回路図である。本実施の形態の発光素子アレイチップ 211は、図 13に示す第 2の実施の形態の発光素子アレイチップ 2に、図 32に示す第 10の実施の形態の発光素子アレイチップ 210の第 2スィッチ部を付加した構成である。したがって、図 13に示す第 2の実施の形態の発光素子アレイチップ 2と同様に、発光用サイリスタ Τ力発光素子ブロック Β毎に分割されていない点に特徴がある。図 40では、図 13および図 32と共通する部分については同じ参照符号を付して、詳細な説明を省略する。

第 11の実施の形態の発光素子アレイチップ 211の作用効果は、第 10の実施の形態の発光素子アレイチップ 210と基本的に同様である。発光素子アレイチップ 211においては、スィッチ部として設けたスィッチ用サイリスタ Sが、クロック信号および入力トリガ信号により選択された時間にのみゲート信号を発光用サイリスタ Τ側に受け渡すように動作する。したがって、このような発光素子アレイチップ 211を複数配列して駆動する場合において、複数の発光素子アレイチップ 211ごとに駆動用 ICを接続せずとも、発光信号およびゲート信号を与える駆動用 ICおよび配線を共用して時分割駆動することができるので、少な、駆動用 ICと配線数で時分割駆動することができる。し力も、複数の発光素子アレイチップ 211を駆動する場合に、入力トリガ信号がセレクト状態にある隣接する発光素子アレイチップ 211から入力されるように構成すれば、少なくとも 2つのクロック信号と 1つの入力トリガ信号を与える駆動用 ICと配線を付カロするだけで、上述のようなアレイチップ間の時分割駆動が可能になる。他の作用効果も同様である力第 10の実施の形態の発光素子アレイチップ 210と異なり発光素子ブロック Bを設けて、な、ので、 1つの発光素子アレイチップ 211内にお!/、て時分割駆動をすることはできない。その代わり、セレクト信号によって選択した発光素子ァレィチップ 211内の全ての発光サイリスタを選択的に発光させることができる。

図 41は、本発明の発光素子アレイの第 12の実施の形態としての発光素子アレイチップ 212を示す概略的な等価回路図である。

図 41に示した第 12の実施の形態の発光素子アレイチップ 212は、図 17に示した第 3の実施の形態の発光素子アレイチップ 3と同様、発光サイリスタを用いずに発光素子アレイチップを構成したものである。トリガ信号の転送に用いられる第 2スィッチ部以外の部分については、図 17と同様であるので、同じ参照符号を付して説明を省略する。

図 12において、第 2スィッチ部は、 2入力の論理積を出力する AND回路素子 AN DOであり、たとえば NAND回路素子と NOT回路素子とを組み合わせた回路により構成することができる。 AND回路素子 AND0の一方の入力端子 γ 0はクロック信号入力端子 CLAと接続され、他方の入力端子 δ 0はトリガ信号入力端子 TRGと接続される。 AND回路素子 AND0の出力端子 ε 0はセレクト信号伝送路 CSLと接続される。さらに、セレクト信号伝送路 CSLには、トリガ信号出力端子 TRAが接続される。次に、図 41に示す発光素子アレイチップ 212の動作について説明する。

図 41に示す発光素子アレイチップ 212は、トリガ信号入力端子 TRG力も真値 (ハイレベルの電圧）が入力され、クロック信号入力端子 CLAから真値が（ノヽィレベルの電圧）が入力されたとき、第 2スィッチ部を構成する AND回路素子 AND0の出力端子 ε 0から真値 (ノヽィレベルの電圧）が出力され、セレクト信号伝送路 CSLの電位がハィレベルになる。この状態が前記セレクト状態に相当し、セレクト状態では、セレクト信号伝送路 CSLに接続されたトリガ信号出力端子 TRAからハイレベルの電圧が出力され、隣接する発光素子アレイチップ 3の入力トリガ信号として用いられる。またセレクト状態では、セレクト信号伝送路 CSLに接続された各第 2スィッチ部を構成する AND回路素子 AND1〜AND4の一方の入力端子 δ 1〜 δ 4にハイレベルの電圧が入力される。このとき、ゲート信号入力端子 G 1〜G4力ハイレベルのゲート信号が入力されると、 AND回路素子 AND1〜AND4は、出力端子 (第 1制御電極 ) ε 1〜 ε 4からハイレベルの信号を出力する。ゲート横配線 GH1〜GH4は、 AND 回路素子 AND1〜AND4の出力端子 (第 1制御電極） ε 1〜 ε 4と個別に接続されているので、出力されたノヽィレベルの信号がゲート横配線 GH1〜GH4を伝送し、ゲート横配線 GH1〜GH4と接続されている電界効果トランジスタ FET1〜FET4のゲート電極 j8 I〜j8 4に入力される。その状態で発光信号入力端子 A1〜A4からハイレベルの発光信号が入力されると、発光ダイオード LED1〜LED4が発光する。

このように、スィッチ部として設けられた AND回路素子 AND1〜AND4力クロック信号および入力トリガ信号により選択された時間にのみゲート信号を発光ダイオード LED1〜LED4側に受け渡すように動作する。したがって、複数の発光素子アレイチップ 212を用いて発光装置を構成する場合に、複数の発光素子アレイチップ 212ごとに駆動用 ICを接続せずとも、駆動用 IC、ならびに駆動用 ICと発光信号入力端子 A 1〜A4およびゲート信号入力端子 G1〜G4との配線を共用して時分割で駆動することができるので、少な!/ヽ駆動用 IC数および配線数で時分割駆動する発光素子装置が実現できる。

図 42は、本発明の発光素子アレイの第 13の実施の形態としての発光素子アレイチップ 213を示す概略的な等価回路図である。本実施の形態の発光素子アレイチップ 213は、図 18に示す第 4の実施の形態の発光素子アレイチップ 4に、図 32に示す第 10の実施の形態の発光素子アレイチップ 210の第 2スィッチ部を付加した構成である。したがって、図 18に示す第 4の実施の形態の発光素子アレイチップ 4と同様に、その構成上の特徴は、スィッチ用サイリスタ Sの個数が n= 5であるのに対し、発光素子ブロック Bを構成する発光用サイリスタ Tの個数は、それより 1少ない、 n— 1 =4であるという点にある。さらに、ゲート横配線 GHと発光素子ブロック Bを構成する発光用サイリスタ Tとの接続に特徴がある。図 42では、図 18および図 32と共通する部分については同じ参照符号を付して、詳細な説明を省略する。図 18に関連して説明したように、本実施の形態の発光素子アレイチップ 213で構成した発光装置を、感光体ドラムを露光する露光装置として用いるとき、相互に隣接する発光用サイリスタ間における発光するタイミングが大きくずれてしまうことが抑制される。さらに、相互に隣接する発光用サイリスタ Tが同時に発光することが防止される。この結果、本実施の形態の発光素子アレイチップ 213を用いた画像形成装置では、優れた画像品質の記録画像を得ることができる。

図 43は、本発明の第 14の実施の形態としての発光素子アレイチップ 214を示す概略的な等価回路図である。本実施の形態の発光素子アレイチップ 214は、図 19に示す第 5の実施の形態の発光素子アレイチップ 5に、図 32に示す第 10の実施の形態の発光素子アレイチップ 210の第 2スィッチ部を付加した構成である。したがって、図 19に示す第 5の実施の形態の発光素子アレイチップ 5と同様に、その構成上の特徴は、スィッチ部を構成する選択用サイリスタ Uをダイオード Dに置換した点にある。図 4 3では、図 19および図 32と共通する部分については同じ参照符号を付して、詳細な説明を省略する。

本実施の形態の発光素子アレイチップ 214に用、られるダイオード Dは、選択用サイリスタ Uと異なりゲート電極 fがなぐアノード gと力ソード hとの電位差だけでオン状態とオフ状態とが切換わる。したがってセット信号を定電圧にしても、セレクト信号を与えることによってダイオード Dのオン状態とオフ状態とを切換えることができる。

図 44は、本発明の他の実施の形態の発光装置 230を模式的に示すブロック回路図である。本実施の形態の発光装置 230は、図 38に示す発光装置 220と同様の構成であるので、共通する部分については同じ参照符号を付して説明を省略する。本実施の形態の発光装置 230は、図 38に示す発光装置 220のセット信号出力端子 r?とセット信号用ボンディングパッド CSAとの接続を、正の電圧源 (Vcc)とセット信号用ボンディングパッド CSAとの接続に置換し、前述の第 10の実施の形態の発光素子アレイチップ 210を、第 14の実施の形態の発光素子アレイチップ 214に置換した構成である。

図 45は、発光装置 230の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。本実施の形態の発光装置 230では、図 38の発光装置 10に用いられる発光素子アレイチップ 210の選択用サイリスタ Uがダイオード Dに置換されているので、セット信号用ボンデイングパッド CSAにはセット信号を与える必要がなぐハイ (H)レベルで一定の電圧が与えられる。

本実施の形態の発光装置 230は、時刻 tl〜時刻 tl4までは、図 39の発光装置 22 0と同じ動作をする。時刻 tl5では、第 1番目のアレイチップ L1のトリガ信号入力端子 TRG1に接続される入力トリガ信号出力端子の電圧がハイ (H)レベルに戻り、第 1番目のアレイチップ L1のクロック信号入力端子 CLA1に接続される第 1番目のクロック信号出力端子 φ 1の電圧がロー (L)レベルになり、第 2番目のアレイチップ L2のクロック信号入力端子 CLA2に接続される第 2番目のクロック信号出力端子 φ 2の電圧がハイ (H)レベルになる。すると、第 1番目のアレイチップ L1は選択状態でなくなるとともに、時刻 tlから入力トリガ信号が入力されている第 2番目のアレイチップ L2が選択状態になる。なお、図 34に関連して述べたたように、第 1番目のアレイチップ L1 から第 2番目のアレイチップ L2への選択状態の切り替わりを確実に行うために、次に選択状態となる方の第 2番目のアレイチップ L2と接続される第 2番目のクロック信号出力端子 φ 2の電圧の立ち上がりを、第 1番目のクロック信号出力端子 φ 2の立ち下がりよりも先行させるとよい。

このように、アレイチップ Lの配列方向の順番にアレイチップを選択状態にすることで、アレイチップ Lごとの時分割駆動が可能となる。さらに、ゲート信号が、第 1番目のスィッチ用サイリスタカ順番に与えられることで、アレイチップ Lの中での時分割駆動が可能になる。また本実施の形態の発光装置 230では、セット信号を与える必要がなくなるので、装置の構成が簡易になる。

図 46は、本発明の発光装置の他の実施の形態を模式的に示すブロック回路図である。図 46に示した発光装置 240と図 38に示した発光装置 220とで異なる点は、発光信号駆動 ICを 2個使用することによって、たとえば画像形成装置に用いたときに発光による感光体ドラムへの書き込み速度を向上させる点にある。発光信号用駆動 IC を 2個使用する構成については、図 26に示す発光装置 140と類似のものである。図 26に示す発光装置 140と図 46に示す発光装置 240との違いは、図 46の発光装置 2 40では、アレイチップ Ll〜Lpとして、第 2スィッチ部を有する第 10の実施の形態の発光素子アレイチップ 210を用いている点にある。さらに、セレクト信号駆動 IC150の構成が異なる。その他の点については同様であるので、図 26と図 46とで共通する部分には同じ参照符号を付し、説明を省略する。

セレクト信号駆動 IC151は、 1個のセット信号出力端子 7?、 1個の入力トリガ信号出力端子 φ S、および 2個のクロック信号出力端子 φ 1, φ 2を有する。このうち、セット信号出力端子 7?は、各発光素子アレイチップ Ll〜Lpのセット信号用ボンディングパッド CSAl〜CSAp間で共通に接続される。入力トリガ信号出力端子 φ Sは、発光素子アレイチップ Lの第 1番目の発光素子アレイチップ L1の入力トリガ信号用ボンディングパッド TRG1、および第 pZ2+ 1番目の発光素子アレイチップ LpZ2 + 1の入力トリガ信号用ボンディングパッド TRGpZ2+ 1と接続される。 2個のクロック信号出力端子 φ 1, φ 2は、それぞれ個別に 2本のクロック信号伝送路 CLL1, CLL2と接続される。そして、互いに隣接する発光素子アレイチップ L同士のクロック信号用ボンディングパッド CLAは、それぞれ異なるクロック信号伝送路 CLL1, CLL2〖こ接続される。具体的に p個（ここでは、 pは 4以上の偶数とする）のアレイチップが実装されている本実施の形態の場合には、各アレイチップ Lを構成する発光素子 Tの配列方向 Xに沿う一方から他方に向かって、各アレイチップに第 1番力第 p番まで番号を付すと、奇数番目である第 2i —1番目（l≤i

18≤pZ2)のアレイチップ Lのクロック信号用ボンデ

18

イングパッド CLA2i — 1と第 1番目のクロック信号伝送路 CLL1とが電気的に接続さ

18

れ、偶数番目である第 2i 番目（l≤i ≤pZ2)のアレイチップ Lのクロック信号用ボ

18 18

ンデイングパッド CLA2i と第 2番目のクロック信号伝送路 CLL2とが電気的に接続

1 8

される。

このように、 1つの入力トリガ信号出力端子 φ Sが第 1番目と第 pZ2+ 1番目の 2つのアレイチップ Lの入力トリガ信号用ボンディングパッド TRGに接続されるとともに、第 1番目と第 pZ2+ 1番目のアレイチップ Lのクロック信号用ボンディングパッド CLAは共に第 1番目のクロック信号伝送路 CLL1と接続されるので、最初に第 1番目と第 pZ 2+ 1番目の 2つのアレイチップ Lがクロック信号に同期してほぼ同時にセレクト状態になる。このセレクト状態では、第 1番目のアレイチップ L1から出力された出力トリガ信号は、隣接する第 2番目のアレイチップ L2の入力トリガ信号として入力され、第 pZ 2+ 1番目のアレイチップ LpZ2+ 1から出力された出力トリガ信号は、隣接する第 p Z2 + 2番目のアレイチップ LpZ2 + 2の入力トリガ信号として入力されることになる。次のタイミングで、第 2番目のクロック信号伝送 CLL2にハイレベルのクロック信号が与えられると、これらの第 2番目と第 PZ2 + 2番目のアレイチップ Lがセレクト状態になる。以下、順々に第 1番目のアレイチップ L1から第 pZ2番目のアレイチップ LpZ2 がセレクト状態になり、並行して第 pZ2+ 1番目のアレイチップ LpZ2+ 1から第 p番目のアレイチップ Lpがセレクト状態になる。ここで、第 1番目から第 pZ2番目のアレイチップ Lの群と、第 pZ2+ 1番目から第 p番目までのアレイチップ Lの群とは、第 1および第 2発光信号駆動 IC 133a, 133bを用いて独立して駆動することができるので、図 38の場合に比べて 2倍の速度で発光による画像情報の書き込みなどを行うことができる。

本発明は、その精神または主要な特徴力逸脱することなぐ他のいろいろな形態で実施できる。したがって、前述の実施形態はあらゆる点で単なる例示に過ぎず、本発明の範囲は特許請求の範囲に示すものであって、明細書本文には何ら拘束されない。さらに、特許請求の範囲に属する変形や変更は全て本発明の範囲内のものである。

Claims

請求の範囲

[1] (a)第 1選択信号を伝送する 1本の第 1選択信号伝送路と、

(b)前記第 1選択信号伝送路に接続され、第 2選択信号および前記第 1選択信号伝送路からの第 1選択信号が共に入力されているときに、制御信号を出力する n (n は 2以上の整数)個のスィッチ部と、

(d)前記 n本の制御信号伝送路の、ずれか 1本に接続され、発光信号および接続された制御信号伝送路力の制御信号が共に入力されているときに発光する複数の発光素子とを含み、

前記各制御信号伝送路には、少なくとも 1つの前記発光素子が接続されていることを特徴とする発光素子アレイ。

[2] 前記複数の発光素子は、 n個以下の発光素子力成る複数の発光素子ブロックを構成し、

複数の発光素子から成る発光素子ブロックは、その複数の発光素子が互いに異なる前記制御信号伝送路に個別に接続され、かつ、その複数の発光素子に共通の発光信号が入力されることを特徴とする請求項 1記載の発光素子アレイ。

[3] 前記複数の発光素子は、一列に配列され、

前記発光素子ブロックは、 n— 1 (nは、 4以上の整数)個の発光素子力構成され、前記発光素子の配列方向の一方力他方に向力つて奇数番目の発光素子ブロックでは、前記配列方向の前記一方力前記他方に向力つてその発光素子ブロックにおける第 i (iは、 1以上かつ n—1以下の整数)番目の発光素子と、第は、 1以上かつ n— 1以下の整数)番目の前記制御信号伝送路とが、 i =jを満たすように接続され、

2 2

j (jは、 2以上かつ n以下の整数)番目の前記制御信号伝送路とが、 i +j =n+ lを満たすように接続されることを特徴とする請求項 2記載の発光素子アレイ。

[4] 前記第 1選択信号伝送路に接続され、クロック信号および入力トリガ信号が共に入力されているときに、出力トリガ信号および前記第 1選択信号伝送路に第 1選択信号を出力する第 2スィッチ部をさらに含むことを特徴とする請求項 2記載の発光素子ァレイ。

[5] 請求項 2記載の発光素子アレイは、基板と、前記基板の一表面上に設けられるボンデイングパッドとを含み、

前記第 1選択信号伝送路に接続され、前記第 1選択信号を入力するための単一の第 1選択信号用ボンディングパッドと、

前記各発光素子ブロックに含まれる発光素子に接続され、各発光素子ブロック毎に前記発光信号を与えるために個別に設けられ、発光素子の数よりも少ない数の前記発光信号用ボンディングパッドとを有し、

前記スィッチ部は、隣接する前記ボンディングパッドの間に配置されることを特徴とする発光素子アレイ。

[6] 請求項 4記載の発光素子アレイは、基板と、前記基板の一表面上に設けられるボンデイングパッドとを含み、

前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、前記第 2スィッチ部に接続され、前記入力トリガ信号を入力するための入力トリガ信号用ボンディングパッドと、

前記第 2スィッチ部に接続され、前記出力トリガ信号を出力するための前記出力トリガ信号用ボンディングパッドと、

前記スィッチ部および第 2スィッチ部は、隣接する前記ボンディングパッドの間に配置されることを特徴とする発光素子アレイ。

[7] 前記入力トリガ信号用ボンディングパッドは、前記発光素子の配列方向に沿って前記基板の一端部に設けられ、

前記出力トリガ信号用ボンディングパッドは、前記発光素子の配列方向に沿って前記基板の他端部に設けられることを特徴とする請求項 6記載の発光素子アレイ。

[8] 前記各スィッチ部は、ダイオードおよび発光サイリスタカも成るスィッチ用サイリスタを備え、各スィッチ用サイリスタのゲート電極は、前記制御信号伝送路に個別に接続されるとともに、前記ダイオードを介して前記第 1選択信号伝送路に接続され、前記各発光素子は、発光サイリスタカ成る発光用サイリスタカ構成され、各発光用サイリスタのゲート電極は、前記制御信号伝送路のいずれか 1本に接続され、前記スィッチ用サイリスタおよび前記発光用サイリスタは、アノードおよび力ソードのいずれか一方の電極が共通に接地され、前記スィッチ用サイリスタおよび前記発光用サイリスタのアノードおよび力ソードのいずれ力他方の電極には、前記第 2選択信号および前記発光信号がそれぞれ入力され、

前記スィッチ用サイリスタは、順方向にバイアスされた前記ダイオードを介して、前記第 1選択信号がゲート電極に入力されて閾電圧が低下した状態で、前記第 2選択信号が入力されてオン状態に遷移したときに、ゲート電極および接地間の電圧を前記制御信号として前記制御信号伝送路に出力することを特徴とする請求項 2記載の発光素子アレイ。

[9] 前記スィッチ部は、抵抗体をさらに含み、この抵抗体の一端は、前記スィッチ用サイリスタのゲート電極に接続され、この抵抗体の他端には、前記ダイオードが順方向にバイアスされるように定電圧が印加されることを特徴とする請求項 8記載の発光素子アレイ。

[10] 前記各スィッチ部は、発光サイリスタカも成る選択用サイリスタおよび発光サイリスタ力も成るスィッチ用サイリスタを備え、前記選択用サイリスタのアノードは前記スィッチ用サイリスタのゲート電極に接続され、各選択用サイリスタのゲート電極は前記第 1選択信号伝送路に接続され、各スィッチ用サイリスタのゲート電極は、前記制御信号伝送路に個別に接続され、

前記各発光素子は、発光サイリスタカ成る発光用サイリスタによって構成され、各発光用サイリスタのゲート電極は、前記制御信号伝送路のいずれか 1本に接続され、前記選択用サイリスタ、前記スィッチ用サイリスタ、および前記発光用サイリスタは、アノードおよび力ソードのいずれか一方の電極が共通に接地され、前記スィッチ用サイリスタおよび前記発光用サイリスタのアノードおよび力ソードのいずれか他方の電極には、前記クロック信号、前記第 2選択信号および前記発光信号がそれぞれ入力され、前記選択用サイリスタの前記他方の電極には、前記第 1選択信号に同期して順方向の電圧がセット信号として印加され、

前記スィッチ用サイリスタは、前記第 1選択信号が入力されてオン状態に遷移した選択用サイリスタのアノードおよび力ソード間の電圧がゲート電極に入力されて、閾電圧が低下した状態で、前記第 2選択信号が入力されてオン状態に遷移したときに、ゲート電極および接地間の電圧を前記制御信号として前記制御信号伝送路に出力することを特徴とする請求項 2記載の発光素子アレイ。

[11] 前記スィッチ部は、抵抗体をさらに含み、この抵抗体の一端は、前記スィッチ用サイリスタのゲート電極に接続され、この抵抗体の他端には、前記選択用サイリスタのァノードおよび力ソード間が順方向にバイアスされるように、前記セット信号が入力されることを特徴とする請求項 10記載の発光素子アレイ。

[12] 前記第 2スィッチ部は、発光サイリスタカ成るクロック用サイリスタおよび発光サイリスタから成るトリガ用サイリスタを備え、これらのサイリスタの各ゲート電極は、前記第 1 選択信号伝送路に接続され、

前記スィッチ用サイリスタは、順方向にバイアスされた前記ダイオードを介して、前記第 1選択信号がゲート電極に入力されて閾電圧が低下した状態で、前記第 2選択信号が入力されてオン状態に遷移したときに、ゲート電極および接地間の電圧を前記制御信号として前記制御信号伝送路に出力することを特徴とする請求項 4記載の発光素子アレイ。

[13] 前記スィッチ部は、抵抗体をさらに含み、この抵抗体の一端は、前記スィッチ用サイリスタのゲート電極に接続され、この抵抗体の他端には、前記ダイオードが順方向にバイアスされるように定電圧が印加され、前記第 2スィッチ部は、第 2抵抗体をさらに含み、この第 2抵抗体の一端は、前記第 1選択信号伝送路に接続され、この第 2抵抗体の他端には、前記各発光サイリスタの力ソードが共通に接地されるとき、正の定電圧が印加され、前記各発光サイリスタのアノードが共通に接地されるとき、負の定電圧が印加されることを特徴とする請求項 1 2記載の発光素子アレイ。

前記第 2スィッチ部は、発光サイリスタカ成るクロック用サイリスタおよび発光サイリスタから成るトリガ用サイリスタを備え、これらのサイリスタのゲート電極は、前記第 1選択信号伝送路に接続され、

前記トリガ用サイリスタは、前記クロック用サイリスタがオン状態で、アノードおよび力ソード間の電圧を前記出力トリガ信号として出力し、前記スィッチ用サイリスタは、前記第 1選択信号が入力されてオン状態に遷移した選択用サイリスタのアノードおよび力ソード間の電圧がゲート電極に入力されて、閾電圧が低下した状態で、前記第 2選択信号が入力されてオン状態に遷移したときに

、ゲート電極および接地間の電圧を前記制御信号として前記制御信号伝送路に出力することを特徴とする請求項 4記載の発光素子アレイ。

[15] 前記スィッチ部は、抵抗体をさらに含み、この抵抗体の一端は、前記スィッチ用サイリスタのゲート電極に接続され、この抵抗体の他端には、前記選択用サイリスタのァノードおよび力ソード間が順方向にバイアスされるように、前記セット信号が入力され、前記第 2スィッチ部は、第 2抵抗体をさらに含み、この第 2抵抗体の一端は、前記第

1選択信号伝送路に接続され、この第 2抵抗体の他端には、前記各発光サイリスタの力ソードが共通に接地されるとき、正の定電圧が印加され、前記各発光サイリスタのアノードが共通に接地されるとき、負の定電圧が印加されることを特徴とする請求項 1

4記載の発光素子アレイ。

[16] 前記各スィッチ用サイリスタに入力される前記第 2選択信号は、各スィッチ用サイリスタのアノードまたは力ソードに接続される第 3抵抗体を介して与えられることを特徴とする請求項 10記載の発光素子アレイ。

[17] 前記スィッチ部、前記第 2スィッチ部および前記発光素子は同じ層構成を有する発光サイリスタで構成されることを特徴とする請求項 10記載の発光素子アレイ。

[18] 前記スィッチ部および前記第 2スィッチ部を構成する発光サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含むことを特徴とする請求項 1

0記載の発光素子アレイ。

[19] 前記抵抗体は、基板に近接する側から、 P型または N型のうちの一方の導電型の第

1半導体層、他方の導電型の第 2半導体層、一方の導電型の第 3半導体層の順に積層された半導体膜のうち、前記第 3半導体層を用いて構成されることを特徴とする請求項 11記載の発光素子アレイ。

[20] 前記抵抗体に入射する光を遮光または減光するために、前記抵抗体を覆う遮光手段または減光手段が設けられていることを特徴とする請求項 19記載の発光素子ァレィ。 [21] 前記第 1および第 2抵抗体は、基板に近接する側から、 P型または N型のうちの一方の導電型の第 1半導体層、他方の導電型の第 2半導体層、一方の導電型の第 3半導体層の順に積層された半導体膜のうち、前記第 3半導体層を用いて構成されることを特徴とする請求項 15記載の発光素子アレイ。

[22] 前記第 1および第 2抵抗体に入射する光を遮光または減光するために、前記第 1および第 2抵抗体を覆う遮光手段または減光手段が設けられていることを特徴とする請求項 21記載の発光素子アレイ。

[23] 請求項 2記載の発光素子アレイが一列に複数個配列された発光素子アレイ群と、前記各発光素子アレイ内の第 1選択信号伝送路と接続され、各発光素子アレイ間で個別の前記第 1選択信号を供給する第 1選択信号用駆動回路と、

前記各発光素子アレイ内の前記各発光素子ブロックと個別に接続され、前記発光素子ブロック毎に各発光素子アレイ間で共通の前記発光信号を供給する発光信号用駆動回路とを含むことを特徴とする発光装置。

[24] 請求項 4記載の発光素子アレイが一列に複数個配列された発光素子アレイ群と、少なくとも 1つの発光素子アレイと接続されて前記クロック信号を供給する複数のクロック信号伝送路と、

前記配列方向に沿って隣接する各発光素子アレイは、前記複数のクロック信号伝送路に個別に接続されることを特徴とする発光装置。

[25] 請求項 10記載の発光素子アレイが一列に複数個配列された発光素子アレイ群と、前記各発光素子アレイ内の第 1選択信号伝送路と接続され、各発光素子アレイ間で個別の前記第 1選択信号を供給する第 1選択信号用駆動回路と、

[26] 前記セット信号用駆動回路は、前記第 1選択信号用駆動回路が前記第 1選択信号の供給先の発光素子アレイを変更するときに、前記共通の電極の電位にほぼ等しい信号を供給してから、前記セット信号を供給し、

前記第 2選択信号用駆動回路および前記発光信号用駆動回路は、前記セット信号用駆動回路が前記セット信号の供給を開始してから、前記第 2選択信号および前記発光信号をそれぞれ供給することを特徴とする請求項 25記載の発光装置。

[27] 請求項 23記載の発光装置と、

前記第 1選択信号用駆動回路、前記第 2選択信号用駆動回路および前記発光信号用駆動回路は、画像情報に基づいて前記第 1選択信号、前記第 2選択信号および前記発光信号をそれぞれ供給することを特徴とする画像形成装置。

[28] 請求項 24記載の発光装置と、

前記入力トリガ信号用駆動回路、前記クロック信号用駆動回路、前記第 2選択信号用駆動回路および前記発光信号用駆動回路は、画像情報に基づいて前記入力トリガ信号、前記クロック信号、前記第 2選択信号および前記発光信号をそれぞれ供給することを特徴とする画像形成装置。

[29] 請求項 25記載の発光装置と、

前記第 1選択信号用駆動回路、前記セット信号用駆動回路、前記第 2選択信号用駆動回路および前記発光信号用駆動回路は、画像情報に基づいて前記第 1選択信号、前記セット信号、前記第 2選択信号および前記発光信号をそれぞれ供給することを特徴とする画像形成装置。

[30] (a)第 1選択信号を伝送する複数本の第 1選択信号伝送路と、

前記各第 1選択信号伝送路には、少なくとも 1個の前記スィッチ部が接続され、前記複数の第 1選択信号伝送路のうち少なくとも 1本には、複数の前記スィッチ部が共通に接続されていることを特徴とする発光素子アレイ。

[31] 前記 n個のスィッチ部全体は、 M (Mは 2以上の整数)個のスィッチ群に分割され、前記各スィッチ群には、 N (Nは 2以上の整数、 n=M X N)個のスィッチ部が同数で含まれることを特徴とする請求項 30記載の発光素子アレイ。

[32] 前記複数の発光素子は、 n個以下の発光素子力成る複数の発光素子ブロックを構成し、

複数の発光素子から成る発光素子ブロックは、その複数の発光素子が互いに異なる前記制御信号伝送路に個別に接続され、かつ、その複数の発光素子に共通の発光信号が入力されることを特徴とする請求項 30記載の発光素子アレイ。

[33] (a)第 1電極と、第 2電極と、前記第 1電極に第 1信号が入力されていて、かつ前記第 2電極に第 2信号が入力されているときに制御信号が出力される第 1制御電極とを備える n (nは 2以上の整数)個のスィッチ部と、

複数の発光素子を含む発光素子ブロックは、その複数の発光素子の各第 2制御電極が互いに異なる前記制御信号伝送路に個別に接続され、かつ、その複数の各発光素子の各第 3電極が相互に電気的に接続されていることを特徴とする発光素子ァレイ。

前記スィッチ部および前記発光素子が、力ソードまたはアノードを共通の電極とする発光サイリスタを含んで構成され、前記スィッチ部がさらに、ダイオードと抵抗体とを含んで構成され、

(a)力ソードを共通の電極とする場合は、

前記第 1電極は、ダイオードの力ソードであり、

前記第 1電極は、ダイオードのアノードであり、

前記第 2電極は、スィッチ部を構成する発光サイリスタのカソードであり、前記第 3電極は、発光素子を構成する発光サイリスタのカソードであり、前記第 1制御電極は、スィッチ部を構成する発光サイリスタの Pゲート電極であり、前記第 2制御電極は、発光素子を構成する発光サイリスタの Pゲート電極であることを特徴とする請求項 33記載の発光素子アレイ。

前記スィッチ部は、発光サイリスタカ成るスィッチ用サイリスタと、発光サイリスタから成る選択用サイリスタと、抵抗体とから成り、

前記発光素子は、発光サイリスタから成り、

(a)力ソードを共通の電極とする場合は、

前記スィッチ用サイリスタの Nゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、

前記各スィッチ部に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第 4信号として共通の電極に対して正の電圧が前記第 1信号に同期して印加され、

前記第 1電極は、選択用サイリスタの Nゲート電極であり、

前記第 3電極は、発光素子のアノードであり、

前記第 2制御電極は、発光素子の Nゲート電極であり、

(b)アノードを共通の電極とする場合は、

前記第 1電極は、選択用サイリスタの Pゲート電極であり、

前記第 3電極は、発光素子の力ソードであり、

前記第 2制御電極は、発光素子の Pゲート電極であることを特徴とする請求項 33 記載の発光素子アレイ。