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WO2005067051A1 - 半導体装置、半導体装置の製造方法 - Google Patents

半導体装置、半導体装置の製造方法 Download PDF

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Publication number
WO2005067051A1
WO2005067051A1 PCT/JP2003/016986 JP0316986W WO2005067051A1 WO 2005067051 A1 WO2005067051 A1 WO 2005067051A1 JP 0316986 W JP0316986 W JP 0316986W WO 2005067051 A1 WO2005067051 A1 WO 2005067051A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
semiconductor device
ferroelectric capacitor
insulating layer
forming
Prior art date
Application number
PCT/JP2003/016986
Other languages
English (en)
French (fr)
Inventor
Kazutoshi Izumi
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to JP2005513102A priority Critical patent/JP4610486B2/ja
Priority to PCT/JP2003/016986 priority patent/WO2005067051A1/ja
Priority to CNB2003801106287A priority patent/CN100505265C/zh
Publication of WO2005067051A1 publication Critical patent/WO2005067051A1/ja
Priority to US11/410,322 priority patent/US20060261387A1/en
Priority to US12/821,080 priority patent/US20100261296A1/en

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing a semiconductor device, and more particularly to a semiconductor device having a ferroelectric capacitor and a method of manufacturing the semiconductor device.
  • ferroelectric memories using ferroelectric capacitors have attracted attention as high-speed, low-power non-volatile memories, and research and development have been active.
  • ferroelectric goods Sairyo used in dielectric capacitor material having a crystal structure of Bae Robusukai preparative, PZT (Pb (Z r, T i) 0 3) and,
  • SBT S r B i 2 Ta 2 O 9
  • Patent Document 4 Japanese Patent Application Laid-Open No. 2002-358537
  • Patent Document 7 Japanese Patent Application Laid-Open No. 2002-100742
  • the ferroelectric capacitor When Cu was used as the rooster material, hydrogen was diffused when the rooster E E structure was formed, and the ferroelectric capacitor was inferior.
  • a plasma CVD method chemical vapor deposition method
  • SiN film silicon nitride film
  • a scrubber process (H 2 O jet process) is generally performed for the purpose of removing particles to improve the yield.
  • H 2 O may be diffused due to the use of the scrubber treatment, which may cause deterioration of the capacitor. Therefore, it has been difficult to remove particles while preventing deterioration of the capacitor due to H 2 O in the manufacturing process of the Fe RAM, thereby improving the manufacturing yield of the Fe RAM.
  • the F e RAM is hydrogen or O in order to prevent to deterioration of the capacitor by diffusing, for example, there forms a hydrogen diffusion preventing layer made of A 1 2 0 3 .
  • a hydrogen diffusion preventing layer has different components from the insulating layer formed near the hydrogen diffusion preventing layer. Therefore, when the hydrogen diffusion preventing layer and the insulating layer are both etched to make contact with the capacitor. When etching, it is necessary to change the etching gas and etching conditions.
  • a hydrogen diffusion prevention layer is formed to prevent the diffusion of hydrogen and prevent the capacitor from deteriorating. Etching the layer has a problem in that the efficiency of forming the contact of the capacitor is low. Disclosure of the invention
  • the ferroelectric wire carrier by preventing the diffusion of hydrogen or H 2 0
  • An object of the present invention is to provide a semiconductor device having a high-quality ferroelectric capacitor while preventing deterioration of the paster.
  • a first specific example of the present invention is that when Cu is used as a wiring material of a semiconductor device having a ferroelectric substance, hydrogen diffuses to form a ferroelectric capacitor when a rooster structure is formed. It is an object of the present invention to provide a semiconductor device having a high-quality ferroelectric capacitor and a method of manufacturing the semiconductor device, which prevent the semiconductor device from being degraded.
  • a second specific aspect of the present invention is a method of manufacturing a semiconductor device that removes particles while preventing deterioration of a ferroelectric capacitor due to H 20 and improves the yield of manufacturing a semiconductor device having a ferroelectric material.
  • the way # # is to do it.
  • a third object of the present invention is to form a hydrogen diffusion preventing layer to prevent the diffusion of hydrogen and prevent the ferroelectric capacitor from deteriorating.
  • An object of the present invention is to provide a method of manufacturing a semiconductor device having a ferroelectric capacitor, which improves the efficiency of forming contact wiring by etching.
  • the present invention solves the first problem by providing a semiconductor device having a ferroelectric capacitor formed on a substrate and a wiring structure formed on the ferroelectric capacitor.
  • An etching stopper including a hydrogen diffusion preventing layer is formed so as to include an insulating layer and a Cu layer formed in the interlayer insulating layer, and to face the interlayer insulating layer. Solved by semiconductor devices.
  • the etching stopper layer including the hydrogen diffusion preventing layer so as to face the interlayer insulating layer, it is possible to prevent diffusion of hydrogen and prevent inferiority of the ferroelectric capacitor. Became possible.
  • a method for manufacturing a semiconductor device comprising: forming a ferroelectric capacitor on the top of the first ⁇ S; and forming a wiring structure on the ferroelectric capacitor. Forming a first wiring structure including a wiring portion and a first inter-brows insulating layer on the ferroelectric capacitor; and diffusing hydrogen on the first wiring structure. Forming a single layer of etching stopper including a prevention layer; and forming a second wiring structure including a Cu layer and a second interlayer insulating layer on the etching stopper layer.
  • the problem is solved by a method of manufacturing a semiconductor device characterized by the following.
  • the diffusion of hydrogen is prevented to prevent ferroelectricity. It has become possible to prevent inferiority of the body capacitor.
  • the present invention provides a method for manufacturing a semiconductor device, comprising the steps of: forming a ferroelectric capacitor on a substrate; and forming a wiring structure on the ferroelectric capacitor. And a method for manufacturing a semiconductor device characterized by including a low-temperature aerosol cleaning step using an inert gas.
  • the method for manufacturing a semiconductor device it is possible to improve the yield of manufacturing a semiconductor device having a ferroelectric by removing particles while preventing the ferroelectric capacitor from being deteriorated by H 20. It becomes possible.
  • the present invention also provides a method for manufacturing a semiconductor device having a ferroelectric capacitor, the method comprising: forming the ferroelectric capacitor on a substrate; and providing a high-density plasma CVD.
  • a semiconductor device comprising: a step of selectively removing the above-mentioned hydrogen diffusion preventing layer by CMP to form an exposed portion where the insulating layer is exposed; and a step of forming a contact hole in the exposed portion.
  • the hydrogen diffusion preventing layer is selectively removed while forming a hydrogen diffusion preventing layer to prevent diffusion of hydrogen and H 20 to prevent deterioration of the capacitor. This makes it possible to improve the efficiency of the etching for forming the contact wiring.
  • FIG. 1 is a cross-sectional view schematically showing a part of a semiconductor device according to the present invention.
  • 2A to 2C are diagrams (part 1) illustrating a method for manufacturing the semiconductor device of FIG. 3A to 3C are diagrams (part 2) illustrating the method for manufacturing the semiconductor device of FIG. 4A to 4D are diagrams (part 3) illustrating the method for manufacturing the semiconductor device of FIG.
  • FIG. 5 is a diagram schematically showing a method for cleaning a substrate according to the present invention.
  • FIG. 6A to 6F are views (No. 4) showing the method for manufacturing the semiconductor device of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a cross-sectional view schematically showing a part of a semiconductor device 100 which is a semiconductor device having a ferroelectric capacitor according to a first embodiment of the present invention.
  • the outline of the semiconductor device 100 is as follows.
  • a ferroelectric capacitor is formed on a layer in which a transistor and the like are formed on S3 ⁇ 4101 composed of Si force,
  • a multilayer wiring structure is formed on the body capacitor.
  • the transistor is formed on a substrate 101 in an element region separated by an element isolation insulating layer 112.
  • An impurity diffusion layer 102 is formed in the element region, and impurity diffusion layers 103, 104, and 105 are formed so as to surround the periphery of the impurity diffusion layer 102. .
  • a gate insulating layer 1106 is formed on the substrate 101 so as to be sandwiched between the impurity diffusion layers 103 and 104, and a good electrode 110 is formed on the gate insulating layer 106. 7 is formed, and a side wall insulating layer 108 is formed on the side wall of the good electrode 107 to form a MOS transistor.
  • a gut insulating layer 109 is formed on the substrate 101 so as to be sandwiched between the impurity diffusion layers 104 and 105, and a gate electrode is formed on the gate insulating layer 109.
  • 110 is formed, and a side wall insulating layer 111 is formed on a side wall of the gate electrode 110 to form a MOS transistor.
  • An insulating layer 113 is formed so as to cover the MOS transistor, and a ferroelectric capacitor F eCap is formed on the insulating layer 113.
  • the ferroelectric capacitor F e Cap comprises a lower electrode 201 formed on the insulating layer 113, a ferroelectric layer 202 formed on the lower electrode 201, It consists of an upper electrode 204 formed on the ferroelectric layer 202.
  • hydrogen made of A 1 2 O 3 is formed so as to cover the capacitor F e Cap.
  • a diffusion preventing layer 204 is formed. Ferroelectric capacitors are known to be degraded by hydrogen or H 20 , and the hydrogen diffusion preventing layer prevents the ferroelectric capacitor from being exposed to hydrogen or H 2 O. I have.
  • a process in which the diffusion of hydrogen occurs in the capacitor for example, as a stopper layer for etching the interlayer insulating layer, is used as a stopper.
  • a stopper layer for example, a hydrogen diffusion preventing layer is included in an etching stopper layer (hereinafter, referred to as a stopper layer), which serves as an etching stopper, and will be described in detail later.
  • An interlayer insulating layer 114 is formed so as to cover the hydrogen diffusion preventing layer 204 and the insulating layer 113, and in the interlayer insulating layer 114 as follows. A plurality of contact holes are formed, and contact wirings are formed in the contact holes to form a 1 L fiber structure.
  • a contact wiring 206 having a barrier film 206A formed therearound is formed so as to be electrically connected to the lower electrode 201. Further, a contact wiring 205 having a barrier film 205A formed therearound is formed so as to be electrically connected to the upper electrode 203.
  • a barrier film 116A is formed therearound so as to be electrically connected to the impurity diffusion layer 103.
  • the contact rooster 2 ⁇ 1 16 is formed.
  • a barrier film 115A was formed therearound so as to be electrically connected to the impurity diffusion layer 104.
  • the contact rooster 5 ⁇ 1 15 is formed.
  • a stopper layer (one layer of etching dust) 1S is formed on the inter-layer insulating layer 114 of the 1L structure.
  • the stopper layer 1S functions as an etching stopper layer for etching for patterning the interlayer insulating layer 301 formed on the stopper layer 1S.
  • An interlayer and a layer 301 are formed on the layer 1S which is disgusting.
  • a plurality of trench roar portions are formed to form a tori structure 2L.
  • the trench portion 302 is formed inside a trench portion formed in the interlayer insulating layer 301 so as to be surrounded by a barrier film 302.
  • the trench portion 303 is formed inside a trench portion formed in the interlayer insulating layer 301 so as to be surrounded by a barrier film 303A.
  • the contact is electrically connected to the fiber section 206.
  • the trench wiring portion 304 is formed inside a trench portion formed in the interlayer insulating layer 301 so as to be surrounded by a barrier film 304 A.
  • the rooster section is electrically connected to 205 and 116.
  • the trench wiring portion 305 is formed inside a trench portion formed in the inter-brows insulating layer 301 so as to be surrounded by a barrier film 305A, and Rooster part 1 1 5 It is electrically connected.
  • a stopper layer 2S is formed so as to be in contact with the interlayer insulating layer 301, and an interlayer insulation layer 401 is formed on the stopper layer 2S.
  • a plurality of via plug wiring portions are formed in the interlayer insulating layer to form a wiring structure 3L.
  • the via plug wiring portion 402 is formed inside a via hole portion formed in the inter-brows insulating layer 401 so as to be surrounded by a barrier film 402. It is electrically connected to the fiber section 303.
  • the via plug wiring portion 403 is formed inside a via hole portion formed in the interlayer insulating layer 401 so as to be surrounded by a barrier film 403 A. It is electrically connected to the trench rooster part 2005.
  • a stopper layer 3S is formed on the roto structure 3L, and a rota fiber having an interlayer insulating layer 501 having a plurality of trench wiring portions formed on the stopper layer 3S. Structure 4 L is formed.
  • Scarlet rooster structure In a 4 L interlayer insulating layer 501, a trench rooster B surrounded by a barrier film 502A, 503A and 504A, respectively. 0 3 and 504 are formed. Further, a stopper layer 4S is formed on the rooster structure 4L, and a wiring structure 5 including an interlayer insulating layer 61 in which a plurality of via-blag roar portions (not shown) are formed on the stopper layer 4S. L is formed.
  • a stopper layer 5S is formed, and on the stopper layer 5S, an interlayer insulating layer 711, on which a global roving fiber portion 72 is formed, is formed.
  • a protective film 801 is formed on the eyebrow gap 700.
  • the trench ⁇ portions 302, 303, 304, 305, 520, 503 and 504, and the via plug wiring portions 402 and 403 are made of Cu.
  • the barrier films 302 A, 303 A, 304 A, 304 A, 402 A, 400 A, 500 A, 500 A and 504 A are: For example, it consists of Ta or TaN.
  • the global wiring 70 1 is made of Cu, it can be formed using A 1.
  • an SIN layer is generally used for the etch stopper layers 1S to 5S.
  • the SiN layer has a function as an etch stopper layer and a function to prevent diffusion of Cu.
  • the ferroelectric capacitor is affected by damage including hydrogen diffusion in the process of forming a SiN layer by plasma CVD. There was a problem that the ferroelectric capacitor was inferior.
  • a film including a hydrogen diffusion preventing layer is used for the stopper layer.
  • any one of A1 oxide, A1 nitride, Ta oxide, Ta nitride, Ti oxide, and Zr oxide can be used as the stopper layer, and the stopper layer is used as the stopper layer.
  • a 1 oxides e.g., A 1 2 0 3
  • a 1 nitrides e.g., T a oxide, T a nitride, T i oxides and Z r oxide etches the interlayer insulating layer
  • it also functions as a Cu diffusion preventing layer, that is, these layers have a function of preventing diffusion of hydrogen and a stopper of etching for preventing diffusion of Cu. You can double.
  • the above stopper layer for example, a SiO layer, a SiO layer, or the like is used. It is also possible. In this case, the effect of preventing the diffusion of Cu can be enhanced by adding an appropriate amount of nitrogen to the SiO 2 layer.However, if the amount of addition increases, the effect of hydrogen diffusion is exerted. Thus, the effect of preventing Cu diffusion and the effect of preventing hydrogen diffusion can be balanced.
  • the SiN layer has an excellent effect of preventing Cu diffusion, it has an effect of hydrogen diffusion. Therefore, when the SiN layer is laminated with the hydrogen diffusion preventing layer and used as a stopper layer, In addition to having a function of preventing diffusion, a stopper for etching, and a function of preventing diffusion of Cu, the effect of preventing diffusion of Cu is particularly improved, which is preferable.
  • the hydrogen diffusion preventing layer include, for example, a metal compound having an excellent hydrogen diffusion preventing effect, such as A1 oxide, A1 nitride, Ta oxide, Ta nitride, Ti oxide, and Zr. It is preferable to use any one of layers made of an oxide.
  • a SiN layer is laminated on a layer made of A1 oxide, A1 nitride, Ta oxide, Ta nitride, Ti oxide or Zr oxide. It is preferable to use it because the effect of hydrogen diffusion on the capacitor is increased.
  • the stopper layer when used in a laminated structure, it has an excellent effect of preventing the diffusion of hydrogen and the diffusion of the etching stopper Cu, such as the SiO layer and the S It is preferable to use a layer composed of any one of A1 oxide, A1 nitride, Ta oxide, Ta nitride, Ti oxide and Zr oxide on the iON layer. It is.
  • the material used for the stopper layer is not limited to these, and the above material is laminated with a material that is particularly excellent in the effects of preventing hydrogen diffusion, etching stopper or Cu diffusion. , Or may be used by mixing.
  • FIG. 1 a method of manufacturing the semiconductor device 100 will be described step by step with reference to the drawings, first of all, a method of manufacturing a ferroelectric capacitor, and then a method of forming a wiring structure.
  • 2A to 2C are diagrams showing a method of forming the ferroelectric capacitor F e Cap of the semiconductor device 100.
  • FIG. the same reference numerals are given to the parts described above, and the description is omitted.
  • a lower electrode 201, a ferroelectric layer 202, and an upper electrode 203 are formed on the insulating layer 113 as shown below.
  • a lower electrode 201 made of, for example, Ir is formed on the insulating layer 113 by sputtering so as to have a thickness of, for example, 200 nm.
  • 2 chome (P b (Z r, T i) 0 3) strength is formed to a thickness of 0.99 nm dielectric layer 202 made of.
  • either the sputtering method or the MO-C VD method may be used, and the period may be performed by sputtering, and then the PZT film may be formed by MO-CVD. .
  • an upper electrode 203 made of, for example, Ir is formed on the ferroelectric layer 202 by sputtering to have a thickness of 200 nm.
  • a metal such as Pr can be used for the lower electrode 201 or the upper electrode 203 in addition to Ir, and a conductive oxide such as IrOx, PtOx, and PtlrOx can be used. It is also possible to use an object or the like. Further, a layer made of a conductive nitride such as Ti or TiN may be provided as a lower electrode diffusion barrier.
  • ferroelectric layer is not limited to PZT, it is possible to use appropriate other ferroelectric Mochisairyo, for example SBT (S r B i 2 Ta 2 O g) can be used, for example Der You.
  • SBT S r B i 2 Ta 2 O g
  • Annealing after the formation of the lower electrode 201, after the formation of the upper electrode 203, or after the formation of the ferroelectric layer 202 is suitable for improving the film quality. Performing annealing at a temperature in the range of ° C to 700 ° C improves the film quality of the ferroelectric layer, which is preferable.
  • the upper electrode 203, the ferroelectric layer 202, and the lower electrode 201 are etched to pattern the ferroelectric capacitor. Then, for example, the A 1 2 Omicron comprising three hydrogen diffusion preventing layer 204 is formed such that 1 0 nm ⁇ l 00 nm thick.
  • the hydrogen diffusion preventing layer 204 for example, any one of sputtering, MO_CVD, or a method using water can be used.
  • the hydrogen diffusion preventing layer 204 other materials having a hydrogen diffusion preventing effect can be used.
  • the oxide of A1 the nitrogen oxide of A1 It is possible to use any of oxides, oxides of Ti and oxides of Ta.
  • an interlayer insulating layer 114 is formed on the hydrogen diffusion preventing layer 204 so as to cover the entire ferroelectric capacitor by, for example, plasma TEOS or spin coating. It is formed by a method or the like.
  • the film quality is improved due to the desorption of moisture and the like, and the deterioration of the capacitor is prevented by removing hydrogen and moisture. This can be prevented, which is preferable.
  • etching is performed to form contact holes to be inserted into the upper electrode 203 and the lower electrode 201, respectively.
  • the contact fibers 205 and 206 electrically connected to the lower electrode 203 and the lower electrode 201 are formed to form the fiber structure 1L.
  • the contact fibers 205 and 206 are formed so as to be surrounded by barrier films 205A and 206A, respectively.
  • the contact wirings 205 and 206 are made of, for example, * W (tungsten).
  • the barrier films 205 A and 206 B are made of TiN or Ti / TiN. Formed from
  • the contact roosters E ⁇ 205 and 206 can be formed of A1 or Cu, in which case, for example, W W formed by CVD using a reducing gas containing hydrogen. In comparison with the above, the effect of suppressing the influence of hydrogen and suppressing the inferiority of the ferroelectric capacitor is achieved.
  • the A1 layer is patterned by RIE (reactive ion etching), and then the A1 Tomari is insulated between the eyebrows.
  • RIE reactive ion etching
  • the age at which the contact fibers 205 and 206 are formed of Cu has the effect of reducing electrical resistance.
  • the formation of fine wiring is facilitated because the damascene method can form the fiber structure.
  • the contacts ⁇ 205 and 206 are formed of A 1, and the barrier films 205 A and 206 B are made of Ti N or T i / T i N Membrane strength s , the knitting contact fibers 205 and 206 are formed of Cu ⁇ 8
  • the barrier films 205 A and 206 B are made of Ta or TaN Preferably, a membrane is used.
  • an annealing step of 400 ° C. to 600 ° C. was performed for the purpose of recovering the deterioration of the capacitor. By removing hydrogen and moisture, it is possible to recover the inferiority of the capacitor.
  • any of a sputtering method, an MO-CVD method, and a method using hydrolysis using the following reaction can be used.
  • the stove layer 1S there is a method in which the layer is first formed by a sputtering method, and a film is formed on the film formed by the sputtering, for example, by a CVD method. Adding an air step at 300 ° C. to 600 ° C. improves the film quality, which is preferable.
  • the stopper layer is formed in the same manner as the stopper layer 1S.
  • the ferroelectric capacitor and the rooster structure 1L on the ferroelectric capacitor are formed, and further, the rooster fiber structure in the upper layer of the rooster structure 1L is formed.
  • FIGS. 3A to 3C and FIGS. 4A to 4D a method of forming an upper layer wiring structure of the wiring structure 1L will be described with reference to FIGS. 3A to 3C and FIGS. 4A to 4D.
  • the same parts as those described above are denoted by the same reference numerals, and description thereof will be omitted.
  • the figure shows a part of the cross section of the Toriya structure of the semiconductor device 100, and other parts are not shown.
  • a SiO layer is formed on the stopper layer 1S as the eyebrow insulating layer 301 by, for example, plasma TEOS or HDP-CVD.
  • a SiON film, a SiOC film, a SiCO (H) film, a fluorine-added SiO film (FSG film), and the like may be formed.
  • a low dielectric constant film such as HSQ (hydrogen silsesoxane) can be formed by spin coating.
  • a structure in which a film formed by a spin coating method is sandwiched by a film formed by a CVD method may be employed.
  • the interlayer insulating layer 114 After the formation of the interlayer insulating layer 114, if an annealing treatment or a plasma treatment is performed, desorption of hydrogen or moisture occurs, resulting in a good film quality. Deterioration can be prevented, which is preferable. Further, the insulating layers 401 to 701 can be formed in the same manner as the interlayer insulating layer 301.
  • the interlayer insulating layer 301 is etched to pattern the interlayer insulating layer 301.
  • the stopper layer 1S functions as an etching stopper. After etching the interlayer insulating layer, the stopper layer 1S is etched so that the contact wiring 206 is exposed.
  • a barrier layer 303A made of TaN is formed by, for example, a sputtering method.
  • a Cu seed layer is formed on the barrier layer 303A by a sputtering method, a Cu film is formed by a plating method, and further flattened by CMP (chemical mechanical polishing). Is performed to form a trench portion 303 and the wiring structure 2L is formed.
  • a stopper layer 2S is formed by the same method as that used to form the stopper layer 1S so as to cover the interlayer insulating layer 301 and the trench portion 303. Further, there are various methods of forming a wiring structure on the stove layer 2S. For example, in the case of using a Cu pad B ⁇ , a dual damascene method or a single damascene method can be considered. In this embodiment, the dual damascene method will be described as an example based on FIGS. 4A to 4D.
  • an interlayer insulating layer 401 is formed on the stopper 2S, a stopper layer 3S is formed on the interlayer insulating layer 401, and further on the stopper layer 3S.
  • An interlayer insulating layer 501 is formed.
  • the interlayer insulating layers 401 and 501 are formed in the same manner as the interlayer insulating layer 301, and the stopper layer 3S is It can be formed in the same manner as the stove layer 2S.
  • the interlayer insulation layer 501, the stopper layer 3S, the interlayer insulation layer ⁇ S401, and the stopper layer 2S is etched to form a via hole 401 so that the torrent wiring portion 303 is exposed.
  • the stopper layer 2S is used as an etching stopper.
  • the interlayer insulating layer be etched, by changing the gas used for the etching and the conditions.
  • the interlayer insulating layer 501 is etched to form a trench 501A.
  • the stopper layer 3S is used as an etching stopper.
  • barrier layers 402 A and 503 A made of TaN are formed by, for example, a sputtering method.
  • a Cu seed layer is formed on the barrier layers 402A and 503A by a sputtering method, and then a Cu film is formed by a plating method.
  • a trench wiring portion 503 and a via plug wiring portion 402 thereby forming the wiring structures 3L and 4L.
  • a stopper layer 4S is formed on the rooster structure 4L in the same manner as described above, and the lower layered insulating layer 61, the via-blag rooster portion, the stopper layer 5S, the interlayer insulating layer 701, and the opening It forms a rooster part 70 2 and a protective layer 800 1.
  • the dual damascene method has been described as an example, but the single damascene method can similarly form a fiber structure.
  • the via plug wiring section 402 and the trench section 503 are separately formed. That is, after forming the rooster fiber structure 3L, the stopper layer 3S may be formed on the wiring structure 3L, and the rooster structure 4L may be formed on the stopper layer 3S.
  • stopper layers When a plurality of stopper layers are formed, it is not necessary to form all the stopper layers with the same material, and the stopper layers can be formed with different materials as needed.
  • the stopper further 1 S and the stopper further 2 S, the high A 1 2 0 3 of the hydrogen diffusion preventing effect, formed, the stopper layer 3 s to 5 S has proven in a conventional process, C u There is a method of using a SiN layer which has a high diffusion prevention effect.
  • the stopper layer is, for example, a layer having a high etching stopper effect, that is, a layer having a high selectivity to the interlayer insulating layer, a layer having a high Cu diffusion preventing effect, or a layer having a high hydrogen diffusion preventing effect. It is possible to use a combination of these materials by laminating or mixing them. By combining a plurality of materials in this manner, the etching stopper effect, Cu diffusion prevention effect, and hydrogen diffusion prevention effect can be obtained. It is possible to adjust the balance.
  • H 20 diffuses in the manufacturing process of the FeRAM, there is a concern that the capacitor may be deteriorated.
  • scrubber treatment is performed. (H 2 0 Jietsuto processing) rarely is difficult to implement.
  • Example 1 a method of manufacturing the semiconductor device shown in Example 1, that is, in the manufacturing method shown in Examples 2 3, to remove the particles on the substrate surface without using H 2 0, yield A method for manufacturing a semiconductor device which improves the performance will be described.
  • FIG. 5 schematically shows a cleaning method using low-temperature aerosol cleaning (see Japanese Patent Application Laid-Open Nos. Hei 8-321480 and Hei 8-292852) used in the present embodiment. Figure It is.
  • low-temperature aerosol cleaning is performed, for example, by converting an inert gas mixture of argon and nitrogen into an aerosol Z at an extremely low temperature and spraying the aerosol Z from a nozzle N at a high speed onto a base gW f surface.
  • This is a cleaning method that removes particles Pa on the substrate surface by the impact.
  • the cleaning method When the cleaning method is applied to a manufacturing process of a semiconductor device having a ferroelectric capacitor, for example, the semiconductor device 100 shown in FIG. 1, when compared with a conventional cleaning method such as scrubber cleaning, H 20 is reduced. to avoid using ferroelectric capacitors, while preventing from being deteriorated by water Motoya H 2 0, it is possible to obtain an effect of improving the yield by removing the particles of the substrate surface.
  • the hydrogen diffusion preventing layer composed of A 1 2 ⁇ 3, treatment with H 2 0, there is a problem that damage Doing such scrubber treatment or washing For example entering, cryogenic aerosol according to the present embodiment
  • the effect of removing particles on the substrate surface and improving the yield can be obtained while preventing the hydrogen diffusion preventing layer from being damaged. .
  • the process of manufacturing the semiconductor device shown in FIG. 1 for the purpose of preventing the deterioration of the capacitor, it is preferable to perform, for example, a plasma treatment or an annealing treatment for removing moisture after forming the interlayer insulating layer.
  • a plasma treatment or an annealing treatment for removing moisture after forming the interlayer insulating layer.
  • particles on the interlayer insulating layer are increased. Therefore, in order to remove these particles, the low-temperature air port according to the present embodiment is used after the plasma treatment or the annealing treatment. It is preferable to use a sol cleaning method.
  • the step of forming the interlayer insulating layer is a step after the formation of the ferroelectric capacitor, it is difficult to perform cleaning using water such as scrubber cleaning.
  • Applying the cleaning method according to the present embodiment to the cleaning after the annealing treatment is particularly effective because the particles can be reduced while eliminating the influence of the deterioration of the capacitor due to hydrogen and water.
  • the cleaning method according to the present embodiment is applied to the cleaning after the plasma treatment or the ayur treatment after the formation of the interlayer insulating film, the hydrogen diffusion preventing layer formed in the step before the formation of the interlayer insulating layer is applied. This is preferable because particles can be reduced while eliminating the influence of damage to the hydrogen diffusion preventing layer due to scrubber cleaning or the like.
  • the cleaning method according to the present embodiment after the plasma treatment step or the annealing step after the interlayer insulating layer 114 is formed as shown in FIG. 2C for the above-described reason.
  • the cleaning method according to the present embodiment may be used after the annealing treatment or the plasma treatment after the formation of the interlayer insulating layer 601 or 701.
  • a cleaning step is required to reduce particles, and it is effective to use the cleaning method according to the present embodiment after the CMP step.
  • the cleaning method according to the present embodiment may be used in a step of forming a ferroelectric capacitor, and particles are removed without deteriorating the ferroelectric capacitor. This has the effect of improving the yield of semiconductor devices.
  • the cleaning method according to the present embodiment may be applied after forming the lower electrode, the upper electrode, or the ferroelectric layer.
  • the cleaning method according to the present embodiment may be used after annealing after forming the lower electrode, after annealing after forming the upper electrode, or after annealing after forming the ferroelectric layer.
  • the hydrogen diffusion preventing layer is used as an etching stopper layer, it is preferable that the etching selectivity with the interlayer insulating layer is large. For example, when the hydrogen diffusion layer is not used as the etching stopper layer, Since the etching selectivity with the layer is large, the etching efficiency may be reduced.
  • the contact of the capacitor is etched by etching the hydrogen diffusion preventing layer and the eyebrows insulating layer
  • it is necessary to change the conditions of etching gas etching at the time of etching and there is a problem that the efficiency of forming a contact hole is low.
  • the hydrogen diffusion preventing layer corresponding to the portion where the contact hole is formed is selectively removed before the etching of the contact hole, thereby facilitating the etching of the contact hole.
  • FIGS. 6A to 6F show an example in which the present embodiment is applied to the method for manufacturing the semiconductor device 100 shown in FIG.
  • the same parts as those described above are denoted by the same reference numerals, and description thereof will be omitted.
  • steps other than those shown in FIGS. 6A to 6F and steps not particularly described in FIGS. 6A to 6F are described in FIGS. 2A to 2C and FIGS. This is the same as the process shown in FIG. 3C or FIGS. 4A to 4D.
  • the step shown in FIG. 6A shows a state before the formation of the hydrogen diffusion preventing layer in the step shown in FIG. 2B.
  • a plurality of adjacent ferroelectric capacitors are shown.
  • an insulating layer 114 A made of, for example, SiO is formed by the HDP (high-density plasma) -C VD method so as to cover the ferroelectric capacitor. .
  • the film is formed such that a bias 3 ⁇ 4J £ is applied to the ⁇ ⁇ substrate side. It is preferable.
  • ⁇ V of CVD using HDP the gas used for film formation dissociates and the film formation by ions becomes dominant, which has the effect of improving the coverage of fine patterns.
  • the insulating layer 114 A by the CVD method using HDP, it is possible to prevent voids from being generated between adjacent ferroelectric capacitors when the insulating layer is buried. It has the effect of doing.
  • the bias flffi is applied to the substrate side, the sputtering effect by the ions is increased, the filling characteristics are improved, and the effect of suppressing the generation of voids is increased. is there.
  • the insulating layer formed on the structure, in this embodiment, on the ferroelectric capacitor due to the sputtering effect of ions Has a protrusion shape, and a protrusion 114a is formed on the ferroelectric capacitor.
  • the insulating layer to be formed is not limited to SiO.
  • a fluorine-added SiO film (FSG), a SiO film, or the like can be formed.
  • a hydrogen diffusion barrier composed of, for example, an oxide of A1 (for example, A12O3) is formed on the absolute 114A in the same manner as in the step of FIG. 2B.
  • A1 for example, A12O3
  • any one of, for example, a nitrogen oxide of A1, an oxide of Ta, and an oxide of Ti is used. Is possible.
  • a portion of the hydrogen diffusion preventing layer 204 A formed on the protrusion 114 a is selectively etched by, for example, CMP (chemical polishing). To form an exposed portion 114b where the insulating layer 114A is exposed.
  • CMP chemical polishing
  • CMP is carried out using the usual method, The formed portion is selectively etched. Then, a part of ⁇ Bl4A of the protrusion 114a is also removed, and the exposed portion 114b is locally planarized. Next, in the step shown in FIG. An insulating layer 114B is formed so as to cover the hydrogen diffusion preventing layer 204A and the exposed portion 114b, and the surface of the insulating layer 114B is planarized by CMP.
  • a SiO film, a SiON film, an FSG film, or the like can be formed by the HDP-C VD method. Unlike the case, since the coverage does not need to be good, it can be formed using a method such as plasma TEOS or spin coating.
  • the film is inserted from the exposed portion 114 to the upper electrode 203 by plasma etching using a CF-based gas.
  • a contact hole is formed, and a contact rooster S ⁇ CP is formed in the contact hole.
  • a barrier film is formed at the boundary between the contact layer B ⁇ C P and the insulating layer 114A or 114B.
  • the contact line CP can be formed of W (tungsten), A1, or Cu.
  • the method of forming the contact layer and the barrier film is the same as that described in the description of FIG. 2c. In this embodiment, the contact wiring connected to the lower electrode 201 is not shown.
  • the present embodiment when etching the contact hole of the contact wiring connected to the ferroelectric capacitor, it is possible to perform the etching efficiently without changing the gas type and the etching conditions. In addition, it has the effect of preventing the etching shape from becoming defective. In addition, since the hydrogen diffusion preventing layer in the portion where the contact hole is formed is selectively removed, the hydrogen diffusion preventing layer is not removed except in the portion where the contact hole is formed, and diffusion of hydrogen and H 2 O is prevented. By doing so, the effect of preventing deterioration of the ferroelectric capacitor can be maintained.
  • the efficiency of forming the contact wiring by etching the hydrogen diffusion preventing layer and the insulating layer while forming the hydrogen diffusion preventing layer to prevent the diffusion of hydrogen to prevent the ferroelectric capacitor from deteriorating. Is achieved.
  • the present invention in a semiconductor device having a ferroelectric capacitor, it is possible to prevent diffusion of hydrogen and prevent deterioration of the ferroelectric capacitor.
  • the use of Cu as the wiring material of a semiconductor device having a ferroelectric material prevents the diffusion of hydrogen when forming a wiring structure to prevent the ferroelectric capacitor from deteriorating.
  • a semiconductor device having a ferroelectric capacitor and a method for manufacturing the semiconductor device can be realized.
  • a hydrogen diffusion preventing layer is formed to prevent diffusion of hydrogen and H 2 ⁇ to prevent deterioration of the capacitor while preventing hydrogen diffusion.

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Abstract

本発明では、水素またはＨ2Ｏの拡散を防止することで強誘電体キャパシタの劣化を防止し、高品質の強誘電体キャパシタを有する半導体装置を提供することを課題とする。そのため、本発明では、基板上に形成された強誘電体キャパシタと、前記強誘電体キャパシタ上に形成された配線構造とを有する半導体装置であって、前記配線構造は、層間絶縁層と当該層間絶縁層中に形成されたＣｕ配線部を含み、前記層間絶縁層に面するように、水素拡散防止層を含むエッチングストッパー層が形成されていることを特徴とする半導体装置を用いた。

Description

明細書 半導体装置、 半導体装置の製造方法 技術分野
本発明は半導体装置および半導体装置の製造方法に係り、 特には強誘電体キヤ パシタを有する半導体装置および当該半導体装置の製造方法に関する。 背景技術
近年、 高速 ·低電力である不揮発性メモリとして、 強誘電体キャパシタを用い た強誘電体メモリが注目され、 研究開発が盛んになつている。
例えば、 強誘電体キャパシタに用いられる強誘電財才料としてはぺロブスカイ ト型の結晶構造を有する材料が用いられ、 PZT (Pb (Z r， T i) 03) や、
SBT (S r B i2Ta2O9) などが用いられている。
[特許文献 1 ]特開平 8— 321480号公報
[特許文献 2]特開平 8 -298252号公報
[特許文献 3 ]特開平 8— 1900号公報
[特許文献 4]特開 2002— 358537号公報
[特許文献 5]特開 2002— 176149号公報
[特許文献 6]特開 2002— 43541号公報
[特許文献 7]特開 2002—100742号公報
[特許文献 8〗特開 2002— 43541号公報
し力 し、 このような強誘電体キャパシタは水素や水によってその品質が劣ィ匕す ることが知られており、 以下に説明するように、 水素または水の拡散を防止し、 キャパシタの劣化を防止して、 高品質の強誘電体キャパシタを有する半導体装置 (以下 F e RAMと呼ぶ） を製造することは困難であるという問題があった。 今後、 強誘電体キャパシタを有する半導体装置の酉纖は微細化が進み、 酉 レ ールは 0. 18 μ m以下と
Figure imgf000003_0001
このような の微細ィ匕に伴つて酉 材 料としては Cuが一般的になっていくと考えられる。 酉 材料として C uを用いる場合には、 酉 E ¾構造を形成する場合に水素が拡散 して強誘電体キャパシタを劣ィ匕させてしまう があった。 例えば、 トレンチ配 線部が形成された絶,の層間、 またはビア酉 部が形成された絶縁層の層間に は、 エッチングストッパー層として、 プラズマ CVD法 （化学気相堆積法） によ り形成した S i N膜 （シリコン窒化膜） を用いることが一般的である。 この 、 当該 S i N膜形成時に発生する水素拡散を含むダメージにより、 キャパシタの 劣化が生じてしまう問題があつた。
また、 半導体装置の製造工程においては、 パーティクルの除去を行って歩留り を向上させる目的で、 スクラバー処理（H2Oジェット処理） を行う事が一般的で あつたが、 F e RAMの製造工程においてはスクラバー処理を用いたことで H2 Oが拡散し、 そのためにキャパシタが劣ィ匕してしまう懸念があり、 キャパシタ形 成後は実施することが困難であった。 そのため、 F e RAMの製造工程で、 H2 Oによるキャパシタの劣化を防止しながらパーティクルを除去して、 F e RAM の製造の歩留りを向上させることは困難であった。
また、 F e RAMを製造する場合には、水素や Oが拡散してキャパシタを劣 化させることを防止するために、 例えば A 1 203などからなる水素拡散防止層を 形成する があった。
しかしこのような水素拡散防止層は、 当該水素拡散防止層の近傍に形成される 絶縁層と成分が異なるため、 当該水素拡散防止層と絶縁層を共にェツチングして キャパシタのコンタクト酉 する場合には、 エッチングの際に、 エッチングガス やエッチングの条件を変更する必要があり、 水素拡散防止層を形成して水素の拡 散を防止してキャパシタの劣化を防止しながら、 かつ水素拡散防止層と絶縁層を ェツチングすることはキャパシタのコンタクト酉 形成の場合の効率が悪レ、とい う問題があった。 発明の開示
そこで、 本発明では上記の問題を解決した、 新規で有用な半導体装置および半 導体装置の製造方法を することを目的としている。
本発明の統括的 M は、水素または H20の拡散を防止することで強誘電体キヤ パシタの劣ィ匕を防止し、 高品質の強誘電体キャパシタを有する半導体装置を することである。
本発明の具体的な第 1の i¾ は、 強誘電体を有する半導体装置の配線材料とし て C uを用いた場合に、 酉 構造を形成する場合に水素が拡散して強誘電体キヤ パシタを劣ィ匕させることを防止し、 高品質の強誘電体キャパシタを有する半導体 装置および当該半導体装置の製造方法を提供することである。
本発明の具体的な第 2の羅は、 H20による強誘電体キャパシタの劣化を防止 しながらパーティクルを除去して、 強誘電体を有する半導体装置の製造の歩留り を向上させる半導体装置の製造方法を # ^することである。
本発明の具体的な第 3の課題は、 水素拡散防止層を形成して水素の拡散を防止 して強誘電体キャパシタの劣ィ匕を防止しながら、 力、つ水素拡散防止層と絶縁層を エッチングしてコンタクト配線を形成する^^の効率を良好とする、 強誘電体キ ャパシタを有する半導体装置の製造方法を^することである。
本発明は上記第 1の課題を、 基板上に形成された強誘電体キャパシタと、 前記 強誘電体キャパシタ上に形成された配線構造とを有する半導体装置であって、 前 記酉 構造は、 層間絶縁層と当該層間絶縁層中に形成された C u酉彌部を含み、 前記層間絶縁層に面するように、 水素拡散防止層を含むエッチングストツバ一層 が形成されていることを特徴とする半導体装置により、 解決する。
当該半導体装置によれば、 層間絶縁層に面するように、 水素拡散防止層を含む エッチングストッパー層を形成したことにより、 水素の拡散を防止して強誘電体 キャパシタの劣ィ匕を防止することが可能となった。
また、 上記第 1の^ Sを、 反上に強誘電体キャパシタを形成する工程と、 前 記強誘電体キヤパシタ上に配線構造を形成する工程とを有する半導体装置の製造 方法であって、 前記酉 Bi ^構造を形成する工程は、 前記強誘電体キャパシタ上に、 配線部と第 1の眉間絶縁層を含む第 1の配線構造を形成する工程と、 前記第 1の 配線構造上に水素拡散防止層を含むエッチングストツバ一層を形成する工程と、 前記ェッチンダストッパー層上に C u酉彌部と第 2の層間絶縁層を含む第 2の配 線構造を形成する工程と、 を含むことを特徴とする半導体装置の製造方法により 、 解決する。 当該半導体装置の製造方法によれば、 前記キャパシタ上に酉 構造を形成する 場合に、 層間絶縁層のエッチングストッパー層に水素拡散防止層を含む膜を用い たため、 水素の拡散を防止して強誘電体キャパシタの劣ィ匕を防止することが可能 となった。
また、 本発明は上記第 2の讓を、 基板上に強誘電体キャパシタを形成するェ 程と、 前記強誘電体キャパシタ上に配線構造を形成する工程とを有する半導体装 置の製造方法であって、 不活性ガスによる低温エア口ゾル洗浄工程を含むことを 特徴とする半導体装置の製造方法により、 解決する。
当該半導体装置の製造方法によれば、 H20による強誘電体キャパシタの劣ィ匕を 防止しながらパーティクルを除去して、 強誘電体を有する半導体装置の製造の歩 留りを向上させることが可能となる。
また、 本発明は上記第 3の課題を、 強誘電体キャパシタを有する半導体装置の 製造方法であって、 基板上に前記強誘電体キャパシタを形成する工程と、 高密度 プラズマ C VDにより、 前記強誘電体キャパシタ上に突起部が形成されるように して、 当該強誘電体キャパシタ上に絶縁層を形成する工程と、 前記絶縁層上に水 素拡散防止層を形成する工程と、 前記突起部上の前記水素拡散防止層を C M Pに より選択的に除去して前記絶縁層が露出した露出部を形成する工程と、 前記露出 部にコンタクト酉 を形成する工程を含むことを特徴とする半導体装置の製造方 法により、 解決する。
当該半導体装置の製造方法によれば、水素拡散防止層を形成して水素や H20の 拡散を防止してキャパシタの劣ィ匕を防止しながら、 水素拡散防止層を選択的に除 去することで、 コンタクト配線を形成する^^のエッチングの効率を良好とする ことを可能とする。 図面の簡単な説明
図 1は、 本発明による半導体装置の一部を模式的に示した断面図である。 図 2 A〜図 2 Cは、図 1の半導体装置の製造方法を示した図（その 1 )である。 図 3 A〜図 3 Cは、図 1の半導体装置の製造方法を示した図（その 2 )である。 図 4 A〜図 4 Dは、図 1の半導体装置の製造方法を示した図（その 3 )である。 図 5は、 本発明による基板の洗浄方法を模式的に示した図である。
図 6 A〜図 6 Fは、図 1の半導体装置の製造方法を示した図（その 4 )である。 発明を実施するための最良の形態
次に、 本発明の実施の形態に関して、 以下に図面に基づき、 説明する。
[実施例 1 ]
図 1は、 本発明の実施例 1による、 強誘電体キャパシタを有する半導体装置で ある、 半導体装置 1 0 0の一部を模式的に示した断面図である。
図 1を参照するに、 前記半導体装置 1 0 0の概略は、 S i力 らなる S¾ 1 0 1 上に、 トランジスタなどが形成された層の上に強誘電体キャパシタが形成され、 当該強誘電体キャパシタ上には多層配線構造が形成された構造になっている。 前記トランジスタは、 基板 1 0 1上の、 素子分離絶縁層 1 1 2で分離された素 子領域に形成されている。 当該素子領域には、 不純物拡散層 1 0 2が形成され、 当該不純物拡散層 1 0 2にその周囲を囲まれるように不純物拡散層 1 0 3， 1 0 4および 1 0 5が形成されている。
前記不純物拡散層 1 0 3および 1 0 4に挟まれるように、 基板 1 0 1上にはゲ 一ト絶^ 11 0 6が形成され、 当該ゲート絶縁層 1 0 6上にはグート電極 1 0 7 が形成され、 当該グート電極 1 0 7の側壁には側壁絶縁層 1 0 8が形成されて M O Sトランジスタが形成されている。
同様に、 前記不純物拡散層 1 0 4および 1 0 5に挟まれるように、 基板 1 0 1 上にはグート絶縁層 1 0 9が形成され、 当該ゲート絶縁層 1 0 9上にはゲート電 極 1 1 0が形成され、 当該ゲート電極 1 1 0の側壁には側壁絶縁層 1 1 1が形成 されて MO Sトランジスタが形成されている。
前記 MO Sトランジスタを覆うように絶縁層 1 1 3が形成され、 当該絶縁層 1 1 3上に、 強誘電体キャパシタ F e C a pが形成されている。
前記強誘電体キャパシタ F e C a pは、 前記絶縁層 1 1 3上に形成された下部 電極 2 0 1と、 当該下部電極 2 0 1上に形成された強誘電体層 2 0 2、 さらに当 該強誘電体層 2 0 2上に形成された上部電極 2 0 4からなる。
また、 前記キャパシタ F e C a pを覆うように、 例えば A 1 2O3からなる水素 拡散防止層 2 0 4が形成されている。強誘電体キャパシタは、水素や H20によつ て劣化することが知られており、 当該水素拡散防止層によって強誘電体キャパシ タが水素や H2Oに曝されることを防止している。
しカゝし、 例えば強誘電体キャパシタが形成された後の酉纖構造を形成する工程 において、 キャパシタに水素の拡散の影響が生じてしまう工程、 例えば層間絶縁 層のエッチングのストッパー層として S i N膜を形成する工程がある場合には、 水素の拡散の影響が大きく、 水素の拡散防止効果は充分ではなく、 強誘電体キヤ パシタが劣ィ匕してしまう問題があった。 そこで本実施例ではエッチングのストツ パーとなる、 エッチングストッパー層 （以下ストッパー層と記載する） に、 水素 拡散防止層を含む構造としているが、 詳細については後述する。
前記水素拡散防止層 2 0 4上を覆うように、 また前記絶縁層 1 1 3を覆うよう に、 層間絶縁層 1 1 4が形成され、 当該層間絶縁層 1 1 4中には以下のようにコ ンタクトホールが複数形成され、 当該コンタクトホールにはコンタクト配線が形 成されて、 酉纖構造 1 Lを構成している。
前記下部電極 2 0 1に電気的に接続されるように、 その周囲にバリア膜 2 0 6 Aが形成されたコンタクト配線 2 0 6が形成されている。 また前記上部電極 2 0 3に電気的に接続されるように、 その周囲にバリア膜 2 0 5 Aが形成されたコン タクト配線 2 0 5が形成されている。
また、 前記層間絶縁層 1 1 4から前記絶, 1 1 3にかけては、 前記不純物拡 散層 1 0 3に電気的に接続されるように、 その周囲にバリア膜 1 1 6 Aが形成さ れたコンタクト酉 2^ 1 1 6が形成されている。
同様に、 前記層間絶縁層 1 1 4から前記絶縁層 1 1 3にかけては、 前記不純物 拡散層 1 0 4に電気的に接続されるように、 その周囲にバリア膜 1 1 5 Aが形成 されたコンタクト酉 5^ 1 1 5が形成されている。
前記赚構造 1 Lの、 前記層間絶縁層 1 1 4上には、 ストッパー層 （エツチン ダストツバ一層） 1 Sが形成されている。 前記ストッパ一層 1 Sは、 当該ストッ パー層 1 S上に形成された層間絶縁層 3 0 1をパターユングするためにエツチン グする^^の、 エッチングストッパー層として機能する。
嫌己ストツバ一層 1 S上には、 層間,層 3 0 1が形成され、 当該層間^ ϋ 3 o l中には、 以下に示すように、 複数のトレンチ酉 部が形成されて、 酉彌構 造 2 Lが構成されている。
例えば、 トレンチ酉 部 3 0 2は、 前記層間絶縁層 3 0 1中に形成されたトレ ンチ部の内部に、周囲をバリア膜 3 0 2 Αで囲まれるようにして形成されている。 同様に、 トレンチ酉 部 3 0 3は、 前記層間絶縁層 3 0 1中に形成されたトレ ンチ部の内部に、周囲をバリア膜 3 0 3 Aで囲まれるようにして形成されており、 前記コンタクト酉纖部 2 0 6に電気的に接続されている。
また、 トレンチ配線部 3 0 4は、 前記層間絶縁層 3 0 1中に形成されたトレン チ部の内部に、 周囲をバリア膜 3 0 4 Aで囲まれるようにして形成されており、 前記コンタクト酉 部 2 0 5および 1 1 6に電気的に接続されている。
また、 トレンチ配線部 3 0 5は、 前記眉間絶縁層 3 0 1中に形成されたトレン チ部の内部に、 周囲をバリア膜 3 0 5 Aで囲まれるようにして形成されており、 前記コンタクト酉 部 1 1 5に電気的に接続されている。
さらに、 前記酉 構造 2 L上には、 層間絶縁層 3 0 1に接するようにストツバ 一層 2 Sが形成され、 当該ストツバ一層 2 S上には、 層間絶^ ϋ 4 0 1が形成さ れ、 当該層間絶縁層中には、 以下に示すように、 複数のビアプラグ配線部が形成 されて、 配線構造 3 Lが構成されている。
例えば、 ビアプラグ配線部 4 0 2は、 前記眉間絶縁層 4 0 1中に形成されたビ ァホール部の内部に、 周囲をバリァ膜 4 0 2 Αで囲まれるようにして形成されて おり、 前記トレンチ酉纖部 3 0 3に電気的に接続されている。
同様に、 ビアブラグ配線部 4 0 3は、 前記層間絶縁層 4 0 1中に形成されたビ ァホール部の内部に、 周囲をバリア膜 4 0 3 Aで囲まれるようにして形成されて おり、 前記トレンチ酉 部 3 0 5に電気的に接続されている。
以下同様に、 前記酉 構造 3 L上には、 ストッパー層 3 Sが形成され、 当該ス トツバ一層 3 S上には、 複数のトレンチ配線部が形成された層間絶縁層 5 0 1を 有する酉繊構造 4 Lが形成されている。
嫌己酉 構造 4 Lの層間絶縁層 5 0 1中には、 それぞれバリア膜 5 0 2 A， 5 0 3 Aおよび 5 0 4 Aに周囲を囲まれたトレンチ酉 B表部 5 0 2， 5 0 3および 5 0 4が形成されている。 さらに、 当該酉 構造 4 L上にはストッパ一層 4 Sが形成され、 当該ストッパ 一層 4 S上には図示を省略する複数のビアブラグ酉 部が形成された層間絶縁層 6 0 1を含む配線構造 5 Lが形成されている。
ΙίίΐΞ酉 構造 5 L上にはストッパー層 5 Sが形成され、 ストッパー層 5 S上に は、 グローバル酉纖部 7 0 2が形成された層間絶縁層 7 0 1が形成されている。 また、 前記眉間絶 7 0 1上には、 保護膜 8 0 1が形成されている。
前記トレンチ赚部 3 0 2， 3 0 3， 3 0 4 , 3 0 5， 5 0 2 , 5 0 3および 5 0 4と、 前記ビアプラグ配線部 4 0 2および 4 0 3は C uからなる。 前記バリ ァ膜 3 0 2 A, 3 0 3 A, 3 0 4 A, 3 0 5 A, 4 0 2 A, 4 0 3 A, 5 0 2 A, 5 0 3 Aおよび 5 0 4 Aは、 例えば T aまたは T a Nからなる。
また、 グローバル配線 7 0 1は、 C uからなるが、 A 1を用いて形成すること も可能である。
従来、 C u配線部を含む配線構造では、 エッチストツバ一層 1 S〜 5 Sには S i N層が用いられることが一般的であった。 当該 S i N層は、 エッチストッパー 層としての機能と、 また C uの拡散を防止する機能を有している。
しカゝし、 強誘電体キャパシタを有する半導体装置では、 プラズマ C VDにより S i N層を形成する工程で当該強誘電体キャパシタに水素の拡散を含めたダメー ジの影響が生じてしまうため、 強誘電体キャパシタが劣ィ匕してしまう問題があつ た。
そこで、 本実施例ではストッパー層に水素拡散防止層を含む膜を用いている。 例えば、ストッパ一層として A 1酸化物、 A 1窒化物、 T a酸化物、 T a窒化物、 T i酸化物および Z r酸化物のいずれかを用いることが可能であり、 この 、 当該ストツバ一層を形成することで、水素や H20の拡散を防止する効果を奏する。 また、 これらの A 1酸化物 （例えば A 1 203など）、 A 1窒化物、 T a酸化物、 T a窒化物、 T i酸化物および Z r酸化物は、 層間絶縁層をエッチングする場合 のエッチングのストッパーとして用いることが可能であると共に、 C u拡散防止 層としても機能し、 すなわちこれらの層は、 水素の拡散防止、 エッチングのスト ッパーおょぴ C uの拡散防止の機能を兼ねることができる。
また、 上記のストッパー層としては、 例えば S i O層、 S i ON層などを用い ることも可能である。 この場合、 S i O層に適量の窒素を添加することで、 C u の拡散防止効果を高めることができるが、 添加する量が多くなると水素の拡散の 影響がでるため、 窒素の添加の量によって C u拡散の防止効果と水素拡散の防止 効果のバランスをはかることができる。
また、 C u拡散の防止効果は S i N層が優れているが、 水素拡散の影響がある ため、当該 S i N層を、水素拡散防止層と積層してストッパー層として用いると、 水素の拡散防止、 エッチングのストッパーおよび C uの拡散防止の機能を兼ねる と共に、 特に C uの拡散防止効果が良好となり、 好適である。 前記水素拡散防止 層としては、 例えば特に水素拡散防止効果に優れた金属の化合物である、 A 1酸 化物、 A 1窒化物、 T a酸化物、 T a窒化物、 T i酸化物および Z r酸化物から なる層のいずれかを用いると好適である。
この場合、 A 1酸化物、 A 1窒化物、 T a酸化物、 T a窒化物、 T i酸化物お ょぴ Z r酸化物のいずれかからなる層の上に、 S i N層を積層して用いるように すると、水素の拡散がキャパシタに影響を与える効果が大きくなり、好適である。 このように、 ストッパー層は積層された構造で用いると、 水素の拡散防止、 ェ ツチングのストッパーおょぴ C uの拡散防止に優れた効果を奏するようになり、 例えば、 S i O層、 S i O N層に対して、 A 1酸化物、 A 1窒化物、 T a酸化物、 T a窒化物、 T i酸化物および Z r酸化物のいずれかからなる層を積層して用い ると好適である。
また、 ストッパー層に用いる材質はこれらに限定されるものではなく、 水素の 拡散防止、 エッチングのストッパーまたは C uの拡散防止のいずれかの効果が特 に優れた材料と、上記の材料を積層する、または混合するなどして用いてもよレ、。
[実施例 2 ]
次に、 前記半導体装置 1 0 0の製造方法について、 まず強誘電体キャパシタの 製造方法、次に配線構造の形成方法について図面を用いて手順を追って説明する。 図 2 A〜図 2 Cは、 前記半導体装置 1 0 0の強誘電体キャパシタ F e C a pの 形成方法について示した図である。 ただし図中、 先に説明した部分には同一の参 照符号を付し、 説明を省略する。
まず、図 2 Aに示す工程では、以下に示すようにして、前記絶縁層 1 1 3上に、 下部電極 201、 強誘電体層 202および上部電極 203を成膜する。
まず、 前記絶縁層 113上に、 例えば I rからなる下部電極 201をスパッタ リングにより、 例えば厚さ 200nmとなるように形成する。 次に前記下部電極 201上に、 例ぇば？2丁 (P b (Z r， T i) 03) からなる強誘電体層 202 を厚さ 150 nmとなるように形成する。
P Z Tを形成する場合はスパッタリング法、 または MO— C VD法のいずれを 用いてもよく、 また成 期をスパッタリングによって行い、 次に MO— CVD 法によって続けて PZT膜を形成するようにしてもよい。
次に前記強誘電体層 202上に、 例えば I rからなる上部電極 203を、 スパ ッタリングにより厚さ 200nmとなるように形成する。
この場合、 下部電極 201または上部電極 203には、 I rの他に、 P rなど の金属を用いることが可能であり、 また I r Ox， P tOx， P t l rOxなど の導電性酸ィ匕物などを用いることも可能である。 また下部電極拡散障壁として T iまたは T i Nなどの導電'性窒ィヒ物からなる層を設けてもよレ、。
また、 強誘電体層は PZTに限定されず、 他の強誘電餅才料を適宜用いること が可能であり、 例えば SBT (S r B i2Ta2Og) などを用いることが可能であ る。
また、 前記下部電極 201形成後、 前記上部電極 203形成後または前記強誘 電体層 202形成後にァニールを行うと膜質を改善するために好適であり、 例え ば当該強誘電体層 202形成後に 400 °C〜 700 °Cの 範囲にぉレ、てァニー ルを行うと強誘電体層の膜質が良好となり、 好適である。
次に、 図 2 Bに示す工程において、 前記上部電極 203、 前記強誘電体層 20 2および前記下部電極 201のエッチングを行って強誘電体キャパシタのパター ユングを行う。 次に、 例えば A 12Ο3からなる水素拡散防止層 204を、 厚さ 1 0 nm〜l 00 nmとなるように形成する。
当該水素拡散防止層 204を形成する場合には、 例えばスパッタリング法、 M O _ C V D法、 または加水^を用いる方法のレ、ずれかを用いることが可能であ る。 また、 前記水素拡散防止層 204としては、 他にも水素拡散防止効果を有す る材料を用いることが可能であり、 例えば A 1の酸化物の他にも、 A 1の窒素酸 化物、 T aの酸ィ匕物および T iの酸化物のうち、 いずれかを用いることが可能で ある。
次に、 図 2 Cに示す工程において、 強誘電体キャパシタ全体を覆うように前記 水素拡散防止層 2 0 4上に層間絶縁層 1 1 4を、 例えばプラズマ T E O Sによつ て、 または、 スピンコート法などによって形成する。
また、 前記眉間絶縁層 1 1 4の形成後には、 ァニール処理またはプラズマ処理 を行うと、 水分の脱離などが生じて膜質が良好となり、 また水素や水分を排除す ることでキャパシタの劣化を防止することが可能となり、 好適である。
次に前記眉間絶縁層 1 1 4を、 フォトリソグラフィ法によりパターエングした 後、 エッチングして、 前記上部電極 2 0 3および下部電極 2 0 1に挿通するコン タクトホールを形成し、 それぞれ前記上部電極 2 0 3および下部電極 2 0 1に電 気的に接続されるコンタクト酉 2 0 5および 2 0 6を形成して前記酉纖構造 1 Lを形成する。 また、 前記コンタクト酉纖 2 0 5および 2 0 6は、 それぞれバリ ァ膜 2 0 5 Aおよび 2 0 6 Aに囲まれるように形成される。
前記コンタクト配線 2 0 5および 2 0 6は、 例えは *W (タングステン） からな り、 その場合前記バリア膜 2 0 5 Aおよび 2 0 6 Bは T i Nまたは T i /T i N カゝら形成される。
また、 前記コンタクト酉 E^ 2 0 5および 2 0 6は A 1または C uにより形成す ることも可能であり、 この場合、 たとえば水素を含む還元ガスを用いた C VDに より形成される Wに比べて、 水素の影響を排して強誘電体キャパシタの劣ィヒが抑 制される効果を奏する。
また、 A 1により酉 を形成する場合には、 A 1層を形成した後、 R I E (リ アクティブイオンエッチング） によって当該 A 1層のパターニングを行い、 その 後、 A 1の酉彌間を眉間絶縁層で埋め込む方法を用いる。
また、前記コンタクト酉纖 2 0 5および 2 0 6を C uにより形成した齢には、 電気抵抗が低下する効果を奏する。 また、 ダマシン法により酉繊構造が形成でき るため、 微細配線の形成が容易となる。
また、 前記前記コンタクト瞧 2 0 5および 2 0 6が A 1で形成される こ は、 前記バリア膜 2 0 5 Aおよび 2 0 6 Bは T i Nまたは T i /T i Nからなる 膜力 s、前記編己コンタクト酉纖2 0 5および 2 0 6が C uで形成される^ 8 こは、 前記バリア膜 2 0 5 Aおよび 2 0 6 Bは T aまたは T a Nからなる膜が用いるこ とが好ましい。
また、 前記コンタクトホーノ 成後に、 コンタクト配線が形成される前に、 キ ャパシタの劣化回復を目的に 4 0 0 °C〜6 0 0°Cのァニール工程を実施すると、 この工程までに拡散した水素や水分を除去してキャパシタの劣ィ匕の回復をするこ ができる。
次に、 前記層間絶縁層 1 1 4上とコンタクト配線を覆うように、 例えば A 1 2 o3かなる前記ストツバ一層 1 Sを形成する。 当該水ストツバ一層 1 Sを形成す る場合には、 例えばスパッタリング法、 MO— CV D法、 または以下の反応を用 いた加水分解を用いる方法のいずれかを用いることが可能である。
2 A 1 C 1 3 + 3 H20→A 1 203+† 6 H C 1
また、 前記ストツバ一層 1 Sを形成する場合には最初にスパッタリング法によ り形成し、 当該スパッタリングにより形成された膜上に例えば CVD法などによ る形成を行う方法があり、 この場合スパッタリング後に 3 0 0°C〜6 0 0 °Cのァ エール工程を付加すると膜質が良好となり、 好適である。
また、 実施例 1の説明に記載したようにストツバ一層には様々な材料の膜を用 いることが可能であり、 当該ストツバ一層 1 Sと同様の方法で前記ストッパ一層
2 S〜 5 Sを形成することができる。
このようにして、 強誘電体キャパシタと、 当該強誘電体キャパシタ上の酉 構 造 1 Lを形成し、 さらに当該酉 構造 1 Lの上層の酉纖構造を形成する。
[実施例 3 ]
次に、 前記配線構造 1 Lの上層の配線構造の形成方法を図 3 A〜図 3 Cおよび 図 4 A〜図 4 Dに基づき、 説明する。 ただし図中、 先に説明した部分には同一の 参照符号を付し、 説明を省略する。 また、 図は、 前記半導体装置 1 0 0の、 酉彌 構造の断面の一部を示しており、 他の部分は図示を省略している。
まず、 図 3 Aに示した工程では、 前記ストッパー層 1 S上に、 眉間絶縁層 3 0 1として、 例えばプラズマ T E O Sによって、 または HD P— CVD法によって S i O層を形成する。 また、 必要に応じて、 S i ON膜、 S i O C膜、 S i C O (H) 膜、 フッ ¾添 加 S i O膜（F S G膜）などを形成してもよレ、。また、スピンコート法によって、 例えば H S Q (水素シルセスォキサン） などの低誘電率膜を形成することも可能 である。 また、 C VD法によって形成される膜によって、 スピンコート法によつ て形成される膜を挟む構造にしてもよレ、。 また、 前記層間絶縁層 1 1 4の形成後 には、 ァニール処理またはプラズマ処理を行うと、 水素や水分の脱離などが生じ て膜質が良好となり、 また水素や水分を排除することでキャパシタの劣化を防止 することが可能となり、 好適である。 また、 前記層間絶縁層 3 0 1と同様の方法 で、 前記絶縁層 4 0 1〜 7 0 1を形成することができる。
次に、 図 3 Bに示す工程において、 フォトリソグラフィ法によりパターニング した後、 前記層間絶縁層 3 0 1をエッチングして当該層間絶縁層 3 0 1のパター ニングを行う。 この場合、 前記ストッパー層 1 Sがエッチングのストッパーとし て機能する。 前記層間絶縁層をエッチングした後、 前記ストッパー層 1 Sをエツ チングして前記コンタクト配線 2 0 6が露出するようにする。
次に、 図 3 Cに示す工程において、 例えばスパッタリング法により、 T a Nか らなるバリア層 3 0 3 Aを形成する。 次に当該バリア層 3 0 3 A上に、 スパッタ リング法により C uのシード層を形成した後、メツキ法により C uの成膜を行レ、、 さらに CMP (化学機械研磨） により平坦ィ匕を行って、 トレンチ酉 部 3 0 3を 形成し、 前記配線構造 2 Lを形成する。
次に、 前記層間絶縁層 3 0 1と前記トレンチ酉 部 3 0 3を覆うように、 前記 ストッパー層 1 Sを形成した場合と同様の方法でストッパー層 2 Sを形成する。 さらに前記ストツバ一層 2 S上に配線構造を形成する方法は様々あるが、 例え ば C u酉 B ^を用いる場合にはデュアルダマシン法、 またはシングルダマシン法が 考えられる。 本実施例ではこのうち、 デュアルダマシン法を例にとり、 図 4 A〜 図 4 Dに基づき説明する。
まず図 4 Aに示す工程では、 前記ストッパー 2 S上に層間絶縁層 4 0 1を形成 し、 当該層間絶縁層 4 0 1上にストッパー層 3 Sを形成し、 さらに当該ストツパ 一層 3 S上に層間絶縁層 5 0 1を形成する。 前記層間絶縁層 4 0 1および 5 0 1 は、 前記層間絶縁層 3 0 1と同様の方法で、 また前記ストッパー層 3 Sは、 前記 ストツバ一層 2 Sと同様の方法で形成することができる。
次に、図 4 Bに示す工程で、フォトリソグラフィ法によりパタ^"ニングした後、 前記層間絶^ ϋ 5 0 1、 前記ストツバ一層 3 S、 前記層間絶^^ 4 0 1および前 記ストッパ一層 2 Sを、 エッチングしてビアホール 4 0 1 Αを形成し、 前記トレ ンチ配線部 3 0 3が露出するようにする。
Figure imgf000016_0001
前記ストッパー層 2 Sを、 エッチングのストッパーとして用いる。 また、 前記ストッパー 3 Sをエッチング する場合には層間絶縁層をエッチングする と、 エッチングに用いるガスや、 条件を変更して行う事が好ましレ、。
次に図 4 Cに示す工程において、 フォトリソグラフィ法によりパター-ングし た後、 前記層間絶縁層 5 0 1をエッチングしてトレンチ 5 0 1 Aを形成する。 こ の^、前記ストッパ一層 3 Sをエッチングのストッパーとして用いる。
次に、 図 4 Dに示す工程において、 例えばスパッタリング法により、 T a Nか らなるバリア層 4 0 2 Aおよび 5 0 3 Aを形成する。 次に当該バリア層 4 0 2 A および 5 0 3 A上に、 スパッタリング法により C uのシード層を形成した後、 メ ツキ法により C uの成膜を行い、 さらに CMP (化^ ^械研磨） により平坦化を 行って、 トレンチ配線部 5 0 3およびビアプラグ配線部 4 0 2を形成し、 前記配 線構造 3 Lおよび 4 Lを形成する。
この後は、 同様にして前記酉 構造 4 L上に、 ストッパー層 4 Sを形成し、 以 下層化絶縁層 6 0 1、ビアブラグ酉 部、ストツバ一層 5 S、層間絶縁層 7 0 1、 グ口一ノくル酉 部 7 0 2およ Ό ^護層 8 0 1を形成する。
また、 本実施例ではデュアルダマシン法を例にとって説明したが、 シングルダ マシン法でも同様に酉繊構造を形成することが可能である。 例えばシングルダマ シン法の場合には、 前記ビアブラグ配線部 4 0 2と前記トレンチ酉 部 5 0 3を 別々に形成する。 すなわち、 前記酉纖構造 3 Lを形成した後、 当該配線構造 3 L 上にストッパ一層 3 Sを形成し、 当該ストッパ一層 3 S上に酉 構造 4 Lを形成 すればよい。
従来は、 C uの多層配線構造でエッチングのストッパ一層には S i N層が用い られることが一般的であった。 一方、 本実施例では当該ストッパー層に水素拡散 防止層を含む層を用いたことで、 当該ストッパー層を形成する場合に生じる水素 拡散などの影響を排除すると共に、 他の工程において、 また例えば外部から進入 する水素や H20が拡散することを防止して、強誘電体キャパシタの劣化を防止し て、 高品質の高誘電体キャパシタを有する半導体装置を製造することが可能にな る。
また、 複数の水素拡散防止効果を有する層を設けたことで、 外部からの水分の 浸入に対する耐性があり、 経時変化や劣ィヒの少ない半導体装置とすることができ る。
また、 ストッパー層を複数形成する場合、 全てのストッパー層を同一の材料で 形成する必要は無く、 必要に応じて異なる材料により、 形成することが可能とな る。 例えば、 前記ストッパ一層 1 Sおよびストッパ一層 2 Sを、 水素拡散防止効 果の高い A 1 203により、 形成し、 ストッパー層 3 S〜 5 Sは、 従来のプロセス で実績のある、 C uの拡散防止効果が高い S i N層を用いる方法がある。
また、 ストッパー層は、 例えばエッチングのストッパー効果が高いもの、 すな わち層間絶縁層との選択比が高いものや、 C uの拡散防止効果が高いもの、 また は水素拡散防止効果が高いものを、 それぞれ組み合わせて積層する、 または混合 するなどして用いることが可能であり、 このように複数の材料を組み合わせるこ とによってエッチングのストッパー効果、 C uの拡散防止効果および水素拡散防 止効果のバランスを調整することが可能である。
[実施例 4コ
また、前記したように、 F e RAMの製造工程において H20が拡散すると、 キ ャパシタが劣ィ匕してしまう懸念があり、 パーティクルの除去を行って歩留りを向 上させる目的で、 スクラバー処理（H20ジエツト処理） を実施することが困難で めった。
そのため、 本実施例では、 実施例 1に示した半導体装置の製造方法、 すなわち 実施例 2〜実施例 3に示した製造方法において、 H20を用いることなく基板表面 のパーティクルを除去し、 歩留りを向上させる、 半導体装置の製造方法について 説明する。
図 5は、 本実施例で用いる、 低温エアロゾル洗浄 （特開平 8— 3 2 1 4 8 0号 公報、 特開平 8 - 2 9 8 2 5 2号公報参照） による洗浄方法を模式的に示した図 である。
図 5を参照するに、 低温エア口ゾル洗浄は、 例えばアルゴンと窒素の不活性な 混合ガスを極低温でエアロゾル Zとし、 これを高速でノズル Nから、 基 gW f表 面上に吹き付けて、 その衝撃により基板表面上のパーティクル P aを除去する洗 浄方法である。
当該洗浄方法を、 強誘電体キャパシタを有する半導体装置、 例えば図 1に示し た半導体装置 1 0 0の製造工程に適用すると、 例えばスクラバー洗浄などの従来 の洗浄方法と比較した場合、 H20を用いないために、 強誘電体キャパシタが、水 素や H20により劣化することを防止しながら、基板表面のパーティクルを除去し て歩留りを向上させる効果を得ることができる。
特に、 強誘電体キャパシタを形成した後の工程においては、 従来のスクラバー 洗浄を用いることが困難となるため、 H2 Oを用いないため水素や H2 Oの拡散の 懸念がない低温エア口ゾル洗浄が特に有効である。
また、 例えば A 1 2Ο3からなる水素拡散防止層には、 H20を用いた処理、 例え ばスクラバー処理や洗浄などを行うとダメージがはいる問題があり、 本実施例に よる低温エアロゾル洗浄は、 水素拡散防止層を形成した後の工程において、 当該 水素拡散防止層がダメージを受けることを防止しながら、 基板表面のパーティク ルを除去して歩留りを向上させる効果を得ることができる。
また、 図 1の半導体装置を製造する工程では、 キャパシタの劣化を防ぐ目的で 、 例えば層間絶縁層形成後に水分を脱離させるためのプラズマ処理またはァニー ル処理を行う事が好ましい。 しカゝし、 当該プラズマ処理またはァニール処理では 層間絶縁層上のパーティクルが増加する^があるため、 これらのパーティクル を除去するために、 当該プラズマ処理またはァニール処理の後に本実施例による 低温エア口ゾル洗浄法を用いると好適である。
また、 層間絶縁層を形成する工程は、 強誘電体キャパシタが形成された後のェ 程であるため、 スクラバー洗浄など水を用いた洗浄が困難であり、 層間絶縁層形 成後のプラズマ処理またはァニール処理の後の洗浄に本実施例による洗浄方法を 適用すると、 水素や水によるキャパシタの劣ィヒの影響を排除しながらパーテイク ルが低減できるため、 特に有効である。 また、 層間絶縁膜形成後のブラズマ処理またはァユール処理の後の洗浄に本実 施例による洗浄方法を適用すると、 当該層間絶縁層が形成される前の工程で形成 された水素拡散防止層に対してスクラバー洗浄などによる水素拡散防止層のダメ ージの影響を排除しながらパーティクルが低減できるため、 好適である。
このように、 水素または水分により劣化またはダメージを受ける、 強誘電体キ ャパシタと、 洗浄などによりダメージを受ける水素拡散防止層の、 双方を有する 半導体装置の洗浄では、 H2Oを用いなレ、低温エア口ゾル洗浄が特に好適な技術で ある。
例えば、 図 2 Cに示す、 前記層間絶縁層 1 1 4が形成された後のプラズマ処理 工程、 またはァニール工程後に本実施例による洗浄方法を用いると上記の理由に より好適である。
また、 図 3 Aに示した前記眉間絶縁 3 0 1形成後のプラズマ処理またはァニー ル処理後、 または図 4 Aに示した前記層間絶縁層 4 0 1または 5 0 1のプラズマ 処理またはァニール処理後の洗浄工程に本実施例による洗浄方法を用いると上記 の理由により、 好適である。
また、 さらに l己層間絶縁層 6 0 1または 7 0 1形成後のァニール処理または プラズマ処理後に本実施例による洗浄方法を用いてもよレ、。
また、 例えば層間絶縁層のエッチングの後には、 残渣物の除去やパーテイクノレ の除去が必要である。 そのため、 図 2 Cに示した前記層間絶縁層 1 1 4のコンタ クトホールのェツチングの後や、 図 3 Bに示した前記層間絶縁層 3 0 1の、 トレ ンチ 3 0 1 Aのエッチングの後、 また図 4 Bに示した前記層間絶縁層 4 0 1およ び 5 0 1の、 ビアホール 4 0 1 Aのエッチングの後や、 図 4 Cに示した前記層間 絶縁層 5 0 1の、 トレンチ 5 0 1 Aのエッチングの後、 また前記層間絶縁層 6 0 1のエッチングの後などに本実施例による洗浄方法を用いると、 上記の理由によ り、 好適である。
また、 例えば CMP工程後はパーティクル低減のために洗浄工程が必要であり 、 CMP工程後に本実施例によるクリーニング方法を用いると効果的である。 また、 本実施例による洗浄方法を、 強誘電体キャパシタを形成する工程におい て用いてもよく、 強誘電体キャパシタを劣ィ匕させることなく、 パーティクルを除 去して半導体装置の歩留りを向上させる効果を奏する。
例えば、 下部電極、 上部電極、 または強誘電体層形成後に本実施例による洗浄 方法を適用してもよい。 同様にして、 下部電極形成後のァニール後、 上部電極形 成後のァニール後、 または強誘電体層形成後のァ-ール後に本実施例による洗浄 方法を用いてもよい。
[実施例 5]
また、 水素拡散防止層をエッチングのストッパー層として用いる場合は、 層間 絶縁層とのエッチングの選択比が大きいことが好ましいが、 例えば水素拡散層を エッチングのストッパー層として用いない場合には、 層間絶縁層とのエッチング の選択比が大きいために、 エッチングの効率が悪くなる がある。
例えば強誘電体キャパシタのコンタクト酉 Bi ^が挿通される水素拡散防止層の場 合、 例えば図 2 Cに示すように、 水素拡散防止層と眉間絶縁層をエッチングして キャパシタのコンタクト酉^する場合には、 エッチングの際に、 エッチングガス ゃェツチングの条件を変更する必要があり、 コンタクトホールを形成する場合の 効率が悪いという問題があった。
そこで、 本実施例では、 コンタクトホールが形成される部分にあたる水素拡散 防止層を、 コンタクトホールのエッチングが行われる前に選択的に除去して、 コ ンタクトホールのエッチングを容易にしている。
次に、 図 1に示した半導体装置 1 0 0の製造方法に本実施例を適用した例を、 図 6 A〜図 6 Fに示す。 ただし図中、 先に説明した部分には同一の参照符号を付 し、 説明を省略する。 また、 本実施例で、 図 6 A〜図 6 Fに示した以外の工程や 、 図 6 A〜図 6 Fにおいて特に説明を省略した工程は、 図 2 A〜図 2 C、 図 3 A 〜図 3 Cまたは図 4 A〜図 4 Dに示した工程と同一である。
まず、 図 6 Aに示す工程は、 図 2 Bに示した工程において、 水素拡散防止層を 形成する前の状態を示している。 また、 本実施例においては、 隣接する複数の強 誘電体キャパシタを示している。
次に、 図 6 Bに示す工程において、 HD P (高密度プラズマ） — C VD法によ り、 強誘電体キャパシタを覆うように、 例えば S i Oからなる絶縁層 1 1 4 Aを 形成する。 この^ \ 基板側にバイアス ¾J£が印加されるようにして成膜される ことが好ましい。 HD Pを用いた C VDの^^、 成膜に用いられるガスの解離が 進行してイオンによる成膜が支配的となるために、 微細パターンへのカバレッジ が良好となる効果を奏する。
例えば強誘電体キャパシタの集積度を向上させようとした^^には、 隣接する 強誘電体キャパシタの間隔が小さくなり、 そのために絶縁層の埋め込みにあたつ てボイド （空孔） が形成されてしまう問題があった。
本実施例では HD Pを用いた C VD法により絶縁層 1 1 4 Aを形成することに よって、 絶縁層の埋め込みの際に、 隣接する強誘電体キャパシタ間にボイドが発 生することを防止する効果を奏する。
またこの場合、 基板側にバイアス flffiが印加されるようにすると、 イオンによ るスパッタリング効果が大きくなり、 埋め込みの特性が良好となってボイドの発 生が抑制される効果が大きくなり、 好適である。
また、 HD P— C VD法による成膜では、 イオンによるスパッタリング効果に より、 図 6 Bに示すように、 構造物上、 本実施例の場合は強誘電体キャパシタ上 に成膜される絶縁層は、 突起状の形状となり、 強誘電体キャパシタ上には突起部 1 1 4 aが形成される。
また、 形成される絶縁層は S i Oに限定されず、 例えばフッ素添加 S i O膜 （ F S G)、 S i O N膜など形成することが可能である。
次に、 図 6 Cに示す工程で、 前記絶 1 1 4 A上に、 図 2 Bの工程の と 同様にして、 例えば A 1の酸化物 （例えば A 1 2 O3) 力 らなる水素拡散防止層 2 0 4 Aを形成する。
前記水素拡散防止層 2 0 4 Aは、 A 1の酸ィヒ物の他にも、 例えば A 1の窒素酸 化物、 T aの酸化物および T iの酸化物のうち、 いずれかを用いることが可能で ある。
次に、 図 6 Dに示す工程において、 例えば CMP (化 械研磨） により、 前 記水素拡散防止層 2 0 4 Aの、 前記突起部 1 1 4 a上に形成された部分を選択的 にエッチングして除去して、 前記絶縁層 1 1 4 Aが露出した部分である露出部 1 1 4 bを形成する。
この^、 CMPの通常の方法を用いて実施すれば、 Ιΐίϊ己突起部 1 1 4 a上に 形成された部分が選択的にエッチングされる。 この 、 前記突起部 1 1 4 aの ^B l 1 4 Aの一部も除去され、 前記露出部 1 1 4 bは局所的に平坦化される 次に、 図 6 Eに示す工程において、 前記水素拡散防止層 2 0 4 Aと、 前記露出 部 1 1 4 bを覆うように、 絶縁層 1 1 4 Bを形成し、 当該絶縁層 1 1 4 Bの表面 を CMPにより平坦化する。
この場合、 前記絶縁層 1 1 4 Bとして、 HD P— C VD法により S i O膜、 S i ON膜、 F S G膜などを形成することが可能であるが、 前記絶^ g l 1 4 Aの 場合と異なり、 カバレッジが良好である必要がないため、 プラズマ T E O Sや、 またはスピンコートなどの方法を用いて形成することも可能である。
次に、 図 6 Fに示す工程において、 フォトリソグラフィ法によりパターニング した後、 例えば C F系のガスを用いた、 プラズマによるエッチングにより、 前記 露出部 1 1 4 から、 前記上部電極 2 0 3に挿通するように、 コンタクトホール を形成し、 当該コンタクトホールにコンタクト酉 S^C Pを形成する。
また、 コンタクト酉 B^C Pと前記絶縁層 1 1 4 Aまたは 1 1 4 Bの境界部分に は、 ノくリア膜が形成されることが好ましい。
前記コンタクト酉己線 C Pは、 W (タングステン）、 A 1または C uで形成するこ とが可能である。 コンタクト酉 およびバリァ膜の形成方法は、 図 2 cの説明に 記載した場合と同一である。 なお、 本実施例では下部電極 2 0 1に接続されるコ ンタクト配線は図示を省略している。
従来は、 コンタク トホールを形成しょうとすると、 絶縁層と水素拡散防止層を エツチングする でェツチングに用いるガスや条件を変更して行う必要があつ た。 そのため、 コンタクトホールを形成するために時間を要するという問題があ つた。 また、 エッチング形状に段差が生じる、 または形状が不良となる^もあ つた。
本実施例によれば、 強誘電体キャパシタに接続されるコンタクト配線の、 コン タクトホールをエッチングする場合に、 ガス種やエッチングの条件を変更するこ となく、 効率よくエッチングを行う事が可能となると共に、 エッチング形状が不 良となることを防止する効果を奏する。 また、 コンタクトホールが形成される部分の水素拡散防止層を選択的に除去し ているため、 コンタクトホールが形成される部分以外では水素拡散防止層が除去 されず、水素や H2Oの拡散を防止して、強誘電体キャパシタ劣化防止の効果を保 持することができる。
すなわち、 水素拡散防止層を形成して水素の拡散を防止して強誘電体キャパシ タの劣化を防止しながら、 カゝっ水素拡散防止層と絶縁層をェツチングしてコンタ クト配線を形成する効率を良好とすることが可能となる効果を奏する。
また、 上記のように水素拡散防止層を選択的に除去する場合に、 特にマスクェ 程ゃフオトリソグラフィの工程を付加することなく実施しているため、 工程数が 複雑化することがなレ、。 産業上の利用可能性
本発明によれば、 強誘電体キャパシタを有する半導体装置において、 水素の拡 散を防止して強誘電体キャパシタの劣ィ匕を防止することが可能となる。
また、 強誘電体を有する半導体装置の配線材料として C uを用いた^^に、 配 線構造を形成する場合に水素が拡散して強誘電体キャパシタを劣化させることを 防止し、 高品質の強誘電体キャパシタを有する半導体装置および当該半導体装置 の製造方法を することが可能となる。
また、強誘電体キャパシタを有する半導体装置を製造する に、 H20による 強誘電体キャパシタの劣ィヒを防止しながらパーティクルを除去して、 強誘電体を 有する半導体装置の製造の歩留りを向上させることが可能となる。
また、 強誘電体キャパシタを有する半導体装置を製造する場合に、 水素拡散防 止層を形成することで水素や H2◦の拡散を防止してキャパシタの劣ィ匕を防止し ながら、 水素拡散防止層を選択的に除去することで、 強誘電体キャパシタのコン タクト酉 を形成する場合のエッチ グの効率を良好とすることを可能とする。

Claims

請求の範囲
1 - 基板上に形成された強誘電体キャパシタと、
嫌己強誘電体キャパシタ上に形成された酉 構造とを有する半導体装置であつ て、
前記酉 構造は、 層間絶縁層と当該層間絶縁層中に形成された c u酉 部を含 み、
前記層間絶縁層に面するように、 水素拡散防止層を含むェツチングストッパー 層が形成されていることを特徴とする半導体装
2 . 前記エッチングストッパー層の、 前記層間絶縁層に対向する側には、 当該ェ ツチングストッパ一層に面するように、 別の層間絶縁層と当該別の層間絶縁層中 に形成された別の C u配線部を含む、 別の酉 構造が形成されていることを特徴 とする請求項 1記載の半導体装置。
3 . 前記水素拡散防止層は、 A 1酸化物、 A 1窒化物、 T a酸化物、 T a窒化物、 T i酸化物および Z r酸化物のいずれかを含むことを特徴とする請求項 1記載の 半導体装置。
4 . 前記エッチングストッパー層は、 S i O層、 S i ON層おょぴ S i N層のい ずれかを含むことを特徴とする請求項 1記載の半導体装置。
5 . 前記エッチングストッパー層は、 S i O層、 S i O N層および S i N層のい ずれかと前記水素拡散防止層が積層された構造を有することを特徴とする請求項 3記載の半導体装置。
6 . 前記強誘電体キャパシタは第 1の電極と第 2の電極を有し、 前記 C u酉 部 力 前記第 1の電極または前記第 2の電極に接続されることを特徴とする請求項 1記載の半導体装置。
7. 前記強誘電体キャパシタの強誘電体層が、 ？2丁または3 8丁からなること を特徴とする請求項 1記載の半導体装置。
8 . 上に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタ上に酉 構造を形成する工程とを有する半導体装置の 製造方法であって、
前記配線構造を形成する工程は、
前記強誘電体キャパシタ上に、 酉 部と第 1の層間絶縁層を含む第 1の酉 構 造を形成する工程と、
前記第 1の配線構造上に水素拡散防止層を含むェツチングストツバ一層を形成 する工程と、
前記ェッチンダストッパー層上に C u配線部と第 2の層間絶縁層を含む第 2の 配線構造を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
9. 前記配線部は、 C uからなることを特徴とする請求項 8記載の半導体装置の 製造方法。
1 0. 前記水素拡散防止層は、 A 1酸化物、 A 1窒化物、 T a酸化物、 T a窒化 物、 T i酸化物および Z r酸化物のいずれかを含むことを特徴とする請求項 8記 載の半導体装置の製造方法。
1 1 . 上に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタ上に配線構造を形成する工程とを有する半導体装置の 製造方法であって、
不活性ガスによる低温エア口ゾル洗浄工程を含むことを特徴とする半導体装置 の製造方法。
1 2. 前記低温エアロゾル洗浄工程は、 前記強誘電体キャパシタを形成する工程 の後において実施されることを特徴とする請求項 1 1記載の半導体装置の製造方 法。
1 3 . 前記強誘電体キャパシタを形成する工程の後に、 前記強誘電体キャパシタ と廳己酉 a 構造の間に水素拡散防止層を形成する工程を含むことを特徴とする請 求項 1 1記載の半導体装置の製造方法。
1 4 . 前記低温エアロゾル洗浄工程は、 前記水素拡散防止層を形成する工程の後 において実施されることを特徴とする請求項 1 3記載の半導体装置の製造方法。
1 5 . 前記強誘電体キャパシタの強誘電体層は、 P Z Tまたは S B Tからなるこ とを特徴とする請求項 1 1記載の半導体装置の製造方法。
1 6 . 強誘電体を有する半導体装置の製造方法であって、
基板上に前記強誘電体キャパシタを形成する工程と、
高密度プラズマ C VDにより、 前記強誘電体キャパシタ上に突起部が形成され るようにして、 当該強誘電体キャパシタ上に絶縁層を形成する工程と、
前記絶縁層上に水素拡散防止層を形成する工程と、
前記突起部上の前記水素拡散防止層を C M Pにより選択的に除去して前記絶縁 層が露出した露出部を形成する工程と、
tiff己露出部にコンタクト配線を形成する工程を含むことを特徴とする半導体装 置の製造方法。
1 7 . 前記露出部を形成する工程の後に、 前記水素拡散防止層と前記露出部を覆 うように別の絶縁層を形成する工程をさらに含むことを特徴とする請求項 1 6記 載の半導体装置の製造方法。
1 8 . 前記水素拡散防止層は、 A 1の酸化物、 A 1の窒素酸化物、 T aの酸化物 および T iの酸ィヒ物のうち、 いずれかを含むことを特徴とする請求項 1 6記載の 半導体装置の製造方法。
19. 前記強誘電体キャパシタの強誘電体層は、 PZTまたは SBTからなるこ とを特徴とする請求項 16記載の半導体装置の製造方法。
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