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WO2005101509A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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WO2005101509A1
WO2005101509A1 PCT/JP2004/005302 JP2004005302W WO2005101509A1 WO 2005101509 A1 WO2005101509 A1 WO 2005101509A1 JP 2004005302 W JP2004005302 W JP 2004005302W WO 2005101509 A1 WO2005101509 A1 WO 2005101509A1
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WO
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film
semiconductor device
forming
interlayer insulating
ferroelectric capacitor
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PCT/JP2004/005302
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English (en)
French (fr)
Inventor
Kazutoshi Izumi
Original Assignee
Fujitsu Limited
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Publication date
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Priority to PCT/JP2004/005302 priority patent/WO2005101509A1/ja
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Priority to US11/480,906 priority patent/US7781812B2/en

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Definitions

  • the present invention relates to a semiconductor device suitable for a nonvolatile memory including a ferroelectric capacitor and a method for manufacturing the same.
  • FIG. 1 is a circuit diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
  • FIG. 1 is an IS path diagram showing a configuration of a memory cell array of a ferroelectric memory (semiconductor device) manufactured by a method according to an embodiment of the present invention.
  • an element isolation insulating film 2 for partitioning an element active region is formed on a surface of a semiconductor substrate 1 such as an Si substrate by, for example, LOCOS (Local Oxidation of Silicon). ) Method.
  • a gate insulating film 3, a gate electrode 4, a silicide layer 5, a sidewall 6, a low-concentration diffusion layer 21 and a high-concentration diffusion layer 22 are formed in the element active region defined by the element isolation insulating film 2.
  • MO SFET MO SFET with source and drain diffusion layers consisting of
  • a silicon oxynitride film 7 is formed on the entire surface so as to cover the MOSFET, and a silicon oxide film 8 is further formed on the entire surface.
  • the interlayer insulating film 14 is planarized by a CMP (chemical mechanical polishing) method.
  • CMP chemical mechanical polishing
  • plasma processing using N 20 gas is performed.
  • the surface portion of the interlayer insulating film 14 is slightly nitrided, and it is difficult for the inside portion to penetrate.
  • This plasma treatment is effective if a gas containing at least one of N and O is used.
  • Tsugire in a high concentration goldenrod 2 2 until it reaches the hole of the transistor, an interlayer insulating film 1 4, A 1 2 0 3 film 1 3, the silicon oxide film 8 and silicon oxide It is formed on the nitride film 7.
  • a barrier metal film (not shown) is formed by continuously forming a Ti film and a TiN film in the holes by a sputtering method. Then, CVD (Chemical Vapor Deposition) is performed in the hole! ⁇ W plugs 15 'are formed by burying the film and flattening the W film by CMP. Note that the barrier metal film may include only the TiN film, or may include the && 1 ⁇ film and the ⁇ 1 film.
  • a hydrogen diffusion preventing film 18, an etching film 19 and an interlayer insulating film 20 are sequentially formed on the entire surface.
  • the hydrogen diffusion preventing film 18 for example, an aluminum oxide film, a nitrided aluminum film, a oxidized tantalum film, a chloridized tantalum film, a titanium oxide film, a oxidized zirconium film, or the like can be formed. .
  • the thickness of the water-hemin diffusion prevention film 18 is, for example, about 5 nm to 100 nm.
  • the hydrogen diffusion preventing film 18 can be formed, for example, by physical vapor deposition (PVD) or metal organic chemical vapor deposition (MOCVD).
  • an oxidized silicon film may be formed as the interlayer insulating film 20 by a plasma CVD method using TEOS, using TEOS and O 3 ! /, High-density plasma CVD method, or normal pressure CVD.
  • NSG (non-doped silicate glass) J3 may be formed by VD method.
  • grooves are sequentially formed in the interlayer insulating film 20, the etching stopper film 19, and the hydrogen diffusion preventing film 18 by employing the single damascene method, and wiring is formed therein. .
  • a Cu seed layer is formed thereon, and the plating method is performed.
  • the Cu film 22 is embedded.
  • CuB 22 is flattened by CMP method.
  • a hydrogen diffusion preventing film 23, an etching stopper film 24, and an interlayer insulating film 25 to 27 are sequentially formed on the entire surface.
  • the hydrogen diffusion preventing film 23 for example, a film similar to the hydrogen diffusion preventing film 18 is formed, and as the etching stopper film 24, for example, a film similar to the etching stopper film 19 is formed.
  • a dual damascene method is used to achieve interlayer insulation.
  • an etching stopper film 24 and a swimsuit diffusion preventing film 23 are sequentially formed, and wiring is formed therein.
  • a Cu seed layer is formed thereon.
  • the Cu film 29 is buried by plating.
  • the Cu film 29 is planarized by the CMP method. Thereafter, as shown in FIG.
  • an interlayer insulating film and a further upper wiring layer are formed.
  • the number of wiring layers is not limited.
  • a cover film made of, for example, a TEOS oxide film and a SiN film is formed to complete a ferroelectric memory having a ferroelectric capacitor.
  • the structure of the cell of the ferroelectric memory is not limited to the 1T1C type, but may be a 2T2C type.

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Abstract

　強誘電体キャパシタを覆う層間絶縁膜（１４）を形成した後、水素拡散防止膜（１８）、エッチングストッパ（１９）及び層間絶縁膜（２０）を形成する。そして、シングルダマシン法により、層間絶縁膜（２０）内に、ＴａＮ膜２１（バリアメタル膜）及びＣｕ膜２２を有する配線を形成する。その後、更に、デュアルダマシン法により、Ｃｕ膜（２９）を有する配線及びＣｕ膜（３６）を有する配線等を形成する。

Description

明細書
半導体装置及ぴその製造方法 技術分野
本発明は、 強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及 びその製造方法に関する。 背景技術
従来の強誘電体メモリでは、 主に、 配線層同士の接続に Wプラグが用いられ、 配線として A 1配線が用いられている。
しかしながら、 近時、 微細ィ匕の要請がある力 Wプラグ及び A 1配線を用いた 強誘電体メモリの微細化には、 製造技術及び層間容量等の観点から限界がある。 特許文献 1
特開 2001— 284448号公報
特許文献 2
特開 2000— 82684号公報 発明の開示
本発明の目的は、 強誘電体キャパシタの特性を低下させることなく高集積を実 現可能とすることができる半導体装置及ぴその製造方法を提供することにある。
D RAM等の強誘電体膜を用いなレ、半導体装置の微細ィ匕に当たっては、 C u配 線を用いたダマシン法が採用されている。 従って、 ダマシン法を強誘電体メモリ の製造プロセスにそのまま適用できれば、 容易に強誘電体メモリの微細化を達成 することも可能である。 しかしながら、 Cu配線を用いたダマシン法を強誘電体 メモリの製造にそのまま適用することはできない。 これは、 以下の理由による。 第一に、 Cu配線を用いたダマシン法では、 配線間の容量を低減するために、 層間絶縁膜として低誘電率膜を形成する。 低誘電率膜としては、 例えば SOG ( Spin On Glass) 膜及ぴ H S Q (Hydrogen Silsesquioxane) 膜等が用いられてい る。 これらの低誘電率膜を形成する際には、 多量の水素又は水分が用いられる。 しかし、 強誘電体膜の特性は、 水素及ぴフ k分の混入により著しく劣化する。 この ため、 C u配線を用いたダマシン法を適用しにくいのである。
第二に、 強誘電体キャパシタの電極を禱成する材料と C uとのコンタクトにも 問題がある。
本願発明者は、 これらの不具合を回避しながら強誘電体メモリの微細ィ匕を可能 とすべく鋭意検討を重ねた結果、 以下に^す発明の諸態様に想到した。
本発明に係る半導体装置の製造方法で〖ま、 半導体基板の上方に強誘電体キャパ シタを形成した後、 前記強誘電体キャパシタを覆う第 1の層間絶縁膜を形成する
。 次に、前記層間絶縁膜上に水素拡散防止膜を形成する。 次いで、 前記水素拡散 防止膜上にエッチングストッパ膜を形成 1 "る。 その後、 前記エッチングストッパ 膜上に第 2の層間絶縁膜を形成する。 そして、 前記第 2の層間絶縁膜内に埋め込 まれ、 C uを含有し、 前記強誘電体キャパシタに接続される配線を形成する。 図面の簡単な説明
図 1は、 本発明の実施形態に係る方法によって製造する強誘電体メモリ （半導 体装置） のメモリセルアレイの構成を示す回路図である。
図 2 A乃至図 2 Pは、 本発明の実施形態に係る強誘電体メモリの製造方法をェ 程順に示す断面図である。 発明を実施するための最良の形態
以下、 本発明の実施形態について、 添 の図面を参照して具体的に説明する。 図 1は、 本発明の実施形態に係る方法に って製造する強誘電体メモリ （半導体 装置） のメモリセルアレイの構成を示す IS路図である。
このメモリセルアレイには、 一の方向に延びる複数本のビット線 1 0 3、 並び にビット線 1 0 3が延びる方向に対して塞直な方向に延びる複数本のワード線 1 0 4及びプレート線 1 0 5が設けられてレ、る。 また、 これらのビット線 1 0 3、 ヮード線 1 0 4及ぴプレート線 1 0 5が髂成する格子と整合するようにして、 本 実施形態に係る強誘電体メモリの複数個 Oメモリセルがァレイ状に配置されてい る。 各メモリセルには、 強誘電体キャパ タ 1 0 1及び MO Sトランジスタ 1 0 2が設けられている。
MO Sトランジスタ 1 0 2のゲートはワード線 1 0 4に接続されている。 また 、 MO Sトランジスタ 1 0 2の一方のソース · ドレインはビット線 1 0 3に接続 され、 他方のソース · ドレインは強誘電体キャパシタ 1 0 1の一方の電極に接続 されている。 そして、 強誘電体キャパシタ 1 0 1の他方の電極がプレート線 1 0 5に接続されている。 なお、 各ワード線 1 0 4及ぴプレート線 1 0 5は、 それら が延びる方向と同一の方向に並ぶ複数個の MO Sトランジスタ 1 0 2により共有 されている。 同様に、 各ビット線 1 0 3は、 それが延びる方向と同一の方向に並 ぶ複数個の MO Sトランジスタ 1 0 2により共有されている。 ワード線 1 0 4及 ぴプレート線 1 0 5が延びる方向、 ビット線 1 0 3が びる方向は、 夫々行方向 、 列方向とよばれることがある。 但し、 ビット線 1 0 3、 ワード線 1 0 4及ぴプ レート線 1 0 5の配置は、 上述のものに限定されない。 .
このように構成された強誘電体メモリのメモリセルァレイでは、 強誘電体キャ パシタ 1 0 1に設けられた強誘電体膜の分極状態に応じて、 データが記憶される 次に、 本発明の実施形態に係る強誘電体メモリ （半導体装置） の製造方法につ いて説明する。 但し、 ここでは、 便宜上、 各メモリセノレの断面構造については、 その製造方法と共に説明する。 図 2 A乃至図 2 Pは、 本発明の実施形態に係る強 誘電体メモリの製造方法を工程順に示す断面図である。
本実施形態においては、 先ず、 図 2 Aに示すように、 S i基板等の半導体基板 1の表面に、 素子活性領域を区画する素子分離絶縁膜 2を、 例えばロコス （L O C O S ： Local Oxidation of Silicon) 法により形成する。 次に、 素子分離絶縁 膜 2により区画された素子活性領域内に、 ゲート絶縁膜 3、 ゲート電極 4、 シリ サイド層 5、 サイドウオール 6、 並びに低濃度拡散層 2 1及び高濃度拡散層 2 2 からなるソース ' ドレイン拡散層を備えたトランジスタ （MO S F E T) を形成 する。 次いで、 全面に、 シリコン酸窒化膜 7を、 MO S F E Tを覆うようにして 形成し、 更に全面にシリコン酸化膜 8を形成する。 シリコン酸窒化膜 7は、 シリ コン酸化膜 8を形成する際のグート絶縁膜 3等の水素 ィ匕を防止するために形成 されている。 その後、 シリコン酸化膜 8上に下部電極膜 9及び強誘電体:膜 1 0を順次形成す る。 下部電極膜 9は、 例えば T i膜及びその上に形成され t膜から構成され る。 また、 強誘電体膜 1 0は、 例えば P Z T (P b (Z r , T i ) 03) 膜から 構成される。 続いて、 強誘電体膜 1 0の結晶化ァニールを佇う。 次に、 強誘電体 膜 1 0上に上部電極膜を形成し、 これをパターユングすることにより、 上部電極 1 1を形成する。 上部電極は、 例えば I 1：02£膜からなる。 次いで、 エッチング を用いたパターユングによる損傷を回復させるための酸素: rニールを行う。 その後、 図 2 Bに示すように、 強誘電体膜 1 0のパターユングを行うことによ り、 容量絶縁膜を形成する。 続いて、 剥がれ防止用の酸素： rニールを行う。 次に、 図 2 Cに示すように、 保護膜として A 1 203膜 1 2をスパッタリング 法にて全面に形成する。 次いで、 スパッタリングによる損傷を緩和するために、 酸素ァニールを行う。 保護膜 （A 1 203膜 1 2 ) により、 外部からの水素の強 誘電体キャパシタへの侵入が防止される。
その後、 図 2 Dに示すように、 A 1 203膜 1 2及び下部霪極 B莫 9のパター二 ングを行うことにより、 下部電極を形成する。 続いて、 剥 れ防止用の酸素ァニ 一ノレを行う。
次に、 図 2 Eに示すように、 保護膜として A 1 203膜 1 3をスパッタリング 法にて全面に形成する。 次いで、 キャパシタリークを低減させるために、 酸素ァ ニーノレを行う。
その後、 図 2 Fに示すように、 層間絶縁膜 1 4を高密度ダラズマ C VD法によ り全面に形成する。 また、 層間絶縁膜 1 4の厚さは、 例えば 1 . 5 μ m程度とす る。 なお、 酸ィ匕シリコンからなる層間絶縁膜 1 4を、 T E O Sを用いたプラズマ C VD法により形成してもよい。
続いて、 図 2 Gに示すように、 CMP (化^ §械的研磨） 法により、 層間絶縁 膜 1 4の平坦化を行う。'次に、 N 20ガスを用いたプラズマ処理を行う。 この結 果、 層間絶縁膜 1 4の表層部が若干窒ィ匕され、 その内部にフ ] 分が浸入しにくくな る。 なお、 このプラズマ処理は、 N又は Oの少なくとも一;^が含まれたガスを用 Vヽてレ、れば有効的である。 次レ、で、 トランジスタの高濃度 散層 2 2まで到達す る孔を、 層間絶縁膜 1 4、 A 1 203膜 1 3、 シリコン酸化膜 8及びシリコン酸 窒ィ匕膜 7に形成する。 その後、 スパッタリング法により、 T i膜及ぴ T i N膜を 連続して孔内に形成することにより、 バリアメタル膜 （図示せず） を形成する。 続いて、 更に、 孔内に、 C VD (化学気相成長） 法にて！^膜を埋め込み、 CMP 法により W膜の平坦化を行うことにより、 Wプラグ 1 5 'を形成する。 なお、 バリ ァメタル膜は、 T i N膜のみを含むものでもよく、 また、 丁& 1^膜及ぴ丁 1 膜 を含むものでもよレ、。
次に、 図 2 Hに示すように、 Wプラグ 1 5の酸ィ匕防止膜として S i O NJ3I 1 6 を、 例えばプラズマ増速 C VD法により形成する。
次いで、 図 2 Iに示すように、 上部電極 1 1まで到 ^"する孔及ぴ下部電極 （下 部電極膜 9 ) まで到達する孔を、 S i ON膜 1 6、 層間絶縁膜 1 4、 A 1 203 膜 1 3及ぴ A l 203膜 1 2に形成する。 その後、 損傷を回復させるために、 酸 素ァニールを行う。
続いて、 図 2 Jに示すように、 S i ON膜 1 6をエッチパックにより全面にわ たって除去することにより、 Wプラグ 1 5の表面を露出させる。 次に、 図 2 Kに 示すように、 上部電極 1 1の表面の一部、 下部電極 （下部電極膜 9 ) の表面の一 部、 及び Wプラグ 1 5の表面が露出した状態で、 A 1膜を形成し、 この A 1膜の 平坦化を層間絶縁膜 1 4の表面が露出するまで行うことにより、 A 1配線 1 7を 形成する。
その後、 強誘電体キャパシタの特性劣ィ匕を回復させることを目的として、 例え ば、 酸素及び Z又は窒素を含有する雰囲気中で 4 0 0 °C乃至 6 0 0 °Cの回復ァニ 一ルを行う。
次いで、 全面に、 水素拡散防止膜 1 8、 エッチングス トツノ 膜 1 9及び層間絶 縁膜 2 0を順次形成する。 水素拡散防止膜 1 8としては、 例えば酸化アルミユウ ム膜、 窒ィ匕アルミニウム膜、 酸ィ匕タンタル膜、 窒ィ匕タンタル膜、 酸化チタン膜又 は酸ィ匕ジルコニウム膜等を形成することができる。 水秦拡散防止膜 1 8の厚さは 、 例えば 5 n m乃至 1 0 0 n m程度とする。 また、 水素拡散防止膜 1 8は、 例え ば物理的蒸着法 （P VD) 又は有機金属化学気相成長法 （MO C VD) により形 成することができる。 ェツチングストッパ膜 1 9としては、 例えば窒化シリコン 膜又は T E O S (tetraethyl orthosilicate) を用いた酸ィ匕シリコン膜等をプラ ズマ増速 C VD法により形成することができる。 また、 望ィ匕シリコン膜を形成す る場合には、 単周波又は 2周波のプラズマ増速 C VD法を採用することが好まし い。 これは、 単周波又は 2周波のプラズマ増速 C VD法を採用した場合には、 既 に形成してある強誘電体膜 1 0の特性劣ィ匕を抑制しやすいからである。 また、 層 間絶縁膜 2 0としては、 例えばプラズマ C VD法により S i ON膜を形成するこ とが好ましい。 これは、 プラズマ C VD法により S i ON膜を形成する場合には 、 水素及び水分の混入が抑制されるからである。 また、 S i ON膜は低誘電率膜 であるため、 配線間の寄生容量を低く抑えることも可能である。 なお、 層間絶縁 膜 2 0として、 T E O Sを用いたプラズマ C VD法により酸ィ匕シリコン膜を形成 してもよく、 T E O S及び O 3を用!/、た高密度プラズマ C VD法又は常圧 C VD 法により N S G (non-doped silicate glass) J3莫を形成してもよい。
なお、 水素拡散防止膜 1 8の形成前及び Z又はエッチングストッパ膜 1 9の形 成前に、 N 2ガス又は N 2 Oガスを用いたプラズマ処理を 2 0 0 °C乃至 4 5 0 °C で行うことが好ましい。 このようなプラズマ処理を行うことにより、 形成されて いる膜中から水分が放出されると共に、 膜の表層部が若干窒ィ匕され、 その内部に 水分が浸入しにくくなる。
その後、 図 2Mに示すように、 シングルダマシン法を採用して、 層間絶縁膜 2 0、 エッチングストッノ膜 1 9及び水素拡散防止膜 1 8に順次溝を形成し、 その 内部に配線を形成する。 配線の形成に当たっては、 図 21Mに示すように、 溝の側 壁部及び底部に T a NB莫 2 1をパリアメタル膜として形威した後、 その上に C u シード層を形成し、 めっき法により C u膜 2 2を埋め込む。 そして、 CMP法に より C uB莫 2 2を平: t且ィ匕する。
続いて、 図 2 Nに示すように、 全面に、 水素拡散防止膜 2 3、 エッチングスト ッパ膜 2 4及ぴ層間絶縁膜 2 5〜2 7を順次形成する。 水素拡散防止膜 2 3とし ては、 例えば水素拡散防止膜 1 8と同様の膜を形成し、 ュッチンダストッパ膜 2 4としては、 例えばエッチングストッパ膜 1 9と同様の膜を形成する。 層間絶縁 膜 2 5及び 2 7としては、 例えばプラズマ C VD法により S i ON膜を形成し、 層間絶縁膜 2 6としては、 例えば H S Q膜を形成する。
次に、 図 2 Oに示すように、 デュアルダマシン法を採用して、 層間絶縁 B莫 2 7 〜25、 エッチングストッパ膜 24及び水着拡散防止膜 23に順次溝及ぴコンタ クトホーノレを形成し、 その内部に配線を开¾¾する。 配線の形成に当たっては、 図 2 Oに示すように、 溝及ぴコンタクトホーノレの側壁部及び底部に T a N膜 28を バリアメタル膜として形成した後、 その上に Cuシード層を形成し、 めっき法に より Cu膜 29を埋め込む。 そして、 CM P法により Cu膜 29を平坦化する。 その後、 図 2 Pに示すように、 水素拡散方止膜 30、 ェツチングストッパ膜 3 1及び層間絶縁膜 32〜 34を、 水素拡散 P方止膜 23、 ェツチングストッパ膜 2 4及び層間絶縁膜 25〜 27と同様にして开 成する。 更に、 これらに、 溝及びコ ンタクトホールを形成し、 その内部に、 Ta N膜 35及ぴ Cu膜 36を備えた配 線を、 TaN膜 28及ぴ Cu膜 29を備えこ配線と同様にして形成する。
続いて、 層間絶縁膜及び更に上層の配線寧を形成する。 配線の層数は限定され ない。 そして、 例えば TEOS酸化膜及ぴ S i N膜からなるカバー膜を形成して 強誘電体キャパシタを有する強誘電体メモリ を完成させる。
このような本実施形態によれば、 C u配嶽及び低誘電率膜を用いることにより 、 強講電体メモリの微細化及び高速ィ匕を実 ί見することができる。 また、 ダマシン プロセスの採用に当たり、 エッチングスト パ膜の下に水素拡散防止膜を形成し ているため、 水素及ぴ水分を比較的多く含 膜を形成したとしても、 強誘電体キ ャパシタの劣化を抑制することができる。
なお、 上述の実施形態では、 プレーナ型 Ο強誘電体キャパシタを作製している 力 本発明をスタック型の強誘電体キャパ タに適用してもよい。 この場合、 例 えば、 MOS FET等のトランジスタに接總された Wプラグ等のコンタクトプラ グの一部は、 強誘電体キャパシタの下部電極に接続される。
また、 強誘電体膜の材料は ΡΖΤに限定されるものではなく、 例えば、 ΡΖΤ に、 Ca、 S r、 La、 Nb、 Ta、 I r び/又は Wをドーピングしたものを 用いることもできる。 更に、 PZT系の膜 外に、 SBT系の膜や B i層状系の 膜を形成してもよい。
また、 強誘電体メモリのセルの構造は、 1 T 1 C型に限定されるものでなく、 2T 2 C型であってもよい。
また、 強誘電体キャパシタの電極まで到逢するコンタクトホールに埋め込むプ ラグを Wプラグとしてもよい。 但し、 この^には、 T i膜及ぴT i N膜を含む バリアメタル膜、 T i N膜のみを含むパリァメタル膜、 又は T a N膜及ぴ T i N 膜を含むパリアメタル膜を用いることが好ましい。
また、 C u配線を構成する C u膜の形^;方法はめつき法に限定されず、 例えば 、 P VD法又は C VD法を採用してもよい。 産業上の利用可能性
以上詳述したように、 本発明によれば、 微細化のために、 C uを含有する配線 を用いると共に、 層間絶縁膜として低誘霞率膜を使用しても、 水素拡散防止膜の 存在により、 水素及び水分の拡散を原因とする強誘電体キャパシタの特性の劣ィ匕 を抑制することができる。 特に、 微細化に伴う 0. 1 8 μ m以下の配線ルールを 採用した半導体装置及びその製造方法に好適である。

Claims

請求 o範囲
1 . 半導体基板と、
前記半導体基板の上方に形成された強誘電体キャパシタと、
前記強誘電体キャパシタを覆う第 1の層間絶縁膜と、
前記層間絶縁膜上に形成された水素拡散防止膜と、
前記水素拡散防止膜上に形成されたエッチングストッパ膜と、
前記ェツチングストッパ膜上に形成された第 2の層間絶縁膜と、
前記第 2の層間絶縁膜内に埋め込まれ、 C uを含有し、 前記強誘電体キャパシ タに接続された配線と、
を有することを特徴とする半導体装置。
2 . 前記水素拡散防止膜は、 酸ィヒアルミニウム膜、 窒ィ匕アルミニウム膜、 酸ィ匕 タンタル膜、 窒ィ匕タンタル膜、 酸化チタン膜及び酸ィ匕ジルコニウム膜からなる群 から選択された 1種の膜であることを特徵とする請求項 1に記載の半導体装置。
3 . 前記第 2の層間絶縁膜は、 S i O I 膜であることを特徴とする請求項 1に 記載の半導体装置。 '
4. 前記基板上に形成されたトランジスタを有し、
前記強誘電体キャパシタの電極の一方は、 前記トランジスタに接続されている ことを特徴とする請求項 1に記載の半導体装置。
5 . 前記 C uを含有する配線は、 前記トランジスタの電極に接続されているこ とを特徴とする請求項4に記載の半導体装置。
6 . 前記強誘電体キャパシタの電極に接し、 C uを含有しな ヽ配線を有し、 前記 C uを含有する配線は、 前記 C uを含有しない配線を介して前記強誘電体 キャパシタの電極に電気的に接続されてレヽることを特徴とする請求項 1に記載の 半導体装置'
7 . 前記 C uを含有する酉己線は、 バリアメタル膜を介して前記強誘電体キャパ シタの電極に接続されていることを特徴とする請求項 1に記載の半導体装置。
8. 前記バリァメタル膜は、 窒ィ匕タンタル膜を有することを特徴とする請求項 7に記載の半導体装置。
9 . 半導体基板の上方に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆う第 1の層間絶縁膜を形成する工程と、 前記層間絶縁膜上に水素拡散防止膜を形成する工程と、
前記水素拡散防止膜上にエッチングストッパ膜を形成する工程と、
前記エッチングストツバ膜上に第 2の層間絶縁膜を形成する工程と、 前記第 2の層間絶縁膜內に埋め込まれ、 C uを含有し、 前記強誘電体キャパシ タに接続される配線を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
1 0 . 前記水素拡散防止膜として、 酸ィ匕アルミニウム膜、 窒ィ匕アルミニウム膜
、 酸ィ匕タンタル膜、 窒ィ匕タンタル膜、 酸ィ匕チタン膜及ぴ酸ィ匕ジルコニウム膜から なる群から選択された 1種の膜を形成することを特徴とする請求項 9に記載の半 導体装置の製造方法。
1 1 . 前記第 2の層間絶縁膜として、 S i O N膜を形成することを特徴とする 請求項 9に記載の半導体装置の製造方法。
1 2. 前記強誘電体キャパシタを形成する工程の前に、 前記半導体基板の表面 に、 前記強誘電体キャパシタに設けられた一方の電極に接続されるトランジスタ を形成する工程を有することを特徴とする請求項 9に記載の半導体装置の製造方 法。
1 3 . 前記 C uを含有する配線を、 前記トランジスタの電極に接続することを 特徴とする請求項 1 2に記载の半導体装置の製造方法。
1 4. 前記強誘電体キヤノ ンタの電極に接し、 C uを含有しない配線を形成す る工程を有し、
前記 C 11を含有する配線を、 前記 C uを含有しな 、配線を介して前記強誘電体 キャパシタの電極に電気的に接続することを特徴とする請求項 9に記載の半導体 装置の製造方法。
1 5 . 前記 C uを含有する配線を、 バリアメタル膜を介して前記強誘電体キヤ パシタの電極に接続するこ とを特徴とする請求項 9に記載の半導体装置の製造方 法。
1 6 . 前記バリアメタル膜として、 窒ィ匕タンタル膜を有する膜を形成すること を特徴とする請求項 1 5に言己載の半導体装置の製造方法。
1 7. 前記エッチングス トツパ膜として、 単周波又は 2周波のプラズマ増速 C VD法により、 窒ィ匕シリコン膜を形成することを特徴とする請求項 9に記載の半 導体装置の製造方法。
1 8 . 前記第 1の層間絶縁膜を形成する工程と前記水素拡散防止膜を形成する 工程との間に、 前記第 1の層間絶縁膜に対して、 N又は Oの少なくとも一方を含 有するガスを用いて 2 0 0 °C乃至 4 5 0 °Cでプラズマ処理を施す工程を有するこ とを特徴とする請求項 9に ΪΒ載の半導体装置の製造方法。
1 9 . 前記水素拡散防止膜を形成する工程と前記エッチングストッパ膜を开成 する工程との間に、 前記水秦拡散防止膜に対して、 Ν又は Οの少なくとも一方を 含有するガスを用いて 2 0 0 °C乃至 4 5 0 °Cでプラズマ処理を施す工程を有する ことを特徴とする請求項 9に記載の半導体装置の製造方法。
2 0. 第： Lの層間絶縁膜を形成する工程と前記水素拡散防止膜を开成する工程 との間に、
前記強誘電体キャパシタの電極に接続されるブラグを形成する工程と、 N又は 0( 少なくとも一方を含有する雰囲気中で 4 0 0 °C乃至 6 0 0 °Cでァニ ール処理を行う工程と、
を有することを特徴とする請求項 9に記載の半導体装置の製造方法。
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