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CN106558620B - 半导体元件及其形成方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其形成方法。其中，该半导体元件包含一基底、一金属内连线系统以及一氧化半导体结构。该基底具有一第一区域及一第二区域。该金属内连线系统是设置在该基底的第一区域内。该氧化半导体结构是设置在该基底的第二区域内，且位于该氢离子阻挡层之上。

Description

半导体元件及其形成方法
技术领域
本发明涉及一种半导体元件及其形成方法，尤其是涉及一种包含氧化半导体结构的半导体元件及其形成方法。
背景技术
在现代的信息社会中，由集成电路(integrated circuit,IC)所构成的微处理机系统早已被普遍运用于生活的各个层面，例如自动控制的家电用品、移动通讯设备、个人电脑等，都有集成电路的踪迹。而随着科技的日益精进，以及人类社会对于电子产品的各种想象，使得集成电路也往更多元、更精密、更小型的方向发展。
在各式各样的材料中，氧化铟(In2O3)、氧化锡(SnO2)与氧化锌(ZnO)是一般熟知的透明导电氧化物(transparent conducting oxide)。掺杂锡的氧化铟，也就是氧化铟锡(ITO)，其薄膜可用于平面显示器的透明电极与电容式触控面板的触碰感测器；氧化锡与氧化锌则用于太阳电池的透明电极。然而，此透明导电氧化物本质上也是半导体，因此研究者也积极地开发其半导体的性能，尝试用相关材料以做成半导体元件，例如氧化半导体晶体管(oxide semiconductor transistor)等。
然而，由于氧化半导体材料本身并不稳定，使用此氧化半导体层材料的元件容易在制作过程中损害了氧化半导体层，进而影响产品的效能。因此，针对具有氧化半导体材料的半导体结构，还需要一种较好的制作方法与设计，以得到优选的品质。
发明内容
本发明的一目的在于提供一种半导体元件及其形成方法，其具有氧化半导体结构，因而可得到更佳的元件效能。
为达上述目的，本发明的一实施例提供一种半导体元件，其包含一基底、一金属内连线系统以及一氧化半导体结构。该基底具有一第一区域及一第二区域。该金属内连线系统是设置在该基底的第一区域内。该金属内连线系统包含一插塞结构，设置在位于该基底上的一介电层内；以及一氢离子阻挡层，设置在该插塞结构上。该氧化半导体结构是设置在该基底的第二区域内，且位于该氢离子阻挡层之上。该氧化半导体结构包含一氧化半导体层，设置在一第一绝缘层上，二源极/漏极，设置在该氧化半导体层上，以及一第一栅极，设置在该源极/漏极之间且位于该氧化半导体层上，其中该第一栅极与该氧化半导体层至少部分重叠。
为达上述目的，本发明的另一实施例提供一种半导体元件，其包含一低介电常数层、一导电层、一氢离子阻挡层以及一帽盖层。该低介电常数层设置于一基底上。该导电层设置在该低介电常数层内。该氢离子阻挡层覆盖在该低介电常数层上。该帽盖层是设置在该氢离子阻挡层与该导电层之间，其中该帽盖层包含氮化硅、碳氮化硅、氮氧化硅或碳氮氧化硅。
为达上述目的，本发明的另一实施例提供一种形成半导体元件的方法，包含以下步骤。首先，提供一基底，该基底包含一第一区域及一第二区域。在该基底的第一区域内形成一金属内连线系统，其中，该金属内连线系统包含一插塞结构，设置在位于该基底上的一介电层内，以及一氢离子阻挡层，设置在该插塞结构上。然后，在该基底的第二区域内形成一氧化半导体结构，该氧化半导体结构是位于该氢离子阻挡层上。且该氧化半导体结构包含一氧化半导体层，设置在一第一绝缘层上，二源极/漏极，设置在该氧化半导体层上，以及一第一栅极，设置在该源极/漏极之间且位于该氧化半导体层上，其中该第一栅极与该氧化半导体层至少部分重叠。
本发明所提供的步骤中，其中一个特点是在金属氧化物半导体晶体管与氧化半导体元件之间的金属内连线系统中设置多层的氢离子阻挡层。该氢离子阻挡层，例如是包含氧化铪、硅酸铪氧化合物、硅酸铪氮氧化合物、氧化铝、氧化镧或锆酸铪等稀土金属氧化物，其是形成在各插塞结构或双镶嵌结构之上，以阻挡元件内的水气或氢离子，避免其对该氧化半导体元件造成伤害或影响后续制作工艺。此外，该插塞结构或双镶嵌结构若包含铜层，则还需在形成该氢离子阻挡层之前，先形成一盖层，例如是包含氧化硅、氮氧化硅、碳氮化硅等，以阻挡铜扩散至周围介电层，进而可提高元件的可靠度。
附图说明
图1至图10为本发明第一实施例中形成半导体元件的方法的步骤剖面示意图；
图11为本发明第二实施例中形成半导体元件的方法的步骤剖面示意图。
主要元件符号说明
100 第一区域
200 第二区域
300 基底
301 晶体管
303 栅极介电层
305 栅极
306 氧化半导体材料层
307 帽盖层
308 绝缘层
309 间隙壁
310 导电材料层
311 轻掺杂漏极
313 源极/漏极
316 氧化半导体层
318 绝缘层
320 图案化导电层
322 绝缘层
324 高介电常数介电层
326 介电材料层
328 栅极材料层
330 源极/漏极
334 高介电常数介电层
336 栅极介电层
338 顶置栅极
340 底置栅极
400 接触洞蚀刻停止层
401、411 接触插塞
403、413 阻障层
405、415 金属层
410 内层介电层
420、440、470、550 氢离子阻挡层
421、431、441 双镶嵌结构
423、433、443 阻障层
425、435、445 金属层
430、450、480、510 层间介电层
530 介电层
460、540 盖层
490 停止层
520 绝缘层
A 区域
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参考图1至图10，所绘示为本发明第一实施例中形成半导体元件的方法的步骤剖面示意图。首先，提供一基底300，基底300可以是任何具有承载功能的元件，例如是一半导体基底，如含硅基底(silicon substrate)、外延硅基底(epitaxial siliconsubstrate)或是硅覆绝缘基底(silicon on insulator,SOI)等，但并不以此为限。并且，基底300具有一第一区域100及一第二区域200。
基底300上形成有至少一晶体管301，以及全面覆盖基底300的一接触洞蚀刻停止层(contact etch stop layer,CESL)400与一内层介电层(inter-layer dielectric,ILD)410，覆盖在基底300及晶体管301上。具体来说，晶体管301是形成于基底300的第一区域内100，且包含一栅极介电层303、一栅极305、一帽盖层307、一间隙壁309、二轻掺杂漏极(light doped drain,LDD)311以及二源极/漏极(source/drain)313。在一实施例中，栅极介电层303可以是二氧化硅层，也可以是介电常数大约大于4的一高介电常数介电层，而栅极305则例如是一多晶硅栅极或一金属栅极等，但不以此为限。帽盖层307例如是一氮化硅层。间隙壁309可具有一单层结构，或是一复合层结构，其可包含高温氧化硅层(hightemperature oxide,HTO)、氮化硅、氧化硅或使用六氯二硅烷(hexachlorodisilane,Si2Cl6)形成的氮化硅(HCD-SiN)等，如图1所示。
在本实施例中，晶体管301可以是任何的主动元件，如互补式金属氧化物半导体(complementary metal oxide semiconductor,CMOS)或感光晶体管(photo-diode)等，其形成方式例如包含先在基底300上形成一栅极介电材料层(未绘示)、一栅极层(未绘示)以及一帽盖材料层(未绘示)，图案化该栅极介电材料层、该栅极层以及该帽盖材料层，形成帽盖层307、栅极305及栅极介电层303，最后依序在栅极305两侧形成轻掺杂漏极311、间隙壁309以及源极/漏极313。然而，本领域者应可清楚理解，晶体管301的具体形成方式也可能包含其他制作工艺，或者应为本领域者所熟知。举例来说，在另一实施例中，在形成如图1所示的晶体管301后，还可选择继续进行源极/漏极选择性外延成长(selective epitaxialgrowth,SEG)制作工艺及/或金属栅极置换(replacement metal gate,RMG)等制作工艺，上述相关步骤与现有制作晶体管的步骤类似，在此不多加赘述。
接着，在基底300的第一区域100内形成一金属内连线系统(metalinterconnection system)。在本实施例中，首先是依序形成直接电连接源极/漏极313的接触插塞(contact plug)401，以及连接接触插塞401的接触插塞411。其中，接触插塞401是穿过一内层介电层410，例如是一低介电常数介电层，而直接接触源极/漏极313；而接触插塞411则是依序穿过形成在内层介电层410上的一层间介电层430，例如是一低介电常数介电层，以及一氢离子阻挡层420，并直接接触接触插塞401。
具体来说，接触插塞401可包含位于外围的一阻障层(barrier layer)403，例如是钛(Ti)/氮化钛(TiN)层，以及位于内部的一金属层405，例如钨(W)，但并不以此为限。在一实施例中，优选是以双重曝光技术(double patterning lithography)分别定义接触插塞401的沟槽图案(未绘示)，但不以此为限。需特别说明的是，本实施例是在形成接触插塞401后，接着形成全面遮蔽接触插塞401的氢离子阻挡层420，如图2所示。由此，可阻挡元件内的水气或氢离子发生向外扩散(out-diffusion)，避免其沿着金属内连线系统流动而对元件造成伤害或影响后续制作工艺。在一实施例中，氢离子阻挡层420可包含一高介电常数介电材质，例如是一金属氧化物，优选是稀土金属氧化物层，如氧化铪、硅酸铪氧化合物(HfSiO4)、硅酸铪氮氧化合物(HfSiON)、氧化铝(Al2O3)、氧化镧(La2O3)或锆酸铪(HfZrO)等，但并不以此为限。
另一方面，接触插塞411则可包含位于外围的阻障层413，例如是钛/氮化钛层，以及位于内部的一金属层415，例如钨，但并不以此为限。本实施例同样是在形成接触插塞411后，接着形成全面遮蔽接触插塞411的氢离子阻挡层440，如图2所示。由此，可阻挡元件内的水气或氢离子发生向外扩散，避免其对元件造成伤害或影响后续制作工艺。其中，氢离子阻挡层440的具体制作工艺以及详细材质大体上与前述氢离子阻挡层420相同，于此不再赘述。
而后，即形成接续接触插塞411的双镶嵌(dual damascene)结构421。在一实施例中，双镶嵌结构421是由形成在一层间介电层450(如一低介电常数介电层)内，例如是具有一前介质孔(via first)的双镶嵌结构，如第3图所示。其中，该双镶嵌结构421的形成方式例如包含先利用一图案化掩模层在层间介电层450内定义一介质孔(未绘示)，之后再在层间介电层450内定义一沟槽，再同时在该介质孔及该沟槽内形成双镶嵌结构421，其是由一插塞(未绘示)及一金属导线(未绘示)所共同组成。双镶嵌结构421可包含位于外围的一阻障层423，例如是钛/氮化钛层，以及位于内部的一金属层425，例如铜(Cu)，但并不以此为限。然而，在另一实施例中，也可以选择形成具有前沟槽(trench first)的双镶嵌结构(未绘示)，或者是利用其他本领域者熟知的双镶嵌制作工艺，如自对准(self-aligned)双镶嵌制作工艺等。
需注意的是，铜本身具有向周围的介电层扩散的特性，因此，为了避免双镶嵌结构421的铜扩散到周围的介电层，本实施例是在形成双镶嵌结构421后，先形成一盖层460，例如是包含氧化硅(silicon nitride,SiN)、氮氧化硅(silicon oxynitride,SiNO)、碳氮化硅(silicon carbonitride,SiCN)等，再接着形成氢离子阻挡层470。同样地，氢离子阻挡层470可包含一高介电常数介电材质，例如是一金属氧化物，优选包含氧化铪、硅酸铪氧化合物、硅酸铪氮氧化合物、氧化铝、氧化镧或锆酸铪等稀土金属氧化物。由此，可利用盖层460及氢离子阻挡层470分别阻挡铜扩散以及元件内的水气或氢离子。此外，本领域者应可理解，在其他实施例中，双镶嵌结构421的金属层也可选择包含其他金属，如钨，由此，即可省略盖层460，而仅在双镶嵌结构421上形成氢离子阻挡层470。
后续，即可如前述制作工艺，继续形成位于层间介电层510、480(例如是低介电常数介电层)内的双镶嵌结构341，其包含阻障层433，例如是钛/氮化钛层，以及金属层435，例如是铜，如图4所示。在一实施例中，双镶嵌结构341的形成方式例如是先以停止层490为阻挡层，在层间介电层510内定义一介质孔(未绘示)，之后再在层间介电层510内定义一沟槽(未绘示)，同时使该介质孔可贯穿停止层490及层间介电层480，最后再同时在该介质孔及该沟槽内形成双镶嵌结构431，其是由一插塞(未绘示)及一金属导线(未绘示)所共同组成，但不以此为限。
由前述制作工艺，即可于基底300第一区域100内依序形成接触插塞401、411及双镶嵌结构421、431、等，以组成一金属内连线系统。利用该金属内连线系统可电连接晶体管301，以接收或发送晶体管301输入(input)/输出(output)的各种信号。
前述制作工艺的特点在于形成各插塞结构或双镶嵌结构后，进一步在插塞结构或双镶嵌结构上覆盖一氢离子阻挡层，例如是包含氧化铪、硅酸铪氧化合物、硅酸铪氮氧化合物、氧化铝、氧化镧或锆酸铪等稀土金属氧化物，由此可阻挡元件内的水气或氢离子，避免其对元件造成伤害或影响后续制作工艺。另需特别说明的是，该插塞结构或双镶嵌结构若包含铜层，则还需在形成该氢离子阻挡层之前，先形成一盖层，例如是包含氧化硅、氮氧化硅、碳氮化硅等，以阻挡铜扩散至周围介电层，进而可提高元件的可靠度。
另一方面，在形成该金属内连线系统时，还可选择在第二区域形成一氧化半导体结构。举例来说，在形成接触插塞411或双镶嵌结构421、431时，可在第二区域200的层间介电层430或其他层间介电层内同时形成一导电层，其可包含与接触插塞411或双镶嵌结构421、431的金属层415、425、435相同的金属材质，例如是铜，以作为双栅极(dual gate)结构的一底置栅极(back gate electrode)340，如图4所示。
然后，在层间介电层510之上形成一绝缘层520，其可具有一单层或是多层结构，且其材料可以包含一般低绝缘常数材料，如氧化硅，或是高绝缘常数材料，例如是一金属氧化物，优选是稀土金属氧化物层，如氧化铪等，但不以此为限。接着，请参考图6至图10。为了方便绘示，后续图6至图10是以图5中的区域A放大所绘制。
形成一氧化半导体(oxide semiconductor,OS)材料层306以及一导电材料层310，依序堆叠在绝缘层520之上。氧化半导体材料层306可具有一单层结构，其可包含氧化铟镓锌(indium gallium zinc oxide,InGaZnO)、二氧化铟镓(InGaO2)、二氧化铟锌(InZnO2)、氧化镓铟(ZnInO)或氧化锌铟(GaZnO)等材质，特别是具有高载流子迁移率与低渗漏电流的CAAC-氧化铟镓锌(CAAC-InGaZnO)，而可作为底置栅极340的通道(channel)层。然而，本领域者应可轻易理解，本发明的氧化半导体材料层也可能选择包含其他的材质，或是包含多层结构，且各层中可具有相同或不同的材质，并不限于前述样态。
此外，在本发明的一实施例中，还可选择在氧化半导体材料层306上另形成一绝缘层308，如图6所示。值得注意的是，绝缘层308优选是同样由氧化半导体材质组成，例如是包含氧化铟镓锌、二氧化铟镓、二氧化铟锌、氧化镓铟或氧化锌铟等材质，更佳是包含不同于氧化半导体材料层306的材质的氧化半导体材质，并具有小于氧化半导体材料层306的厚度的一厚度，但不以此为限。由此，使绝缘层308可做为一保护层(barrier layer)。
接着，图案化氧化半导体材料层306以及导电材料层310，以形成一氧化半导体层316以及图案化导电层320，其中，氧化半导体材料层306以及导电材料层310的图案化制作工艺可以通过一次或一次以上的光刻暨蚀刻制作工艺(photo-etching-process,PEP)来进行，但不以此为限。此外，在形成有绝缘层308的实施例中，也可选择同时图案化氧化半导体材料层306、绝缘层308以及导电材料层310，并以绝缘层520为蚀刻停止层，使氧化半导体层316、图案化的绝缘层318及图案化导电层320的侧壁可彼此垂直切齐(vertical aligned)，如图7所示。需特别说明的是，氧化半导体层316优选是与下方的底置栅极340至少部分重叠。举例来说，本实施例是使氧化半导体层316与底置栅极340彼此对应设置，优选是使底置栅极340在垂直基底的投影方向上可位于氧化半导体层316的中央处，如图7所示。
然后，利用绝缘层318或氧化半导体层316蚀刻停止层，再次图案化导电层320，以将图案化导电层320分隔为两部分，优选是分隔为两个宽度相同的源极/漏极330，并且使一部分的氧化半导体层316或绝缘层318可自两源极/漏极330之间暴露出(图8为暴露出绝缘层318的实施例)。另一方面，如同前述，源极/漏极330的外侧壁331是同时与氧化半导体层316及图案化绝缘层318的侧壁垂直切齐。在一实施例中，该图案化制作工艺可通过一次或一次以上的光刻暨蚀刻制作工艺来完成，但不以此为限。
之后，形成全面覆盖基底300及源极/漏极330的一高介电常数介电层324例如是一金属氧化物，优选是稀土金属氧化物层，如氧化铪、硅酸铪氧化合物、硅酸铪氮氧化合物、氧化铝、氧化镧或锆酸铪等，但并不以此为限。接着，继续在基底300上共形地形成一介电材料层326以及一栅极材料层328。在一实施例中，介电材料层326优选是二氧化硅层，也可以是高绝缘常数材料层；栅极材料层328则可包含各种导电材料，例如是金属层，其包含铜、铝(Al)、钼(Mo)、钛(Ti)、钽(Ta)或前述金属的氮化物或氧化物等。
然而，在一实施例中，可选择在形成高介电常数介电层324后，先对高介电常数介电层324进行一氧处理制作工艺(未绘示)，例如是一回火步骤、一等离子体处理步骤或一化学溶液处理步骤，通过该氧处理步骤调整(tune)高介电常数介电层324，以避免产生氧空乏(oxygen vacancy)的情况。并且，在另一实施例中，还可选择在源极/漏极330与高介电常数介电层324之间，另形成一绝缘层322，如图9所示。值得注意的是，绝缘层322优选是同样由氧化半导体材质组成，例如是包含氧化铟镓锌、二氧化铟镓、二氧化铟锌、氧化镓铟或氧化锌铟等材质，更佳是包含不同于氧化半导体材料层306的材质的氧化半导体材质，并具有小于氧化半导体材料层306的厚度的一厚度，但不以此为限。由此，使绝缘层322直接接触源极/漏极330以及暴露出的氧化半导体层318，以作为一保护层，保护源极/漏极330经图案化后的侧壁，以及暴露出的氧化半导体层318。而在不具有氧化半导体层318的实施例中，绝缘层322则是直接接触源极/漏极330以及暴露出的氧化半导体层316。
而后，同时图案化栅极材料层328、介电材料层326以及高介电常数介电层324，以分别形成一顶置栅极338、一栅极介电层336以及图案化的高介电常数介电层334。其中，栅极介电层336及高介电常数介电层334的侧壁是与顶置栅极338的一侧壁彼此垂直切齐。此外，在形成有绝缘层322的实施例中，也可以选择一并图案化绝缘层322，或是以绝缘层322作为一蚀刻停止层，如图10所示。
由此，即可完成本发明第一实施例中提供的半导体元件。后续还可选择进行一插塞制作工艺等，进一步形成电连接源极/漏极330及/或顶置栅极338的插塞(未绘示)，但不以此为限。如图10所示，该半导体元件包含基底300、位于基底300第一区域100内的金属内连线系统，以及位于基底300第二区域200内的氧化半导体结构。其中，该金属内连线系统是由接触插塞401、411以及双镶嵌结构421、431所共同组成。该氧化半导体结构则包含位于绝缘层520下方的底置栅极340以及位于绝缘层520上方的顶置栅极338。
本领域者应可轻易了解，本发明的半导体元件也可能以其他方式形成，并不限于前述的制作步骤。因此，下文将进一步针对本发明半导体元件及其形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件系以相同的标号进行标示，以利于各实施例间互相对照。
请参照图11所示，所绘示者为本发明第二实施例中形成半导体元件的方法的步骤剖面示意图。本实施例的形成方法大体上和前述实施例图1至图10所示相同，先形成有基底300、至少一晶体管301、位于基底300第一区域100内的金属内连线系统以及位于基底300第二区域200内的氧化半导体结构。本实施例与前述实施例的主要差异在于，在形成如图5所示结构之后，还可选择进一步再形成介电层530，并接着在介电层530内形成一插塞结构，例如是一双镶嵌结构441，其包含阻障层443，例如是钛/氮化钛层，以及金属层445，例如是铜，如图11所示。具体来说，双镶嵌结构441例如同样是具有前沟槽的一双镶嵌结构，可由一插塞(未绘示)及一金属导线(未绘示)所共同组成，其具体形成方式大体上及详细材质大体上与前述第一实施例中双镶嵌结构421相同或已为本领者所熟知，而不再赘述。之后，则依序形成盖层540及氢离子阻挡层550，以分别阻挡铜扩散以及元件内的水气或氢离子。其中，盖层540及氢离子阻挡层550的具体形成方式及详细材质大体上都与前述盖层460及氢离子阻挡层470相同或已为本领者所熟知，而不再赘述。
由此，即可完成本发明第二实施例中提供的半导体元件。也就是说，本实施例是在基底的两区域内分别形成金属内连线系统及氧化半导体结构后，还可进一步在该金属内连线系统及该氧化半导体结构之上形成其他的插塞结构，并于该插塞结构上形成另一氢离子阻挡层。意即，该氢离子阻挡层也可形成在位于该氧化半导体结构上方的插塞结构上，由此可更有效地阻挡元件内的水气或氢离子，避免其对该氧化半导体结构造成伤害。
综上所述，本发明是提供了一种半导体元件，而其特点在于形成每一层插塞结构及双镶嵌结构后，均进一步在该插塞结构及双镶嵌结构上覆盖一氢离子阻挡层，例如是包含氧化铪、硅酸铪氧化合物、硅酸铪氮氧化合物、氧化铝、氧化镧或锆酸铪等稀土金属氧化物。换句话说，本发明是在金属氧化物半导体(MOS)与氧化半导体(oxide semiconductor,OS)结构之间的金属内连线系统，或者位于是氧化半导体结构之上的金属内连线系统内设置多层的金属氧化物氢阻挡层(包含金属氧化物)，由此可阻挡在其他半导体制作工艺中产生的水气或氢离子，避免该些向外扩散水气或氢离子沿着金属内连线系统流动而对该氧化物半导体结构或氧化半导体元件等造成伤害，甚至影响后续制作工艺。此外，该插塞结构及双镶嵌结构若包含铜层，则还需在形成该氢离子阻挡层之前，先形成一盖层，例如是包含氧化硅、氮氧化硅、碳氮化硅等，以阻挡铜扩散至周围介电层，进一步提高元件的可靠度。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (17)

1.一种半导体元件，其特征在于包含：
基底，具有第一区域及第二区域；
金属内连线系统，设置在该基底的第一区域内，其中，该金属内连线系统包含：
插塞，设置在该基底上的一介电层内；以及
氢离子阻挡层，设置在该插塞结构上；以及
氧化半导体结构，设置在该基底的第二区域内，且位于该氢离子阻挡层之上，其中该氧化半导体结构包含：
氧化半导体层，设置在一第一绝缘层上；
二源极/漏极，设置在该氧化半导体层上；
第二绝缘层，设置在该氧化半导体层上并完全覆盖该氧化半导体层，其中该第二绝缘层包含与该氧化半导体层不同的一半导体氧化材质，并且该第二绝缘层具有小于该氧化半导体层的厚度的一厚度；
以及第一栅极，设置在该源极/漏极之间且位于该氧化半导体层上，其中该第一栅极与该氧化半导体层至少部分重叠。
2.依据权利要求1所述的半导体元件，其特征在于该氢离子阻挡层包含一高介电常数材质。
3.依据权利要求1所述的半导体元件，其特征在于氢离子阻挡层包含金属氧化物。
4.依据权利要求1所述的半导体元件，其特征在于该氢离子阻挡层包含氧化铪硅酸铪氧化合物、硅酸铪氮氧化合物、氧化铝、氧化镧或锆酸铪。
5.依据权利要求1所述的半导体元件，其特征在于该插塞包含钨或铜。
6.依据权利要求5所述的半导体元件，其特征在于还包含：
盖层，设置在该氢离子阻挡层及该插塞之间。
7.依据权利要求6所述的半导体元件，其特征在于该盖层包含氮化硅、碳氮化硅或氮氧化硅。
8.依据权利要求1所述的半导体元件，其特征在于该氧化半导体结构还包含第二栅极，该第二栅极设置于该氧化半导体层之下且至少部分重叠该氧化半导体层。
9.依据权利要求1所述的半导体元件，其特征在于还包含：
另一氢离子阻挡层，设置在该氧化半导体结构之上，该另一氢离子阻挡层包含氧化铪硅酸铪氧化合物、硅酸铪氮氧化合物、氧化铝、氧化镧或锆酸铪。
10.依据权利要求1所述的半导体元件，其特征在于该氧化半导体层包含单层结构或多层结构。
11.依据权利要求1所述的半导体元件，其特征在于还包含：
高介电常数介电层，位于该第一栅极与该源极/漏极之间。
12.一种形成半导体元件的方法，其特征在于包含以下步骤：
提供一基底，该基底包含第一区域及第二区域；
在该基底的第一区域内形成一金属内连线系统，其中该金属内连线系统包含：
插塞，设置在该基底上的一介电层内；以及
氢离子阻挡层，设置在该插塞上；以及
在该基底的第二区域内形成一氧化半导体结构，该氧化半导体结构是位于该氢离子阻挡层上且包含：
氧化半导体层，设置在一第一绝缘层上；
源极/漏极，设置在该氧化半导体层上；
第二绝缘层，设置在该氧化半导体层上并完全覆盖该氧化半导体层，其中该第二绝缘层包含与该氧化半导体层不同的一半导体氧化材质，并且该第二绝缘层具有小于该氧化半导体层的厚度的一厚度；
以及
第一栅极，设置在该源极/漏极之间且位于该氧化半导体层上，其中该第一栅极与该氧化半导体层至少部分重叠。
13.依据权利要求12所述的形成半导体元件的方法，其特征在于还包含：
形成一盖层，该盖层是位于该氢离子阻挡层与该插塞之间，其中该盖层包含氮化硅、碳氮化硅或氮氧化硅。
14.依据权利要求12所述的形成半导体元件的方法，其特征在于该氧化半导体结构的形成步骤包含：
形成一第二绝缘层，该第二绝缘层是位于该氧化半导体层与该源极/漏极之间，且该第二绝缘层包含与该氧化半导体层不同的一半导体氧化材质。
15.依据权利要求12所述的形成半导体元件的方法，其特征在于该氧化半导体结构的形成步骤包含：
形成一第二栅极，该第二栅极是形成于该氧化半导体层之下且至少部分重叠该氧化半导体层。
16.依据权利要求12所述的形成半导体元件的方法，其特征在于该氧化半导体结构的形成步骤包含：
形成一高介电常数介电层，该高介电常数介电层覆盖该源极/漏极，且位于该第一栅极与该源极/漏极之间。
17.依据权利要求16所述的形成半导体元件的方法，其特征在于该氧化半导体结构的形成步骤包含：
形成一第三绝缘层，该第三绝缘层覆盖该源极/漏极，且位于该高介电常数介电层与该源极/漏极之间。
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