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TWI790945B - 電子封裝件及其製法 - Google Patents

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TWI790945B
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李孟傑
蔡芳霖
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矽品精密工業股份有限公司
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Abstract

一種電子封裝件，係提供包含複數陣列排設之電子結構之整版面晶圓體，以將電子元件疊設於各該電子結構上，其中，該電子結構上形成有複數導電柱，且於各該電子結構之間形成凹槽，接著形成包覆層於該整版面晶圓體上，並於形成線路結構於該包覆層上後，沿該凹槽進行切單製程，使該電子結構無需形成銲錫凸塊，故可降低該電子封裝件之整體高度，且可有效的縮短電流傳輸路徑，以提升電性表現。

Description

電子封裝件及其製法
本發明係有關一種半導體裝置，尤指一種電子封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用於晶片封裝領域之技術，包含有例如晶片尺寸構裝(Chip Scale Package，簡稱CSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)或多晶片模組封裝(Multi-Chip Module，簡稱MCM)等覆晶型態的封裝模組，或將晶片立體堆疊化整合為三維積體電路(3D IC)堆疊技術等。
圖1係為習知三維積體電路堆疊之封裝結構1之剖面示意圖。如圖1所示，該封裝結構1將一矽中介板(Through Silicon interposer，簡稱TSI)1a藉由銲錫凸塊16設於封裝基板19上，且以底膠191包覆該些銲錫凸塊16。該矽中介板1a具有一矽板體10及複數形成於其中之導電矽穿孔(Through-silicon via，簡稱TSV)101，且該矽板體10之表面上形成有一電性連接該導電矽穿孔101之線路重佈結構(Redistribution layer，簡稱RDL)，其中，該線路重佈結構係包含一介電層11及一形成於該介電層11上之線路層12，且該線路層12電性連接該導電矽穿孔101，並形成一絕緣保護層13於該介電層11與該線路層12上，且該絕緣保護層13 外露部分該線路層12，以結合複數銲錫凸塊14，供設置半導體晶片17，再以底膠171包覆該些銲錫凸塊14。之後，形成封裝材18於該封裝基板19上，以令該封裝材18包覆該半導體晶片17與該矽中介板1a。
再者，可形成另一絕緣保護層15於該矽板體10上，且該絕緣保護層15外露該些導電矽穿孔101之端面，以於該些導電矽穿孔101之端面上結合並電性連接複數銲錫凸塊16，其中，可選擇性於該導電矽穿孔101之端面上形成供接置該銲錫凸塊16之凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)160。
於後續應用中，該封裝結構1可形成複數銲球192於該封裝基板19之下側，以接置於一電路板1b上。
惟，習知封裝結構1於製作該矽中介板1a時，需先將矽板體10置放於一玻璃載板上，再進行該導電矽穿孔101與RDL之製作，待製作該導電矽穿孔101與RDL後，需再移除該玻璃載板，造成材料成本增加與製程之困擾。
因此，如何克服上述習知技術之問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：電子結構，係具有複數接點，且該複數接點未凸出該電子結構之表面；電子元件，係疊設於該電子結構上；複數導電柱，係設於該電子結構上，以電性連接該電子結構之複數接點；包覆層，係形成於該電子結構上，以包覆該電子元件與該複數導電柱；以及線路結構，係設於該包覆層上，以電性連接該複數導電柱。
本發明復提供一種電子封裝件之製法，係包括：提供一整版面晶圓體，其包含複數陣列排設之電子結構，且各該電子結構係具有複數接點；將一電子元件設於各該電子結構上，且各該電子結構上形成有複數電性連接該複數接點之複數導電柱；於各該電子結構之間形成凹槽，且該凹槽並未貫穿該電子結構；形成包覆層於該整版面晶圓體上，以令該包覆層包覆該電子元件與該複數導電柱；形成線路結構於該包覆層上，以令該線路結構電性連接該複數導電柱；以及沿該凹槽進行切單製程。
前述之電子封裝件及其製法中，該電子元件係接觸該電子結構之表面。
前述之電子封裝件及其製法中，該電子元件係藉由結合層黏固於該電子結構上。
前述之電子封裝件及其製法中，該電子元件係電性連接該線路結構。
前述之電子封裝件及其製法中，該電子元件係具有複數電極墊，以令該電子元件以該複數電極墊對應接合於該電子結構之複數接點上並電性連接該複數接點。
前述之電子封裝件及其製法中，該電子結構係配置有佈線結構，以供接置及電性連接該複數導電柱。進一步，該佈線結構上復接置及電性連接該電子元件。
前述之電子封裝件及其製法中，該電子結構之邊緣係形成有階梯部。
前述之電子封裝件及其製法中，該複數導電柱之端面係齊平該包覆層之表面。
前述之電子封裝件及其製法中，復包括形成複數導電元件於該線路結構上，且令該複數導電元件電性連接該線路結構。
由上可知，本發明之電子封裝件及其製法中，主要藉由該整版面晶圓體取代傳統無線路之玻璃載板，故相較於習知技術，本發明之製法係免用玻璃載板而可節省材料成本。
再者，該電子結構無需形成銲錫凸塊，故可降低該電子封裝件之整體高度，且可有效的縮短電流傳輸路徑，以提升電性表現。
又，該包覆層係於五個面向封裝該電子結構與該電子元件，使該電子結構之五個面與該電子元件之五個面受到保護，以避免該電子結構與該電子元件於製程中崩壞。
1:封裝結構
1a:矽中介板
1b:電路板
10:矽板體
101:導電矽穿孔
11,260:介電層
12,241,441:線路層
13,15:絕緣保護層
14,16:銲錫凸塊
160:凸塊底下金屬層
17:半導體晶片
171,191:底膠
18:封裝材
19:封裝基板
192:銲球
2:電子封裝件
2a:整版面晶圓體
21:電子元件
21a:作用面
21b:非作用面
210,310:電極墊
211:保護膜
212:導電體
23:導電柱
23a:端面
24,44:佈線結構
240:絕緣層
25:包覆層
25a:第一表面
25b:第二表面
26:線路結構
261:線路重佈層
27:導電元件
29,49:電子結構
290,291,391,490,491:接點
32:結合層
411:導電凸塊
412:金屬柱
42:底膠
49a:晶片本體
S:凹槽
R:階梯部
t:厚度
L:切割路徑
圖1係為習知封裝結構之剖視示意圖。
圖2A至圖2D係為本發明之電子封裝件之製法之剖視示意圖。
圖2E係為對應圖2D之另一實施例之剖視示意圖。
圖3A及圖3B係為圖2A之其它配置方式之剖視示意圖。
圖4A及圖4B係為本發明之電子封裝件之電子結構之其它態樣之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2D係為本發明之電子封裝件2之製法的剖面示意圖。
如圖2A所示，提供一整版面晶圓體2a，其包含複數陣列排設之電子結構29，再將至少一電子元件21設於各該電子結構29上，且各該電子結構29上形成有複數導電柱23。接著，於各該電子結構29之間形成凹槽S，且該凹槽S係位於後續切單製程所需之切割路徑L(如圖2C所示)上，亦即，該凹槽S係採預切方式，並未貫穿該整版面晶圓體2a(電子結構29)。
於本實施例中，該電子結構29係為主動元件，如系統單晶片(System-On-Chip，簡稱SOC)型之半導體晶片，其具有複數非凸塊式接點290,291，且該複數接點290,291未凸出該電子結構29之表面。例如，其中一部分接點290係具有電性功能以電性連接該導電柱23，而另一部分接點291係對應該電子元件21之位置，以依需求具有電性功能或作為虛墊(dummy pad)。
再者，該電子元件21係為主動元件、被動元件或其二者組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。於本實施例中，該電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，該電子元件21係以其非作用面21b以直接接觸該電子結構29之方式置放於該電子結構29上，使該作用面21a呈面上(face up)型態，此時，該電子結構29之接點291係作為虛墊，供該非作用面21b散熱，而該作用面21a係具有複數電極墊210與一如鈍化材之保護膜211，其中，該複數電極墊210上係結合並電性連接複數導電體212，如導電線路、銲球之圓球狀、或如銅柱、銲錫凸塊等金屬材之柱狀、或銲線機製作之釘狀(stud)導電件，但不限於此，以令該導電體212位於該保護膜211中。應可理解地，於另一實施例中，如圖3A所示，該電子元件21之非作用面21b亦可藉由一結合層32黏固於該電子結構29上。
或者，如圖3B所示，該電子結構29之接點391具有電性功能，且該電子元件21之作用面21a採用面下(face down)型態，使該電子元件21以面對面(face-to-face)的混合式接合(Hybrid bond)方式將該電子元件21之複數電極墊310對應接合於該電子結構29之接點391上並電性連接該接點391。
應可理解地，有關該電子元件21相對該電子結構29之配置方式繁多，並不限於上述。
於其它實施例中，如圖4A所示，該電子結構49係包含有一晶片本體49a以及一配置於該晶片本體49a上之佈線結構24，該佈線結構24包括至少一絕緣層240、及設於該絕緣層240上之RDL形式之線路層241，且最外層之線路層241配置有複數接點490,491，供設置該電子元件21及該導電柱23，其中，該電子元件21藉由其上之複數如銅柱之金屬柱412並透過如銲錫材料之導電凸塊411以覆 晶方式設於該電子結構49上並電性連接該接點491，且以底膠42包覆該金屬柱412與導電凸塊411。
或者，如圖4B所示，該電子結構49之晶片本體49a之局部表面上配置該佈線結構44，且該佈線結構44最外層之線路層441配置有用以設置該複數導電柱23之複數接點490。此時，該電子元件21可依需求以其非作用面21b以直接接觸之方式(或黏固之方式)設於該晶片本體49a上，或如圖4B所示，將該電子元件21之複數電極墊310對應接合於該電子結構49之晶片本體49a的接點391上，並電性連接該接點391。
又，形成該線路層241,441之材質係為銅，且形成該絕緣層240之材質係為如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)或其它等之介電材。
另外，形成該複數導電柱23之材質係為如銅之金屬材或銲錫材，且該複數導電柱23係設於該些具有電性功能之接點290,490上以電性連接該接點290,490。
如圖2B所示，接續圖2A或圖3A之製程，形成一包覆層25於該電子結構29上及該凹槽S中，以令該包覆層25包覆該電子元件21與該些導電柱23，其中，該包覆層25係具有相對之第一表面25a與第二表面25b，並使該包覆層25以其第二表面25b結合至該電子結構29上。接著，藉由整平製程，使該包覆層25之第一表面25a齊平該保護膜211之上表面、該導電體212之端面與該導電柱23之端面23a，以令該保護膜211、該導電體212與該導電柱23外露於該包覆層25之第一表面25a。
於本實施例中，該包覆層25係為絕緣材，如環氧樹脂之封裝膠體，其可用壓合(lamination)或模壓(molding)之方式形成於該電子結構29上。
再者，該整平製程係藉由研磨方式，移除該導電柱23之部分材質、該保護膜211之部分材質(甚至該導電體212之部分材質)與該包覆層25之部分材質。
如圖2C所示，形成一線路結構26於該包覆層25之第一表面25a上，且令該線路結構26電性連接該些導電柱23。
於本實施例中，該線路結構26係包括複數介電層260、及設於該複數介電層260上之複數線路重佈層(RDL)261，且最外層之介電層260可作為防銲層，以令最外層之線路重佈層261部分外露出該防銲層。或者，該線路結構26亦可僅包括單一介電層260及單一線路重佈層261。
再者，形成該線路重佈層261之材質係為銅，且形成該介電層260之材質係為如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)或其它等之介電材。
又，該線路結構26之線路重佈層261係直接電性連接該電子元件21之導電體212。應可理解地，若於圖2B之製程中，接續圖3B、圖4A或圖4B所示之配置方式，則該線路結構26之線路重佈層261不會直接電性連接該電子元件21。
另外，可於最外層之線路重佈層261上形成複數如銲球之導電元件27，以令該複數導電元件27電性連接該複數導電柱23及/或該導電體212。
如圖2D所示，將切割工具(圖未示)對準各該凹槽S，沿如圖2C所示之切割路徑L進行切單製程，以獲取該電子封裝件2。
於本實施例中，該電子結構29之邊緣係對應其凹槽S處形成階梯部R。
因此，本發明之製法藉由該整版面晶圓體2a之設計，即晶圓級形式(Wafer form)的電子結構29,49作為載板(carrier)，以取代傳統無線路之玻璃載板，故相較於習知技術，本發明之製法係免用玻璃載板而可節省材料成本。
再者，該電子結構29,49無需設置習知之銲錫凸塊，故可降低該電子封裝件2之整體高度，且可有效的縮短電流傳輸路徑，以提升電性表現。
又，該包覆層25係於五個面向封裝該電子結構29,49與該電子元件21，使該電子結構29,49之五個面與該電子元件21之五個面受到保護，以避免該電子結構29,49與該電子元件21於製程中崩壞。進一步，可於後續製程中，研磨該電子結構29,49之外露面(如圖2D之底面)，使該電子結構29(或晶片本體49a)之厚度t可小於50微米(um)，如圖2E所示，且於研磨過程中，因該電子結構29之各側面均具有該包覆層25之保護，故即使將該電子結構29,49研磨至極薄之情況下仍不會發生崩裂，因而有利於該電子封裝件2之整體薄化需求。
本發明復提供一種電子封裝件2，係包括：一電子結構29,49、一電子元件21、複數導電柱23、一包覆層25以及線路結構26。
所述之電子結構29,49係具有複數接點290,291,391,490,491，且該複數接點290,291,391,490,491未凸出該電子結構29,49之表面。
所述之電子元件21係疊設於該電子結構29,49上。
所述之複數導電柱23係設於該電子結構29,49上，以電性連接該電子結構29,49之複數接點290,490。
所述之包覆層25係形成於該電子結構29,49上，以包覆該電子元件21與該複數導電柱23。
所述之線路結構26係設於該包覆層25上，以電性連接該複數導電柱23。
於一實施例中，該電子元件21係接觸該電子結構29之表面。
於一實施例中，該電子元件21係藉由結合層32黏固於該電子結構29上。
於一實施例中，該電子元件21係電性連接該線路結構26。
於一實施例中，該電子元件21係具有複數電極墊310，以令該電子元件21以混合式接合方式將該複數電極墊310對應接合於該電子結構29之接點391上並電性連接該接點391。
於一實施例中，該電子結構49係配置有佈線結構24,44，以接置及電性連接該導電柱23。例如，該佈線結構24上復接置及電性連接該電子元件21。
於一實施例中，該電子結構29之邊緣係形成有階梯部R。
於一實施例中，該導電柱23之端面23a係齊平該包覆層25之第一表面25a。
於一實施例中，所述之電子封裝件2復包括形成於該線路結構26上之複數導電元件27，且令該複數導電元件27電性連接該線路結構26。
綜上所述，本發明之電子封裝件及其製法，係藉由該整版面晶圓體取代傳統無線路之玻璃載板，故本發明之製法能有效節省材料成本。
再者，該電子結構無需形成銲錫凸塊，因而能降低該電子封裝件之整體高度，且能有效的縮短電流傳輸路徑，以提升電性表現。
又，該包覆層係於五個面向進行封裝該電子結構與該電子元件，使該電子結構之五個面與該電子元件之五個面受到保護，以避免該電子結構與該電子元件於製程中崩壞。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電子封裝件
21:電子元件
23:導電柱
25:包覆層
26:線路結構
27:導電元件
29:電子結構
290,291:接點
R:階梯部

Claims (14)

  1. 一種電子封裝件，係包括：電子結構，係具有複數接點，且該複數接點未凸出該電子結構之表面；電子元件，係直接接觸該電子結構之表面而設於該電子結構上；複數導電柱，係設於該電子結構上，以電性連接該電子結構之複數接點；包覆層，係形成於該電子結構上，以包覆該電子元件與複數導電柱；以及線路結構，係設於該包覆層上，以電性連接該複數導電柱。
  2. 如請求項1所述之電子封裝件，其中，該電子元件係電性連接該線路結構。
  3. 如請求項1所述之電子封裝件，其中，該電子元件係具有複數電極墊，且令該電子元件以該複數電極墊對應接合並電性連接於該電子結構之複數接點。
  4. 如請求項1所述之電子封裝件，其中，該電子結構係配置有佈線結構，以供接置及電性連接該複數導電柱。
  5. 如請求項1所述之電子封裝件，其中，該電子結構之邊緣係形成有階梯部。
  6. 如請求項1所述之電子封裝件，其中，該複數導電柱之端面係齊平該包覆層之表面。
  7. 如請求項1所述之電子封裝件，復包括形成於該線路結構上之複數導電元件，且令該複數導電元件電性連接該線路結構。
  8. 一種電子封裝件之製法，係包括： 提供一整版面晶圓體，其包含複數陣列排設之電子結構，且各該電子結構係具有複數接點；將一電子元件直接接觸各該電子結構之表面而設於各該電子結構上，並於各該電子結構上形成電性連接該複數接點之複數導電柱；於各該電子結構之間形成凹槽，其中，各該凹槽未貫穿各該電子結構；形成包覆層於該整版面晶圓體上，以令該包覆層包覆該電子元件與該複數導電柱；形成線路結構於該包覆層上，以令該線路結構電性連接該複數導電柱；以及沿該凹槽進行切單製程。
  9. 如請求項8所述之電子封裝件之製法，其中，該電子元件係電性連接該線路結構。
  10. 如請求項8所述之電子封裝件之製法，其中，該電子元件係具有複數電極墊，且令該電子元件以該複數電極墊對應接合並電性連接於該電子結構之複數接點上。
  11. 如請求項8所述之電子封裝件之製法，其中，該電子結構係配置有佈線結構，以供接置及電性連接該複數導電柱。
  12. 如請求項8所述之電子封裝件之製法，其中，該電子結構之邊緣係形成有階梯部。
  13. 如請求項8所述之電子封裝件之製法，其中，該複數導電柱之端面係齊平該包覆層之表面。
  14. 如請求項8所述之電子封裝件之製法，復包括形成複數導電元件於該線路結構上，且令該複數導電元件電性連接該線路結構。
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