Nothing Special   »   [go: up one dir, main page]

TWI730917B - 電子封裝件及其製法 - Google Patents

電子封裝件及其製法 Download PDF

Info

Publication number
TWI730917B
TWI730917B TW109137260A TW109137260A TWI730917B TW I730917 B TWI730917 B TW I730917B TW 109137260 A TW109137260 A TW 109137260A TW 109137260 A TW109137260 A TW 109137260A TW I730917 B TWI730917 B TW I730917B
Authority
TW
Taiwan
Prior art keywords
electronic
electronic component
package
circuit
layer
Prior art date
Application number
TW109137260A
Other languages
English (en)
Other versions
TW202218095A (zh
Inventor
何祈慶
馬伯豪
鄭子企
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW109137260A priority Critical patent/TWI730917B/zh
Priority to CN202011230799.5A priority patent/CN114497012A/zh
Priority to US17/122,289 priority patent/US11315881B1/en
Application granted granted Critical
Publication of TWI730917B publication Critical patent/TWI730917B/zh
Publication of TW202218095A publication Critical patent/TW202218095A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一種電子封裝件，係於一具有線路層之線路結構之其中一表面上配置至少一第一電子元件，而於另一表面上配置複數第二電子元件，以令該第一電子元件藉由該線路層電性橋接該複數第二電子元件之其中兩者，俾藉由該第一電子元件取代該線路結構之部分線路層，使該線路結構之線路層得以維持較大佈線規格並減少製作層數，藉以提升製程良率。

Description

電子封裝件及其製法
本發明係有關一種半導體裝置，尤指一種具電性橋接結構之電子封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢發展，且依據高頻高速運算的需求，電子產業亦逐步往多晶片同質整合/異質整合之趨勢發展。目前應用於晶片封裝領域之技術，包含有例如晶片尺寸構裝(Chip Scale Package，簡稱CSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)或多晶片模組封裝(Multi-Chip Module，簡稱MCM)等覆晶型態的封裝模組，或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊或PoP(Package on Package)封裝堆疊技術等，尤以PoP結構最為廣泛採用。
圖1係為習知PoP堆疊形式封裝結構1之剖面示意圖。如圖1所示，習知封裝結構1係包括：一佈線結構16、一設於該佈線結構16上側之第一功能晶片13、複數設於該佈線結構16上側之導電柱14、一包覆該第一功能晶片13與該些導電柱14之包覆層15、一設於該包覆層15上且具有複數層線路層101之線路結構 10、複數設於該線路結構10上之第二功能晶片12、一包覆該些第二功能晶片12之封裝層15’、以及複數設於該佈線結構16下側之銲球17。
於後續應用中，該封裝結構1可藉由複數銲球17接置於一電路板1’上。
惟，習知封裝結構1中，隨著功能晶片之整合數量漸增，各功能晶片之接點(I/O)之數量會漸增，使各接點之間的間距(pitch)漸小，故用以電性連接該些功能晶片之線路結構10之佈線製程之困難度，致使製作成本大幅上升。例如，若該線路結構10於接置該第二功能晶片12之接點處所採用之佈線規格之線寬/線距(L/S)為10/10微米，雖該線路結構10之佈線規格之L/S較大，但該線路結構10需製作較多層(如超過三層之五層)的線路層101，致使該線路結構10因其線路層101之層數較多而導致良率不佳。
另一方面，若該線路結構10之佈線規格之線寬/線距(L/S)為2/2微米，則該線路結構10雖可製作較少層數(如少於三層之兩層)之線路層101，但該線路結構10因其佈線規格較小而增加製作該線路層101之難度，導致該線路結構10之良率也無法符合需求。
因此，如何克服上述習知技術之種種問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：線路結構，係具有相對之第一表面與第二表面以及線路層；至少一第一電子元件，係設於該線路結構之第一表面上並電性連接該線路層；複數第二電子 元件，係設於該線路結構之第二表面上並電性連接該線路層，以令該第一電子元件藉由該線路層電性橋接該複數第二電子元件之其中兩者，其中，該第一電子元件相對該第一表面之垂直投影面積係小於其所電性橋接之各該第二電子元件相對該第一表面之垂直投影面積；以及封裝材，係包覆該第一電子元件及/或第二電子元件。
本發明復提供一種電子封裝件之製法，係包括：提供一具有相對之第一表面與第二表面以及線路層之線路結構；將至少一第一電子元件設於該線路結構之第一表面上，且將複數第二電子元件設於該線路結構之第二表面上，以令該第一電子元件藉由該線路層電性橋接該複數第二電子元件之其中兩者，其中，該第一電子元件相對該第一表面之垂直投影面積係小於其所電性橋接之各該第二電子元件相對該第一表面之垂直投影面積；以及以封裝材包覆該第一電子元件及/或第二電子元件。
前述之電子封裝件及其製法中，該第一電子元件相對該第一表面之垂直投影面積係為該第一電子元件所電性橋接之該第二電子元件相對該第一表面之垂直投影面積的0.01至0.5倍。
前述之電子封裝件及其製法中，該第一電子元件係遮蓋其所電性橋接之該第二電子元件之部分區域。例如，該第二電子元件係定義該部分區域為其電極墊之分佈密集區域。
前述之電子封裝件及其製法中，該第一電子元件係為橋接晶片。
前述之電子封裝件及其製法中，復包括配置於該封裝材上且電性連接該線路結構之封裝結構，其包含有佈線結構以及至少一結合該佈線結構之功能電子元件。例如，該線路結構係藉由導電結構電性連接該佈線結構。
由上可知，本發明之電子封裝件及其製法中，主要藉由該第一電子元件取代該線路結構之部分線路層，使該第一電子元件電性橋接該第二電 子元件，以降低習知用以接置功能晶片之線路結構之佈線製程之困難度，故相較於習知技術，本發明可改善良率及降低成本。
再者，藉由該第一電子元件取代該線路結構之部分線路層，不僅使該線路結構之線路層得以維持較大L/S規格，且使該線路結構之製作線路層之層數也可大幅減少，故相較於習知技術，本發明之製法能提升該線路結構的製程良率，使該電子封裝件之整體封裝結構的製程成本下降。
又，藉由該第一電子元件的尺寸為可調式之設計，以平衡該電子封裝件之應力分佈，故相較於習知技術，本發明之製法藉由調整該第一電子元件的尺寸可有效避免翹曲之問題，以提升該電子封裝件之可靠度。
1:封裝結構
1’:電路板
10,20:線路結構
101,201,261,291:線路層
12:第二功能晶片
13:第一功能晶片
14:導電柱
15,25:包覆層
15’:封裝層
16,26,29:佈線結構
17:銲球
2,3,4,5,6,6’:電子封裝件
2’,3’,4’,5’,6c,6c’:電子封裝體
2a,3a,4a,5a,6a:第一封裝結構
2b,3b,4b,5b,6b:第二封裝結構
2c,3c,4c,5c:第三封裝結構
20a:第一表面
20b:第二表面
200,260,262,290:介電層
21:第一電子元件
21a,22a,23a:作用面
21b,21b,23b:非作用面
210:電極墊
211:絕緣層
212:導電體
213:膠材
22,22’:第二電子元件
220,220’:電極墊
221:導電凸塊
23:功能電子元件
230:電極墊
231:絕緣層
232:導電體
233:膠材
24,24’:導電結構
25a,25b:封裝材
26a:第一側
26b:第二側
27,27’:導電元件
28:輔助電子元件
330:導電凸塊
421:絕緣層
422:導電體
423:膠材
410:導電凸塊
610:導電矽穿孔結構
68:強化件
8:支撐結構
80:保護膜
9:承載板
90:離型層
91:結合層
A,A’,A”:垂直投影面積
P:分佈密集區域
S:切割路徑
圖1係為習知封裝結構之剖視示意圖。
圖2A至圖2G係為本發明之電子封裝件之製法之第一實施例之剖視示意圖。
圖2F’係為對應圖2F之局部上視示意圖。
圖2F-1至圖2F-3係為對應圖2F’之不同態樣之上視示意圖。
圖3A至圖3D係為本發明之電子封裝件之製法之第二實施例之剖視示意圖。
圖4A至圖4D係為本發明之電子封裝件之製法之第三實施例之剖視示意圖。
圖5A至圖5D係為本發明之電子封裝件之製法之第四實施例之剖視示意圖。
圖6A及圖6B係為本發明之電子封裝件之製法之第五實施例之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2G係為本發明之電子封裝件2之製法之第一實施例的剖面示意圖。
如圖2A所示，於一承載板9上係結合一佈線結構26，該佈線結構26係具有相對之第一側26a與第二側26b，且該佈線結構26以其第二側26b結合至該承載板9上。接著，於該佈線結構26之第一側26a上形成複數電性連接該佈線結構26之導電結構24，且設置功能電子元件23於該佈線結構26之第一側26a上，其中，該功能電子元件23上係結合並電性連接複數導電體232。
所述之承載板9係例如為半導體材質之圓形板體，其上以塗佈方式依序形成有一離型層90與一結合層91，以供該佈線結構26設於該結合層91上。
所述之佈線結構26係具有至少一介電層260與設於該介電層260上之線路層261，如重佈線路層(redistribution layer，簡稱RDL)形式。
於本實施例中，形成該線路層261之材質係如銅材，且形成該介電層260之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材。
所述之功能電子元件23係為主動元件、被動元件或其二者組合，其中，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。
於本實施例中，該功能電子元件23係為半導體晶片，其具有訊號指令之功能(即所謂之功能晶片)，如單晶片系統(System on a Chip，簡稱SoC)型晶片。例如，該功能電子元件23係具有相對之作用面23a與非作用面23b，該功能電子元件23係以其非作用面23b藉由膠材233黏固於該佈線結構26之第一側26a上，而該作用面23a具有複數電極墊230，以令該導電體232形成於該電極墊230上，且於該作用面23a上形成有一絕緣層231，以令該絕緣層231覆蓋該些電極墊230與該些導電體232。或者，亦可令該導電體232外露於該絕緣層231。
再者，該導電體232係為如銲球之圓球狀、或如銅柱、銲錫凸塊等金屬材之柱狀、或銲線機製作之釘狀(stud)，但不限於此。
又，該功能電子元件23之設置方式亦可採用覆晶方式。例如，該作用面23a朝向該佈線結構26，以令該電極墊230電性連接該佈線結構26之線路層261。
所述之導電結構24係設於該線路層261上並電性連接該線路層261。於本實施例中，該導電結構24係為柱狀，其材質係為如銅之金屬材或銲錫材。
如圖2B所示，形成一包覆層25於該佈線結構26之第一側26a上，以令該包覆層25包覆該功能電子元件23、該絕緣層231(或該些導電體232)與該些導電結構24，再藉由整平製程，令該包覆層25之上表面齊平該絕緣層231之上表面、該導電結構24之端面與該導電體232之端面，使該絕緣層231之上表面、該導電結構24之端面與該導電體232之端面外露出該包覆層25。
於本實施例中，形成該包覆層25之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)等絕緣材，但並不限於上述。
再者，可用壓合(lamination)或模壓(molding)之方式將該包覆層25形成於該佈線結構26之第一側26a上。
又，該整平製程係藉由研磨方式，移除該導電結構24之部分材質、該絕緣層231之部分材質(依需求，可同時移除該導電體232之部分材質)、與該包覆層25之部分材質。
應可理解地，若該導電體232已外露於該絕緣層231，則移除該絕緣層231之部分材質，即可令該些導電體232外露於該包覆層25(依需求，亦可同時移除該絕緣層231之部分材質與該導電體232之部分材質，而令該些導電體232外露出該包覆層25)。
如圖2C所示，形成一佈線結構29於該包覆層25上，且令該佈線結構29電性連接該些導電結構24與該導電體232，使該功能電子元件23藉由該導電體232電性連接及接地該佈線結構29。
於本實施例中，該佈線結構29係包括複數介電層290、及設於該介電層290上之複數線路層291(如RDL)，且最外層之介電層290可作為防銲層，以令最外層之線路層291外露於該防銲層。或者，該佈線結構29亦可僅包括單一介電層290及單一線路層291。
再者，形成該線路層291之材質係為銅，且形成該介電層290之材質係為如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)之介電材。
又，形成複數如銲球之導電元件27於最外層之線路層291上，俾供後續接置如電路板之電子裝置(圖略)。例如，可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)於最外層之線路層291上，以利於結合該導電元件27。
另外，可依需求設置至少一輔助電子元件28於最外層之線路層291上，且該輔助電子元件28藉由如銲錫材料之導電元件27’電性連接該線路層291。例如，該輔助電子元件28係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。
如圖2D所示，移除該承載板9及其上之離型層90，且依需求移除該結合層91，以外露該佈線結構26之第二側26b。之後，翻轉整體結構。
於本實施例中，將該些導電元件27及輔助電子元件28設於一支撐結構8之保護膜80上，以利於翻轉。
如圖2E所示，依據如同前述圖2A至圖2C之製程，於該佈線結構26之第二側26b上設置一第一電子元件21及形成複數導電結構24’，再以封裝材25a包覆該第一電子元件21與該導電結構24’。接著，形成一線路結構20於該封裝材25a上，且令該線路結構20電性連接該些導電結構24’與該第一電子元件21。
於本實施例中，該佈線結構26可於其第二側26b形成有一介電層262，以利於設置該第一電子元件21及形成該些導電結構24’。
所述之第一電子元件21係為主動元件、被動元件或其二者組合，其中，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。
於本實施例中，該第一電子元件21係為半導體晶片，其不具有訊號指令之功能(即所謂之無功能晶片)，而僅作為電性導通路徑之橋接(bridge) 晶片。例如，該第一電子元件21係具有相對之作用面21a與非作用面21b，該第一電子元件21係以其非作用面21b藉由膠材213黏固於該佈線結構26之第二側26b之介電層262上，而該作用面21a具有複數電極墊210，以令該電極墊210上形成有導電體212，且於該作用面21a上可依需求形成有一絕緣層211，以令該絕緣層211覆蓋該些電極墊210與該些導電體212。
再者，該導電體212係為如銲球之圓球狀、或如銅柱、銲錫凸塊等金屬材之柱狀、或銲線機製作之釘狀(stud)，但不限於此。
又，於該佈線結構26之第二側26b對應該第一電子元件21之處無需配置線路，即僅配置該介電層262。應可理解地，若該第一電子元件21係為具有導電矽穿孔(Through-silicon via，簡稱TSV)結構610的晶片(如圖6A所示)，則因TSV結構610連通該作用面21a與非作用面21b，故該佈線結構26之第二側26b對應該第一電子元件21之處需配置該線路層261。
所述之導電結構24’係設於該線路層261上並電性連接該線路層261，且該導電結構24’係為柱狀，其材質係為如銅之金屬材或銲錫材。
所述之封裝材25a之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)等絕緣材，但並不限於上述。例如，可用壓合(lamination)或模壓(molding)之方式將該封裝材25a形成於該佈線結構26之第二側26b上。應可理解地，該封裝材25a與該包覆層25之材質可相同或相異。
於本實施例中，藉由整平製程，令該封裝材25a之上表面齊平該絕緣層211之上表面、該導電結構24’之端面與該導電體212之端面，使該絕緣層211之上表面、該導電結構24’之端面與該導電體212之端面外露出該封裝材25a。例如，該整平製程係藉由研磨方式，移除該導電結構24’之部分材質、該絕緣層211之部分材質(依需求，可同時移除該導電體212之部分材質)、與該封裝材25a之 部分材質。應可理解地，若該導電體212已外露於該絕緣層211，則移除該絕緣層211之部分材質，即可令該些導電體212外露於該封裝材25a(依需求，亦可同時移除該絕緣層211之部分材質與該導電體212之部分材質，而令該些導電體212外露出該封裝材25a)。
所述之線路結構20係包括複數介電層200、及設於該介電層200上之複數線路層201(如RDL)，且最外層之介電層200可作為防銲層，以令最外層之線路層201外露於該防銲層。例如，形成該線路層201之材質係為銅，且形成該介電層200之材質係為如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)之介電材。應可理解地，該線路結構20亦可僅包括單一介電層200及單一線路層201。
如圖2F所示，設置複數第二電子元件22,22’於該線路結構20上，再以封裝材25b包覆該些第二電子元件22,22’。
所述之第二電子元件22,22’係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。
於本實施例中，該第二電子元件22,22’係為半導體晶片，例如為動態隨機存取記憶體(Dynamic Random Access Memory，簡稱DRAM)、圖形處理器(graphics processing unit，簡稱GPU)、高頻寬記憶體(High Bandwidth Memory，簡稱HBM)或特定應用積體電路(Application Specific Integrated Circuit，簡稱ASIC)等功能晶片，並無特別限制。例如，各該第二電子元件22,22’係具有相對之作用面22a與非作用面22b，各該作用面22a具有複數電極墊220,220’，其藉由複數如銲錫凸塊、銅凸塊或其它等之導電凸塊221以覆晶方式電性連接該線路結構20之線路層201，且該封裝材25b可同時包覆該第二電子元件22,22’與該些導電凸塊221。
再者，至少兩第二電子元件22,22’之部分電極墊220’係藉由該線路結構20及該第一電子元件21相互電性導通，使該第一電子元件21達到電性橋接之目的。例如，該第一電子元件21之數量可依據該第二電子元件22,22’之電性橋接需求調整，如圖2F-1至圖2F-3所示。
又，該第一電子元件21係遮蓋其所電性橋接之該第二電子元件22,22’之部分區域，以令該第一電子元件21相對該第二電子元件22,22’的配置位置可對應疊合於該第二電子元件22,22’之電極墊220’之分佈密集區域P(如圖2F’所示之斜線處)上。例如，於該第二電子元件22,22’作為接點(I/O)之電極墊220,220’之數量較多且密集之處，該第一電子元件21之佈線規格係為至多2微米的線寬/線距(L/S)(即L/S≦2/2μm)，使該第二電子元件22,22’於該分佈密集區域P上係佈設有複數電性連接該第一電子元件21之電極墊220’。
另外，該第一電子元件21之頂表面(即該作用面21a或該非作用面21b)之垂直投影面積A(如圖2F’所示之虛線範圍)係小於其所電性橋接之第二電子元件22,22’之頂表面(即該作用面22a或該非作用面22b)之垂直投影面積A’,A”(即A<A’，且A<A”)，如圖2F’所示。例如，該第一電子元件21之頂表面之垂直投影面積A係為該第二電子元件22,22’之頂表面之垂直投影面積A’,A”之0.01至0.5倍(即A=0.01A’~0.5A’，且A=0.01A”~0.5A”)。
因此，該第一電子元件21不屬於功能晶片，其尺寸(如長寬高)可為可調式，故該第一電子元件21不具特定尺寸，因而可依需求於上述限制條件(即A=0.01A’~0.5A’，且A=0.01A”~0.5A”)下任意調整所需尺寸，以提升產品可靠度，例如，藉由擴增該第一電子元件21之體積，以減少封裝材25a的使用量，進而避免整體結構於封裝製程中所遇到的如翹曲(warpage)或其它問題。
所述之封裝材25b係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)， 其可用壓合(lamination)或模壓(molding)之方式形成於該線路結構20上。應可理解地，形成該封裝材25b之材質可相同或不相同該包覆層25之材質。
於本實施例中，可先形成底膠(圖略)於該第二電子元件22,22’與該線路結構20之間以包覆該些導電凸塊221，再形成該封裝材25b以包覆該底膠與該第二電子元件22,22’。
如圖2G圖所示，沿如圖2F所示之切割路徑S進行切單製程，且移除該支撐結構8及其上之保護膜80，以得到電子封裝件2。
於本實施例中，該電子封裝件2係定義有第一封裝結構2a、第二封裝結構2b及第三封裝結構2c。
所述之第一封裝結構2a係包含有該佈線結構29、功能電子元件23、導電結構24及包覆層25。
所述之第二封裝結構2b係包含有該佈線結構26、第一電子元件21、導電結構24’及封裝材25a。
所述之第三封裝結構2c係包含有該線路結構20、第二電子元件22,22’及封裝材25b。
於本實施例中，該電子封裝件2係進一步將該第二封裝結構2b與該第三封裝結構2c定義為一具電性橋接結構之電子封裝體2’。
圖3A至圖3D係為本發明之電子封裝件3之製法之第二實施例的剖面示意圖。本實施例與第一實施例之差異在於各電子元件之設置順序及方式，其它製程大致相同，故以下不再贅述相同處。
如圖3A所示，如同前述圖2A至圖2B所示之製程，於該承載件9上形成一佈線結構26，以於其上形成複數電性連接該佈線結構26之導電結構24，且設置具有複數導電體212與絕緣層211之第一電子元件21於該佈線結構26之第一側26a上。接著，形成一封裝材25a於該佈線結構26之第一側26a上，以令該封裝 材25a包覆該第一電子元件21、該些導電體212與該些導電結構24，再藉由整平製程，令該封裝材25a之上表面齊平該絕緣層211之上表面、該導電結構24之端面與該導電體212之端面，使該絕緣層211之上表面、該導電結構24之端面與該導電體212之端面外露出該封裝材25a。
如圖3B所示，形成一線路結構20於該封裝材25a上，且令該線路結構20電性連接該些導電結構24與該導電體212，使該第一電子元件21藉由該導電體212電性連接及接地該線路結構20。接著，於該線路結構20上設置複數第二電子元件22,22’及形成複數導電結構24’，再以封裝材25b包覆該第二電子元件22,22’與該導電結構24’。
於本實施例中，該第二電子元件22,22’係藉由複數如銲錫凸塊、銅凸塊或其它等之導電凸塊221以覆晶方式電性連接該線路結構20之線路層201，且該封裝材25b可同時包覆該第二電子元件22,22’與該些導電凸塊221。應可理解地，亦可先形成底膠(圖略)於該第二電子元件22,22’與該線路結構20之間以包覆該些導電凸塊221，再形成該封裝材25b以包覆該底膠與該第二電子元件22,22’。
再者，至少兩第二電子元件22,22’之部分電極墊220’係藉由該線路結構20及該第一電子元件21相互電性導通，使該第一電子元件21達到電性橋接之目的。
又，該第一電子元件21相對該第二電子元件22,22’的位置可對應該第二電子元件22,22’之電極墊220’之分佈密集區域P(如圖2F’所示)。
另外，該第一電子元件21之頂表面之垂直投影面積A係小於其所電性橋接之第二電子元件22,22’之頂表面之垂直投影面積A’,A”，如圖2F’所示。
另外，藉由調整該第一電子元件21的尺寸，可提升產品可靠度。
如圖3C所示，形成一佈線結構29於該封裝材25b上，且令該佈線結構29電性連接該些導電結構24’。接著，設置至少一功能電子元件23於該佈線結構29上，再以包覆層25包覆該功能電子元件23。
於本實施例中，該功能電子元件23之電極墊230係藉由複數如銲錫凸塊、銅凸塊或其它等之導電凸塊330以覆晶方式電性連接該佈線結構29之重佈線路層291，且該包覆層25可同時包覆該功能電子元件23與該些導電凸塊330。應可理解地，亦可先形成底膠(圖略)於該功能電子元件23與該佈線結構29之間以包覆該些導電凸塊330，再形成該包覆層25以包覆該底膠與該功能電子元件23。
如圖3D所示，沿如圖3C所示之切割路徑S進行切單製程，且移除該承載板9及其上之離型層90，並依需求移除結合層91，以外露該佈線結構26之第二側26b，俾形成該電子封裝件3。
於本實施例中，形成複數如銲球之導電元件27於該佈線結構26之第二側26b上以電性連接該佈線結構26之線路層261，且可依需求形成至少一輔助電子元件28於該佈線結構26之第二側26b上以電性連接該線路層261。
再者，該電子封裝件3係定義有第一封裝結構3a、第二封裝結構3b及第三封裝結構3c。
所述之第一封裝結構3a係包含有該佈線結構26、第一電子元件21、導電結構24及封裝材25a。
所述之第二封裝結構3b係包含有該線路結構20、第二電子元件22,22’、導電結構24’及封裝材25b。
所述之第三封裝結構3c係包含有該佈線結構29、功能電子元件23及包覆層25。
於本實施例中，該電子封裝件3係進一步將該第一封裝結構3a與該第二封裝結構3b定義為一具電性橋接結構之電子封裝體3’。
圖4A至圖4D係為本發明之電子封裝件4之製法之第三實施例的剖面示意圖。本實施例與上述實施例之差異在於各電子元件之設置順序及方式，其它製程大致相同，故以下不再贅述相同處。
如圖4A所示，如同前述圖2A至圖2B所示之製程。
如圖4B所示，形成一佈線結構29於包覆層25上，且令該佈線結構29電性連接導電結構24與導電體232，使功能電子元件23藉由導電體232電性連接及接地該佈線結構29。接著，於該佈線結構29上設置複數第二電子元件22,22’及形成複數導電結構24’，再以封裝材25b包覆該第二電子元件22,22’與該導電結構24’。
於本實施例中，該第二電子元件22,22’係以其非作用面22b藉由膠材423黏固於該佈線結構29上，且該第二電子元件22,22’之電極墊220,220’上形成有導電體422，且於該作用面22a上可依需求形成有一絕緣層421，以令該絕緣層421覆蓋該些電極墊220,220’與該些導電體422，其中，該導電體422係為如銲球之圓球狀、或如銅柱、銲錫凸塊等金屬材之柱狀、或銲線機製作之釘狀(stud)，但不限於此。
如圖4C所示，形成一線路結構20於該封裝材25b上，且令該線路結構20電性連接該些導電結構24’與該些第二電子元件22,22’。接著，設置第一電子元件21於該線路結構20上，再以封裝材25a包覆該第一電子元件21。
於本實施例中，該第一電子元件21係藉由複數如銲錫凸塊、銅凸塊或其它等之導電凸塊410以覆晶方式電性連接該線路結構20之線路層201，且該封裝材25a可同時包覆該第一電子元件21與該些導電凸塊410。應可理解地，亦 可先形成底膠(圖略)於該第一電子元件21與該線路結構20之間以包覆該些導電凸塊410，再形成該封裝材25a以包覆該底膠與該第一電子元件21。
再者，至少兩第二電子元件22,22’之部分電極墊220’係藉由該線路結構20及該第一電子元件21相互電性導通，使該第一電子元件21達到電性橋接之目的。
又，該第一電子元件21相對該第二電子元件22,22’的位置可對應該第二電子元件22,22’之電極墊220’之分佈密集區域P(如圖2F’所示)。
另外，該第一電子元件21之頂表面之垂直投影面積A係小於其所電性橋接之第二電子元件22,22’之頂表面之垂直投影面積A’,A”，如圖2F’所示。
另外，藉由調整該第一電子元件21的尺寸，可提升產品可靠度。
如圖4D圖所示，沿如圖4C所示之切割路徑S進行切單製程，且移除該承載板9及其上之離型層90，並依需求移除結合層91，以外露該佈線結構26之第二側26b，俾形成該電子封裝件4。
於本實施例中，形成複數如銲球之導電元件27於該佈線結構26之第二側26b上以電性連接該線路層261上，且可依需求形成至少一輔助電子元件28於該佈線結構26之第二側26b上以電性連接該線路層261。
再者，該電子封裝件4係定義有第一封裝結構4a、第二封裝結構4b及第三封裝結構4c。
所述之第一封裝結構4a係包含有該佈線結構26、功能電子元件23、導電結構24及包覆層25。
所述之第二封裝結構4b係包含有該佈線結構29、第二電子元件22,22’、導電結構24’及封裝材25b。
所述之第三封裝結構4c係包含有該線路結構20、第一電子元件21及封裝材25a。
於本實施例中，該電子封裝件4係進一步將該第二封裝結構4b與該第三封裝結構4c定義為一具電性橋接結構之電子封裝體4’。
圖5A至圖5D係為本發明之電子封裝件5之製法之第四實施例的剖面示意圖。本實施例與上述實施例之差異在於各電子元件之設置順序及方式，其它製程大致相同，故以下不再贅述相同處。
如圖5A所示，如同前述圖2A至圖2B所示之製程，於佈線結構26之第一側26a上形成複數電性連接線路層261之導電結構24，且設置具有導電體422之第二電子元件22,22’於該佈線結構26之第一側26a上。接著，形成一封裝材25b於該佈線結構26之第一側26a上，以令該封裝材25b包覆該第二電子元件22,22’、該些導電體422與該些導電結構24。
於本實施例中，該第二電子元件22,22’係以其非作用面22b藉由膠材423黏固於該佈線結構26之第一側26a上，該第二電子元件22,22’之電極墊220,220’上形成有導電體422，且於作用面22a上可依需求形成有一絕緣層421，以令該絕緣層421覆蓋該些電極墊220,220’與該些導電體422。
如圖5B所示，形成一線路結構20於該封裝材25b上，且令該線路結構20電性連接該些導電結構24與該導電體422，使該第二電子元件22,22’藉由該導電體422電性連接及接地該線路結構20。接著，於該線路結構20上設置至少一第一電子元件21及形成複數導電結構24’，再以封裝材25a包覆該第一電子元件21與該導電結構24’。
於本實施例中，該第一電子元件21係藉由複數如銲錫凸塊、銅凸塊或其它等之導電凸塊410以覆晶方式電性連接該線路結構20之線路層201，且該封裝材25a可同時包覆該第一電子元件21與該些導電凸塊410。應可理解地，亦可先形成底膠(圖略)於該第一電子元件21與該線路結構20之間以包覆該些導電凸塊410，再形成該封裝材25a以包覆該底膠與該第一電子元件21。
再者，至少兩第二電子元件22,22’之部分電極墊220’係藉由該線路結構20及該第一電子元件21相互電性導通，使該第一電子元件21達到電性橋接之目的。
又，該第一電子元件21相對該第二電子元件22,22’的位置可對應該第二電子元件22,22’之電極墊220’之分佈密集區域P(如圖2F’所示)。
另外，該第一電子元件21之頂表面之垂直投影面積A係小於其所電性橋接之第二電子元件22,22’之頂表面之垂直投影面積A’,A”，如圖2F’所示。
另外，藉由調整該第一電子元件21的尺寸，可提升產品可靠度。
如圖5C所示，形成一佈線結構29於該封裝材25a上，且令該佈線結構29電性連接該些導電結構24’。接著，設置至少一功能電子元件23於該佈線結構29上，再以包覆層25包覆該功能電子元件23。
於本實施例中，該功能電子元件23係藉由複數如銲錫凸塊、銅凸塊或其它等之導電凸塊330以覆晶方式電性連接該佈線結構29之線路層291，且該包覆層25可同時包覆該功能電子元件23與該些導電凸塊330。應可理解地，亦可先形成底膠(圖略)於該功能電子元件23與該佈線結構29之間以包覆該些導電凸塊330，再形成該包覆層25以包覆該底膠與該功能電子元件23。
如圖5D圖所示，沿如圖5C所示之切割路徑S進行切單製程，且移除該承載板9及其上之離型層90，並依需求移除結合層91，以外露該佈線結構26之第二側26b，俾形成該電子封裝件5。
於本實施例中，形成複數如銲球之導電元件27於該佈線結構26之第二側26b上以電性連接該線路層261上，且可依需求形成至少一輔助電子元件28於該佈線結構26之第二側26b上以電性連接該線路層261上。
再者，該電子封裝件5係定義有第一封裝結構5a、第二封裝結構5b及第三封裝結構5c。
所述之第一封裝結構5a係包含有該佈線結構26、第二電子元件22,22’、導電結構24及封裝材25b。
所述之第二封裝結構5b係包含有該線路結構20、第一電子元件21、導電結構24’及封裝材25a。
所述之第三封裝結構5c係包含有該佈線結構29、功能電子元件23及包覆層25。
於本實施例中，該電子封裝件5係進一步將該第一封裝結構5a與該第二封裝結構5b定義為一具電性橋接結構之電子封裝體5’。
圖6A及圖6B係為本發明之電子封裝件6,6’之製法之第五實施例的剖面示意圖。本實施例與上述實施例之差異在於僅進行具電性橋接結構之電子封裝體之相關製程，其它製程大致相同，故以下不再贅述相同處。
如圖6A所示，於該佈線結構26之第一側26a上形成複數導電結構24、至少一具有複數TSV結構610之第一電子元件21及封裝材25a等，且該TSV結構610之端部係作為電極墊210。接著，於該封裝材25a上形成一線路結構20，以於該線路結構20上設置複數第二電子元件22,22’，再以封裝材25b包覆該第二電子元件22,22’。之後，進行切單製程，以形成該電子封裝件6。應可理解地，於該線路結構20上復可依需求形成複數導電結構24’，再以封裝材25b包覆該導電結構24’。
於本實施例中，於該佈線結構26之第二側26b上形成複數如銲球之導電元件27及依需求形成至少一輔助電子元件28。
再者，該電子封裝件6係定義有第一封裝結構6a及第二封裝結構6b。
所述之第一封裝結構6a係包含有該佈線結構26、第一電子元件21、導電結構24及封裝材25a。
所述之第二封裝結構6b係包含有該線路結構20、第二電子元件22,22’、導電結構24’及封裝材25b。
於本實施例中，該電子封裝件6係進一步將該第一封裝結構6a與該第二封裝結構6b定義為一具電性橋接結構之電子封裝體6c。
另外，如圖6B所示，於一線路結構20之其中一側配置複數導電結構24、複數第二電子元件22,22’及封裝材25b，而於另一側配置至少一第一電子元件21及封裝材25a(可依需求配置導電結構)。之後，進行切單製程，且於該導電結構24之端面上接觸形成複數如銲球之導電元件27，以形成該電子封裝件6’。再者，可依需求於該線路結構20上配置至少一強化件68，如無電性功能之虛晶片(dummy die)、無電性功能的柱體、框體與牆體或其它適當結構，以進一步降低發生翹曲(warpage)的風險。
於本實施例中，該電子封裝件6’係定義有第一封裝結構6a’及第二封裝結構6b’。
所述之第一封裝結構6a’係包含有該第二電子元件22,22’、導電結構24及封裝材25b。
所述之第二封裝結構6b’係包含有該線路結構20、第一電子元件21及封裝材25a。
於本實施例中，該電子封裝件6’係進一步將該第一封裝結構6a’與該第二封裝結構6b’定義為一具電性橋接結構之電子封裝體6c’。
因此，本發明之製法中，主要藉由該第一電子元件21於該電子封裝體2’,3’,4’,5’,6c,6c’中的配置位置對應該第二電子元件22,22’之電極墊220’之分佈密集區域P，使該第一電子元件21取代該線路結構20之部分線路層201，以降低用以接置該分佈密集區域P之線路層201之RDL佈線製程之困難度，故相較於習知技術，本發明能達到高良率及低成本的目的。
再者，於該電子封裝體2’,3’,4’,5’,6c,6c’中之第二電子元件22,22’與該第一電子元件21之疊合區域(即該第二電子元件22,22’之電極墊220,220’之局部分佈密集區域P)上，係藉由該第一電子元件21取代該線路結構20之部分RDL形式線路層201，使該線路結構20之線路層201得以維持較高良率的大規格L/S之線路層201(如L/S為10/10微米之線路層201)，也可降低該線路結構20之製作層數(如3層線路層201以下)，故相較於習知技術，本發明之製法能提升該線路結構20(或RDL)的製程良率，使該電子封裝件2,3,4,5,6,6’之整體封裝結構的製程成本下降。
又，藉由該第一電子元件21的尺寸為可調式之設計，以平衡該電子封裝件2,3,4,5,6,6’之應力分佈，尤其是在三層以上的堆疊型電子封裝件2,3,4,5之應力分佈問題極為嚴重，故相較於習知技術，本發明之製法藉由調整該第一電子元件21的尺寸能有效避免翹曲之問題，以提升該電子封裝件2,3,4,5,6,6’之可靠度。
另外，為了進一步提升該電子封裝件2,3,4,5,6,6’之可靠度，可在配置有該第一電子元件21的封裝結構中，依需求配置至少一強化件68(如圖6B所示)，如無電性功能之虛晶片(dummy die)、無電性功能的柱體、框體與牆體或其它適當結構，以進一步降低發生翹曲(warpage)的風險。
本發明復提供一種電子封裝件2,3,4,5,6,6’，係包括：一線路結構20、至少一第一電子元件21、複數第二電子元件22,22’以及至少一封裝材25a,25b。
所述之線路結構20係具有至少一線路層201，其中，該線路結構20係定義有相對之第一表面20a與第二表面20b。
所述之第一電子元件21係設於該線路結構20之第一表面20a上並電性連接該線路層201。
所述之第二電子元件22,22’係設於該線路結構20之第二表面20b上並電性連接該線路層201，以令該第一電子元件21藉由該線路層201電性橋接該複數第二電子元件22,22’之其中兩者，其中，該第一電子元件21相對該第一表面20a之垂直投影面積A係小於其所電性橋接之各該第二電子元件22,22’相對該第一表面20a之垂直投影面積A’,A”。
所述之封裝材25a,25b係包覆該第一電子元件21及/或第二電子元件22,22’。
於一實施例中，該第一電子元件21相對該第一表面20a之垂直投影面積A係為該第二電子元件22,22’相對該第一表面20a之垂直投影面積A’,A”的0.01至0.5倍。
於一實施例中，該第一電子元件21係遮蓋其所電性橋接之該第二電子元件22,22’之部分分佈密集區域P。例如，該第一電子元件21之線路規格(如電極墊210)係為2微米線寬，且該第二電子元件22,22’於部分分佈密集區域P上係佈設有複數電性連接該電極墊210之電極墊220’。
於一實施例中，該第一電子元件21係為橋接晶片。
於一實施例中，該封裝材25a,25b上係配置一電性連接該線路結構20之封裝結構，且該封裝結構係包含有一佈線結構26,29、及至少一結合該佈線結構26,29之功能電子元件23。例如，該線路結構20係藉由導電結構24,24’電性連接該佈線結構26,29。
綜上所述，本發明之電子封裝件及其製法，係藉由該第一電子元件電性橋接複數該第二電子元件，以降低該線路結構之佈線製程之困難度，故本發明之電子封裝件及其製法能達到高良率及低成本之功效。
再者，於該第二電子元件與該第一電子元件之疊合區域上，藉由該第一電子元件取代該線路結構之部分線路層，使該線路結構之線路層得以維 持較大L/S規格，且製作層數也能大幅減少，故本發明之電子封裝件及其製法能提升該線路結構的製程良率，使該電子封裝件之整體封裝結構的製程成本下降。
又，藉由該第一電子元件的尺寸為可調式之設計，以有效平衡該電子封裝件之應力分佈，故本發明之電子封裝件及其製法調整該第一電子元件的尺寸能有效避免翹曲之問題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電子封裝件
2’:電子封裝體
2a:第一封裝結構
2b:第二封裝結構
2c:第三封裝結構
20:線路結構
20a:第一表面
20b:第二表面
21:第一電子元件
210,220,220’:電極墊
22,22’:第二電子元件
23:功能電子元件
24,24’:導電結構
25:包覆層
25a,25b:封裝材
26,29:佈線結構
27:導電元件
28:輔助電子元件

Claims (14)

  1. 一種電子封裝件，係包括：線路結構，係具有相對之第一表面與第二表面以及線路層；至少一第一電子元件，其為尺寸可調之無功能晶片，係設於該線路結構之第一表面上並電性連接該線路層；複數第二電子元件，係設於該線路結構之第二表面上並電性連接該線路層，以令該第一電子元件藉由該線路層電性橋接該複數第二電子元件之其中兩者，且該第一電子元件相對該第一表面之垂直投影面積係小於其所電性橋接之各該第二電子元件相對該第一表面之垂直投影面積；以及封裝材，係包覆該第一電子元件及/或第二電子元件。
  2. 如請求項1所述之電子封裝件，其中，該第一電子元件相對該第一表面之垂直投影面積係為該第一電子元件所電性橋接之該第二電子元件相對該第一表面之垂直投影面積的0.01至0.5倍。
  3. 如請求項1所述之電子封裝件，其中，該第一電子元件係遮蓋其所電性橋接之該第二電子元件之部分區域。
  4. 如請求項3所述之電子封裝件，其中，該第二電子元件係定義該部分區域為其電極墊之分佈密集區域。
  5. 如請求項1所述之電子封裝件，其中，該第一電子元件係為橋接晶片。
  6. 如請求項1所述之電子封裝件，復包括配置於該封裝材上且電性連接該線路結構之封裝結構，且該封裝結構係包含有佈線結構以及至少一結合該佈線結構之功能電子元件。
  7. 如請求項6所述之電子封裝件，其中，該線路結構係藉由導電結構電性連接該佈線結構。
  8. 一種電子封裝件之製法，係包括：提供一具有相對之第一表面與第二表面以及線路層之線路結構；將至少一為尺寸可調之無功能晶片之第一電子元件設於該線路結構之第一表面上，且將複數第二電子元件設於該線路結構之第二表面上，以令該第一電子元件藉由該線路層電性橋接該複數第二電子元件之其中兩者，其中，該第一電子元件相對該第一表面之垂直投影面積係小於其所電性橋接之各該第二電子元件相對該第一表面之垂直投影面積；以及以封裝材包覆該第一電子元件及/或第二電子元件。
  9. 如請求項8所述之電子封裝件之製法，其中，該第一電子元件相對該第一表面之垂直投影面積係為該第一電子元件所電性橋接之該第二電子元件相對該第一表面之垂直投影面積的0.01至0.5倍。
  10. 如請求項8所述之電子封裝件之製法，其中，該第一電子元件係遮蓋其所電性橋接之該第二電子元件之部分區域。
  11. 如請求項10所述之電子封裝件之製法，其中，該第二電子元件係定義該部分區域為其電極墊之分佈密集區域。
  12. 如請求項8所述之電子封裝件之製法，其中，該第一電子元件係為橋接晶片。
  13. 如請求項8所述之電子封裝件之製法，復包括於該封裝材上配置電性連接該線路結構之封裝結構，其中，該封裝結構包含有佈線結構以及至少一結合該佈線結構之功能電子元件。
  14. 如請求項13所述之電子封裝件之製法，其中，該線路結構係藉由導電結構電性連接該佈線結構。
TW109137260A 2020-10-27 2020-10-27 電子封裝件及其製法 TWI730917B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW109137260A TWI730917B (zh) 2020-10-27 2020-10-27 電子封裝件及其製法
CN202011230799.5A CN114497012A (zh) 2020-10-27 2020-11-06 电子封装件及其制法
US17/122,289 US11315881B1 (en) 2020-10-27 2020-12-15 Electronic package and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109137260A TWI730917B (zh) 2020-10-27 2020-10-27 電子封裝件及其製法

Publications (2)

Publication Number Publication Date
TWI730917B true TWI730917B (zh) 2021-06-11
TW202218095A TW202218095A (zh) 2022-05-01

Family

ID=77517582

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109137260A TWI730917B (zh) 2020-10-27 2020-10-27 電子封裝件及其製法

Country Status (3)

Country Link
US (1) US11315881B1 (zh)
CN (1) CN114497012A (zh)
TW (1) TWI730917B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11791270B2 (en) * 2021-05-10 2023-10-17 International Business Machines Corporation Direct bonded heterogeneous integration silicon bridge
KR20220167637A (ko) * 2021-06-14 2022-12-21 삼성전자주식회사 반도체 패키지
US20230065615A1 (en) * 2021-08-27 2023-03-02 Advanced Semiconductor Engineering, Inc. Electronic device
CN117894788A (zh) * 2022-10-12 2024-04-16 华为技术有限公司 器件的封装方法、器件封装模组和电子设备
TWI823618B (zh) * 2022-10-14 2023-11-21 矽品精密工業股份有限公司 電子封裝件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202022954A (zh) * 2018-12-14 2020-06-16 台灣積體電路製造股份有限公司 半導體結構及其形成方法
TW202029451A (zh) * 2019-01-24 2020-08-01 南韓商三星電機股份有限公司 橋接件內埋中介物以及包含其的封裝基底和半導體封裝
TW202030842A (zh) * 2019-02-01 2020-08-16 矽品精密工業股份有限公司 電子結構及其製法
TW202032730A (zh) * 2019-02-21 2020-09-01 力成科技股份有限公司 半導體封裝及其製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG11201807803SA (en) * 2016-03-21 2018-10-30 Agency Science Tech & Res Semiconductor package and method of forming the same
US10998272B2 (en) * 2019-09-17 2021-05-04 Intel Corporation Organic interposers for integrated circuit packages
US11164817B2 (en) * 2019-11-01 2021-11-02 International Business Machines Corporation Multi-chip package structures with discrete redistribution layers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202022954A (zh) * 2018-12-14 2020-06-16 台灣積體電路製造股份有限公司 半導體結構及其形成方法
TW202029451A (zh) * 2019-01-24 2020-08-01 南韓商三星電機股份有限公司 橋接件內埋中介物以及包含其的封裝基底和半導體封裝
TW202030842A (zh) * 2019-02-01 2020-08-16 矽品精密工業股份有限公司 電子結構及其製法
TW202032730A (zh) * 2019-02-21 2020-09-01 力成科技股份有限公司 半導體封裝及其製造方法

Also Published As

Publication number Publication date
US11315881B1 (en) 2022-04-26
US20220130769A1 (en) 2022-04-28
TW202218095A (zh) 2022-05-01
CN114497012A (zh) 2022-05-13

Similar Documents

Publication Publication Date Title
TWI730917B (zh) 電子封裝件及其製法
TWI645527B (zh) 電子封裝件及其製法
CN111952274B (zh) 电子封装件及其制法
TWI649839B (zh) 電子封裝件及其基板構造
TWI740305B (zh) 電子封裝件及其製法
TWI802726B (zh) 電子封裝件及其承載基板與製法
TW202209582A (zh) 電子封裝件及其製法
TWI765778B (zh) 電子封裝件及其製法
TWI579984B (zh) 電子封裝件及其製法
TWI600132B (zh) 電子封裝件及其製法
TWI746310B (zh) 電子封裝件及其製法
TWI753561B (zh) 電子封裝件及其製法
TWI647798B (zh) 電子封裝件及其製法
TWI788230B (zh) 電子封裝件及其製法
TWI790945B (zh) 電子封裝件及其製法
TWI790916B (zh) 電子封裝件及其製法
TWI767770B (zh) 電子封裝件及其製法
TWI714269B (zh) 電子封裝件及其製法
TWI718801B (zh) 電子封裝件之製法
TW202347675A (zh) 電子封裝件及其製法
TWI818458B (zh) 電子封裝件及其製法
US20240373545A1 (en) Electronic package and manufacturing method thereof
TWI832508B (zh) 電子封裝件
US20240243110A1 (en) Semiconductor package
TWI847245B (zh) 電子封裝件及其製法