Nothing Special   »   [go: up one dir, main page]

KR20170034758A - 집적 팬아웃 패키지 및 그 제조 방법 - Google Patents

집적 팬아웃 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20170034758A
KR20170034758A KR1020160048827A KR20160048827A KR20170034758A KR 20170034758 A KR20170034758 A KR 20170034758A KR 1020160048827 A KR1020160048827 A KR 1020160048827A KR 20160048827 A KR20160048827 A KR 20160048827A KR 20170034758 A KR20170034758 A KR 20170034758A
Authority
KR
South Korea
Prior art keywords
device die
die
vias
encapsulating material
top surface
Prior art date
Application number
KR1020160048827A
Other languages
English (en)
Other versions
KR101892801B1 (ko
Inventor
첸화 유
쿼충 이
하오이 챠이
틴하오 쿼
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170034758A publication Critical patent/KR20170034758A/ko
Application granted granted Critical
Publication of KR101892801B1 publication Critical patent/KR101892801B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73217—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명의 방법은 제1 장치 다이의 제1 전도성 패트로부터 관통 비아를 형성하는 것을 포함한다. 제1 전도성 패드는 제1 장치 다이의 상단면에 있다. 제2 전도성 다이는 제1 장치 다이의 상단면에 부착된다. 제2 장치 다이는 표면 전도성 피처(feature)를 갖는다. 제2 장치 다이와 관통 비아는 캡슐화 물질(encapsulating material) 내에 캡슐화된다. 캡슐화 물질은 관통 비아와 표면 전도성 피처를 노출시키도록 평탄화된다. 재배선 라인이, 관통 비아와 표면 전도성 피처 위에 형성되고 이들에 전기적으로 연결된다.

Description

집적 팬아웃 패키지 및 그 제조 방법{INTEGRATED FAN-OUT PACKAGE AND THE METHODS OF MANUFACTURING}
우선권 주장 및 상호 참조
본 출원은 2015년 9월 21일자로 출원되고, 발명의 명칭이 "집적 팬아웃 패키지 및 그 제조 방법"인 가출원된 미국 특허 출원 제 62/221,443호의 이득을 청구하는데, 상기 출원은 참조에 의해 본원에 통합된다.
본 발명은 집적 팬아웃 패키지 및 그 제조 방법에 대한 것이다.
적층된 다이들이 3차원(Three-Dimensional; 3D) 집적회로에 일반적으로 사용된다. 다이들의 적층을 통해, 패키지의 풋프린트(폼 팩터)가 감소된다. 또한, 다이 내의 금속 라인 라우팅이, 적층된 다이의 형성을 통해 상당히 단순화된다.
일부 응용에서, 복수의 다이들이 다이 스택을 형성하도록 적층되고, 복수의 다이들은 관통 기판 비아(TSV, 때때로 관통 실리콘 비아라고 알려짐)를 포함한다. 적층된 다이의 전체 개수는 때때로 8개 이상에 도달할 수 있다. 이러한 다이 스택이 형성될 때, 제1 다이는 먼저 플립-칩 본딩을 통해 패키지 기판상으로 본딩되고, 솔더 영역/볼은, 제1 다이를 패키지 기판에 결합하도록 리플로우(reflow)된다. 제1 언더필이, 제1 다이와 패키지 기판 사이의 갭으로 공급된다. 그런 다음, 제1 언더필이 경화된다. 그런 다음, 제1 다이가 패키지 기판에 적절히 연결되고, 제1 다이와 패키지 기판이 요구되는 대로 기능하는 것을 보장하도록 검사가 수행된다.
다음으로, 제2 다이가 플립-칩 본딩을 통해 제1 다이 상으로 본딩되고, 솔더 영역/볼은, 제2 다이를 제1 다이에 결합하도록 리플로우된다. 제2 언더필이, 제2 다이와 제1 다이 사이의 갭 안으로 공급된다. 그런 다음, 제2 언더필이 경화된다. 그런 다음, 제2 다이가 제1 다이 및 패키지 기판에 정확히 연결되고, 제1 다이, 제2 다이, 및 패키지 기판이 요구되는 대로 기능하는 것을 보장하도록 검사가 수행된다. 다음으로, 제1 다이와 제2 다이를 본딩하기 위한 것과 동일한 프로세스 단계를 통해 제3 다이가 제2 다이 상으로 본딩된다. 모든 다이가 본딩될 때까지 프로세스가 반복된다.
본 발명의 방법은 제1 장치 다이의 제1 전도성 패트로부터 관통 비아를 형성하는 것을 포함한다. 제1 전도성 패드는 제1 장치 다이의 상단면에 있다. 제2 전도성 다이는 제1 장치 다이의 상단면에 부착된다. 제2 장치 다이는 표면 전도성 피처(feature)를 갖는다. 제2 장치 다이와 관통 비아는 캡슐화 물질(encapsulating material) 내에 캡슐화된다. 캡슐화 물질은 관통 비아와 표면 전도성 피처를 노출시키도록 평탄화된다. 재배선 라인이, 관통 비아와 표면 전도성 피처 위에 형성되고 이들에 전기적으로 연결된다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 특징부들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1a 내지 1i는 일부 실시예들에 따른 팬아웃 패키지의 형성시에 중간 스테이의 단면도를 예증한다.
도 2a 내지 2i는 일부 실시예들에 따른 팬아웃 패키지의 형성시에 중간 스테이의 단면도를 예증한다.
도 3a 내지 3j는 일부 실시예들에 따른 팬아웃 패키지의 형성시에 중간 스테이의 단면도를 예증한다.
도 4a 내지 4j는 일부 실시예들에 따른 팬아웃 패키지의 형성시에 중간 스테이의 단면도를 예증한다.
도 5 내지 10은 일부 실시예들에 따른 팬아웃 패키지의 단면도를 예증한다.
도 11은 일부 실시예들에 따른 팬아웃 패키지의 평면도를 예증한다.
도 12는 일부 실시예들에 따라 팬아웃 패키지를 형성하기 위한 프로세스 흐름을 예증한다.
하기의 개시는 본 발명의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배열의 특정 예는 본 발명 개시를 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 특징부가 제1 및 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 본질적으로 지시하지는 않는다.
또한, "아래에 배치된", "밑에", "더 낮은", "위에 배치된", "상부에" 등과 같은 공간적으로 상대적인 용어들은, 도면들에서 예증되는 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
다양한 예시적인 실시예에 따라 집적 팬아웃 패키지와 이를 형성하는 방법이 제공된다. 팬아웃 패키지를 형성하는 중간 스테이지가 예증된다. 일부 실시예의 일부 변형례가 논의된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 구성요소를 지정하는데 사용된다.
도 1a 내지 1i는 일부 실시예들에 따른 팬아웃 패키지의 형성시에 중간 스테이의 단면도를 예증한다. 도 1a 내지 1i에 도시된 단계들은 도 12에 도시된 프로세스 흐름(200)에서 또한 개략적으로 예증된다. 후속 논의에서, 도 1a 내지 1i에 도시된 프로세스 단계들은 도 12의 프로세스 단계들을 참조해서 논의된다.
도 1a를 참조하면, (복수의 장치 다이들을 가진 각각의 웨이퍼(2)의 일부분인) 장치 다이(10)가 제공된다. 본 발명 개시의 일부 실시예에 따라, 장치 다이(10)는, 중앙 처리 유닛(Central Processing Unit; CPU) 다이일 수 있는 논리 다이, 마이크로 제어 유닛(Micro Control Unit; MCU) 다이, 입출력(input-output; IO) 다이, 기저대역(BaseBand; BB) 다이, 또는 응용 프로세서(application processor; AP) 다이이다. 비록 도시되지는 않지만, 장치 다이(10)는 반도체 기판을 포함할 수 있고, 트랜지스터 및/또는 다이오드와 같은 능동 장치는 반도체 기판의 상단면에 형성된다. 또한, 금속 라인과 비아(미도시됨)는, 장치 다이(10) 내의 집적 회로 장치들을 상호연결하도록 장치 다이(10)의 반도체 기판 위에 있는, 상호연결 구조체(미도시됨) 내에 형성된다.
금속 패드(12)는 장치 다이(10)의 상단면(10A)에 형성된다. 장치 다이(10)의 상단면(10A)은 또한 전면(front surface)이라고 또한 지칭된다. 장치 다이(10)는, 또한 장치 다이(10) 내의 각각의 반도체 기판의 후면일 수 있는 후면(10B)을 갖는다. 금속 패드(12)는 알루미늄 패드, 구리 패드, 알루미늄 구리 패드 등일 수 있다. 금속 패드(12)는 장치 다이(10)의 제1 표면 영역 내에 형성될 수 있고, 장치 다이(10)의 제2 표면 영역은 그 내부에 형성된 어떠한 금속 패드도 갖지 않는다. 예를 들면, 도 1a에 도시된 일부 예시적인 실시예에 따라, 우측 표면 영역은 그 내부에 금속 패드(12)를 가지며, 좌측 표면 영역은 어떠한 금속 패드도 갖지 않는다.
도 1b와 1c는 관통 비아(14)의 형성을 예증한다. 각각의 단계는 도 12에 도시된 프로세스 단계 내의 단계(202)로서 예증된다. 일부 실시예에 따라, 도 1b에 도시된 바와 같이, 포토 레지스트(16)가 웨이퍼(2) 위에 형성되고, 그런 다음, 개구(15)를 형성하도록 패터닝되고, 이 개구를 통해 금속 패드들(12) 각각의 일부분이 노출된다. 그런 다음, 관통 비아(14)가 개구(15) 내에 도금된다. 그런 다음, 포토 레지스트(16)가 제거되어, 도 1c의 구조를 생성하게 된다. 본 발명 개시의 일부 실시예에 따라, 어떠한 시드층도 도금 이전에 웨이퍼(2) 상에 형성되지 않는다. 대안적인 실시예에 따라, 포토 레지스트(16)가 형성되기 전에 시드층(미도시됨)이 형성되고, 관통 비아(14)가 시드층 상에 도금된다. 포토 레지스트(16)의 제거 이후에, 관통 비아(14) 바로 아래에 놓이지 않은 시드층의 부분이 에칭 프로세스에서 제거된다. 따라서, 시드층의 잔여 부분은 관통 비아(14)의 하단 부분이 된다.
다음으로, 도 1d를 참조하면, 장치 다이(20)는, 다이 부착막(Die-Attach Film; DAF)(22)을 통해 장치 다이(10)에 부착된다. 각각의 단계는 도 12에 도시된 프로세스 단계 내의 단계(204)로서 예증된다. 장치 다이(20)의 후면이 장치 다이(10)의 전면(10A)에 부착되고, 따라서 대응 다이 적층은 페이스-투-백(face-to-back) 적층이다. 본 발명 개시의 일부 실시예에 따라, 장치 다이(20)는, 부정-논리곱(Negative-AND; NAND) 다이, 정적 랜덤 액세스 메모리(static Random Access Memory; SRAM) 다이, 로우 IO 이중 데이터율(Double-Data-Rate; DDR) 다이 등일 수 있는, 메모리 다이이다. 비록 도시되지는 않지만, 장치 다이(20)는 단일 메모리 다이 또는 적층된 메모리 다이일 수 있다. 또한, 장치 다이(20)는 반도체 기판을 포함할 수 있고, 트랜지스터 및/또는 다이오드와 같은 능동 장치가 반도체 기판의 상단면에 형성된다. 또한, 금속 라인과 비아(미도시됨)는, 장치 다이(20) 내의 집적 회로 장치들을 상호연결하도록 장치 다이(20)의 상호연결 구조체 내에 형성된다. 장치 다이(20)의 후면은 또한 장치 다이(20) 내의 반도체 기판의 후면일 수 있다.
도 11은 장치 다이(10)와, 대응하는 상부 장치 다이(20)와 관통 비아(14)의 예시적인 평면도를 예증한다. 일부 예시적인 실시예에 따라, 장치 다이(20)는, 장치 다이(10)의 코너 영역과 중첩되고, 관통 비아(14)는 장치 다이(20)의 두 측벽들에 인접하게 있다. 대안적인 실시예에 따라, 장치 다이(20)는, 장치 다이(10)의 중앙 영역과 중첩되고, 관통 비아(14)는 장치 다이(20)를 둘러싼다. 장치 다이(20)와 관통 비아(14)는 또한 다른 배치 방식을 사용해서 배치될 수 있다.
DAF(22)는 접착막이고, 중합체로 형성될 수 있다. 본 발명 개시의 일부 실시예에 따라, DAF(22)는, 0.5 W/m * K 보다 낮을 수 있는, 열 전도성을 가지고 있다.
도 1d를 다시 참조하면, 장치 다이(20)는 표면 유전체층(26) 내에 형성되는, 금속 필라(pillar)일 수 있는, 전도성 필라(28)를 포함한다. 금속 필라(28)는 구리, 니켈, 팔라듐, 금, 이 물질들의 다중층, 및/또는 이 물질들의 합금으로 제조될 수 있다. 표면 유전체층(26)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등으로 형성될 수 있다. 하부 금속 필라(28)는 구리, 알루미늄, 또는 다른 금속으로 형성될 수 있는, 금속 패드(24) 상에 상주할 수 있다.
도 1e를 참조하면, 캡슐화 물질(encapsulating material)(30)이 장치 다이(20) 및 관통 비아(14) 상에 캡슐화된다. 각각의 단계는 도 12에 도시된 프로세스 단계 내의 단계(206)로서 예증된다. 캡슐화 물질(30)은 액체로서 공급되고, 그런 다음, 압축되고, 예를 들면 열 경화 프로세스에서 경화된다. 캡슐화 물질(30)은 장치 다이(20)와 관통 비아(14) 사이의 갭을 채운다. 캡슐화 물질(30)은 몰딩 컴파운드, 몰딩 언더필, 에폭시, 또는 수지를 포함할 수 있다. 캡슐화 프로세스 후에, 캡슐화 물질(30)의 상단면은 금속 필라(28) 및 관통 비아(14)의 상단부보다 높다.
다음으로, 기계적 그라인딩, 화학 기계적 폴리싱(Chemical Mechanical Polish; CMP) 및/또는 이 두 개의 조합과 같은 평탄화 단계가, 캡슐화 물질(30), 관통 비아(14), 표면 유전체층(26), 및 금속 필라(28)를 평탄화하도록 수행된다. 각각의 단계는 도 12에 도시된 프로세스 단계 내의 단계(206)로서 또한 예증된다. 그 결과의 구조체가 도 1e에 또한 도시된다. 평탄화로 인해, 관통 비아(14)의 상단면이 금속 필라(28)의 상단면과 같은 높이에 있고(공면임), 캡슐화 물질(30)의 상단면과 같은 높이에 있다(공면임).
도 1f를 참조하면, 하나 이상의 유전체층(32)과 각각의 재배선층(Redistribution Layer; RDL)(34)이 캡슐화 물질(30), 관통 비아(14), 및 금속 필라(28) 위에 형성된다. 각각의 단계는 도 12에 도시된 프로세스 단계 내의 단계(208)로서 예증된다. 본 발명 개시의 일부 실시예에 따라, 유전체층(32)은 PBO, 폴리이미드, BCB 등과 같은 폴리머(들)로 형성된다.
RDL(34)은 금속 필라(28)와 관통 비아(14)에 전기적으로 연결되도록 형성된다. 여기서 주지할 사항은, 모든 도면들에 걸쳐서 RLD(34)의 예증은 개략적이라는 것이 주목되어야 한다. 예를 들면, RLD(24)는 실제로 각각의 유전체층(들)에 의해 서로 분리된 복수의 분리된(discrete) 부분들로서 패터닝된다. RLD(34)의 분리된 부분들 각각은 각각의 하부 금속 필라(28) 및/또는 관통 비아(14)에 연결된다. RDL(34)는 또한 일부 금속 필라(28)를 각각의 관통 비아(14)에 상호연결시킬 수 있다. RLD(34)는 금속 트레이스(금속 라인)와, 이 금속 트레이스 아래에서 이 금속 트레이스에 연결된 비아를 포함할 수 있다. 본 발명 개시의 일부 실시예에 따라, RLD(34)는 도금 프로세스를 통해 형성되고, RLD(34) 각각은 시드층(미도시됨)과, 이 시드층 위에 도금된 금속 물질을 포함한다. 시드층과 도금된 금속 물질은 동일한 물질 또는 상이한 물질들로 형성될 수 있다.
도 1g는 후면(예증된 하단측)으로부터 그라인딩되는, 장치 다이(10)의 후면 그라인딩을 예증한다. 각각의 단계는 도 12에 도시된 프로세스 단계 내의 단계(210)로서 예증된다. 따라서, 장치 다이(10)의 두께는 두께 T1(도 1f)로부터 도 1g에 도시된 바와 같이 두께 T2로 감소된다.
도 1h는 본 발명 개시의 일부 예시적인 실시예에 따른 전기 커넥터(electrical connector)(36)의 형성을 예증한다. 각각의 단계는 도 12에 도시된 프로세스 단계 내의 단계(212)로서 예증된다. 전기 커넥터(36)는 RLD(34), 금속 필라(28), 및.또는 관통 비아(14)에 전기적으로 연결된다. 전기 커넥터(36)의 형성은 RLD(34) 위에 솔더 볼을 배치하고, 그런 다음, 솔더 볼을 리플로우(reflow)하는 것을 포함할 수 있다. 본 발명 개시의 대안적 실시예에 따라, 전기 커넥터(36)의 형성은, RDL(34) 위에 솔더 영역을 형성하도록 도금 단계를 수행하고, 그 다음 솔더 영역을 리플로우하는 것을 포함할 수 있다. 전기 커넥터(36)는 또한 금속 필라, 또는 금속 필라 및 솔더 캡을 포함할 수 있고, 이들은 또한 도금을 통해 형성될 수 있다.
또한, 집적 수동 장치(Integrated Passive Device; IPD)(39)는 RLD(34)에 본딩될 수 있다. IPD(39)는 결과적인 패키지의 성능을 튜닝하기 위해 사용될 수 있고, 예를 들면 커패시터를 포함할 수 있다. 대안적인 실시예에 따라, 어떠한 IPD(39)도 본딩되지 않는다. 설명 전체에 걸쳐서, 장치 다이(10과 20), 관통 비아(14), 캡슐화 물질(30), RLD(34), 및 유전체층(32)을 포함하는 결합된 구조체는, 복수의 장치 다이들(10과 20)을 포함하는 복합 웨이퍼인, 복합 웨이퍼(38)라고 지칭될 것이다.
후속 단계에서, 복합 웨이퍼(38)는 복수의 패키지들(40) 안으로 절단되어 분리되고(sawed apart), 복수의 패키지들 각각은 장치 다이들(10), 장치 다이들(20) 중 하나의 장치 다이, 및 대응하는 관통 비아(14)를 포함한다. 따라서, 일부 실시예에 따라, 패키지(40)가 함께 적층된 두 레벨들의 장치 다이들을 포함하지만, 패키지(40)는 단일 캡슐화(몰딩) 프로세스로 형성된다. 이것은 종래의 다이 적층 프로세스와는 다르고, 두 레벨들의 장치 다이들이 두 개의 캡슐화 프로세스들을 사용해서 캡슐화된다. 또한, 어떠한 패키지 기판도 패키지(40)에서 사용되지 않는다. 이것은 패키지(40)의 두께에 있어서 이로운 감소를 야기하고, 따라서 패키지(40)는 매우 얇은 패키지를 요구하는 모바일 응용을 위해 적절하다.
일부 실시예에 따라, 패키지(40)가 팬아웃 패키지인 한편, RDL(34)이 장치 다이(20)의 에지를 넘어서 연장되므로, 장치 다이(10)의 평면적이 모든 전기 커넥터(36)를 배치하기에 적절하다면, 패키지(40)의 풋프린트(평면적, top-view area)는 장치 다이(10)의 평면적(top-view area)과 동일하다. 따라서, 패키지(40)의 평면적은 작다. 또한, 금속 패드(12)와 전기 커넥터(36) 사이의 거리가 작아서, 결과적인 패키지(40)의 전기적 성능에서의 향상을 가져온다.
또한, 논리 다이일 수 있는, 장치 다이(10)는 장치 다이(20)와 같은 메모리 장치 다이보다 더 많은 열을 종종 발생시킨다. 메모리 다이는 열로부터 심각한 성능 저하를 겪는다. 본 발명 개시의 실시예에 따라, 낮은 열 전도성을 갖는 DAF(22)는, 장치 다이(10) 내에서 발생되는 열이 장치 다이(20) 내로 전도되는 것을 감소시키도록 사용된다. 오히려, 장치 다이(10) 내의 열은 관통 비아(14)를 통해 전기 커넥터(36)에 전도될 수 있다. 관통 비아(14)의 일부분은, 장치 다이(10)와 전기 커넥터(36) 사이의 전기적 연결을 위해 사용되지 않는, 더미 비아로서 또한 설계될 수 있다. 더미 관통 비아(14)는 전기적으로 부유하고, 장치 다이(10) 내의 열을 전기 커넥터(36)에 전도시키기 위해 사용된다.
도 2a 내지 4j는 일부 실시예들에 따른 팬아웃 패키지의 형성시에 중간 스테이의 단면도를 예증한다. 다르게 명시되지 않으면, 이 실시예에서 컴포넌트의 물질 및 형성 방법은, 도 1a 내지 1i에 도시된 실시예에서의 유사한 참조 번호에 의해 표시되는, 유사한 컴포넌트와 본질적으로 동일하다. 따라서, 도 2a 내지 4j에 도시된 (그리고 도 5 내지 10의 실시예의) 컴포넌트의 형성 프로세서 및 물질에 대한 세부사항은, 도 1a 내지 1h에 도시된 실시예의 논의를 통해 발견되거나 실현될 수 있다.
일부 실시예의 초기 단계는 도 2a와 2b에서 도시되며, 도 1a 내지 1c에서 도시된 프로세스 단계와 본질적으로 동일하다. 관통 비아(14)는 장치 다이(10)의 금속 패드(12) 상에 형성된다. 다음으로, 웨이퍼(2)는 개별 장치 다이(10) 내로 절단(sawing)된다.
도 2c를 참조하면, 장치 다이(10)는, 접착막(44)을 통해 캐리어(46)에 부착된다. 본 발명 개시의 일부 실시예에 따라, 캐리어(46)는 유리 캐리어이다. 비록 하나의 장치 다이(10)가 도시되지만, 캐리어(46) 상에 배치된 복수의 장치 다이들(10)이 존재하고, 장치 다이들(10)은 어레이로서 배치될 수 있다. 그런 다음, 장치 다이(20)가 도 2d에 도시된 바와 같이, DAF(22)를 통해 장치 다이(10)의 전면에 부착된다. 후속 단계에서, 도 2e에 도시된 바와 같이, 캡슐화 물질(30)이 공급되어 장치 다이(10과 20)를 캡슐화시킨다. 도 1e에 도시된 실시예와는 달리, 장치 다이(10)가 또한 캡슐화된다. 장치 다이(10과 20)의 캡슐화가 단일 캡슐화 프로세스에서 달성되므로, 캡슐화 물질(30)의 상부 부분(장치 다이(20)를 캡슐화시키기 위함)과 하단 부분(장치 다이(10)를 캡슐화시키기 위함) 간에 어떠한 구별가능한 계면도 존재하지 않는다.
후속 단계에서, 도 2f에 도시된 바와 같이, 유전체층(32)과 RLD(34)가 캡슐화 물질(30) 위에 형성되고, RLD(34)는 금속 필라(28)와 관통 비아(14)에 전기적으로 연결된다. 일부 예시적인 실시예에 따라, RLD(34)는 장치 다이들(10과 20) 모두의 에지를 넘어 확장된다. 따라서, 도 2f(도 1f에 비교됨)에 도시된 실시예는, 장치 다이(10)의 평면적이 전기 커넥터(36) 모두를 수용하기에 충분히 크지 않은 (도 2i), 실시예에서 사용될 수 있어서, RLD(34)는 장치 다이(10)로부터 팬아웃할 필요가 있다.
다음으로, 캐리어(46)가 상부 구조체로부터 디본딩되어, 도 2g에 도시된 구조체를 야기한다. 그런 다음, 접착막(44)을 제거하고 장치 다이(10)를 박막화하도록 후면 그라인딩이 수행될 수 있고, 결과적인 구조체가 도 2h에 도시된다. 도 2i에서, IPD(39)가 RDL(34)에 본딩되거나 되지 않을 수 있다. 장치 다이(10), 장치 다이(20), 캡슐화 물질(30), 관통 비아(14), RLD(34), 및 유전체층(32)을 포함하는, 결과적인 복합 웨이퍼(38)가 개별 패키지(40) 내로 절단된다.
도 3a 내지 3j는 일부 실시예들에 따른 팬아웃 패키지(40)의 형성을 예증한다. 도 3a를 참조하면, 내부에 장치(20)를 포함하는 웨이퍼(4)가 형성된다. 전도성 패드(예컨대, 금속 패드)(24)는 장치 다이(20)의 전면(20A)에 형성된다. 장치 다이(20)는, 내부에서 또한 각각의 반도체 기판(미도시됨)의 후면일 수 있는 후면(20B)을 갖는다. 다음으로, 도 3b를 참조하면, 관통 비아(14)가 형성되고, 형성 프로세스는 도 1b와 1c에서 도시된 프로세스와 유사할 수 있다. 그런 다음, 웨이퍼(4)가 개별 장치 다이(20) 내로 절단되어 분리된다.
도 3c를 참조하면, 장치 다이(20)(20-1과 20-2를 포함함)가 집혀지고(picked) 캐리어(46) 및 상부 접착막(44) 상에 배치된다. 접착층(44)이 LTHC(Light-to-Heat Conversion) 물질로 형성될 수 있다. 또한, DAF(50)는 장치 다이(20)를 접착막(44)에 부착시키기 위해 사용될 수 있다. 장치 다이(20-1)와 장치 다이(20-2)간의 거리가 선택되어, 장치 다이(20-1) 위의 관통 비아(14)와 장치 다이(20-2) 위의 관통 비아 간의 공간이 장치 다이(10)를 수용하기에 충분히 크게 된다(도 3d). 본 발명 개시의 일부 실시예에 따라, 장치 다이(20-1)와 장치 다이(20-2)는 서로 동일하고, 장치 다이(20-1)는 장치 다이(20-2)에 대해 180도만큼(평면도에서) 회전된다 대안적인 실시예에 따라, 장치 다이(20-1)와 장치 다이(20-2)는 서로 부분적으로 동일하고, 능동 장치와 상호연결 구조체(미도시됨)와 같은 (장치 다이(20-1)의) 하부 부분(20-1-L)은 장치 다이(20-2)의 하부 부분(20-2-L)과 동일하다. 하지만, 상단 재배선층(들)(미도시됨)을 포함하는 상부 부분(20-1-U 및 20-2-U)은, 서로 달라서, 장치 다이(20-1) 내의 전도성 패드(24)가 장치 다이(20-1)의 좌측에 집중되고, 장치 다이(20-2) 내의 전도성 패드(24)는 장치 다이(20-2)의 우측에 집중된다. 본 발명 개시의 대안적 실시예에 따라, 장치 다이(20-1)와 장치 다이(20-2)는 상이한 유형의 다이이고, 상이한 구조를 가진다. 본 발명 개시의 대안적 실시예에 따라, 장치 다이(20)는 2개보다 많은 다이(예컨대, 4개의 다이)를 포함할 수 있고, 장치 다이(10)는 설계 필요에 따라 다수의 논리 장치와 다수의 메모리 칩의 집적을 위해 하나보다 많은 다이(예컨대, 2개의 다이)를 포함할 수 있다.
다음으로, 도 3d를 참조하면, 장치 다이(10)가 장치 다이(20) 위에 배치되고, DAF(22)를 통해 장치 다이(20)의 전면에 부착된다. 장치 다이(10)의 일부분은 장치 다이들(20) 사이의 갭을 또한 중첩시킨다. 일부 실시예에 따라, 장치 다이(10)는 금속 패드(12) 위에 금속 필라(52)를 포함하고, 어떠한 유전체층도 금속 필라(52)를 둘러싸지 않는다. 대안적인 실시예에 따라, 금속 필라(52)와 동일 레벨이고 이 금속 필라를 둘러싸는 유전체층(미도시됨)이 존재한다. 또 다른 대안적인 실시예에 따라, 어떠한 금속 필라도 금속 패드(12) 위에 형성되지 않고, 금속 패드(12)는 장치 다이(10)의 상단 전도성 피처(feature)이다.
도 3e는 캡슐화 물질(30) 내에 관통 비아(14) 및 장치 다이(10과 20)의 캡슐화와, 이에 후속해서, 금속 필라(52)와 관통 비아(14)를 노출시키도록 기계적 그라인딩, 화학 기계적 폴리싱(Chemical Mechanical Polish; CMP) 및/또는 이 둘의 조합을 예증한다. 후속 단계들에서, 유전체층(32)과 RLD(34)가 형성되고, RLD(34)는 도 3f에 도시된 바와 같이 금속 필라(52)와 관통 비아(14)에 전기적으로 연결된다. 다음으로, 장치 다이(41)가 RLD(34)에 본딩될 수 있고(도 3g), 전기 커넥터(36)가 RDL(34)에 연결되도록 형성된다(도 3h). 장치 다이(41)는 장치 다이(41) 내의 반도체 기판을 관통하는 관통 비아(종종 관통 실리콘 비아 또는 관통 기판 비아라고 지칭됨)를 포함할 수 있다. IPD는 일부 실시예에 따라 RDL(34)에 또한 본딩될 수 있다.
그런 다음, 캐리어(46)가 상부 구조체로부터 디본딩되고, 결과적인 구조체가 도 3i에 도시된다. 후속 단계들에서, 장치 다이(20-1과 20-2)가 후면으로부터 그라인딩되고, DAF(50)가 그라인딩을 통해 제거된다. 그 결과의 구조체가 도 3j에 도시된다. 도 3j는 예를 들면, 열 계면 물질(Thermal Interface Material; TIM)(56)을 통해 장치 다이(20)에 리드(lid, 54)를 부착시키는 것을 또한 예증한다. TIM(56)은 DAF(22)의 열 전도성보다 높은 열 전도성을 가진다(도 1i, 2i, 및 3j). 예를 들면, TIM(56)의 열 전도성은 약 1 W/m*K 보다 높거나 심지어 더 높을 수 있다. 리드(54)는 양호한 열 전도성을 갖는 물질로 형성될 수 있다. 일부 예시적인 실시예에 따라, 리드(54)는 알루미늄, 구리, 알루미늄/구리 합금, 스테인레스강 등과 같은 금속을 포함한다.
도 4a 내지 4j는 일부 실시예들에 따른 패키지(40)의 형성을 예증한다(도 4j). 이 실시예는, 장치 다이(10)가 금속 패드(12) 위에 형성된 금속 필라(52)(도 3j)를 가지지 않는다는 것을 제외하고는, 도 3a 내지 3j에 도시된 실시예와 본질적으로 동일하다. 형성 프로세스의 간단한 논의가 이하에서 제공된다. 이 실시예의 세부사항은 도 3a 내지 3j의 실시예에서 발견될 수 있어서 여기서 반복되지 않는다.
도 4a 내지 4c에 도시된 단계는 도 3a 내지 3c에 도시된 단계와 본질적으로 동일하다. 다음으로, 도 4d에 도시된 바와 같이, 장치 다이(10)가 장치 다이(20)(20-1과 20-2를 포함함)에 부착된다. 장치 다이(10)는 상단면 전도성 피처로서 금속 패드(12)를 포함하고, 어떠한 금속 필라도 금속 패드(12) 위에 형성되지 않는다. 장치(10)는 장치 다이(20-1) 바로 위의 관통 비아(14)와 장치 다이(20-2) 바로 위의 관통 비아(14) 사이에 또한 배치된다.
도 4e는, 평탄화 없이 금속 패드(12)와 관통 비아(14)를 노출시키면서, 캡슐화 물질(30)의 직접 형성을 예증한다. 도 4f 내지 4j에 도시된 프로세스 단계는, 도 3f 내지 3j에 도시된 프로세스 단계와 본질적으로 동일하며, 그 세부사항은 여기서 반복되지 않는다.
도 5 내지 10은 본 발명 개시의 일부 실시예에 따라 형성된 패키지를 예증한다. 형성 프로세스는 도 1a 내지 4j의 실시예로부터 이해될 수 있다. 도 5에 도시된 패키지(40)는, 도 5에서 어떠한 금속 필라도 형성되지 않고, 금속 패드(24)가 다이(20)의 상단 전도성 피처인 것을 제외하고는, 도 1i에 도시된 피키지와 유사하다. RLD(34)는 금속 패드(24)와 물리적으로 접촉하는 비아를 포함한다.
도 6에 도시된 패키지(40)는, 도 6에서 어떠한 금속 필라도 형성되지 않고, 금속 패드(24)가 다이(20)의 상단 전도성 피처인 것을 제외하고는, 도 2i에 도시된 피키지와 유사하다. RLD(34)는 금속 패드(24)와 물리적으로 접촉하는 비아를 포함한다.
도 7은, 장치 다이(20)가 장치 다이(10)으로부터 부분적으로 오프셋되는 것을 제외하고는, 도 2i의 패키지(40)와 유사한 패키지(40)를 예증한다. 부분적 오프셋으로, 장치 다이(20)의 제1 부분이 캡슐화 물질(30)의 일부분과 중첩되고, 장치 다이(10)의 어떠한 부분과도 중첩되지 않는다. 장치 다이(20)의 제2 부분은 장치 다이(10)의 일부분과 중첩된다. 따라서, 장치 다이(20)의 제1 부분이 장치 다이(10)의 어떠한 하부 지지도 없이 고정된다(suspended). 장치 다이(10)에 대한 장치 다이(20)의 부분적 오프셋은 장치 다이들(10과 20)의 중첩 영역을 이롭게 감소시킨다. 따라서, 장치 다이(10)의 상단면 영역의 증가된 백분율이, 장치 다이(20)에 의해 중첩되기 보다는, 금속 패드(12)와 관통 비아(14)를 형성하기 위해 사용될 수 있다. 하지만, 장치 다이(20)의 장치 다이(10)로부터의 오프셋은, 일부 실시예에 따라 패키지(40)의 폼 팩터(평면도 면적)에 있어서의 바람직하지 않은 증가를 초래하지는 않는다. 예를 들면, 패키지(40)의 평면적이 모든 전기 커넥터(36)에 적합(fit)하도록 요구되는 영역에 의해 결정될 때, 장치 다이(10과 20)의 전체 풋프린트 영역이 모든 전기 커넥터(36)에 맞도록 요구되는 영역을 초과하지 않는 한, 장치 다이(20)의 장치 다이(10)로부터의 부분적 오프셋은 폼 팩터(평면적)에 있어서의 증가를 야기하지 않을 것이다. 도 8은, 어떠한 금속 필라도 금속 패드(24) 위에 형성되지 않는 것을 제외하고는, 도 7에 도시된 것과 유사한 패키지(40)를 예증한다.
도 9는 일부 실시예에 따른 패키지(40)를 예증하고, 각각의 장치 다이(10)로부터 부분적으로 오프셋된 두 개의 장치 다이(10)와 두 개의 장치 다이(20)가 존재한다. 각각의 장치 다이(10)는 각각의 하부 장치 다이(20)의 일부분과 중첩되는 제1 부분과, 각각의 하부 장치 다이(20)로부터 오프셋된 제2 부분을 갖는다. 관통 비아(14)는 장치 다이(20) 각각의 금속 패드(24) 바로 위에 형성된다.
도 10은 일부 실시예에 따른 패키지(40)를 예증하고, 4개의 장치 다이(20)(20-3과 20-4를 포함함)와 하나의 장치 다이(10)가 존재한다. 4개의 장치 다이(20)는 두 개의 상위 레벨 장치 다이(20-4)와, 상기 상위 레벨 장치 다이(20-4) 아래에 배치된 2개의 하위 레벨 장치 다이(20-3)를 포함한다. 상위 레벨 장치 다이(20-4) 각각은, 각각의 하부의 하위 레벨 장치 다이(20-3)의 일부분과 중첩된 제1 부분과, 각각의 하부의 하위 레벨 장치 다이(20-3)로부터 오프셋된 제2 부분을 갖는다. 4개의 장치 다이(20)는 제1 캡슐화 프로세스에서 제1 캡슐화 물질(30A) 내에 캡슐화된다.
장치 다이(10)는 상위 레벨 장치 다이(20-4) 위에 있고, 제2 캡슐화 프로세스에서 제2 캡슐화 물질(30B) 내에 캡슐화된다. 장치 다이(10)는 상위 레벨 장치 다이(20-4) 모두로부터 부분적으로 오프셋된다. 예를 들면, 장치 다이(10)는 상위 레벨 장치 다이(20-4)의 부분과 중첩되는 제1 부분과, 상위 레벨 장치 다이(20-4) 사이의 갭에 중첩되는 제2 부분을 갖는다.
캡슐화 물질(30A과 30B)은 서로 동일하거나 서로 상이할 수 있다. 관통 비아(14A)는 하위 레벨 장치 다이(20-3)의 금속 패드(24A) 바로 위에 형성된다. 관통 비아(14B) 중 일부는 상위 레벨 장치 다이(20-4)의 금속 패드(24B) 바로 위에 형성된다. 캡슐화 물질들(30A와 30B)의 계면은, 캡슐화 물질(30A)의 상단면 상에서 수행되는 CMP에 기인해서 서로 구별가능할 수 있으며, 이 CMP는 캡슐화 물질(30A) 내의 구형 필러(sphere-shaped filler)(58)의 일부분이 평면형(구형이 아님) 상단면을 갖도록 그라인딩되게 한다. 반면에, 캡슐화 물질(30B) 내에 있고, 캡슐화 물질(30A)과 접촉하는 구형 필러(60)는 둥근(rounded) 형상을 가진채로 유지된다. 더 나아가, 관통 비아(14A와 14B)의 형성 프로세스의 특성 때문에, 관통 비아(14A와 14B) 각각은 각각의 하단 폭보다 큰 상단 폭을 가질 수 있다. 관통 비아(14B)로부터 각각의 하부 관통 비아(14A)로의 전이는 또한 비연속성을 보일 것이고, 관통 비아(14A)의 상단 폭이 각각의 상부 관통 비아(14B)의 하단 폭보다 클 수 있다.
도 9와 10에서, 상위 레벨 다이(들)의 하위 레벨 다이로부터의 부분적 오프셋은, 금속 패드와 관통 비아를 형성하기 위해 사용될 수 있는 하위 레벨 다이(20-3)의 표면적의 이로운 증가를 초래한다. 반면에, 하위 레벨 다이(20-3)가 패키지(40)의 대부분의 평면적을 점유하므로, 패키지(40)의 왜곡(warpage)은 심하지 않다.
본 발명 개시의 실시예는 일부 이로운 피처를 가진다. 하위 레벨 다이의 금속 패드 바로 위에 관통 비아를 형성함으로써, 패키지 기판이 사용되지 않고, 결과적인 패키지는 얇다. DAF를 사용하여 논리 다이와 메모리 다이를 열 디커플링(thermal decoupling)하는 것은, 논리 다이에서 생성된 열에 의해 야기된 성능 저하로부터 메모리 다이를 보호한다. 패키지의 평면적이 최소화된다. 상위 레벨 다이와 하위 레벨 다이는 동일한 캡슐화 프로세스에 의해 캡슐화될 수 있고, 따라서, 패키지의 비용 및 왜곡이 감소된다.
본 발명 개시의 일부 실시예에 따라, 방법은 제1 장치 다이의 제1 전도성 패드로부터 관통 비아를 형성하는 것을 포함한다. 제1 전도성 패드는 제1 장치 다이의 상단면에 있다. 제2 전도성 다이는 제1 장치 다이의 상단면에 부착된다. 제2 장치 다이는 표면 전도성 피처(feature)를 갖는다. 제2 전도성 다이와 관통 비아는 캡슐화 물질(encapsulating material) 내에 캡슐화된다. 캡슐화 물질은 관통 비아와 표면 전도성 피처를 노출시키도록 평탄화된다. 재배선 라인이, 관통 비아와 표면 전도성 피처 위에 형성되고 이들에 전기적으로 연결된다.
본 발명 개시의 일부 실시예에 따라, 방법은 제1 장치 다이의 제1 전도성 패드 상에 제1 관통 비아를 형성하는 단계, 제2 다이의 제2 전도성 패드 상에 제2 관통 비아를 형성하는 단계, 캐리어 위에 제1 장치 다이와 제2 장치 다이를 배치하는 단계와, 제1 장치 다이의 상단면과 제2 장치 다이의 상단면에 제3 장치 다이를 부착시키는 단계를 포함한다. 본 방법은 또한, 제3 장치, 제1 관통 비아, 및 제2 관통 비아를 캡슐화 물질에서 캡슐화시키는 단계, 제1 관통 비아, 제2 관통 비아, 및 제3 장치 다이의 표면 전도성 피처를 노출시키도록 캡슐화 물질을 평탄화하는 단계, 및 제1 관통 비아, 제2 관통 비아, 및 제3 장치 다이 위에서 이것들에 전기적으로 연결되는 재배선 라인을 형성하는 단계를 포함한다.
본 발명 개시의 일부 실시예에 따라, 방법은 제1 장치 다이의 상단면 상에 제1 관통 비아를 형성하는 단계, 제2 장치 다이의 상단면 상에 제2 관통 비아를 형성하는 단계, 캐리어 위에 제1 장치 다이와 제2 장치 다이를 배치하는 단계와, 제1 장치 다이의 상단면과 제2 장치 다이의 상단면에 제3 장치 다이를 부착시키는 단계를 포함한다. 제3 장치 다이는 제1 관통 비아와 제2 관통 비아 사이에 있다. 제1 장치 다이의 전면과 제2 장치 다이의 전면은 제3 장치 다이의 후면을 향한다. 본 방법은 동일한 캡슐화 프로세스에서, 제1 장치 다이, 제2 장치 다이, 제3 장치 다이, 제1 관통 비아, 및 제2 관통 비아를 캡슐화 물질 내에 캡슐화하는 단계를 더 포함한다. 캡슐화 물질은, 제3 장치 다이의 표면 전도성 피처, 제2 관통 비아, 및 제1 관통 비아를 노출시키도록 평탄화된다. 재배선 라인은, 제3 장치 다이의 표면 전도성 피처, 제2 관통 비아, 및 제1 관통 비아 위에 형성되고 이것들에 전기적으로 연결된다.
전술된 설명은, 당업자가 본 발명 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스와 구조체를 설계하거나 수정하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 당업자는, 이러한 등가의 구성이 본 발명 개시의 정신과 범위를 이탈하지 않고, 자신이 본 발명 개시의 정신과 범위를 이탈하지 않으면서 본 명세서의 다양한 변화, 대체, 및 교체를 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 방법에 있어서,
    제1 장치 다이의 제1 전도성 패드로부터 관통 비아를 형성하는 단계로서, 상기 제1 전도성 패드는 상기 제1 장치 다이의 상단면에 있는 것인, 상기 형성 단계;
    제2 장치 다이를 상기 제1 장치 다이의 상단면에 부착하는 단계로서, 상기 제2 장치 다이는 표면 전도성 피처(feature)를 포함하는 것인, 상기 부착 단계;
    상기 제2 장치 다이와 상기 관통 비아를 캡슐화 물질 내에 캡슐화하는 단계;
    상기 관통 비아와 상기 표면 전도성 피처를 노출시키도록 상기 캡슐화 물질을 평탄화하는 단계; 및
    상기 관통 비아와 상기 표면 전도성 피처 위에서 이들에 전기적으로 연결되는 재배선 라인을 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 캡슐화 물질은 상기 제1 장치 다이의 각각의 에지(edge)에 정렬된 에지를 갖는 것인, 방법.
  3. 제1항에 있어서, 상기 캡슐화 물질은 상기 제1 장치 다이의 각각의 에지를 넘어서 확장하며, 상기 캡슐화 물질의 하단면은 상기 제1 장치 다이의 하단면과 공면(coplanar)인 것인, 방법.
  4. 제1항에 있어서, 상기 제2 장치 다이는 상기 제1 장치 다이의 일부분에 중첩되는 제1 부분과, 상기 캡슐화 물질의 일부분에 중첩되는 제2 부분을 포함하는 것인, 방법.
  5. 제4항에 있어서, 상기 제1 장치 다이와 공면인 제3 장치 다이를 더 포함하고, 상기 제2 장치 다이는 상기 제3 장치 다이의 일부분과 중첩되는 제3 부분을 더 포함하는 것인, 방법.
  6. 제5항에 있어서, 상기 제1 장치 다이는 제1 하부 부분과, 상기 제1 하부 부분 위의 제1 상부 부분을 포함하며, 상기 제1 하부 부분은 제1 능동 장치를 포함하고, 상기 제1 상부 부분은 제1 라우팅층을 포함하고, 상기 제2 장치 다이는 제2 하부 부분과, 상기 제2 하부 부분 위의 제2 상부 부분을 포함하며, 상기 제2 하부 부분은 능동 장치를 포함하고, 상기 제2 상부 부분은 제2 라우팅층을 포함하고, 상기 제1 하부 부분은 상기 제2 하부 부분과 동일하며, 상기 제1 상부 부분은 상기 제2 상부 부분과는 상이한 것인, 방법.
  7. 제4항에 있어서, 상기 제1 장치 다이는 상기 캡슐화 물질 내에 캡슐화되고, 상기 제1 장치 다이와 상기 제2 장치 다이는 동일한 캡슐화 프로세스에서 캡슐화되는 것인, 방법.
  8. 제1항에 있어서, 상기 제2 장치 다이의 표면 전도성 피처는 금속 필라(pillar) 또는 금속 패드인 것인, 방법.
  9. 방법에 있어서,
    제1 장치 다이의 제1 전도성 패드 상에 제1 관통 비아를 형성하는 단계;
    제2 장치 다이의 제2 전도성 패드 상에 제2 관통 비아를 형성하는 단계;
    상기 제1 장치 다이 및 상기 제2 장치 다이를 캐리어 위에 배치하는 단계;
    제3 장치 다이를, 상기 제1 장치 다이의 상단면 및 상기 제2 장치 다이의 상단면에 부착하는 단계;
    상기 제3 장치 다이, 상기 제1 관통 비아, 및 상기 제2 관통 비아를 캡슐화 물질 내에 캡슐화는 단계;
    상기 제3 장치 다이의 표면 피처, 상기 제2 관통 비아, 및 상기 제1 관통 비아를 노출시키도록 상기 캡슐화 물질을 평탄화하는 단계; 및
    상기 제1 관통 비아, 상기 제2 관통 비아, 및 상기 제3 장치 다이 위에서 이들에 전기적으로 연결되는 재배선 라인을 형성하는 단계
    를 포함하는, 방법.
  10. 방법에 있어서,
    제1 장치 다이의 상단면 상에 제1 관통 비아를 형성하는 단계;
    제2 장치 다이의 상단면 상에 제2 관통 비아를 형성하는 단계;
    캐리어 위에 제1 장치 다이 및 제2 장치 다이를 배치하는 단계;
    제3 장치 다이를 상기 제1 장치 다이의 상단면과 상기 제2 장치 다이의 상단면에 부착하는 단계로서, 상기 제3 장치 다이는 상기 제1 관통 비아와 상기 제2 관통 비아 사이에 있고, 상기 제1 장치 다이의 전면과 상기 제2 장치 다이의 전면은 상기 제3 장치 다이의 후면을 향하는 것인, 상기 부착 단계;
    동일한 캡슐화 프로세스에서, 상기 제1 장치 다이, 상기 제2 장치 다이, 상기 제3 장치 다이, 상기 제1 관통 비아, 및 상기 제2 관통 비아를 캡슐화 물질 내에 캡슐화하는 단계;
    상기 제3 장치 다이의 표면 전도성 피처, 상기 제2 관통 비아, 및 상기 제1 관통 비아를 노출시키도록 상기 캡슐화 물질을 평탄화하는 단계; 및
    상기 제3 장치 다이의 표면 전도성 피처, 상기 제2 관통 비아, 및 상기 제1 관통 비아 위에서 이들에 전기적으로 연결되는 재배선 라인을 형성하는 단계
    를 포함하는, 방법.
KR1020160048827A 2015-09-21 2016-04-21 집적 팬아웃 패키지 및 그 제조 방법 KR101892801B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562221443P 2015-09-21 2015-09-21
US62/221,443 2015-09-21
US15/004,240 US10049953B2 (en) 2015-09-21 2016-01-22 Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
US15/004,240 2016-01-22

Publications (2)

Publication Number Publication Date
KR20170034758A true KR20170034758A (ko) 2017-03-29
KR101892801B1 KR101892801B1 (ko) 2018-08-28

Family

ID=58224745

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160048827A KR101892801B1 (ko) 2015-09-21 2016-04-21 집적 팬아웃 패키지 및 그 제조 방법

Country Status (5)

Country Link
US (5) US10049953B2 (ko)
KR (1) KR101892801B1 (ko)
CN (1) CN106548948B (ko)
DE (1) DE102016101685B4 (ko)
TW (1) TWI616956B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190131453A (ko) * 2018-05-16 2019-11-26 주식회사 네패스 패키지 유닛 및 멀티 스택 패키지

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104835808A (zh) * 2015-03-16 2015-08-12 苏州晶方半导体科技股份有限公司 芯片封装方法及芯片封装结构
US10049953B2 (en) 2015-09-21 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
US9917072B2 (en) * 2015-09-21 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated stacked package with a fan-out redistribution layer (RDL) and a same encapsulating process
CN108028233B (zh) * 2015-09-23 2023-02-24 英特尔公司 用于实现多芯片倒装芯片封装的衬底、组件和技术
CN107301981B (zh) * 2016-04-15 2020-07-10 台湾积体电路制造股份有限公司 集成的扇出型封装件以及制造方法
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US9825007B1 (en) 2016-07-13 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
US11469215B2 (en) * 2016-07-13 2022-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
US20190229093A1 (en) * 2016-10-01 2019-07-25 Intel Corporation Electronic device package
US20180233484A1 (en) * 2017-02-14 2018-08-16 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
US10943869B2 (en) 2017-06-09 2021-03-09 Apple Inc. High density interconnection using fanout interposer chiplet
US10217720B2 (en) * 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10872864B2 (en) 2017-06-30 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
DE102018108924A1 (de) 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiter-Package und Verfahren
DE112017008340T5 (de) 2017-12-30 2020-09-10 Intel Corporation Ultradünne hochdichte halbleiter-packages
US10742217B2 (en) 2018-04-12 2020-08-11 Apple Inc. Systems and methods for implementing a scalable system
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US20200020634A1 (en) * 2018-07-16 2020-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package and method of manufacturing the same
KR102160035B1 (ko) * 2018-11-06 2020-09-25 삼성전자주식회사 반도체 패키지
US10867929B2 (en) 2018-12-05 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11088079B2 (en) * 2019-06-27 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure having line connected via portions
US11211371B2 (en) * 2019-10-18 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
US11205607B2 (en) * 2020-01-09 2021-12-21 Nanya Technology Corporation Semiconductor structure and method of manufacturing thereof
US11227814B2 (en) * 2020-03-16 2022-01-18 Nanya Technology Corporation Three-dimensional semiconductor package with partially overlapping chips and manufacturing method thereof
CN113725095B (zh) * 2020-03-27 2024-05-24 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
US11410932B2 (en) * 2020-03-30 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11424235B2 (en) 2020-07-09 2022-08-23 International Business Machines Corporation Interposer-less multi-chip module
WO2022037754A1 (en) * 2020-08-17 2022-02-24 Huawei Technologies Co., Ltd. A method for manufacturing a die assembly
US11521907B2 (en) * 2020-10-14 2022-12-06 Infineon Technologies Ag Hybrid embedded package
US11908838B2 (en) * 2021-08-26 2024-02-20 Taiwan Semiconductor Manufacturing Company Limited Three-dimensional device structure including embedded integrated passive device and methods of making the same
US11973058B2 (en) 2021-11-25 2024-04-30 International Business Machines Corporation Multiple die assembly

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090074508A (ko) * 2008-01-02 2009-07-07 주식회사 하이닉스반도체 적층 웨이퍼 레벨 패키지
US20110068427A1 (en) * 2009-09-18 2011-03-24 Amkor Techonology Korea, Inc. Stackable wafer level package and fabricating method thereof
KR20130077033A (ko) * 2011-12-29 2013-07-09 주식회사 네패스 반도체 패키지 및 그 제조 방법
US20130343022A1 (en) * 2012-06-25 2013-12-26 Chuan Hu Single layer low cost wafer level packaging for sff sip

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6348728B1 (en) * 2000-01-28 2002-02-19 Fujitsu Limited Semiconductor device having a plurality of semiconductor elements interconnected by a redistribution layer
JP3772066B2 (ja) * 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
JP2002076252A (ja) * 2000-08-31 2002-03-15 Nec Kyushu Ltd 半導体装置
US6610560B2 (en) 2001-05-11 2003-08-26 Siliconware Precision Industries Co., Ltd. Chip-on-chip based multi-chip module with molded underfill and method of fabricating the same
EP1401020A4 (en) * 2001-06-07 2007-12-19 Renesas Tech Corp SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME
DE102004049356B4 (de) 2004-10-08 2006-06-29 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
US8110899B2 (en) * 2006-12-20 2012-02-07 Intel Corporation Method for incorporating existing silicon die into 3D integrated stack
US20080164605A1 (en) * 2007-01-08 2008-07-10 United Microelectronics Corp. Multi-chip package
TWI327365B (en) 2007-01-19 2010-07-11 Chipmos Technologies Inc Zigzag-stacked chip package structure
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
CN101452860B (zh) * 2007-12-07 2011-11-30 矽品精密工业股份有限公司 多芯片堆叠结构及其制法
US20100193930A1 (en) 2009-02-02 2010-08-05 Samsung Electronics Co., Ltd. Multi-chip semiconductor devices having conductive vias and methods of forming the same
KR20100134354A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 패키지, 스택 모듈, 카드 및 전자 시스템
US8138014B2 (en) * 2010-01-29 2012-03-20 Stats Chippac, Ltd. Method of forming thin profile WLCSP with vertical interconnect over package footprint
US9985150B2 (en) 2010-04-07 2018-05-29 Shimadzu Corporation Radiation detector and method of manufacturing the same
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8354297B2 (en) 2010-09-03 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming different height conductive pillars to electrically interconnect stacked laterally offset semiconductor die
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
GB2485830A (en) 2010-11-26 2012-05-30 Cambridge Silicon Radio Ltd Stacked multi-chip package using encapsulated electroplated pillar conductors; also able to include MEMS elements
US8273604B2 (en) * 2011-02-22 2012-09-25 STAT ChipPAC, Ltd. Semiconductor device and method of forming WLCSP structure using protruded MLP
JP2012230981A (ja) * 2011-04-26 2012-11-22 Elpida Memory Inc 半導体装置及びその製造方法
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US20130040423A1 (en) 2011-08-10 2013-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Multi-Chip Wafer Level Packaging
TWI481001B (zh) * 2011-09-09 2015-04-11 Dawning Leading Technology Inc 晶片封裝結構及其製造方法
US9190391B2 (en) 2011-10-26 2015-11-17 Maxim Integrated Products, Inc. Three-dimensional chip-to-wafer integration
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
CN103296009B (zh) * 2012-02-22 2016-02-03 华进半导体封装先导技术研发中心有限公司 带有ebg的屏蔽结构、3d封装结构及其制备方法
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8872326B2 (en) * 2012-08-29 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional (3D) fan-out packaging mechanisms
US8975726B2 (en) * 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9035461B2 (en) 2013-01-30 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9478485B2 (en) * 2013-06-28 2016-10-25 STATS ChipPAC Pte. Ltd. Semiconductor device and method of stacking semiconductor die on a fan-out WLCSP
CN103579171B (zh) 2013-10-11 2016-03-09 三星半导体(中国)研究开发有限公司 半导体封装件及其制造方法
US9373527B2 (en) 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US9583456B2 (en) * 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) * 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
KR102143653B1 (ko) 2013-12-31 2020-08-11 에스케이하이닉스 주식회사 전자기 간섭 차폐부를 갖는 반도체 패키지 및 제조방법
KR102247916B1 (ko) 2014-01-16 2021-05-04 삼성전자주식회사 계단식 적층 구조를 갖는 반도체 패키지
US9396300B2 (en) 2014-01-16 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices, packaged semiconductor devices, and design methods thereof
US9196586B2 (en) 2014-02-13 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including an embedded surface mount device and method of forming the same
US9318452B2 (en) * 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9601463B2 (en) * 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
US9666520B2 (en) 2014-04-30 2017-05-30 Taiwan Semiconductor Manufactuing Company, Ltd. 3D stacked-chip package
JP2015216263A (ja) * 2014-05-12 2015-12-03 マイクロン テクノロジー， インク． 半導体装置
US9496196B2 (en) * 2014-08-15 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of manufacture thereof
KR101640076B1 (ko) * 2014-11-05 2016-07-15 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨의 칩 적층형 패키지 및 이의 제조 방법
US9799628B2 (en) 2015-03-31 2017-10-24 Qualcomm Incorporated Stacked package configurations and methods of making the same
US10049953B2 (en) * 2015-09-21 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
US9917072B2 (en) 2015-09-21 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated stacked package with a fan-out redistribution layer (RDL) and a same encapsulating process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090074508A (ko) * 2008-01-02 2009-07-07 주식회사 하이닉스반도체 적층 웨이퍼 레벨 패키지
US20110068427A1 (en) * 2009-09-18 2011-03-24 Amkor Techonology Korea, Inc. Stackable wafer level package and fabricating method thereof
KR20130077033A (ko) * 2011-12-29 2013-07-09 주식회사 네패스 반도체 패키지 및 그 제조 방법
US20130343022A1 (en) * 2012-06-25 2013-12-26 Chuan Hu Single layer low cost wafer level packaging for sff sip

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190131453A (ko) * 2018-05-16 2019-11-26 주식회사 네패스 패키지 유닛 및 멀티 스택 패키지

Also Published As

Publication number Publication date
US20170084555A1 (en) 2017-03-23
KR101892801B1 (ko) 2018-08-28
US12080615B2 (en) 2024-09-03
US20240363463A1 (en) 2024-10-31
US20180342435A1 (en) 2018-11-29
TW201721771A (zh) 2017-06-16
US20230123427A1 (en) 2023-04-20
DE102016101685A1 (de) 2017-03-23
US10269674B2 (en) 2019-04-23
TWI616956B (zh) 2018-03-01
US10049953B2 (en) 2018-08-14
US20190244871A1 (en) 2019-08-08
CN106548948B (zh) 2020-01-14
US11532529B2 (en) 2022-12-20
CN106548948A (zh) 2017-03-29
DE102016101685B4 (de) 2021-10-14

Similar Documents

Publication Publication Date Title
KR101892801B1 (ko) 집적 팬아웃 패키지 및 그 제조 방법
US11532594B2 (en) Integrated fan-out package and the methods of manufacturing
US11469218B2 (en) Devices employing thermal and mechanical enhanced layers and methods of forming same
US11824040B2 (en) Package component, electronic device and manufacturing method thereof
US11018088B2 (en) Dummy features in redistribution layers (RDLS) and methods of forming same
CN110970407B (zh) 集成电路封装件和方法
US11177142B2 (en) Method for dicing integrated fan-out packages without seal rings
US10867897B2 (en) PoP device
US9496196B2 (en) Packages and methods of manufacture thereof
US10163701B2 (en) Multi-stack package-on-package structures
US11195817B2 (en) Semiconductor package and manufacturing method thereof
US11848234B2 (en) Semiconductor package and method comprising formation of redistribution structure and interconnecting die
CN107301981B (zh) 集成的扇出型封装件以及制造方法
US12142597B2 (en) Integrated fan-out package and the methods of manufacturing
US20230335536A1 (en) Semiconductor Packages and Methods of Forming the Same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant