Nothing Special   »   [go: up one dir, main page]

JP2018045750A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2018045750A
JP2018045750A JP2016181994A JP2016181994A JP2018045750A JP 2018045750 A JP2018045750 A JP 2018045750A JP 2016181994 A JP2016181994 A JP 2016181994A JP 2016181994 A JP2016181994 A JP 2016181994A JP 2018045750 A JP2018045750 A JP 2018045750A
Authority
JP
Japan
Prior art keywords
circuit
voltage
selection
wiring
driver
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016181994A
Other languages
English (en)
Inventor
サナド サレフ ケレデ ブシュナク
Sanad Saleh Khaireddeen Bushnaq
サナド サレフ ケレデ ブシュナク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2016181994A priority Critical patent/JP2018045750A/ja
Priority to US15/447,116 priority patent/US10325656B2/en
Publication of JP2018045750A publication Critical patent/JP2018045750A/ja
Priority to US16/397,009 priority patent/US10580494B2/en
Priority to US16/749,710 priority patent/US10714182B2/en
Priority to US16/901,632 priority patent/US10937500B2/en
Priority to US17/158,321 priority patent/US11145371B2/en
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】チップ面積の増加を抑制する。
【解決手段】実施形態に係る半導体記憶装置は、直列接続された第１乃至第４メモリセルＭＴを含むメモリストリング１６と、第１乃至第４メモリセルＭＴのゲートにそれぞれ接続された第１乃至第４ワード線ＷＬと、第１電圧を発生する電圧発生回路２２と、第１電圧を第１及び第２配線の１つに出力可能な第１回路３４Ａと、第１及び第２配線と第１及び第２ワード線ＷＬとをそれぞれ接続可能な第２回路３２Ｃ０と、第１及び第２配線と前記第３及び第４ワード線ＷＬとをそれぞれ接続可能な第３回路３３Ｃ０とを含む。
【選択図】図６

Description

実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特許第５８６６０３２号公報
チップ面積の増加を抑制できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、直列接続された第１乃至第４メモリセルを含むメモリストリングと、第１乃至第４メモリセルのゲートにそれぞれ接続された第１乃至第４ワード線と、第１電圧を発生させる電圧発生回路と、第１電圧を第１及び第２配線の１つに出力可能な第１回路と、第１及び第２配線と第１及び第２ワード線ＷＬとをそれぞれ接続可能な第２回路と、第１及び第２配線と前記第３及び第４ワード線とをそれぞれ接続可能な第３回路とを含む。
図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置が備えるプレーンのブロック図である。 図３は、第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路図である。 図４は、第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの断面図である。 図５は、第１実施形態に係る半導体記憶装置が備えるロウデコーダの回路図である。 図６は、第１実施形態に係る半導体記憶装置が備えるＷＬ選択回路のブロック図である。 図７は、第１実施形態に係る半導体記憶装置が備えるゾーン選択回路、チャンク選択回路、下層ＷＬ選択回路、及び上層ＷＬ選択回路のブロック図である。 図８は、第１実施形態に係る半導体記憶装置が備えるゾーン選択部、チャンク選択部、下層ＷＬ選択部、及び上層ＷＬ選択部のブロック図である。 図９は、第１実施形態に係る半導体記憶装置が備えるスイッチ回路４０の回路図である。 図１０は、第１実施形態に係る半導体記憶装置が備えるスイッチ回路４１Ａの回路図である。 図１１は、第１実施形態に係る半導体記憶装置が備えるスイッチ回路４２Ａ及び４３Ａの回路図である。 図１２は、第１実施形態に係る半導体記憶装置が備えるスイッチ回路４４Ａの回路図である。 図１３は、第１実施形態に係る半導体記憶装置が備えるスイッチ回路４５Ａの回路図である。 図１４は、第１実施形態に係る半導体記憶装置が備えるＳＧ選択回路のブロック図である。 図１５は、第１実施形態に係る半導体記憶装置における選択ワード線とゾーンの割り当ての関係を示す図である。 図１６は、第２実施形態に係る半導体記憶装置が備えるロウドライバ制御回路及びロウドライバのブロック図である。 図１７は、第２実施形態に係る半導体記憶装置が備える選択ドライバのブロック図である。 図１８は、第２実施形態に係る半導体記憶装置が備える専用ドライバ［Ｎ＿Ｄ］の回路図である。 図１９は、第２実施形態に係る半導体記憶装置が備える専用ドライバ［Ｎ＋１＿Ｄ］の回路図である。 図２０は、第２実施形態に係る半導体記憶装置が備える専用ドライバ［Ｎ＋３＿Ｄ］の回路図である。 図２１は、第２実施形態に係る半導体記憶装置が備えるＣＧ選択回路の回路図である。 図２２は、第２実施形態に係る半導体記憶装置における専用ドライバと、レベルシフタと、配線ＣＧとの関係を示すテーブルである。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 半導体記憶装置の全体構成について
まず、半導体記憶装置の全体構成について、図１を用いて説明する。なお、図１の例では、説明を簡略化するため、各ブロック間を接続する配線（バス）の一部を示している。
図１は、半導体記憶装置のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、大まかにはコア部１０及び周辺回路部２０を含む。
コア部１０は、例えば２つのプレーンＰＬＮ０及びＰＬＮ１を含む。プレーンＰＬＮ（ＰＬＮ０及びＰＬＮ１）は、メモリセルトランジスタへのデータの書き込み、及びメモリセルトランジスタからのデータの読み出しを行うユニットである。プレーンＰＬＮ０及びＰＬＮ１は、互いに独立して動作可能であり、また同時に動作することも可能である。なお、プレーンＰＬＮは２つに限定されない。プレーンＰＬＮは１つでも良く、３つ以上でも良い。本実施形態では、コア部１０が２つのプレーンＰＬＮを備え、且つ２つのプレーンＰＬＮが同じ構成である場合について説明する。以下、特にプレーンＰＬＮ０とプレーンＰＬＮ１を特に区別しない場合は、単に「プレーンＰＬＮ」と呼ぶ。
各プレーンＰＬＮは、メモリセルアレイ１１、第１ロウ選択回路１２Ａ、第２ロウ選択回路１２Ｂ、及びセンスアンプ１７を含む。なお、プレーンＰＬＮ０及びＰＬＮ１に共通する１つのセンスアンプ１７が設けられても良い。
メモリセルアレイ１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックを含む。メモリセルアレイ１１の詳細については後述する。
第１ロウ選択回路１２Ａは、例えば書き込み、読み出し、及び消去動作の際、アドレス情報ＡＤＤ（例えばプレーンアドレス、チャンクアドレス、ブロックアドレス、あるいはページアドレス等）をデコードして、対象となるロウ方向の配線（後述するワード線及び選択ゲート線）を選択する。第２ロウ選択回路１２Ｂも同様の構成をしており、対象となるメモリセルアレイ内のブロックが異なる。
なお、ページアドレスの構成については、例えば、“不揮発性半導体記憶装置及びその制御方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF)”という２０１３年３月４日に出願された米国特許出願１３／７８４，７５３号に記載されている。本特許出願は、その全体が本願明細書において参照により援用されている。
センスアンプ１７は、アドレス情報ＡＤＤ（例えばカラムアドレス情報）に基づき、読み出し時にはメモリセルトランジスタからビット線に読み出されたデータをセンスする。書き込み時には、書き込みデータをメモリセルトランジスタに転送する。
周辺回路部２０は、制御回路２１、電圧発生回路２２、ロウドライバ制御回路２３、ロウドライバ２４、ＰＬＮ０制御回路２５Ａ、及びＰＬＮ１制御回路２５Ｂを含む。
ロウドライバ２４は、ロウドライバ制御回路２３から送信される制御信号ＳＣＤに基づいて、電圧発生回路２２から印加された電圧を、各プレーンＰＬＮの第１ロウ選択回路１２Ａ及び第２ロウ選択回路１２Ｂにそれぞれ供給する。以下、第１ロウ選択回路１２Ａ及び第２ロウ選択回路１２Ｂを特に区別しない場合は、単に「ロウ選択回路１２」と呼ぶ。
ロウドライバ２４は、ＣＧドライバ５０、ＣＧＵドライバ５１、ＵＣＧドライバ５２、ＳＧＤ＿ＳＥＬドライバ５３、ＳＧＤ＿ＵＳＥＬドライバ５４、ＳＧＳ＿ＳＥＬドライバ５５、ＳＧＳ＿ＵＳＥＬドライバ５６、及びＵＳＧドライバ５７を含む。
ＣＧドライバ５０は、１２本の配線ＣＧ（ＣＧ＜１１：０＞）を介して、各ロウ選択回路１２に接続されている。ＣＧドライバ５０は、例えば書き込み及び読み出し動作において、選択ブロック内の選択ワード線を含む複数のワード線（本実施形態では１２本のワード線）に印加する電圧を供給する。なお、ＣＧドライバ５０と各ロウ選択回路１２とを接続する配線ＣＧの本数は任意である。
ＣＧドライバ５０が電圧を供給する複数のワード線について説明する。例えば、書き込み動作時、ワード線ＷＬｉ（ｉは０以上の整数）を選択した場合、非選択ワード線ＷＬ（ｉ−４〜ｉ＋４）程度に対応するメモリセルトランジスタでは、高電圧のプログラム電圧ＶＰＧＭを印加された選択ワード線ＷＬｉとの干渉により、誤書き込みを生じる可能性が、他の非選択ワード線ＷＬに接続されたメモリセルトランジスタよりも高くなる。このため、ＣＧドライバ５０は、ワード線ＷＬ（ｉ−４〜ｉ＋４）を含む複数（例えば１２本）のワード線ＷＬに最適な電圧を印加する。また、読み出し動作時も同様に、ＣＧドライバ５０は、ワード線ＷＬ（ｉ−４〜ｉ＋４）を含む複数（例えば１２本）のワード線ＷＬに最適な電圧を印加する。なお、選択ワード線ＷＬｉを限定しない場合は、単に「選択ワード線ＷＬ」と表記する。
より具体的には、例えば、書き込み動作時に、ＣＧドライバ５０は、選択ワード線ＷＬｉに電圧ＶＰＧＭを印加し、非選択ワード線ＷＬ（ｉ＋１）に電圧ＶＰＡＳＳ１を印加し、非選択ワード線ＷＬ（ｉ−１）に電圧ＶＰＡＳＳ２を印加し、非選択ワード線ＷＬ（ｉ＋２）、ＷＬ（ｉ＋３）、ＷＬ（ｉ−２）、及びＷＬ（ｉ−３）に電圧ＶＰＡＳＳ３を印加し、非選択ワード線ＷＬ（ｉ＋４）、ＷＬ（ｉ＋５）、並びにＷＬ（ｉ−４）〜ＷＬ（ｉ−６）に電圧ＶＰＡＳＳを印加しても良い。
電圧ＶＰＧＭは、選択ページ（メモリセルトランジスタ）に書き込みを行う際に選択ワード線ＷＬに印加される高電圧である。電圧ＶＰＡＳＳ、並びにＶＰＡＳＳ１〜ＶＰＡＳＳ３は、メモリセルトランジスタの閾値電圧によらず、メモリセルトランジスタをオン状態にする電圧である。電圧ＶＰＧＭと、電圧ＶＰＡＳＳ、並びにＶＰＡＳＳ１〜ＶＰＡＳＳ３とは、ＶＰＧＭ＞（ＶＰＡＳＳ、あるいはＶＰＡＳＳ１〜ＶＰＡＳＳ３）の関係にある。なお、電圧ＶＰＡＳＳ、並びにＶＰＡＳＳ１〜ＶＰＡＳＳ３は同じ電圧でも良く、異なっていても良い。更に、各非選択ワード線ＷＬに印加される電圧の組み合わせは任意である。
ＣＧＵドライバ５１は、配線ＣＧＵ（Ｄ）及びＣＧＵ（Ｓ）を介して、各ロウ選択回路１２に接続されている。ＣＧＵドライバ５１は、例えば書き込み及び読み出し動作において、ＣＧドライバ５０から電圧を供給されない選択ブロック内の非選択ワード線ＷＬに印加する電圧を供給する。本実施形態では、配線ＣＧＵ（Ｄ）が選択ワード線ＷＬの上層に位置する非選択ワード線ＷＬに対応し、配線ＣＧＵ（Ｓ）が選択ワード線ＷＬの下層に位置する非選択ワード線ＷＬに対応する。なお、配線ＣＧＵ（Ｄ）及び配線ＣＧＵ（Ｄ）の電圧は、同じでも良い。以下、配線ＣＧＵ（Ｄ）及びＣＧＵ（Ｓ）を特に区別しない場合は、単に「配線ＣＧＵ（Ｄ／Ｓ）」と呼ぶ。なお、配線ＣＧＵの本数は任意であり、１本でも３本以上でも良い。
ＵＣＧドライバ５２は、配線ＵＣＧを介して、各ロウ選択回路１２に接続されている。ＵＣＧドライバ５２は、例えば書き込み及び読み出し動作において、非選択ブロック内のワード線ＷＬに印加する電圧を供給する。なお、配線ＵＣＧの本数は任意であり、複数の配線ＵＣＧに異なる電圧が印加されても良い。
ＳＧＤ＿ＳＥＬドライバ５３は、配線ＳＧＤ＿ＳＥＬを介して、各ロウ選択回路１２に接続されている。ＳＧＤ＿ＳＥＬドライバ５３は、例えば書き込み及び読み出し動作において、後述する選択ブロック内の選択ゲート線ＳＧＤに印加する電圧を供給する。
ＳＧＤ＿ＵＳＥＬドライバ５４は、配線ＳＧＤ＿ＵＳＥＬを介して、各ロウ選択回路１２に接続されている。ＳＧＤ＿ＵＳＥＬドライバ５４は、例えば書き込み及び読み出し動作において、後述する選択ブロック内の非選択ゲート線ＳＧＤに印加する電圧を供給する。
ＳＧＳ＿ＳＥＬドライバ５５は、配線ＳＧＳ＿ＳＥＬを介して、各ロウ選択回路１２に接続されている。ＳＧＳ＿ＳＥＬドライバ５５は、例えば書き込み及び読み出し動作において、後述する選択ブロック内の選択ゲート線ＳＧＳに印加する電圧を供給する。
ＳＧＳ＿ＵＳＥＬドライバ５６は、配線ＳＧＳ＿ＵＳＥＬを介して、各ロウ選択回路１２に接続されている。ＳＧＳ＿ＵＳＥＬドライバ５６は、例えば書き込み及び読み出し動作において、後述する選択ブロック内の非選択ゲート線ＳＧＳに印加する電圧を供給する。
ＵＳＧドライバ５７は、配線ＵＳＧを介して、各ロウ選択回路１２に接続されている。ＵＳＧドライバ５７は、例えば書き込み及び読み出し動作において、後述する非選択ブロック内の選択ゲート線ＳＧＤ及びＳＧＳに印加する電圧を供給する。
ロウドライバ制御回路２３は、制御回路２１による制御及びアドレス情報ＡＤＤ（例えばページアドレス）に基づいて、ロウドライバ２４及び電圧発生回路２２を制御する。ロウドライバ制御回路２３は、ロウドライバ２４内の各ドライバ５０〜５７に制御信号ＳＣＤを送信し。これらを制御する。より具体的には、ロウドライバ制御回路２３は、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳに印加する電圧と印加するタイミングを制御する。更に、ロウドライバ制御回路２３は、アドレス情報ＡＤＤに基づいて、例えばどの配線ＣＧに、どのような電圧を印加するかを決定する。すなわち、ロウドライバ制御回路２３は、選択ワード線ＷＬに対応する配線ＣＧを決定する。
電圧発生回路２２は、制御回路２１あるいはロウドライバ制御回路２３の制御により、データの書き込み、読み出し、及び消去に必要な電圧を発生する。例えば、電圧発生回路２２は、ロウ方向の配線（ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳ）に必要な電圧を、ロウドライバ２４内の各ドライバ５０〜５７に供給する。
ＰＬＮ０制御回路２５Ａは、制御回路２１による制御及びアドレス情報ＡＤＤ（例えばプレーンアドレス、チャンクアドレス、ブロックアドレス、ページアドレス等）に基づいて、プレーンＰＬＮ０内の各ロウ選択回路１２を制御する。ＰＬＮ０制御回路２５Ａは、第１ロウ制御回路２５Ａ１及び第２ロウ制御回路２５Ａ２を含む。
第１ロウ制御回路２５Ａ１は、プレーンＰＬＮ０の第１ロウ選択回路１２Ａに制御信号Ｓ＿ＳＷを送信して、これを制御する。
第２ロウ制御回路２５Ａ２は、プレーンＰＬＮ０の第２ロウ選択回路１２Ｂに制御信号Ｓ＿ＳＷを送信して、これを制御する。
ＰＬＮ１制御回路２５Ｂは、ＰＬＮ０制御回路２５Ａと同じ構成をしており、プレーンＰＬＮ１内の各ロウ選択回路１２を制御する。ＰＬＮ１制御回路２５Ｂは、第１ロウ制御回路２５Ｂ１及び第２ロウ制御回路２５Ｂ２を含む。
第１ロウ制御回路２５Ｂ１は、プレーンＰＬＮ１の第１ロウ選択回路１２Ａに制御信号Ｓ＿ＳＷを送信して、これを制御する。
第２ロウ制御回路２５Ｂ２は、プレーンＰＬＮ１の第２ロウ選択回路１２Ｂに制御信号Ｓ＿ＳＷを送信して、これを制御する。
制御回路２１は、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。
１．２ プレーンの構成について
次にプレーンＰＬＮの構成について、図２を用いて説明する。図２は、プレーンＰＬＮ０を示しているが、プレーンＰＬＮ１も同じ構成である。なお、図２の例は、１つのブロックＢＬＫに９６本のワード線ＷＬ０〜ＷＬ９５が接続され、ストリングユニットＳＵ０〜ＳＵ３に選択ゲート線ＳＧＤ０〜ＳＧＤ３、並びに選択ゲート線ＳＧＳ０〜ＳＧＳ３がそれぞれ接続される場合を示している。
メモリセルアレイ１１は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタを含む例えば１６個のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ１５）を備えている。各ブロックＢＬＫは、例えば４個のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。なお、メモリセルアレイ１１内のブロックＢＬＫの個数及びストリングユニットＳＵの個数は任意である。ブロックＢＬＫの詳細については後述する。
メモリセルアレイ１１は、ブロックＢＬＫの集合である４個のチャンクＣＮＫ（ＣＮＫ０〜ＣＮＫ４）を含む。図２の例では、１個のチャンクＣＮＫが４個のブロックＢＬＫを含む。より具体的には、チャンクＣＮＫ０は、ブロックＢＬＫ０、ＢＬＫ２、ＢＬＫ４、及びＢＬＫ６を含む。チャンクＣＮＫ１は、ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ５、及びＢＬＫ７を含む。チャンクＣＮＫ２は、ブロックＢＬＫ８、ＢＬＫ１０、ＢＬＫ１２、及びＢＬＫ１４を含む。チャンクＣＮＫ３は、ブロックＢＬＫ９、ＢＬＫ１１、ＢＬＫ１３、及びＢＬＫ１５を含む。なお、メモリセルアレイ１１内のチャンクＣＮＫの個数及び１つのチャンクＣＮＫ内のブロックＢＬＫの個数及び組み合わせは任意である。
第１ロウ選択回路１２Ａは、チャンクＣＮＫ０及びＣＮＫ２のロウ方向の配線に電圧を供給する。第１ロウ選択回路１２Ａは、ロウデコーダグループ１３Ａ、ＷＬ選択回路１４Ａ、及びＳＧ選択回路１５Ａを含む。
ロウデコーダグループ１３Ａは、チャンクＣＮＫ０に対応するロウデコーダ１３Ｃ０及びチャンクＣＮＫ２に対応するロウデコーダ１３Ｃ２を含む。
ロウデコーダ１３Ｃ０は、アドレス情報ＡＤＤをデコードし、チャンクＣＮＫ０内のいずれかのブロックＢＬＫを選択する。より具体的には、ロウデコーダ１３Ｃ０は、チャンクＣＮＫ０が選択された場合、配線ＧＷＬ０〜ＧＷＬ９５、ＧＳＧＤ０〜ＧＳＧＤ３、及びＧＳＧＳ０〜ＧＳＧＳ３と、選択ブロックＢＬＫに対応するワード線ＷＬ０〜ＷＬ９５、選択ゲート線ＳＧＤ０〜ＳＧＤ３、並びに選択ゲート線ＳＧＳ０〜ＳＧＳ０とを電気的に接続する。
ロウデコーダ１３Ｃ２は、ロウデコーダ１３Ｃ０と同じ構成をしており、チャンクＣＮＫ２に対応する。
ＷＬ選択回路１４Ａは、第１ロウ制御回路２５Ａ１から送信される制御信号Ｓ＿ＳＷに応じて、選択ブロックＢＬＫのワード線ＷＬに印加される電圧を、ロウデコーダ１３Ｃ０あるいは１３Ｃ２に供給する。より具体的には、ＷＬ選択回路１４Ａの入力端子は、配線ＣＧ＜１１：０＞、ＣＧＵ（Ｄ／Ｓ）、及びＵＣＧに接続される。ＷＬ選択回路１４Ａの出力端子は、チャンクＣＮＫ０に対応する配線ＧＷＬ０〜ＧＷＬ９５を介してロウデコーダ１３Ｃ０に接続され、チャンクＣＮＫ２に対応する異なる配線ＧＷＬ０〜ＧＷＬ９５を介してロウデコーダ１３Ｃ２に接続される。そして、ＷＬ選択回路１４Ａは、チャンクＣＮＫ０内のいずれかのブロックＢＬＫが選択された場合、チャンクＣＮＫ０に対応する配線ＧＷＬ０〜ＧＷＬ９５を介して、ロウデコーダ１３Ｃ０に配線ＣＧ＜１１：０＞及びＣＧＵ（Ｄ／Ｓ）の電圧を出力する。他方で、ＷＬ選択回路１４Ａは、チャンクＣＮＫ２内のいずれかのブロックＢＬＫが選択された場合、チャンクＣＮＫ２に対応する配線ＧＷＬ０〜ＧＷＬ９５を介して、ロウデコーダ１３Ｃ２に配線ＣＧ＜１１：０＞及びＣＧＵ（Ｄ／Ｓ）の電圧を出力する。
ＳＧ選択回路１５Ａは、第１ロウ制御回路２５Ａ１から送信される制御信号Ｓ＿ＳＷに応じて、ロウデコーダ１３Ｃ０あるいは１３Ｃ２に、選択ブロックＢＬＫの選択ゲート線ＳＧＤ及びＳＧＳに印加される電圧を供給する。より具体的には、ＳＧ選択回路１５Ａの入力端子は、配線ＳＧＤ＿ＳＥＬ、ＳＧＤ＿ＵＳＥＬ、ＳＧＳ＿ＳＥＬ、ＳＧＳ＿ＵＳＥＬ、及びＵＳＧに接続される。ＳＧ選択回路１５Ａの出力端子は、チャンクＣＮＫ０に対応する配線ＧＳＧＤ０〜ＧＳＧＤ３、並びにＧＳＧＳ０〜ＧＳＧＳ３を介してロウデコーダ１３Ｃ０に接続され、チャンクＣＮＫ２に対応する異なる配線ＧＳＧＤ０〜ＧＳＧＤ３、並びにＧＳＧＳ０〜ＧＳＧＳ３を介してロウデコーダ１３Ｃ２に接続される。そして、ＳＧ選択回路１５Ａは、チャンクＣＮＫ０内のいずれかのブロックＢＬＫが選択された場合、チャンクＣＮＫ０に対応する配線ＧＳＧＤ０〜ＧＳＧＤ３、並びにＧＳＧＳ０〜ＧＳＧＳ３を介して、ロウデコーダ１３Ｃ０に、配線ＳＧＤ＿ＳＥＬ、ＳＧＤ＿ＵＳＥＬ、ＳＧＳ＿ＳＥＬ、及びＳＧＳ＿ＵＳＥＬの電圧を出力する。他方で、ＳＧ選択回路１５Ａは、チャンクＣＮＫ２内のいずれかのブロックＢＬＫが選択された場合、チャンクＣＮＫ２に対応する配線ＧＳＧＤ０〜ＧＳＧＤ３、並びにＧＳＧＳ０〜ＧＳＧＳ３を介してロウデコーダ１３Ｃ２に、配線ＳＧＤ＿ＳＥＬ、ＳＧＤ＿ＵＳＥＬ、ＳＧＳ＿ＳＥＬ、及びＳＧＳ＿ＵＳＥＬの電圧を出力する。
より具体的には、例えば、ブロックＢＬＫ０（チャンクＣＮＫ０）のストリングユニットＳＵ０が選択された場合、ＳＧ選択回路１５Ａは、配線ＧＳＧＤ０を介して、ロウデコーダ１３Ｃ０に配線ＳＧＤ＿ＳＥＬの電圧を出力し、配線ＧＳＧＤ１〜ＧＳＧＤ３を介して、ロウデコーダ１３Ｃ０に配線ＳＧＤ＿ＵＳＥＬの電圧を出力する。また、ＳＧ選択回路１５Ａは、配線ＧＳＧＳ０を介して、ロウデコーダ１３Ｃ０に配線ＳＧＳ＿ＳＥＬの電圧を出力し、配線ＧＳＧＳ１〜ＧＳＧＳ３を介して、ロウデコーダ１３Ｃ０に配線ＳＧＳ＿ＵＳＥＬの電圧を出力する。
第２ロウ選択回路１２Ｂは、第１ロウ選択回路１２Ａと同じ構成をしており、チャンクＣＮＫ１及びＣＮＫ３のロウ方向の配線に電圧を供給する。第２ロウ選択回路１２Ｂは、ロウデコーダグループ１３Ｂ、ＷＬ選択回路１４Ｂ、及びＳＧ選択回路１５Ｂを含む。
ロウデコーダグループ１３Ｂは、ロウデコーダグループ１３Ａと同じ構成をしており、チャンクＣＮＫ１に対応するロウデコーダ１３Ｃ１及びチャンクＣＮＫ３に対応するロウデコーダ１３Ｃ３を含む。
ロウデコーダ１３Ｃ１及び１３Ｃ３は、ロウデコーダ１３Ｃ０及び１３Ｃ０と同じ構成をしており、対応するチャンクＣＮＫに接続された配線ＧＷＬ０〜ＧＷＬ９５、ＧＳＧＤ０〜ＧＳＧＤ３、及びＧＳＧＳ０〜ＧＳＧＳ３と、選択ブロックＢＬＫに対応するワード線ＷＬ０〜ＷＬ９５、選択ゲート線ＳＧＤ０〜ＳＧＤ３、並びに選択ゲート線ＳＧＳ０〜ＳＧＳ０とを電気的に接続する。
ＷＬ選択回路１４Ｂは、ＷＬ選択回路１４Ａと同じ構成をしており、第２ロウ制御回路２５Ａ２から送信される制御信号Ｓ＿ＳＷに応じて、ロウデコーダ１３Ｃ１あるいは１３Ｃ３に、選択ブロックＢＬＫのワード線ＷＬに印加される電圧を供給する。
ＳＧ選択回路１５Ｂは、ＳＧ選択回路１５Ａと同じ構成をしており、第２ロウ制御回路２５Ａ２から送信される制御信号Ｓ＿ＳＷに応じて、ロウデコーダ１３Ｃ１あるいは１３Ｃ３に、選択ブロックＢＬＫの選択ゲート線ＳＧＤ及びＳＧＳに印加される電圧を供給する。
センスアンプ１７は、読み出し時には、複数のビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、Ｎは１以上の整数）に読み出したデータをセンスする。また書き込み時には、ビット線ＢＬを介して書き込みデータをメモリセルトランジスタに転送する。
１．３ メモリセルアレイの構成について
次に、メモリセルアレイ１１の構成について、図３を用いて説明する。図３の例は、ブロックＢＬＫ０及び、これに対応するチャンクＣＮＫ０のロウデコーダ１３Ｃ０及びセンスアンプ１７を示しているが、他のブロックＢＬＫも同様である。
ブロックＢＬＫ０は、メモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング１６を備えている。ＮＡＮＤストリング１６の各々は、例えば９６個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ９５）、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電膜を用いたＦＧ型であっても良い。更に、メモリセルトランジスタＭＴの個数は９６個に限られず、８個や、１６個、３２個、６４個、１２８個等であってもよく、その数は任意である。
メモリセルトランジスタＭＴ０〜ＭＴ９５は、その電流経路が直列に接続される。この直列接続の一端側のメモリセルトランジスタＭＴ０のドレインは、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ９５のソースは、選択トランジスタＳＴ２のドレインに接続されている。なお、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ９５との間、あるいは、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間にダミーのメモリセルトランジスタＭＴが設けられても良い。
同一のストリングユニットＳＵ内にある選択トランジスタＳＴ１のゲートは、同一の選択ゲート線ＳＧＤに共通に接続される。より具体的には、ブロックＢＬＫ０のストリングユニットＳＵ０にある選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続され、ストリングユニットＳＵ１にある選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。同様に、ストリングユニットＳＵ２にある図示せぬ選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に共通に接続され、ストリングユニットＳＵ３にある図示せぬ選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に共通に接続される。
また、同一のストリングユニットＳＵ内にある選択トランジスタＳＴ２のゲートは、同一の選択ゲート線ＳＧＳに共通に接続される。より具体的には、ブロックＢＬＫ０のストリングユニットＳＵ０にある選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０に共通に接続され、ストリングユニットＳＵ１にある選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ１に共通に接続される。同様に、ストリングユニットＳＵ２にある図示せぬ選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ２に共通に接続され、ストリングユニットＳＵ３にある図示せぬ選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ３に共通に接続される。
同一のブロックＢＬＫ内にあるＮＡＮＤストリング１６の各々のメモリセルトランジスタＭＴ０〜ＭＴ９５の制御ゲートは、それぞれ異なるワード線ＷＬ０〜ＷＬ９５に共通に接続される。
また、メモリセルアレイ１１内でマトリクス状に配置されたＮＡＮＤストリング１６のうち、同一行にあるＮＡＮＤストリング１６の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１））に接続され、同一列にあるＮＡＮＤストリング１６の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（Ｎ−１）のいずれかに共通に接続される。すなわちビット線ＢＬは、複数のチャンクＣＮＫ内のブロックＢＬＫ間でＮＡＮＤストリング１６を共通に接続する。また、各チャンクＣＮＫ内にある選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。すなわちソース線ＳＬは、例えば複数のチャンクＣＮＫ間でＮＡＮＤストリング１６を共通に接続する。なお、プレーンＰＬＮ０及びＰＬＮ１のソース線ＳＬは共通に接続されて、図示せぬソース線ドライバに接続されていても良く、プレーンＰＬＮ毎に異なるソース線ドライバに接続されていても良い。
データの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。この単位を「ページ」と呼ぶ。
なお、データの消去範囲は、１つのブロックＢＬＫに限定されず、複数のブロックＢＬＫが一括して消去されても良く、１つのブロックＢＬＫ内の一部の領域が一括して消去されても良い。
消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
更に、本例ではメモリセルトランジスタＭＴが半導体基板上方に三次元に積層されている場合を例に説明するが、半導体基板上に二次元に配置される場合であっても良い。
三次元積層型ＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ１１の構成については、例えば、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．４ メモリセルアレイの断面構成について
次に、メモリセルアレイ１１の断面構成について、図４を用いて説明する。メモリセルアレイ１１の断面構成は、プレーンＰＬＮ０及びＰＬＮ１で同じ構成をしている。図４は、ワード線ＷＬが延びる方向に垂直な方向（半導体基板に平行な第２方向Ｄ２）に、ソース線コンタクトＬＩ、並びにストリングユニットＳＵ０及びＳＵ１のＮＡＮＤストリング１６を切断した断面図である。なお、図４の例では、説明を簡略化するために１つのストリングユニットＳＵにおいて、複数のＮＡＮＤストリング１６が第１方向Ｄ１に沿って１列に配列されている場合を示しているが、１つのストリングユニットＳＵにおけるＮＡＮＤストリング１６の配列は任意に設定可能である。例えば、第１方向Ｄ１に沿って、２列並行に配置されても良く、４列の千鳥配置に配列されても良い。
図４に示すように、ソース線コンタクトＬＩの側面には絶縁層１１８が設けられている。そして２つのソース線コンタクトＬＩの間に、ソース線コンタクトＬＩと配線層１１１、１１２、及び１１３とが電気的に接続しないように絶縁層１１８を挟んで、１つのストリングユニットＳＵが配置されている。
各ストリングユニットＳＵにおいて、ＮＡＮＤストリング１６は、半導体基板１００に垂直な第３方向Ｄ３に沿って形成されている。より具体的には、半導体基板１００の表面領域にはｎ型ウェル１０１が設けられ、更にｎ型ウェル１０１の表面領域にはｐ型ウェル１０２が設けられている。また、ｐ型ウェル１０２の表面領域にはｎ＋型拡散層１０３が設けられている。そして半導体基板１００上には、絶縁層１１０が設けられ、その上層には選択ゲート線ＳＧＳとして機能する配線層１１１、ワード線ＷＬ０〜ＷＬ９５として機能する９６層の配線層１１２、及び選択ゲート線ＳＧＤとして機能する配線層１１３が順次積層されている。そして配線層１１１、１１２、及び１１３の間には絶縁層１１０がそれぞれ設けられている。絶縁層１１０には、例えばシリコン酸化膜が用いられる。なお、配線層１１１及び１１３は複数層設けられても良い。
１つのＮＡＮＤストリング１６に対応して、配線層１１１、１１２、及び１１３、並びに複数の絶縁層１１０を貫通してｐ型ウェル１０２に達するメモリピラーＭＰが設けられている。より具体的には、ＮＡＮＤストリング１６は、第３方向Ｄ３に沿って積み重ねられた２つのメモリピラーＭＰを有している。より具体的には、選択ゲート線ＳＧＳに対応する配線層１１１、ワード線ＷＬ０〜ＷＬ４７に対応する配線層１１２、並びに複数の絶縁層１１０を貫通し、半導体基板１００に接続されるメモリピラーＭＰ１が設けられている。そして、ワード線ＷＬ４８〜ＷＬ９５に対応する配線層１１２、選択ゲート線ＳＧＤに対応する配線層１１３、並びに複数の絶縁層１１０を貫通し、メモリピラーＭＰ１の上面に接続されるメモリピラーＭＰ２が第３方向Ｄ３に沿って設けられている。図３の例では、メモリピラーＭＰ１及びＭＰ２の上面（開口部）の直径は、底面の直径よりも大きい。そしてピラー側面は、半導体基板１００の平面に対して傾斜角度が９０度以下となっている（以下、このような形状を「テーパー形状」と呼ぶ）。なお、メモリピラーＭＰの形状はテーパー形状に限定されない。例えば、メモリピラーＭＰは、上面から底面まで直径が同じ円柱形状をしていても良く、底面の直径が上面の直径よりも大きくても良い。更には、メモリピラーＭＰを２つ重ねた構造について説明したが、１つでも良く、３つ以上重ねた構造でも良い。以下、メモリピラーＭＰ１及びＭＰ２を限定しない場合は、単に「メモリピラーＭＰ」と呼ぶ。
メモリピラーＭＰの側面にはブロック絶縁膜１１６、電荷蓄積層１１５、及びトンネル絶縁膜１１４が順に積層されており、メモリピラーＭＰの内部は半導体層１１７により埋め込まれている。ブロック絶縁膜１１６及びトンネル絶縁膜１１４には、例えばシリコン酸化膜が用いられる。電荷蓄積層１１５には、例えばシリコン窒化膜が用いられる。半導体層１１７には、例えば多結晶シリコンが用いられる。メモリホールＭＨ内の半導体層１１７は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のオン時にチャネルが形成される領域である。
メモリピラーＭＰとワード線ＷＬ０〜ＷＬ９５（配線層１１２）とにより、メモリセルトランジスタＭＴ０〜ＭＴ９５が形成される。同様に、このメモリピラーＭＰと選択ゲート線ＳＧＤ（配線層１１３）及びＳＧＳ（配線層１１１）とにより、選択トランジスタＳＴ１及びＳＴ２が形成される。メモリピラーＭＰ（ＭＰ２）の上面は、図示せぬビット線ＢＬに接続される。本実施形態では、ワード線ＷＬ０〜ＷＬ４７を下層(lower tier)ＷＬグループと定義し、ワード線ＷＬ４８〜ＷＬ９５のグループを上層(upper tier)ＷＬグループと定義する。
また、ソース線コンタクトＬＩは、第１方向Ｄ１に沿ってライン形状を有する。ソース線コンタクトＬＩには、例えば多結晶シリコンが用いられる。そしてソース線コンタクトＬＩの底面はｎ＋型拡散層１０３に接続され、上面は図示せぬソース線ＳＬに接続される。また、ソース線コンタクトＬＩの側面には、ソース線コンタクトＬＩと配線層１１１、１１２、及び１１３とが電気的に接続しないように、絶縁層１１８が設けられている。絶縁層１１８には、例えばシリコン酸化膜が用いられる。
１．５ ロウデコーダの構成について
次に、ロウデコーダの構成について、図５を用いて説明する。図５の例は、ロウデコーダ１３Ｃ０を示しているが、他のロウデコーダも同じ構成をしている。また、図５の例では、説明を簡略化するため、ブロックＢＬＫ０及びＢＬＫ２に対応するトランジスタのみを示しているが、ブロックＢＬＫ４及びＢＬＫ６に対応するトランジスタも同じ構成をしている。以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と呼び、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」あるいは単に「他端」と呼ぶ。
図示するようにロウデコーダ１３Ｃ０は、ブロックデコーダ６０（６０Ｂ０、６０Ｂ２、６０Ｂ４、及び６０Ｂ６）、並びに高耐圧ｎチャネルＭＯＳトランジスタ４００（４００＿０〜４００＿９５、４００＿ＳＤ０〜４００＿ＳＤ３、及び４００＿ＳＳ０〜４００＿ＳＳ３）及び４０２（４０２＿０〜４０２＿９５、４０２＿ＳＤ０〜４０２＿ＳＤ３、及び４０２＿ＳＳ０〜４０２＿ＳＳ３）を含む。
各ブロックデコーダ６０は、アドレス情報ＡＤＤ（例えばブロックアドレス）をデコードする。そして、各ブロックデコーダ６０は、デコード結果に応じて、対応するトランジスタのオン／オフ状態を制御し、配線ＧＷＬ０〜ＧＷＬ９５、ＧＳＧＤ０〜ＧＳＧＤ３、及びＧＳＧＳ０〜ＧＳＧＳ３と、対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ９５、並びに選択ゲート線ＳＧＤ０〜ＳＧＤ３及びＳＧＳ０〜ＳＧＳ３とを電気的に接続する。
より具体的には、ブロックデコーダ６０Ｂ０（図５のＢＬＫ０デコーダ）は、ブロックＢＬＫ０が選択された場合、トランジスタ４００（４００＿０〜４００＿９５、４００＿ＳＤ０〜４００＿ＳＤ３、及び４００＿ＳＳ０〜４００＿ＳＳ３）をオン状態にする。また、ブロックデコーダ６０Ｂ２（図５のＢＬＫ２デコーダ）は、ブロックＢＬＫ２が選択された場合、トランジスタ４０２（４０２＿０〜４０２＿９５、４０２＿ＳＤ０〜４０２＿ＳＤ３、及び４０２＿ＳＳ０〜４０２＿ＳＳ３）をオン状態にする。同様に、ブロックデコーダ６０Ｂ４（図５のＢＬＫ４デコーダ）及びブロックデコーダ６０Ｂ６（図５のＢＬＫ６デコーダ）は、ブロックＢＬＫ４及びＢＬＫ６にそれぞれ対応する。
トランジスタ４００＿０〜４００＿９５は、配線ＧＷＬ０〜ＧＷＬ９５と、対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ９５とをそれぞれ接続するスイッチング素子として機能する。トランジスタ４００＿０〜４００＿９５の一端は、対応するブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ９５にそれぞれ接続され、他端は、配線ＧＷＬ０〜ＧＷＬ９５にそれぞれ接続される。また、トランジスタ４００＿０〜４００＿９５のゲートは、ブロックデコーダ６０Ｂ０に共通に接続される。
トランジスタ４００＿ＳＤ０〜４００＿ＳＤ３は、配線ＧＳＧＤ０〜ＧＳＧＤ３と、対応するブロックＢＬＫ０の選択ゲート線ＳＧＤ０〜ＳＧＤ３とをそれぞれ接続するスイッチング素子として機能する。トランジスタ４００＿ＳＤ０〜４００＿ＳＤ３の一端は、対応するブロックＢＬＫ０の選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続され、他端は、配線ＧＳＧＤ０〜ＧＳＧＤ３にそれぞれ接続される。また、トランジスタ４００＿ＳＤ０〜４００＿ＳＤ３のゲートは、ブロックデコーダ６０Ｂ０に共通に接続される。
トランジスタ４００＿ＳＳ０〜４００＿ＳＳ３は、配線ＧＳＧＳ０〜ＧＳＧＳ３と、対応するブロックＢＬＫ０の選択ゲート線ＳＧＳ０〜ＳＧＳ３とをそれぞれ接続するスイッチング素子として機能する。トランジスタ４００＿ＳＳ０〜４００＿ＳＳ３の一端は、対応するブロックＢＬＫ０の選択ゲート線ＳＧＳ０〜ＳＧＳ３に接続され、他端は、配線ＧＳＧＳ０〜ＧＳＧＳ３に接続される。また、トランジスタ４００＿ＳＳ０〜４００＿ＳＳ３のゲートは、ブロックデコーダ６０Ｂ０に接続される。
なお、例えば接地電圧（ＶＳＳ）配線と、対応するブロックＢＬＫ０の選択ゲート線ＳＧＤ０〜ＳＧＤ３及びＳＧＳ０〜ＳＧＳ３とをそれぞれ接続するトランジスタが設けられても良い。この場合、ブロックデコーダ６０Ｂ０の反転信号が、各トランジスタのゲートに入力される。
トランジスタ４０２は、トランジスタ４００と同様の構成である。
トランジスタ４０２＿０〜４０２＿９５の一端は、対応するブロックＢＬＫ２のワード線ＷＬ０〜ＷＬ９５にそれぞれ接続され、他端は、配線ＧＷＬ０〜ＧＷＬ９５にそれぞれ接続される。また、トランジスタ４０２＿０〜４０２＿９５のゲートは、ブロックデコーダ６０Ｂ２に共通に接続される。
トランジスタ４０２＿ＳＤ０〜４０２＿ＳＤ３の一端は、対応するブロックＢＬＫ２の選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続され、他端は、配線ＧＳＧＤ０〜ＧＳＧＤ３にそれぞれ接続される。また、トランジスタ４０２＿ＳＤ０〜４０２＿ＳＤ３のゲートは、ブロックデコーダ６０Ｂ２に共通に接続される。
トランジスタ４０２＿ＳＳ０〜４０２＿ＳＳ３の一端は、対応するブロックＢＬＫ２の選択ゲート線ＳＧＳ０〜ＳＧＳ３に接続され、他端は、配線ＧＳＧＳ０〜ＧＳＧＳ３に接続される。また、トランジスタ４０２＿ＳＳ０〜４０２＿ＳＳ３のゲートは、ブロックデコーダ６０Ｂ２に接続される。
１．６ ＷＬ選択回路の構成について
次に、ＷＬ選択回路１４Ａの構成について説明する。
１．６．１ ＷＬ選択回路の全体構成について
まず、ＷＬ選択回路１４Ａの構成について、図６乃至図８を用いて説明する。図６乃至図８は、ＷＬ選択回路１４Ａを示しているが、ＷＬ選択回路１４Ｂも同じ構成である。
図６は、ＷＬ選択回路１４Ａの全体構成を示す概略図である。図６に示すように、ＷＬ選択回路１４Ａは、大まかにチャンクＣＮＫ０に対応する層（tier）選択回路３０Ｃ０と、チャンクＣＮＫ２に対応する層選択回路３０Ｃ２と、チャンクＣＮＫ０及びＣＮＫ２に対応するチャンク／ゾーン選択回路３１Ａとを含む。
チャンク／ゾーン選択回路３１Ａは、第１ロウ制御回路２５Ａ１から送信される制御信号Ｓ＿ＳＷに基づいて、層選択回路３０Ｃ０及び３０Ｃ２に、配線ＣＧ＜１１：０＞、ＣＧＵ（Ｄ／Ｓ）、及びＵＣＧの電圧を出力する。チャンク／ゾーン選択回路３１Ａは、ゾーン選択回路３４Ａとチャンク選択回路３５Ｃ０及び３５Ｃ２とを含む。
ゾーン選択回路３４Ａの複数の入力端子は、配線ＣＧ＜１１：０＞及びＣＧＵ（Ｄ／Ｓ）に接続されている。ゾーン選択回路３４Ａの複数の出力端子は、層選択回路３０Ｃ０の下層ＷＬ選択回路３２Ｃ０及び上層ＷＬ選択回路３３Ｃ０、並びに層選択回路３０Ｃ２の下層ＷＬ選択回路３２Ｃ２及び上層ＷＬ選択回路３３Ｃ２に、共通に接続されている。ゾーン選択回路３４Ａは、第１ロウ選択回路１２Ａが対応する複数のチャンクＣＮＫ（ＣＮＫ０及びＣＮＫ２）のいずれかが選択された場合、選択ワード線ＷＬに対応して複数のゾーンＺｎを選択する。そしてゾーン選択回路３４Ａは、選択ゾーンＺｎに応じて、層選択回路３０Ｃ０及び３０Ｃ２に、配線ＣＧ＜１１：０＞及びＣＧＵ（Ｄ／Ｓ）の電圧を出力する。
本実施形態では、３本のワード線ＷＬの集合を１つのゾーンＺｎと定義している。従って、９６本のワード線ＷＬ０〜ＷＬ９５に対応して、３２個のゾーンＺｎ０〜Ｚｎ３１が設けられている。より具体的には、ゾーンＺｎ０は、ワード線ＷＬ０〜ＷＬ２を含む。ゾーンＺｎ１は、ワード線ＷＬ３〜ＷＬ５を含み、ゾーンＺｎ２は、ワード線ＷＬ６〜ＷＬ８を含む。同様に、ゾーンＺｎ３１は、ワード線ＷＬ９３〜９５を含む。ゾーン選択回路３４Ａは、選択ワード線ＷＬを含む連続する４つのゾーンＺｎを選択する。より具体的には、例えばワード線ＷＬ１０が選択された場合、ワード線ＷＬはゾーンＺｎ３に含まれる。この場合、ゾーン選択回路３４Ａは、ゾーンＺｎ３を含む連続する４つの選択ゾーンＺｎ（例えばゾーンＺｎ２〜Ｚｎ５）に対応して、層選択回路３０Ｃ０及び３０Ｃ２に配線ＣＧ＜１１：０＞の電圧を出力する。また、ゾーン選択回路３４Ａは、非選択ゾーンＺｎに対応して、層選択回路３０Ｃ０及び３０Ｃ２に配線ＣＧＵ（Ｄ／Ｓ）の電圧を出力する。
なお、本実施形態のゾーン選択回路３４Ａは、複数のチャンクＣＮＫ（ＣＮＫ０及びＣＮＫ２）に対応しているが、これに限定されない。例えば、ゾーン選択回路３４は、各チャンクＣＮＫに対応して１個設けられても良い。
チャンク選択回路３５Ｃ０の複数の入力端子は、配線ＵＣＧまたはＣＧＵ（Ｄ／Ｓ）に接続されており、出力端子は層選択回路３０Ｃ０及び３０Ｃ２に共通に接続されている。チャンク選択回路３５Ｃ０は、選択ブロックＢＬＫが対応するチャンクＣＮＫ０に含まれる場合、層選択回路３０Ｃ０に配線ＣＧＵ（Ｄ／Ｓ）の電圧を出力する。他方で、チャンク選択回路３５Ｃ０は、選択ブロックＢＬＫが、対応するチャンクＣＮＫ０に含まれない場合、層選択回路３０Ｃ０に配線ＵＣＧの電圧を出力する。
チャンク選択回路３５Ｃ２は、チャンク選択回路３５Ｃ０と同じ構成をしており、チャンクＣＮＫ２に対応する。
層選択回路３０Ｃ０は、第１ロウ制御回路２５Ａ１から送信される制御信号Ｓ＿ＳＷに基づいて、チャンクＣＮＫ０のワード線ＷＬ０〜ＷＬ９５に対応する配線ＧＷＬ０〜ＧＷＬ９５に、ゾーン選択回路３４Ａまたはチャンク選択回路３５Ｃ０の出力電圧のいずれかを出力する。層選択回路３０Ｃ０は、下層ＷＬ選択回路３２Ｃ０及び上層ＷＬ選択回路３３Ｃ０を含む。
下層ＷＬ選択回路３２Ｃ０の複数の入力端子は、ゾーン選択回路３４Ａまたはチャンク選択回路３５Ｃ０に接続されており、複数の出力端子は配線ＧＷＬ０〜ＧＷＬ４７にそれぞれ接続されている。下層ＷＬ選択回路３２Ｃ０は、例えば、選択ブロックＢＬＫが対応するチャンクＣＮＫ０に含まれ、且つ選択ワード線ＷＬが下層ＷＬグループに含まれる場合、配線ＧＷＬ０〜ＧＷＬ４７にゾーン選択回路３４Ａの出力電圧を出力する。他方で、下層ＷＬ選択回路３２Ｃ０は、例えば、選択ワード線ＷＬが下層ＷＬグループに含まれない場合、配線ＧＷＬ０〜ＧＷＬ４７にチャンク選択回路３５Ｃ０の出力電圧を出力する。
上層ＷＬ選択回路３３Ｃ０の複数の入力端子は、ゾーン選択回路３４Ａまたはチャンク選択回路３５Ｃ０に接続されており、複数の出力端子は配線ＧＷＬ４８〜ＧＷＬ９５にそれぞれ接続されている。上層ＷＬ選択回路３３Ｃ０は、例えば、選択ブロックＢＬＫが対応するチャンクＣＮＫ０に含まれ、且つ選択ワード線ＷＬが上層ＷＬグループに含まれる場合、配線ＧＷＬ４８〜ＧＷＬ９５にゾーン選択回路３４Ａの出力電圧を出力する。他方で、上層ＷＬ選択回路３３Ｃ０は、例えば、選択ワード線ＷＬが上層ＷＬグループに含まれない場合、配線ＧＷＬ４８〜ＧＷＬ９５にチャンク選択回路３５Ｃ０の出力電圧を出力する。
層選択回路３０Ｃ２は、層選択回路３０Ｃ０と同じ構成をしており、チャンクＣＮＫ２に対応する。そして、層選択回路３０Ｃ２は、下層ＷＬ選択回路３２Ｃ２及び上層ＷＬ選択回路３３Ｃ２を含む。
下層ＷＬ選択回路３２Ｃ２は、下層ＷＬ選択回路３２Ｃ０と同じ構成をしており、チャンクＣＮＫ２に対応する配線ＧＷＬ０〜ＧＷＬ４７に、ゾーン選択回路３４Ａまたはチャンク選択回路３５Ｃ２のいずれかの出力電圧を出力する。
上層ＷＬ選択回路３３Ｃ２は、上層ＷＬ選択回路３３Ｃ０と同じ構成をしており、チャンクＣＮＫ２に対応する配線ＧＷＬ４８〜ＧＷＬ９５に、ゾーン選択回路３４Ａまたはチャンク選択回路３５Ｃ２のいずれかの出力電圧を出力する。
１．６．２ ゾーン選択回路の構成について
次に、ゾーン選択回路３４Ａの構成ついて、図７を用いて説明する。
図７に示すように、ゾーン選択回路３４Ａ、チャンク選択回路３５Ｃ０、及び層選択回路３０Ｃ０は、ワード線ＷＬ０〜ＷＬ９５に対応して、それぞれ４つの選択部に分かれている。
ゾーン選択回路３４Ａは、４つのゾーン選択部３９Ａ〜３９Ｄを含む。以下、ゾーン選択部３９Ａ〜３９Ｄを限定しない場合は、単に「ゾーン選択部３９」と呼ぶ。なお、ゾーン選択部の個数は任意である。
ゾーン選択部３９Ａは、チャンクＣＮＫ０及びＣＮＫ２のゾーンＺｎ０〜Ｚｎ３（ワード線ＷＬ０〜ＷＬ１１）及びゾーンＺｎ１６〜Ｚｎ１９（ワード線ＷＬ４８〜ＷＬ５９）に対応する。ゾーン選択部３９Ａの出力端子は、層選択回路３０Ｃ０及び３０Ｃ２の下層ＷＬ選択部３７Ａ及び上層ＷＬ選択部３８Ａに共通に接続される。ゾーン選択部３９Ａは、チャンクＣＮＫ０及びＣＮＫ２のワード線ＷＬ０〜ＷＬ１１に対応するゾーンＺｎ０〜Ｚｎ３またはワード線ＷＬ４８〜ＷＬ５９に対応するゾーンＺｎ１６〜Ｚｎ１９のいずれかが選択された場合、層選択回路３０Ｃ０及び３０Ｃ２の下層ＷＬ選択部３７Ａ及び上層ＷＬ選択部３８Ａに、配線ＣＧ＜１１：０＞の電圧を出力する。他方で、ゾーンＺｎが非選択の場合、層選択回路３０Ｃ０及び３０Ｃ２の下層ＷＬ選択部３７Ａ及び上層ＷＬ選択部３８Ａに、配線ＣＧＵ（Ｄ／Ｓ）の電圧を出力する。
ゾーン選択部３９Ｂ〜３９Ｄは、ゾーン選択部３９Ａと同じ構成をしている。ゾーン選択部３９Ｂは、チャンクＣＮＫ０及びＣＮＫ２のゾーンＺｎ４〜Ｚｎ７（ワード線ＷＬ１２〜ＷＬ２３）及びゾーンＺｎ２０〜Ｚｎ２３（ワード線ＷＬ６０〜ＷＬ７１）に対応する。ゾーン選択部３９Ｃは、チャンクＣＮＫ０及びＣＮＫ２のゾーンＺｎ８〜Ｚｎ１１（ワード線ＷＬ２４〜ＷＬ３５）及びゾーンＺｎ２４〜Ｚｎ２７（ワード線ＷＬ７２〜ＷＬ８３）に対応する。ゾーン選択部３９Ｄは、チャンクＣＮＫ０及びＣＮＫ２のゾーンＺｎ１２〜Ｚｎ１５（ワード線ＷＬ３６〜ＷＬ４７）及びゾーンＺｎ２８〜Ｚｎ３１（ワード線ＷＬ８４〜ＷＬ９５）に対応する。
１．６．３ チャンク選択回路の構成について
次に、チャンク選択回路３５Ｃ０の構成について、引き続き図７を用いて説明する。
図７に示すように、チャンク選択回路３５Ｃ０は、４つのチャンク選択部３６Ａ〜３６Ｄを含む。以下、チャンク選択部３６Ａ〜３６Ｄを限定しない場合は、単に「チャンク選択部３６」と呼ぶ。なお、チャンク選択部の個数は任意である。
チャンク選択部３６Ａは、チャンクＣＮＫ０の配線ＧＷＬ０〜ＧＷＬ１１及びＧＷＬ４８〜５９に対応する。チャンク選択部３６Ａの出力端子は、層選択回路３０Ｃ０の下層ＷＬ選択部３７Ａ及び上層ＷＬ選択部３８Ａに共通に接続される。チャンク選択部３６Ａは、対応するブロックＢＬＫが選択された場合、下層ＷＬ選択部３７Ａ及び上層ＷＬ選択部３８Ａに、配線ＣＧＵ（Ｄ／Ｓ）の電圧を出力する。他方で、チャンク選択部３６Ａは、対応するブロックＢＬＫが選択されていない場合、下層ＷＬ選択部３７Ａ及び上層ＷＬ選択部３８Ａに、配線ＵＣＧの電圧を出力する。
チャンク選択部３６Ｂ〜３６Ｄは、チャンク選択部３６Ａと同じ構成をしている。チャンク選択部３６Ｂは、チャンクＣＮＫ０の配線ＧＷＬ１２〜ＧＷＬ２３及びＧＷＬ６０〜７１に対応する。チャンク選択部３６Ｃは、チャンクＣＮＫ０の配線ＧＷＬ２４〜ＧＷＬ３５及びＧＷＬ７２〜８３に対応する。チャンク選択部３６Ｄは、チャンクＣＮＫ０の配線ＧＷＬ３６〜ＧＷＬ４７及びＧＷＬ８４〜９５に対応する。
１．６．４ 層選択回路の構成について
次に、層選択回路３０Ｃ０の構成について、引き続き図７を用いて説明する。
図７に示すように、下層ＷＬ選択回路３２Ｃ０は、４つの下層ＷＬ選択部３７Ａ〜３７Ｄを含む。以下、下層ＷＬ選択部３７Ａ〜３７Ｄを限定しない場合は、単に「下層ＷＬ選択部３７」と呼ぶ。なお、下層ＷＬ選択部の個数は任意である。
下層ＷＬ選択部３７Ａの出力端子は、チャンクＣＮＫ０の配線ＧＷＬ０〜ＧＷＬ１１に接続される。下層ＷＬ選択部３７Ａは、選択ワード線ＷＬがチャンクＣＮＫ０の下層ＷＬグループに含まれる場合、配線ＧＷＬ０〜ＧＷＬ１１に、ゾーン選択部３９Ａの出力電圧を出力する。他方で、下層ＷＬ選択部３７Ａは、選択ワード線ＷＬがチャンクＣＮＫ０の下層ＷＬグループに含まれない場合、配線ＧＷＬ０〜ＧＷＬ１１に、チャンク選択部３６Ａの出力電圧を出力する。
下層ＷＬ選択部３７Ｂ〜３７Ｄは、下層ＷＬ選択部３７Ａと同じ構成をしている。下層ＷＬ選択部３７Ｂは、チャンクＣＮＫ０の配線ＧＷＬ１２〜ＧＷＬ２３に接続される。下層ＷＬ選択部３７Ｃは、チャンクＣＮＫ０の配線ＧＷＬ２４〜ＧＷＬ３５に接続される。下層ＷＬ選択部３７Ｄは、チャンクＣＮＫ０の配線ＧＷＬ３６〜ＧＷＬ４７に接続される。
上層ＷＬ選択回路３３Ｃ０は、４つの上層ＷＬ選択部３８Ａ〜３８Ｄを含む。以下、上層ＷＬ選択部３８Ａ〜３８Ｄを限定しない場合は、単に「上層ＷＬ選択部３８」と呼ぶ。なお、上層ＷＬ選択部の個数は任意である。
上層ＷＬ選択部３８Ａの出力端子は、チャンクＣＮＫ０の配線ＧＷＬ４８〜ＧＷＬ５９に接続される。上層ＷＬ選択部３８Ａは、選択ワード線ＷＬがチャンクＣＮＫ０の上層ＷＬグループに含まれる場合、配線ＧＷＬ４８〜ＧＷＬ５９に、ゾーン選択部３９Ａの出力電圧を出力する。他方で、上層ＷＬ選択部３８Ａは、選択ワード線ＷＬがチャンクＣＮＫ０の上層ＷＬグループに含まれない場合、配線ＧＷＬ４８〜ＧＷＬ５９に、チャンク選択部３６Ａの出力電圧を出力する。
上層ＷＬ選択部３８Ｂ〜３８Ｄは、上層ＷＬ選択部３８Ａと同じ構成をしている。上層ＷＬ選択部３８Ｂは、チャンクＣＮＫ０の配線ＧＷＬ６０〜ＧＷＬ７１に接続される。上層ＷＬ選択部３８Ｃは、チャンクＣＮＫ０の配線ＧＷＬ７２〜ＧＷＬ８３に接続される。上層ＷＬ選択部３８Ｄは、チャンクＣＮＫ０の配線ＧＷＬ８４〜ＧＷＬ９５に接続される。
１．６．５ ゾーン選択部の構成について
次に、ゾーン選択部３９Ａの構成について、図８を用いて説明する。
図８に示すように、ゾーン選択部３９Ａは、スイッチ(SW)回路４０、並びに４１（４１Ａ〜４１Ｄ）を含む。
スイッチ回路４０は、２つの入力端子と１つの出力端子とを有する。スイッチ回路４０の２つの入力端子は、それぞれ配線ＣＧＵ（Ｄ）及び配線ＣＧＵ（Ｓ）に接続され、出力端子はスイッチ回路４１Ａ〜４１Ｄに接続される。スイッチ回路４０は、スイッチ回路４１Ａ〜４１Ｄに、配線ＣＧＵ（Ｄ）または配線ＣＧＵ（Ｓ）のいずれかの電圧を出力する。
スイッチ回路４１は、下層ＷＬグループに含まれる１つのゾーンＺｎと上層ＷＬグループに含まれる１つのゾーンＺｎとに対応する。従って、第１ロウ制御回路２５Ａ１は、選択ワード線ＷＬが含まれる下層ＷＬグループあるいは上層ＷＬグループのゾーン情報に基づいて、スイッチ回路４１を制御する。
より具体的には、スイッチ回路４１Ａは、チャンクＣＮＫ０及びＣＮＫ２のゾーンＺｎ０（ワード線ＷＬ０〜ＷＬ２）及びＺｎ１６（ワード線ＷＬ４８〜ＷＬ５０）に対応する。スイッチ回路４１Ａは、それぞれ４つの入力端子と３つの出力端子とを有する。スイッチ回路４１Ａの４つの入力端子のうち、１つの入力端子は、スイッチ回路４０の出力端子に接続され、他の３つの入力端子は、配線ＣＧ＜２：０＞にそれぞれ接続される。スイッチ回路４１Ａの各出力端子は、層選択回路３０Ｃ０及び３０Ｃ２の下層ＷＬ選択部３７Ａのスイッチ回路４４Ａの入力端子及び上層ＷＬ選択部３８Ａのスイッチ回路４５Ａの入力端子に共通に接続されている。例えば、スイッチ回路４１Ａは、チャンクＣＮＫ０またはＣＮＫ２において、ゾーンＺｎ０あるいはゾーンＺｎ１６のいずれが選択された場合、３つの出力端子から配線ＣＧ＜２：０＞の電圧を出力する。また、スイッチ回路４１Ａは、チャンクＣＮＫ０及びＣＮＫ２のゾーンＺｎ０及びゾーンＺｎ１６が非選択の場合、３つの出力端子から、スイッチ回路４０の出力電圧、すなわち配線ＣＧＵ（Ｄ）またはＣＧＵ（Ｓ）のいずれかの電圧を出力する。
スイッチ回路４１Ｂ〜４１Ｄは、スイッチ回路４１Ａと同じ構成をしている。
スイッチ回路４１Ｂは、チャンクＣＮＫ０及びＣＮＫ２のゾーンＺｎ１（ワード線ＷＬ３〜ＷＬ５）及びＺｎ１７（ワード線ＷＬ５１〜ＷＬ５３）に対応する。スイッチ回路４１Ｂの４つの入力端子のうち、１つの入力端子は、スイッチ回路４０の出力端子に接続され、他の３つの入力端子は、配線ＣＧ＜５：３＞にそれぞれ接続される。スイッチ回路４１Ｂの各出力端子は、層選択回路３０Ｃ０及び３０Ｃ２の下層ＷＬ選択部３７Ａのスイッチ回路４４Ｂの入力端子及び上層ＷＬ選択部３８Ａのスイッチ回路４５Ｂの入力端子に共通に接続されている。
スイッチ回路４１Ｃは、チャンクＣＮＫ０及びＣＮＫ２のゾーンＺｎ２（ワード線ＷＬ６〜ＷＬ８）及びＺｎ１８（ワード線ＷＬ５４〜ＷＬ５６）に対応する。スイッチ回路４１Ｃの４つの入力端子のうち、１つの入力端子は、スイッチ回路４０の出力端子に接続され、他の３つの入力端子は、配線ＣＧ＜８：６＞にそれぞれ接続される。スイッチ回路４１Ｃの各出力端子は、層選択回路３０Ｃ０及び３０Ｃ２の下層ＷＬ選択部３７Ａのスイッチ回路４４Ｃの入力端子及び上層ＷＬ選択部３８Ａのスイッチ回路４５Ｃの入力端子に共通に接続されている。
スイッチ回路４１Ｄは、チャンクＣＮＫ０及びＣＮＫ２のゾーンＺｎ３（ワード線ＷＬ９〜ＷＬ１１）及びＺｎ１９（ワード線ＷＬ５７〜ＷＬ５９）に対応する。スイッチ回路４１Ｄの４つの入力端子のうち、１つの入力端子は、スイッチ回路４０の出力端子に接続され、他の３つの入力端子は、配線ＣＧ＜１１：９＞にそれぞれ接続される。スイッチ回路４１Ｄの各出力端子は、層選択回路３０Ｃ０及び３０Ｃ２の下層ＷＬ選択部３７Ａのスイッチ回路４４Ｄの入力端子及び上層ＷＬ選択部３８Ａのスイッチ回路４５Ｄの入力端子に共通に接続されている。
１．６．６ チャンク選択部の構成について
次に、チャンク選択部３６Ａの構成について、引き続き図８を用いて説明する。
図８に示しように、チャンク選択部３６Ａは、スイッチ回路４２（４２Ａ及び４２Ｂ）、並びにスイッチ回路４３（４３Ａ及び４３Ｂ）を含む。スイッチ回路４２Ａ及び４２Ｂ、並びにスイッチ回路４３Ａ及び４３Ｂは、スイッチ回路４０と同じ構成をしている。
スイッチ回路４２Ａ及び４２Ｂは、スイッチ回路４３Ａ及び４３Ｂに、配線ＣＧＵ（Ｄ）または配線ＣＧＵ（Ｓ）のいずれかの電圧をそれぞれ出力する。
スイッチ回路４３Ａは、下層ＷＬ選択部３７Ａのスイッチ回路４４Ａ及び４４Ｂ、並びに上層ＷＬ選択部３８Ａのスイッチ回路４５Ａ〜４５Ｄに、スイッチ回路４２Ａの出力電圧または配線ＵＣＧの電圧のいずれかを出力する。
スイッチ回路４３Ｂは、下層ＷＬ選択部３７Ａのスイッチ回路４４Ｃ及び４４Ｄに、スイッチ回路４２Ｂの出力電圧または配線ＵＣＧの電圧のいずれかを出力する。
なお、スイッチ回路４３Ａ及び４３Ｂの出力端子と、スイッチ回路４４Ａ〜４４Ｄ及び４５Ａ〜４５Ｄの入力端子との接続は任意である。
１．６．７ 下層ＷＬ選択部の構成について
次に、下層ＷＬ選択部３７Ａの構成について、引き続き図８を用いて説明する。
図８に示すように、下層ＷＬ選択部３７Ａは、スイッチ回路４４（４４Ａ〜４４Ｄ）を含む。スイッチ回路４４Ａ〜４４Ｄは、スイッチ回路４１（４１Ａ〜４１Ｄ）と同じ構成をしている。
スイッチ回路４４Ａの１つ入力端子は、スイッチ回路４３Ａの出力端子に接続され、他の３つの入力端子は、スイッチ回路４１Ａの３つの出力端子にそれぞれ接続される。スイッチ回路４４Ａの各出力端子は、配線ＧＷＬ０〜ＧＷＬ２にそれぞれ接続される。スイッチ回路４４Ａは、配線ＧＷＬ０〜ＧＷＬ２に、スイッチ回路４１Ａの出力電圧またはスイッチ回路４３Ａの出力電圧のいずれかを出力する。
同様に、スイッチ回路４４Ｂは、配線ＧＷＬ３〜ＧＷＬ５に、スイッチ回路４１Ｂの出力電圧あるいはスイッチ回路４３Ａの出力電圧のいずれかを出力する。スイッチ回路４４Ｃは、配線ＧＷＬ６〜ＧＷＬ８に、スイッチ回路４１Ｃの出力電圧またはスイッチ回路４３Ｂの出力電圧のいずれかを出力する。スイッチ回路４４Ｄは、配線ＧＷＬ９〜ＧＷＬ１１に、スイッチ回路４１Ｄの出力電圧またはスイッチ回路４３Ｂの出力電圧のいずれかを出力する。
上層ＷＬ選択部３８Ａは、スイッチ回路４５（４５Ａ〜４５Ｄ）を含む。スイッチ回路４５Ａ〜４５Ｄは、スイッチ回路４１（４１Ａ〜４１Ｄ）と同じ構成をしている。
スイッチ回路４５Ａの１つの入力端子は、スイッチ回路４３Ａの出力端子に接続され、他の３つの入力端子は、スイッチ回路４１Ａの３つの出力端子にそれぞれ接続される。スイッチ回路４５Ａの各出力端子は、配線ＧＷＬ４８〜ＧＷＬ５０にそれぞれ接続される。スイッチ回路４５Ａは、配線ＧＷＬ４８〜ＧＷＬ５０に、スイッチ回路４１Ａの出力電圧またはスイッチ回路４３Ａの出力電圧のいずれかを出力する。
同様に、スイッチ回路４５Ｂは、スイッチ回路４１Ｂの出力電圧またはスイッチ回路４３Ａの出力電圧のいずれかを、配線ＧＷＬ５１〜ＧＷＬ５３に出力する。スイッチ回路４５Ｃは、スイッチ回路４１Ｃの出力電圧またはスイッチ回路４３Ａの出力電圧のいずれかを、配線ＧＷＬ５４〜ＧＷＬ５６に出力する。スイッチ回路４５Ｄは、スイッチ回路４１Ｄの出力電圧またはスイッチ回路４３Ａの出力電圧のいずれかを、配線ＧＷＬ５７〜ＧＷＬ５９に出力する。
１．７ スイッチ回路の構成について
次に、ＷＬ選択回路１４Ａに含まれるスイッチ回路の構成について説明する。
１．７．１ スイッチ回路４０の構成について
まず、スイッチ回路４０の構成について、図９を用いて説明する。
図９に示すように、スイッチ回路４０は、高耐圧ｎチャネルＭＯＳトランジスタ２００及び２０１、並びにトランジスタ２００及び２０１の各ゲートに接続されるレベルシフタＬＳＴＰを含む。
トランジスタ２００の一端は配線ＣＧＵ（Ｄ）に接続され、他端がスイッチ回路４１Ａ〜４１Ｄの入力端子に接続される。トランジスタ２００のゲートは、制御信号Ｓ＿ＳＷ１が入力されるレベルシフタＬＳＴＰの出力端子に接続される。制御信号Ｓ＿ＳＷ（Ｓ＿ＳＷ１、Ｓ＿ＳＷ２、…）は、第１ロウ制御回路２５Ａ１から受信する。レベルシフタＬＳＴＰは、入力される制御信号Ｓ＿ＳＷに応じて、対応するトランジスタのゲートに、トランジスタを駆動させるための電圧（入力電圧）を印加する。より具体的には、例えばトランジスタ２００に接続されたレベルシフタＬＳＴＰは、制御信号Ｓ＿ＳＷ１が“Ｈ”レベルの場合、トランジスタ２００のゲートに、配線ＣＧＵ（Ｄ）の電圧にトランジスタ２００の閾値電圧を加えた電圧値よりも高い電圧を印加する。これにより、トランジスタ２００は、オン状態とされ、スイッチ回路４１Ａ〜４１Ｄに、配線ＣＧＵ（Ｄ）の電圧を出力する。
トランジスタ２０１の一端は配線ＣＧＵ（Ｓ）に接続され、他端がトランジスタ２００の他端及びスイッチ回路４１Ａ〜４１Ｄに接続される。トランジスタ２０１のゲートは、制御信号Ｓ＿ＳＷ２が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
スイッチ回路４０は、制御信号Ｓ＿ＳＷ１が“Ｈ”レベルの場合、トランジスタ２００をオン状態にされ、配線ＣＧＵ（Ｄ）とスイッチ回路４１Ａ〜４１Ｄとを電気的に接続する。他方で、スイッチ回路４０は、制御信号Ｓ＿ＳＷ２が“Ｈ”レベルの場合、トランジスタ２０１をオン状態にされ、配線ＣＧＵ（Ｓ）とスイッチ回路４１Ａ〜４１Ｄとを電気的に接続する。
１．７．２ スイッチ回路４１Ａの構成について
次に、スイッチ回路４１Ａの構成について、図１０を用いて説明する。なお、図１０の例では、スイッチ回路４１Ａの回路図を示しているが、スイッチ回路４１Ｂ〜４１Ｄも同じ構成である。
図１０に示すように、スイッチ回路４１Ａは、高耐圧ｎチャネルＭＯＳトランジスタ２０２〜２０７、トランジスタ２０２、２０４、２０６の各ゲートに接続されるレベルシフタＬＳＴＰ、並びにトランジスタ２０３、２０５、２０７の各ゲートに接続されるレベルシフタＢＬＳＴＰを含む。
レベルシフタＢＬＳＴＰは、レベルシフタＬＳＴＰよりも高電圧が転送可能なレベルシフタを示している。本実施形態では、レベルシフタＢＬＳＴＰは、高電圧のプログラム電圧ＶＰＧＭ（例えば２０Ｖ程度）を転送する可能性のあるトランジスタに用いられる。すなわち、ＷＬ選択回路１４Ａ内においては、レベルシフタＢＬＳＴＰは、配線ＣＧ＜１１：０＞の電圧が印加されるトランジスタに用いられる。他方で、レベルシフタＬＳＴＰは、配線ＣＧＵ（Ｄ）及びＣＧＵ（Ｓ）、並びに配線ＵＣＧの電圧が印加されるトランジスタに用いられる。
配線ＣＧ＜１１：０＞の電圧を転送するトランジスタ（図１０の例ではトランジスタ２０３、２０５、及び２０７）及びレベルシフタＢＬＳＴＰに用いられる高耐圧トランジスタは、他のトランジスタ（図１０の例ではトランジスタ２０２、２０４、及び２０６）及びレベルシフタＬＳＴＰに用いられる高耐圧トランジスタよりも高電圧を転送する必要がある。このため、配線ＣＧ＜１１：０＞の電圧を転送するトランジスタ及びレベルシフタＢＬＳＴＰに用いられるトランジスタのサイズは、配線ＣＧＵ（Ｄ）及びＣＧＵ（Ｓ）、並びに配線ＵＣＧの電圧を転送するトランジスタ、並びにレベルシフタＬＳＴＰに用いられるトランジスタのサイズよりも大きくなっている。このため、レベルシフタＢＬＳＴＰの回路面積は、レベルシフタＬＳＴＰの回路面積よりも大きい。
トランジスタ２０２の一端は、トランジスタ２０４及び２０６、並びにスイッチ回路４０の出力端子に接続されている。トランジスタ２０２の他端は、スイッチ回路４１Ａの出力端子（あるいは出力配線）４１Ａ＜０＞に接続されている。トランジスタ２０２のゲートは、トランジスタ２０４及び２０６のゲート、並びに制御信号Ｓ＿ＳＷ３が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
トランジスタ２０４の他端は、スイッチ回路４１Ａの出力端子４１Ａ＜１＞に接続されている。
トランジスタ２０６の他端は、スイッチ回路４１Ａの出力端子４１Ａ＜２＞に接続されている。
トランジスタ２０３の一端は、配線ＣＧ＜０＞に接続され、他端は、トランジスタ２０２の他端及びスイッチ回路４１Ａの出力端子４１Ａ＜０＞に接続されている。トランジスタ２０３のゲートは、トランジスタ２０５及び２０７のゲート、並びに制御信号Ｓ＿ＳＷ４が入力されるレベルシフタＢＬＳＴＰの出力端子に接続される。
トランジスタ２０５の一端は、配線ＣＧ＜１＞に接続され、他端は、トランジスタ２０４の他端及びスイッチ回路４１Ａの出力端子４１Ａ＜１＞に接続されている。
トランジスタ２０７の一端は、配線ＣＧ＜２＞に接続され、他端は、トランジスタ２０６の他端及びスイッチ回路４１Ａの出力端子４１Ａ＜２＞に接続されている。
スイッチ回路４１Ａは、制御信号Ｓ＿ＳＷ３が“Ｈ”レベルの場合、トランジスタ２０２、２０４、及び２０６をオン状態にされ、スイッチ回路４０の出力電圧（配線ＣＧＵ（Ｄ）の電圧または配線ＣＧＵ（Ｓ）の電圧のいずれか）を出力端子４１Ａ＜２：０＞から出力する。他方で、スイッチ回路４１Ａは、制御信号Ｓ＿ＳＷ４が“Ｈ”レベルの場合、トランジスタ２０３、２０５、及び２０７をオン状態にされ、配線ＣＧ＜２：０＞の電圧を、出力端子４１Ａ＜２：０＞から出力する。
１．７．３ スイッチ回路４２Ａの構成について
次に、スイッチ回路４２Ａの構成について、図１１を用いて説明する。なお、図１１の例では、スイッチ回路４２Ａの回路図を示しているが、スイッチ回路４２Ｂも同じ構成である。
図１１に示すように、スイッチ回路４２Ａは、高耐圧ｎチャネルＭＯＳトランジスタ２０８及び２０９、並びにトランジスタ２０８及び２０９の各ゲートに接続されるレベルシフタＬＳＴＰを含む。スイッチ回路４２Ａの構成は、図９のスイッチ回路４０と同じである。スイッチ回路４２Ａのトランジスタ２０８及び２０９は、スイッチ回路４０のトランジスタ２００及び２０１に相当する。
トランジスタ２０８の一端は配線ＣＧＵ（Ｄ）に接続され、他端がスイッチ回路４３Ａの入力端子（あるいは入力配線）の一方に接続される。トランジスタ２０８のゲートは、制御信号Ｓ＿ＳＷ５が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
トランジスタ２０９の一端は配線ＣＧＵ（Ｓ）に接続され、他端がトランジスタ２０８の他端及びスイッチ回路４３Ａの入力端子の一方に接続される。トランジスタ２０９のゲートは、制御信号Ｓ＿ＳＷ６が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
スイッチ回路４２Ａは、制御信号Ｓ＿ＳＷ５が“Ｈ”レベルの場合、トランジスタ２０８をオン状態にされ、配線ＣＧＵ（Ｄ）とスイッチ回路４３Ａとを電気的に接続する。他方で、スイッチ回路４２Ａは、制御信号Ｓ＿ＳＷ２が“Ｈ”レベルの場合、トランジスタ２０９をオン状態にされ、配線ＣＧＵ（Ｓ）とスイッチ回路４３Ａとを電気的に接続する。
１．７．４ スイッチ回路４３Ａの構成について
次に、スイッチ回路４３Ａの構成について、引き続き図１１を用いて説明する。なお、図１１の例では、スイッチ回路４３Ａの回路図を示しているが、スイッチ回路４３Ｂも同じ構成である。
図１１に示すように、スイッチ回路４３Ａは、高耐圧ｎチャネルＭＯＳトランジスタ２１０及び２１１、並びにトランジスタ２１０及び２１１の各ゲートに接続されるレベルシフタＬＳＴＰを含む。スイッチ回路４３Ａの構成は、図９のスイッチ回路４０と同じである。スイッチ回路４３Ａのトランジスタ２１０及び２１１は、スイッチ回路４０のトランジスタ２００及び２０１に相当する。
トランジスタ２１０の一端は配線ＵＣＧに接続され、他端がスイッチ回路４４Ａ、４４Ｂ、及び４５Ａ〜４５Ｄの入力端子に接続される。トランジスタ２１０のゲートは、制御信号Ｓ＿ＳＷ７が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
トランジスタ２１１の一端はスイッチ回路４２Ａの出力端子に接続され、他端がトランジスタ２１０の他端及びスイッチ回路４４Ａ、４４Ｂ、及び４５Ａ〜４５Ｄの入力端子に接続される。トランジスタ２１１のゲートは、制御信号Ｓ＿ＳＷ８が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
スイッチ回路４３Ａは、制御信号Ｓ＿ＳＷ７が“Ｈ”レベルの場合、トランジスタ２１０をオン状態にされ、配線ＵＣＧとスイッチ回路４４Ａ、４４Ｂ、及び４５Ａ〜４５Ｄとを電気的に接続する。他方で、スイッチ回路４３Ａは、制御信号Ｓ＿ＳＷ８が“Ｈ”レベルの場合、トランジスタ２１１をオン状態にされ、スイッチ回路４２Ａとスイッチ回路４４Ａ、４４Ｂ、及び４５Ａ〜４５Ｄとを電気的に接続する。
１．７．５ スイッチ回路４４Ａの構成について
次に、スイッチ回路４４Ａの構成について、図１２を用いて説明する。なお、図１２の例では、スイッチ回路４４Ａの回路図を示しているが、スイッチ回路４４Ｂ〜４４Ｄも同じ構成である。
図１２に示すように、スイッチ回路４４Ａは、高耐圧ｎチャネルＭＯＳトランジスタ２１２〜２１７、トランジスタ２１２、２１４、２１６の各ゲートに接続されるレベルシフタＬＳＴＰ、並びにトランジスタ２１３、２１５、２１７の各ゲートに接続されるレベルシフタＢＬＳＴＰを含む。スイッチ回路４４Ａの構成は、図１０のスイッチ回路４１Ａと同じである。スイッチ回路４４Ａのトランジスタ２１２〜２１７は、スイッチ回路４１Ａのトランジスタ２０２〜２０７に相当する。
トランジスタ２１２の一端は、トランジスタ２１４及び２１６、並びにスイッチ回路４３Ａの出力端子に接続されている。トランジスタ２１２の他端は、配線ＧＷＬ０に接続されている。トランジスタ２１２のゲートは、トランジスタ２１４及び２１６のゲート、並びに制御信号Ｓ＿ＳＷ９が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
トランジスタ２１４の他端は、配線ＧＷＬ１に接続されている。
トランジスタ２１６の他端は、配線ＧＷＬ２に接続されている。
トランジスタ２１３の一端は、スイッチ回路４１Ａの出力端子４１Ａ＜０＞に接続され、他端は、トランジスタ２１２の他端及び配線ＧＷＬ０に接続されている。トランジスタ２１３のゲートは、トランジスタ２１５及び２１７のゲート、並びに制御信号Ｓ＿ＳＷ１０が入力されるレベルシフタＢＬＳＴＰの出力端子に接続される。
トランジスタ２１５の一端は、スイッチ回路４１Ａの出力端子４１Ａ＜１＞に接続され、他端は、トランジスタ２１４の他端及び配線ＧＷＬ１に接続されている。
トランジスタ２１７の一端は、スイッチ回路４１Ａの出力端子４１Ａ＜２＞に接続され、他端は、トランジスタ２１６の他端及び配線ＧＷＬ２に接続されている。
スイッチ回路４４Ａは、制御信号Ｓ＿ＳＷ９が“Ｈ”レベルの場合、トランジスタ２１２、２１４、及び２１６をオン状態にされ、配線ＧＷＬ０〜ＧＷＬ２にスイッチ回路４３Ａの出力電圧（配線ＣＧＵ（Ｄ）の電圧、配線ＣＧＵ（Ｓ）の電圧、または配線ＵＣＧの電圧のいずれか）を出力する。他方で、スイッチ回路４４Ａは、制御信号Ｓ＿ＳＷ１０が“Ｈ”レベルの場合、トランジスタ２１３、２１５、及び２１７をオン状態にされ、配線ＧＷＬ０〜ＧＷＬ２に、スイッチ回路４１Ａの出力電圧（配線ＣＧ＜２：０＞、配線ＣＧＵ（Ｄ）の電圧、または配線ＣＧＵ（Ｓ）の電圧のいずれか）を出力する。
１．７．６ スイッチ回路４５Ａの構成について
次に、スイッチ回路４５Ａの構成について、図１３を用いて説明する。なお、図１３の例では、スイッチ回路４５Ａの回路図を示しているが、スイッチ回路４５Ｂ〜４５Ｄも同じ構成である。
図１３に示すように、スイッチ回路４５Ａは、高耐圧ｎチャネルＭＯＳトランジスタ２１８〜２２３、トランジスタ２１８、２２０、２２２の各ゲートに接続されるレベルシフタＬＳＴＰ、並びにトランジスタ２１９、２２１、２２３の各ゲートに接続されるレベルシフタＢＬＳＴＰを含む。スイッチ回路４５Ａの構成は、図１０のスイッチ回路４１Ａと同じである。スイッチ回路４５Ａのトランジスタ２１８〜２２３は、スイッチ回路４１Ａのトランジスタ２０２〜２０７に相当する。
トランジスタ２１８の一端は、トランジスタ２２０及び２２２、並びにスイッチ回路４３Ａの出力端子に接続されている。トランジスタ２１８の他端は、配線ＧＷＬ４８に接続されている。トランジスタ２１８のゲートは、トランジスタ２２０及び２２２のゲート、並びに制御信号Ｓ＿ＳＷ１１が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
トランジスタ２２０の他端は、配線ＧＷＬ４９に接続されている。
トランジスタ２２２の他端は、配線ＧＷＬ５０に接続されている。
トランジスタ２１９の一端は、スイッチ回路４１Ａの出力端子４１Ａ＜０＞に接続され、他端は、トランジスタ２１８の他端及び配線ＧＷＬ４８に接続されている。トランジスタ２１９のゲートは、トランジスタ２２１及び２２３のゲート、並びに制御信号Ｓ＿ＳＷ１２が入力されるレベルシフタＢＬＳＴＰの出力端子に接続される。
トランジスタ２２１の一端は、スイッチ回路４１Ａの出力端子４１Ａ＜１＞に接続され、他端は、トランジスタ２２０の他端及び配線ＧＷＬ４９に接続されている。
トランジスタ２２３の一端は、スイッチ回路４１Ａの出力端子４１Ａ＜２＞に接続され、他端は、トランジスタ２２２の他端及び配線ＧＷＬ５０に接続されている。
スイッチ回路４５Ａは、制御信号Ｓ＿ＳＷ１１が“Ｈ”レベルの場合、トランジスタ２１８、２２０、及び２２２をオン状態にされ、配線ＧＷＬ４８〜ＧＷＬ５０に、スイッチ回路４３Ａの出力電圧（配線ＣＧＵ（Ｄ）の電圧、配線ＣＧＵ（Ｓ）の電圧、または配線ＵＣＧの電圧のいずれか）を出力する。他方で、スイッチ回路４５Ａは、制御信号Ｓ＿ＳＷ１２が“Ｈ”レベルの場合、トランジスタ２１９、２２１、及び２２３をオン状態にされ、配線ＧＷＬ４８〜ＧＷＬ５０に、スイッチ回路４１Ａの出力電圧（配線ＣＣＧ＜２：０＞、配線ＣＣＧＵ（Ｄ）の電圧、あるいは配線ＣＣＧＵ（Ｓ）の電圧）を出力する。
１．８ ＳＧ選択回路の構成について
次に、ＳＧ選択回路１５Ａの構成について、図１４を用いて説明する。図１４は、ＳＧ選択回路１５Ａを示しているが、ＳＧ選択回路１５Ｂも同じ構成である。
図１４に示すように、ＳＧ選択回路１５Ａは、大まかにチャンクＣＮＫ０に対応する選択ゲート選択回路７０Ｃ０と、チャンクＣＮＫ２に対応する選択ゲート選択回路７０Ｃ２と、チャンクＣＮＫ０及びＣＮＫ２に対応するストリング選択回路７１Ａとを含む。なお、図１４の例では、説明を簡略化するため、選択ゲート選択回路７０Ｃ２の構成は省略されているが、選択ゲート選択回路７０Ｃ０の構成と同じである。
ストリング選択回路７１Ａは、第１ロウ制御回路２５Ａ１から送信される制御信号Ｓ＿ＳＷに基づいて、選択ゲート選択回路７０Ｃ０及び７０Ｃ２に、配線ＳＧＳ＿ＳＥＬ、ＳＧＳ＿ＵＳＥＬ、ＳＧＤ＿ＳＥＬ、及びＳＧＤ＿ＵＳＥＬの電圧を出力する。ストリング選択回路７１Ａは、選択ゲート線ＳＧＳに対応するＳＧＳ選択部７４Ａと選択ゲート線ＳＧＤに対応するＳＧＤ選択部７５Ａとを含む。
ＳＧＳ選択部７４Ａは、選択ゲート選択回路７０Ｃ０及び７０Ｃ２に、配線ＳＧＳ＿ＳＥＬの電圧または配線ＳＧＳ＿ＵＳＥＬの電圧のいずれかを出力する。ＳＧＳ選択部７４Ａはスイッチ回路４６（４６Ａ〜４６Ｄ）を含む。
スイッチ回路４６Ａ〜４６Ｄは、チャンクＣＮＫ０及びＣＮＫの配線ＧＳＧＳ０〜ＧＳＧＳ３にそれぞれ対応する。スイッチ回路４６Ａ〜４６Ｄは、図９のスイッチ回路４０と同様の構成をしており、２つの入力端子と１つの出力端子をそれぞれ有する。スイッチ回路４６Ａ〜４６Ｄの入力端子の１つは、配線ＳＧＳ＿ＳＥＬに共通に接続され、入力端子の他方は、配線ＳＧＳ＿ＵＳＥＬに共通に接続される。また、スイッチ回路４６Ａ〜４６Ｄの出力端子は、選択ゲート選択回路７０Ｃ０及び７０Ｃ２のスイッチ回路４８Ａ〜４８Ｄの入力端子にそれぞれ接続される。
例えば、チャンクＣＮＫ０またはＣＮＫ２に含まれるいずれかのブロックＢＬＫのストリングユニットＳＵ０が選択された場合、スイッチ回路４６Ａは、ＧＳＧＳ選択部７２Ｃ０のスイッチ回路４８Ａに、配線ＳＧＳ＿ＳＥＬの電圧を出力する。他方で、スイッチ回路４６Ｂ〜４６Ｄは、スイッチ回路４８Ｂ〜４８Ｄに、配線ＳＧＳ＿ＵＳＥＬの電圧を出力する。ストリングユニットＳＵ１〜ＳＵ３が選択された場合も、同様である。
ＳＧＤ選択部７５Ａは、選択ゲート選択回路７０Ｃ０及び７０Ｃ２に、配線ＳＧＤ＿ＳＥＬの電圧または配線ＳＧＤ＿ＵＳＥＬの電圧のいずれかを出力する。ＳＧＤ選択部７５Ａはスイッチ回路４７（４７Ａ〜４７Ｄ）を含む。
スイッチ回路４７Ａ〜４７Ｄは、チャンクＣＮＫ０及びＣＮＫの配線ＧＳＧＤ０〜ＧＳＧＤ３にそれぞれ対応する。スイッチ回路４６Ａ〜４６Ｄは、図９のスイッチ回路４０と同様の構成をしており、２つの入力端子と１つの出力端子をそれぞれ有する。スイッチ回路４７Ａ〜４７Ｄの入力端子の１つは、配線ＳＧＤ＿ＳＥＬに共通に接続され、入力端子の他方は、配線ＳＧＤ＿ＵＳＥＬに共通に接続される。また、スイッチ回路４７Ａ〜４７Ｄの出力端子は、選択ゲート選択回路７０Ｃ０及び７０Ｃ２のスイッチ回路４９Ａ〜４９Ｄの入力端子にそれぞれ接続される。
例えば、チャンクＣＮＫ０またはＣＮＫ２に含まれるいずれかのブロックＢＬＫのストリングユニットＳＵ０が選択された場合、スイッチ回路４７Ａは、ＧＳＧＤ選択部７３Ｃ０のスイッチ回路４９Ａに、配線ＳＧＤ＿ＳＥＬの電圧を出力する。他方で、スイッチ回路４７Ｂ〜４７Ｄは、スイッチ回路４９Ｂ〜４９Ｄに、配線ＳＧＳ＿ＵＳＥＬの電圧を出力する。ストリングユニットＳＵ１〜ＳＵ３が選択された場合も、同様である。
選択ゲート選択回路７０Ｃ０（及び７０Ｃ２）は、第１ロウ制御回路２５Ａ１から送信される制御信号Ｓ＿ＳＷに基づいて、配線ＧＳＧＳ０〜ＧＳＧＳ３及びＧＳＧＤ０〜ＧＳＧＤ３に、配線ＵＳＧの電圧またはストリング選択回路７１Ａの出力電圧のいずれかを出力する。選択ゲート選択回路７０Ｃ０（及び７０Ｃ２）は、配線ＧＳＧＳ０〜ＧＳＧＳ３に対応するＧＳＧＳ選択部７２Ｃ０と、配線ＧＳＧＤ０〜ＧＳＧＤ３に対応するＧＳＧＤ選択部７３Ｃ０とを含む。
ＧＳＧＳ選択部７２Ｃ０は、配線ＧＳＧＳ０〜ＧＳＧＳ３に、配線ＵＳＧの電圧またはＳＧＳ選択部７４Ａの出力電圧のいずれかを出力する。ＧＳＧＳ選択部７２Ｃ０はスイッチ回路４８（４８Ａ〜４８Ｄ）を含む。
スイッチ回路４８Ａ〜４８Ｄは、チャンクＣＮＫ０の配線ＧＳＧＳ０〜ＧＳＧＳ３にそれぞれ対応する。スイッチ回路４８Ａ〜４８Ｄは、図９のスイッチ回路４０と同様の構成をしており、２つの入力端子と１つの出力端子をそれぞれ有する。スイッチ回路４８Ａ〜４８Ｄの入力端子の１つは、配線ＵＳＧに共通に接続され、入力端子の他方は、スイッチ回路４６Ａ〜４６Ｄの出力端子にそれぞれ接続される。また、スイッチ回路４８Ａ〜４８Ｄの出力端子は、配線ＧＳＧＳ０〜ＧＳＧＳ３にそれぞれ接続される。
例えば、チャンクＣＮＫ０が選択された場合、スイッチ回路４８Ａ〜４８Ｄは、配線ＧＳＧＳ０〜ＧＳＧＳ３に、スイッチ回路４６Ａ〜４６Ｄの出力電圧をそれぞれ出力する。他方で、チャンクＣＮＫ０が非選択の場合、スイッチ回路４８Ａ〜４８Ｄは、配線ＧＳＧＳ０〜ＧＳＧＳ３に、配線ＵＳＧの電圧をそれぞれ出力する。
ＧＳＧＤ選択部７３Ｃ０は、配線ＧＳＧＤ０〜ＧＳＧＤ３に、配線ＵＳＧの電圧またはＳＧＤ選択部７５Ａの出力電圧のいずれかを出力する。ＧＳＧＤ選択部７３Ｃ０はスイッチ回路４９（４９Ａ〜４９Ｄ）を含む。
スイッチ回路４９Ａ〜４９Ｄは、チャンクＣＮＫ０の配線ＧＳＧＤ０〜ＧＳＧＤ３にそれぞれ対応する。スイッチ回路４９Ａ〜４９Ｄは、図９のスイッチ回路４０と同様の構成をしており、２つの入力端子と１つの出力端子をそれぞれ有する。スイッチ回路４９Ａ〜４９Ｄの入力端子の１つは、配線ＵＳＧに共通に接続され、入力端子の他方は、スイッチ回路４７Ａ〜４７Ｄの出力端子にそれぞれ接続される。また、スイッチ回路４９Ａ〜４９Ｄの出力端子は、配線ＧＳＧＤ０〜ＧＳＧＤ３にそれぞれ接続される。
例えば、チャンクＣＮＫ０が選択された場合、スイッチ回路４９Ａ〜４９Ｄは、配線ＧＳＧＤ０〜ＧＳＧＤ３に、スイッチ回路４７Ａ〜４７Ｄの出力電圧をそれぞれ出力する。他方で、チャンクＣＮＫ０が非選択の場合、スイッチ回路４９Ａ〜４９Ｄは、配線ＧＳＧＤ０〜ＧＳＧＤ３に、配線ＵＳＧの電圧をそれぞれ出力する。
１．９ 書き込み動作におけるワード線の接続動作の具体例について
次に、書き込み動作時におけるワード線ＷＬの接続動作の具体例について説明する。なお、読み出し動作も同様の動作が行われる。
１．９．１ ゾーン選択の具体例について
まず、ゾーン選択の具体例について、図１５を用いて説明する。なお、図１５の例では、説明を簡略化するため、ワード線ＷＬ０〜ＷＬ２３に対応するゾーンＺｎのみを示している。
図１５の横軸におけるワード線ＷＬの番号は、選択ワード線ＷＬを示しており、縦軸におけるワード線ＷＬの番号は、ワード線ＷＬに対応するゾーン選択の割り当てを示している。選択ゾーンＺｎは選択ワード線ＷＬによって適宜切り替えられるため、横軸に示すゾーンＺｎの幅は、ゾーンＺｎが選択される選択ワード線ＷＬに対応している。そして、ゾーンＺｎを示す四角い枠の横に記載されている０〜１１の数字は、接続される配線ＣＧ＜１１：０＞を示している。また、参照符号Ｎは、横軸と縦軸のワード線ＷＬの番号が同じ場所を示している。
図１５に示すように、各ゾーンＺｎは、ワード線ＷＬに対応して設けられており、例えば、ゾーンＺｎ０にワード線ＷＬ０〜ＷＬ２が含まれる。ゾーンＺｎ０は、ワード線ＷＬ０〜ＷＬ５のいずれかが選択されている場合に、選択される。そして、ゾーンＺｎ０が選択されている場合、ワード線ＷＬ０〜ＷＬ２は、配線ＣＧ＜０＞〜ＣＧ＜２＞にそれぞれ接続される。
例えば、書き込み動作において、プレーンＰＬＮ０内のチャンクＣＮＫ０に含まれるブロックＢＬＫ０のワード線ＷＬ１０が選択された場合、対応する第１ロウ制御回路２５Ａ１は、図１５のテーブルに基づいて、ゾーンＺｎ２〜Ｚｎ５を選択する。そして、第１ロウ選択回路１２Ａにおいて、ブロックＢＬＫ０のワード線ＷＬ６〜ＷＬ１７は、ロウデコーダ１３Ｃ０及びＷＬ選択回路１４Ａを介して、配線ＣＧ＜６＞〜ＣＧ＜１１＞及びＣＧ＜０＞〜ＣＧ＜５＞にそれぞれ接続される。同様に、ブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ５は、配線ＣＧＵ（Ｓ）に接続され、ワード線ＷＬ１８〜ＷＬ９５は、配線ＣＧＵ（Ｄ）に接続される。このとき、選択ワード線ＷＬ１０に対応する配線ＣＧ＜１０＞にプログラム電圧ＶＰＧＭが印加される。
１．９．２ ＷＬ選択回路の動作の具体例について
次に、ＷＬ選択回路１４Ａの動作の具体的について、同じくプレーンＰＬＮ０内のチャンクＣＮＫ０に含まれるブロックＢＬＫ０のワード線ＷＬ１０が選択された場合を例に説明する。
第１ロウ制御回路２５Ａ１は、ワード線ＷＬ１０が下層ＷＬグループに含まれるため、下層ＷＬグループに対応するゾーンＺｎ０〜Ｚｎ１５の情報に基づいて、ゾーン選択回路３４Ａを制御する。ゾーン選択回路３４Ａにおいて、選択されたゾーンＺｎ２〜Ｚｎ５に対応するスイッチ回路４１は、各ブロックＢＬＫの下層ＷＬ選択部３７及び上層ＷＬ選択部３８に、配線ＣＧ＜１１：０＞の電圧を出力する。より具体的には、ゾーンＺｎ２に対応するゾーン選択部３９Ａのスイッチ回路４１Ｃは、配線ＣＧ＜８：６＞の電圧を出力する。ゾーン３に対応するゾーン選択部３９Ａのスイッチ回路４１Ｄは、配線ＣＧ＜１１：９＞の電圧を出力する。ゾーン４に対応するゾーン選択部３９Ｂのスイッチ回路４１Ａは、配線ＣＧ＜２：０＞の電圧を出力する。ゾーン５に対応するゾーン選択部３９Ｂのスイッチ回路４１Ｂは、配線ＣＧ＜５：３＞の電圧を出力する。また、ゾーンＺｎ０及びＺｎ１に対応するゾーン選択部３９Ａのスイッチ回路４１Ａ及び４１Ｂは、各ブロックＢＬＫの下層ＷＬ選択部３７及び上層ＷＬ選択部３８に、スイッチ回路４０から出力された配線ＣＧＵ（Ｓ）の電圧を出力する。ゾーンＺｎ６〜Ｚｎ１５に対応する他のスイッチ回路４１は、各ブロックＢＬＫの下層ＷＬ選択部３７及び上層ＷＬ選択部３８に、スイッチ回路４０から出力された配線ＣＧＵ（Ｄ）の電圧を出力する。
チャンク選択部３６において、選択ブロックＢＬＫ０に対応するスイッチ回路４３は、下層ＷＬ選択部３７及び上層ＷＬ選択部３８に、配線ＣＧＵ（Ｄ）あるいは配線ＣＧＵ（Ｓ）の電圧（本例では、配線ＣＧＵ（Ｄ）の電圧）を出力する。非選択ブロックＢＬＫに対応するスイッチ回路４３は、下層ＷＬ選択部３７及び上層ＷＬ選択部３８に、配線ＵＣＧの電圧を出力する。
下層ＷＬ選択部３７において、スイッチ回路４４は、スイッチ回路４１の出力電圧を出力する。すなわち、配線ＧＷＬ０〜ＧＷＬ５には、配線ＣＧＵ（Ｓ）の電圧が印加され、配線ＧＷＬ６〜ＧＷＬ１７には、配線ＣＧ＜６＞〜ＣＧ＜１１＞及びＣＧ＜０＞〜ＣＧ＜５＞の電圧がそれぞれ印加される。また、配線ＧＷＬ１８〜ＧＷＬ４７には、配線ＣＧＵ（Ｄ）の電圧が印加される。
上層ＷＬ選択部３８において、スイッチ回路４５は、スイッチ回路４３の出力電圧を出力する。すなわち、配線ＧＷＬ４８〜ＧＷＬ９５には、配線ＣＧＵ（Ｄ）の電圧が印加される。
１．９．３ ロウデコーダの動作の具体例について
次に、ロウデコーダ１３Ｃ０の具体的について、同じくプレーンＰＬＮ０内のチャンクＣＮＫ０に含まれるブロックＢＬＫ０のワード線ＷＬ１０が選択された場合を例に説明する。
ロウデコーダ１３Ｃ０において、アドレス情報ＡＤＤをデコードした結果、ブロックデコーダ６０Ｂ０は、対応するトランジスタ４００をオン状態にする。これにより、配線ＧＷＬ０〜ＧＷＬ９５は、ブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ９５に電気的に接続される。
１．１０ 本実施形態に係る効果について
本実施形態に係る半導体記憶装置では、チップ面積の増加を抑制することができる。本効果につき、以下、具体的に説明する。
ＮＡＮＤ型フラッシュメモリでは、微細化や多値（multi-level）化が進むにつれて、必要とされる電圧の種類も増加している。例えば書き込み動作に着目した場合、非選択ワード線ＷＬには複数種類の電圧が印加される。特に、選択ワード線ＷＬｉを含む近隣のワード線（例えばＷＬ（ｉ−４〜ｉ＋４）程度）では、誤書き込みを抑制し、書き込み動作の信頼性を向上させるため、それぞれに最適な電圧を印加する必要がある。読み出し動作の場合も同様である。このため、ＣＧドライバは、複数の配線ＣＧを介して、これらのワード線ＷＬにそれぞれ必要な電圧を供給する。
ＣＧドライバ（すなわち配線ＣＧ）に接続されるワード線ＷＬは、選択ワード線ＷＬに応じて、切り替える必要がある。このため、ワード線ＷＬを複数のゾーンＺｎに分割し、このゾーンＺｎを選択することで、ＣＧドライバに接続されるワード線ＷＬを選択する方法がある。この場合、ゾーン選択回路においては、各ゾーンＺｎに対応したスイッチ回路が必要となる。高集積化にともないワード線ＷＬの総数が増えると、ゾーンＺｎの総数も増加する。すなわち、必要となるスイッチ回路の個数も増加する。例えば、３本のワード線ＷＬの集合を１つのゾーンＺｎとする。すると、ワード線ＷＬの総数が１２本の場合、ゾーンＺｎの総数は４個となるが、ワード線ＷＬの総数が９６本になると、ゾーンＺｎの総数は３２個になる。従って、３２個のスイッチ回路が必要となる。このため、ゾーン選択回路の回路面積は、高集積化にともない増加する傾向にある。
これに対し、本実施形態に係る構成では、ＷＬ選択回路がチャンク／ゾーン選択回路、下層ＷＬ選択回路、及び上層ＷＬ選択回路を有する。これにより、１つのゾーン選択部３９が下層ＷＬグループと上層ＷＬグループとの両方に対応できる。すなわち、下層ＷＬグループに含まれる１つのゾーンＺｎの選択と、上層ＷＬグループに含まれる１つのゾーンＺｎの選択とを、１つのスイッチ回路４１で行うことができる。１つのスイッチ回路４１が２つのゾーンＺｎに対応できるため、ゾーンＺｎの増加にともなう、スイッチ回路４１の増加、すなわち、ゾーン選択回路の回路面積の増加を抑制することができる。よって、高集積化にともなうチップ面積の増加を抑制することができる。
なお、本実施形態において、ワード線ＷＬを上層ＷＬグループと下層ＷＬグループの２つに分けたが、３つ以上のグループに分けても良い。この場合、１つのスイッチ回路４１が３つ以上のゾーンＺｎに対応できるため、より効果的にチップ面積の増加を抑制できる。
更に、スイッチ回路４１の個数の増加を抑制できるため、スイッチ回路４１に含まれる。スイッチ素子（トランジスタ）並びにレベルシフタＬＳＴＰ及びＢＬＳＴＰの個数の増加を抑制できる。高電圧に対応した回路面積の比較的大きいレベルシフタＢＬＳＴＰの個数の増加を抑制できることにより、チップ面積の増加を抑制することができる。
更に、本実施形態に係る構成では、スイッチ回路４１の個数の増加を抑制できるため、スイッチ回路４１に接続されるスイッチ回路４０の個数を削減できる。よって、チップ面積の増加を抑制できる。
更に、本実施形態に係る構成では、１つのチャンク選択部３６が下層ＷＬグループと上層ＷＬグループとの両方に対応できる。よって、ゾーン選択部３９と同様に、チャンク選択部３６の個数の増加を抑制できる。よって、チップ面積の増加を抑制できる。
２ 第２実施形態
次に、第２実施形態について説明する。第２実施形態は、第１実施形態で説明したロウドライバ制御回路２３及びロウドライバ２４に関する。なお、本実施形態では、ＷＬ選択回路１４Ａ及び１４Ｂは、第１実施形態で説明した構成でなくても良い。例えば、１つのゾーンＺｎに対応して１つのスイッチ回路４１が設けられていても良い。以下、第１実施形態と異なる点についてのみ説明する。
２．１ ロウドライバ制御回路の構成について
まず、ロウドライバ制御回路２３の構成について、図１６を用いて説明する。
図１６に示すように、ロウドライバ制御回路２３は、ＳＤＲＶ制御回路３１１及びＣＧＦＯＲＫ制御回路３１２を含む。
ＳＤＲＶ制御回路３１１は、後述するロウドライバ２４内の選択ドライバ３０１の出力電圧及び出力タイミングを制御する。
ＣＧＦＯＲＫ制御回路３１２は、後述するロウドライバ２４内のＣＧ選択回路３０２を制御する。より具体的には、例えば、ＣＧＦＯＲＫ制御回路３１２、アドレス情報ＡＤＤに基づいて、配線ＬＮ、ＬＮＭ１〜ＬＮＭ５、ＬＮＰ１〜ＬＮＰ５、及びＬＮ６と、配線＜１１：０＞との接続を制御する。
２．２ ロウドライバ及びの構成について
次に、ロウドライバ２４の構成について、引き続き図１６を用いて説明する。なお、ＵＣＧドライバ５２、ＳＧＤ＿ＳＥＬドライバ５３、ＳＧＤ＿ＵＳＥＬドライバ５４、ＳＧＳ＿ＳＥＬドライバ５５、ＳＧＳ＿ＵＳＥＬドライバ５６、ＵＳＧドライバ５７については、第１実施形態の図１で説明した通りなので、本実施形態では説明を省略する。
図１６に示すように、ＣＧドライバ５０は、選択ドライバ３０１及びＣＧ選択回路３０２を含む。
選択ドライバ３０１は、電圧発生回路２２あるいはＣＧＵドライバ５１の出力電圧を、配線ＬＮ、ＬＮＭ１〜ＬＮＭ５、ＬＮＰ１〜ＬＮＰ５、及びＬＮ６を介してＣＧ選択回路に出力する。以下、配線ＬＮ、ＬＮＭ１〜ＬＮＭ５、ＬＮＰ１〜ＬＮＰ５、及びＬＮ６を限定しない場合は、単に配線Ｌと表記する。選択ドライバ３０１は、１２本の配線ＣＧ＜１１：０＞に対応する１２個の専用ドライバ［Ｎ＿Ｄ］、［Ｎ−１＿Ｄ］、［Ｎ−２＿Ｄ］、［Ｎ−３＿Ｄ］、［Ｎ−４＿Ｄ］、［Ｎ−５＿Ｄ］、［Ｎ＋１＿Ｄ］、［Ｎ＋２＿Ｄ］、［Ｎ＋３＿Ｄ］、［Ｎ＋４＿Ｄ］、［Ｎ＋５＿Ｄ］、及び［Ｎ±６＿Ｄ］を含む。以下、専用ドライバ［Ｎ＿Ｄ］、［Ｎ−１＿Ｄ］、［Ｎ−２＿Ｄ］、［Ｎ−３＿Ｄ］、［Ｎ−４＿Ｄ］、［Ｎ−５＿Ｄ］、［Ｎ＋１＿Ｄ］、［Ｎ＋２＿Ｄ］、［Ｎ＋３＿Ｄ］、［Ｎ＋４＿Ｄ］、［Ｎ＋５＿Ｄ］、及び［Ｎ±６＿Ｄ］を限定しない場合は、専用ドライバ［Ｄ］と呼ぶ。
専用ドライバ［Ｎ＿Ｄ］は、配線ＬＮを介して、ＣＧ選択回路３０２に、選択ワード線ＷＬｉに印加する電圧を出力するドライバである。例えば、専用ドライバ［Ｎ＿Ｄ］は、電圧発生回路２２から供給されたプログラム電圧ＶＰＧＭあるいは読み出し電圧ＶＣＧＲＶを出力する。
専用ドライバ［Ｎ−１＿Ｄ］は、配線ＬＮＭ１を介して、ＣＧ選択回路３０２に、非選択ワード線ＷＬ（ｉ−１）に印加する電圧を出力するドライバである。なお、専用ドライバ［Ｎ−１＿Ｄ］は、選択ワード線ＷＬｉに印加されるプログラム電圧ＶＰＧＭを出力することはないため、プログラム電圧ＶＰＧＭに対応したトランジスタサイズの大きい高耐圧トランジスタ及びレベルシフタＢＬＳＴＰは含んでいない。
専用ドライバ［Ｎ−２＿Ｄ］、［Ｎ−３＿Ｄ］、［Ｎ−４＿Ｄ］、［Ｎ−５＿Ｄ］、［Ｎ＋１＿Ｄ］、［Ｎ＋２＿Ｄ］、［Ｎ＋３＿Ｄ］、［Ｎ＋４＿Ｄ］、［Ｎ＋５＿Ｄ］、及び［Ｎ±６＿Ｄ］は、専用ドライバ［Ｎ−１＿Ｄ］と同様に、それぞれ配線ＬＮＭ２〜ＬＮＭ５、ＬＮＰ１〜ＬＮＰ５、及びＬＮ６を介して、ＣＧ選択回路３０２に、非選択ワード線ＷＬ（ｉ−２）、ＷＬ（ｉ−３）、ＷＬ（ｉ−４）、ＷＬ（ｉ−５）、ＷＬ（ｉ＋１）、ＷＬ（ｉ＋２）、ＷＬ（ｉ＋３）、ＷＬ（ｉ＋４）、ＷＬ（ｉ＋５）、及びＷＬ（ｉ±６）に印加する電圧を出力するドライバである。専用ドライバ［Ｎ−１＿Ｄ］と同様に、専用ドライバ［Ｎ−２＿Ｄ］、［Ｎ−３＿Ｄ］、［Ｎ−４＿Ｄ］、［Ｎ−５＿Ｄ］、［Ｎ＋１＿Ｄ］、［Ｎ＋２＿Ｄ］、［Ｎ＋３＿Ｄ］、［Ｎ＋４＿Ｄ］、［Ｎ＋５＿Ｄ］、及び［Ｎ±６＿Ｄ］は、プログラム電圧ＶＰＧＭに対応したトランジスタサイズの大きい高耐圧トランジスタ及びレベルシフタＢＬＳＴＰは含んでいない。
ＣＧ選択回路３０２は、配線ＬＮ、ＬＮＭ１〜ＬＮＭ５、ＬＮＰ１〜ＬＮＰ５、及びＬＮ６を、配線ＣＧ＜１１：０＞のいずれかに接続する。
ＣＧＵドライバ５１は、ＣＧＵＤドライバ３０３及びＣＧＵＳドライバ３０４を含む。なお、ＣＧＵドライバ５１は、３個以上のドライバ回路を含んでいてもよい。例えば、ＣＧＵＤドライバ３０３が２つのドライバ回路（ＣＧＵ０及びＣＵＧ１）を更に含んでいても良く、ＣＧＵＤドライバ３０３が２つのドライバ回路（ＣＧＵ２及びＣＵＧ３）を更に含んでいても良い。ＣＧＵドライバ５１が出力する電圧の種類に応じて、任意に設定可能である。
ＣＧＵＤドライバ３０３は、例えば書き込み動作において、対象ブロックＢＬＫの上層に位置する非選択ワード線ＷＬに印加する電圧を、配線ＣＧＵ（Ｄ）を介して、ＣＧドライバ５０、並びにプレーンＰＬＮ０及びＰＬＮ１に出力する。
ＣＧＵＤドライバ３０３は、例えば書き込み動作において、対象ブロックＢＬＫの下層に位置する非選択ワード線ＷＬに印加する電圧を、配線ＣＧＵ（Ｓ）を介して、ＣＧドライバ５０、並びにプレーンＰＬＮ０及びＰＬＮ１に出力する。
２．２ 選択ドライバの構成について
次に、選択ドライバ３０１の構成について説明する。
２．２．１ 選択ドライバの全体構成の具体例について
まず、選択ドライバ３０１の全体構成の具体例について、図１７を用いて説明する。
図１７に示すように、専用ドライバ［Ｎ＿Ｄ］は、例えば４つの入力端子と１つの出力端子を有する。専用ドライバ［Ｎ＿Ｄ］の４つの入力端子は、それぞれ電圧発生回路２２と接続される。専用ドライバ［Ｎ＿Ｄ］の出力端子は配線ＬＮに接続される。電圧発生回路２２は、専用ドライバ［Ｎ＿Ｄ］に４種類の電圧（１つはプログラム電圧ＶＰＧＭ）を供給可能である。専用ドライバ［Ｎ＿Ｄ］は、配線ＬＮに、４つの入力電圧のいずれかを出力する。
専用ドライバ［Ｎ＋１＿Ｄ］は、例えば３つの入力端子と１つの出力端子を有する。専用ドライバ［Ｎ＋１＿Ｄ］の３つの入力端子は、それぞれ電圧発生回路２２、ＣＧＵＤドライバ３０３、及びＣＧＵＳドライバ３０４に接続される。ＣＧＵＤドライバ３０３及びＣＧＵＳドライバ３０４は、それぞれ専用ドライバ［Ｎ＿Ｄ］を除く他の専用ドライバ［Ｄ］と共通に接続されている。専用ドライバ［Ｎ＋１＿Ｄ］は、配線ＬＮＰ１に、３つの入力電圧のいずれかを出力する。
専用ドライバ［Ｎ＋２＿Ｄ］及び［Ｎ＋３＿Ｄ］は、例えば３つの入力端子と１つの出力端子を有する。専用ドライバ［Ｎ＋２＿Ｄ］及び［Ｎ＋３＿Ｄ］の３つの入力端子は、それぞれ電圧発生回路２２、ＣＧＵＤドライバ３０３、及びＣＧＵＳドライバ３０４に共通に接続される。専用ドライバ［Ｎ＋２＿Ｄ］及び［Ｎ＋３＿Ｄ］は、配線ＬＮＰ２及びＬＮＰ３に、３つの入力電圧のいずれかを出力する。
専用ドライバ［Ｎ＋４＿Ｄ］及び［Ｎ＋５＿Ｄ］は、例えば３つの入力端子と１つの出力端子を有する。専用ドライバ［Ｎ＋４＿Ｄ］及び［Ｎ＋５＿Ｄ］の３つの入力端子は、それぞれ電圧発生回路２２、ＣＧＵＤドライバ３０３、及びＣＧＵＳドライバ３０４に共通に接続される。専用ドライバ［Ｎ＋４＿Ｄ］及び［Ｎ＋５＿Ｄ］は、配線ＬＮＰ４及びＬＮＰ５に、３つの入力電圧のいずれかを出力する。
専用ドライバ［Ｎ−１＿Ｄ］は、例えば３つの入力端子と１つの出力端子を有する。専用ドライバ［Ｎ−１＿Ｄ］の３つの入力端子は、それぞれ電圧発生回路２２、ＣＧＵＤドライバ３０３、及びＣＧＵＳドライバ３０４に接続される。専用ドライバ［Ｎ−１＿Ｄ］は、配線ＬＮＭ１に、３つの入力電圧のいずれかを出力する。
専用ドライバ［Ｎ−２＿Ｄ］及び［Ｎ−３＿Ｄ］は、例えば３つの入力端子と１つの出力端子を有する。専用ドライバ［Ｎ−２＿Ｄ］及び［Ｎ−３＿Ｄ］の３つの入力端子は、それぞれ電圧発生回路２２、ＣＧＵＤドライバ３０３、及びＣＧＵＳドライバ３０４に共通に接続される。専用ドライバ［Ｎ−２＿Ｄ］及び［Ｎ−３＿Ｄ］は、配線ＬＮＭ２及びＬＮＭＰ３に、３つの入力電圧のいずれかを出力する。
専用ドライバ［Ｎ−４＿Ｄ］、［Ｎ−５＿Ｄ］、及び［Ｎ±６＿Ｄ］は、例えば３つの入力端子と１つの出力端子を有する。専用ドライバ［Ｎ−４＿Ｄ］、［Ｎ−５＿Ｄ］、及び［Ｎ±６＿Ｄ］の３つの入力端子は、それぞれ電圧発生回路２２、ＣＧＵＤドライバ３０３、及びＣＧＵＳドライバ３０４に共通に接続される。専用ドライバ［Ｎ−４＿Ｄ］、［Ｎ−５＿Ｄ］、及び［Ｎ±６＿Ｄ］は、配線ＬＮＭ４、ＬＮＭ５、及びＬＮ６に、３つの入力電圧のいずれかを出力する。
なお、選択ドライバ３０１の構成は、これに限定されない。選択ドライバ３０１内の各専用ドライバ［Ｄ］は、必要な電圧に応じて、入力端子数と、電圧発生回路２２あるいはＣＧＵドライバ５１との接続を任意に設定できる。例えば、選択ドライバ３０１内の各専用ドライバ［Ｄ］は、電圧発生回路２２からそれぞれ３種類の電圧を供給されるように、それぞれが異なる３本の配線を介して、電圧発生回路２２と接続されても良く、ＣＧＵドライバ５１とは接続されなくても良い。
２．２．２ 専用ドライバ［Ｎ＿Ｄ］の構成について
次に、専用ドライバ［Ｄ］の具体例の１つとして、専用ドライバ［Ｎ＿Ｄ］の構成について、図１８を用いて説明する。図１８の例では、電圧発生回路２２から４つの電圧を供給される場合について示しているが、入力電圧（入力端子）の数及び入力電圧の組み合わせについては任意に設定可能である。
図１８に示すように、専用ドライバ［Ｎ＿Ｄ］は、高耐圧ｎチャネルＭＯＳトランジスタ２３１〜２３４、トランジスタ２３１〜２３３の各ゲートに接続されるレベルシフタＬＳＴＰ、並びにトランジスタ２３４のゲートに接続されるレベルシフタＢＬＳＴＰを含む。
トランジスタ２３１の一端は、例えば読み出し電圧ＶＣＧＲＶを印加され、他端は、配線ＬＮに接続される。トランジスタ２３１のゲートは、ＳＤＲＶ制御回路３１１から送信される制御信号ＳＣＤ１が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
トランジスタ２３２の一端は、例えば消去にワード線ＷＬに印加される電圧ＶＥＲＡ＿ＷＬを印加され、他端は、配線ＬＮに接続される。トランジスタ２３２のゲートは、ＳＤＲＶ制御回路３１１から送信される制御信号ＳＣＤ２が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
トランジスタ２３３の一端は、例えば書き込み動作時に電圧ＶＰＡＳＳが印加され、読み出し動作時に電圧ＶＲＥＡＤが印加される。トランジスタ２３３の他端は、配線ＬＮに接続される。トランジスタ２３３のゲートは、ＳＤＲＶ制御回路３１１から送信される制御信号ＳＣＤ３が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
トランジスタ２３４の一端は、書き込み動作時に電圧ＶＰＡＳＳが印加され、他端は、配線ＬＮに接続される。トランジスタ２３４のゲートは、ＳＤＲＶ制御回路３１１から送信される制御信号ＳＣＤ４が入力されるレベルシフタＢＬＳＴＰの出力端子に接続される。トランジスタ２３４は、電圧ＶＰＧＭが印加されるため、他のトランジスタ２３１〜２３３より高電圧に対応できるように、例えばトランジスタサイズが大きく作られている。
２．２．３ 専用ドライバ［Ｎ＋１＿Ｄ］の構成について
次に、専用ドライバ［Ｄ］の具体例の１つとして、専用ドライバ［Ｎ＋１＿Ｄ］の構成について、図１９を用いて説明する。なお、入力電圧の数及び入力電圧の組み合わせについては任意に設定可能である。
図１９に示すように、専用ドライバ［Ｎ＋１＿Ｄ］は、高耐圧ｎチャネルＭＯＳトランジスタ２３５〜２３７、並びにトランジスタ２３５〜２３７の各ゲートに接続されるレベルシフタＬＳＴＰを含む。
トランジスタ２３５の一端は、配線ＣＧＵ（Ｄ）に接続され、他端は、配線ＬＮＰ１に接続される。トランジスタ２３５のゲートは、ＳＤＲＶ制御回路３１１から送信される制御信号ＳＣＤ５が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
トランジスタ２３６の一端は、配線ＣＧＵ（Ｓ）に接続され、他端は、配線ＬＮＰ１に接続される。トランジスタ２３６のゲートは、ＳＤＲＶ制御回路３１１から送信される制御信号ＳＣＤ６が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
トランジスタ２３６の一端は、例えば書き込み動作時に電圧ＶＰＡＳＳ１が印加され、読み出し動作時に電圧ＶＲＥＡＤ１が印加される。トランジスタ２３６の他端は、配線ＬＮＰ１に接続される。トランジスタ２３６のゲートは、ＳＤＲＶ制御回路３１１から送信される制御信号ＳＣＤ７が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
２．２．４ 専用ドライバ［Ｎ＋３＿Ｄ］の構成について
次に、専用ドライバ［Ｄ］の具体例の１つとして、専用ドライバ［Ｎ＋３＿Ｄ］の構成について、図２０を用いて説明する。なお、入力電圧の数及び入力電圧の組み合わせについては任意に設定可能である。
図２０に示すように、専用ドライバ［Ｎ＋３＿Ｄ］は、高耐圧ｎチャネルＭＯＳトランジスタ２３８〜２４０、並びにトランジスタ２３８〜２４０の各ゲートに接続されるレベルシフタＬＳＴＰを含む。
トランジスタ２３８の一端は、配線ＣＧＵ（Ｄ）に接続され、他端は、配線ＬＮＰ３に接続される。トランジスタ２３８のゲートは、ＳＤＲＶ制御回路３１１から送信される制御信号ＳＣＤ８が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
トランジスタ２３９の一端は、配線ＣＧＵ（Ｓ）に接続され、他端は、配線ＬＮＰ３に接続される。トランジスタ２３９のゲートは、ＳＤＲＶ制御回路３１１から送信される制御信号ＳＣＤ９が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
トランジスタ２４０の一端は、例えば書き込み動作時に電圧ＶＰＡＳＳ３が印加され、読み出し動作時に電圧ＶＲＥＡＤ３が印加される。トランジスタ２４０の他端は、配線ＬＮＰ３に接続される。トランジスタ２４０のゲートは、ＳＤＲＶ制御回路３１１から送信される制御信号ＳＣＤ１０が入力されるレベルシフタＬＳＴＰの出力端子に接続される。
２．３ ＣＧ選択回路の構成について
次に、ＣＧ選択回路３０２の構成について、図２１を用いて説明する。
図２１に示すように、ＣＧ選択回路３０２はマトリクス状に配置された１４４個のトランジスタ２５０と、配線ＣＧ＜１１：０＞に対応する１２個のレベルシフタＢＬＳＴＰ（ＢＬＳＴＰ０〜ＢＬＳＴＰ１１）を含む。レベルシフタＢＬＳＴＰ（ＢＬＳＴＰ０〜ＢＬＳＴＰ１１）は、ＣＧＦＯＲＫ制御回路３１２により制御される。
図２１の例では、半導体基板１００と平行な第５方向Ｄ５に向かって、選択ドライバ３０１内の専用ドライバ［Ｎ−３＿Ｄ］、［Ｎ−４＿Ｄ］、［Ｎ−５＿Ｄ］、［Ｎ±６＿Ｄ］、［Ｎ＋５＿Ｄ］、［Ｎ＋４＿Ｄ］、［Ｎ＋３＿Ｄ］、［Ｎ＋２＿Ｄ］、［Ｎ＋１＿Ｄ］、［Ｎ＿Ｄ］、［Ｎ−１＿Ｄ］、及び［Ｎ−２＿Ｄ］が配置されている。そして、配線ＬＮＭ３〜ＬＮＭ５、ＬＰ６、ＬＮＰ５〜ＬＮＰ１、ＬＮ、ＬＮＭ１、ＬＮＭ２は、半導体基板１００に平行な第４方向Ｄ４に沿って並列に配置されている。そしてこれらの配線を交差するように配線ＣＧ＜１１：０＞が第５方向Ｄ５に沿って並列に配置されている、さらに配線Ｌ（ＬＮ、ＬＮＰ１〜ＬＮＰ５、ＬＮＭ１〜ＬＮＭ５、及びＬＮ６）及び配線ＣＧ＜１１：０＞と交差するように半導体基板１００と平行な第６方向に沿って、レベルシフタＢＬＳＴＰ０〜ＢＬＳＴＰ１１の出力配線が配置されている。なお、専用ドライバ［Ｎ＿Ｄ］、［Ｎ−１＿Ｄ］、［Ｎ−２＿Ｄ］、［Ｎ−３＿Ｄ］、［Ｎ−４＿Ｄ］、［Ｎ−５＿Ｄ］、［Ｎ＋１＿Ｄ］、［Ｎ＋２＿Ｄ］、［Ｎ＋３＿Ｄ］、［Ｎ＋４＿Ｄ］、［Ｎ＋５＿Ｄ］、及び［Ｎ±６＿Ｄ］の配置は任意に設定可能である。
各トランジスタ２５０は、これらの配線が交差する位置に配置されている。トランジスタ２５０の一端は配線ＣＧ＜１１：０＞のいずれに接続され、他端は配線Ｌのいずれかに接続され、ゲートは、レベルシフタＢＬＳＴＰ０〜ＢＬＳＴＰ１１のいずれかの出力配線に接続される。すなわち、トランジスタ２５０は、レベルシフタＢＬＳＴＰに“Ｈ”レベルの電圧を印加された場合、オン状態となり、配線Ｌと配線ＣＧを接続する。
図２２に、レベルシフタＢＬＳＴＰ０〜ＢＬＳＴＰ１１の出力配線と、選択ドライバ内の各ドライバ「Ｄ」と、配線ＣＧ＜１１：０＞の関係を示す。
図２２に示すように、例えばレベルシフタＢＬＳＴＰ０が“Ｈ”レベルの電圧を出力した場合、専用ドライバ［Ｎ−３＿Ｄ］、［Ｎ−４＿Ｄ］、［Ｎ−５＿Ｄ］、［Ｎ±６＿Ｄ］、［Ｎ＋５＿Ｄ］、［Ｎ＋４＿Ｄ］、［Ｎ＋３＿Ｄ］、［Ｎ＋２＿Ｄ］、［Ｎ＋１＿Ｄ］、［Ｎ＿Ｄ］、［Ｎ−１＿Ｄ］、及び［Ｎ−２＿Ｄ］は、配線ＣＧ＜１１＞〜ＣＧ＜０＞にそれぞれ接続される。
また、例えば、レベルシフタＢＬＳＴＰ１が“Ｈ”レベルの電圧を出力した場合、専用ドライバ［Ｎ−３＿Ｄ］、［Ｎ−４＿Ｄ］、［Ｎ−５＿Ｄ］、［Ｎ±６＿Ｄ］、［Ｎ＋５＿Ｄ］、［Ｎ＋４＿Ｄ］、［Ｎ＋３＿Ｄ］、［Ｎ＋２＿Ｄ］、［Ｎ＋１＿Ｄ］、［Ｎ＿Ｄ］、［Ｎ−１＿Ｄ］、及び［Ｎ−２＿Ｄ］は、配線ＣＧ＜０＞、ＣＧ＜１１＞〜ＣＧ＜１＞にそれぞれ接続される。
他のレベルシフタＢＬＳＴＰ１〜ＢＬＳＴＰ１１が“Ｈ”レベルの電圧を出力した場合も同様に、専用ドライバ［Ｎ−３＿Ｄ］、［Ｎ−４＿Ｄ］、［Ｎ−５＿Ｄ］、［Ｎ±６＿Ｄ］、［Ｎ＋５＿Ｄ］、［Ｎ＋４＿Ｄ］、［Ｎ＋３＿Ｄ］、［Ｎ＋２＿Ｄ］、［Ｎ＋１＿Ｄ］、［Ｎ＿Ｄ］、［Ｎ−１＿Ｄ］、及び［Ｎ−２＿Ｄ］は、配線ＣＧ＜１１：０＞のいずれかに接続される。
すなわち、レベルシフタＢＬＳＴＰ１〜ＢＬＳＴＰ１１を制御することにより、例えば選択ワード線ＷＬに対応する専用ドライバ［Ｎ＿Ｄ］を配線ＣＧ＜１１：０＞のいずれかに接続することができる。
２．４ 本実施形態に係る効果について
本実施形態に係る半導体記憶装置では、チップ面積の増加を抑制することができる。本効果につき、以下、具体的に説明する。
例えば、１２本の配線ＣＧ＜１１：０＞のいずれかに、選択ワード線ＷＬを含む１２本のワード線ＷＬの電圧を印加する場合、選択ワード線ＷＬに応じて、配線ＣＧ＜１１：０＞に印加する電圧を切り替える必要がある。例えば、ＣＧドライバは、配線ＣＧ＜１１：０＞のいずれかにプログラム電圧ＶＰＧＭを印加できるように構成される必要がある。従って、配線ＣＧ＜１１：０＞に対応してＣＧドライバ内に１２個のドライバを設ける場合、各ドライバは、選択ワード線ＷＬを含む１２本のワード線ＷＬに印加する全ての電圧に対応できるようにする必要がある。このため、各ドライバは、１２本のワード線ＷＬに印加する電圧の種類に応じた個数のスイッチ回路（トランジスタ＋ＬＳＴＰ）を備える場合が多い。より具体的には、例えば書き込み動作時に、プログラム電圧ＶＰＧＭを含む８種類の電圧を印加する必要がある場合、各ドライバは、プログラム電圧ＶＰＧＭに対応するスイッチ回路を含め、最低でも８個のスイッチ回路を含む構成となる。このような回路構成のドライバは、必要な電圧の種類に応じて、ドライバの回路規模が大きくなる。また、各ドライバは、プログラム電圧ＶＰＧＭに対応するスイッチ回路（トランジスタサイズの大きい高耐圧トランジスタ及びレベルシフタＢＬＳＴＰ）を含むため、回路規模が更に大きくなる。
これに対し、本実施形態に係る構成では、半導体記憶装置は、ＣＧドライバ５０を含むロウドライバ２４を含む。ＣＧドライバ５０は、選択ドライバ３０１及びＣＧ選択回路３０２を含む。そして、選択ドライバ３０１は、例えば選択ワード線ＷＬｉを含むワード線ＷＬ（ｉ±６）に対応した１２個の専用ドライバを含む。また、ＣＧ選択回路３０２は、配線ＣＧ＜１１：０＞のいずれかに、各専用ドライバの出力電圧を出力することができる。これにより、各専用ドライバは対応するワード線ＷＬに印加する電圧を出力できれば良いので、専用ドライバ内のスイッチ回路の個数を低減できる。よって、微細化や多値化により必要とされる電圧の種類が増加した場合でも、各専用ドライバのスイッチ回路の個数の増加を抑制できる。従って、チップ面積の増加を抑制できる。
更に、例えば、プログラム電圧ＶＰＧＭに対応する回路面積が大きいスイッチ回路は、選択ワード線ＷＬｉに対応した専用ドライバ［Ｎ＿Ｄ］に含まれていれば良く、他の非選択ワード線ＷＬに対応する専用ドライバに含まれている必要はない。従って、プログラム電圧ＶＰＧＭに対応する回路面積が大きいスイッチ回路、すなわちレベルシフタＢＬＳＴＰの個数を低減できる。従って、チップ面積の増加を抑制できる。
更に本実施形態に係る構成では、ロウドライバ制御回路２３は、選択ドライバ３０１を制御するＳＤＲＶ制御回路３１１と、ＣＧ選択回路３０２を制御するＣＧＦＯＲＫ制御回路３１２とを含む。ＳＤＲＶ制御回路３１１は、例えばワード線ＷＬに印加する電圧の設定値と出力のタイミング情報に基づいて、選択ドライバ３０１を制御する。ＣＧＦＯＲＫ制御回路３１２は、アドレス情報ＡＤＤに基づいてＣＧ選択回路３０２を制御する。従って、ロウドライバ制御回路２３は、ワード線ＷＬに印加する電圧の設定値と、出力のタイミング情報と、アドレス情報ＡＤＤとを組み合わせた制御信号ＳＣＤを生成する必要が無いため、制御信号ＳＣＤの生成回路を簡略化できる。従って、ロウドライバ制御回路２３の回路面積の増加を抑制でき、チップ面積の増加を抑制できる。
３．変形例等
上記実施形態に係る半導体記憶装置は、直列接続された第１乃至第４メモリセル(MT in 図3)を含むメモリストリング(16 in 図3)と、第１乃至第４メモリセルのゲートにそれぞれ接続された第１乃至第４ワード線(WL in 図3)と、第１電圧を発生させる電圧発生回路(22 in 図1)と、第１電圧を第１及び第２配線の１つに出力可能な第１回路(ゾーン選択回路34A in 図6)と、第１及び第２配線と第１及び第２ワード線とをそれぞれ接続可能な第２回路(下層WL選択回路32C0 in 図6)と、第１及び第２配線と前記第３及び第４ワード線とをそれぞれ接続可能な第３回路(上層WL選択回路33C0 in 図6)とを含む。
上記実施形態を適用することにより、チップ面積の増加を抑制できる半導体記憶装置を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば、半導体記憶装置に第１及び第２実施形態の１つが適用されても良く、両方が適用されても良い。
更に、上記実施形態は、上記実施形態と異なる三次元積層型ＮＡＮＤ型フラッシュメモリ、あるいは平面型ＮＡＮＤ型フラッシュメモリにも適用できる。更には、上記実施形態は、ＮＡＮＤ型フラッシュメモリに限定されず、複数の記憶素子に接続された複数のワード線に複数の電圧を印加する半導体記憶装置にも適用できる。
上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタＭＴが２ビット（４値）のデータを保持可能であり、４値のいずれかを保持している際の閾値レベルを低い方からＥレベル（消去レベル）、Ａレベル、Ｂレベル、及びＣレベルとしたとき、
（１）読み出し動作では、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。
読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。
（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。
（３）消去動作では、半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層Ｈｉｇｈ−ｋ膜と膜厚が3〜10nmの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
１…ＮＡＮＤ型フラッシュメモリ、１０…コア部、１１…メモリセルアレイ、１２、１２Ａ、１２Ｂ…ロウ選択回路、１３Ａ、１３Ｂ…ロウデコーダグループ、１３Ｃ０〜１３Ｃ３…ロウデコーダ、１４、１４Ａ、１４Ｂ…ＷＬ選択回路、１５Ａ、１５Ｂ…ＳＧ選択回路、１６…ＮＡＮＤストリング、１７…センスアンプ、２０…周辺回路部、２１…制御回路、２２…電圧発生回路、２３…ロウドライバ制御回路、２４…ロウドライバ、２５Ａ…ＰＬＮ０制御回路、２５Ａ１、２５Ｂ１…第１ロウ制御回路、２５Ａ２、２５Ｂ２…第２ロウ制御回路、２５Ｂ…ＰＬＮ１制御回路、３０Ｃ０、３０Ｃ２…層選択回路、３１Ａ…チャンク／ゾーン選択回路、３２Ｃ０、３２Ｃ２…下層ＷＬ選択回路、３３Ｃ０、３３Ｃ２…上層ＷＬ選択回路、３４、３４Ａ…ゾーン選択回路、３５Ｃ０、３５Ｃ２…チャンク選択回路、３６、３６Ａ〜３６Ｄ…チャンク選択部、３７、３７Ａ〜３７Ｄ…下層ＷＬ選択部、３８、３８Ａ〜３８Ｄ…上層ＷＬ選択部、３９、３９Ａ〜３９Ｄ…ゾーン選択部、４０、４１、４１Ａ〜４１Ｄ、４２、４２Ａ、４２Ｂ、４３、４３Ａ、４３Ｂ、４４、４４Ａ〜４４Ｄ、４５、４５Ａ〜４５Ｄ、４６、４６Ａ〜４６Ｄ、４７、４７Ａ〜４７Ｄ、４８、４８Ａ〜４８Ｄ、４９、４９Ａ〜４９Ｄ…スイッチ回路、５０…ＣＧドライバ、５１…ＣＧＵドライバ、５２…ＵＣＧドライバ、５３…ＳＧＤ＿ＳＥＬドライバ、５４…ＳＧＤ＿ＵＳＥＬドライバ、５５…ＳＧＳ＿ＳＥＬドライバ、５６…ＳＧＳ＿ＵＳＥＬドライバ、５７…ＵＳＧドライバ、６０、６０Ｂ０、６０Ｂ２、６０Ｂ４、６０Ｂ６…ブロックデコーダ、７０Ｃ０、７０Ｃ２…選択ゲート選択回路、７１Ａ…ストリング選択回路、７２Ｃ０…ＧＳＧＳ選択部、７３Ｃ０…ＧＳＧＤ選択部、７４Ａ…ＳＧＳ選択部、７５Ａ…ＳＧＤ選択部、１００…半導体基板、１０１…ｎ型ウェル、１０２…ｐ型ウェル、１０３…ｎ＋型拡散層、１１０、１１４、１１６、１１８…絶縁層、１１１〜１１３…配線層、１１５…電荷蓄積層、１１７…半導体層、２００〜２２３、２３１〜２４０、２５０、４００、４０２…ｎチャネルＭＯＳトランジスタ、３０１…選択ドライバ、３０２…ＣＧ選択回路、３０３…ＣＧＵＤドライバ、３０４…ＣＧＵＳドライバ、３１１…ＳＤＲＶ制御回路、３１２…ＣＧＦＯＲＫ制御回路。

Claims (5)

  1. 直列接続された第１乃至第４メモリセルを含むメモリストリングと、
    前記第１乃至第４メモリセルのゲートにそれぞれ接続された第１乃至第４ワード線と、
    第１電圧を発生する電圧発生回路と、
    前記第１電圧を第１及び第２配線の１つに出力可能な第１回路と、
    前記第１及び第２配線と前記第１及び第２ワード線とをそれぞれ接続可能な第２回路と、
    前記第１及び第２配線と前記第３及び第４ワード線とをそれぞれ接続可能な第３回路と
    を備える半導体記憶装置。
  2. 前記電圧発生回路が発生する第２電圧を第３及び第４配線の１つに出力可能な第４回路を更に備え、
    前記第２回路は、前記第１ワード線と前記第１及び第３配線の１つとを接続可能であり、前記第２ワード線と前記第２及び第４配線の１つとを接続可能であり、
    前記第３回路は、前記第３ワード線と前記第１及び第３配線の１つとを接続可能であり、前記第４ワード線と前記第２及び第４配線の１つとを接続可能であり、
    前記第２回路は、書き込み動作時に、前記第１及び第２メモリセルの１つが選択された場合に、前記第１及び第２配線と前記第１及び第２ワード線とをそれぞれ接続し、前記第１及び第２メモリセルが非選択の場合に、前記第３及び第４配線と前記第１及び第２ワード線とをそれぞれ接続し、
    前記第３回路は、前記書き込み動作時に、前記第３及び第４メモリセルの１つが選択された場合に、前記第１及び第２配線と前記第３及び第４ワード線とをそれぞれ接続し、前記第３及び第４メモリセルが非選択の場合に、前記第３及び第４配線と前記第３及び第４ワード線とをそれぞれ接続する
    請求項１記載の半導体記憶装置。
  3. 前記第１回路は、前記第１及び第３メモリセルの１つが選択された場合に、前記第１配線に前記第１電圧を出力し、前記第２及び第４メモリセルの１つが選択された場合に、前記第２配線に前記第１電圧を出力する
    請求項１または２記載の半導体記憶装置。
  4. データを保持可能な第１及び第２メモリセルと、
    前記第１及び第２メモリセルのゲートに、それぞれ接続された第１及び第２ワード線と、
    第１及び第２電圧を発生する電圧発生回路と、
    前記電圧発生回路に接続され、書き込み動作時に、選択された前記第１及び第２ワード線の１つに印加される前記第１電圧を出力可能な第１ドライバと、
    前記電圧発生回路に接続され、前記第１及び第２ワード線の他方に印加される前記第２電圧を出力可能な第２ドライバと、
    前記第１及び第２ドライバと、前記第１及び第２ワード線にそれぞれ接続可能な第１及び第２配線との接続を切り替え可能な第１回路と
    を備え、
    前記第１回路は、前記第１ワード線が選択されている場合、前記第１ドライバと前記第１配線とを接続し、且つ前記第２ドライバと前記第２配線とを接続し、
    前記第２ワード線が選択されている場合、前記第１ドライバと前記第２配線とを接続し、且つ前記第２ドライバと前記第１配線とを接続する半導体記憶装置。
  5. 前記第１及び第２ドライバがそれぞれ出力する電圧の電圧値と出力のタイミングを制御する第１制御回路と、
    書き込み対象となる前記第１及び第２メモリセルの１つのアドレス情報に基づいて、前記第１回路を制御する第２制御回路とを更に含む
    請求項４記載の半導体記憶装置。
JP2016181994A 2016-09-16 2016-09-16 半導体記憶装置 Pending JP2018045750A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2016181994A JP2018045750A (ja) 2016-09-16 2016-09-16 半導体記憶装置
US15/447,116 US10325656B2 (en) 2016-09-16 2017-03-02 Semiconductor memory device
US16/397,009 US10580494B2 (en) 2016-09-16 2019-04-29 Semiconductor memory device
US16/749,710 US10714182B2 (en) 2016-09-16 2020-01-22 Semiconductor memory device
US16/901,632 US10937500B2 (en) 2016-09-16 2020-06-15 Semiconductor memory device
US17/158,321 US11145371B2 (en) 2016-09-16 2021-01-26 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016181994A JP2018045750A (ja) 2016-09-16 2016-09-16 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2018045750A true JP2018045750A (ja) 2018-03-22

Family

ID=61620583

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016181994A Pending JP2018045750A (ja) 2016-09-16 2016-09-16 半導体記憶装置

Country Status (2)

Country Link
US (5) US10325656B2 (ja)
JP (1) JP2018045750A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211138B2 (en) 2019-09-19 2021-12-28 Kioxia Corporation Memory system

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018045750A (ja) * 2016-09-16 2018-03-22 東芝メモリ株式会社 半導体記憶装置
JP2019192869A (ja) * 2018-04-27 2019-10-31 東芝メモリ株式会社 半導体記憶装置
JP2020047848A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体メモリ
US10593730B1 (en) 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
CN113823347A (zh) * 2020-04-15 2021-12-21 长江存储科技有限责任公司 3d nand闪存及其操作方法
US12100454B2 (en) * 2022-05-02 2024-09-24 Micron Technology, Inc. Memory device including in-tier driver circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06119793A (ja) * 1992-10-07 1994-04-28 Matsushita Electric Ind Co Ltd 読み出し専用記憶装置
JP2010539629A (ja) * 2007-09-14 2010-12-16 サンディスク コーポレイション コントロールゲートライン構造
WO2015025357A1 (ja) * 2013-08-19 2015-02-26 株式会社 東芝 メモリシステム

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5888923A (en) * 1996-04-15 1999-03-30 Dairen Chemical Corporation Modified Raney nickel catalyst and a process for preparing diols by using the same
JP3557078B2 (ja) * 1997-06-27 2004-08-25 株式会社東芝 不揮発性半導体記憶装置
US5886923A (en) * 1997-10-27 1999-03-23 Integrated Silicon Solution Inc. Local row decoder for sector-erase fowler-nordheim tunneling based flash memory
US5999479A (en) * 1998-01-21 1999-12-07 Integrated Silicon Solution, Inc. Row decoder for nonvolatile memory having a low-voltage power supply
EP1073060B1 (en) * 1999-07-28 2005-09-21 STMicroelectronics S.r.l. Single supply voltage nonvolatile memory device with hierarchical row decoding
KR100331563B1 (ko) * 1999-12-10 2002-04-06 윤종용 낸드형 플래쉬 메모리소자 및 그 구동방법
IT1320666B1 (it) * 2000-09-22 2003-12-10 St Microelectronics Srl Circuito di comando di un regolatore di tensione variabile di unamemoria non volatile con decodifica gerarchica di riga.
US7286439B2 (en) * 2004-12-30 2007-10-23 Sandisk 3D Llc Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders
KR100691379B1 (ko) * 2005-06-24 2007-03-09 삼성전자주식회사 프로그램 동작 안정성이 향상된 불휘발성 반도체 메모리장치 및 이에 대한 프로그램 구동방법
US7539059B2 (en) * 2006-12-29 2009-05-26 Intel Corporation Selective bit line precharging in non volatile memory
KR100882205B1 (ko) * 2007-06-27 2009-02-06 삼성전자주식회사 글로벌 워드라인 디코더의 레이아웃 면적을 줄이는비휘발성 메모리 장치 및 그 동작 방법
KR100898667B1 (ko) * 2007-08-06 2009-05-22 주식회사 하이닉스반도체 반도체 메모리 소자
KR100965072B1 (ko) * 2007-10-10 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
KR100938094B1 (ko) * 2008-03-14 2010-01-21 주식회사 하이닉스반도체 반도체 메모리 소자 및 이의 소거 방법
IT1391466B1 (it) * 2008-07-09 2011-12-23 Micron Technology Inc Rilevamento di una cella di memoria tramite tensione negativa
JP5259481B2 (ja) * 2009-04-14 2013-08-07 株式会社東芝 不揮発性半導体記憶装置
US8599614B2 (en) * 2009-04-30 2013-12-03 Powerchip Corporation Programming method for NAND flash memory device to reduce electrons in channels
KR101015758B1 (ko) * 2009-05-29 2011-02-22 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 이를 이용한 프로그램 동작 방법
KR101066696B1 (ko) * 2009-06-29 2011-09-21 주식회사 하이닉스반도체 불휘발성 메모리 소자
US8217705B2 (en) * 2010-05-06 2012-07-10 Micron Technology, Inc. Voltage switching in a memory device
KR101204646B1 (ko) * 2010-11-17 2012-11-23 에스케이하이닉스 주식회사 낸드 플래시 메모리 장치 및 그 동작 방법
KR20120119334A (ko) * 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20130031485A (ko) * 2011-09-21 2013-03-29 에스케이하이닉스 주식회사 불휘발성 메모리 장치
KR20130045730A (ko) * 2011-10-26 2013-05-06 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 이를 위한 고전압 발생 회로 및 프로그램 방법
JP2013254537A (ja) * 2012-06-06 2013-12-19 Toshiba Corp 半導体記憶装置及びコントローラ
KR102075673B1 (ko) * 2012-08-29 2020-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치
US8958244B2 (en) * 2012-10-16 2015-02-17 Conversant Intellectual Property Management Inc. Split block decoder for a nonvolatile memory device
US9704580B2 (en) * 2012-10-22 2017-07-11 Conversant Intellectual Property Management Inc. Integrated erase voltage path for multiple cell substrates in nonvolatile memory devices
TWI573148B (zh) * 2013-08-02 2017-03-01 東芝股份有限公司 A controller, a memory system, and a memory device
KR20150111503A (ko) * 2014-03-25 2015-10-06 에스케이하이닉스 주식회사 반도체 장치
KR20160031907A (ko) * 2014-09-15 2016-03-23 에스케이하이닉스 주식회사 반도체 장치
KR20160059174A (ko) * 2014-11-18 2016-05-26 에스케이하이닉스 주식회사 반도체 장치
JP2016171215A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体記憶装置
US9558835B2 (en) * 2015-06-22 2017-01-31 SK Hynix Inc. Semiconductor device and operating method thereof
US9824758B2 (en) * 2015-10-07 2017-11-21 SK Hynix Inc. Semiconductor memory device and operating method thereof
KR102395724B1 (ko) * 2015-10-07 2022-05-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
JP6416141B2 (ja) * 2016-03-11 2018-10-31 東芝メモリ株式会社 メモリデバイス
JP2017212546A (ja) * 2016-05-24 2017-11-30 東芝メモリ株式会社 レベルシフタ
JP2018045750A (ja) * 2016-09-16 2018-03-22 東芝メモリ株式会社 半導体記憶装置
JP6545649B2 (ja) * 2016-09-16 2019-07-17 東芝メモリ株式会社 メモリデバイス
JP2019053799A (ja) * 2017-09-14 2019-04-04 東芝メモリ株式会社 半導体記憶装置
JP2019053808A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体記憶装置
JP6492202B1 (ja) * 2018-03-05 2019-03-27 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および消去方法
US10748620B2 (en) * 2018-03-22 2020-08-18 Micron Technology, Inc. Memory block select circuitry including voltage bootstrapping control
JP2020047347A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 半導体記憶装置
US10902920B2 (en) * 2019-04-18 2021-01-26 Micron Technology, Inc. Driving conductors to target voltage levels

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06119793A (ja) * 1992-10-07 1994-04-28 Matsushita Electric Ind Co Ltd 読み出し専用記憶装置
JP2010539629A (ja) * 2007-09-14 2010-12-16 サンディスク コーポレイション コントロールゲートライン構造
WO2015025357A1 (ja) * 2013-08-19 2015-02-26 株式会社 東芝 メモリシステム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211138B2 (en) 2019-09-19 2021-12-28 Kioxia Corporation Memory system

Also Published As

Publication number Publication date
US20200160911A1 (en) 2020-05-21
US10325656B2 (en) 2019-06-18
US20210151110A1 (en) 2021-05-20
US20200312409A1 (en) 2020-10-01
US10937500B2 (en) 2021-03-02
US11145371B2 (en) 2021-10-12
US20190252022A1 (en) 2019-08-15
US10580494B2 (en) 2020-03-03
US20180082743A1 (en) 2018-03-22
US10714182B2 (en) 2020-07-14

Similar Documents

Publication Publication Date Title
US10418104B2 (en) Semiconductor memory device
US10431311B2 (en) Semiconductor memory device
USRE46994E1 (en) Flash memory devices having three dimensional stack structures and methods of driving same
TWI760586B (zh) 半導體記憶裝置
JP2018045750A (ja) 半導体記憶装置
JP4856138B2 (ja) 不揮発性半導体記憶装置
CN108573728B (zh) 半导体存储装置及存储器系统
JP5524134B2 (ja) 不揮発性半導体記憶装置
JP2012252740A (ja) 不揮発性半導体記憶装置
JP5626812B2 (ja) 半導体記憶装置
US20150262670A1 (en) Nonvolatile semiconductor memory device
US10269438B2 (en) Nonvolatile memory device for performing a partial read operation and a method of reading the same
JP2012204684A (ja) 不揮発性半導体記憶装置
US8760925B2 (en) Non-volatile semiconductor memory device
JP2018116755A (ja) 半導体記憶装置
JP2019117679A (ja) 半導体記憶装置
JP2017111847A (ja) 半導体記憶装置
JP2015216179A (ja) 半導体記憶装置
US20150262681A1 (en) Non-volatile semiconductor memory device
JP2015204126A (ja) 半導体記憶装置
JP6416141B2 (ja) メモリデバイス
JP2011198437A (ja) 不揮発性半導体記憶装置
TW201535385A (zh) 非揮發性半導體記憶裝置及記憶體系統
JP2013114701A (ja) 半導体記憶装置
JP2013200913A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170525

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180831

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181009

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190425

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190528

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190710

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200107