Nothing Special   »   [go: up one dir, main page]

TWI381510B - 具有屏蔽蓋體之晶片封裝結構 - Google Patents

具有屏蔽蓋體之晶片封裝結構 Download PDF

Info

Publication number
TWI381510B
TWI381510B TW097138564A TW97138564A TWI381510B TW I381510 B TWI381510 B TW I381510B TW 097138564 A TW097138564 A TW 097138564A TW 97138564 A TW97138564 A TW 97138564A TW I381510 B TWI381510 B TW I381510B
Authority
TW
Taiwan
Prior art keywords
pair
passive components
pin
substrate
axis
Prior art date
Application number
TW097138564A
Other languages
English (en)
Other versions
TW201015692A (en
Inventor
Hsin Chieh Lu
Chin Feng Chou
Original Assignee
Advanced Semiconductor Eng
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Eng filed Critical Advanced Semiconductor Eng
Priority to TW097138564A priority Critical patent/TWI381510B/zh
Priority to US12/511,288 priority patent/US8102669B2/en
Publication of TW201015692A publication Critical patent/TW201015692A/zh
Application granted granted Critical
Publication of TWI381510B publication Critical patent/TWI381510B/zh

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K5/00—Casings, cabinets or drawers for electric apparatus
    • H05K5/0091—Housing specially adapted for small components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H05K9/0007—Casings
    • H05K9/002—Casings with localised screening
    • H05K9/0022—Casings with localised screening of components mounted on printed circuit boards [PCB]
    • H05K9/0024—Shield cases mounted on a PCB, e.g. cans or caps or conformal shields
    • H05K9/0026—Shield cases mounted on a PCB, e.g. cans or caps or conformal shields integrally formed from metal sheet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Description

具有屏蔽蓋體之晶片封裝結構
本發明是有關於一種晶片封裝結構(chip package structure)，且特別是有關於一種具有屏蔽蓋體之晶片封裝結構。
積體電路晶片通常會經由一電路板與一主機板(motherboard)電性連接，以使得電子訊號可以在積體電路晶片與主機板之間傳遞。然而，當積體電路晶片之時脈頻率越高時，電子訊號就越容易受到電磁干擾(Electro－Magnetic Interference,EMI)。為了避免電磁干擾的問題影響積體電路晶片使用時的穩定性，通常會將金屬蓋體裝配至電路板的上方，用來防止電磁波的外洩或是避免外部電磁波滲入而造成干擾。
目前，將金屬蓋體裝配至電路板的方式主要可分為引腳插入(pin through hole，PTH)與表面黏著技術(surface mount technology，SMT)兩種接合方式。就表面黏著技術(SMT)來說，習知之表面黏著技術(SMT)的接合方式則是將導電膠或錫膏印刷(噴墨印刷或網版印刷)於電路板之後，藉由導電膠或錫膏將金屬蓋體的引腳末端直接接合至電路板上的接墊(pad)。然而，在導電膠透過烘烤固化的過程中或錫膏透過迴銲轉換成液態的過程中，所產生的熱對流會使得金屬蓋體發生偏移異位的情形，導致位於 電路板上的金屬蓋體無法精確地定位於電路板的接墊上，進而影響金屬蓋體的組裝良率。
本發明提供一種具有屏蔽蓋體之晶片封裝結構，可提升屏蔽蓋體之組裝良率。
本發明提出一種具有屏蔽蓋體之晶片封裝結構，其包括一基板、一晶片、一對第一被動元件、一對第二被動元件以及一屏蔽蓋體。晶片配置於基板上，且與基板電性連接。這對第一被動元件配置於基板上。這對第二被動元件配置於基板上。屏蔽蓋體配置於基板上且罩覆晶片，其中屏蔽蓋體具有多個引腳，且這些引腳連接於基板上。這些引腳包括一第一引腳及一第二引腳。第一引腳連接基板的一部份位於這對第一被動元件之間，且與這對第一被動元件沿著一第一軸線排列。第二引腳連接基板的一部份位於這對第二被動元件之間，且與這對第二被動元件沿著一第二軸線排列。
在本發明之一實施例中，上述之這對第一被動元件、這對第二被動元件、第一引腳及第二引腳透過一導電材料與基板電性連接。
在本發明之一實施例中，上述之導電材料包括導電膠或錫膏。
在本發明之一實施例中，上述之基板的形狀為一矩形。
在本發明之一實施例中，上述之第一引腳與這對第一被動元件沿著第一軸線排列，而第二引腳與這對第二被動元件沿著第二軸線排列，第一軸線實質上垂直於第二軸線。
在本發明之一實施例中，上述之基板更包括一對第三被動元件及一對第四被動元件，這些引腳更包括一第三引腳及一第四引腳。這對第三被動元件與這對第一被動元件分別位於基板之一對角線上的兩個相對角落。這對第四被動元件與這對第二被動元件分別位於基板另一對角線上的兩個相對角落。第三引腳連接基板的一部份位於這對第三被動元件之間，且與這對第三被動元件沿著一實質上平行於第一軸線的軸線排列。第四引腳連接基板的一部份位於這對第四被動元件之間，且與這對第四被動元件沿著一實質上平行於第二軸線的軸線排列。
在本發明之一實施例中，上述之這對第一被動元件、這對第二被動元件、這對第三被動元件、這對第四被動元件、第一引腳、第二引腳、第三引腳及第四引腳透過一導電材料與基板電性連接。
在本發明之一實施例中，上述之導電材料包括導電膠或錫膏。
在本發明之一實施例中，上述之基板更包括一對第三被動元件及一對第四被動元件，這些引腳更包括一第三引腳及一第四引腳。這對第三被動元件與這對第一被動元件分別位於基板的重心的相對兩側。這對第四被動元件與這對第二被動元件分別位於基板的重心的相對兩側。第三引 腳連接基板的一部份位於這對第三被動元件之間，且與這對第三被動元件沿著一實質上平行於第一軸線的軸線排列。第四引腳連接基板的一部份位於這對第四被動元件之間，且與這對第四被動元件沿著一實質上平行於第二軸線的軸線排列。
在本發明之一實施例中，上述之屏蔽蓋體包括一頂壁及一垂直地連接於頂壁周緣之側壁。
在本發明之一實施例中，上述之每一引腳包括一桿部及一基部。桿部的一端連接頂壁的邊緣。基部的一端與桿部的另一端相連接。基部的一表面連接至基板的一部份。基部的延伸方向實質上平行於頂壁的延伸方向。
基於上述，本發明之具有屏蔽蓋體之晶片封裝結構，其屏蔽蓋體之這些引腳連接基板的部份分別位於這些對被動元件之間，換言之，每對被動元件之間的間距可限制屏蔽蓋體之每一引腳的活動範圍。因此，相較於習知技術而言，在導電材料透過加熱的過程中，本發明可以防止熱對流將屏蔽蓋體吹移偏位的現象，進而可提升屏蔽蓋體之組裝良率。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是本發明之一實施例之一種具有屏蔽蓋體之晶片封裝結構的立體示意圖，圖2為圖1之屏蔽蓋體之晶片封 裝結構的立體分解示意圖，圖3為圖1之具有屏蔽蓋體之晶片封裝結構沿I－I線的剖視圖。請先同時參考圖1與圖2，在本實施例中，晶片封裝結構100包括一基板110、一晶片120、一對第一被動元件130、一對第二被動元件140以及一屏蔽蓋體170。在本實施例中，基板110例如是一印刷電路板(printed circuit board,PCB)、一模組板(module board)或一封裝基板(package substrate)。
詳細而言，晶片120配置於基板110上，且晶片120可透過位於其底面下方之多顆導電凸塊(conductive bump)(未繪示)而電性連接至基板110，使得位於晶片120與基板110之間的兩介面、兩元件或兩端點均可經由這些導電球來達成訊號傳遞的目的。在本實施例中，晶片120的周圍配置有多個電容190，其中這些電容190是為了電性設計上的需要而設置於基板110上。
這對第一被動元件130配置於基板110上，且這對第一被動元件130例如是一對電容，其分別包括一對電極132，請參考圖3。在本實施例中，這對第二被動元件140配置於基板110上，且這對第二被動元件140的結構與這對第一被動元件130的結構實質上相同，換言之，這對第二被動元件140也例如是一對電容。
屏蔽蓋體170配置於基板110上且罩覆晶片120，其包括一頂壁170a及一垂直地連接於頂壁170a周緣之側壁170b。屏蔽蓋體170具有多個引腳，其中這些引腳包括一第一引腳172及一第二引腳174。第一引腳172包括一桿 部172a及一基部172b。桿部172a的一端連接頂壁170a的邊緣，基部172b的一端與桿部172a的另一端相連接，且基部172b的一表面連接至基板110的一部份，而基部172b的延伸方向實質上平行於頂壁170a的延伸方向。在本實施例中，第二引腳174的結構與第一引腳172的結構實質上相同，換言之，第二引腳174同樣也具有一桿部174a及一基部174b。
承上述，在本實施例中，第一引腳172連接基板110的一部份位於這對第一被動元件130之間，且與這對第一被動元件130沿著一第一軸線R1排列，換言之，這對第一被動元件130可以限制第一引腳172在第一軸線R1的活動範圍。第二引腳174連接基板110的一部份位於這對第二被動元件140之間，且與這對第二被動元件140沿著一實質上不平行於第一軸線R1的第二軸線R2排列。特別是，在本實施例中，第二引腳174與這對第二被動元件140沿著實質上垂直於第一軸線R1的第二軸線R2排列，換言之，這對第二被動元件140可以限制第二引腳174在第二軸線R2上的活動範圍。簡言之，這對第一被動元件130與這對第二被動元件140可限制屏蔽蓋體170在一平面(包含X方向與Y方向)上的移動。
此外，在本實施例中，基板110更包括一對第三被動元件150及一對第四被動元件160，且這些引腳更包括一第三引腳176及一第四引腳178。特別是，在本實施例中，基板110的形狀例如為一矩形，且這對第三被動元件150 與這對第一被動元件130分別位於基板110之一對角線上的兩個相對角落，這對第四被動元件160與這對第二被動元件140分別位於基板110另一對角線上的兩個相對角落。換言之，這對第一被動元件130、這對第二被動元件140、這對第五被動元件150及這對第六被動元件160分別位於基板110的四個角落。在本實施例中，第三被動元件150的結構與第四被動元件160的結構實質上與第一被動元件130的結構與第二被動元件140的結構相同，也就是說，第三被動元件150與第四被動元件160也分別例如為一對電容。
承上述，第三引腳176連接基板110的一部份位於這對第三被動元件150之間，且與這對第三被動元件150沿著一實質上平行於第一軸線R1的一第三軸線R3排列，換言之，這對第三被動元件150可以限制第三引腳176在第三軸線R3上的活動範圍。第四引腳178連接基板110的一部份位於這對第四被動元件160之間，且與這對第四被動元件160沿著一實質上平行於第二軸線R2的第一四軸線R4排列，換言之，這對第四被動元件160可以限制第四引腳178在第四軸線R4上的活動範圍。在本實施例中，第三引腳176的結構與第四引腳178的結構實質上與第一引腳172的結構與第二引腳174的結構相同，也就是說，第三引腳176與第四引腳178也分別具有一桿部(未繪示)及一基部(未繪示)。
另外，請同時參考圖2與圖3，在本實施例中，這對 第一被動元件130、這對第二被動元件140、這對第三被動元件150、這對第四被動元件160、第一引腳172、第二引腳174、第三引腳176及第四引腳178透過一導電材料180與基板110電性連接，其中導電材料180包括導電膠或錫膏。在此必須說明的是，由於這對第一被動元件130、這對第二被動元件140、這對第三被動元件150、這對第四被動元件160、第一引腳172、第二引腳174、第三引腳176及第四引腳178皆透過相同的方式與基板110電性連接，因此為了方便說明起見，圖3僅示意地繪示以這對第一被動元件130及第一引腳172作為說明。
詳細而言，在這對第一被動元件130、這對第二被動元件140、這對第三被動元件150以及這對第四被動元件160配置於基板110上之前，會先印刷(網版印刷或噴墨印刷)導電材料180於基板110上的這些接墊112上。接著，進行一第一次加熱過程，以使導電材料180形成液態形式後，將這對第一被動元件130、這對第二被動元件140、這對第三被動元件150以及這對第四被動元件160配置於基板110的這些接墊112上。當液態形式的導電材料180冷卻凝固之後，固化後的導電材料180會將這對第一被動元件130、這對第二被動元件140、這對第三被動元件150及這對第四被動元件160固接於基板110上。換言之，這對第一被動元件130、這對第二被動元件140、這對第三被動元件150及這對第四被動元件160透過導電材料180而電性連接至基板110。
接著，將屏蔽蓋體170的第一引腳172、第二引腳174、第三引腳176及第四引腳178分別嵌入這對第一被動元件130之間、這對第二被動元件140之間、這對第三被動元件150之間及這對第四被動元件160之間。最後，進行一第二次加熱過程，以使屏蔽蓋體170固接於基板110上。在此必須說明的是，當導電材料180為一導電膠時，第一加熱過程與第二加熱過程的方式皆採用烘烤的方式，當導電材料180為一錫膏時，第一加熱過程與第二加熱過程的方式皆採用迴銲的方式。
由於這對第一被動元件130、這對第二被動元件140、這對第三被動元件150及這對第四被動元件160可分別依序限制第一引腳172、第二引腳174、第三引腳176、第四引腳178在第一軸線R1、第二軸線R2、第三軸線R3及第四軸線R4的活動範圍，且第一軸線R1實質上平行於第三軸線R3，第二軸線R2實質上平行於第四軸線R4，第一軸線R1實質上垂直於第二軸線R2，因此當進行第二次加熱過程，這對第一被動元件130、這對第二被動元件140、這對第三被動元件150及這對第四被動元件160可限制第一引腳172、第二引腳174、第三引腳176、第四引腳178在一平面(包含X方向與Y方向)上的移動。
簡言之，本實施例藉由這對第一被動元件130、這對第二被動元件140、這對第三被動元件150及這對第四被動元件160來限制屏蔽蓋體170之第一引腳172、第二引腳174、第三引腳176、第四引腳178的活動範圍，因此在 導電材料180進行加熱而形成液態的過程中，可以防止熱對流將屏蔽蓋體170吹移偏位的現象，進而可提升屏蔽蓋體170之組裝良率。
值的一提的是，在圖1與圖2所示的實施例中，晶片封裝結構100包括這對第一被動元件130、這對第二被動元件140、這對第三被動元件150及這對第四被動元件160，但在其他未繪示的實施例中，晶片封裝結構100亦可以僅包括這對第一被動元件130與這對第二被動元件140，仍然能達到限制第一引腳172與第二引腳174在一平面上的移動。因此，圖1與圖2所示的成對之被動元件的數量僅為舉例說明，並非限定本發明。
另外，在圖1與圖2所示的實施例中，基板110的形狀為矩形，且第一軸線R1實質上垂直於第二軸線R2，但在其他未繪示的實施例中，基板110也可是其他的多邊形或圓形等，且第一軸線R1也可以是不平行於第二軸線R2，只要這對第三被動元件150與這對第一被動元件130分別位於基板110的重心的相對兩側，這對第四被動元件160與這對第二被動元件140分別位於基板110的重心的相對兩側，即可限制第一引腳172、第二引腳174、第三引腳176、第四引腳178在一平面上的移動。因此，圖1與圖2所示之基板的形狀僅為舉例說明，並非限定本發明。
綜上所述，本發明之晶片封裝結構，其屏蔽蓋體的第一引腳、第二引腳、第三引腳及第四引腳連接基板的部份分別位於這對第一被動元件、這對第二被動元件、這對第 三被動元件及這對第四被動元件之間，換言之，這些對被動元件之間的間距可分別限制屏蔽蓋體之這些引腳的活動範圍。另外，由於第一軸線實質上垂直於第二軸線，因此在導電材料透過加熱而形成液態的過程中，這對第一被動元件、這對第二被動元件、這對第三被動元件及這對第四被動元件限制第一引腳、第二引腳、第三引腳、第四引腳在一平面(包含X方向與Y方向)上的移動，因此本發明可以避免加熱過程中熱對流將屏蔽蓋體吹移偏位的現象，可提升屏蔽蓋體之組裝良率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧晶片封裝結構
110‧‧‧基板
112‧‧‧接墊
120‧‧‧晶片
130‧‧‧第一被動元件
132‧‧‧電極
140‧‧‧第二被動元件
150‧‧‧第三被動元件
160‧‧‧第四被動元件
170‧‧‧屏蔽蓋體
170a‧‧‧頂壁
170b‧‧‧側壁
172‧‧‧第一引腳
172a、174a‧‧‧桿部
172b、174b‧‧‧基部
174‧‧‧第二引腳
176‧‧‧第三引腳
178‧‧‧第四引腳
180‧‧‧導電材料
190‧‧‧電容
R1‧‧‧第一軸線
R2‧‧‧第二軸線
R3‧‧‧第三軸線
R4‧‧‧第四軸線
圖1是本發明之一實施例之一種具有屏蔽蓋體之晶片封裝結構的立體示意圖。
圖2為圖1之屏蔽蓋體之晶片封裝結構的立體分解示意圖。
圖3為圖1之具有屏蔽蓋體之晶片封裝結構沿I－I線的剖視圖。
100‧‧‧晶片封裝結構
110‧‧‧基板
120‧‧‧晶片
130‧‧‧第一被動元件
140‧‧‧第二被動元件
150‧‧‧第三被動元件
160‧‧‧第四被動元件
170‧‧‧屏蔽蓋體
170a‧‧‧頂壁
170b‧‧‧側壁
172‧‧‧第一引腳
172a、174a‧‧‧桿部
172b、174b‧‧‧基部
174‧‧‧第二引腳
176‧‧‧第三引腳
178‧‧‧第四引腳
190‧‧‧電容
R1‧‧‧第一軸線
R2‧‧‧第二軸線
R3‧‧‧第三軸線
R4‧‧‧第四軸線

Claims (11)

  1. 一種具有屏蔽蓋體之晶片封裝結構，包括：一基板；一晶片，配置於該基板上，且與該基板電性連接；一對第一被動元件，配置於該基板上；一對第二被動元件，配置於該基板上；以及一屏蔽蓋體，配置於該基板上且罩覆該晶片，其中該屏蔽蓋體具有多個引腳，其連接於該基板上，該些引腳包括一第一引腳及一第二引腳，該第一引腳連接該基板的一部份位於該對第一被動元件之間，且與該對第一被動元件沿著一第一軸線排列，而該第二引腳連接該基板的一部份位於該對第二被動元件之間，且與該對第二被動元件沿著一第二軸線排列。
  2. 如申請專利範圍第1項所述之具有屏蔽蓋體之晶片封裝結構，其中該對第一被動元件、該對第二被動元件、該第一引腳及該第二引腳透過一導電材料與該基板電性連接。
  3. 如申請專利範圍第2項所述之具有屏蔽蓋體之晶片封裝結構，其中該導電材料包括導電膠或錫膏。
  4. 如申請專利範圍第1項所述之具有屏蔽蓋體之晶片封裝結構，其中該基板的形狀為一矩形。
  5. 如申請專利範圍第4項所述之具有屏蔽蓋體之晶片封裝結構，其中該第一引腳與該對第一被動元件沿著該第一軸線排列，而該第二引腳與該對第二被動元件沿著該 第二軸線排列，該第一軸線實質上垂直於該第二軸線排列。
  6. 如申請專利範圍第5項所述之具有屏蔽蓋體之晶片封裝結構，其中該基板更包括一對第三被動元件及一對第四被動元件，該些引腳更包括一第三引腳及一第四引腳，該對第三被動元件與該對第一被動元件分別位於該基板之一對角線上的兩個相對角落，該對第四被動元件與該對第二被動元件分別位於該基板另一對角線上的兩個相對角落，該第三引腳連接該基板的一部份位於該對第三被動元件之間，且與該對第三被動元件沿著一實質上平行於該第一軸線的軸線排列，而該第四引腳連接該基板的一部份位於該對第四被動元件之間，且與該對第四被動元件沿著一實質上平行於該第二軸線的軸線排列。
  7. 如申請專利範圍第6項所述之具有屏蔽蓋體之晶片封裝結構，其中該對第一被動元件、該對第二被動元件、該對第三被動元件、該對第四被動元件、該第一引腳、該第二引腳、該第三引腳及該第四引腳透過一導電材料與該基板電性連接。
  8. 如申請專利範圍第7項所述之具有屏蔽蓋體之晶片封裝結構，其中該導電材料包括導電膠或錫膏。
  9. 如申請專利範圍第1項所述之具有屏蔽蓋體之晶片封裝結構，其中該基板更包括一對第三被動元件及一對第四被動元件，該些引腳更包括一第三引腳及一第四引腳，該對第三被動元件與該對第一被動元件分別位於該基板的重心的相對兩側，該對第四被動元件與該對第二被動 元件分別位於該基板的重心的相對兩側，該第三引腳連接該基板的一部份位於該對第三被動元件之間，且與該對第三被動元件沿著一實質上平行於該第一軸線的軸線排列，而該第四引腳連接該基板的一部份位於該對第四被動元件之間，且與該對第四被動元件沿著一實質上平行於該第二軸線的軸線排列。
  10. 如申請專利範圍第1項所述之具有屏蔽蓋體之晶片封裝結構，其中該屏蔽蓋體包括一頂壁及一垂直地連接於該頂壁周緣之側壁。
  11. 如申請專利範圍第10項所述之具有屏蔽蓋體之晶片封裝結構，其中各該引腳包括一桿部及一基部，該桿部的一端連接該頂壁的邊緣，該基部的一端與該桿部的另一端相連接，該基部的一表面連接至該基板的一部份，而該基部的延伸方向實質上平行於該頂壁的延伸方向。
TW097138564A 2008-10-07 2008-10-07 具有屏蔽蓋體之晶片封裝結構 TWI381510B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW097138564A TWI381510B (zh) 2008-10-07 2008-10-07 具有屏蔽蓋體之晶片封裝結構
US12/511,288 US8102669B2 (en) 2008-10-07 2009-07-29 Chip package structure with shielding cover

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW097138564A TWI381510B (zh) 2008-10-07 2008-10-07 具有屏蔽蓋體之晶片封裝結構

Publications (2)

Publication Number Publication Date
TW201015692A TW201015692A (en) 2010-04-16
TWI381510B true TWI381510B (zh) 2013-01-01

Family

ID=42075652

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097138564A TWI381510B (zh) 2008-10-07 2008-10-07 具有屏蔽蓋體之晶片封裝結構

Country Status (2)

Country Link
US (1) US8102669B2 (zh)
TW (1) TWI381510B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4823396B2 (ja) * 2009-06-22 2011-11-24 三菱電機株式会社 半導体パッケージおよび当該半導体パッケージの実装構造
CN103124484B (zh) * 2011-11-21 2017-01-25 富泰华工业（深圳）有限公司 电子设备
TWI460041B (zh) * 2012-05-04 2014-11-11 Laser Tek Taiwan Co Ltd 雷射焊接機應用在對遮蔽屏解焊或焊接之方法
JP2014033025A (ja) * 2012-08-01 2014-02-20 Alps Electric Co Ltd 電子回路モジュール
CN104093262A (zh) * 2013-04-01 2014-10-08 鸿富锦精密工业（深圳）有限公司 印刷电路板
US9736925B2 (en) * 2014-01-31 2017-08-15 Stmicroelectronics S.R.L. Packaged semiconductor device having a shielding against electromagnetic interference and manufacturing process thereof
KR102350499B1 (ko) * 2015-02-17 2022-01-14 삼성전자주식회사 전자장치용 전자기 쉴드 구조
WO2018037984A1 (en) * 2016-08-22 2018-03-01 Neturen Co., Ltd. Power semiconductor module, snubber circuit, and induction heating power supply apparatus
JP6397861B2 (ja) * 2016-08-22 2018-09-26 高周波熱錬株式会社 パワー半導体モジュール及び誘導加熱用電源装置
US10893636B2 (en) * 2017-03-10 2021-01-12 Laird Technologies Inc. Method for forming a pickup area of a board level shield
CN107949226A (zh) * 2017-12-29 2018-04-20 广州致远电子有限公司 一种表面贴装式隔离模块及其制作方法
US10779395B1 (en) * 2019-04-25 2020-09-15 Microsoft Technology Licensing, Llc Electromagnetic interference shield with integrated decoupling
JP7456829B2 (ja) * 2020-03-27 2024-03-27 ラピスセミコンダクタ株式会社 シールドケース及び電子回路モジュール
KR20210128782A (ko) * 2020-04-17 2021-10-27 삼성전자주식회사 쉴드 캔을 포함하는 전자 장치
US11744019B2 (en) * 2020-11-18 2023-08-29 Murata Manufacturing Co., Ltd. Component mounted on circuit board

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070164406A1 (en) * 2003-12-31 2007-07-19 Advanced Semiconductor Engineering, Inc. Leadless lead-frame
US20070215993A1 (en) * 2006-03-16 2007-09-20 Advanced Semiconductor Engineering Inc. Chip Package Structure
US20080036077A1 (en) * 2006-08-14 2008-02-14 Advanced Semiconductor Engineering, Inc. Package structure and heat sink module thereof
US20080158844A1 (en) * 2006-12-29 2008-07-03 Advanced Semiconductor Engineering, Inc. Stacked type chip package structure

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3903229A1 (de) * 1989-02-03 1990-08-09 Vdo Schindling Elektronischer schaltkreis
US5166864A (en) * 1991-05-17 1992-11-24 Hughes Aircraft Company Protected circuit card assembly and process
US6016084A (en) * 1996-12-27 2000-01-18 Canon Kabushiki Kaisha Method for connecting printed circuit board with housing, and electronic instrument having connection structure according to the connecting method
JP3538045B2 (ja) * 1998-12-09 2004-06-14 三菱電機株式会社 Ｒｆ回路モジュール
US6377464B1 (en) * 1999-01-29 2002-04-23 Conexant Systems, Inc. Multiple chip module with integrated RF capabilities
JP4532782B2 (ja) * 2000-07-04 2010-08-25 キヤノン株式会社 放射線撮像装置及びシステム
JP2003028649A (ja) * 2001-05-11 2003-01-29 Murata Mfg Co Ltd センサ回路モジュールおよびそれを用いた電子装置
JP4583122B2 (ja) * 2004-09-28 2010-11-17 三菱電機株式会社 半導体装置及びその製造方法
US7352056B2 (en) * 2004-10-13 2008-04-01 Advanced Semiconductor Engineering, Inc. Semiconductor package structure with microstrip antennan
EP1818979B1 (en) * 2004-12-02 2012-07-04 Murata Manufacturing Co., Ltd. Electronic component and fabrication method thereof
JP4534927B2 (ja) * 2005-09-27 2010-09-01 カシオ計算機株式会社 半導体装置
US20090002967A1 (en) * 2007-06-29 2009-01-01 Tdk Corporation Electronic module and fabrication method thereof
TWI358119B (en) * 2008-01-23 2012-02-11 Advanced Semiconductor Eng Package structure
US7906371B2 (en) * 2008-05-28 2011-03-15 Stats Chippac, Ltd. Semiconductor device and method of forming holes in substrate to interconnect top shield and ground shield
US7772046B2 (en) * 2008-06-04 2010-08-10 Stats Chippac, Ltd. Semiconductor device having electrical devices mounted to IPD structure and method for shielding electromagnetic interference
US9123663B2 (en) * 2008-06-10 2015-09-01 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer grounded through metal pillars formed in peripheral region of the semiconductor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070164406A1 (en) * 2003-12-31 2007-07-19 Advanced Semiconductor Engineering, Inc. Leadless lead-frame
US20070215993A1 (en) * 2006-03-16 2007-09-20 Advanced Semiconductor Engineering Inc. Chip Package Structure
US20080036077A1 (en) * 2006-08-14 2008-02-14 Advanced Semiconductor Engineering, Inc. Package structure and heat sink module thereof
US20080158844A1 (en) * 2006-12-29 2008-07-03 Advanced Semiconductor Engineering, Inc. Stacked type chip package structure

Also Published As

Publication number Publication date
US20100085719A1 (en) 2010-04-08
US8102669B2 (en) 2012-01-24
TW201015692A (en) 2010-04-16

Similar Documents

Publication Publication Date Title
TWI381510B (zh) 具有屏蔽蓋體之晶片封裝結構
US7298629B2 (en) Circuit board for mounting a semiconductor circuit with a surface mount package
JP2006210852A (ja) 表面実装型回路部品を実装する回路基板及びその製造方法
WO2018235715A1 (ja) モジュールおよびその製造方法
US20240194615A1 (en) Integrated shield package and method
KR101565690B1 (ko) 회로기판, 회로기판 제조방법, 전자부품 패키지 및 전자부품 패키지 제조방법
KR20180023488A (ko) 반도체 패키지 및 반도체 패키지 제조방법
JP2018535551A (ja) セラミックノーリード表面実装電子デバイス用の応力抑制インターポーザ
US20120002386A1 (en) Method and Apparatus for Improving the Reliability of Solder Joints
TWI634823B (zh) 電子裝置
JP4442603B2 (ja) 表面実装型圧電発振器ユニット
JP4952365B2 (ja) 両面実装回路基板に対する電子部品の実装構造、半導体装置、及び両面実装半導体装置の製造方法
JP2018125370A (ja) 電子装置
JP2021111718A (ja) 電子機器
TW201438527A (zh) 印刷電路板與於此印刷電路板上配置積體電路封裝元件的方法
JP2007067002A (ja) 高周波モジュール
JP5437670B2 (ja) 電子回路ユニット
CN101866913B (zh) 具有屏蔽盖体的芯片封装结构
JP4325666B2 (ja) 表面実装型圧電発振器ユニット
JP2008311335A (ja) 中継基板とそれを用いた立体回路装置
JP3956824B2 (ja) 表面実装型圧電発振器ユニット
JP2011096909A (ja) 電子回路装置
JP5269657B2 (ja) 電子回路ユニット
JP2022080826A (ja) 配線基板に実装する部品
JP2021089968A (ja) 電子制御装置