Nothing Special   »   [go: up one dir, main page]

KR20240106097A - 적층형 전자 부품 - Google Patents

적층형 전자 부품 Download PDF

Info

Publication number
KR20240106097A
KR20240106097A KR1020220188725A KR20220188725A KR20240106097A KR 20240106097 A KR20240106097 A KR 20240106097A KR 1020220188725 A KR1020220188725 A KR 1020220188725A KR 20220188725 A KR20220188725 A KR 20220188725A KR 20240106097 A KR20240106097 A KR 20240106097A
Authority
KR
South Korea
Prior art keywords
region
content
electronic components
average
side margin
Prior art date
Application number
KR1020220188725A
Other languages
English (en)
Inventor
이은정
채현식
김선미
정동준
이종호
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020220188725A priority Critical patent/KR20240106097A/ko
Priority to US18/213,002 priority patent/US20240222010A1/en
Priority to JP2023103676A priority patent/JP2024095936A/ja
Priority to CN202311112817.3A priority patent/CN118280719A/zh
Publication of KR20240106097A publication Critical patent/KR20240106097A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 마주보는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 마주보는 제3 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고 제3 방향으로 마주보는 제5 및 제6 면을 포함하는 바디; 상기 제5 및 제6 면에 배치되는 사이드 마진부; 및 상기 제3 및 제4 면에 배치되는 외부 전극; 을 포함하고, 상기 사이드 마진부는 상기 내부 전극에 인접한 제1 영역 및 상기 사이드 마진부의 외측에 인접한 제2 영역을 포함하며, 상기 제1 영역의 Sn 함량은 상기 제2 영역의 Sn 함량보다 낮고, 상기 제1 영역의 Sn 함량은 상기 내부 전극으로부터 상기 제2 영역으로 갈수록 점차 증가할 수 있다.

Description

적층형 전자 부품{MULTILAYERED ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
또한, 최근 자동차용 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.
적층 세라믹 커패시터의 소형 및 고용량화를 위해서는 전극 유효면적의 극대화 (용량구현에 필요한 유효 부피 분율을 증가)가 요구된다.
상기와 같이 소형 및 고용량 적층 세라믹 커패시터를 구현하기 위하여, 적층 세라믹 커패시터를 제조함에 있어서, 내부 전극이 바디의 폭 방향으로 노출되도록 함으로써, 마진 없는 설계를 통해 내부 전극 폭 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 사이드 마진부를 별도로 부착하여 완성하는 방법이 적용되고 있다.
사이드 마진부를 별도로 부착하는 방법에 의해 커패시터의 단위 부피당 용량은 향상시킬 수 있으나, 사이드 마진부의 두께 감소 등에 의해 신뢰성이 저하될 수 있는 문제점이 있었다. 구체적으로, 사이드 마진부의 두께가 감소함에 따라 외부 충격에 의한 크랙(crack)이 발생하기 용이하며, 사이드 마진부의 외측에 발생한 크랙이 바디까지 전파되기 용이하여 신뢰성이 저하될 우려가 있었다.
따라서, 사이드 마진부의 크랙 발생 및 크랙 전파를 억제할 수 있는 구조를 가진 적층형 전자 부품에 대한 개발이 요구된다.
본 발명의 여러 목적 중 하나는 적층형 전자 부품의 신뢰성을 향상시키기 위함이다.
본 발명의 여러 목적 중 하나는 사이드 마진부의 크랙 발생 및 크랙 전파를 억제하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 마주보는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 마주보는 제3 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고 제3 방향으로 마주보는 제5 및 제6 면을 포함하는 바디; 상기 제5 및 제6 면에 배치되는 사이드 마진부; 및 상기 제3 및 제4 면에 배치되는 외부 전극; 을 포함하고, 상기 사이드 마진부는 상기 내부 전극에 인접한 제1 영역 및 상기 사이드 마진부의 외측에 인접한 제2 영역을 포함하며, 상기 제1 영역의 Sn 함량은 상기 제2 영역의 Sn 함량보다 낮고, 상기 제1 영역의 Sn 함량은 상기 내부 전극으로부터 상기 제2 영역으로 갈수록 점차 증가할 수 있다.
본 발명의 여러 효과 중 하나는 사이드 마진부의 위치별 Sn 함량을 제어함으로써 적층형 전자 부품의 신뢰성을 향상시킨 것이다.
본 발명의 여러 효과 중 하나는 사이드 마진부의 위치별 Sn 함량을 제어함으로써 사이드 마진부의 크랙 발생 및 크랙 전파를 억제한 것이다.
본 발명의 여러 효과 중 하나는 사이드 마진부의 크랙 발생 및 크랙 전파를 억제하여 적층형 전자 부품의 내습 신뢰성을 향상시킨 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 적층형 전자 부품에서 외부 전극을 제외하고 도시한 사시도이다.
도 3은 도 1의 적층형 전자 부품에서 외부 전극 및 사이드 마진부를 제외하고 도시한 사시도이다.
도 4는 도 1의 I-I`에 따른 단면도이다.
도 5는 도 4의 P 영역을 확대한 도면이다.
도 6은 발명예의 사이드 마진부의 제1 및 제3 방향 단면을 STEM(Scanning Transmission electron microscope, 주사 투과 전자 현미경)으로 스캔한 이미지이다.
도 7은 도 6의 L1을 따라 라인 프로파일(line profile)한 결과이다.
도 8은 도 6의 영역을 STEM-EDS로 Sn 원소를 맵핑(mapping)한 결과이다.
도 9는 도 6의 영역을 STEM-EDS로 Si 원소를 맵핑(mapping)한 결과이다.
도 10은 제1 영역을 5만 배율의 주사 투과 전자 현미경(STEM)으로 스캔한 이미지이다.
도 11은 제2 영역을 5만 배율의 주사 투과 전자 현미경(STEM)으로 스캔한 이미지이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 적층형 전자 부품에서 외부 전극을 제외하고 도시한 사시도이다.
도 3은 도 1의 적층형 전자 부품에서 외부 전극 및 사이드 마진부를 제외하고 도시한 사시도이다.
도 4는 도 1의 I-I`에 따른 단면도이다.
도 5는 도 4의 P 영역을 확대한 도면이다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은, 유전체층(111) 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하며, 상기 제1 방향으로 마주보는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 제2 방향으로 마주보는 제3 및 제4 면(3, 4), 상기 제1 면 내지 제4 면과 연결되고 제3 방향으로 마주보는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 제5 및 제6 면에 배치되는 사이드 마진부(114, 115); 및 상기 제3 및 제4 면에 배치되는 외부 전극(131, 132); 을 포함하고, 상기 사이드 마진부(114, 115)는 상기 내부 전극에 인접한 제1 영역(114a, 115a) 및 상기 사이드 마진부의 외측에 인접한 제2 영역(114b, 115b)을 포함하며, 상기 제1 영역(114a, 115a)의 Sn 함량은 상기 제2 영역(114b, 115b)의 Sn 함량보다 낮고, 상기 제1 영역(114a, 115a)의 Sn 함량은 상기 내부 전극(121, 122)으로부터 상기 제2 영역(114b, 115b)으로 갈수록 점차 증가할 수 있다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
한편, 유전체층(111)의 두께는 특별히 한정할 필요는 없다.
다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 일반적으로 유전체층을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 유전체층의 두께가 0.35μm 이하인 경우에는 신뢰성이 저하될 우려가 있다.
본 발명의 일 실시예에 따르면, 사이드 마진부(114, 115)의 위치별 Sn 함량을 제어함으로써 사이드 마진부(114, 115)의 크랙 발생 및 크랙 전파를 억제할 수 있기 때문에, 복수의 유전체층(111) 중 적어도 하나의 평균 두께(td)가 0.35μm 이하인 경우에도 우수한 신뢰성을 확보할 수 있다.
따라서, 복수의 유전체층(111) 중 적어도 하나의 평균 두께(td)가 0.35μm 이하인 경우에 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
상기 유전체층(111)의 평균 두께(td)는 상기 제1 및 제2 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 제1 방향 평균 크기를 의미할 수 있다.
유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 유전체층을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(Ac)와 상기 용량 형성부(Ac)의 제1 방향 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 용량 형성부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다. 즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 두께는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112, 113)의 두께(tp)는 20μm 이하일 수 있다.
여기서, 커버부(112, 113)의 두께(tc)는 커버부(112, 113)의 제1 방향 크기를 의미할 수 있다. 또한, 커버부(112, 113)의 두께(tc)는 커버부(112, 113)의 평균 두께(tc)를 의미할 수 있으며, 커버부(112, 113)의 제1 방향 평균 크기를 의미할 수 있다.
커버부(112, 113)의 제1 방향 평균 크기는 바디(110)의 제1 및 제2 방향 단면(cross-section)을 1만 배율의 주사전자현미경(SEM)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 커버부를 제2 방향으로 등간격인 30개의 지점에서 제1 방향 크기를 측정한 평균값일 수 있다. 상기 등간격인 30개의 지점은 상부 커버부(112)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 하부 커버부(113)로 확장하여 평균값을 측정하면, 커버부(112, 113)의 제1 방향 평균 크기를 더욱 일반화할 수 있다.
내부 전극(121, 122)은 유전체층(111)과 번갈아 배치될 수 있다.
내부 전극(121, 122)는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 3을 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 또한, 제1 내부 전극(121)은 제3, 제5 및 제6 면(3, 5, 6)을 통해 노출될 수 있으며, 제2 내부 전극(122)은 제4, 제5 및 제6 면(4, 5, 6)을 통해 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
한편, 내부 전극(121, 122)의 두께는 특별히 한정할 필요는 없다.
다만, 일반적으로 내부 전극을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 내부 전극의 두께가 0.35μm 이하인 경우에는 신뢰성이 저하될 우려가 있었다.
본 발명의 일 실시예에 따르면, 사이드 마진부(114, 115)의 위치별 Sn 함량을 제어함으로써 사이드 마진부(114, 115)의 크랙 발생 및 크랙 전파를 억제할 수 있기 때문에, 복수의 내부 전극(121, 122) 중 적어도 하나의 평균 두께(te)가 0.35μm 이하인 경우에도 우수한 신뢰성을 확보할 수 있다.
따라서, 복수의 내부 전극(121, 122) 중 적어도 하나의 평균 두께(te)가 0.35μm 이하인 경우에 본 발명에 따른 효과가 보다 현저해질 수 있으며, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성할 수 있다.
상기 내부 전극(121, 122)의 평균 두께(te)는 내부 전극(121, 122)의 제1 방향 평균 크기를 의미할 수 있다.
내부 전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 내부 전극을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 내부 전극으로 확장하여 평균값을 측정하면, 내부 전극의 평균 두께를 더욱 일반화할 수 있다.
바다(110)의 제5 및 제6 면(5, 6)에는 사이드 마진부(114, 115)가 배치될 수 있다.
사이드 마진부(114, 115)는 바디(110)의 제5 면(5)에 배치된 제1 사이드 마진부(114)와 제5 면(5)에 배치된 제2 사이드 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 바디(110)의 제3 방향 양 단면(end surfaces)에 배치될 수 있다. 사이드 마진부(114, 115)는 용량 형성부(Ac)의 제3 방향 양 단면(end surfaces)에 배치되어 제1 및 제2 내부 전극(121, 122)과 연결될 수 있다.
사이드 마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
사이드 마진부(114, 115)는 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 제3 방향 양 단면(end surfaces)에 제3 방향으로 적층하여 형성될 수 있다.
소형 및 고용량 적층 세라믹 커패시터를 구현하는 방법으로, 적층 세라믹 커패시터를 제조함에 있어서, 내부 전극이 바디의 폭 방향으로 노출되도록 함으로써, 마진 없는 설계를 통해 내부 전극 폭 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 사이드 마진부를 별도로 부착하여 완성하는 방법이 적용되고 있다. 사이드 마진부를 별도로 부착하는 방법에 의해 커패시터의 단위 부피당 용량은 향상시킬 수 있으나, 사이드 마진부의 두께 감소 등에 의해 신뢰성이 저하될 수 있는 문제점이 있었다. 구체적으로, 사이드 마진부의 두께가 감소함에 따라 외부 충격에 의한 크랙(crack)이 발생하기 용이하며, 사이드 마진부의 외측에 발생한 크랙이 바디까지 전파되기 용이하여 신뢰성이 저하될 우려가 있었다.
본 발명의 일 실시형태에 따른 사이드 마진부(114, 115)는 내부 전극(121,122)에 인접한 제1 영역(114a, 115a) 및 상기 사이드 마진부의 외측에 인접한 제2 영역(114b, 115b)을 포함하며, 상기 제1 영역(114a, 115a)의 Sn 함량은 상기 제2 영역(114b, 115b)의 Sn 함량보다 낮고, 상기 제1 영역(114a, 115a)의 Sn 함량은 상기 내부 전극(121, 122)으로부터 상기 제2 영역(114b, 115b)으로 갈수록 점차 증가할 수 있다. 이에 따라, 제2 영역(114b, 115b)에 크랙이 발생하는 것을 억제할 수 있을 뿐만 아니라, 제1 영역(114a, 115a)이 제2 영역(114b, 115b)에 발생한 크랙이 바디(110)로 전파되는 것을 억제하여 신뢰성을 향상시킬 수 있다.
적층형 전자 부품(100)의 외부에서 가해지는 충격, 응력 등에 직접적으로 영향을 받는 제2 영역(114b, 115b)은 Sn 함량이 높여 크랙이 발생하는 것을 억제하고, 외부에서 가해지는 충격, 응력 등에 직접적으로 영향을 받지 않는 제1 영역(114a, 115a)은 Sn 함량이 낮춰 크랙이 전파되는 것을 억제할 수 있다. 또한, 제1 영역(114a, 115a)의 Sn 함량은 상기 내부 전극(121, 122)으로부터 상기 제2 영역(114b, 115b)으로 갈수록 점차 증가하는 농도 구배를 가짐에 따라, 바디(110)와의 조성 차이 및 제2 영역(114b, 115b)과의 조성 차이에 따른 딜라미네이션(delamination)을 방지할 수 있으며, 제2 영역(114b, 115b)에 크랙이 발생하더라도 크랙이 바디(110)로 전파되는 것을 효과적으로 억제할 수 있다.
이하, 제1 사이드 마진부(114)의 단면을 확대한 도면인 도 4를 참조하여 제1 사이드 마진부(114)를 중심으로 설명하나, 제2 사이드 마진부(115)는 제1 사이드 마진부(114)와 제3 방향으로 대칭인 관계에 있으므로, 제1 사이드 마진부(114)에 대한 설명은 제3 방향으로 대칭인 것을 고려하여 제2 사이드 마진부(115)에 적용될 수 있다.
일 실시예에서, 제1 영역(114a, 115a)의 평균 Sn 함량을 Cs1, 제2 영역(114b, 115b)의 평균 Sn 함량을 Cs2라 할 때, 3≤Cs2/Cs1≤5을 만족할 수 있다. 이에 따라, 크랙 발생 억제 효과 및 크랙 전파 억제 효과를 보다 향상시킬 수 있다.
Cs2/Cs1이 3 미만인 경우에는 크랙 발생 억제 효과 및 크랙 전파 억제 효과가 불충분할 우려가 있으며, 5 초과인 경우에는 딜라미네이션(delamination)이 발생할 우려가 있다.
Cs1 및 Cs2의 각각의 함량은 특별히 한정할 필요는 없다. 다만 바람직한 일 예로서, 제1 영역(114a, 115a)의 평균 Sn 함량을 Cs1, 제2 영역(114b, 115b)의 평균 Sn 함량을 Cs2라 할 때, 상기 Cs1은 0.25 at% 이상 0.7 at% 이하이며, 상기 Cs2는 0.7 at% 이상 4.0at% 이하일 수 있으나, 이에 제한되는 것은 아니다.
일 실시예에서, 제1 영역(114a)의 제3 방향 평균 크기(wma)는 4μm 이상 10μm 이하일 수 있다. 이에 따라, 크랙 전파 억제 효과를 보다 향상시킬 수 있으며, 적층형 전자 부품(100)의 단위 부피당 용량을 향상시킬 수 있다.
제1 영역(114a)의 제3 방향 평균 크기(wma)가 4μm 미만인 경우에는 크랙 전파 억제 효과를 보다 향상시키기 어려울 수 있으며, 10μm 초과인 경우에는 단위 부피당 용량이 증가할 우려가 있다.
일 실시예에서, 제1 영역(114a, 115a)의 Sn 함량은 내부 전극(121, 122)으로부터 상기 제2 영역(114b, 115b) 방향으로 1μm 당 0.1at% 이상 증가할 수 있다. 이에 따라, 크랙 전파 억제 효과를 보다 향상시킬 수 있다.
제1 영역(114a, 115a)의 Sn 함량 증가량이 1μm 당 0.1at% 미만인 경우에는 크랙 전파 억제 효과를 보다 향상시키기 어려울 수 있다.
일 실시예에서, 제1 영역(114a, 115a) 중 바디(110)와 접하는 영역의 Sn 함량과 제2 영역(114b, 115b)에 접하는 영역의 Sn 함량 차이는 0.5at% 이상일 수 있다. 이에 따라, 크랙 전파 억제 효과를 보다 향상시킬 수 있다.
일 실시예에서, 제2 영역(114b)의 제3 방향 평균 크기(wmb)는 6μm 이상 15μm 이하일 수 있다. 이에 따라, 크랙 발생 억제 효과를 보다 향상시킬 수 있으며, 적층형 전자 부품(100)의 단위 부피당 용량을 향상시킬 수 있다.
제2 영역(114b)의 제3 방향 평균 크기(wmb)가 6μm 미만인 경우에는 크랙 발생 억제 효과를 보다 향상시키기 어려울 수 있으며, 15μm 초과인 경우에는 단위 부피당 용량이 증가할 우려가 있다.
한편, 사이드 마진부(114, 115)의 폭은 특별히 한정할 필요는 없다. 여기서 사이드 마진부(114, 115)의 폭이란 사이드 마진부(114, 115)의 제3 방향 크기를 의미할 수 있다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 제1 사이드 마진부(114)의 제3 방향 평균 크기(wm)는 20μm 이하일 수 있다.
상술한 wm, wma 및 wmb는 바디(110)의 제2 방향 중앙에서 절단한 제1 및 제3 방향 단면(cross-section)을 1만 배율의 주사전자현미경(SEM)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 상기 이미지에서 제1 방향으로 등간격인 10개의 지점에서 제3 방향 크기를 측정한 값을 평균한 값일 수 있다.
일 실시예에서, 제2 영역(114b, 115b)의 Sn 함량은 제1 영역(114a, 115a)으로부터 사이드 마진부(114, 115)의 외측 방향으로 1μm 당 0.1 at% 미만 증가할 수 있다. 이에 따라, 크랙 발생 억제 효과를 보다 향상시킬 수 있다. 즉, 제2 영역(114b, 115b)은 위치별 Sn 함량이 거의 일정할 수 있으며, 제1 영역(114a, 115a)과 달리 실질적으로 Sn 함량의 농도 구배를 가지지 않을 수 있다.
일 실시예에서, 제2 영역(114b, 115b) 중 제1 영역(114a, 115a)과 접하는 영역의 Sn 함량과 상기 사이드 마진부(114, 115)의 외측에 접하는 영역의 Sn 함량 차이는 0.3at% 이하일 수 있다. 이에 따라, 크랙 발생 억제 효과를 보다 향상시킬 수 있다. 즉, 제2 영역(114b, 115b)은 위치별 Sn 함량이 거의 일정할 수 있으며, 제1 영역(114a, 115a)과 달리 실질적으로 Sn 함량의 농도 구배를 가지지 않을 수 있다.
일 실시예에서, 제1 영역(114a, 115a)의 결정립 평균 크기(da)는 상기 제2 영역(114b, 115b)의 결정립 평균 크기(db)보다 50nm 이상 클 수 있다. 이에 따라, 제2 영역(114b, 115b)은 보다 효과적으로 크랙 발생을 억제할 수 있으며, 제1 영역(114a, 115a)은 보다 효과적으로 크랙 전파를 억제할 수 있다. 사이드 마진부에 포함된 Sn은 결정립의 성장을 억제하는 역할을 할 수 있으며, 제1 영역(114a, 115a)의 결정립 평균 크기(da)와 제2 영역(114b, 115b)의 결정립 평균 크기(db)의 차이는 각 영역에 포함된 Sn 함량 차이에 따른 것일 수 있다.
제1 영역의 결정립 평균 크기(da) 및 제2 영역의 결정립 평균 크기(db)는 특별히 한정할 필요는 없다. 다만 바람직한 일 예로서, 제1 영역의 결정립 평균 크기(da)는 200nm 이상 400nm 이하이며, 상기 제2 영역의 결정립 평균 크기(db)는 150nm 이상 300nm 이하일 수 있으나, 이에 제한되는 것은 아니다.
한편, 상술한 제1 영역 및 제2 영역에 포함된 원소 함량 분석은 바디(110)의 제2 방향 중앙에서 절단한 제1 및 제3 방향 단면을 STEM(Scanning Transmission electron microscope, 주사 투과 전자 현미경)으로 스캔한 이미지에서 분석한 것일 수 있다. 구체적으로 도 6 및 도 7을 참조하면, 상기 이미지에서 제1 영역에 인접한 내부 전극에서부터 제2 영역의 일부까지 임의의 라인(L1)을 설정하고, 상기 L1을 따라 라인 프로파일(line profile)을 행하여 제1 영역 및 제2 영역에 포함된 원소 함량을 분석할 수 있다. 또한, 제1 방향으로 균등 간격을 가지는 5개의 라인을 설정한 후, 상기 5개의 라인에 대한 각각의 라인 프로파일에서 얻은 값들의 평균값을 구하여 더 일반화할 수 있다.
또한, 제1 영역 및 제2 영역에 포함된 결정립의 평균 크기(da, db)는 바디(110)의 제2 방향 중앙에서 절단한 제1 및 제3 방향 단면을 STEM(Scanning Transmission electron microscope, 주사 투과 전자 현미경)으로 5만 배율로 스캔한 이미지에서 측정한 것일 수 있다. 또한, 상기 이미지는 사이드 마진부의 제1 방향 중앙 영역을 스캔한 것일 수 있으며, 결정립의 크기란 결정립의 장경 및 단경의 평균값일 수 있고, 결정립의 평균 크기란 최소 100개 이상의 결정립의 크기를 평균한 값일 수 있다.
한편, 제1 영역(114a, 115a) 및 제2 영역(114b, 115b)의 Sn 함량을 조절하는 방법은 특별히 한정할 필요는 없다. 바람직한 일 예로서, Sn이 포함된 사이드 마진부용 시트를 바디의 제3 방향 양 단면(end surfaces)에 제3 방향으로 부착한 후, 소성 조건을 제어함에 따라 사이드 마진부용 시트에 포함된 Sn의 확산을 유도하여 제1 영역(114a, 115a) 및 제2 영역(114b, 115b)의 Sn 함량을 조절할 수 있다. 또한, 제1 영역(114a, 115a)을 구성할 사이드 마진부용 시트에 포함된 Sn 함량을 제2 영역(114b, 115b)을 구성할 사이드 마진부용 시트에 포함된 Sn 함량보다 작게하여 제1 영역 및 제2 영역의 Sn 함량을 조절할 수도 있다.
일 실시예에서, 제1 영역(114a, 115a) 및 제2 영역(114b, 115b)은 Si를 포함하며, 제1 영역(114a, 115a)의 Si 평균 함량은 상기 제2 영역의 Si 평균 함량보다 낮을 수 있다. 이에 따라, 사이드 마진부(114, 115)의 강도를 향상시킬 수 있으며, 크랙 발생 억제 효과 및 크랙 발생 전파 억제 효과를 보다 향상시킬 수 있다. 또한, 본 발명의 일 실시예에 따르면 사이드 마진부(114, 115)에 Sn과 Si가 동시에 포함되고, 융점이 낮아 확산이 용이한 Sn이 확산함에 따라 Si도 Sn과 함께 용이하게 확산이 가능하여 제1 영역(114a, 115a)의 Si 평균 함량이 제2 영역(114b, 115b)의 Si 평균 함량보다 낮도록 용이하게 제어할 수 있다. 또한, 제2 영역(114b, 115b) 중 제1 영역에 인접한 영역보다 제2 영역(114b, 115b) 중 사이드 마진부의 외표면에 인접한 영역에서의 Si 함량이 더 높을 수 있다.
이때, Si는 소성 후 Si 이차상 형태로 석출될 수 있으며, 이에 따라 제1 및 제2 영역은 Si 이차상을 포함하며, 상기 제1 영역에 배치된 Si 이차상의 면적 비율은 상기 제2 영역에 배치된 Si 이차상의 면적 비율보다 작을 수 있다.
일 실시예에서, 제1 내부 전극(121)은 바디(110)의 제3, 제5 및 제6 면과 연결되고, 제2 내부 전극(122)은 바디(110)의 제4, 제5 및 제6 면과 연결될 수 있다. 이때, 제1 내부 전극(121)의 제3 방향 양 끝단의 적어도 일부 및 제2 내부 전극(122)의 제3 방향 양 끝단의 적어도 일부에는 Si 이차상을 포함할 수 있다.
사이드 마진부를 별도로 부착하는 방식의 경우 제1 및 제2 내부 전극(121, 122)이 바디(110)의 제3 방향 양 단면으로 노출되기 때문에, 일반적으로 제1 내부 전극(121)의 제3 방향 양 끝단의 적어도 일부 및 제2 내부 전극(122)의 제3 방향 양 끝단의 적어도 일부에는 기공 등의 결함이 발생하기 용이하며 이에 따라 내습 신뢰성이 저하되거나 절연 저항이 저하될 우려가 있다. 반면 본 발명의 일 실시형태에 따르면, 제1 내부 전극(121)의 제3 방향 양 끝단의 적어도 일부 및 제2 내부 전극(122)의 제3 방향 양 끝단의 적어도 일부에는 Si 이차상을 포함시켜 내습 신뢰성 및 절연 저항을 향상시킬 수 있다. 또한, 본 발명의 일 실시예에 따르면 사이드 마진부(114, 115)에 Sn과 Si가 동시에 포함되고, 융점이 낮아 확산이 용이한 Sn이 확산함에 따라 Si도 Sn과 함께 용이하게 확산이 가능하여 제1 내부 전극(121)의 제3 방향 양 끝단의 적어도 일부 및 제2 내부 전극(122)의 제3 방향 양 끝단의 적어도 일부에 Si 이차상을 용이하게 형성할 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)에 포함된 Si 이차상의 평균 크기는 상기 제1 영역(114a, 115a) 및 제2 영역(114b, 115b)에 포함된 Si 이차상의 평균 크기보다 클 수 있다. 또한, 제1 영역(114a, 115a)에 포함된 Si 이차상의 평균 크기는 제2 영역(114b, 115b)에 포함된 Si 이차상의 평균 크기보다 클 수 있다.
일 실시예에서, 바디(110)는 유전체층(111)을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하는 용량 형성부(Ac)를 포함하며, 상기 용량 형성부(Ac)의 유전체층(111)은 Sn을 포함할 수 있다. 이때, 용량 형성부(Ac)의 유전체층(111)에 포함된 Sn은 유전체층을 형성할 세라믹 그린 시트에 첨가제로서 포함된 것이거나, 사이드 마진부에서 확산된 것일 수 있다.
또한, 용량 형성부(Ac)의 유전체층(111)에 포함된 Sn 평균 함량은 제1 영역(114a, 115a)에 포함된 Sn 평균 함량보다 낮을 수 있다. 이에 따라, 제1 영역(114a, 115a)의 Sn 함량이 내부 전극(121, 122)으로부터 제2 영역(114b, 115b)으로 갈수록 점차 증가하는 농도 구배를 가지는 구조를 용이하게 구현할 수 있다.
외부 전극(131, 132)은 바디(110)의 제3 면(3) 및 제4 면(4)에 배치될 수 있다.
외부 전극(131, 132)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
도 1을 참조하면, 외부 전극(131, 132)은 사이드 마진부(114, 115)의 제2 방향 양 단면을 덮도록 배치될 수 있다.
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
일 실시예에서, 외부 전극(131, 132)은 바디(110)의 제3 면에 배치되는 제1 외부 전극(131) 및 바디(110)의 제4 면에 배치되는 제2 외부 전극(131)을 포함하며, 내부 전극(121, 122)은 제1 외부 전극(131)과 접촉하는 제1 내부 전극(121) 및 제2 외부 전극(132)과 접촉하는 제2 내부 전극(122)을 포함하고, 제1 및 제2 내부 전극(121, 122)의 제3 방향 양 단부는 사이드 마진부(114, 115)와 접촉할 수 있다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층 및 상기 전극층 상에 형성된 도금층을 포함할 수 있다.
상기 전극층(131a, 132a)에 대한 보다 구체적인 예를 들면, 전극층은 도전성 금속 및 글라스를 포함한 소성(firing) 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 상기 전극층은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 상기 전극층은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
상기 전극층에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu) 및 그들의 합금 중 하나 이상일 수 있다.
상기 도금층은 실장 특성을 향상시키는 역할을 수행한다. 상기 도금층의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
상기 도금층에 대한 보다 구체적인 예를 들면, 상기 도금층은 Ni 도금층 또는 Sn 도금층일 수 있으며, 상기 전극층 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 상기 도금층은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 1005 (길이Х폭, 1.0mmХ0.5mm) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
따라서, 제조 오차, 외부 전극 크기 등을 고려하면 적층형 전자 부품(100)의 길이가 1.1mm 이하이고, 폭이 0.55mm 이하인 경우, 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다. 여기서, 적층형 전자 부품(100)의 길이는 적층형 전자 부품(100)의 제2 방향 최대 크기를 의미하며, 적층형 전자 부품(100)의 폭은 적층형 전자 부품(100)의 제3 방향 최대 크기를 의미할 수 있다.
이하, 실험 예를 통하여 본 발명을 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실험 예에 의해 한정되는 것은 아니다.
(실험 예)
세라믹 그린 시트 상에 내부 전극용 도전성 페이스트를 도포하고 제1 방향으로 적층 및 칩 단위체로 절단하여 바디를 마련한 후, 상기 바디의 제3 방향 양 단면에 사이드 마진부용 세라믹 그린 시트를 제3 방향으로 적층하고 소성한 후, 외부 전극을 형성하여 샘플 칩을 제작하였다.
비교예의 경우, 사이드 마진부용 세라믹 그린 시트에 Sn을 첨가하지 않았다. 발명예의 경우, 사이드 마진부용 세라믹 그린 시트에 Sn을 첨가하였으며 소성 과정에서 Sn 확산이 일어나도록 소성 조건을 제어하였다.
비교예 및 발명예의 내습 신뢰성, 크랙 발생 여부를 평가하여 하기 표 1에 기재하였다.
내습신뢰성 평가는 비교예 및 발명예 각각 20개의 샘플에 대하여 총 3단계의 조건을 연속적으로 적용하여 진행하였으며, 1단계는 온도 조건 40°C, 상대 습도 0%, 전압 조건 7.56V의 조건에서 1 시간동안 진행하였고, 2단계는 온도 조건 85°C, 상대 습도 0%, 전압 조건 7.56V의 조건에서 1 시간동안 진행하였으며, 3단계는 85°C, 상대 습도 60%, 전압 조건 4.41V의 조건에서 2시간동안 진행하였다. 3단계의 과정을 거친 후 IR Low가 발생한 샘플의 개수 및 IR FaiL이 발생한 샘플의 개수를 하기 표 1에 기재하였다. 3단계의 과정을 거친 후 측정한 절연 저항이 초기 절연 저항 대비 1/100 미만으로 떨어진 경우 IR Low가 발생한 것으로 판단하였고, 3단계의 과정을 거친 후 측정한 절연 저항이 106Ω 이하인 경우 IR FaiL이 발생한 것으로 판단하였다.
크랙 발생 여부는 20개의 샘플 칩을 제2 방향 중앙까지 폴리싱하여 제1 및 제3 방향 단면을 노출시킨 후, 광학 현미경을 이용하여 육안으로 사이드 마진부의 크랙 발생 유무를 관찰하여 크랙이 발생한 샘플의 개수를 기재하였다.
구분 IR Low IR Fail 크랙 발생 여부
비교예 4/20 2/20 5/20
발명예 0/20 0/20 0/20
상기 표 1을 참고하면, 비교예의 경우 5개의 샘플에서 크랙이 발생하였으며, 4개의 샘플에서 IR Low가 발생하고 이 중 2개의 샘플은 절연 저항이 106Ω 이하로 IR Fail이 발생하였다.
반면, 발명예의 경우 크랙이 발생한 샘플이 없었으며, IR Low 및 IR Fail이 발생한 샘플도 없어 신뢰성이 현저히 우수한 것을 확인할 수 있다.
도 6은 발명예의 사이드 마진부의 제1 및 제3 방향 단면을 STEM(Scanning Transmission electron microscope, 주사 투과 전자 현미경)으로 스캔한 이미지이다. 도 7은 도 6의 L1을 따라 라인 프로파일(line profile)한 결과이다.
도 6 및 도 7을 참조하면, 제1 영역의 Sn 함량은 제2 영역의 Sn 함량보다 낮고, 제1 영역의 Sn 함량은 내부 전극으로부터 제2 영역으로 갈수록 점차 증가하는 것을 확인할 수 있다. 반면에, 제2 영역에서는 Sn 함량이 거의 증가하지 않으며 실질적으로 일정한 함량을 나타내었다.
한편 도 7에서 제1 영역의 제3 방향 크기는 5.5μm이었으며, 제1 영역 중 바디와 접하는 영역의 Sn 함량과 제2 영역에 접하는 영역의 Sn 함량 차이는 6.0at%로, 제1 영역의 Sn 함량은 내부 전극으로부터 제2 영역 방향으로 1μm 당 0.1at% 이상 증가하는 것을 확인할 수 있다.
또한, 상기 도 6의 영역을 STEM-EDS로 Sn 원소를 맵핑(mapping)한 결과인 도 8을 참조하면, 제1 영역 및 제2 영역 전체에 걸쳐 Sn 함량이 상기 라인 프로파일 결과와 같이 변화한다는 것을 확인할 수 있다.
한편, 도 6 및 상기 도 6의 영역을 STEM-EDS로 Si 원소를 맵핑(mapping)한 결과인 도 9를 참조하면, 제2 영역에서 Si 함량이 높고 제1 영역에서 Si 함량이 낮은 것을 확인할 수 있다. 다만, Si의 경우 일부 영역에서 뭉쳐 있는 것으로 관찰되며 이는 소성 과정에서 Si가 석출되어 이차상을 형성한 것으로 볼 수 있다. 또한, 내부 전극의 단부에 크기가 큰 Si 이차상이 석출되어 있는 것을 확인할 수 있다.
Sn 함량에 따른 결정립의 크기 차이를 확인하기 위하여, 제1 영역 및 제2 영역을 보다 확대하여 관찰하였다. 도 10은 제1 영역을 5만 배율의 주사 투과 전자 현미경(STEM)으로 스캔한 이미지이며, 도 11은 제2 영역을 5만 배율의 주사 투과 전자 현미경(STEM)으로 스캔한 이미지이다.
도 10 및 도 11을 참조하면, 제1 영역의 결정립 크기가 제2 영역의 결정립 크기보다 큰 것을 확인할 수 있으며, 특히 바디에 인접한 제1 영역에 크기가 큰 결정립이 배치되는 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 커버부
114, 115: 사이드 마진부
114a, 115a: 제1 영역
114b, 115b: 제2 영역
121, 122: 내부 전극
131, 132: 외부 전극

Claims (16)

  1. 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디;
    상기 제5 및 제6 면에 배치되는 사이드 마진부; 및
    상기 제3 및 제4 면에 배치되는 외부 전극; 을 포함하고,
    상기 사이드 마진부는 상기 내부 전극에 인접한 제1 영역 및 상기 사이드 마진부의 외측에 인접한 제2 영역을 포함하며,
    상기 제1 영역의 Sn 평균 함량은 상기 제2 영역의 Sn 평균 함량보다 낮고,
    상기 제1 영역의 Sn 함량은 상기 내부 전극으로부터 상기 제2 영역으로 갈수록 점차 증가하는
    적층형 전자 부품.
  2. 제1 항에 있어서,
    상기 제1 영역의 평균 Sn 함량을 Cs1, 상기 제2 영역의 평균 Sn 함량을 Cs2라 할 때,
    3≤Cs2/Cs1≤5을 만족하는
    적층형 전자 부품.
  3. 제1항에 있어서,
    상기 제1 영역의 평균 Sn 함량을 Cs1, 상기 제2 영역의 평균 Sn 함량을 Cs2라 할 때, 상기 Cs1은 0.25 at% 이상 0.7 at% 이하이며, 상기 Cs2는 0.75at% 이상 4.0 at% 이하인
    적층형 전자 부품.
  4. 제1항에 있어서,
    상기 제1 영역의 제3 방향 크기는 4μm 이상인 10μm 이하인
    적층형 전자 부품.
  5. 제1항에 있어서,
    상기 제1 영역의 Sn 함량은 상기 내부 전극으로부터 상기 제2 영역 방향으로 1μm 당 0.1at% 이상 증가하는
    적층형 전자 부품.
  6. 제1항에 있어서,
    상기 제1 영역 중 바디와 접하는 영역의 Sn 함량과 상기 제2 영역에 접하는 영역의 Sn 함량 차이는 0.5at% 이상인
    적층형 전자 부품.
  7. 제1항에 있어서,
    상기 제2 영역의 제3 방향 평균 크기는 6μm 이상 15μm 이하인
    적층형 전자 부품.
  8. 제1항에 있어서,
    상기 제2 영역의 Sn 함량은 상기 제1 영역으로부터 상기 사이드 마진부의 외측 방향으로 1μm 당 0.1 at% 미만 증가하는
    적층형 전자 부품.
  9. 제1항에 있어서,
    상기 제2 영역 중 제1 영역과 접하는 영역의 Sn 함량과 상기 사이드 마진부의 외측에 접하는 영역의 Sn 함량 차이는 0.3at% 이하인
    적층형 전자 부품.
  10. 제1항에 있어서,
    상기 제1 영역의 결정립 평균 크기는 상기 제2 영역의 결정립 평균 크기보다 50nm 이상 큰
    적층형 전자 부품.
  11. 제1항에 있어서,
    상기 제1 영역의 결정립 평균 크기는 200nm 이상 400nm 이하이며,
    상기 제2 영역의 결정립 평균 크기는 150nm 이상 300nm 이하인
    적층형 전자 부품.
  12. 제1항에 있어서,
    상기 제1 및 제2 영역은 Si를 포함하며,
    상기 제1 영역의 Si 평균 함량은 상기 제2 영역의 Si 평균 함량보다 낮은
    적층형 전자 부품.
  13. 제1항에 있어서,
    상기 제1 내부 전극은 상기 제3, 제5 및 제6 면과 연결되고,
    상기 제2 내부 전극은 상기 제4, 제5 및 제6 면과 연결되는
    적층형 전자 부품.
  14. 제13항에 있어서,
    상기 제1 내부 전극의 제3 방향 양 끝단의 적어도 일부 및 상기 제2 내부 전극의 제3 방향 양 끝단의 적어도 일부에는 Si 이차상을 포함하는
    적층형 전자 부품.
  15. 제1항에 있어서,
    상기 제1 및 제2 영역은 Si 이차상을 포함하며,
    상기 제1 영역에 배치된 Si 이차상의 면적 비율은 상기 제2 영역에 배치된 Si 이차상의 면적 비율보다 작은
    적층형 전자 부품.
  16. 제1항에 있어서,
    상기 바디는 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 용량 형성부를 포함하며,
    상기 용량 형성부의 유전체층은 Sn을 포함하는
    적층형 전자 부품.
KR1020220188725A 2022-12-29 2022-12-29 적층형 전자 부품 KR20240106097A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020220188725A KR20240106097A (ko) 2022-12-29 2022-12-29 적층형 전자 부품
US18/213,002 US20240222010A1 (en) 2022-12-29 2023-06-22 Multilayer electronic component
JP2023103676A JP2024095936A (ja) 2022-12-29 2023-06-23 積層型電子部品
CN202311112817.3A CN118280719A (zh) 2022-12-29 2023-08-30 多层电子组件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220188725A KR20240106097A (ko) 2022-12-29 2022-12-29 적층형 전자 부품

Publications (1)

Publication Number Publication Date
KR20240106097A true KR20240106097A (ko) 2024-07-08

Family

ID=91632777

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220188725A KR20240106097A (ko) 2022-12-29 2022-12-29 적층형 전자 부품

Country Status (4)

Country Link
US (1) US20240222010A1 (ko)
JP (1) JP2024095936A (ko)
KR (1) KR20240106097A (ko)
CN (1) CN118280719A (ko)

Also Published As

Publication number Publication date
US20240222010A1 (en) 2024-07-04
JP2024095936A (ja) 2024-07-11
CN118280719A (zh) 2024-07-02

Similar Documents

Publication Publication Date Title
KR102724891B1 (ko) 적층형 전자 부품
KR102437803B1 (ko) 적층 세라믹 전자부품
KR20220101911A (ko) 적층형 전자 부품
KR102115955B1 (ko) 적층 세라믹 전자부품
JP2022111041A (ja) 積層型電子部品
KR102694713B1 (ko) 적층형 전자 부품
KR20240122212A (ko) 적층형 전자 부품
KR20240106097A (ko) 적층형 전자 부품
KR20220096546A (ko) 적층형 전자 부품
KR102762875B1 (ko) 적층형 전자 부품
KR102473419B1 (ko) 적층 세라믹 전자부품
KR20240106266A (ko) 적층형 전자 부품
KR20240091624A (ko) 적층형 전자 부품
KR20240127042A (ko) 적층형 전자 부품
KR20240093098A (ko) 적층형 전자 부품
KR20230094716A (ko) 적층형 전자 부품
KR20240106267A (ko) 적층형 전자 부품
KR20240092272A (ko) 적층형 전자 부품
JP2023099470A (ja) 積層型電子部品
KR20240098437A (ko) 적층형 전자 부품
KR20240094478A (ko) 적층형 전자 부품
JP2024085395A (ja) 積層型電子部品
KR20240100621A (ko) 적층형 전자 부품
KR20240080833A (ko) 적층형 전자 부품
KR20230078084A (ko) 적층 세라믹 캐패시터

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20221229

PG1501 Laying open of application