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KR102724891B1 - 적층형 전자 부품 - Google Patents

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KR102724891B1
KR102724891B1 KR1020200136191A KR20200136191A KR102724891B1 KR 102724891 B1 KR102724891 B1 KR 102724891B1 KR 1020200136191 A KR1020200136191 A KR 1020200136191A KR 20200136191 A KR20200136191 A KR 20200136191A KR 102724891 B1 KR102724891 B1 KR 102724891B1
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Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은, Ni 및 Sn을 포함하는 내부 전극, 및 유전체층이 번갈아 배치된 바디; 및 상기 바디 표면에 배치되어 상기 내부 전극과 연결되며 Cu 및 Sn을 포함하는 외부 전극; 을 포함하고, 상기 내부 전극은 상기 외부 전극과 접하는 영역에 Ni, Cu 및 Sn을 포함하는 합금을 포함하며, 상기 바디의 중앙부에서 상기 내부 전극의 Sn 함량을 C1, 상기 내부 전극과 외부 전극이 접하는 지점으로부터 상기 바디의 내부 방향으로 2μm 지점에서 상기 내부 전극의 Sn 함량을 C2로 정의할 때, C2/C1은 1 초과 13.5 미만이다.

Description

적층형 전자 부품{MUTILAYERED ELECTRONIC COMPONENT}
적층형 전자 부품{MUTILAYERED ELECTRONIC COMPONENT}
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
또한, 최근 자동차용 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.
적층 세라믹 커패시터의 내부 전극 재료로는 주로 Ni이 이용되고 있다. 그러나, 내부 전극 재료로 Ni만을 이용할 경우, 도금 공정시 외부 전극에서 유입된 도금액에 의해 내부 전극과 외부 전극이 접하는 영역에서 부식이 일어나 칩 열화가 발생할 수 있다.
본 발명의 여러 목적 중 하나는 내습 신뢰성이 우수한 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 크랙 발생이 억제된 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 용량이 향상된 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, Ni 및 Sn을 포함하는 내부 전극, 및 유전체층이 번갈아 배치된 바디; 및 상기 바디 표면에 배치되어 상기 내부 전극과 연결되며 Cu 및 Sn을 포함하는 외부 전극; 을 포함하고, 상기 내부 전극은 상기 외부 전극과 접하는 영역에 Ni, Cu 및 Sn을 포함하는 합금을 포함하며, 상기 바디의 중앙부에서 상기 내부 전극의 Sn 함량을 C1, 상기 내부 전극과 외부 전극이 접하는 지점으로부터 상기 바디의 내부 방향으로 2μm 지점에서 상기 내부 전극의 Sn 함량을 C2로 정의할 때, C2/C1은 1 초과 13.5 미만이다.
본 발명의 다른 일 실시형태에 따른 적층형 전자 부품은, Ni 및 Sn을 포함하는 내부 전극, 및 유전체층이 번갈아 배치된 바디; 및 상기 바디 표면에 배치되어 상기 내부 전극과 연결되며 Cu 및 Sn을 포함하는 외부 전극; 을 포함하고, 상기 내부 전극은 상기 외부 전극과 접하는 영역에 Ni, Cu 및 Sn을 포함하는 합금을 포함하며, 상기 내부 전극은 Sn이 5at% 이상인 영역의 길이가 상기 내부 전극과 외부 전극이 접하는 지점으로부터 상기 바디의 내부 방향으로 5μm 이상 10μm 이하이다.
본 발명의 여러 효과 중 하나는 내부 전극이 외부 전극과 접하는 영역에 배치된 Ni, Cu 및 Sn을 포함하는 합금을 포함함으로써 내습 신뢰성을 향상시킨 것이다.
또한, 본 발명의 여러 효과 중 하나는 크랙 발생을 억제시킨 것이다.
또한, 본 발명의 여러 효과 중 하나는 정전 용량을 향상시킨 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2a는 도 1의 I-I`에 따른 단면도이다.
도 2b는 도 2a의 바디에서 내부 전극의 원소 함량을 측정하는 위치를 설명하기 위한 도면이다.
도 3은 도 1의 II-II`에 따른 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 Sn을 첨가하지 않은 외부 전극 도전성 페이스트를 이용하여 외부 전극을 형성한 경우, 내부 전극이 외부 전극과 접하는 영역을 SEM-EDX를 이용하여 (a)Cu 원소 및 (b)Ni 원소를 관찰한 사진이다.
도 6은 Sn을 5 wt% 첨가한 외부 전극 도전성 페이스트를 이용하여 외부 전극을 형성한 경우, 내부 전극이 외부 전극과 접하는 영역을 SEM-EDX를 이용하여 (a)Cu 원소, (b)Ni 원소 및 (c)Sn 원소를 관찰한 사진이다.
도 7은 Sn을 10 wt% 첨가한 외부 전극 도전성 페이스트를 이용하여 외부 전극을 형성한 경우, 내부 전극이 외부 전극과 접하는 영역을 SEM-EDX를 이용하여 (a)Cu 원소, (b)Ni 원소 및 (c)Sn 원소를 관찰한 사진이다.
도 8은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 내부 전극에 대하여, 내부 전극과 외부 전극이 접하는 지점에서 바디의 내부 방향으로의 거리에 따른 Cu, Ni 및 Sn 원소의 원자량을 도시한 그래프이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2a는 도 1의 I-I`에 따른 단면도이다.
도 2b는 도 2a의 바디에서 내부 전극의 원소 함량을 측정하는 위치를 설명하기 위한 도면이다.
도 3은 도 1의 II-II`에 따른 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은, Ni 및 Sn을 포함하는 내부 전극(121, 122), 및 유전체층(111)이 번갈아 배치된 바디(110); 및 상기 바디 표면에 배치되어 상기 내부 전극과 연결되며 Cu 및 Sn을 포함하는 외부 전극(131, 132); 을 포함하고, 상기 내부 전극(121, 122)은 상기 외부 전극(131, 132)과 접하는 영역에 Ni, Cu 및 Sn을 포함하는 합금을 포함하며, 상기 바디의 중앙부에서 상기 내부 전극(121, 122)의 Sn 함량을 C1, 상기 내부 전극과 외부 전극이 접하는 지점으로부터 상기 바디의 내부 방향으로 2μm 지점에서 상기 내부 전극(121, 122)의 Sn 함량을 C2로 정의할 때, C2/C1은 1 초과 13.5 미만이다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
한편, 유전체층(111)의 두께(td)는 특별히 한정할 필요는 없다.
다만, 일반적으로 유전체층을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 유전체층의 두께가 0.41μm 이하인 경우에는 내습 신뢰성이 저하될 우려가 있다.
하술하는 바와 같이 본 발명의 일 실시형태에 따라 내부 전극의 위치별 Sn 함량을 제어하면 유전체층 및 내부 전극이 매우 얇은 경우에도 효과적으로 내습 신뢰성을 향상시킬 수 있기 때문에, 유전체층의 두께가 0.41μm 이하인 경우에도 충분한 내습 신뢰성을 확보할 수 있다.
따라서, 유전체층(111)의 두께가 0.41μm 이하인 경우에 본 발명에 따른 내습 신뢰성 향상 효과가 보다 현저해질 수 있다.
상기 유전체층(111)의 두께(td)는 상기 제1 및 제2 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.
상기 유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점에서 측정한 두께는 용량 형성부(A)에서 측정될 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(A)와 상기 용량 형성부(A)의 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 용량 형성부(A)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 두께는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112, 113)의 두께(tp)는 20μm 이하일 수 있다.
또한, 상기 용량 형성부(A)의 측면에는 마진부(114, 115)가 배치될 수 있다.
마진부(114, 115)는 바디(110)의 제6 면(6)에 배치된 마진부(114)와 제5 면(5)에 배치된 마진부(115)를 포함한다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 폭 방향 양 측면에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 양측면에 폭 방향으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
내부 전극(121, 122)은 유전체층(111)과 번갈아 배치된다.
내부 전극(121, 122)은 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2a를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
내부 전극(121, 122)은 고용량 적층형 전자 부품 구현을 위해 400층 이상 적층될 수 있으나 반드시 이에 제한되는 것은 아니다.
본 발명의 내부 전극(121, 122)은 Ni 및 Sn을 포함한다. 또한, 본 발명의 내부 전극(121, 122)은 외부 전극(131, 132)과 접하는 영역에 Ni-Cu-Sn 합금을 포함한다.
적층 세라믹 커패시터의 내부 전극 재료로는 주로 Ni이 이용되고 있다. 그러나, 내부 전극 재료로 Ni만을 이용할 경우, 도금 공정시 외부 전극에서 유입된 도금액에 의해 내부 전극과 외부 전극이 접하는 영역에서 부식이 일어나 칩 열화가 발생할 수 있다.
본 발명의 일 실시형태에 따르면, 내부 전극(121, 122)은 외부 전극(131, 132)과 접하는 영역에 Ni-Cu-Sn 합금을 포함하기 때문에, 도금 공정시 발생하는 도금액 침투로 인한 내부 전극 끝단부의 Ni 부식 현상을 방지할 수 있다. 이에 따라, 내습 신뢰성을 향상시킬 수 있다.
또한, 내부 전극(121, 122)에 포함된 Sn은 내부 전극의 뭉침 및 끊김을 억제하여 적층형 전자 부품의 정전 용량을 향상시키는 역할을 수행할 수 있다.
이때, 내부 전극(121, 122)에 포함된 Ni-Cu-Sn 합금의 Cu는 외부 전극용 도전성 페이스트에 포함된 Cu가 소성 과정에서 내부 전극(121, 122)으로 확산된 것일 수 있다.
Cu의 확산 계수가 660~730℃에서 Ni에 비해 약 100배 가까이 크며, 확산 계수의 차이에 따라 Cu에서 Ni쪽으로 확산이 주가 된다. 따라서, 소성 과정 중에 외부 전극(131, 132)의 Cu가 내부 전극(121, 122)과 접하는 영역을 통해 내부 전극 쪽으로 이동하게 된다.
또한, 본 발명의 내부 전극(121, 122)은 Sn을 포함하고, 외부 전극용 도전성 페이스트에 포함된 Sn도 소성 과정 중에 내부 전극과 접하는 영역을 통해 내부 전극 쪽으로 이동하게 된다. 이에 따라, 내부 전극 끝단부에 Ni-Cu-Sn 합금이 배치될 수 있다.
예를 들어, 본 발명의 외부 전극(131, 132)은 Cu 및 Sn을 포함하는 외부 전극용 도전성 페이스트에 의해 형성된 것일 수 있으며, 내부 전극(121, 122)은 Ni 및 Sn을 포함하는 내부 전극용 도전성 페이스트에 의해 형성된 것일 수 있다.
본 발명의 내부 전극(121, 122)은 바디(110)의 중앙부에서 내부 전극(121, 122)의 Sn 함량을 C1, 상기 내부 전극과 외부 전극이 접하는 지점으로부터 상기 바디의 내부 방향으로 2μm 지점에서 내부 전극(121, 122)의 Sn 함량을 C2로 정의할 때, 1 < C2/C1 < 13.5를 만족한다. 이에 따라, 크랙 발생을 억제할 수 있으며 용량 및 내습 신뢰성을 향상시킬 수 있다.
C2/C1이 1 이하인 경우에는 외부 전극에 포함된 Sn 및 Cu가 내부 전극으로 충분히 확산되지 못하여 내부 전극 끝단부에 Ni, Cu, 및 Sn을 포함하는 합금이 충분히 형성되기 어려울 수 있기 때문에 내습 신뢰성 향상 효과가 불충분할 수 있다. 따라서, C2/C1은 1 초과인 것이 바람직하며, 보다 바람직하게는 1.1 이상일 수 있고, 보다 더 바람직하게는 1.4 이상일 수 있다. 다만, 내습 신뢰성을 보다 향상시키기 위해서 C2/C1을 3.7 이상으로 제어할 수 있으며, 3.7 ≤ C2/C1 < 13.5를 만족할 수 있다. 나아가, 내습 신뢰성을 보다 더 향상시키고 정전 용량을 보다 향상시키기 위하여 C2/C1을 7.0 이상으로 제어할 수 있으며, 7.0 ≤ C2/C1 < 13.5를 만족할 수 있다.
C2/C1이 13.5 이상인 경우에는 외부 전극에 포함된 Sn 및 Cu가 내부 전극으로 과도하게 확산되어 내부 전극이 팽창될 수 있으며, 이에 따라 방사 크랙이 발생할 우려가 있다. 따라서, C2/C1은 13.5 미만인 것이 바람직하며, 보다 바람직하게는 12 이하일 수 있으며, 보다 더 바람직하게는 8.9 이하일 수 있다.
C1 및 C2의 각 함량은 특별히 한정할 필요는 없다. 구체적인 예를 들면, C1은 0.1~1.0 at%일 수 있으며, C2는 1.0~20 at%일 수 있다.
C1이 1.0at% 초과인 경우에는 Sn에 의한 내부전극 뭉침으로 연결성 저하 및 유전체 방향으로 Sn이 확산되어 유전체 결정립(Grain)의 입성장을 방해하는 문제점이 발생할 우려가 있다.
C2가 1.0at% 미만인 경우에는 Ni, Cu 및 Sn을 포함하는 합금에 의한 내습 신뢰성 향상 효과가 불충분할 수 있으며, 20.0at% 초과인 경우에는 방사 크랙이 발생할 우려가 있다.
C1, C2 및 이들의 비를 제어하는 방법은 특별히 한정하지 않는다. 예를 들어, 외부 전극용 도전성 페이스트 및 내부 전극용 도전성 페이스트에 포함된 Sn 함량, 소성 온도, 소성 시간 등을 조절하여 C1, C2 및 이들의 비를 제어할 수 있다. 보다 구체적인 예를 들면, 외부 전극용 도전성 페이스트에 포함된 Sn 함량을 3wt% 이상 15wt% 이하의 범위로 조절하여 본 발명의 C2/C1 수치범위를 만족하는 적층형 전자 부품을 제조 가능하다.
도 2a의 바디에서 내부 전극의 원소 함량을 측정하는 위치를 설명하기 위한 도면인 도 2b를 참조하면, 내부 전극(121, 122)과 외부 전극(131, 132)이 접하는 지점에서 바디(110)의 내부 방향으로 2μm 지점은, 제1 내부 전극의 경우 제3 면으로부터 2μm 이격된 지점일 수 있으며, 제2 내부 전극의 경우 제4 면으로부터 2μm 이격된 지점일 수 있다. 또한, 바디(110)의 중앙부는 바디의 길이 방향(X 방향) 중앙 2μm 영역을 의미할 수 있다.
C1 및 C2는 용량 형성부(A)를 Z 방향으로 4 등분하여 4개의 영역(A1, A2, A3, A4)으로 나눈 뒤, 각 영역당 4개의 내부 전극에서 측정한 값의 평균값을 구한 후, 각 영역의 평균값을 평균한 값일 수 있다.
이때, 각 내부 전극에서 C1, C2를 측정할 시, C1은 내부 전극의 두께 방향 중앙의 한 지점에서 측정한 값일 수 있으며, C2는 상기 중앙 2μm 영역에 해당하는 내부 전극 면적 전체에서 측정한 평균 값일 수 있다.
내부 전극(121, 122)에 포함된 Ni, Cu 및 Sn을 포함하는 합금의 Cu는 외부 전극용 도전성 페이스트에 포함된 Cu가 소성 과정에서 내부 전극(121, 122)으로 확산된 것이며, Ni-Cu-Sn 합금의 Sn 일부도 전극용 도전성 페이스트에 포함된 Sn이 소성 과정에서 내부 전극(121, 122)으로 확산된 것일 수 있다.
이에 따라, 내부 전극(121, 122)에 포함된 Ni, Cu 및 Sn을 포함하는 합금은 Sn 및 Cu의 at. %가 상기 내부 전극과 외부 전극이 접하는 지점에서 상기 바디의 내부 방향으로 점차 줄어드는 형태일 수 있다. 반대로, Ni는 상기 내부 전극과 외부 전극이 접하는 지점에서 상기 바디의 내부 방향으로 점차 증가하는 형태일 수 있다.
즉, 내부 전극과 외부 전극이 접하는 지점에서 바디의 내부 방향으로 Cu 및 Sn은 점차 농도가 줄어드는 농도 구배를 가질 수 있으며, Ni는 점차 농도가 증가하는 농도 구배를 가질 수 있다.
내부 전극에 포함된 Sn의 경우, 내부 전극과 외부 전극이 접하는 지점에서 상기 바디의 내부 방향으로 갈수록 점차 줄어들다가 일정 함량을 유지하는 형태로 배치될 수 있다. 내부 전극에 포함된 Sn은 외부 전극용 도전성 페이스트에 포함된 Sn이 확산된 것뿐만 아니라, 내부 전극용 도전성 페이스트에 존재하던 Sn도 포함될 수 있기 때문이다.
구체적인 예를 들면, 내부 전극(121, 122)의 Sn 함량은 상기 내부 전극과 외부 전극이 접하는 지점에서 상기 바디의 내부 방향으로 5~15μm 지점까지 점차 줄어들다가 일정 함량을 유지할 수 있다.
이때, 내부 전극(121, 122)은 Sn 함량이 5at% 이상인 영역의 길이가 상기 내부 전극과 외부 전극이 접하는 지점에서 상기 바디의 내부 방향으로 5μm 이상 10μm 이하일 수 있다.
Sn 함량이 5at% 이상인 영역의 길이가 상기 내부 전극과 외부 전극이 접하는 지점에서 상기 바디의 내부 방향으로 5μm 미만인 경우에는 내습 신뢰성 향상 효과가 불충분할 수 있으며, 10μm 초과인 경우에는 방사 크랙이 발생할 우려가 있다.
내부 전극(121, 122)에 포함된 Cu의 경우, 내부 전극(121, 122)과 외부 전극(131, 132)이 접하는 지점에서 상기 바디의 내부 방향으로 갈수록 점차 줄어들어 0에 수렴하는 형태로 배치될 수 있다. 내부 전극(121, 122)에 포함된 Cu는 외부 전극용 도전성 페이스트에 포함된 Cu가 확산된 것이며, 내부 전극용 도전성 페이스트에는 Cu가 포함되지 않을 수 있기 때문이다.
구체적인 예를 들면, 내부 전극(121, 122)의 Cu 함량은 상기 내부 전극과 외부 전극이 접하는 지점에서 상기 바디의 내부 방향으로 5~15μm 지점까지 점차 줄어들다가 0에 수렴할 수 있다.
이때, 내부 전극(121, 122)은 Cu 함량이 10at% 이상인 영역의 길이가 상기 내부 전극과 외부 전극이 접하는 지점에서 상기 바디의 내부 방향으로 5μm 이상 10μm 이하일 수 있다.
Cu 함량이 10at% 이상인 영역의 길이가 상기 내부 전극과 외부 전극이 접하는 지점에서 상기 바디의 내부 방향으로 5μm 미만인 경우에는 내습 신뢰성 향상 효과가 불충분할 수 있으며, 10μm 초과인 경우에는 방사 크랙이 발생할 우려가 있다.
내부 전극(121, 122)은 Ni 및 Sn을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다.
또한, 상기 내부 전극용 도전성 페이스트는 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 추가로 포함할 수 있으며, 이에 따라 내부 전극은 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 추가로 포함할 수 있다.
상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 내부 전극(121, 122)의 두께(te)는 특별히 한정할 필요는 없다.
다만, 일반적으로 내부 전극(121, 122)을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 내부 전극(121, 122)의 두께가 0.41μm 이하인 경우에는 내습 신뢰성이 저하될 우려가 있다.
상술한 바와 같이 본 발명의 일 실시형태에 따라 내부 전극의 위치별 Sn 함량을 제어하면 내부 전극(121, 122)이 외부 전극(131, 132)과 접하는 영역에 Ni, Cu 및 Sn을 포함하는 합금을 포함함으로써 내습 신뢰성을 향상시킬 수 있기 때문에, 내부 전극(121, 122)의 두께가 0.41μm 이하인 경우에도 충분한 내습 신뢰성을 확보할 수 있다.
따라서, 내부 전극(121, 122)의 두께가 0.41μm 이하인 경우에 본 발명에 따른 내습 신뢰성 향상 효과가 보다 현저해질 수 있으며, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성할 수 있다.
상기 내부 전극(121, 122)의 두께(te)는 내부 전극(121, 122)의 평균 두께를 의미할 수 있다.
상기 내부 전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부 전극(121, 122)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
외부 전극(131, 132)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다.
도 2a에 도시된 형태와 같이, 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
외부 전극(131, 132)은 Cu 및 Sn을 포함한다.
Cu는 기본적으로 내부 전극과 전기적 연결성을 확보하는 역할을 수행하며, Sn은 소성 온도를 낮추어 Cu의 확산을 제어하는 역할을 수행할 수 있다.
한편, 외부 전극(131, 132)은 상기 내부 전극과 접하는 영역에 Ni, Cu 및 Sn을 포함하는 합금을 포함할 수 있다.
상술한 바와 같이, Cu의 확산 계수가 660~730℃에서 Ni에 비해 약 100배 가까이 크며, 확산 계수의 차이에 따라 Cu에서 Ni쪽으로 확산이 주가 된다. 다만, 내부 전극(121, 122)의 Ni도 일부 외부 전극으로 확산될 수 있기 때문에 외부 전극(131, 132)도 내부 전극(121, 122)과 접하는 영역에 Ni, Cu 및 Sn을 포함하는 합금을 포함할 수 있다.
외부 전극(131, 132)은 Cu 및 Sn를 포함하는 외부 전극용 도전성 페이스트를 이용하여 형성할 수 있다. 또한, 상기 외부 전극용 도전성 페이스트는 글라스를 포함할 수 있으며, 외부 전극(131, 132)은 소성형 전극일 수 있다. 즉, 상기 외부 전극용 도전성 페이스트를 바디(110)에 도포하여 소성함으로써 외부 전극(131, 132)을 형성할 수 있다.
또한, 상기 외부 전극용 도전성 페이스트는 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 추가로 포함할 수 있으며, 이에 따라 외부 전극(131, 132)은 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 추가로 포함할 수 있다.
나아가, 외부 전극(131, 132)은 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a) 및 전극층(131a, 132a) 상에 형성된 도금층(131b, 132b)을 포함할 수 있다. 여기서 전극층(131a, 132a)은 상술한 외부 전극을 의미할 수 있다.
또한, 전극층(131a, 132a)과 도금층(131b, 132b) 사이에 도전성 금속 및 수지를 포함한 도전성 수지층이 추가로 배치될 수 있다.
도금층(131b, 132b)은 실장 특성을 향상시키는 역할을 수행한다. 도금층(131b, 132b)의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
도금층(131b, 132b)에 대한 보다 구체적인 예를 들면, 도금층(131b, 132b)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층(131b, 132b)은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402 (길이×폭, 0.4mm×0.2mm) 이하의 사이즈를 가지는 적층형 전자 부품에서 본 발명에 따른 신뢰성 및 절연 저항 향상 효과가 보다 현저해질 수 있다.
따라서, 바디의 제3 및 제4 면 간의 거리를 L, 상기 제5 및 제6 면 간의 거리를 W라고 정의할 때, 상기 L은 0.4mm 이하이고, 상기 W는 0.2mm 이하일 수 있다. 즉, 0402 (길이×폭, 0.4mm×0.2mm) 사이즈 이하의 적층형 전자 부품일 수 있다.
이하, 본 발명의 다른 일 실시형태에 따른 적층형 전자 부품에 대하여 상세히 설명한다. 다만, 본 발명의 일 실시형태와 동일한 도면이 적용될 수 있으며, 부호도 동일하게 적용될 수 있으므로 도 1 내지 도 6을 참조하여 설명한다. 또한, 중복되는 설명을 피하기 위하여 상기 본 발명의 일 실시형태에 따른 적층형 전자 부품과 중복되는 내용은 생략한다.
본 발명의 다른 일 실시형태에 따른 적층형 전자 부품(100)은, Ni 및 Sn을 포함하는 내부 전극, 및 유전체층이 번갈아 배치된 바디; 및 상기 바디 표면에 배치되어 상기 내부 전극과 연결되며 Cu 및 Sn을 포함하는 외부 전극; 을 포함하고, 상기 내부 전극은 상기 외부 전극과 접하는 영역에 Ni, Cu 및 Sn을 포함하는 합금을 포함하며, 상기 내부 전극은 Sn 함량이 5at% 이상인 영역의 길이가 상기 내부 전극과 외부 전극이 접하는 지점에서 상기 바디의 내부 방향으로 5μm 이상 10μm 이하이다.
Sn 함량이 5at% 이상인 영역의 길이가 상기 내부 전극과 외부 전극이 접하는 지점에서 상기 바디의 내부 방향으로 5μm 미만인 경우에는 내부 전극의 일 단부에 합금이 불충분하게 형성되어 내습 신뢰성 향상 효과가 불충분할 수 있으며, 10μm 초과인 경우에는 내부 전극의 일 단부에 합금이 과다하게 형성되어 두께가 두꺼워짐에 따라 방사 크랙이 발생할 우려가 있다.
이때, 내부 전극(121, 122)은 상기 외부 전극(131, 132)과 접하는 지점에서 Sn 함량이 5at%인 지점까지 Sn 함량이 점차 줄어드는 형태일 수 있다. 외부 전극(131, 132)으로부터 확산된 Sn을 포함할 수 있기 때문이다.
또한, 내부 전극(121, 122)은 Cu 함량이 10at% 이상인 영역의 길이가 상기 내부 전극과 외부 전극이 접하는 지점에서 상기 바디의 내부 방향으로 5μm 이상 10μm 이하일 수 있다.
Cu 함량이 10at% 이상인 영역의 길이가 상기 내부 전극과 외부 전극이 접하는 지점에서 상기 바디의 내부 방향으로 5μm 미만인 경우에는 내습 신뢰성 향상 효과가 불충분할 수 있으며, 10μm 초과인 경우에는 방사 크랙이 발생할 우려가 있다.
이때, 내부 전극(121, 122)은 상기 외부 전극(131, 132)과 접하는 지점에서 Cu 함량이 10at%인 지점까지 Cu 함량이 점차 줄어드는 형태일 수 있다. 외부 전극(131, 132)으로부터 확산된 Cu를 포함할 수 있기 때문이다.
(실시예 1)
도 5는 Sn을 첨가하지 않은 외부 전극 도전성 페이스트를 이용하여 외부 전극을 형성한 경우, 내부 전극이 외부 전극과 접하는 영역을 SEM-EDX를 이용하여 (a)Cu 원소 및 (b)Ni 원소를 관찰한 사진이다.
도 6은 Sn을 5 wt% 첨가한 외부 전극 도전성 페이스트를 이용하여 외부 전극을 형성한 경우, 내부 전극이 외부 전극과 접하는 영역을 SEM-EDX를 이용하여 (a)Cu 원소, (b)Ni 원소 및 (c)Sn 원소를 관찰한 사진이다.
도 7은 Sn을 10 wt% 첨가한 외부 전극 도전성 페이스트를 이용하여 외부 전극을 형성한 경우, 내부 전극이 외부 전극과 접하는 영역을 SEM-EDX를 이용하여 (a)Cu 원소, (b)Ni 원소 및 (c)Sn 원소를 관찰한 사진이다.
측정 장비는 ZEIZZ 사의 Q-SEM 및 OXFORD사의 EDX를 이용하였으며, 샘플 칩의 폭 방향 중앙에서 길이 및 두께 방향으로 자른 단면(L-T 단면)의 내부 전극 끝단을 ESD mapping mode로 관찰하였다.
도 5 및 도 6을 비교하면, Sn을 첨가한 경우가 Cu 확산이 더 잘 일어나는 것을 확인할 수 있다. 다만, Cu 확산 차이가 크지는 않은 것을 확인할 수 있다.
반면에, 도 7에서는 외부 전극의 Sn이 내부 전극 쪽으로 많이 확산되었으며, 도 5 및 도 6에 비하여 Cu의 확산 길이도 길어진 것을 확인할 수 있다.
따라서, 외부 전극용 도전성 페이스트에 포함된 Sn 함량을 제어하여 내부 전극 끝단에 배치된 Ni, Cu 및 Sn을 포함하는 합금의 길이를 제어할 수 있음을 확인할 수 있다.
(실시예 2)
외부 전극용 도전성 페이스트에 포함된 Sn 함량 및 소성 조건 등을 제어하여 하기 표 1의 Sn 함량비를 만족하는 샘플 칩을 준비하였다. 시험번호 1 내지 5의 경우 Sn을 5 wt% 첨가한 외부 전극 도전성 페이스트를 이용하였고, 시험번호 6 내지 10의 경우 Sn을 10 wt% 첨가한 외부 전극 도전성 페이스트를 이용하였다.
표 1의 Sn 함량비는 내부 전극(121, 122)은 바디(110)의 중앙부에서 Sn 함량을 C1, 상기 내부 전극과 외부 전극이 접하는 지점에서 상기 바디의 내부 방향으로 2μm 지점의 상기 Sn 함량을 C2로 정의할 때, C2/C1을 의미한다.
또한, 도 2b를 참조하면, 내부 전극(121, 122)과 외부 전극(131, 132)이 접하는 지점에서 바디(110)의 내부 방향으로 2μm 지점은, 제1 내부 전극의 경우 제3 면으로부터 2μm 이격된 지점이며, 제2 내부 전극의 경우 제4 면으로부터 2μm 이격된 지점이다. 또한, 바디(110)의 중앙부는 바디의 길이 방향(X 방향) 중앙 10μm 영역 내의 임의의 지점이다.
C1 및 C2는 용량 형성부(A)를 Z 방향으로 4 등분하여 4개의 영역(A1, A2, A3, A4)으로 나눈 뒤, 각 영역당 4개의 내부 전극에서 측정한 값의 평균값을 구하여 하기 표 1에 기재하였으며, 4개 영역의 값을 평균하여 하기 표 1에 기재하였다.
각 시험번호의 샘플 칩에 대하여 용량, 방사크랙 발생 유무 및 내습 신뢰성을 평가하여 하기 표 1에 기재하였다.
방사크랙은 바디의 폭 방향 중앙부에서 절단한 길이 및 두께 방향 단면에서 크랙 발생 여부를 광학현미경(Olympus BX53M x100)으로 관찰하였다.
내습 신뢰성은 각 샘플 칩에 온도 85℃ 상대 습도 85%에서, 4V의 전압을 인가하여 절연 저항치가 초기 수치 대비하며 1/10 이하로 낮아질 때까지의 시간을 측정하여 하기 표 1에 기재하였다.
시험
번호		 Sn 함량비(C2/C1) 용량
(nF)		 방사크랙
유무		 내습신뢰성
(시간)
A1 A2 A3 A4 평균
1 1.4 1.7 1.6 1.1 1.5 443.2 x 68
2 1.2 1.8 1.3 1.4 1.4 441.5 x 76
3 3.7 4.2 2.8 4.1 3.7 439.8 x 94
4 3.3 3.9 3.4 3.3 3.5 457.6 x 98
5 4.8 5.7 6.3 6.4 5.8 452.4 x 97
6 7.4 5.9 6.8 7.7 7.0 491.5 x 123
7 9.7 9.1 8.4 8.4 8.9 485.4 x 125
8* 12.6 13.8 12.7 14.8 13.5 485.3 O 48
9* 13.7 16.4 17.1 14.7 15.5 501.1 O 43
10* 18.4 18.3 16.3 19.4 18.1 497.4 O 37
본 발명에서 제시한 1 < C2/C1 < 13.5를 만족하는 시험번호 1 내지 7의 경우, 방사크랙이 발생하지 않았으며, 내습 신뢰성도 우수한 것을 확인할 수 있다.
반면에, C2/C1이 13.5 이상인 시험번호 8 내지 10의 경우, 방사 크랙이 관찰되었으며, 내습 신뢰성도 50 시간 이하로 측정되어 열위한 것을 확인할 수 있다.
한편, 시험번호 1 내지 7 중에서도 C2/C1가 3.7 이상인 시험번호 3 내지 7이 내습 신뢰성이 보다 우수한 것을 확인할 수 있다.
또한, 시험번호 1 내지 7 중에서도 C2/C1가 7.0 이상인 시험번호 6 및 7이 내습 신뢰성이 보다 더 우수하며, 정전 용량도 보다 높은 것을 확인할 수 있다.
도 8은 시험 번호 7에 대하여, 내부 전극과 외부 전극이 접하는 지점에서 바디의 내부 방향으로의 거리에 따른 내부 전극의 Ni, Cu 및 Sn의 원자비를 측정한 것이다.
내부 전극과 외부 전극이 접하는 지점에서 바디의 내부 방향으로의 거리가 증가함에 따라 내부 전극의 Cu 및 Sn의 원자비는 줄어들며, Ni의 원자비는 증가하는 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
A: 용량 형성부
112, 113: 커버부
114, 115: 마진부
121, 122: 내부 전극
131, 132: 외부 전극

Claims (22)

  1. Ni 및 Sn을 포함하는 내부 전극, 및 유전체층이 번갈아 배치된 바디; 및
    상기 바디 표면에 배치되어 상기 내부 전극과 연결되며 Cu 및 Sn을 포함하는 외부 전극; 을 포함하고,
    상기 내부 전극은 상기 외부 전극과 접하는 영역에 Ni, Cu 및 Sn을 포함하는 합금을 포함하며,
    상기 바디의 중앙부에서 상기 내부 전극의 Sn 함량을 C1, 상기 내부 전극과 외부 전극이 접하는 지점으로부터 상기 바디의 내부 방향으로 2μm 지점에서 상기 내부 전극의 Sn 함량을 C2로 정의할 때,
    C2/C1은 1 초과 13.5 미만인
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 C2/C1은 3.7 이상 13.5 미만인
    적층형 전자 부품.
  3. 제2항에 있어서,
    상기 C2/C1은 7.0 이상 13.5 미만인
    적층형 전자 부품.
  4. 제1항에 있어서,
    상기 C2/C1은 1 초과 8.9 이하인
    적층형 전자 부품.
  5. 제4항에 있어서,
    상기 C2/C1은 1.4 이상 8.9 이하인
    적층형 전자 부품.
  6. 제5항에 있어서,
    상기 C2/C1은 3.7 이상 8.9 이하인
    적층형 전자 부품.
  7. 제6항에 있어서,
    상기 C2/C1은 7.0 이상 8.9 이하인
    적층형 전자 부품.
  8. 제1항에 있어서,
    상기 C1은 0.1~1.0 at%이며, 상기 C2는 1.0~20.0 at%인
    적층형 전자 부품.
  9. 제1항에 있어서,
    상기 Ni, Cu 및 Sn을 포함하는 합금은 Sn 및 Cu의 at%가 상기 내부 전극과 외부 전극이 접하는 지점에서 상기 바디의 내부 방향으로 점차 줄어드는
    적층형 전자 부품.
  10. 제1항에 있어서,
    상기 내부 전극은 Sn 함량이 5at% 이상인 영역의 길이가 상기 내부 전극과 외부 전극이 접하는 지점으로부터 상기 바디의 내부 방향으로 5μm 이상 10μm 이하인
    적층형 전자 부품.
  11. 제1항에 있어서,
    상기 내부 전극은 Cu 함량이 10at% 이상인 영역의 길이가 상기 내부 전극과 외부 전극이 접하는 지점으로부터 상기 바디의 내부 방향으로 5μm 이상 10μm 이하인
    적층형 전자 부품.
  12. 제1항에 있어서,
    상기 내부 전극은 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 추가로 포함하는
    적층형 전자 부품.
  13. 제1항에 있어서,
    상기 외부 전극은 상기 내부 전극과 접하는 영역에 Ni, Cu 및 Sn을 포함하는 합금을 포함하는
    적층형 전자 부품.
  14. 제1항에 있어서,
    상기 외부 전극은 글라스를 더 포함하는
    적층형 전자 부품.
  15. 제1항에 있어서,
    상기 외부 전극은 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 추가로 포함하는
    적층형 전자 부품.
  16. 제1항에 있어서,
    상기 내부 전극의 평균 두께는 0.41μm 이하인
    적층형 전자 부품.
  17. 제1항에 있어서,
    상기 유전체층의 평균 두께는 0.41μm 이하인
    적층형 전자 부품.
  18. Ni 및 Sn을 포함하는 내부 전극, 및 유전체층이 번갈아 배치된 바디; 및
    상기 바디 표면에 배치되어 상기 내부 전극과 연결되며 Cu 및 Sn을 포함하는 외부 전극; 을 포함하고,
    상기 내부 전극은 상기 외부 전극과 접하는 영역에 Ni, Cu 및 Sn을 포함하는 합금을 포함하며,
    상기 내부 전극은 Sn 함량이 5at% 이상인 영역의 길이가 상기 내부 전극과 외부 전극이 접하는 지점으로부터 상기 바디의 내부 방향으로 5μm 이상 10μm 이하인
    적층형 전자 부품.
  19. 제18항에 있어서,
    상기 내부 전극은 상기 외부 전극과 접하는 지점으로부터 Sn 함량이 5at%인 지점까지 Sn 함량이 점차 줄어드는
    적층형 전자 부품.
  20. 제18항에 있어서,
    상기 내부 전극은 Cu 함량이 10at% 이상인 영역의 길이가 상기 내부 전극과 외부 전극이 접하는 지점으로부터 상기 바디의 내부 방향으로 5μm 이상 10μm 이하인
    적층형 전자 부품.
  21. 제18항에 있어서,
    상기 내부 전극은 상기 외부 전극과 접하는 지점으로부터 Cu 함량이 10at%인 지점까지 Cu 함량이 점차 줄어드는
    적층형 전자 부품.
  22. 제18항에 있어서,
    상기 외부 전극은 상기 내부 전극과 접하는 영역에 Ni, Cu 및 Sn을 포함하는 합금을 포함하는
    적층형 전자 부품.
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