KR20240127042A - 적층형 전자 부품 - Google Patents
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Abstract
본 발명에서는 제1 내부 전극이 제3 면과 인접한 영역 및 제2 내부 전극이 제4 면과 인접한 영역에서 꺾임부가 형성되어도 적층형 전자 부품의 내습 신뢰성이 저하되지 않도록 꺾임부의 각도를 제어하고자 한다.
Description
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품 중 하나인 적층 세라믹 커패시터(MLCC: Multilayer Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
전자제품의 소형화, 슬림화, 다기능화에 따라 칩 부품도 소형화가 요구되고 있으며, 전자부품의 실장도 고 집적화되고 있다. 이러한 경향에 부응하여 실장되는 전자부품 사이의 공간이 최소화되고 있다.
또한, 전장부품에 대한 업계 관심이 높아지면서 세라믹 케태시터 또한 자동차 혹은 인포테인먼트 시스템에 사용되기 위한 고용량, 고신뢰성, 고강도 특성이 요구되고 있다. 특히, 자동차의 ADAS기술이 고도화됨에 따라, 고용량, 고신뢰성 전장MLCC에 대한 수요가 늘고 있어, 이에 대한 새로운 기술개발이 필요하다.
적층 세라믹 커패시터와 같은 적층형 전자 부품의 정전 용량을 향상시키기 위한 하나의 방법으로 내부 전극과 유전체층의 적층도를 향상시키는 시도가 있었다. 이 경우, 내부 전극이 서로 다른 극성을 갖는 외부 전극에 연결되기 위해서 적층형 전자 부품의 바디에는 내부 전극의 적층도가 상이한 마진부가 형성되게 되며, 적층, 압착 절단 등의 공정을 거치며 마진부에 포함되는 내부 전극에 꺾임부가 형성될 수 있다. 이러한 내부 전극의 꺾임부는 끝단에 외부 전극이 형성되는 부분이므로 외부 수분 침투에 취약할 수 있다. 따라서, 내부 전극에 꺾임부가 형성됨에 따라 적층형 전자 부품의 내습 신뢰성이 취약해지는 문제점을 해결할 필요가 있다.
본 발명의 여러 목적 중 하나는 내부 전극에 꺾임부가 형성됨에 따라 적층형 전자 부품의 내습 신뢰성이 취약해지는 문제점을 해결하기 위함이다.
본 발명의 여러 목적 중 하나는 용량 형성부와 마진부의 내부 전극 적층도 차이로 내부 전극 및 유전체층의 접착력이 저하됨에 따라 딜라미네이션이 발생하는 문제점을 완화하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 마주보는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 마주보는 제3 및 제4 면, 및 제1 내지 제4 면과 연결되며 제3 방향으로 마주보는 제5 및 제6 면을 포함하는 바디; 상기 제3 면 상에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제4 면 상에 배치되어 상기 제2 내부 전극과 연결되는 제2 외부 전극; 을 포함하며, 상기 제1 내부 전극은 상기 제3 면과 연결되고 상기 제4 면과 이격되어 배치되며, 상기 제2 내부 전극은 상기 제4 면과 연결되고 상기 제3 면과 이격되어 배치되며, 상기 제1 내부 전극은 상기 제3 면과 인접한 영역에서 꺾인 제1 꺾임부를 포함하고, 상기 제2 내부 전극은 상기 제4 면과 인접한 영역에서 꺾인 제2 꺾임부를 포함하며, 상기 제2 방향과 평행하고 상기 제1 또는 제2 내부 전극과 접하는 직선을 L1, 상기 제1 내부 전극이 상기 제3 면과 접하는 지점과 상기 제1 꺾임부를 연결한 직선 또는 상기 제2 내부 전극이 상기 제4 면과 접하는 지점과 상기 제2 꺾임부를 연결한 직선을 L2라 하고, 상기 L1 과 L2가 이루는 예각을 T, 상기 T의 평균 값을 라고 할 때, tan()는 0.1 이상 0.5 이하를 만족한다.
본 발명의 여러 효과 중 하나는 내부 전극 꺾임부의 각도를 조절하여 적층형 전자 부품의 내습 신뢰성을 향상시키는 것이다.
본 발명의 여러 효과 중 하나는 내부 전극 꺾임부의 각도를 조절하여 적층형 전자 부품에 딜라미네이션이 발생하는 현상을 완화하는 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I` 단면도이다.
도 3은 도 1의 II-II` 단면도이다.
도 4는 본 발명의 일 실시예에 따른 바디를 분해하여 나타낸 분해사시도이다.
도 5는 도 2의 A 영역을 확대하여 모식화한 모식도이다.
도 6는 일 실시예에 대응하는 도 1의 I-I` 단면도이다.
도 7은 도 6의 A` 영역을 확대하여 모식화한 모식도이다.
도 8은 일 실시예에 따른 L1 직선을 결정하는 방법을 나타내는 모식도이다.
도 2는 도 1의 I-I` 단면도이다.
도 3은 도 1의 II-II` 단면도이다.
도 4는 본 발명의 일 실시예에 따른 바디를 분해하여 나타낸 분해사시도이다.
도 5는 도 2의 A 영역을 확대하여 모식화한 모식도이다.
도 6는 일 실시예에 대응하는 도 1의 I-I` 단면도이다.
도 7은 도 6의 A` 영역을 확대하여 모식화한 모식도이다.
도 8은 일 실시예에 따른 L1 직선을 결정하는 방법을 나타내는 모식도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 유전체층을 사이에 두고 제1 및 제2 내부 전극이 번갈아 배치되는 방향 또는 두께(T) 방향, 상기 제1 방향과 수직한 방향인 제2 방향 및 제3 방향 중, 상기 제2 방향은 길이(L) 방향, 상기 제3 방향은 폭(W) 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I` 단면도이다.
도 3은 도 1의 II-II` 단면도이다.
도 4는 본 발명의 일 실시예에 따른 바디를 분해하여 나타낸 분해사시도이다.
도 5는 도 2의 A 영역을 확대하여 모식화한 모식도이다.
도 8은 일 실시예에 따른 L1 직선을 결정하는 방법을 나타내는 모식도이다.
이하에서는 도 1 내지 도 5, 도 8을 참조하여 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은 유전체층(111) 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하며, 상기 제1 방향으로 마주보는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되며 제2 방향으로 마주보는 제3 및 제4 면(3, 4), 및 제1 내지 제4 면과 연결되며 제3 방향으로 마주보는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 제3 면 상에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극(131); 및 상기 제4 면 상에 배치되어 상기 제2 내부 전극과 연결되는 제2 외부 전극(132); 을 포함하며, 상기 제1 내부 전극은 상기 제3 면과 연결되고 상기 제4 면과 이격되어 배치되며, 상기 제2 내부 전극은 상기 제4 면과 연결되고 상기 제3 면과 이격되어 배치되며, 상기 제1 내부 전극은 상기 제3 면과 인접한 영역에서 꺾인 제1 꺾임부(B1)를 포함하고, 상기 제2 내부 전극은 상기 제4 면과 인접한 영역에서 꺾인 제2 꺾임부(B2)를 포함하며, 상기 제2 방향과 평행하고 상기 제1 또는 제2 내부 전극과 접하는 직선을 L1, 상기 제1 내부 전극이 상기 제3 면과 접하는 지점(P1)과 상기 제1 꺾임부를 연결한 직선 또는 상기 제2 내부 전극이 상기 제4 면과 접하는 지점(P2)과 상기 제2 꺾임부를 연결한 직선을 L2라 하고, 상기 L1 과 L2가 이루는 예각을 T, 상기 T의 평균 값을 라고 할 때, tan()는 0.1 이상 0.5 이하를 만족한다.
바디(110)는 유전체층(111) 및 유전체층(111)과 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함한다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 마주보는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 마주보는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 마주보는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3 (0<x<1), Ba(Ti1-yCay)O3 (0<y<1), (Ba1-xCax)(Ti1-yZry)O3 (0<x<1, 0<y<1)또는 Ba(Ti1-yZry)O3 (0<y<1) 등을 들 수 있다.
또한, 상기 유전체층(111)을 형성하는 원료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)는 바디(110)의 내부에 배치되며 제1 및 제2 내부 전극(121, 122)이 제1 방향으로 겹치는 영역인 용량 형성부(Ac)를 포함할 수 있다.
용량 형성부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
일 실시예에서, 상기 용량 형성부(Ac)의 제1 방향 일면에는 상부 커버부(112)가 배치될 수 있고, 상기 용량 형성부(Ac)의 제1 방향 타면에는 하부 커버부(113)를 포함할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
커버부(112, 113)의 두께는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 고용량화를 위해 커버부(112, 113)의 평균 두께는 70㎛ 이상 180㎛ 이하인 것이 바람직하다. 여기서, 커버부(112, 113)의 평균 두께는 제1 커버부(112) 및 제2 커버부(113) 각각의 평균 두께를 의미할 수 있다.
커버부(112, 113)의 평균 두께는 제1 방향 크기를 의미할 수 있으며, 용량 형성부(Ac)의 상부 또는 하부에서 등간격의 5개 지점에서 측정한 커버부(112, 113)의 제1 방향 크기를 평균한 값일 수 있다.
일 실시예에서, 상기 용량 형성부(Ac)의 제3 방향 일면 및 타면에는 제2 마진부(M2)가 배치될 수 있다.
도 3을 참조하면, 제2 마진부(M2)는 상기 바디(110)의 제 3방향(폭 방향) 마주보는 면에 배치될 수 있다.
제2 마진부(M2)는 도 3에 도시된 바와 같이, 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 제 3방향 영역을 의미할 수 있다.
제2 마진부(M2)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
제2 마진부(M2)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 양측면에 제3 방향(폭 방향)으로 적층하여 제2 마진부(M2)를 형성할 수도 있다.
한편, 제2 마진부(M2)의 평균 폭은 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 고용량화를 위해 제2 마진부(M2)의 평균 폭은 70㎛ 이상 170㎛ 이하인 것이 바람직하다.
제2 마진부(M2)의 평균 폭은 제2 마진부(M2)의 제3 방향 평균 크기를 의미할 수 있으며, 용량 형성부(Ac)의 측면에서 등간격의 5개 지점에서 측정한 제2 마진부(M2)의 제3 방향 크기를 평균한 값일 수 있다.
내부 전극(121, 122)은 유전체층(111)과 제1 방향으로 번갈아 배치된다.
내부 전극(121, 122)은 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)에 각각 연결될 수 있다. 구체적으로, 제1 내부 전극(121)의 일단은 제3 면에 연결되며, 제2 내부 전극(122)의 일단은 제4 면에 연결될 수 있다. 즉, 일 실시예에서 내부 전극(121, 122)은 제3 면(3) 또는 제4 면(4)과 접할 수 있다.
도 2에 도시된 바와 같이, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.
즉, 제1 내부 전극(121)은 제2 외부 전극(132)과는 연결되지 않고 제1 외부 전극(131)과 연결되며, 제2 내부 전극(122)은 제1 외부 전극(131)과는 연결되지 않고 제2 외부 전극(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성될 수 있다. 이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
이때, 바디(110)에서, 제1 내부 전극(121)의 제2 방향 끝단으로부터 제4 면(4) 사이, 제2 내부 전극(122)의 제2 방향 끝단으로부터 제3 면(3) 사이를 제1 마진부(M1)라 할 수 있다.
도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
또한, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다. 상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
외부 전극(131, 132)는 바디(110)의 제3 면 또는 제4 면에 배치될 수 있다. 구체적으로, 제1 외부 전극(131)은 제3 면(3) 상에 배치되어 제1 내부 전극(121)과 연결되고, 제2 외부 전극(132)은 제4 면(4) 상에 배치되어 제2 내부 전극(122)과 연결된다.
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층 및 전극층 상에 형성된 도금층을 포함할 수 있다.
전극층에 대한 보다 구체적인 예를 들면, 전극층은 도전성 금속 및 글라스를 포함한 소성 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 전극층은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 전극층은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
전극층에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu) 및 그들의 합금 중 하나 이상일 수 있다.
도금층은 실장 특성을 향상시키는 역할을 수행한다. 도금층의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
도금층에 대한 보다 구체적인 예를 들면, 도금층은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
도 2를 참조하면, 제1 내부 전극(121)은 제3 면(3)과 인접한 영역에서 꺾인 제1 꺾임부(B1)를 포함하고, 제2 내부 전극(2)은 제4 면(4)과 인접한 영역에서 꺾인 제2 꺾임부(B2)를 포함한다.
적층형 전자 부품의 정전 용량을 향상시키기 위한 하나의 방법으로 내부 전극과 유전체층의 적층도를 향상시키는 시도가 있었다. 이 경우, 내부 전극이 서로 다른 극성을 갖는 외부 전극에 연결되기 위해서 적층형 전자 부품의 바디에는 내부 전극의 적층도가 상이한 마진부가 형성되게 되며, 적층, 압착 절단 등의 공정을 거치며 마진부에 포함되는 내부 전극에 꺾임부가 형성될 수 있다. 이러한 내부 전극의 꺾임부는 끝단에 외부 전극이 형성되는 부분이므로 외부 수분 침투에 취약할 수 있다. 따라서, 내부 전극에 꺾임부가 형성됨에 따라 적층형 전자 부품의 내습 신뢰성이 취약해질 수 있다.
이에, 본 발명에서는 제1 내부 전극이 제3 면(3)과 인접한 영역 및 제2 내부 전극이 제4 면(4)과 인접한 영역에서 꺾임부가 형성되어도 적층형 전자 부품(100)의 내습 신뢰성이 저하되지 않도록 꺾임부의 각도를 제어하고자 한다.
도 5는 도 2의 A 영역을 확대하여 모식화한 모식도이며, 도 8은 일 실시예에 따른 L1 직선을 결정하는 방법을 나타내는 모식도이다.
도 5에서는 제2 내부 전극(122)이 제4 면(4)과 인접한 영역에서 제2 꺾임부(B2)를 포함하는 것으로만 표현되어 있으나, 이하의 설명은 제1 내부 전극(121)이 제3 면(3)과 인접한 영역에서 제1 꺾임부(B1)를 포함하는 영역에서도 마찬가지로 이해될 수 있다.
도 5를 참조하면, 제2 방향과 평행하고 제2 내부 전극(121, 122)과 접하는 직선을 L1, 제2 내부 전극(122)이 제4 면(4)과 접하는 지점(P2)과 제2 꺾임부(B2)를 연결한 직선을 L2로 정의할 수 있다.
보다 구체적으로, 상기 L1은 도 8과 같이 용량 형성부(Ac)에서 제1 또는 제2 내부 전극(121, 122)을 제2 방향으로 n등분한 제1 방향 직선(D1, D2, D3… Dn)과 제2 방향으로 평행한 직선이 제1 또는 제2 내부 전극(121, 122)과 동시에 만나는 지점(G1, G2, G3… Gn)이 0.8*n개 이상이도록 제2 방향으로 평행한 직선을 조정하여 설정될 수 있다. 또한, L2는 제2 꺾임부(B2)의 제1 방향 최고점과 제2 내부 전극(122)이 제4 면(4)과 접하는 지점중 제1 방향 최고점을 연결한 직선일 수 있다.
본 발명의 일 실시형태에서는 L1과 L2가 이루는 예각을 T라고 하고, 상기 T의 평균 값을 라고 할 때, tan()는 0.1 이상 0.5 이하를 만족한다. 이에 따라 적층형 전자 부품(100)의 내습 신뢰성을 향상시킬 수 있다. tan()가 0.1 미만인 경우 외부 수분침투의 경로를 충분히 차단하지 못하여 적층형 전자 부품의 내습 신뢰성을 향상시키는 효과가 다소 부족할 수 있다. tan()가 0.5를 초과하는 경우, 꺾임부(B1, B2)의 꺾임이 과도하여 바디(110)를 형성하는 절단과정에서 절단면을 따라 딜라미네이션이 발생할 수 있으며, 용량 형성부(Ac)와 제1 마진부(M1)의 단차가 과도하게 증가하여 제1 마진부(M1)에 포함되는 내부 전극(121, 122) 및 유전체층(111) 사이에 딜라미네이션이 발생할 수 있다. 이러한 딜라미네이션은 적층형 전자 부품(100)의 내습 신뢰성을 저하시킬 수 있다. 따라서, 본 발명의 일 실시형태에서는 꺾임부(B1, B2)의 각도를 적절하게 조절하여 외부 수분의 침투 경로를 충분히 차단하면서도, 절단 또는 단차에 의한 딜라미네이션의 발생을 억제하여 적층형 전자 부품(100)의 내습 신뢰성을 향상시킬 수 있다.
상기 T의 평균 값을 을 측정하는 방법은 특별히 제한되지 않는다. 예를 들어, 값은 적층형 전자 부품(100)의 제3 방향 중심부까지 연마하여 제1 및 제2 방향 단면을 노출 및 연마한 후, 제1 및 제2 내부 전극(121, 122) 중 제1 방향 최상단에 위치한 내부 전극과 최하단에 위치한 내부 전극 사이를 제1 방향으로 5등분한 뒤, 1/5 지점과 4/5 지점 사이에 위치한 임의의 5개 이상의 제2 내부 전극(121)의 제2 꺾임부(B2)에서 주사전자현미경(SEM, Scanning Electron Microscope)으로 측정한 T 값의 산술평균 값일 수 있다. 이러한 값의 측정은 제1 내부 전극(121)의 제1 꺾임부(B1)에 대하여 동일한 방법으로 측정하고 평균 값을 취함으로써 더욱 일반화할 수 있다.
상기 값을 조절하는 방법은 특별히 제한되지 않는다. 적층형 전자 부품(100)의 바디(110)를 제조하는 적층 및 압착 과정에서, 압력, 시간, 적층도, 바인더의 조성, 온도 등을 조절하는 방법이 사용될 수 있다.
제1 및 제2 꺾임부(B1, B2)가 꺾이는 방향은 특별히 제한되지 않는다. 일 예시로 제1 및 제2 꺾임부(B1, B2)는 제1 방향으로의 적층, 절단 및 압착 공정을 거치며 제1 방향으로 꺾일 수 있다,
일 실시예에서, 제1 및 제2 내부 전극(121, 122)의 적층도는 800층 이상일 수 있다. 적층형 전자 부품의 정전 용량을 확보하기 위한 하나의 수단으로, 제1 및 제2 내부 전극(121, 122)의 적층도를 항상시키는 방법이 있다. 그러나 적층도가 높아짐에 따라 용량 형성부(Ac)와 제1 마진부(M1)에 포함되는 내부 전극의 개수 차이로 인한 단차가 더욱 심화될 수 있다. 그러나 본 발명의 일 실시형태에서는 tan()가 0.1 이상 0.5 이하를 만족하도록 조절하기 때문에, 내부 전극의 적층도가 800층 이상인 것과 같이 용량 형성부(AC)와 제1 마진부(M1)의 단차가 심화되는 경우에도, 적층형 전자 부품(100)의 내습 신뢰성을 향상시킬 수 있다. 즉, 일 실시예에 따라 제1 및 제2 내부 전극(121, 122)의 적층도가 800층 이상인 경우 본 발명에 따른 내습 신뢰성 향상효과는 더욱 현저해질 수 있다.
도 6은 일 실시예에 대응하는 도 1의 I-I` 단면도이며, 도 7은 도 6의 A` 영역을 확대하여 모식화한 모식도이다.
도 6 및 조 7을 참조하면, 제1 꺾임부(B1)는 제2 내부 전극(122)의 제2 방향 끝단과 제3 면(3) 사이에 2 이상 배치되고, 제2 꺾임부(B2)는 제1 내부 전극(121)의 제2 방향 끝단과 제4 면(4) 사이에 2 이상 배치될 수 있다. 이에 따라, 내부 전극의 제2 방향 끝단과 제3 면 또는 제4 면 사이의 영역에서 유전체층(111)과 제1 및 제2 내부 전극(121, 122)의 접착력을 향상시킬 수 있으므로, 적층형 전자 부품(100)의 내습 신뢰성을 더욱 향상시킬 수 있다.
한편, 꺾임부(B1, B2)가 2 이상 형성되는 경우, 꺾임부 중에서 제3 면(3) 또는 제4 면(4)에 가장 인접한 꺾임부의 각도가 내습 신뢰성에 가장 많은 영향을 줄 수 있다. 이에 따라 제3 면(3) 또는 제4 면(4)에 가장 인접한 꺾임부의 각도를 조절하는 것이 적층형 전자 부품(100)의 내습 신뢰성 향상에 효과적일 수 있다.
일 실시예에서는, 제1 및 제2 꺾임부(B1, B2)가 2 이상 형성되는 경우, L2를 보다 구체적으로 정의했다. 도 7을 참조하면, L2는 제2 내부 전극(122)이 제4 면(4)과 접하는 지점(P2)과 2 이상의 제2 꺾임부(B2) 중 제4 면(4)에 가장 인접한 제2 꺾임부를 연결한 직선일 수 있다. 이를 2 이상의 제1 꺾임부(B1)에도 마찬가지로 적용하면, L2는 제1 내부 전극(121)이 제3 면(3)과 접하는 지점(P1)과 2 이상의 제1 꺾임부(B1) 중 제3 면(3)에 가장 인접한 제1 꺾임부를 연결한 직선 또는 제2 내부 전극(122)이 제4 면(4)과 접하는 지점(P2)과 2 이상의 제2 꺾임부(B2) 중 제4 면(4)에 가장 인접한 제2 꺾임부를 연결한 직선일 수 있다.
일 실시예에서, 제1 꺾임부(B1)는 제2 내부 전극(122)의 제2 방향 끝단과 제3 면(3) 사이에 2 이상 배치되고, 제2 꺾임부(B2)는 제1 내부 전극(121)의 제2 방향 끝단과 제4 면(4) 사이에 2 이상 배치되는 경우, 제2 내부 전극이 제4 면(4)과 접하는 지점(P2)은 제2 방향과 평행하고 제2 내부 전극(121, 122)과 접하는 직선인 L1과 이격되어 배치될 수 있다. 이러한 구조는 제1 내부 전극(121)과 제3 면(3) 사이에도 적용 가능하다. 즉, 제1 내부 전극(121)이 제3 면(3)과 접하는 지점은 상기 L1과 이격되어 배치될 수 있다. 한편, 일 실시예에서, 상기 2 이상의 제1 및 제2 꺾임부(B1, B2)는 상기 L1을 기준으로 제2 방향의 일 측에 배치될 수 있다.
이때, L2는 제4 면(4)에 가장 인접한 제2 꺾임부(B2)의 제1 방향 최저점과 제2 내부 전극(122)이 제4 면(4)과 접하는 지점 중 제1 방향 최저점을 연결한 직선일 수 있다.
한편, 본 발명의 도 2, 5, 6, 7에서는 특정한 제1 및 제2 방향 단면에서 제1 및 제2 꺾임부(B1, B2)가 제1 방향으로 꺾인 것을 표현하고 있으나 이는 어느 하나의 단면에서만 꺾임부(B1, B2)가 형성됨을 의미하는 것은 아니다. 즉, 제1 및 제2 꺾임부(B1, B2)는 제3 방향으로 연장되어 배치될 수 있으며, 보다 바람직하게는 유전체층(111)과 내부 전극(121, 122)의 접촉 면적을 향상시키기 위해 제2 꺾임부(B1, B2)는 제3 방향으로 연속적으로 연장되어 배치될 수 있다.
제1 및 제2 내부 전극(121, 122)의 평균 두께 및 유전체층(111)의 평균 두께는 다양하게 다양한 값을 가질 수 있다. 구체적으로, IT용 적층형 전자 부품의 경우 제1 및 제2 내부 전극(121, 122)의 평균 두께 및 유전체층(111)의 평균 두께는 각각 0.35㎛ 이하일 수 있으며, 고전압 전장용 적층형 전자 부품의 경우 IT용 적층형 전자 부품 보다 제1 및 제2 내부 전극(121, 122)의 평균 두께 및 유전체층(111)의 평균 두께가 큰 값을 가질 수 있다.
일반적으로, 고전압 전장용 적층형 전자 부품은 고전압 환경 하에서 절연파괴전압의 저하에 따른 신뢰성 저하가 주요한 이슈이다. 일 실시예에서는, 제1 및 제2 내부 전극(121, 122)의 평균 두께를 te, 유전체층(111)의 평균 두께를 td라 했을 때, td > 2 × te를 만족하도록 함으로써 내부 전극(121, 122) 간 거리인 유전체층(111)의 두께(td)를 증가시켜 절연파괴전압 특성을 향상시킬 수 있다.
한편, 제1 및 제2 내부 전극(121, 122)의 평균 두께를 및 유전체층(111)의 평균 두께의 절대적인 값은 특별히 제한되지 않는다. 일 실시예에서, 제1 및 제2 내부 전극(121, 122)의 평균 두께를 te, 유전체층(111)의 평균 두께를 td라 했을 때, te는 1㎛ 미만이고, td는 2.8㎛ 일 수 있다.
상기 유전체층(111)의 평균 두께(td)는 상기 제1 및 제2 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 제1 방향 평균 크기를 의미할 수 있다. 한편, 바디(110)가 복수의 유전체층(111)을 포함하는 경우, 유전체층(111)의 평균 두께(td)는 복수의 유전체층(111) 중 적어도 하나의 평균 두께를 의미할 수 있다.
유전체층(111)의 평균 두께(td)는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 유전체층을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
상기 내부 전극(121, 122) 평균 두께(te)는 내부 전극(121, 122)의 제1 방향 평균 크기를 의미할 수 있다. 한편, 바디(110)가 복수의 내부 전극(121, 122)을 포함하는 경우, 내부 전극(121, 122)의 평균 두께(td)는 복수의 내부 전극(121, 122) 중 적어도 하나의 평균 두께를 의미할 수 있다.
내부 전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 내부 전극을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 내부 전극으로 확장하여 평균값을 측정하면, 내부 전극의 평균 두께를 더욱 일반화할 수 있다.
한편, 일 실시예에서, 상기 바디에서 상기 제1 내부 전극의 상기 제2 방향 끝단으로부터 상기 제4 면 사이 및 상기 제2 내부 전극의 상기 제2 방향 끝단으로부터 상기 제3 면 사이를 제1 마진부(M1)라 할 때, 제1 마진부의 평균 폭은 70㎛ 이상 170㎛ 이하일 수 있다. 이에 따라 적층형 전자 부품(100)의 내습 신뢰성을 향상시킴과 동시에 충분한 정전 용량을 확보할 수 있다.
(실시예)
하기 내습신뢰성 평가에 사용된 샘플은 다음과 같은 방법에 따라 마련하였다.
먼저, 티탄산바륨 분말, 유기 용매로서 에탄올, 바인더로서 폴리비닐부티랄을 혼합하고, 이를 볼 밀링하여 세라믹 슬러리를 제조하고, 이를 이용하여 세라믹 그린 시트를 제조하였다.
이후, 세라믹 그린 시트 상에 니켈을 함유하는 내부 전극용 도전성 페이스트를 인쇄하여 내부 전극을 형성하고, 이를 적층한 그린 적층체를 시험번호 별로 압력 및 온도 조건을 달리하여 등압 압축 성형(isostatic pressing) 하였다.
압착된 그린 적층체를 절단하여 그린 칩을 만들고, 절단된 그린 칩을 대기 분위기 하에서 340℃에서 60시간 이상 유지하는 탈바인더 공정을 거친 후, 그린 칩을 1100℃ 이상에서 소결하여 소결 칩을 제조하였다. 소결은 환원 분위기 하에서 실시하여 내부 전극의 산화를 방지하였다.
소결 칩의 외부에 구리 분말 및 글래스 분말을 포함하는 외부 전극용 페이스트를 이용하여 전극층을 형성하였으며, 전극층 상에는 전기 도금을 통하여 니켈 도금층 및 주석 도금층을 형성하였다.
상기 방법에 따라 제조된 적층형 전자 부품에 대하여 다음과 같이 특성을 평가하였다.
상기 등압압축성형 과정에서의 압력 및 온도를 조절하여 tan() 값을 조절하였으며, tan() 값에 따른 내습신뢰성 평가를 진행하고 표 1에 나타내었다. 내습 신뢰성 평가는 각 시험번호 당 적층형 전자 부품 750개의 샘플에 대하여 85℃, 상대습도 85%, 1.5Vr 환경에서 15시간동안 진행했으며, 절연저항의 값이 최초 값에서 10^7배 감소한 샘플을 불량품으로 판정하였다.
tan()의 확인은 각 시험번호 당 샘플 750개에서 30개의 샘플을 선별하여 을 측정하고 이들의 평균 값을 취함으로써 진행하였다. 구체적으로, 샘플의 제3 방향 중심부까지 연마하여 제1 및 제2 방향 면을 노출시킨 후, 1 및 제2 내부 전극(121, 122) 중 제1 방향 최상단에 위치한 내부 전극과 최하단에 위치한 내부 전극 사이를 제1 방향으로 5등분한 영역에서 주사전자현미경(SEM, Scanning Electron Microscope)을 이용하여 T를 각각 측정하여 산술평균 값을 계산했다. 샘플 1개에서 측정한 값을 30개의 샘플에서 동일하게 진행하여 또다시 평균 값을 취하고 tan 값을 취하였다. 이때, 내부 전극의 꺾임부가 복수 개 형성된 경우에는 바디의 제3 면 또는 제4 면에 가장 인접한 꺾임부에 대하여 T를 측정하였다.
| 시험번호 | tan() | 내습신뢰성(불량품 개수/샘플 전체 개수) |
| 1 | 0.1 | 0/750 |
| 2 | 0.2 | 0/750 |
| 3 | 0.3 | 0/750 |
| 4 | 0.4 | 0/750 |
| 5 | 0.5 | 0/750 |
| 6 | 0.6 | 1/750 |
| 7 | 0.7 | 2/750 |
| 8 | 0.8 | 1/750 |
| 9 | 0.9 | 8/750 |
| 10 | 1 | 11/750 |
시험번호 1 내지 5를 참조하면, tan() 값이 0.1 이상 0.5인 경우 내습신뢰성이 우수함을 확인할 수 있다.
시험번호 6 내지 10을 참조하면 tan() 값이 0.5를 초과하는 경우 내습신뢰성 향상 효과가 저하되며 tan() 값이 증가함에 따라 내습신뢰성이 저하되는 것을 확인할 수 있다. 이는 tan() 값이 0.5를 초과함에 따라 절단 또는 단차에 의한 딜라미네이션이 발생한 결과인 것으로 예상된다.
따라서, 본 발명의 일 실시형태와 같이 tan() 값은 0.1 이상 0.5 이하로 조절함으로써 적층형 전자 부품(100)의 내습 신뢰성을 향상시킬 수 있음을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
또한, 본 개시에서 사용된 '일 실시예'라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 실시예들은 다른 일 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일 실시예에서 설명된 사항이 다른 일 실시예에서 설명되어 있지 않더라도, 다른 일 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일 실시예에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 커버부
M1: 제1 마진부
M2: 제2 마진부
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
110: 바디
111: 유전체층
112, 113: 커버부
M1: 제1 마진부
M2: 제2 마진부
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
Claims (13)
- 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 마주보는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 마주보는 제3 및 제4 면, 및 제1 내지 제4 면과 연결되며 제3 방향으로 마주보는 제5 및 제6 면을 포함하는 바디;
상기 제3 면 상에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및
상기 제4 면 상에 배치되어 상기 제2 내부 전극과 연결되는 제2 외부 전극; 을 포함하며,
상기 제1 내부 전극은 상기 제3 면과 연결되고 상기 제4 면과 이격되어 배치되며, 상기 제2 내부 전극은 상기 제4 면과 연결되고 상기 제3 면과 이격되어 배치되며,
상기 제1 내부 전극은 상기 제3 면과 인접한 영역에서 꺾인 제1 꺾임부를 포함하고, 상기 제2 내부 전극은 상기 제4 면과 인접한 영역에서 꺾인 제2 꺾임부를 포함하며,
상기 제2 방향과 평행하고 상기 제1 또는 제2 내부 전극과 접하는 직선을 L1, 상기 제1 내부 전극이 상기 제3 면과 접하는 지점과 상기 제1 꺾임부를 연결한 직선 또는 상기 제2 내부 전극이 상기 제4 면과 접하는 지점과 상기 제2 꺾임부를 연결한 직선을 L2라 하고, 상기 L1 과 L2가 이루는 예각을 T, 상기 T의 평균 값을 라고 할 때,
tan()는 0.1 이상 0.5 이하를 만족하는
적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 꺾임부는 상기 제1 방향으로 꺾인
적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 내부 전극의 적층도는 800층 이상인
적층형 전자 부품.
- 제1항에 있어서,
상기 제1 꺾임부는 상기 제2 내부 전극의 상기 제2 방향 끝단과 상기 제3 면 사이에 2 이상 배치되고, 상기 제2 꺾임부는 상기 제1 내부 전극의 상기 제2 방향 끝단과 상기 제4 면 사이에 2 이상 배치되는
적층형 전자 부품.
- 제4항에 있어서,
상기 L2는 상기 제1 내부 전극이 상기 제3 면과 접하는 지점과 상기 2 이상의 제1 꺾임부 중 상기 제3 면에 가장 인접한 제1 꺾임부를 연결한 직선 또는 상기 제2 내부 전극이 상기 제4 면과 접하는 지점과 상기 2 이상의 제2 꺾임부 중 상기 제4 면에 가장 인접한 제2 꺾임부를 연결한 직선인
적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 꺾임부는 상기 제3 방향으로 연장되어 배치되는
적층형 전자 부품.
- 제4항에 있어서,
상기 제1 내부 전극이 상기 제3 면과 접하는 지점 및 상기 제2 내부 전극이 상기 제4 면과 접하는 지점은 상기 L1과 이격되어 배치되는
적층형 전자 부품.
- 제4항에 있어서,
상기 2 이상의 제1 및 제2 꺾임부는 상기 L1을 기준으로 상기 제2 방향의 일 측에 배치되는
적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 내부 전극의 평균 두께를 te, 상기 유전체층의 평균 두께를 td라 했을 때, te는 1㎛ 미만이고, td는 2.8㎛ 미만인
적층형 전자 부품.
- 제1항에 있어서,
상기 제1 및 제2 내부 전극의 평균 두께를 te, 상기 유전체층의 평균 두께를 td라 했을 때,
td > 2 × te를 만족하는
적층형 전자 부품.
- 제1항에 있어서,
상기 바디에서, 상기 제1 내부 전극의 상기 제2 방향 끝단으로부터 상기 제4 면 사이 및 상기 제2 내부 전극의 상기 제2 방향 끝단으로부터 상기 제3 면 사이를 제1 마진부라 할 때, 상기 제1 마진부의 상기 평균 폭은 70㎛ 이상 170㎛ 이하인
적층형 전자 부품.
- 제1항에 있어서,
상기 바디에서, 상기 제1 및 제2 내부 전극이 상기 제1 방향으로 겹치는 영역을 용량 형성부라 할 때,
상기 용량 형성부의 상기 제1 방향 일면 및 타면에 커버부가 배치되며,
상기 커버부의 평균 두께는 70㎛ 이상 180㎛ 이하인
적층형 전자 부품.
- 제1항에 있어서,
상기 바디에서, 상기 제1 및 제2 내부 전극이 상기 제1 방향으로 겹치는 영역을 용량 형성부라 할 때,
상기 용량 형성부의 제3 방향 일면 및 타면에 제2 마진부가 배치되며,
상기 제2 마진부의 평균 폭은 70㎛ 이상 170㎛ 이하인
적층형 전자 부품.
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