KR20240042189A

KR20240042189A - 광검출기

Info

Publication number: KR20240042189A
Application number: KR1020247009247A
Authority: KR
Inventors: 유스케 오타케; 아키라 마츠모토; 준페이 야마모토; 류세이 나이토; 마사히코 나카미조; 토시후미 와카노
Original assignee: 소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority date: 2016-10-18
Filing date: 2017-10-18
Publication date: 2024-04-01
Also published as: CN108475689A; US20220020789A1; US20240038810A1; CN108475689B; CN116525632A; KR20220025244A; JP7413432B2; JP2022103167A; CN116314222B; KR102650730B1; CN116314222A; KR102489179B1; CN116525633A; WO2018074530A1; US12046618B2; EP4459679A2; KR20230010064A; EP3387676A1

Abstract

본 발명의 센서는 입사광을 전하로 변환하고 애노드 및 제1 기판의 웰 영역에 있는 캐소드를 포함하는 애벌란치 포토다이오드를 포함하는 적어도 하나의 제1 픽셀을 포함하는 상기 제1 기판과, 상기 제1 픽셀에 인접한 적어도 하나의 제2 픽셀로부터 상기 웰 영역을 분리하는 분리 영역과, 상기 분리 영역과 상기 웰 영역 사이에, 상기 애노드에 전기적으로 접속되어 있는 홀 축적 영역을 포함한다.

Description

광검출기{PHOTODETECTOR}

본 기술은 광검출기에 관한 것으로, 예를 들면, 애벌란치 포토 다이오드에 적용하기 알맞은 광검출기에 관한 것이다.

애벌란치 포토 다이오드(APD)에는, 브레이크다운 전압보다도 높은 바이어스 전압으로 동작시키는 가이거 모드와, 브레이크다운 전압 부근의 조금 높은 바이어스 전압으로 동작시키는 리니어 모드가 있다. 가이거 모드의 애벌란치 포토 다이오드는, 싱글 포톤 애벌란치 다이오드(SPAD)라고도 불리고 있다.

SPAD는, 광전변환에 의해 발생한 캐리어를 픽셀마다 마련된 고전계의 PN 접합 영역에서 증배시킴으로써, 1개의 포톤을 픽셀마다 검출할 수 있는 디바이스이다.

특허문헌 1에서는, SPAD 픽셀의 감도 향상을 향하여, 고전계 영역을 형성하는 층을 매입하고, 바이어스에 의해 공핍화시키는 기술이 제안되어 있다. 특허문헌 2에서는, 픽셀 사이에 분리를 형성한 구조로 함으로써, 고전계 영역에서의 발광에 의한 인접 픽셀에의 크로스토크의 저감을 도모하는 기술에 관해 제안되어 있다.

일본 특개2015-41746호 공보 일본 특개2013-48278호 공보

특허문헌 1에서는, 캐리어의 증배시에 픽셀 내의 고전계 영역에서 발광함으로써 인접 픽셀에 포톤이 입사하여, 인접 픽셀에서 의도하지 않게 신호가 검출되어 버릴 가능성이 있다. 또한, 증배시의 전류에 의해 웰 전위가 변동하고, 인접 픽셀의 전계가 변동하여 SPAD 특성이 변동하여 버릴 가능성이 있다.

특허문헌 2에서는, 크로스토크 저감을 위해 픽셀 사이에 분리 영역이 형성되어 있다. 절연막을 이용하여 물리적으로 픽셀 사이를 분리하는 것이 크로스토크의 저감에는 가장 효과적이지만, 절연막과 실리콘의 계면에서는 암전류가 발생하는 것이 일반적으로 알려져 있고, 특허문헌 2에서는, 암전류가 발생할 가능성이 있다. 이 계면에서 발생한 암전류가 증배됨으로써, DCR(다크 카운트 레이트)이 악화하여 버릴 가능성이 있다.

본 기술은, 이와 같은 상황을 감안하여 이루어진 것으로, 크로스토크를 저감하고, DCR을 억제하는 것이 가능한 APD를 제공할 수 있도록 하는 것이다.

본 기술의 한 측면의 센서는, 입사광을 전하로 변환하는 애벌란치 포토다이오드를 포함하며 애노드 및 제1 기판의 웰 영역에 있는 캐소드를 포함하는 적어도 하나의 제1 픽셀을 포함하는 상기 제1 기판과, 상기 제1 픽셀에 인접한 적어도 하나의 제2 픽셀로부터 상기 웰 영역을 분리하는 분리 영역과, 상기 분리 영역과 상기 웰 영역 사이에, 상기 애노드에 전기적으로 접속되어 있는 홀 축적 영역을 포함한다.

본 기술의 한 측면의 센서는, 입사광을 전하로 변환하는 애벌란치 포토다이오드를 포함하며 제1 도전형 또는 제2 도전형의 웰 영역에 있는 제1 도전형의 캐소드와 상기 웰 영역의 주위에 있는 제2 도전형의 애노드를 포함하는 적어도 하나의 픽셀을 포함하는 기판과, 상기 웰 영역의 둘레에 있으며 상기 애노드에 전기적으로 접속되어 있는 상기 제2 도전형의 제1 재료와, 상기 제1 재료 및 상기 애노드 둘레의 절연 재료를 포함한다.

본 기술의 한 측면의 센서는, 입사광을 전하로 변환하는 애벌란치 포토다이오드를 포함하며 제1 도전형의 제1 영역, 제2 도전형의 제2 영역, 및 제1 도전형 또는 제2 도전형이며 상기 제1의 영역과 적층된 제3 영역을 포함하는 적어도 하나의 픽셀을 포함하는 기판과, 상기 제1 기판을 관통하며 적어도 하나의 제2 픽셀로부터 상기 제3 영역을 분리하는 분리 영역과, 상기 제2 영역에 전기적으로 접속되어 있으며 상기 제3 영역과 상기 분리 영역 사이에 있는 상기 제2 도전형의 전하 축적 영역을 포함한다.

본 기술의 적어도 하나의 추가적인 측면은, 고전계 영역과, 인접하는 픽셀과 분리하기 위한 분리 영역과, 상기 분리 영역의 측벽에 전자를 축적하는 전자 축적 영역을 구비하고, 상기 전자 축적 영역은, 캐소드와 전기적으로 접속되어 있다.

본 기술의 한 측면에 의하면, 크로스토크를 저감하고, DCR을 억제하는 것이 가능한 APD를 제공할 수 있다.

여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.

도 1은 본 기술을 적용한 APD의 한 실시의 형태의 구성을 도시하는 도면.
도 2는 APD의 다른 구성을 도시하는 도면.
도 3은 APD의 단면도.
도 4는 APD의 평면도.
도 5는 APD의 평면도.
도 6은 APD의 다른 구성의 단면도.
도 7은 APD의 다른 구성의 단면도.
도 8은 APD의 다른 구성의 단면도.
도 9는 APD의 다른 구성의 단면도.
도 10은 APD의 다른 구성의 단면도.
도 11은 APD의 다른 구성의 단면도.
도 12는 APD의 다른 구성의 단면도.
도 13은 APD의 다른 구성의 단면도.
도 14는 APD의 다른 구성의 단면도.
도 15는 APD의 다른 구성의 단면도.
도 16은 APD의 다른 구성의 평면도.
도 17은 APD의 다른 구성의 평면도.
도 18은 APD의 다른 구성의 단면도.
도 19는 APD의 다른 구성의 단면도.
도 20은 APD의 다른 구성의 평면도.
도 21은 APD의 다른 구성의 단면도.
도 22는 APD의 다른 구성의 평면도.
도 23은 APD의 다른 구성의 단면도.
도 24는 APD의 다른 구성의 단면도.
도 25는 APD의 다른 구성의 단면도.
도 26은 전자의 이동에 관해 설명하기 위한 도면.
도 27은 전자의 이동에 관해 설명하기 위한 도면.
도 28은 블록층의 위치에 관해 설명하기 위한 도면.
도 29는 APD의 다른 구성의 단면도.
도 30은 APD의 다른 구성의 단면도.
도 31은 APD의 다른 구성의 단면도.
도 32는 APD의 다른 구성의 평면도.
도 33은 n형 반도체 영역의 다른 구성에 관해 설명하기 위한 도면.
도 34는 전자의 이동에 관해 설명하기 위한 도면.
도 35는 픽셀 영역, 주변 영역, 패드 영역에 관해 설명하기 위한 도면.
도 36은 APD의 단면도.
도 37은 분리 영역의 구성의 단면도.
도 38은 분리 영역의 다른 구성의 단면도.
도 39는 분리 영역의 다른 구성의 단면도.
도 40은 분리 영역의 다른 구성의 단면도.
도 41은 분리 영역의 다른 구성의 단면도.
도 42는 분리 영역의 다른 구성의 단면도.
도 43은 분리 영역의 다른 구성의 단면도.
도 44는 분리 영역의 다른 구성의 단면도.
도 45는 분리 영역의 다른 구성의 단면도.
도 46은 분리 영역의 다른 구성의 단면도.
도 47은 분리 영역의 다른 구성의 단면도.
도 48은 분리 영역의 다른 구성의 단면도.
도 49는 분리 영역의 다른 구성의 단면도.
도 50은 분리 영역의 다른 구성의 단면도.
도 51은 주변 영역의 구성의 단면도.
도 52는 주변 영역의 구성의 트렌치의 형상에 관해 설명하기 위한 평면도.
도 53은 주변 영역의 구성의 트렌치의 형상에 관해 설명하기 위한 평면도.
도 54는 주변 영역의 다른 구성의 단면도.
도 55는 주변 영역의 구성의 트렌치의 형상에 관해 설명하기 위한 평면도.
도 56은 주변 영역의 다른 구성의 단면도.
도 57은 주변 영역의 다른 구성의 단면도.
도 58은 주변 영역의 다른 구성의 단면도.
도 59는 주변 영역의 다른 구성의 단면도.
도 60은 주변 영역의 다른 구성의 단면도.
도 61은 트렌치의 형상에 관해 설명하기 위한 도면.
도 62는 트렌치의 형상에 관해 설명하기 위한 도면.
도 63은 주변 영역의 다른 구성의 단면도.
도 64는 촬상 장치의 구성을 도시하는 도면.
도 65는 TOF에 관해 설명하기 위한 도면.
도 66은 차량 제어 시스템의 개략적인 구성의 한 예를 도시하는 블록도.
도 67은 차외 정보 검출부 및 촬상부의 설치 위치의 한 예를 도시하는 설명도.

이하에, 본 기술을 실시하기 위한 형태(이하, 실시의 형태라고 한다)에 관해 설명한다.

이하에 설명하는 본 기술은, 광검출기에 적용할 수 있다. 또한 광검출기로서 특히 애벌란치 포토 다이오드(APD)에 적용할 수 있기 때문에, 여기서는 APD를 예로 들어 설명한다. APD는, 브레이크다운 전압보다도 높은 바이어스 전압으로 동작시키는 가이거 모드와, 브레이크다운 전압 부근의 조금 높은 바이어스 전압으로 동작시키는 리니어 모드가 있다. 가이거 모드의 애벌란치 포토 다이오드는, 싱글 포톤 애벌란치 다이오드(SPAD)라고도 불리고 있다.

SPAD는, 광전변환에 의해 발생한 캐리어를 픽셀마다 마련된 고전계의 PN 접합 영역에서 증배시킴으로써, 1개의 포톤을 픽셀마다 검출할 수 있는 디바이스이다. 본 기술은, APD 중의 SPAD에 적용함으로써, 보다 높은 효과를 얻을 수 있다.

<표면 조사형의 픽셀>

도 1은, 표면 조사형의 APD의 구성을 도시하는 도면이다. 픽셀(10)은, 도면 중 하측부터 참조하면, APD(21)상에 배선층(22)이 적층되고, 배선층(22)상에 온 칩 렌즈(23)가 적층되어 있다. APD(21)의 상세한 구성에 관해서는 후술한다.

광은, 온 칩 렌즈(23)측(도 1 중, 상측)부터 입사되고, 배선층(22)을 통하여 APD(21)에 입사된다. 표면 조사형의 APD(10)인 경우, 회로는, 픽셀 에어리어 밖의 영역에 배치되고, 동일 기판 내에 회로는 배치된다.

<이면 조사형의 APD>

도 2는, 이면 조사형의 픽셀의 구성을 도시하는 도면이다. 픽셀(30)은, 도면 중 하측부터 참조하면, 온 칩 렌즈(23)상에 APD(21)가 적층되고, APD(21)상에 센서 기판(41)이 적층되고, 또한 센서 기판(41)상에 회로 기판(42)이 적층된 구성으로 되어 있다.

광은, 온 칩 렌즈(23)측(도 2 중, 하측)부터 입사되고, APD(21)에 입사된다. 이면 조사형의 픽셀(30)인 경우, 회로는, 도 2에 도시하는 바와 같이, 회로 기판(42)으로서 적층 구조로 하는 것도 가능하고, 또한, 회로를 픽셀 에어리어 밖의 영역에 배치하고, 동일 기판 내에 회로가 배치되어 있는 구성으로 하여도 좋다.

본 기술은, 도 1에 도시한 표면 조사형의 픽셀(10)이나, 도 2에 도시한 이면 조사형의 픽셀(30)의 어느 것에도 적용 가능하다. 이하의 설명에서는, 이면 조사형의 픽셀(30)을 예로 들어 설명을 계속한다. 또한 이하의 설명에서는, APD(21)만을 도시하고, 온 칩 렌즈(23)의 도시는 생략한다.

<제1의 실시의 형태에서의 APD의 구성>

도 3은, APD(21)의 제1의 실시의 형태에서의 단면 구성을 도시하는 도면이다. 도 3에 도시하는 바와 같이, APD(21a)에는, 도전형이 n형(제1 도전형)인 n형 반도체 영역(101)과, n형 반도체 영역(101)의 하부에 도전형이 p형(제2 도전형)인 p형 반도체 영역(102)이 형성되어 있다. n형 반도체 영역(101)과 p형 반도체 영역(102)은, 웰층(103) 내에 형성되어 있다.

웰층(103)은, 도전형이 n형의 반도체 영역이라도 좋고, 도전형이 p형의 반도체 영역이라도 좋다. 또한, 웰층(103)은, 예를 들면, 1E14 오더 이하의 저농도의 n형 또는 p형의 반도체 영역인 것이 바람직하고, 이에 의해, 웰층(103)을 공핍화 시키기 쉬워져서, PDE의 향상을 도모할 수 있다.

n형 반도체 영역(101)은, 예를 들면 Si(실리콘)로 이루어지고, 불순물 농도가 높은 도전형이 n형의 반도체 영역이다. p형 반도체 영역(102)은, 불순물 농도가 높은 도전형이 p형의 반도체 영역이다. p형 반도체 영역(102)은, n형 반도체 영역(101)과의 계면에서 pn 접합을 구성하고 있다. p형 반도체 영역(102)은, 피검출광의 입사에 의해 생긴 캐리어를 애벌란치 증배하는 증배 영역을 갖는다. p형 반도체 영역(102)은, 공핍화하고 있는 것이 바람직하고, 이에 의해 PDE의 향상을 도모할 수 있다.

n형 반도체 영역(101)은, 캐소드로서 기능하고, 콘택트(104)를 통하여 회로에 접속되어 있다. 캐소드에 대한 애노드(105)는, n형 반도체 영역(101)과 동 층이고, n형 반도체 영역(101)과 분리 영역(108)의 사이에 형성되어 있다. 애노드(105)에는, 콘택트(106)를 통하여 회로에 접속되어 있다.

APD(21a) 사이를 분리하기 위한 분리 영역(108)이 형성되어 있고, 그 분리 영역(108)과 웰층(103)의 사이에는 홀(hole)축적 영역(107a)이 형성되어 있다. 홀 축적 영역(107a)은, 애노드(105)의 하측에 형성되고, 애노드(105)와 전기적으로 접속된 상태로 형성되어 있다. 또한 홀 축적 영역(107a)은, 웰층(103)과 분리 영역(108)의 사이에 형성되어 있다. 또한, 홀 축적 영역(107a)은, 웰층(103)의 하부(APD(21a)의 이면측)에도 형성되어 있다.

홀 축적 영역(107a)은, 다른 재질이 접하는 부분에 형성된다. 도 3에 도시한 예에서는, 분리 영역(108)은, 예를 들면 실리콘산화막으로 이루어지고, 웰층(103)과는 다른 재료이기 때문에, 계면에서 발생하는 암전류를 억제하기 위해 홀 축적 영역(107a)이 형성되어 있다.

또한, 이면 조사형에, APD(21a)를 적용한 경우, 예를 들면, 도 2에 도시한 바와 같이, 웰층(103)의 하부(n형 반도체 영역(101)이 형성되어 있는 측과는 역측)에는, 온 칩 렌즈(23)가 적층되는데, 온 칩 렌즈(23)가 형성되는 측의 웰층(103)과의 계면에도 홀 축적 영역(107a)은 형성된다.

또한, 표면 조사형에, APD(21a)를 적용한 경우, 예를 들면, 도 1에 도시한 바와 같이, 웰층(103)의 하부(n형 반도체 영역(101)이 형성되어 있는 측과는 역측)는, 실리콘 기판이기 때문에,, 홀 축적 영역(107a)을 형성하지 않는 구성으로 할 수 있다. 물론, 표면 조사형에, APD(21a)를 적용한 경우에서도, 웰층(103)의 하부에, 홀 축적 영역(107a)을 형성하도록 하여도 좋다.

즉, 홀 축적 영역(107a)은, 웰층(103)의 상면(n형 반도체 영역(101)이 형성되어 있는 면) 이외의 면에 형성되어 있도록 할 수 있다. 또는, 홀 축적 영역(107a)은, 웰층(103)의 상면과 하면 이외의 면에 형성되어 있도록 할 수 있다.

홀 축적 영역(107a)은, p형 반도체 영역으로서 형성할 수 있다.

분리 영역(108)은, APD(21a)의 사이에 형성되고, 각 APD(21a)를 분리한다. 즉, 분리 영역(108)은, 각 APD(21a)와 1대1로 대응하여 증배 영역이 형성되도록 형성된다. 분리 영역(108)은, 도 4에 도시하는 바와 같이, 각 증배 영역(APD(21a))의 주위를 완전히 둘러싸도록 2차원 격자형상으로 형성된다. 분리 영역(108)은, 도 3에 도시한 바와 같이, 적층 방향에서 웰층(103)의 상면측부터 하면측까지 관통하여 형성되어 있다. 또한, 상면측부터 하면측까지 전부 관통하는 구성 이외에, 예를 들면, 일부분만 관통하고, 기판의 도중까지 분리 영역(108)이 삽입되어 있는 구성 등이라도 좋다.

도 4는, APD(21a)를 상면(도 3의 도면 중 상방향이고, n형 반도체 영역(101)측)에서 본 경우의 APD(21a)의 평면도이다. 도 4에서는, 2×2의 4개의 APD(21a-1 내지 21a-4)가 배치되어 있는 예를 나타내었다.

상기한 바와 같이, 각 APD(21a)는, 격자형상으로 형성되어 있는 분리 영역(108)에 의해 분리되어 있다. 분리 영역(108)의 내측에는, 애노드(105)가 형성되어 있다. 애노드(105)와 n형 반도체 영역(101)의 사이에는, 웰층(103)이 형성되어 있다. APD(21a)의 중앙 부분에는, n형 반도체 영역(101)이 형성되어 있다.

윗면에서 본 경우, 홀 축적 영역(107a)은 보이지 않지만, 분리 영역(108)의 내부에 형성되어 있다. 환언하면, 애노드(105)와 개략 동일하게 되는 영역에 홀 축적 영역(107a)은 형성되어 있다.

도 4에 도시한 n형 반도체 영역(101)은, 4각형상으로 형성되어 있는 예를 나타내었지만, 도 5에 도시한 바와 같이, 원형상으로 형성되어 있어도 좋다.

도 4에 도시한 바와 같이, n형 반도체 영역(101)을 4각형상으로 형성하는 경우, 증배 영역(n형 반도체 영역(101))의 면적을 넓게 확보할 수 있기 때문에, PDE(Photon Detection Efficiency)라고 칭하여지는 검출 효율을 향상시킬 수 있다.

도 5에 도시한 바와 같이, n형 반도체 영역(101)을 원형상으로 형성하는 경우, 에지부에서의 전계 집중을 억제할 수 있고, 의도하지 않은 에지 브레이크다운을 저감시킬 수 있다.

이하의 설명에서는, 도 4에 도시한 4각형상으로, n형 반도체 영역(101)이 형성되어 있는 경우를 예로 들어 설명하지만, 도 5에 도시한 원형 형상이라도 좋다.

이와 같이, 계면에 홀 축적 영역(107a)을 형성함으로써, 계면에서 발생한 전자를 트랩시킬 수 있고, DCR(다크 카운트 레이트)을 억제할 수 있다. 또한, 여기서는, 홀 축적 영역(107a)으로 기재하고, 홀을 축적하고, 전자를 트랩하는 경우를 예로 들어 설명하고 있지만, 제10의 실시의 형태로서 설명한 APD(21j)(도 23)와 같이, 전자를 축적하고, 홀을 트랩시키는 구성으로 할 수도 있고, 홀을 트랩시키도록 구성한 경우도, DCR을 억제할 수 있다.

또한, 분리 영역(108)과 홀 축적 영역(107a)을 구비하는 것으로, 전기적, 광학적인 크로스토크를 보다 저감할 수 있다. 또한, 홀 축적 영역(107a)을 측면에 마련함으로써, 횡방향의 전계가 형성되고, 고전계 영역에 캐리어를 보다 모으기 쉽게 할 수 있어서 PDE를 향상시킬 수 있다.

홀 축적 영역(107a)은, 이온 주입, 고상 확산, 고정 전하막에 의한 유기 등에 의해 형성할 수 있다.

<제2의 실시의 형태에서의 APD의 구성>

도 6은, APD(21)의 제2의 실시의 형태에서의 단면 구성을 도시하는 도면이다. 도 6에 도시한 APD(21b)에서, 도 3에 도시한 APD(21a)와 같은 부분에 관해서는 동일한 부호를 붙이고, 그 설명은 생략한다.

도 6에 도시한 APD(21b)는, 도 3에 도시한 APD(21a)와 비교하여, 홀 축적 영역(107)이 형성되어 있는 영역의 크기가 다르다. 도 6에 도시한 APD(21b)의 홀 축적 영역(107b)은, 분리 영역(108)이 형성되어 있는 부분의 일부분에만 형성되어 있다.

도 6에 도시한 바와 같이, 분리 영역(108)의 측벽의 적어도 일부의 영역에 홀 축적 영역(107b)이 형성된다. 또한, 형성되어 있는 홀 축적 영역(107)은, 애노드(105)와 전기적으로 접속되어 있도록 형성된다.

도 6에 도시한 APD(21b)를 상면에서 본 경우, 도 4 또는 도 5에 도시한 바와 같이 된다. 또한, APD(21b)도, APD(21a)(도 3)와 같이, 홀 축적 영역(107b)은, 애노드(105)의 하부에 형성되고, 애노드(105)가, 분리 영역(108)의 내부에 연속적으로 웰층(103)을 둘러싸도록 형성되어 있는 것과 같게, 홀 축적 영역(107b)도, 분리 영역(108)의 내부에 연속적으로 웰층(103)을 둘러싸도록 형성되어 있다.

이와 같이, 홀 축적 영역(107)을 형성한 경우도, 홀 축적 영역(107b)을 고전계 영역의 부근에 형성함으로써, 고전계 영역의 부근의 부분에서의 암전류의 발생을 억제할 수 있고, DCR을 억제할 수 있다.

APD(21b)에서도, 도 3에 도시한 APD(21a)와 같이, 크로스토크의 저감이나, 고전계 영역에 캐리어를 모으기 쉽게 할 수 있어서 PDE를 향상시킬 수 있다는 효과도 기대할 수 있다.

또한, 홀 축적 영역(107b)을, 이온 주입으로 형성하도록 한 경우, 그 이온 주입의 공정을 삭감할 수 있다. 예를 들면, 도 3에 도시한 APD(21a)와 같이, 실리콘 기판의 심부까지 홀 축적 영역(107a)을 형성하는 경우, 복수회, 예를 들면, n회의 이온 주입을 행할 필요가 있지만, 도 6에 도시한 APD(21b)와 같이, 실리콘 기판의 일부에 홀 축적 영역(107b)을 형성하는 경우, n회보다도 적은 이온 주입의 공정으로 끝난다. 따라서, 이온 주입 공정을 삭감할 수 있고, 프로세스 비용을 저감시킬 수 있다.

제2의 실시의 형태에서의 APD(21b)에 의하면, DCR과 프로세스 비용이 균형을 잡는 것이 가능해진다.

<제3의 실시의 형태에서의 APD의 구성>

도 7은, APD(21)의 제3의 실시의 형태에서의 단면 구성을 도시하는 도면이다. 도 7에 도시한 APD(21c)에서, 도 3에 도시한 APD(21a)와 같은 부분에 관해서는 동일한 부호를 붙이고, 그 설명은 생략한다.

도 7에 도시한 APD(21b)는, 도 3에 도시한 APD(21a)와 비교하여, 홀 축적 영역(107)을 발생하는 고정 전하막이 형성되어 있는 점이 다르다. 고정 전하막(151)은, 도 3에 도시한 APD(21a)의 홀 축적 영역(107a)과 달리, 분리 영역(108) 내의 측면에 형성되어 있다. 또한, 도 7에 도시한 예에서는, 고정 전하막(151)은, APD(21c)의 이면측에도 형성되어 있다.

또한, 고정 전하막(151)도, 도 3에 도시한 APD(21a)의 홀 축적 영역(107a)과 같이, APD(21c)의 이면측에는 형성하지 않는, 환언하면, 분리 영역(108)의 내측의 측면에만 형성되어 있도록 하는 것도 가능하다.

또한, 도 6(제2의 실시의 형태)과 같이, 분리 영역(108)의 일부에 고정 전하막(151)이 형성되도록 하여도 좋다.

고정 전하막(151)은, 부의 고정 전하막이 된다. 고정 전하막(151)의 내측에, 고정 전하막(151)에 의한 홀(Hole)의 유기에 의해, 홀 축적 영역(107c)이 형성된다. 제1, 제2의 실시의 형태와 같이, 홀 축적 영역(107c)이 형성되기 때문에, DCR의 억제, 크로스토크의 저감, 횡방향 전계의 형성에 의해 고전계 영역에 캐리어를 모으기 쉽게 할 수 있어서 PDE를 향상시킬 수 있다는 효과를 얻을 수 있다.

또한, 홀 축적 영역(107c)을 형성하기 위해, 실리콘의 심부에 걸쳐서 복수회의 이온 주입에 의해 홀 축적 영역(107c)을 형성할 필요가 없어지기 때문에, 공정수를 삭감할 수도 있다.

도 8에 도시하는 바와 같이, 제1의 실시의 형태(도 3)와 제3의 실시의 형태(도 7)를 조합하여도 좋다. 즉, 분리 영역(108)의 내부의 측면에 고정 전하막(151)을 형성하고, 그 고정 전하막(151)의 측면에, 홀 축적 영역(107c')(고정 전하막(151)에 의해 형성된 홀 축적 영역(107c)과 구별을 붙이기 위해 대시를 붙여서 기술한다)을 형성하도록 하여도 좋다.

또한, APD(21c)의 이면측에도 고정 전하막(151)과 홀 축적 영역(107c')이 형성되어 있도록 하여도 좋고, 형성되어 있지 않는 구성으로 하여도 좋다.

도 7 또는 도 8에 도시한 APD(21c)를 상면에서 본 경우, 도 4 또는 도 5에 도시한 바와 같이 된다. 또한, APD(21c)도, APD(21a)(도 3)와 같이, 고정 전하막(151)(홀 축적 영역(107c), 홀 축적 영역(107c'))은, 애노드(105)의 하부에 형성되고, 애노드(105)가, 분리 영역(108)의 측벽에 연속적으로 웰층(103)을 둘러싸도록 형성되어 있는 것과 같게, 고정 전하막(151)(홀 축적 영역(107c), 홀 축적 영역(107c'))도, 분리 영역(108)의 측벽에 연속적으로 웰층(103)을 둘러싸도록 형성되어 있다.

도 8에 도시한 구성에 의하면, 고정 전하막(151)에 의한 홀 축적 영역(107c)과, 홀 축적 영역(107c)이 형성되게 된다. 따라서, 암전류를 보다 억제할 수 있고, DCR의 저감을 보다 한층 도모할 수 있다.

<제4의 실시의 형태에서의 APD의 구성>

도 9는, APD(21)의 제4의 실시의 형태에서의 단면 구성을 도시하는 도면이다. 도 9에 도시한 APD(21d)에서, 도 3에 도시한 APD(21a)와 같은 부분에 관해서는 동일한 부호를 붙이고, 그 설명은 생략한다.

도 9에 도시한 APD(21d)는, 도 3에 도시한 APD(21a)와 비교하여, 분리 영역(108)에 금속막(171)이 형성되어 있는 점이 다르다.

도 10에, APD(21d)를 상면(도 3의 도면 중 상방향이고, n형 반도체 영역(101)측)에서 본 경우의 APD(21d)의 평면도이고, 2×2의 4개의 APD(21d-1 내지 21d-4)가 배치되어 있는 예를 나타낸다.

분리 영역(108)은, 제1 내지 제3의 실시의 형태와 같이, 복수의 APD(21d)의 사이에 형성되고, 각 APD(21d)를 분리한다. 분리 영역(108)은, 도 10에 도시하는 바와 같이, 각 APD(21d)의 주위를 완전히 둘러싸도록 2차원 격자형상으로 형성된다.

또한, 분리 영역(108)의 중앙 부분에는, 금속막(171)이 형성되어 있다. 이 금속막(171)은, 분리 영역(108)과 같이, APD(21d)의 사이에 형성되고, 각 APD(21d)를 분리하는 위치에 형성되고, 각 APD(21d)의 주위를 완전히 둘러싸도록 2차원 격자형상으로 형성된다.

분리 영역(108)과 금속막(171)은, 도 9에 도시한 바와 같이, 적층 방향에서 웰층(103)의 상면측부터 하면측까지 관통하여 형성되어 있다.

도 9, 도 10을 참조하여 설명한 APD(21d)는, 제1의 실시의 형태에서의 예를 들면, 도 3을 참조하여 설명한 APD(21a)에, 금속막(171)을 형성하는 경우를 예로 들어 설명하였지만, 제2의 실시의 형태에서의 도 6을 참조하여 설명한 APD(21b)에 대해, 금속막(171)을 형성하는 구성으로 할 수도 있다.

또한, 제3의 실시의 형태에서의 도 7 또는 도 8을 참조하여 설명한 APD(21c)(APD(21c'))에 대해, 금속막(171)을 형성하는 구성으로 할 수도 있다.

이와 같이, APD(21d) 사이에, 분리 영역(108)과 금속막(171)을 형성함으로써, 인접하는 APD(21d)로부터 받는 영향을 저감시킬 수 있다. 예를 들면, APD(21d) 내부에서의 발광에 의한 크로스토크를 더욱 저감시키는 것이 가능해진다.

도 9에 도시한 바와 같이, 분리 영역(108)의 내부에 금속막(171)을 형성하고, 분리 영역(108)의 측벽에 홀 축적 영역(107d)을 형성하는 구성으로 하여도 좋고, 도 11에 도시하는 바와 같이, 분리 영역(108)의 내부에 금속막(171)은 형성하지만, 측면에 홀 축적 영역(107d)을 형성하지 않는 구성으로 하여도 좋다.

도 11에 도시한 바와 같이, 분리 영역(108)의 일방의 측면에 금속막(171)을 형성하고, 그 금속막(171)에 전압을 인가하도록 구성한다. 금속막(171)에 전압이 인가됨으로써, 금속막(171) 부근에, 홀 축적 영역(107d')(도 11에서는 부도시) 이 형성된다.

이와 같이, 금속막(171)에 전압을 인가하고, 금속막(171) 부근에, 홀 축적 영역(107d')(부도시)을 형성하도록 구성한 경우도, 웰층(103)과 분리 영역(108)과의 계면에서 발생하는 전자를 트랩할 수 있는 구성으로 되기 때문에, 계면에서 발생하는 암전류를 저감시키는 것이 가능해진다.

도 9에 도시한 APD(21d)에서도, 금속막(171)에 전압을 인가하고, 금속막(171) 부근에, 홀 축적 영역(107d')이 형성되도록 하는 것도 가능하다. 이온 주입에 의해 형성된 홀 축적 영역(107d)에 의해 형성된 홀 축적 영역(107d)과 금속막(171)에서 형성되는 홀 축적 영역(107d')을 조합시킴으로써, 보다 한층 DCR을 저감시키는 것이 가능해진다.

또한, 도시는 하지 않지만, 제3의 실시의 형태와 같이, 고정 전하막(151)을 형성하고, 그 고정 전하막(151)에 의해 형성되는 홀 축적 영역(107c)과 금속막(171)(에 의해 형성된 홀 축적 영역(107d'))을 조합시킴으로써, 보다 한층 DCR을 저감시키는 것이 가능해진다.

<제5의 실시의 형태에서의 APD의 구성>

도 12는, APD(21)의 제5의 실시의 형태에서의 단면 구성을 도시하는 도면이다. 도 12에 도시한 APD(21e)에서, 도 3에 도시한 APD(21a)와 같은 부분에 관해서는 동일한 부호를 붙이고, 그 설명은 생략한다.

도 12에 도시한 APD(21e)는, 도 3에 도시한 APD(21a)와 비교하여, 웰층(103e)이 두껍게(깊게) 구성되어 있는 점이 다르다.

웰층(103e)(실리콘 기판)의 심부 영역은, 바이어스의 인가에 의해 이면부터 고전계 영역까지 공핍화되어 있다. 실리콘막 두께는, 두꺼울수록 근적외광과 같은 장파장의 양자 효율을 올릴 수 있다. 그렇지만, 광전변환으로 캐리어가 발생한 장소가 고전계 영역에서 멀어지면 PDE가 내려가기 때문에, 특성의 밸런스를 취하여 실리콘막 두께를 설정할 필요가 있다.

실리콘막 두께가 두꺼워진 경우도, 제1의 실시의 형태(도 3)와 같이, 홀 축적 영역(107a)을, 웰층(103)을 둘러싸도록 형성하는 것도 가능하다.

그렇지만 제2의 실시의 형태에서 설명한 바와 같이, 실리콘 기판의 심부까지 홀 축적 영역(107a)을 형성하기 위해서는, 이온 주입을 복수회 행할 필요가 있고, 공정수가 증가하여 버릴 가능성이 있다. 또한 프로세스적으로, 이온 주입의 가속 에너지가 제한되기 때문에, 실리콘막 두께가 두꺼운 실리콘 기판의 심부까지 홀 축적 영역(107a)을 형성하는 것은 곤란하다.

그래서, 실리콘 기판이 두꺼워진 경우, 제2의 실시의 형태(도 6)와 같이, 홀 축적 영역(107a)을 웰층(103)의 n형 반도체 영역(101)이 형성되어 있는 부근에 형성하고, 실리콘 기판의 심부에는 형성하지 않는 구성으로 할 수도 있다.

그렇지만, 실리콘 기판의 심부에서는, DCR을 억제하는 구조를 마련하지 않으면, DCR을 억제할 수 없을 가능성이 있기 때문에, 실리콘 기판의 심부에서도 DCR을 억제하는 구조를 마련한다. 그 한 예로서, 제3의 실시의 형태(도 7)와 같이, 고정 전하막(151)을 형성한다.

또한, 인접하는 APD(21e)의 영향을 저감시키기 위해, 제4의 실시의 형태(도 9)와 같이, 금속막(171)을 분리 영역(108) 내에 형성한다.

도 12에 도시한 APD(21e)는, 실리콘막 두께가 두껍고, 제2 내지 제4의 실시의 형태를 조합시킨 예를 나타내고 있다. 즉, 도 12에 도시한 APD(21e)는, 분리 영역(108) 내에, 금속막(171e)이 형성되고, 웰층(103)측의 측면에 고정 전하막(151e)이 형성되어 있다. 또한 고정 전하막(151e)의 웰층(103)측의 측면의 일부에는, 홀 축적 영역(107e)도 형성되어 있다.

또한 고정 전하막(151e)은, APD(21e)의 이면측에도 형성되어 있다. 또한, 고정 전하막(151e)을, APD(21e)의 이면측에는 형성하지 않는 구성으로 하여도 좋다.

이와 같이, APD(21e)의 실리콘막 두께를 두껍게 구성한 경우, n형 반도체 영역(101)이 형성되어 있는 고전계 영역측에, 홀 축적 영역(107e)과 고정 전하막(151e)이 형성되어 있도록 함으로써, 웰층(103)과 분리 영역(108)과의 계면에서 발생하는 전자를 트랩할 수 있는 구성으로 되기 때문에, 계면에서 발생하는 암전류를 저감시키는 것이 가능해진다.

또한, APD(21e)의 실리콘막 두께를 두껍게 구성한 경우, APD(21e)의 심부(이면측)에는, 고정 전하막(151e)이 형성되어 있도록 함으로써, 고정 전하막(151e)에 의한 홀 축적 영역(107)(부도시)이 형성되어, 웰층(103)과 분리 영역(108)과의 계면에서 발생하는 전자를 트랩할 수 있는 구성으로 되기 때문에, 계면에서 발생하는 암전류를 저감시키는 것이 가능해진다.

또한, 금속막(171e)에 전압을 인가하고, 금속막(171e)에 의해 홀 축적 영역(107e')이 형성되도록 하여도 좋다. 이와 같이 한 경우, 금속막(171e)에 의한 홀 축적 영역(107e')에서도, 전자를 트랩할 수 있는 구성으로 되기 때문에, 보다 암전류를 저감시키는 것이 가능해진다.

도 12에 도시한 바와 같이 구성함으로써, 실리콘막 두께가 두꺼운 APD(21e)의 전체에 있어서, 암전류를 저감시킬 수 있는 구성이 되어, DCR을 저감시킬 수 있다. 또한, 제1 내지 제4의 실시의 형태와 같이, 크로스토크를 저감시키고, 횡방향 전계의 형성에 의해 고전계 영역에 캐리어를 모으기 쉽게 할 수 있어서 PDE를 향상시킬 수 있다는 효과를 얻을 수 있다.

도 12에 도시한 APD(21e)를 상면(n형 반도체 영역(101)이 형성되어 있는측)에서 본 경우, 도 10에 도시한 바와 같이, 분리 영역(108)의 개략 중앙에, 금속막(171e)이 형성되어 있는 APD(21e)가 된다.

도 13에 도시하는 바와 같이, 도 12에 도시한 APD(21e)로부터, 홀 축적 영역(107e)을 삭제한 구성으로 하는 것도 가능하다. 도 13에 도시한 APD(21e')는, 분리 영역(108) 내에, 금속막(171e)이 형성되고, 웰층(103)측에 고정 전하막(151e)이 형성되어 있다.

이와 같은 구성으로 한 경우도, 고정 전하막(151e)에 의해, 홀 축적 영역(107e")이 형성되기 때문에, DCR을 저감시키는, 크로스토크를 저감시키는, 횡방향 전계의 형성에 의해 고전계 영역에 캐리어를 모으기 쉽게 할 수 있어서 PDE를 향상시킬 수 있다는 효과를 얻을 수 있다. 물론, 이온 주입에 의해 형성된 홀 축적 영역(107e)을 조합하여도 좋고, 보다 한층 DCR을 저감할 수 있다.

또한, 금속층(171e)에 전압을 인가함으로써, 홀 축적 영역(107e")이 형성되기 때문에, DCR을 저감시키는, 크로스토크를 저감시키는, 횡방향 전계의 형성에 의해 고전계 영역에 캐리어를 모으기 쉽게 할 수 있어서 PDE를 향상시킬 수 있다는 효과를 얻을 수 있다.

도 14에 도시하는 바와 같이, 도 12에 도시한 APD(21e)로부터, 고정 전하막(151e)을 삭제한 구성으로 할 수도 있다. 도 14에 도시한 APD(21e")는, 분리 영역(108)의 내부에, 금속막(171e)이 형성되고, 웰층(103)의 측벽에 홀 축적 영역(107e)이 형성되어 있다.

이와 같은 구성으로 한 경우도, 홀 축적 영역(107e)이 형성되어 있음에 의해, DCR을 저감시키는, 크로스토크를 저감시키는, 횡방향 전계의 형성에 의해 고전계 영역에 캐리어를 모으기 쉽게 할 수 있어서 PDE를 향상시킬 수 있다는 효과를 얻을 수 있다.

또한, 금속층(171e)에 전압을 인가함으로써, 홀 축적 영역(금속층(171e)에 전압을 인가함에 의해 형성된 홀 축적 영역은, 도 14에서는 부도시)이 형성되기 때문에, DCR을 저감시키는, 크로스토크를 저감시키는, 고전계 영역에 캐리어를 모으기 쉽게 할 수 있어서 PDE를 향상시킬 수 있다는 효과를 얻을 수 있다.

<제6의 실시의 형태에서의 APD의 구성>

도 15는, APD(21)의 제6의 실시의 형태에서의 단면 구성을 도시하는 도면이다. 도 15에 도시한 APD(21f)에서, 도 3에 도시한 APD(21a)와 같은 부분에 관해서는 동일한 부호를 붙이고, 그 설명은 생략한다.

도 15에 도시한 APD(21f)는, 도 3에 도시한 APD(21a)와 비교하여, n형 반도체 영역(101)의 형상과 형성되어 있는 위치가 다르다. 도 15에 도시한 APD(21f)의 n형 반도체 영역(101f)은, 콘택트(104)가 접속되는 부분 이외는, 웰층(103) 내에 매입되어 형성되어 있다. 도 15에 도시한 예에서는, n형 반도체 영역(101)은, 개략 중앙 부분에 볼록부를 갖는 형상으로 되어 있다.

도 15에 도시한 APD(21f)는, 전기적인 콘택트를 취하는 고농도 확산층(이 경우, 캐소드로서 기능하는 n형 반도체 영역(101))을, 다른전위(別電位)를 취하는 반대 도전형의 고농도 확산층(이 경우, 애노드(105))로부터 떨어져서 형성한다.

도 15를 참조하면, n형 반도체 영역(101f)에는 볼록부(이하, 볼록부(101f)라고 한다)가 형성되고, 이 볼록부(101f)도 포함하여, n형 반도체 영역(101f) 전체가, 애노드(105)로부터 떨어진 위치에 형성되어 있다.

APD(21f)를, 상면(n형 반도체 영역(101f)측)에서 본 경우, 도 16에 도시하는 바와 같이 된다. 도 16에는, 2×2의 4개의 APD(21f-1 내지 21f-4)가 배치되어 있는 예를 나타낸다. 하나의 APD(21f)를 위에서 본 경우, 그 중앙부에는, 콘택트(104)가 접속되는 n형 반도체 영역(101f)의 볼록부(101f)가 배치되고, 그 볼록부(101f)와는 떨어진 위치이며, 둘러싸도록, 애노드(105)가 형성되어 있다.

n형 반도체 영역(101f)과 애노드(105)의 사이는, n형 반도체 영역(101)이 노출한 상태로 형성되어 있어도 좋지만, 도 15에 도시한 바와 같이, 반대 도전형의 반도체 영역(191)으로 덮이여 있도록 구성되어 있어도 좋다. 반대 도전형의 반도체 영역(191)은, 예를 들면, p형의 반도체 영역(191)으로 할 수 있다. 또한, 반대 도전형의 반도체 영역(191)은, 예를 들면, 홀 축적 영역(107f)과 같이, 이온 주입에 의해 형성된 층으로 할 수도 있다.

이와 같이, 고전계 영역을 구성하는 영역 중, 캐소드의 배선이 접속되는 부분 이외는, 실리콘의 기판 내에 형성하고, 캐소드의 배선이 접속되는 부분(볼록부(101f))과 애노드(105) 사이의 영역이며, 실리콘 기판의 표면에 반도체 영역(191)(홀 축적 영역)을 형성한다.

이와 같이, 콘택트(104)가 접속되는 고농도의 불순물 영역(이 경우, 콘택트(104)가 접속되는 n형 반도체 영역(101f))의 면적을 줄임으로써, DCR을 저감할 수 있다. 또한, 이 경우, 캐소드를 형성하는 n형 반도체 영역(101f)의 형상을, 도 15에 도시한 바와 같이 볼록부를 갖는 형상으로 함으로써, 고전계 영역의 면적 자체는 작아져 있지 않기 때문에, PDE를 유지할 수 있다.

또한, 상기한 제1 내지 제5의 실시의 형태와 같이, DCR을 저감시키는, 크로스토크를 저감시키는, 횡방향 전계의 형성에 의해 고전계 영역에 캐리어를 모으기 쉽게 할 수 있어서 PDE를 향상시킬 수 있다는 효과를 얻을 수 있다.

또한, 여기서는 제1의 실시의 형태(도 3)에 대해 제6의 실시의 형태를 적용한 예를 나타내었지만, 제2 내지 제5의 실시의 형태에 대해, 제6의 실시의 형태, 즉, 볼록부를 갖는 n형 반도체 영역(101)을 형성하거나, 반대 도전형의 반도체 영역(191)으로 기판 표면을 덮거나 하는 구성을 적용할 수도 있다.

<제7의 실시의 형태에서의 APD의 구성>

도 17은, APD(21)의 제7의 실시의 형태에서의 평면 구성을 도시하는 도면이다. 도 17에 도시한 APD(21g)에서, 도 4에 도시한 APD(21a)와 같은 부분에 관해서는 동일한 부호를 붙이고, 그 설명은 생략한다.

도 17에 도시한 APD(21g)는, 도 4에 도시한 APD(21a)와 비교하여, 애노드(105g)의 면적이 작게 되어 있는 점이 다르다.

도 17은, APD(21g)를 상면(n형 반도체 영역(101)측)에서 본 경우의 APD(21g)의 평면도이고, 2×2의 4개의 APD(21g-1 내지 21g-4)가 배치되어 있는 예를 나타내고 있다. 예를 들면 APD(21g-1)를 참조하면, APD(21g-1)의 애노드(105g)는, 분리 영역(108)에 인접하는 네모퉁이에만 형성되어 있다.

도 17에 도시한 APD(21g)를, 선분 A-A'로 절단한 때의 단면도를 도 18A에 도시하고, 선분 B-B'로 절단한 때의 단면도를 도 18B에 도시한다. 도 18A는, 애노드(105g)가 형성되지 않은 부분의 단면이고, 도 18B는, 애노드(105g)가 형성되어 있는 부분의 단면이다.

도 18A에 도시한 바와 같이, 애노드(105g)가 형성되어 있는 부분과, 도 18B에 도시한 바와 같이, 애노드(105g)가 형성되어 있는 부분이 있다. 이와 같이, 분리 영역(108)의 내주의 일부에 애노드(105g)를 형성함으로써, 전기적인 콘택트를 취하는 고농도 확산층의 면적(이 경우, 콘택트(106)와 접속된 애노드(105g)의 면적)을 줄이고, 또한 다른전위를 취하는 반대 도전형의 고농도 확산층(이 경우, 콘택트(104)가 접속된 캐소드를 구성하는 n형 반도체 영역(101))으로부터 떨어진 구성으로 할 수 있다.

이와 같은 구성으로 함으로써, 데미지 결함을 저감하고, 전계 완화를 도모할 수 있고, DCR을 저감시키는 것이 가능해진다.

또한, 제1 내지 제6의 실시의 형태와 같이, 홀 축적 영역(107)이 형성되어 있기 때문에, DCR을 저감시키는, 크로스토크를 저감시키는, 횡방향 전계의 형성에 의해 고전계 영역에 캐리어를 모으기 쉽게 할 수 있어서 PDE를 향상시킬 수 있다는 효과를 얻을 수 있다.

또한, 여기서는, APD(21g)의 애노드(105g)가, 분리 영역(108)의 내측의 네모퉁이에만 형성되어 있는 경우를 예로 들어 설명을 하였지만, 네모퉁이 이외의 영역에, 예를 들면, 분리 영역(108)의 내측의 1변만 등, 분리 영역(108)의 내주의 일부에만, 애노드(105g)가 형성되도록 하여도 좋다.

여기서는 제1의 실시의 형태(도 3)에 대해 제7의 실시의 형태를 적용한 예를 나타내었지만, 제2 내지 제6의 실시의 형태에 대해, 제7의 실시의 형태, 즉, 애노드(105)를 분리 영역(108)의 내주의 일부에만 형성하는 구성을 적용할 수도 있다.

<제8의 실시의 형태에서의 APD의 구성>

도 19는, APD(21)의 제8의 실시의 형태에서의 단면 구성을 도시하는 도면이다. 도 19에 도시한 APD(21h)에서, 도 3에 도시한 APD(21a)와 같은 부분에 관해서는 동일한 부호를 붙이고, 그 설명은 생략한다.

도 19에 도시한 APD(21h)는, 도 3에 도시한 APD(21a)와 비교하여, n형 반도체 영역(101)의 형상이 다르다. 도 19에 도시한 APD(21h)의 n형 반도체 영역(101h)은, 콘택트(104)가 접속되는 부분 이외는, 웰층(103) 내에 매입되어 형성되어 있다. 도 19에 도시한 예에서는, n형 반도체 영역(101)은, 볼록부를 갖는 형상으로 되어 있다.

또한, 도 19는, APD(21a)의 단면도이기 때문에, n형 반도체 영역(101h)의 좌우에 볼록부가 형성되어 있는데, 도 20에 도시하는 바와 같이, 평면으로는, 고리를 형성하고 있고, 연속적으로 형성되어 있다.

또한, n형 반도체 영역(101h)의 중앙 부분에는, 실리콘 표면에 형성되어 있는 층(202)과 접속하기 위한 p형 반도체 영역(201)이 형성되어 있다. 이 p형 반도체 영역(201)과, 층(202)은, 동전위가 되고, 애노드(105)와는 다른 전위가 된다.

예를 들면, 층(202)은, 그라운드(GND), 또는 캐소드와 동전위로 할 수 있다. 또한, 층(202)은, 그라운드(GND), 또는 캐소드와 동전위로 구성됨으로써, 홀 축적 영역으로서도 기능한다.

이와 같이, 실리콘 기판의 표면의 캐소드 영역 이외(이 경우, n형 반도체 영역(101h)의 볼록부(101h) 이외)의 영역에 홀 축적 영역(층(202))이 형성되고, 고전계 영역을 구성하는 캐소드가 실리콘 내부에 매입된 구성으로 되어 있다.

예를 들면, 제6의 실시의 형태에서의 도 15에 도시한 APD(21f)와 같이, 고전계 영역을 구성하는 영역 중, 캐소드의 콘택트가 접속되는 부분 이외는, 실리콘의 기판 내에 매입되어 형성되어 있다. 또한 캐소드의 배선이 접속되는 부분(볼록부(101f))의 사이의 영역(볼록부(101f)로 둘러싸인 영역)이며, n형 반도체 영역(101h)의 개략 중앙 부분이고, 실리콘 기판의 표면에 층(202)이 형성된다. 또한, 그 층(202)에, 전압을 인가함(그라운드 또는 캐소드 동전위)으로써, 홀 축적 영역으로서 기능시킨다.

이와 같은 구성으로 함으로써, 실리콘 표면에서 발생하는 암전류의 유입과 고농도 영역의 형성에 의한 데미지량을 줄일 수 있고, DCR을 저감하는 것이 가능해진다. 또한, 층(202)을 캐소드와 동일한 전위로 한 경우, 전압의 계통을 늘리는 일 없이, 회로 구성을 간이화하는 것이 가능해진다.

제8의 실시의 형태에서의 APD(21h)에서도, 상기한 제1 내지 제7의 실시의 형태와 같이, DCR을 저감시키는, 크로스토크를 저감시키는, 횡방향 전계의 형성에 의해 고전계 영역에 캐리어를 모으기 쉽게 할 수 있어서 PDE를 향상시킬 수 있다는 효과를 얻을 수 있다.

또한, 여기서는 제1의 실시의 형태(도 3)에 대해 제8의 실시의 형태를 적용한 예를 나타내었지만, 제2 내지 제7의 실시의 형태에 대해, 제8의 실시의 형태, 즉, 볼록부를 갖는 n형 반도체 영역(101)으로 하거나, 그 볼록부로 둘러싸인 영역을 반대 도전형의 층(202)으로 덮거나 하는 구성을 적용할 수도 있다.

<제9의 실시의 형태에서의 APD의 구성>

도 21은, APD(21)의 제9의 실시의 형태에서의 단면 구성을 도시하는 도면이다. 도 21에 도시한 APD(21i)에서, 도 3에 도시한 APD(21a)와 같은 부분에 관해서는 동일한 부호를 붙이고, 그 설명은 생략한다.

도 21A에 도시한 APD(21i)는, 도 19에 도시한 APD(21h)와 동일한 구조로 되어 있다. 제9의 실시의 형태에서의 APD(21i)의 단면에서의 구성은, 도 19에 도시한 APD(21h)와 동일한 구성이지만, 타단면에서의 구성은, 도 21B에 도시하는 바와 같이, 도 19에 도시한 APD(21h)와는 다른 구성으로 되어 있다.

상기한 제8의 실시의 형태에서의 APD(21h)는, n형 반도체 영역(101h)의 볼록부(101h)가, 연속적으로 형성되어 있는(소정의 형상, 예를 들면 4각형상으로 형성되어 있는) 예였지만, 제9의 실시의 형태에서의 APD(21i)는, n형 반도체 영역(101i)의 볼록부(101i)가, 불연속적으로 형성되어 있다.

도 22는, APD(21i)의 평면도이다. 도 22에 도시한 예를 들면 APD(21i-1)를 참조하면, n형 반도체 영역(101i)의 볼록부(101i)는, 애노드(105)의 내측의 일부에만 형성되어 있다. 도 22에 도시한 예에서는, 4개소의 볼록부(101i)가 형성되어 있다. 4개소의 볼록부(101i)는, 각각, n형 반도체 영역(101i)의 1변의 개략 중앙 부분에 형성되어 있다.

또한 여기서는, n형 반도체 영역(101i)의 볼록부(101i)는, n형 반도체 영역(101i)의 1변의 개략 중앙 부분에 형성되어 있는 경우를 예로 들어 설명을 하였지만, 변의 중앙 부분 이외의 영역, 예를 들면, n형 반도체 영역(101i)의 모서리의 부분 등, n형 반도체 영역(101i)의 일부에만 볼록부(101i)가 형성되도록 하여도 좋다.

도 22에 도시한 구성을 갖는 APD(21i)를, 선분 A-A'로 절단한 때의 단면도는, 도 21A에 도시한 바와 같이 되고, 선분 B-B'로 절단한 때의 단면도는, 도 21B에 도시한 바와 같이 된다.

제9의 실시의 형태에서의 APD(21i)도, 제8의 실시의 형태에서의 APD(21h)와 같이, 실리콘 기판의 표면의 캐소드 영역 이외(이 경우, n형 반도체 영역(101i)의 볼록부(101i) 이외)의 영역에 홀 축적 영역(층(202))이 형성되고, 고전계 영역을 구성하는 캐소드가 실리콘 내부에 매입된 구성으로 되어 있다.

이와 같은 구성으로 함으로써, 실리콘 표면에서 발생하는 암전류의 유입과 고농도 영역의 형성에 의한 데미지량을 줄일 수 있고, DCR을 저감하는 것이 가능해진다. 또한, 층(202)을 캐소드와 동일한 전위로 한 경우, 전압의 계통을 늘리는 일 없이, 회로 구성을 간이화하는 것이 가능하다.

또한, 제9의 실시의 형태에서의 APD(21i)에서는, 볼록부(101i)의 부분이, 제8의 실시의 형태에서의 APD(21h)의 볼록부(101h)의 부분보다도 작기 때문에, 데미지 결함을 보다 저감하고, 또한, 전계 완화를 보다 도모할 수 있고, DCR을 보다 저감시키는 것이 가능해진다.

제9의 실시의 형태에서의 APD(21i)에서도, 상기한 제1 내지 제8의 실시의 형태와 같이, DCR을 저감시키는, 크로스토크를 저감시키는, 횡방향 전계의 형성에 의해 고전계 영역에 캐리어를 모으기 쉽게 할 수 있어서 PDE를 향상시킬 수 있다는 효과를 얻을 수 있다.

또한, 여기서는 제1의 실시의 형태(도 3)에 대해 제9의 실시의 형태를 적용한 예를 나타내었지만, 제2 내지 제7의 실시의 형태에 대해, 제9의 실시의 형태, 즉, 볼록부를 갖는 n형 반도체 영역(101)으로 하거나, 그 볼록부로 둘러싸인 영역을 반대 도전형의 층(202)으로 덮거나, 그 층(202)의 전위를 소정의 전위에 유지하는 구성을 적용할 수도 있다.

<제10의 실시의 형태에서의 APD의 구성>

도 23은, APD(21)의 제10의 실시의 형태에서의 단면 구성을 도시하는 도면이다. 도 23에 도시한 APD(21j)는, 제1 내지 제9의 실시의 형태에서의 APD(21)와 다른 극성을 갖고 있는 점이 다르지만, 구성은 동일하다.

도 23에 도시한 APD(21j)는, 도 3에 도시한 제1의 실시의 형태에서의 APD(21a)와 동일한 구성을 가지며, 다른 극성(極性)으로 구성되어 있는 예를 나타내고 있다.

도 23에 도시한 APD(21j)는, 도전형이 p형인 p형 반도체 영역(101j)과, p형 반도체 영역(101j)의 하부에 도전형이 n형인 n형 반도체 영역(102j)이 형성되어 있다. p형 반도체 영역(101j)과 n형 반도체 영역(102j)은, 웰층(103j) 내에 형성되어 있다.

웰층(103j)은, 도전형이 n형의 반도체 영역이라도 좋고, 도전형이 p형의 반도체 영역이라도 좋다.

p형 반도체 영역(101j)은, 애노드로서 기능하고, 콘택트(104)를 통하여 회로에 접속되어 있다. 애노드에 대한 캐소드(105j)는, p형 반도체 영역(101j)과 동 층이고, p형 반도체 영역(101j)과 분리 영역(108)의 사이에 형성되어 있다. 캐소드(105j)에는, 콘택트(106)를 통하여 회로에 접속되어 있다.

분리 영역(108)과 웰층(103j)의 사이에는 n형의 반도체 영역으로서 형성할 수 있는 전자 축적 영역(107j)이 형성되어 있다. 전자 축적 영역(107j)은, 캐소드(105j)의 하측에 형성되고, 캐소드(105j)와 전기적으로 접속된 상태로 형성되어 있다. 또한 전자 축적 영역(107j)은, 웰층(103j)과 분리 영역(108)의 사이와, 웰층(103j)의 하부(APD(21j)의 이면측)에 형성되어 있다.

이와 같이, 극성을 반전한 APD(21j)인 경우, 홀이 전자 축적 영역(107j)에 트랩되는 구성으로 된다. 홀이 트랩되는 경우도 전자가 트랩되는 경우와 같이, DCR을 억제할 수 있다.

이와 같이, 극성을 반전한 APD(21j)에 대해서도, 제1 내지 제9의 실시의 형태를 적용할 수 있고, 제1 내지 제9의 실시의 형태를 각각 적용한 경우의 설명은, 극성을 반전한 경우에서도 상기한 경우와 마찬가지이기 때문에, 여기서는 그 상세한 설명은 생략한다.

도 23에 도시한 APD(21j)는, 도 3에 도시한 제1의 실시의 형태에서의 APD(21a)의 극성을 반전한 예이다. APD(21j)의 p형 반도체 영역(101j)은, 도 4의 n형 반도체 영역(101)과 같이, 평면 레이아웃에서, 4각형상으로 형성되어도 좋고, 도 5의 n형 반도체 영역(101)과 같이, 평면 레이아웃에서, 원형상으로 형성되어도 좋다.

또한, 도 23에 도시한 APD(21j)의 전자 축적 영역(107j)은, 제2의 실시의 형태(도 6)의 n형 반도체 영역(101b)과 같이, 실리콘 기판의 심부까지 형성하는 것이 아니고, p형 반도체 영역(101j)측이며, 분리 영역(108)의 내측의 일부에만 형성하도록 하여도 좋다.

또한, 제3의 실시의 형태(도 7, 도 8)에 도시한 APD(21c)와 같이, 도 24에 도시하는 바와 같이, APD(21j)에 고정 전하막(151j)을 형성하여도 좋다. 극성이 반전된 APD(21j)에서는, 고정 전하막(151j)은, 정의 고정 전하막이 된다.

또한, 제4의 실시의 형태(도 9)에 도시한 APD(21d)와 같이, 도시는 하지 않지만, APD(21j)의 분리 영역(108)에, 금속막(171)을 형성하여도 좋다. 또한 금속막(171)을 형성하고, 그 금속막(171)에 전압을 인가함으로써, 전자 축적층을 형성할 수도 있다.

또한, 제5의 실시의 형태(도 12)에 도시한 APD(21e)와 같이, 도시는 하지 않지만, APD(21j)의 웰층(103j)을 깊게 구성하고, 전자 축적 영역(107j)과 고정 전하막(151j)을 조합시킨 구성으로 할 수도 있다. 또한 금속막(171)을 조합시킨 구성으로 할 수도 있다. 또한, 전자 축적 영역(107j)과 금속막(171)을 조합시킨 구성으로 할 수도 있다.

또한, 제6의 실시의 형태(도 15)에 도시한 APD(21f)와 같이, 도시는 하지 않지만, APD(21j)의 p형 반도체 영역(101j)의 형상을, 개략 중앙 부분에 볼록부를 갖는 형상으로 하고, p형 반도체 영역(101j)의 콘택트(104)와 접속하는 영역만이, 실리콘 기판의 표면에 나와 있는 구성으로 할 수도 있다.

또한, 제7의 실시의 형태(도 17)에 도시한 APD(21g)와 같이, 도시는 하지 않지만, APD(21j)의 캐소드(105j)가 형성되는 영역을 작게 한 구성(분리 영역(108)의 내측의 일부분에만 캐소드(105j)를 형성한 구성)으로 할 수도 있다.

또한, 제8의 실시의 형태(도 19)에 도시한 APD(21h)와 같이, 도시는 하지 않지만, APD(21j)의 p형 반도체 영역(101j)의 형상을, 단 부근에 볼록부를 갖는 형상으로 하고, p형 반도체 영역(101j)의 콘택트(104)와 접속하는 영역만이, 실리콘 기판의 표면에 나오는 구성으로 하고, 중앙 부분에 층(202j)을 형성하는 구성으로 할 수도 있다. 이 경우, 층(202j)은, 그라운드(GND) 또는 애노드와 동전위가 된다.

또한, 제9의 실시의 형태(도 21)에 도시한 APD(21i)와 같이, 도시는 하지 않지만, APD(21j)의 p형 반도체 영역(101j)의 형상을, 볼록부를 갖는 형상으로 하고, p형 반도체 영역(101j)의 콘택트(104)와 접속하는 영역만이, 실리콘 기판의 표면에 나와 있는 구성으로 하고, 그 볼록부는, 불연속으로 형성되고, 중앙 부분에 층(202j)이 형성된 구성으로 할 수도 있다. 이 경우, 층(202j)은, 그라운드(GND) 또는 애노드와 동전위가 된다.

이와 같이, 제1 내지 제9의 실시의 형태는, 각각 극성을 반전한 APD(21)에 대해서도 적용할 수 있다. 또한, 그 효과로서, 제1 내지 제9의 실시의 형태와 같이, DCR을 저감시키는, 크로스토크를 저감시키는, 횡방향 전계의 형성에 의해 고전계 영역에 캐리어를 모으기 쉽게 할 수 있어서 PDE를 향상시킬 수 있다는 효과를 얻을 수 있다.

<제11의 실시의 형태에서의 APD의 구성>

도 25는, APD(21)의 제11의 실시의 형태에서의 단면 구성을 도시하는 도면이다. 도 25에 도시한 APD(21k)는, 제1 내지 제10의 실시의 형태에서의 APD(21)와 기본적인 구성은 동일하지만, PDE의 저하나, 암신호의 증가를 발생시키는 일 없이, 에지 브레이크다운을 막을 수 있는 구성을 갖고 있는 점에서 다르다.

여기서는, 도 3에 도시한 제1의 실시의 형태에서의 APD(21a)에 대해, PDE의 저하나, 암신호의 증가를 발생시키는 일 없이, 에지 브레이크다운을 막을 수 있는 구성을 적용한 경우를 예로 들어 설명하지만, 제2 내지 제10의 실시의 형태에 대해서도 적용할 수 있다.

도 25에 도시한 APD(21k)의 구성에서는, 홀 축적 영역(107k)의 측벽이고, 웰층(103)측에, 블록층(301)이 형성되어 있다. 블록층(301)은, 증배 영역을 통과하지 않고서, n형 반도체 영역(101)에 도달하는 전자를 블록하기 위해 마련되어 있다. 여기서, 증배 영역을 통과하지 않고서, n형 반도체 영역(101)에 도달하는 전자에 관해 설명을 가한다.

예를 들면, 도 3에 도시한 APD(21a)를 재차 참조하여 설명한다. 도 3에 도시한 APD(21a)는, 에지 브레이크다운을 막기 위해, 증배 영역을 구성한다 p형 반도체 영역(102)을, n형 반도체 영역(101)보다도 작게 형성하고 있다. 이와 같은 구성으로 함으로써, 에지 브레이크다운을 막는 것은 가능하지만, PDE가 악화할 가능성이 있다.

도 26에, 도 3에 도시한 APD(21a)의 증배 영역의 에지 부분을 확대도로 도시한다. n형 반도체 영역(101)보다도, p형 반도체 영역(102)을 작게 형성함으로써, 에지 브레이크다운의 발생을 억제할 수 있다. n형 반도체 영역(101)보다도, p형 반도체 영역(102)을 작게 형성하면, 증배 영역의 에지 부근에서는, 전계가 도면 중 화살표로 나타낸 방향으로 형성된다. 전도 전자(311)는, 전계 방향에 따라 이동하기 때문에, 전도 전자(311)는, 증배 영역을 향하지 않고, 증배 영역의 에지(p형 반도체 영역(102)의 외측)를 통과하고, 캐소드(n형 반도체 영역(101))에 도달한다.

이처럼 하여 n형 반도체 영역(101)에 도달한 전도 전자(311)는, 증배 영역을 통과하지 않기 때문에, 증배가 되지 않아, 캐소드에서 신호 검출되지 않는다. 이와 같은 검출되지 않는 전도 전자(311)가 있으면, PDE는 저하되어 버린다.

그래서, 도 25에 도시한 바와 같이, 증배 영역을 통과하지 않고 n형 반도체 영역(101)에 도달하여 버리는 전도 전자(311)를 저감시키기 위해, 블록층(301)을 마련한다. 블록층(301)을 마련함으로써, 전도 전자(311)는, 증배 영역을 통과하게 된다. 이에 관해, 도 27을 참조하여 설명한다.

도 27에, 도 25에 도시한 APD(21k)의 증배 영역의 에지 부분을 확대도로 도시한다. 증배 영역의 에지 부근에서는, 전계가 도면 중 화살표로 나타낸 방향, 즉, APD(21k)의 중심 방향을 향하여 형성된다.

전도 전자(311)는, 전계 방향에 따라 이동하기 때문에, 전도 전자(311)는, APD(21k)의 중심 방향을 향하여, 결과로서, p형 반도체 영역(102)을 향하여, 증배 영역을 향하게 된다. 따라서, 전도 전자(311)는, 증배 영역을 통과하고, 캐소드(n형 반도체 영역(101))에 도달한다.

이와 같이, 블록층(301)을 마련함으로써, 포텐셜 배리어가 형성되고, 블록층(301)이 형성되지 않으면, 증배 영역에 도달하지 않는 전도 전자(311)도, 증배 영역에 도달시키는 것이 가능해지고, PDE가 저하되는 것을 막을 수 있다. 또한, 증배 영역을 구성하는 p형 반도체 영역(102)을, n형 반도체 영역(101)보다도 작게 형성함으로써, 에지 브레이크다운을 막는 것도 가능해진다.

도 25에 도시한 APD(21k)에서, 블록층(301)은, 홀 축적 영역(107k)의 웰층(103)측의 측벽에 돌기 형상으로 형성되어 있는 예를 나타내었다. 블록층(301)은, 홀 축적 영역(107k)과 같이, p형 반도체 영역으로서 형성할 수 있다.

블록층(301)은, 도 28A에 도시하는 바와 같이, p형 반도체 영역(102)과 개략 같은 층에 형성하여도 좋다. 또한, 블록층(301)은, 도 28B에 도시하는 바와 같이, p형 반도체 영역(102)보다 도면 중 하측, 환언하면, 입사면(도면 중 하면)측에서 본 때에, p형 반도체 영역(102)보다도 입사면측에 가까운 위치에 형성되어 있어도 좋다. 도 28B에서는, p형 반도체 영역(102)의 하변으로부터, 블록층(301)의 상변은, 거리(B)만큼 떨어진 위치에 형성되어 있다.

이와 같이, 블록층(301)은, p형 반도체 영역(102)을 기준으로 하였을 때, p형 반도체 영역(102)과 같은 위치로부터, 조금 떨어진 위치(거리(B)만큼 떨어진 위치)까지에 마련된다.

또한, 거리(B)가 커지면, 즉, p형 반도체 영역(102)으로부터 블록층(301)이 크게 떨어지면, 전도 전자(311)가 블록층(301)을 우회하여, n형 반도체 영역(101)에 도달하여 버릴 가능성이 있고, 포텐셜 배리어로서의 효과가 희미하여져 버리기 때문에, 거리(B)는, 그와 같은 일이 없는 범위로 설정된다. 따라서, 예를 들면, 도 27에 도시한 바와 같이, 거리(B)는, 0으로 하고, p형 반도체 영역(102)의 하변과 블록층(301)의 상변이 같은 위치인 위치에, 블록층(301)을 형성하여도 좋다.

도 28A, 도 28B에 도시한 바와 같이, 블록층(301)은, 증배 영역(n형 반도체 영역(101)과 p형 반도체 영역(102)의 경계 영역을 포함하는 영역)의 깊이보다도 깊은 위치(캐소드와 반대측의 위치에 있어서 깊은 위치)에 형성된다.

또한, 블록층(301)은, 홀 축적 영역(107k)과 동등한 농도라도 좋고, 다른 농도라도 좋다. 예를 들면, 블록층(301)의 농도는, 1e16∼1e20/㎝^3 정도로 할 수 있다. 또한, APD(21k)의 사이즈, 구조, 웨이퍼의 불순물 농도 등에 의해, 최적의 블록층(301)의 농도는 다르기 때문에, 그것들을 고려하여, 블록층(301)의 최적의 농도는 설정된다.

블록층(301)은, 도 28C에 도시하는 바와 같이, 종방향으로 본 때, p형 반도체 영역(102)의 단부와 블록층(301)의 단부가 개략 동일 선상에 있도록 형성하여도 좋다. 예를 들면, p형 반도체 영역(102)의 단부의 위치를 위치(P0)로 하였을 때, 블록층(301)의 단부는, 위치(P0)의 전후(도면 중 좌우 방향)에 위치하도록 형성하여도 좋다.

위치(P0)의 위치에, 블록층(301)의 단부가 위치하도록 형성할 때, 포텐셜 배리어로서 효과적으로 작용하고, 또한 증배 영역이 좁아지는 일 없이 블록층(301)을 형성할 수 있다고 생각된다.

한편으로, 위치(P0)의 위치보다 블록층(301)의 단부가 떨어진 위치에 형성되면, 포텐셜 배리어로서의 기능이 저하되어 버릴 가능성이 있다. 따라서, 가능한 한 위치(P0)에 가까운 위치에, 블록층(301)의 단부가 위치하도록 형성함으로써, 전도 전자(311)를 효율적으로 블록할 수 있는 구성으로 할 수 있다.

이와 같이, 블록층(301)은, p형 반도체 영역(102)의 단부의 부근에 형성된다. 또한 블록층(301)을, p형 반도체 영역(102)의 단부의 부근에 형성함으로써, 보다 많은 전도 전자(311)를 증배 영역에 유도하는 것이 가능해지고, PDE를 향상시키는 것이 가능해진다.

APD(21k)를 상면(도 25의 도면 중 상방향이고, n형 반도체 영역(101)측)에서 본 경우의 APD(21k)의 평면도는, 도 4가 된다. 도 4를 참조한 설명은 이미 하였기 때문에, 중복되는 설명은 생략한다.

도 4에 도시한 APD(21a)는, APD(21k)라고 바꾸어 읽는다. 각 APD(21k)는, 격자형상으로 형성되어 있는 분리 영역(108)에 의해 분리되어 있다. 분리 영역(108)의 내측에는, 애노드(105)가 형성되어 있다. 애노드(105)와 n형 반도체 영역(101)의 사이에는, 웰층(103)이 형성되어 있다. APD(21k)의 중앙 부분에는, n형 반도체 영역(101)이 형성되어 있다.

윗면에서 본 경우, 홀 축적 영역(107k)은 보이지 않지만, 분리 영역(108)의 내부에 형성되어 있다. 환언하면, 애노드(105)와 개략 동일하게 되는 영역에 홀 축적 영역(107k)은 형성되어 있다. 또한, 상면에서 본 경우, 블록층(301)은 보이지 않지만, 애노드(105)와 n형 반도체 영역(101)의 사이의 웰층(103)의 부분과, n형 반도체 영역(101)의 일부에 겹쳐지도록, 블록층(301)은 형성되어 있다.

도 4에 도시한 바와 같이, n형 반도체 영역(101)을 4각형상으로 형성하는 경우, 증배 영역(n형 반도체 영역(101))의 면적을 넓게 확보할 수 있기 때문에, PDE라고 칭하여지는 검출 효율을 향상시킬 수 있다.

그런데, 블록층(301)을 형성함으로써, 에지 브레이크다운을 막고, 증배 영역을 통과하지 않고서 n형 반도체 영역(101)에 도달하여 버리는 전도 전자(311)를, 증배 영역을 통과하도록 유도하기 위한 구성으로서는, 홀 축적 영역(107k)과 분리 영역(108)을 삭제한 구성으로 할 수도 있다. 예를 들면, 도 29에 도시하는 바와 같은 구성에 APD(21k')로 하여도 좋다.

도 29에 도시한 APD(21k')는, 도 25에 도시한 APD(21k)로부터 홀 축적 영역(107k)과 분리 영역(108)을 삭제한 구성으로 되어 있다. 블록층(301)은, 증폭 영역보다 깊은 위치에, n형 반도체 영역(101)의 크기와 p형 반도체 영역(102)의 크기의 차분이 되는 영역을 적어도 덮는 크기로 형성되어 있다.

이와 같이, APD(21k')를 구성한 경우, 예를 들면, 도 30에 도시하는 바와 같이 인접하는 APD(21k')끼리에서 블록층(301)을 공유하는 구성으로 하여도 좋다. 도 30에 도시한 APD(21'-1)와 APD(21'-2)는, 인접하는 APD(21')끼리이고, 블록층(301)은, APD(21'-1)와 APD(21'-2)를 타고넘는 크기로 형성되어 있고, APD(21'-1)의 포텐셜 배리어로서 기능함과 함께, APD(21'-2)의 포텐셜 배리어로서도 기능한다.

이와 같이, 블록층(301)을, 복수의 APD(21k')에서 공유하는 크기, 형상으로 형성하여도 좋다.

또한 여기서는, 홀 축적 영역(107k)과 분리 영역(108)을 삭제한 APD(21k')의 구성을 예로 들어 설명하였지만, 홀 축적 영역(107k)과 분리 영역(108)의 양쪽을 삭제한 구성이 아니라도 본 기술을 적용할 수 있고, 홀 축적 영역(107k) 또는 분리 영역(108)의 어느 일방만을 삭제한 구성으로 할 수도 있다.

이와 같이, 제11의 실시의 형태에서의 APD(21k)는, 고전계 영역(증배 영역)과, 고전계 영역의 단부측이며, 고전계 영역보다도 깊은 위치에 고전계 영역의 단부측에 전자가 이동하는 것을 블록하는 블록층을 구비한다.

블록층은, 고전계 영역보다도 깊은 위치에 형성되어 있다.

전자를 트랩하는 홀 축적 영역을 또한 구비하고, 블록층은, 홀 축적 영역의 측벽에 형성되어 있다.

인접하는 픽셀과 분리하기 위한 분리 영역을 또한 구비한다.

이와 같이, n형 반도체 영역(101)보다도, p형 반도체 영역(102)을 작게 형성함으로써, 에지 브레이크다운의 발생을 억제할 수 있다. 또한, 블록층(301)을 형성함으로써, 증배 영역에, 전도 전자(311)를 보다 많이 도달시킬 수 있는 구성으로 할 수 있기 때문에, PDE를 향상시킬 수 있다.

또한, 홀 축적 영역(107k)을 형성함으로써, 더욱, PDE를 향상시킬 수 있다. 또한, 분리 영역(108)을 형성함으로써, 크로스토크를 저감시킬 수 있다. 또한, 이들의 구성에서는, DCR이 악화하는 일 없이, 상기한 효과를 얻을 수 있다.

또한 상기한 바와 같이, 여기서는 제1의 실시의 형태(도 3)에 대해 제11의 실시의 형태를 적용한 예를 나타내었지만, 제2 내지 제10의 실시의 형태에 대해, 각각 제11의 실시의 형태, 즉, 블록층(301)을 갖는 구성을 적용할 수도 있다.

<제12의 실시의 형태에서의 APD의 구성>

도 31은, APD(21)의 제12의 실시의 형태에서의 단면 구성을 도시하는 도면이다. 도 31에 도시한 APD(21m)는, 제1내의 실시의 형태에서의 APD(21)와 구성은 기본적으로 동일하다가, PDE의 저하나, 암신호의 증가를 발생시키는 일 없이, 에지 브레이크다운을 막을 수 있는 구성을 갖고 있는 점에서 다르다.

또한, 제12의 실시의 형태에서의 APD(21m)는, PDE의 저하나, 암신호의 증가를 발생시키는 일 없이, 에지 브레이크다운을 막을 수 있는 구성으로 되어 있는 점에 관해서는, 제11의 실시의 형태와 마찬가지이다.

도 31에 도시한 APD(21m)의 구성은, 도 3에 도시한 APD(21a)와 같은 구성이지만, n형 반도체 영역(101)이 불순물의 농도가 다른 영역으로 형성되어 있는 점에서 다르다. 도 31에 도시한 APD(21m)의 구성은, 도 3에 도시한 APD(21a)와 같은 구성에 관해서는, 설명을 생략한다.

n형 반도체 영역(101)은, 상기한 실시의 형태와 같은 정도의 농도(농도(n1)라고 한다)를 갖는 n형 반도체 영역(101-1)과, 농도(n1)보다도 낮은 농도(농도(n2)라고 한다)를 갖는 n형 반도체 영역(101-2)으로 형성되어 있다.

예를 들면, n형 반도체 영역(101-2)의 농도(n2)는, n형 반도체 영역(101-1)의 농도(n1)에 대해, 0.1∼0.7 정도의 농도로 설정할 수 있다. 또한, APD(21m)의 사이즈, 구조, 웨이퍼의 불순물 농도 등에 의해, 최적의 농도(n1)와 농도(n2)는 다르기 때문에, 그들을 고려하여, 농도(n1)와 농도(n2)의 각각의 최적의 농도는 설정된다.

n형 반도체 영역(101-2)은, n형 반도체 영역(101)의 양단에 형성되어 있다. 즉, 도 32를 참조하여 설명하면, APD(21m)를 상면에서 본 경우, n형 반도체 영역(101-1)의 주위를 둘러싸도록, n형 반도체 영역(101-2)이 형성되어 있다. 환언하면, APD(21m)의 중앙 부분에는, 농도(n1)의 n형 반도체 영역(101-1)이 형성되고, 그 주위(외주 부분)에, 농도(n2)의 n형 반도체 영역(101-2)이 형성되어 있다.

또한, APD(21m)를 n형 반도체 영역(101)측에서 본 때에는 보이지 않지만, n형 반도체 영역(101)의 하측에는, p형 반도체 영역(102)이 형성되어 있다. n형 반도체 영역(101-1)과 p형 반도체 영역(102)의 크기는, 개략 동일하다고 할 수 있다. 또는, n형 반도체 영역(101-1)은, p형 반도체 영역(102)보다도 작은 영역으로 형성하고, n형 반도체 영역(101-2)이, p형 반도체 영역(102)의 일부(단부)와 겹쳐지도록 형성되어 있어도 좋다.

또한, 도 33에 도시하는 바와 같이, n형 반도체 영역(101-1)과 n형 반도체 영역(101-2)의 두께는, 동일하지 않아도 좋다. 즉, 도 33에 도시한 바와 같이, n형 반도체 영역(101-1)의 두께보다도, n형 반도체 영역(101-2)의 두께는 얇게 형성되어 있어도 좋다.

이와 같이, 증배 영역을 구성하는 n형 반도체 영역(101)을, 증배 영역을 덮는 패턴(n형 반도체 영역(101-1))과, 그것보다도 작은 패턴(n형 반도체 영역(101-2))의 2개가 다른 패턴으로 형성하고, 도핑된 n형 불순물의 농도가 다른 패턴으로 함으로써, PDE의 저하나, 암신호의 증가를 발생시키는 일 없이, 에지 브레이크다운을 막을 수 있는 구성으로 할 수 있다.

도 34에, 도 31에 도시한 APD(21m)의 증배 영역의 에지 부분을 확대도로 도시한다. n형 반도체 영역(101)을 농도가 다른 2개의 영역으로 형성하면, 전계는, n형 반도체 영역(101-2)의 부근은, n형 반도체 영역(101-1)보다도 약한 전계가 된다. 환언하면, 전계는, n형 반도체 영역(101)의 중앙 부분(n형 반도체 영역(101-1))의 쪽이, n형 반도체 영역(101)의 외주 부분(n형 반도체 영역(101-2))보다도 상대적으로 강한 전계가 된다.

상대적인 전계의 차이를 발생시킬 수 있기 때문에, n형 반도체 영역(101-2)의 부근, 환언하면, 증배 영역의 에지 부근에 존재한 전도 전자(311)는, 상대적으로 전계가 강한 쪽으로 끌어당겨진다. 즉, 증배 영역의 에지 부근에 존재하는 전도 전자(311)를, 증배 영역으로 유도하는 것이 가능해지고, 증배 영역에 도달하는 전도 전자(311)를 보다 많게 할 수 있다.

이와 같이, 제12의 실시의 형태에서의 APD(21m)는, 제1의 층과 제2의 층으로 구성된 고전계 영역(증배 영역)을 구비하고, 제1의 층은, 제1의 농도를 갖는 제1의 영역과 제2의 농도를 갖는 제2의 영역으로 구성되어 있다.

또한 제2의 영역은, 고전계 영역의 외주 부분에 형성되어 있다.

또한 제1의 농도는, 제2의 농도보다도 진하게 형성되어 있다.

이와 같은 구성을 갖는 APD(21m)는, 증배 영역을 형성하는 n형 불순물 도핑 마스크와, 증배 영역을 형성하는 p형 불순물 도핑 마스크를 이용하여 증배 영역의 n형 불순물 영역을 형성할 수 있다.

즉, 예를 들면, 증배 영역을 형성하는 n형 불순물 도핑 마스크를 이용하여, 농도(n2)의 n형 반도체 영역(101)을 형성함으로써, n형 반도체 영역(101-2)에 해당하는 영역을 형성할 수 있다. 그 후, 증배 영역을 형성하는 p형 불순물 도핑 마스크를 이용하여, n형 반도체 영역(101-1)에 해당하는 영역에, n형 불순물의 도핑을 더욱 행함으로써, n형 불순물의 농도가 높아지고, 농도(n1)의 n형 반도체 영역(101-1)을 형성할 수 있다.

따라서, 농도가 다른 영역을 포함하는 n형 반도체 영역(101)을 형성하는 경우라도, 종래의 APD(21)를 형성할 때의 마스크와 동등한 매수로 형성할 수 있다.

이와 같이, n형 반도체 영역(101)보다도, p형 반도체 영역(102)을 작게 형성함으로써, 에지 브레이크다운의 발생을 억제할 수 있다. 또한, n형 반도체 영역(101)을 농도가 다른 2개의 영역으로 형성함으로써, 증배 영역에, 전도 전자(311)를 보다 많이 도달시킬 수 있는 구성으로 할 수 있기 때문에, PDE를 향상시킬 수 있다.

또한, 홀 축적 영역(107m)을 형성함으로써, 더욱, PDE를 향상시킬 수 있다. 또한, 도시는 하지 않지만, 제11의 실시의 형태에서의 APD(21k)와 같이, 제12의 실시의 형태에서의 APD(21m)를, 홀 축적 영역(107m)을 삭제한 구성으로 할 수도 있다.

또한, 분리 영역(108)을 형성함으로써, 크로스토크를 저감시킬 수 있다. 또한, 도시는 하지 않지만, 제11의 실시의 형태에서의 APD(21k)와 같이, 제12의 실시의 형태에서의 APD(21m)를, 분리 영역(108)을 삭제한 구성으로 할 수도 있다. 또한, 도시는 하지 않지만, 제11의 실시의 형태에서의 APD(21k)와 같이, 제12의 실시의 형태에서의 APD(21m)를, 홀 축적 영역(107m)과 분리 영역(108)을 삭제한 구성으로 할 수도 있다.

또한, 이들의 구성에서는, DCR이 악화하는 일 없이, 상기한 효과를 얻을 수 있다.

또한 상기한 바와 같이, 여기서는 제1의 실시의 형태(도 3)에 대해 제12의 실시의 형태를 적용한 예를 나타내었지만, 제2 내지 제10의 실시의 형태에 대해, 각각 제12의 실시의 형태, 즉, 농도가 다른 2개의 영역을 갖는 n형 반도체 영역(101)을 갖는 구성을 적용할 수도 있다.

또한, APD(21)를, 제11의 실시의 형태에서의 블록층(301)과, 제12의 실시의 형태에서의 농도가 다른 2개의 영역을 갖는 n형 반도체 영역(101)의 양쪽을 갖는 APD(21)를 제조하는 것도 가능하다.

상기한 고정 전하막(151)(151e나 151j도 포함한다)은, 예를 들면, 산화하프늄(HfO2)막, 산화알루미늄(Al2O3)막, 산화지르코늄(ZrO2)막, 산화탄탈(Ta2O5)막, 또는 산화티탄(TiO2)막으로 형성된다. 상기에 든 종류의 막은, 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막 등에 사용되고 있는 실적이 있고, 그때문에, 성막 방법이 확립되어 있기 때문에 용이하게 성막할 수 있다. 성막 방법으로서는, 예를 들면, 화학 기상 성장법, 이들의 구성링법, 원자층 증착법 등을 들 수 있지만, 원자층 증착법을 이용하면, 성막 중에 계면준위를 저감하는 SiO2층을 동시에 1㎚ 정도 형성할 수 있기 때문에 알맞다.

또한, 상기 이외의 재료로서는, 산화란탄(La2O3), 산화프라세오디뮴(Pr2O3), 산화세륨(CeO2), 산화네오디뮴(Nd2O3), 산화프로메튬(Pm2O3), 산화사마륨(Sm2O3)산화유로퓸(Eu2O3), 산화가돌리늄(Gd2O3), 산화테르븀(Tb2O3), 산화디스프로슘(Dy2O3), 산화홀뮴(Ho2O3), 산화에르븀(Er2O3), 산화튤륨(Tm2O3), 산화이테르븀(Yb2O3), 산화루테튬(Lu2O3), 산화이트륨(Y2O3) 등을 들 수 있다. 또한, 상기부의 고정 전하를 갖는 고정 전하막(151)은, 질화하프늄막, 질화알루미늄막, 산질화하프늄막 또는 산질화알루미늄막으로 형성하는 것도 가능하다.

또한 고정 전하막(151)은, 절연성을 손상시키지 않는 범위에서, 막 중에 실리콘(Si)이나 질소(N)가 첨가되어 있어도 좋다. 그 농도는, 막의 절연성이 손상되지 않는 범위에서 적절히 결정된다. 이와 같이, 실리콘(Si)이나 질소(N)가 첨가됨에 의해, 막의 내열성이나 프로세스 중에서의 이온 주입의 저지 능력을 올리는 것이 가능해진다.

<주변 영역을 포함하는 구성에 관해>

상기한 실시의 형태에서는, APD(21)에 관해 설명하였다. APD(21)는, 도 35, 도 36에 도시하는 바와 같이, 센서 칩(310)에 마련되어 있는 픽셀 영역(A1)에 어레이형상으로 배치되어 있다. 도 36에서는, APD(21-1)와 APD(21-2)가 픽셀 영역(A1)에 나열하여 배치되어 있는 예를 나타내었다.

이 APD(21)가 배치되어 있는 센서 칩(310)의 하면(광입사면과는 역측의 면)에는, 로직 칩(610)이 접속되어 있다. 이 로직 칩(610)에는, APD(21)로부터의 신호를 처리하거나, APD(21)에 전력을 공급하거나 하는 회로가 형성되어 있다.

픽셀 영역(A1)의 외측에는, 주변 영역(A2)이 배치되어 있다. 또한 주변 영역(A2)의 외측에는, 패드 영역(A3)이 배치되어 있다.

패드 영역(A3)은, 도 36에 도시하는 바와 같이, 센서 칩(310)의 상단부터 배선층(311)의 내부까지 달하는 수직 방향의 구멍이고, 전극 패드(312)에의 배선용의 구멍인 패드 개구부(313)가, 일직선으로 나열하도록 형성되어 있다.

패드 개구부(313)의 바닥에는, 배선용의 전극 패드(312)가 마련되어 있다. 이 전극 패드(312)는, 예를 들면, 배선층(311) 내의 배선과 접속되거나, 다른 외부 장치(칩 등)와 접속되거나 할 때에 사용된다. 또한, 센서 칩(310)과 로직 칩(610)과의 맞붙임면에 가까운 배선층이, 전극 패드(312)를 겸하는 구성으로 할 수도 있다.

센서 칩(310)에 형성된 배선층(311)과, 로직 칩(610)에 형성된 배선층은, 각각 절연막과 복수의 배선을 포함하여 형성되고, 복수의 배선이나 전극 패드(312)는, 예를 들면 구리(Cu)나 알루미늄(Al) 등의 금속으로 형성된다. 픽셀 영역(A1)이나 주변 영역(A2)에 형성된 배선도, 같은 재료로 형성된다.

픽셀 영역(A1)과 패드 영역(A3)의 사이에는, 주변 영역(A2)이 마련되어 있다. 주변 영역(A2)의 구성에 관해서는, 후술하지만, n형 반도체 영역(321), p형 반도체 영역(322)으로 구성되어 있다. 또한, p형 반도체 영역(322)은, 배선(324)과 콘택트(325)를 통하여 접속되고, 배선(324)은, 그라운드(GND)에 접속되어 있다.

도 36에 도시하는 예에서는, 픽셀 영역(A1)에서, 센서 칩(310)과 로직 칩(610)이 맞붙임면측에 형성된 배선층 중, 가장 맞붙임면측의 배선층의 일부끼리가 직접접합되는 형태로, 센서 칩(310)과 로직 칩(610)이 전기적으로 접속되어 있다.

n형 반도체 영역(321)에는, 트렌치(323-1과 323-2)의 2개의 트렌치가 형성되어 있다. 이 트렌치(323)는, 픽셀 영역(A1)과 주변 영역(A2)을 확실하게 분리하기 위해 마련되어 있다. 도 35는, 2개의 트렌치(323)가 형성되어 있는 경우를 나타내고 있지만, 트렌치(323)에 관해서는, 도 51 이후를 참조하여 후술하는 바와 같이, 적어도 하나의 트렌치(323)가 형성되어 있으면 좋다.

APD(21)는, 상기한 바와 같이, 캐소드(콘택트(104))와 애노드(105)의 사이에 높은 전압이 인가되어 있다. 또한, 주변 영역(A2)은, GND에 접지되어 있다. 이 때문에, 픽셀 영역(A1)과 주변 영역(A2)의 사이에 마련되어 있는 분리 영역에서는, 애노드(105)에 높은 전압이 걸려 있음에 의한 고전계 영역이 발생하여, 브레이크다운이 발생하여 버릴 가능성이 있다. 브레이크다운을 회피하기 위해서는, 픽셀 영역(A1)과 주변 영역(A2)의 사이에 마련되어 있는 분리 영역을 넓히는 것이 생각되지만, 분리 영역을 넓힘으로써, 센서 칩(310)이 커져 버린다.

이와 같은 브레이크다운을 막기 위해, 트렌치(323)가 형성되어 있다. 이 트렌치(323)에 의해, 분리 영역을 넓히지 않아도, 브레이크다운을 막는 것이 가능해진다. 이 트렌치(323)에 관해서는, 도 51 이후를 참조하여 후술한다.

<분리 영역의 제1의 실시의 형태>

APD(21)에는, APD(21) 사이를 분리하기 위한 분리 영역이 형성되어 있다. 예를 들면, 도 3에 도시한 APD(21a)에서는, 분리 영역(108)이 형성되어 있다.

분리 영역(108)의 상세한 구성에 관해, 이하에 설명한다. 이하에 설명한 분리 영역(108)은, 픽셀 영역(A1)의 최외주부에 배치되어 있는 APD(21)와, 주변 영역(A2)의 사이에 마련되어 있는 분리 영역을 예로 들어 설명한다.

도 37은, 제1의 실시의 형태에서의 분리 영역(108a)의 구성을 도시하는 도면이다. 이하의 설명에서는, 광입사면을 상측에 도시하여 설명을 행한다. 또한, 이하의 설명에서는, APD(21)의 기술을 하는데, APD(21)는, 상기한 제1 내지 제12의 실시의 형태에서의 APD(21a 내지 21m)의 어느 하나이다.

APD(21)의 광입사면측에는, 온 칩 렌즈(23)가 형성되어 있다. 온 칩 렌즈(23)와, APD(21)의 사이에는, 평탄화막(401)이 형성되어 있다.

APD(21)의 웰층(103)의 양단에는, 분리 영역(108)이 형성되어 있다. 이 분리 영역(108)은, 도면 중 좌측의 APD(21) 사이에서는, p형 반도체 영역(411), 트렌치(412), 및 p형 반도체 영역(413)으로 구성되어 있다.

또한, 분리 영역(108)은, 도면 중 우측의 APD(21)와 주변 영역(A2)의 사이에서는, p형 반도체 영역(411), 트렌치(412), p형 반도체 영역(413), n형 반도체 영역(414), 및 p형 반도체 영역(415)이 형성되어 있다. n형 반도체 영역(416)은, 주변 영역(A2)을 형성하는 일부이다.

또한, p형 반도체 영역(411)과 콘택트(106)와의 사이에는, 애노드(105)(도 40에서는 부도시)가 형성되어 있다. 또한, 설명의 사정 상, p형 반도체 영역(411)은, 분리 영역(108)에 포함된다고 하여 설명을 행하지만, p형 반도체 영역(411)은, 상기한, 예를 들면, 도 3에서의 홀 축적 영역(107a)에 해당하는 영역으로 할 수 있다.

도 37에 도시한 바와 같이, 분리 영역(108a)에는, p형 반도체 영역(411)과 p형 반도체 영역(413)의 사이에, 트렌치(412)가 형성된 영역으로 되어 있다.

예를 들면, p형 반도체 영역(411)과 p형 반도체 영역(413)은, 하나의 p형 반도체 영역이고, 그 p형 반도체 영역을 표면부터 이면까지 관통하도록 파들어가고, 그 파들어감(掘り入み)(관통구멍(貫通孔))에는, 산화막이나 질화막 등의 절연막이 형성되어 있다. 예를 들면, 평탄화막(401)을 형성할 때에, 그 평탄화막(401)의 재료가 관통구멍에도 충전되도록 함으로써, 트렌치(412) 내에 소정의 재료가 충전되도록 하여도 좋다. 이 경우, 평탄화막(401)과 트렌치(412)는, 동일 재료로 형성되어 있다.

트렌치(412)의 상부(광입사면측)에는, 차광막(402)이 형성되어 있다. 차광막(402)은, 금속 등의 도전체로 구성되어 있다. 차광막(402)은, p형 반도체 영역(415)상부터, 트렌치(412)상까지 형성되어 있다. p형 반도체 영역(415)의 하면(차광막(402)이 형성되지 않은 측)에는, 콘택트(417)가 형성되어, 소정의 전압이 걸리도록 구성되어 있다.

여기서 애노드(105)에 접속되어 있는 콘택트(106)와, 콘택트(417)에는, 같은 전압이 인가된다. 콘택트(417)에 걸려진 전압은, p형 반도체 영역(415)을 통하여, 차광막(402)에도 인가된다. 차광막(402)은, 트렌치(412)상에도 형성되어 있기 때문에, 트렌치(412)의 상부도, 콘택트(417)에 인가되어 있는 전압과 같은 전압이 인가되게 된다.

이와 같이, 광입사면측에 차광막(402)을 마련하고, 그 차광막(402)에, 전압을 부가함으로써, 차광막(402) 부근의 피닝을 취할 수 있다. 또한, 차광막(402)에 전압을 부가하는 경우, 차광막(402)이 형성되어 있는 측과는 다른 면(광입사면측과 대향하는 면)에 콘택트(417)를 마련하여도, p형 반도체 영역(415)을 통하여 차광막(402)에 전압을 부가할 수 있다.

따라서, 콘택트(도 37에서는, 콘택트(104), 콘택트(106), 및 콘택트(417))를, 동일면상에 형성할 수 있고, 배선층(311) 내의 배선과의 접속도 용이해진다.

트렌치(412)는, p형 반도체 영역을 관통하지 않고, 도 38에 도시하는 바와 같이, p형 반도체 영역의 일부에 형성되어 있도록 하여도 좋다. 도 38에 도시한 센서 칩(310)에서는, 트렌치(412')는, p형 반도체 영역(411)의 광입사면측에 형성되고, p형 반도체 영역(411)의 도중까지 형성되어 있다.

예를 들면, 온 칩 렌즈(23)를 형성하기 전의 공정에서, APD(21)의 광입사면측에서, 파들어감을 넣음으로써, 트렌치(412')가 형성된다. 도 37에 도시한 관통한 트렌치(412)는, p형 반도체 영역(411)이 깊어지면, 파들어감도 깊게 하여야 하지만, 도 38에 도시한 트렌치(412')는, p형 반도체 영역(411)을 깊게 파들어갈 필요가 없기 때문에, 도 37에 도시한 트렌치(412)보다는 용이하게 형성할 수 있다.

또한, 도 38에 도시한 바와 같은 트렌치(412')라도, 차광막(402)에, 전압이 걸림에 의해, 차광막(402) 부근의 피닝을 취할 수 있다.

이와 같이, 트렌치(412)의 깊이는, p형 반도체 영역(411)을 관통하도록 형성되어 있어도 좋고, p형 반도체 영역(411)의 영역의 일부에 형성되어 있어도 좋다.

<분리 영역의 제2의 실시의 형태>

분리 영역의 제2의 실시의 형태에 관해, 도 39를 참조하여 설명한다. 상기한 분리 영역의 제1의 실시의 형태에서의 분리 영역(108a)은, 차광막(402)을, p형 반도체 영역(415)과 트렌치(412)를 접속한 배선으로서 이용하는 경우를 예로 들어 설명하였지만, 분리 영역의 제2의 실시의 형태에서의 분리 영역(108b)은, 배선을 형성하고, p형 반도체 영역(415)과 트렌치(412)를 접속하는 구성으로 되어 있는 점이, 분리 영역의 제1의 실시 형태에서의 분리 영역(108a)과 다르다.

도 39를 참조하면, p형 반도체 영역(415)의 광입사면측에는 콘택트(451-1)가 형성되고, 배선(452)과 접속되어 있다. 또한 트렌치(412)의 광입사면측에는 콘택트(451-2)가 차광막(402')상에 형성되고, 배선(452)과 접속되어 있다. 따라서, p형 반도체 영역(415)과 트렌치(412)는, 콘택트(451-1), 배선(452), 및 콘택트(451-2)를 통하여 접속되어 있다.

이와 같은 구성의 경우도, 콘택트(417)에 인가된 전압은, p형 반도체 영역(415), 콘택트(451-1), 배선(452), 및 콘택트(451-2)에도 인가되고, 트렌치(412)에도 인가된다. 따라서, 분리 영역의 제1의 실시의 형태와 같이, 콘택트(451-2)(차광막(402')) 부근의 피닝을 취하는 것이 가능해진다.

도 39에 도시한 센서 칩(310)의 구성에 대해, 도 38에 도시한 센서 칩(310)의 구성을 적용하고, 트렌치(412)를 p형 반도체 영역(411)의 도중까지 형성하는 구성으로 할 수도 있다.

<분리 영역의 제3의 실시의 형태>

다음에, 도 40을 참조하여, 분리 영역의 제3의 실시의 형태에 관해 설명한다. 분리 영역의 제1, 제2의 실시의 형태에서는, 트렌치(412) 내에 충전되는 재료는, 예를 들면, 평탄화막(401)과 같은 재료이고, 예를 들면 절연 재료라고 하여 설명하였다.

이 트렌치(412)에, 도전체를 충전하여도 좋다. 이하, 트렌치(412) 내에 충전된 도전체를, 적절히, 차광벽이라고 기술한다. 차광벽(471)은, 차광막(402)과 같은 재료로 형성할 수 있다. 또는, 차광벽(471)은, 차광막(402)과 다른 재료로 형성하여도 좋다.

차광벽(471)은, 예를 들면, W(텅스텐), Al(알루미늄), Cu(구리) 등 금속재료나, 폴리실리콘 등의 재료로 형성된다.

또한 차광벽(471)과 p형 반도체 영역(411)(p형 반도체 영역(413))의 접촉부는, SiO2(2산화규소)나 SiN(질화규소)으로 절연되어 있다. 즉, 트렌치(412)는, 중앙 부분이, 차광벽(471)으로 형성되고, 그 주위에, 절연막이 형성된 구성으로 되어 있다.

도 40에 도시한 센서 칩(310)의 구성에 의하면, 콘택트(417)에 인가된 전압은, p형 반도체 영역(415)에도 인가되고, p형 반도체 영역(415)과 접하여 있는 차광막(402)에도 인가된다. 또한, 차광막(402)은, 트렌치(412) 내의 차광벽(471)과 접속되어 있기 때문에, 차광벽(471)에도 전압이 인가되게 된다.

여기서, 콘택트(417)에 인가된 전압의 전압치를, 전압치(A)라고 한다. 애노드(105)의 전압(콘택트(106)에 걸리는 전압)도, 전압치(A)라고 한다. 즉, 콘택트(106)에 걸리는 전압과, 콘택트(417)에 걸리는 전압을 같은 전압이라고 한다. 이와 같이 같은 전압으로 함으로써, 차광벽(471)과 인접하는 p형 반도체 영역(411)과 트렌치(412) 사이, 또한 p형 반도체 영역(413)과 트렌치(412) 사이에, 전계 스트레스가 걸리지 않게 되고, 이 부분의 열화를 막을 수 있다.

또한, 트렌치(412) 내에 차광벽(471)을 형성하고, 그 차광벽(471)에 전압을 부가함으로써, 피닝을 취할 수 있다. 이 구성은, 도 11에 도시한 APD(21d')에 해당하는 구성이다.

도 11을 재차 참조하면, 분리 영역(108)의 일방의 측면에 금속막(171)을 형성하고, 그 금속막(171)에 전압을 인가하도록 구성한다. 금속막(171)에 전압이 인가됨으로써, 금속막(171) 부근에, 홀 축적 영역(107d')(도 11에서는 부도시)이 형성된다.

도 11에 도시한 APD(21d')에서의 금속막(171)은, 도 40에 도시한 센서 칩(310)의 차광벽(471)에 해당한다. 따라서, 차광벽(471)에 전압이 인가됨으로써, 차광벽(471)의 부근에, 홀 축적 영역(107d')(도 40에서는 부도시)이 형성된다.

이와 같이, 차광벽(471)에 전압을 인가하고, 차광벽(471) 부근에, 홀 축적 영역(107d')(부도시)을 형성하도록 구성한 경우도, 웰층(103)과 분리 영역(108c)(p형 반도체 영역(411))과의 계면에서 발생한 전자를 트랩할 수 있는 구성으로 되기 때문에, 계면에서 발생하는 암전류를 저감시키는 것이 가능해진다.

분리 영역(108)은, APD(21) 사이에도 형성되어 있다. 예를 들면, 도 4를 참조하여 설명한 바와 같이, 광입사면측에서 본 때의 평면도에서, 분리 영역(108)은, APD(21)를 둘러싸도록 형성되어 있다. 도 40에 도시한 분리 영역(108c)도, APD(21)를 둘러싸도록 형성되어 있기 때문에, 트렌치(412)도, APD(21)를 둘러싸도록 형성되어 있다.

도 40에는, APD(21)의 양단에, 트렌치(412)가 형성되어 있도록 도시하고 있지만, 이 양단에 도시한 트렌치(412)는, 연결되어 있다. 따라서, 트렌치(412) 내에 형성되어 있는 차광벽(471)도, APD(21)를 둘러싸도록 형성되어 있다. 또한, 도시하지 않지만, 인접하는 APD(21)의 트렌치(412)와도 연결되어 있기 때문에, 인접하는 트렌치(412) 내에 형성되어 있는 차광벽(471)도 연결된 상태로 형성되어 있다.

즉, 픽셀 영역(A1) 내에 형성되어 있는 APD(21) 사이에 형성되어 있는 차광벽(471)은, 전부 연결된 상태로 형성되어 있다. 따라서, 도 40에 도시한 바와 같이, 주변 영역(A2)에 있는 분리 영역(108c)의 트렌치(412)의 차광벽(471)에 대해 전압을 인가하면, 픽셀 영역(A1) 내에 형성되어 있는 모든 APD(21)의 각 APD(21)를 둘러싸는 차광벽(471)에, 동일한 전압을 인가할 수 있다.

따라서, 모든 APD(21)에서, 홀 축적 영역을 형성할 수 있고, 웰층(103)과 분리 영역(108)(p형 반도체 영역(411))과의 계면에서 발생한 전자를 트랩할 수 있는 구성이 되어, 계면에서 발생하는 암전류를 저감시키는 것이 가능해진다.

트렌치(412)는, p형 반도체 영역을 관통하지 않고, 도 41에 도시하는 바와 같이, p형 반도체 영역의 일부에 형성되어 있도록 하여도 좋다. 도 41에 도시한 분리 영역(108c)에서는, 트렌치(412')는, p형 반도체 영역(411)의 광 입사측에 형성되고, p형 반도체 영역(411)의 도중까지 형성되어 있다. 이 점은, 도 38에 도시한 분리 영역(108a')과 마찬가지이다. 도 41에 도시한 분리 영역(108c)에서는, 차광벽(471')도 형성되고, 그 차광벽(471')은, p형 반도체 영역(411)의 도중까지 형성되어 있는 트렌치(412') 내에 형성되어 있다.

도 41에 도시한 바와 같은 트렌치(412')이며, 차광벽(471')이라도, 차광벽(471')에 전압이 걸림에 의해, 차광벽(471') 부근의 피닝을 취할 수 있다.

<분리 영역의 제4의 실시의 형태>

분리 영역의 제1 내지 제3의 실시의 형태에서는, 트렌치(412)를 형성하는 예를 나타내었다. 트렌치(412)를 형성함으로써, 픽셀 사이 또는 픽셀 영역(A1)과 주변 영역(A2)의 분리를 보다 확실하게 행할 수 있게 되고, 또한, 트렌치(412)에 접속되어 있는 차광막(402)에 전압을 부가함으로써, 피닝을 취할 수 있다.

이 피닝을 취할 수 있는 구성으로서는, 도 42에 도시하는 바와 같이, 트렌치(412)를 형성하지 않는 형태를 적용할 수도 있다. 도 42에 도시한 센서 칩(310)은, 예를 들면, 도 37에 도시한 분리 영역의 제1의 실시의 형태에서의 분리 영역(108a)네서, 트렌치(412)를 삭제한 구성으로 되어 있다.

도 42에 도시한 분리 영역(108a)의 구성에서는, 콘택트(417)는, p형 반도체 영역(415)에 접속되고, p형 반도체 영역(415)은, 차광막(402)과 접속되고, 차광막(402)은, p형 반도체 영역(411)과 접속되어 있다. p형 반도체 영역(411)에는, 트렌치(412)는 형성되어 있지 않다.

이 경우도, 콘택트(417)에 소정의 전압이 인가되면, 차광막(402)에도, 그 전압이 인가된다. 따라서, p형 반도체 영역(411)의 차광막(402)과 접하여 있는 부근에서는, 피닝을 취하는 것이 가능해진다.

<분리 영역의 제5의 실시의 형태>

분리 영역의 제1 내지 제4의 실시의 형태에서는, 예를 들면, 도 37에 도시한 분리 영역(108a)를 재차 참조하면, 광입사면측에 마련된 차광막(402)으로, p형 반도체 영역(415)과 트렌치(412)가 접속되어 있는 예를 나타내었다. 다음에, 분리 영역의 제5의 실시의 형태로서, p형 반도체 영역(415)과 트렌치(412)를, 배선층(311)측에서 접속하는 구성에 관해 설명한다.

도 43에 도시한 분리 영역(108e)은, p형 반도체 영역(415)의 광입사면측에는, 차광막(491)이 형성되어 있다. 이 차광막(491)은, 상기한 차광막(402)(예를 들면, 도 37)와는 달리, 트렌치(412)까지는 형성되어 있지 않다. 즉, 도 43에 도시한 바와 같이, 차광막(491)은, 트렌치(412)와는 접속되어 있지 않다.

또한, 차광막(491)에는, 콘택트(492)가 형성되고, 이 콘택트(492)에는, 전압이 인가된 구성으로 되어 있다. 이 콘택트(492)에 인가된 전압은, 상기한 실시의 형태에서는, 콘택트(417)(예를 들면, 도 37)에 인가되어 있던 전압이 된다. 즉, 분리 영역의 제5의 실시의 형태에서는, 광입사면측에 형성된 차광막(491)과 콘택트(492)에 의해, 광입사면측에서, 전압이 인가된 구성으로 되어 있다.

이 차광막(491)에 인가된 전압은, p형 반도체 영역(415)에도 인가되고, 배선층(311) 내에 형성된 콘택트와 배선에 의해, 트렌치(412) 내에 형성되어 있는 차광벽(472)에도 인가된다.

p형 반도체 영역(415)의 배선층(311)측에는, 콘택트(493)가 형성되고, 이 콘택트(493)는, 배선(494)과 접속되어 있다. 배선(494)의 일단측에는, 콘택트(493)가 접속되고, 타단측에는, 콘택트(495)가 접속되어 있다. 이 콘택트(495)는, 차광벽(472)에 접속되어 있다.

이와 같이, 차광막(491), p형 반도체 영역(415), 콘택트(493), 배선(494), 콘택트(495), 및 차광벽(472)은, 접속되어 있기 때문에, 차광막(491)에 인가된 전압은, p형 반도체 영역(415), 콘택트(493), 배선(494), 콘택트(495), 및 차광벽(472)에도 인가된 구성으로 할 수 있다.

이 경우도, 차광벽(472)에 전압이 인가됨으로써, 이 차광벽(472) 부근에, 홀 축적 영역이 형성되도록 할 수 있다. 홀 축적 영역이 형성됨으로써, 웰층(103)과 분리 영역(108e)(p형 반도체 영역(411))과의 계면에서 발생한 전자를 트랩할 수 있는 구성으로 되기 때문에, 계면에서 발생하는 암전류를 저감시키는 것이 가능해진다.

<분리 영역의 제6의 실시의 형태>

분리 영역의 제1 내지 제5의 실시의 형태에서, 차광막(402)(차광막(491))에, 차광막으로의 광의 반사(플레어)를 막기 위한 플레어 방지막을 형성하여도 좋다. 여기서는, 도 40에 도시한 분리 영역의 제3의 실시의 형태에서의 차광막(402)상에, 플레어 방지막을 형성하는 경우를, 분리 영역의 제6의 실시의 형태로서, 도 44에 도시하고, 설명을 계속한다.

도 44에 도시한 센서 칩(310)은, 차광막(402)상에, 플레어 방지막(501)이 형성되어 있다. 플레어 방지막(501)이 형성됨으로써, 차광막(402)으로부터의 반사를 저감할 수 있다.

또한, 도 45에 도시하는 바와 같이, 반사 방지막을 형성하는 구성으로 할 수도 있다. 도 45를 참조하면, 차광막(402)(차광막(402)상에 형성된 플레어 방지막(501)), 온 칩 렌즈(23)상에, 반사 방지막(502)이, 형성되어 있다. 이와 같이, 반사 방지막(502)을 형성함으로써, 차광막(402)이나 차광벽(471) 등으로부터의 광의 반사에 의한 영향을 저감시킬 수 있다.

또한, 도 46에 도시하는 바와 같이, 컬러 필터(511)가 형성되어 있는 구성으로 할 수도 있다. 상기한 실시의 형태에서는, APD(21)에 컬러 필터(511)가 형성되어 있는 예를 나타내지 않았지만, 어느 실시의 형태에서도, 컬러 필터(511)를 APD(21)에 형성하는 것은 가능하다.

컬러 필터(511)은, 도 46에 도시하는 바와 같이, 온 칩 렌즈(23)와, 평탄화막(401)의 사이에 형성된다. 컬러 필터(511)는, 예를 들면, 적(R), 녹(G), 적(B), 백(W) 등의 특정한 색을 투과하는 필터라도 좋고, 적외광이나 자외광 등을 투과하는 필터라도 좋다.

<분리 영역의 제7의 실시의 형태>

분리 영역의 제1 내지 제6의 실시의 형태에서는, 예를 들면, 도 40에 도시한 분리 영역(108c)을 참조하면, p형 반도체 영역(411), 트렌치(412), p형 반도체 영역(413), n형 반도체 영역(414), 및 p형 반도체 영역(415)이 나열한 구성으로 되어 있다. 이들의 영역을, 전부 p형의 반도체 영역으로서 형성하는 것도 가능하다.

도 47, 도 48은, 분리 영역의 제7의 실시의 형태에서의 분리 영역(108g)의 구성을 도시하는 도면이다. 도 47은, 도 40에 도시한 분리 영역(108c)을 p형 반도체 영역만으로 형성하는 경우를 나타낸다. 도 48은, 도 45에 도시한 분리 영역(108f')을 p형 반도체 영역만으로 형성하는 경우를 나타낸다.

도 47, 도 48에 도시한 분리 영역(108g)은, p형 반도체 영역(411), 트렌치(412), 및 p형 반도체 영역(413')으로 구성되어 있다. 이 p형 반도체 영역(413')은, 예를 들면, 도 40에 도시한 분리 영역(108c)의 p형 반도체 영역(413), n형 반도체 영역(414), 및 p형 반도체 영역(415)에 해당하는 영역에 형성되어 있다.

p형 반도체 영역(413')에는, 콘택트(417)가 접속되어 있다. 따라서, 도 40에 도시한 분리 영역(108c)과 같이, 도 47에 도시한 분리 영역(108g)도, 콘택트(417)에 소정의 전압치의 전압이 인가되면, p형 반도체 영역(413'), 차광막(402), 및 차광벽(471)에도, 그 전압이 인가된 상태로 할 수 있다.

따라서, 이 경우도, 차광벽(471)에 전압을 인가할 수 있는 구성으로 할 수 있고, 이 차광벽(471) 부근에, 홀 축적 영역이 형성되도록 할 수 있다. 홀 축적 영역이 형성됨으로써, 웰층(103)과 분리 영역(108g)(p형 반도체 영역(411))과의 계면에서 발생한 전자를 트랩할 수 있는 구성으로 되기 때문에, 계면에서 발생하는 암전류를 저감시키는 것이 가능해진다.

또한, 도시는 하고 있지 않지만, 도 40에 도시한 분리 영역(108c), 도 45에 도시한 분리 영역(108f') 이외의 분리 영역(108)에 대해서도, p형 반도체 영역만으로 구성하는 제7의 실시의 형태를 적용하는 것은 가능하다.

<분리 영역의 제8의 실시의 형태>

분리 영역의 제1 내지 제7의 실시의 형태에서는, p형 반도체 영역(413')(415)을 통하여, 트렌치(412)에 전압을 거는 구성을 예로 들어 설명하였다. 트렌치(412)에 형성된 차광벽(471)에 직접적으로 전압을 인가한 구성으로 할 수도 있다.

도 49는, 분리 영역의 제8의 실시의 형태에서의 분리 영역(108h)의 구성에 관해 설명하기 위한 도면이다. 분리 영역(108h)의 트렌치(412)에는, 차광벽(471)이 형성되어 있다. 차광벽(471)에는, 배선(531)이 접속되어 있다. 이 배선(531)은, 차광막(402)(예를 들면, 도 48)과 같이, 분리 영역(108h)상에 형성되고, 차광막으로서도 기능하게 하여도 좋다.

배선(531)에는, 콘택트(532)가 형성되어 있다. 콘택트(532)에 소정의 전압치의 전압이 인가되면, 배선(531)과 차광벽(471)에도, 그 전압이 인가된 상태로 된다. 따라서, 이 경우도, 차광벽(471)에 전압을 인가할 수 있는 구성으로 할 수 있고, 이 차광벽(471) 부근에, 홀 축적 영역이 형성되고, 계면에서 발생하는 암전류를 저감시키는 것이 가능해진다.

도 49에 도시한 분리 영역(108h)의 구성에 의하면, p형 반도체 영역을 통하여 차광벽(471)에 전압을 인가하는 구성이 아니기 때문에, 배선(531) 아래에 형성되어 있는 영역은, n형 반도체 영역(414')으로 되어 있다. 이 경우, 분리 영역(108h)은, p형 반도체 영역(411), 트렌치(412), p형 반도체 영역(413), 및 n형 반도체 영역(414')으로 형성되어 있다.

트렌치(412)에 차광벽(471)을 형성하고, 그 차광벽(471)에 전압을 인가하지 않는 구성으로 할 수도 있다. 도 50은, 차광벽(471)에 전압을 인가하지 않는 구성으로 한 경우의 분리 영역(108h)의 구성을 도시하는 도면이다. 도 50에 도시한 분리 영역(108h')은, 도 49에 도시한 분리 영역(108h)으로부터, 콘택트(532)를 삭제한 구성으로 되어 있는점 이외는, 도 49에 도시한 분리 영역(108h)과 같은 구성이다.

도 50에 도시한 분리 영역(108h')에서의 차광벽(471)은, 인접하는 APD(21)로부터의 미광의 영향을 막는 차광벽으로서 기능한다.

이와 같이, 차광벽(471)에 전압을 거는 구성으로 할 수도 있고, 전압을 걸지 않는 구성으로 할 수도 있다. 차광벽(471)에 전압을 걸지 않는 경우, 인접하는 APD(21)로부터의 미광을 차광한 효과를 얻을 수 있고, 차광벽(471)에 전압을 거는 경우, 또한, 피닝을 취할 수 있다는 효과도 얻을 수 있다.

이와 같이, 본 기술을 적용한 분리 영역의 제1 내지 제8의 실시의 형태에서는, 물리적인 관통 전극을 형성하지 않아도, 소망하는 개소, 예를 들면, 트렌치(412)(도 37)에 전압을 인가할 수 있다.

예를 들면, 도 37을 재차 참조하면, 차광막(402)에 전압을 인가할 때, 콘택트(417)에 전압을 인가하면, p형 반도체 영역(415)을 통하여, 차광막(402)에 전압이 인가된다. 이 경우, p형 반도체 영역(415)에 관통 전극을 형성하고, 콘택트(417)와 차광막(402)을 접속하는 구성으로 함으로써, 차광막(402)에 전압이 인가되는 구성으로 하는 것도 가능하지만, 본 실시의 형태에서는, 상기한 바와 같이 관통 전극을 형성하지 않아도, 차광막(402)에 전압을 인가한 구성으로 할 수 있다.

또한, 피닝을 취하기 위해 차광막(402)을 형성하고, 그 차광막(402)에 전압을 인가하는 경우, 전류가, 차광막(402)이나 트렌치(412)에 흐를 필요는 없다. 환언하면, 차광막(402)으로부터, 평탄화막(401)을 통하여, 트렌치(412)에 전류가 흐르는 구성으로 하지 않아도, 차광막(402) 부근에서의 피닝을 취하는 구성으로 할 수 있다.

이것으로부터, 차광막(402)과 트렌치(412)의 접속부분에서, 저항 접촉을 취할 필요가 없고, 제조시의 공정을 간략화할 수 있다.

<주변 영역의 구성>

다음에, 픽셀 영역(A1)(도 35)과 패드 영역(A3)의 사이에 형성되어 있는 주변 영역(A2)의 구성에 관해 설명한다.

APD(21)에는, 비교적 높은 전압이 항상 인가되어 있다. 즉, 픽셀 영역(A1)은, 비교적 높은 전압이 항상 인가되어 있다. 한편으로, 픽셀 영역(A1) 밖의 주변 영역(A2)에서는, GND로 억제할(기준 전압을 유지할) 필요가 있다. 이 때문에 고전압 인가에 대한 픽셀과 주변 영역의 분리성이나 신뢰성의 확보가 필요해진다.

예를 들면, 픽셀 영역(A1)에 인가되어 있는 고전압에 의해, 분리 영역에서 고전계 영역이 발생하여, 브레이크다운이 발생하여 버릴 가능성이 있기 때문에, 그러한 브레이크다운이 발생하지 않는 구성으로 할 필요가 있다.

그래서, 이하에 설명하는 바와 같이, 주변 영역(A2)에, 트렌치를 형성함으로써, 픽셀과 주변 영역의 분리성이나 신뢰성이 확보되도록 한다.

<주변 영역의 제1의 실시의 형태>

도 51은, 주변 영역의 제1의 실시의 형태에서의 주변 영역의 구성을 도시하는 도면이다.

도 51에는, APD(21)와 주변 영역(701a)을 나타내고 있다. APD(21)는, 제1 내지 제12의 실시의 형태에서의 APD(21a 내지 21m)의 어느 하나를 적용할 수 있다. 또한, APD(21)와 주변 영역(701a) 사이의 분리 영역(108)에는, 분리 영역의 제1 내지 제8의 실시의 형태에서의 분리 영역(108a 내지 108h)의 어느 하나를 적용할 수 있다.

도 51에 도시한 주변 영역(701a)은, n형 반도체 영역(321)과 p형 반도체 영역(322)으로 구성되어 있다. n형 반도체 영역(321)에는, 트렌치(323)가 형성되어 있다. p형 반도체 영역(322)에는, 콘택트(325)가 접속되어 있다.

p형 반도체 영역(322)에 접속되어 있는 콘택트(325)에는, 기준 전압이 인가되고(GND로 유지되고), p형 반도체 영역(322)도, 기준 전압을 유지하도록 구성되어 있다.

n형 반도체 영역(321)에 형성되어 있는 트렌치(323)는, 광입사면측부터 배선층(311)측까지 관통하도록 형성되어 있다. 이 트렌치(323) 내에는, 산화막이나 질화막 등의 절연막이 형성되어 있다(그와 같은 절연막을 형성할 수 있는 재료가 충전되어 있다). 트렌치(323)의 위치는, 도 51에서는, n형 반도체 영역(321)의 개략 중앙이 되는 위치에 형성되어 있는 예를 나타내었지만, 중앙 이외의 위치에 형성되어 있어도 좋다.

도 52는, 도 51에 도시한 바와 같이, n형 반도체 영역(321)에 1개의 트렌치(323)가 형성되어 있을 때의 센서 칩(310)을 광입사면측에서 본 때의 평면도이다. 센서 칩(310)의 중앙부에는 픽셀 영역(A1)이 배치되고, 픽셀 영역(A1)의 주위에 주변 영역(A2)이 형성되어 있다. 이 경우, 주변 영역(A2)은, 주변 영역(701a)이 된다.

주변 영역(701a)에는, 트렌치(323)가 형성되어 있고, 이 트렌치(323)도, 픽셀 영역(A1)의 주위에 연속적으로 배치되어 있다. 도 52에 도시한 예에서는, 4각형상으로 트렌치(323)가 형성되어 있는 경우를 나타내고 있다.

트렌치(323)의 형상은, 4각형상로 한하지 않고, 도 53A에 도시하는 바와 같이, 4각형상의 모서리의 부분(코너가 되는 부분)이, 깎여진 형상으로 하고, 둔각으로 일주하는 형상으로 하여도 좋다. 또한, 도 53B에 도시하는 바와 같이, 4각형상일 때에는 모서리의 부분이 되는 부분은, 원호로 형성하고, 각(角)이 없는 형상으로 하여도 좋다.

도 53에 도시한 바와 같이, 각도가 예각이 되는 부분이 없는 형상으로 함으로써, 트렌치(323)의 선폭을 일정한 선폭을 유지한 상태로 형성할 수 있고, 코너가 되는 부분의 매입성이나, 절연성을 향상시킬 수 있다.

이와 같이, 주변 영역(701a)에 트렌치(323)를 형성함으로써, 환언하면, 주변 영역(701a)에, 픽셀 영역(A1)을 둘러싸도록, 절연막을 형성함으로써, 픽셀과 주변 영역의 분리성이나 신뢰성을 확보할 수 있다.

또한, 도 54에 도시하는 바와 같이, 트렌치(323)를 2개 마련함으로써, 픽셀과 주변 영역의 분리성이나 신뢰성을 보다 확실하게 확보할 수 있다. 도 54에 도시한 주변 영역(701a')의 n형 반도체 영역(321)에는, 2개의 트렌치(323-1)와 트렌치(323-2)가 형성되어 있다.

이와 같이, 주변 영역(701)에 마련한 트렌치(323)의 수는, 2개로 한하지 않고, 적어도 하나 있으면 좋다. 또한 도시는 하지 않지만, 3개 이상의 트렌치(323)가 형성되어 있어도 좋다. 트렌치(323)의 갯수를 늘림으로써, 픽셀과 주변 영역의 분리성이나 신뢰성을 보다 확실하게 확보할 수 있다.

도 55는, 도 54에 도시한 바와 같이, n형 반도체 영역(321)에 2개의 트렌치(323-1)와 트렌치(323-2)가 형성되어 있을 때의 센서 칩(310)을 광입사면측에서 본 때의 평면도이다. 센서 칩(310)의 중앙부에 배치된 픽셀 영역(A1)의 주위에 주변 영역(A2)(주변 영역(701a'))이 형성되어 있다.

주변 영역(701a')의 픽셀 영역(A1)에 가까운 측에는, 트렌치(323-1)가 형성되고, 주변 영역(701a')의 픽셀 영역(A1)으로부터 먼측에는, 트렌치(323-2)가 형성되어 있다. 이 트렌치(323-1)와 트렌치(323-2)는, 각각, 픽셀 영역(A1)의 주위에 연속적으로 형성되어 있다.

도 55에 도시한 예에서는, 4각형상으로 트렌치(323-1, 323-2)가 형성되어 있는 경우를 나타내었지만, 도 53에 도시한 트렌치(323)와 같이, 코너 부분이, 둔각의 형상이나 원호형상으로 형성되어 있도록 하여도 좋다.

n형 반도체 영역(321)에, 복수의 트렌치(323)를 형성하도록 한 경우, 복수의 트렌치(323) 내에 충전되는 재료(트렌치(323) 내에 형성되는 절연막의 재료)는, 같은 재료라도 좋고, 다른 재료라도 좋다.

<주변 영역의 제2의 실시의 형태>

주변 영역의 제2의 실시의 형태에서의 주변 영역(701)에 관해, 도 56을 참조하여 설명한다. 또한, 이하의 설명에서는, 트렌치(323)는, 2개 형성되어 있는 경우를 예로 들어 설명한다.

도 56에 도시한 주변 영역(701b)에는, 2개의 트렌치(323-1)와 트렌치(323-2)가 형성되고, 그 트렌치(323-1, 323-2) 내에는, 절연막이 형성되어 있음과 함께, 금속이나 도전성의 재료로 형성된 차광벽(751-1, 751-2)도 형성되어 있다.

차광벽(751)은, 픽셀 영역(A1)과 주변 영역(A2)과의 절연을 취하기 위해 마련되고, 차광하는 것을 목적으로 하여 마련되어 있는 벽은 아니지만, 상기한 차광벽(471)(도 43)과 같은 재료로 형성할 수 있고, 또한, 같은 제조 공정으로 제조하는 것도 가능하기 때문에, 여기서는 차광벽이라고 기술한다. 또한, 차광벽(751)은, 절연을 목적으로 하여 마련되어 있지만, 차광벽(751)이 마련된 결과로서, 주변 영역(A2)으로부터 픽셀 영역(A1)에의 미광의 영향을 저감할 수 있기 때문에 차광의 효과도 얻을 수 있다.

차광벽(751)은, 예를 들면, Ti(티탄), TiN(질화티탄), Ta(탄탈), TaN(질화탄탈), W(텅스텐), WN(질화텅스텐), Al(알루미늄), Cu(구리) 등 금속재료나, 폴리실리콘 등의 재료로 형성된다.

또한 차광벽(751)과 n형 반도체 영역(321)의 접촉부는, SiO2(2산화규소)나 SiN(질화규소)으로 절연되어 있다. 즉, 트렌치(323)는, 중앙 부분이, 차광벽(751)으로 형성되고, 그 주위에, 절연막이 형성된 구성으로 되어 있다.

이와 같이, 절연막만이 아니고, 또한 차광벽(751)도 형성함으로써, 픽셀과 주변 영역의 분리성이나 신뢰성을 보다 확실하게 확보할 수 있다.

<주변 영역의 제3의 실시의 형태>

주변 영역의 제3의 실시의 형태에서의 주변 영역(701)에 관해, 도 57을 참조하여 설명한다.

도 57에 도시한 주변 영역(701c)은, 도 56에 도시한 주변 영역(701b)의 구성에 대해, STI(Shallow Trench Isolation)(771)를 추가한 구성으로 되어 있는 점이 다르다.

트렌치(323-1)(차광벽(751-1))의 배선층(311)측에는, STI(771-1)가 형성되고, 트렌치(323-2)(차광벽(751-2))의 배선층(311)측에는, STI(771-2)가 형성되어 있다. STI(771)는, 소자 분리 영역을 형성할 때의 수법이지만, 여기서는, 트렌치(323)를 형성할 때의 스토퍼로서 이용한다.

트렌치(323)를, 광입사면측부터 파들어감으로써 형성하는 경우, STI(771)를 n형 반도체 영역(321)의 배선층(311)측이 되는 측에 형성하고, 그 후, 형성된 STI(771)를, 파들어갈 때의 스토퍼로서 이용하여, 파들어감이 행하여진다. 파들어간 후, 절연막의 형성이나, 차광벽(751)의 형성이 행하여진다.

이와 같이, 주변 영역(701c)에, STI(771)를 형성하고, 그 STI(771)를, 트렌치(323)의 형성시에 스토퍼로서 이용함으로써, 트렌치(323)나 차광벽(751)을 형성하는 구성으로 할 수도 있다.

이 구성의 경우도, 상기한 실시의 형태와 같이, 픽셀과 주변 영역의 분리성이나 신뢰성을 보다 확실하게 확보할 수 있다.

<주변 영역의 제4의 실시의 형태>

주변 영역의 제4의 실시의 형태에서의 주변 영역(701)에 관해, 도 58을 참조하여 설명한다.

도 58에 도시한 주변 영역(701d)은, 도 54에 도시한 주변 영역(701a)의 구성에 대해, 배선(324)을 연장한 배선(324')을 구비하고, 콘택트(791)가 추가된 구성으로 되어 있는 점이 다르다.

트렌치(323)를 복수개 형성하는 경우, 트렌치(323) 사이가 플로팅이 될 가능성이 있다. 트렌치(323) 사이가 플로팅의 상태로 되는 것을 막기 위해, 도 58에 도시한 주변 영역(701d)과 같은 구성으로 한다.

도 58을 참조하면, 트렌치(323-1)와 트렌치(323-2)의 사이에 위치하는 n형 반도체 영역(321)에 콘택트(791)가 형성되어 있다. 이 콘택트(791)는, 배선(324')과 접속되어 있다. 이 배선(324')은, p형 반도체 영역(322)과 접속되어 있는 콘택트(325)와도 접속되어 있다.

이와 같은 구성에서는, 트렌치(323-1)와 트렌치(323-2)의 사이에 위치하는 n형 반도체 영역(321)과, p형 반도체 영역(322)은, 배선(324')를 통하여 접속된 구성으로 되어 있다.

배선(324')은, 기준 전압이 인가되어 있기 때문에, n형 반도체 영역(321)과 p형 반도체 영역(322)은 같은 전압, 예를 들면 0볼트가 된다. 이와 같이 n형 반도체 영역(321)의 전위가 고정되도록 구성함으로써, 트렌치(323-1)와 트렌치(323-2)의 사이가 플로팅 상태로 되는 것을 막는 것이 가능해진다.

<주변 영역의 제5의 실시의 형태>

주변 영역의 제5의 실시의 형태에서의 주변 영역(701)에 관해, 도 59를 참조하여 설명한다.

도 59에 도시한 주변 영역(701e)은, 도 56에 도시한 주변 영역(701b)과 같이, 트렌치(323) 내에 차광벽(751)이 형성된 구성으로 되어 있다. 이 차광벽(751)을 도전성의 재료를 사용하여 형성하고, 전압을 인가하는 구성으로 한다. 차광벽(751-1)과 차광벽(751-2)은, 배선(811)에 접속되어 있다. 배선(811)에는, 콘택트(812)가 접속되어 있고, 이 콘택트(812)는, 도시하지 않은 전압을 인가하는 회로와 접속되어 있다.

콘택트(812)에, 소정의 전압치의 전압이 인가되면, 콘택트(812)에 접속되어 있는 배선(811), 차광벽(751-1), 및 차광벽(751-2)도, 그 소정의 전압치의 전압이 인가된 상태로 된다.

여기서, 예를 들면, APD(21)의 애노드(105)에 인가되어 있는 전압의 전압치를 전압치(A)로 하고, p형 반도체 영역(322)에 인가되어 있는 전압의 전압치를 전압치(B)로 한 경우, 차광벽(751)에 인가된 전압의 전압치(C)는, 전압치(A)>전압치(C)>전압치(B)가 된다.

이와 같은 전압을 인가함으로써, 주변 영역(701e)에서, 전압이 급격하게 변화하는 것이 아니고, 서서히 변화하는 상태를 만들어 내는 것이 가능해진다.

또한, 도 59에 도시한 예에서는, 차광벽(751-1)과 차광벽(751-2)에 같은 전압이 인가되는 구성을 예로 들어 설명하였지만, 다른 전압치의 전압이 각각 인가되는 구성으로 할 수도 있다.

예를 들면, 차광벽(751-1)에 인가되는 전압의 전압치를 전압치(C-1)로 하고, 차광벽(751-2)에 인가되는 전압의 전압치를 전압치(C-2)로 한 경우, 전압치(A)>전압치(C-1)>전압치(C-2)>전압치(B)가 되는 전압이, 차광벽(751-1)과 차광벽(751-2)에 각각 인가되도록 하여도 좋다.

이와 같은 구성으로 함으로써, 픽셀 영역(A1)에 인가되어 있는 고전압에 의해, 분리 영역에 고전계 영역이 발생하고, 브레이크다운이 발생하여 버리는 것을 막는 것이 가능해지고, 고전압 인가에 대한 픽셀과 주변 영역의 분리성이나 신뢰성을 확보하는 것이 가능해진다.

<주변 영역의 제6의 실시의 형태>

주변 영역의 제6의 실시의 형태에서의 주변 영역(701)에 관해, 도 60을 참조하여 설명한다.

도 60에 도시한 주변 영역(701f)은, 다른 두께의 트렌치(323)가 형성되어 있는 점에서, 상기한 주변 영역의 제1 내지 제5의 실시의 형태에서의 주변 영역(701a' 내지 701e)과 다른 구성으로 되어 있다.

도 60에 도시한 주변 영역의 제6의 실시의 형태에서의 주변 영역(701f)에는, 2개의 트렌치(323-1')와 트렌치(323-2')가 형성되어 있다. 트렌치(323-1')는, 트렌치(323-2')보다도 가는 선폭으로 형성되어 있다.

또한 도 60에서는, 트렌치(323-1')의 쪽이, 트렌치(323-2')보다도 가는 선폭으로 형성되어 있는 경우를 예시하였지만, 트렌치(323-1')의 쪽이, 트렌치(323-2')보다도 굵은 선폭으로 형성되어 있도록 하여도 좋다.

또한 여기서는 도시하지 않지만, 2개 이상의 트렌치(323)가 형성된 경우, 각각의 트렌치(323)의 선폭이 다르도록 형성하는 것도 가능하다.

도 61에, 트렌치(323-2')의 부분을 확대한 도면을 도시한다. 트렌치(323-2')의 선폭을 굵게 형성하는 경우, 트렌치(323-2') 내에 형성된 절연막이나, 차광벽(751-2')으로, 트렌치(323-2') 내가 완전히 메워지지 않을 가능성이 있다.

도 61에 예시한 바와 같이, 트렌치(323-2') 내에, 차광벽(751-2')을 형성하는 경우, 그 차광벽(751-2')의 재료로, 트렌치(323-2') 내가 완전히 메워지지 않고, 간극이 형성될 가능성이 있다. 이와 같은 간극이 형성된 경우라도, 절연막(831)을 형성하고, 간극상에 덮개를 형성하는 구성으로 할 수 있다.

예를 들면, 트렌치(323-2')(차광벽(751-2'))가 형성된 후, 플라즈마 CVD나 스퍼터 등에 의해, 절연막(831)을 형성할 수 있다. 절연막(831)은, 도 60에 도시한 바와 같이, 차광막(402)상나, 절연벽(751-1')(트렌치(323-1'))상에도 각각 형성된다.

이와 같이, 절연막(831)을 형성함으로써, 가령 간극이 생긴 부분이 있어도, 그 부분을, 이 절연막(831)으로 덮은 구성으로 할 수 있다. 따라서, 제조의 편차에 강하고, 수율 높은 제품(이 경우, 센서 칩(310))을 실현하는 것이 가능해진다.

또한, 제조시에는, 도 61에 도시한 바와 같이, 트렌치(323-2')의 하부에는, 스토퍼(851)가 형성되어 있다. 스토퍼(851)는, 예를 들면, SiN으로 형성되어 있다. 트렌치(323)을 형성할 때, 파들어감이 행하여지기 전의 시점에서, 스토퍼(851)가 성막되고, 그 스토퍼(851)까지 파들어감이 행하여진다. 파들어간 후, 형성된 트렌치 내에 절연막이나 차광벽이 형성된다.

스토퍼(851)는, 상술한 실시의 형태에서는, 도시하지 않지만, 예를 들면, 도 60에 도시한 센서 칩(310)에도, 배선층(311)과 트렌치(323) 사이의 층으로서 형성되어 있다. 또한, 스토퍼(851)는, 연마 등의 처리가 시행됨으로써, 센서 칩(310)에는 남지 않는 구성으로 할 수도 있다.

도 61에 도시한 바와 같이, 광입사면측과는 반대의 면(배선층(311)측이 되는 면)에, 스토퍼(851)가 형성되는 경우, 광입사면측(도면 중 상측)부터 파들어감이 행하여지고, 트렌치(323)가 형성된다. 광입사면측부터 파들어감이 행하여짐으로써, 트렌치(323)가 형성된 경우, 그 트렌치(323)의 형상은, 상세히 나타내면, 도 62에 도시하는 바와 같이 된다.

도 62는, 도 61과 같이, 트렌치(323-2')의 부분을 확대한 도면이다. 도 62에 도시한 트렌치(323-2')는, 광입사면측(상부)의 선폭이, 배선층(311)측(하부)의 선폭보다도 넓은 선폭으로 되어 있다. 이와 같이, 트렌치(323)의 선폭은, 파들어감 시작측이 넓고, 파들어감 종료측이 좁아진다.

센서 칩(310)에 형성되어 있는 트렌치(323)를 관찰하고, 그 트렌치(323)의 상부와 하부의 선폭을 비교한 때, 선폭이 넓은 쪽이, 파들어감의 시작측이며, 선폭이 좁은 쪽이, 파들어감의 종료측이다. 이것은, 완성한 센서 칩(310)의 트렌치에서, 센서 칩(310)의 제조시의 파들어감 시작측을 판정하는 하나의 판정 재료로 할 수 있다.

트렌치(323)를 광 입사측부터 파들어감을 행함으로써 형성하도록 함으로써, 제조시의 Si막의 막두께의 제어성을 향상시키고, PDE나 지터 등의 픽셀 특성의 편차를 억제할 수 있다.

<주변 영역의 제7의 실시의 형태>

주변 영역의 제7의 실시의 형태에서의 주변 영역(701)에 관해, 도 63을 참조하여 설명한다.

도 63에 도시한 주변 영역(701g)은, 기판의 상방향과 하방향의 각각으로부터 파들어감을 행함으로써, 트렌치를 형성한 점이 다르다. 주변 영역의 제1 내지 제6의 실시의 형태에서는, 트렌치(323)의 제조시의 파들어감 방향에 관해서는 특히 한정하지 않고 설명하였다.

주변 영역의 제1 내지 제6의 실시의 형태에서는, 광입사면측부터 파들어감을 행함으로써 트렌치가 형성되어도, 배선층(311)과 접속된 면측부터 파들어감을 행함으로써 트렌치가 형성되어도 좋다.

도 63에 도시한 주변 영역(701g)은, 광입사면측부터 파들어감이 행하여짐으로써, 트렌치(872-1, 872-2)가 형성되고, 광입사면과는 역측의 면부터 파들어감이 행하여짐으로써, 트렌치(873-1, 873-2)가 형성된다. 이와 같이, 상방향과 하방향으로부터, 각각 파들어감을 행함으로써, 관통하는 트렌치를 형성하도록 하는 것도 가능하다.

이와 같이, 상방향과 하방향으로부터, 각각 파들어감을 행함으로써, 관통하는 트렌치를 형성하도록 함으로써, 예를 들면, 센서 칩(310)(배선층(311)을 제외하고)의 막두께가 두꺼운 구조의 경우라도, 관통하는 트렌치를 형성할 수 있다.

또한, 다른 방향부터 파들어감을 행함으로써, 트렌치를 형성하도록 한 경우, 각각의 트렌치에, 다른 재료를 충전시켜서, 다른 성질의 트렌치를 형성하도록 하는 것도 가능하다. 예를 들면, 도 63에 도시한 예에서는, 트렌치(872-1)(872-2)에는, 차광벽(871-1)(871-2)이 형성되고, 트렌치(873-1)(873-2)에는, 절연 재료가 충전되어 있다.

또한, 트렌치(872)와 트렌치(873)를 같은 재료로 충전하거나, 차광벽을 형성하거나 하는 것도 가능하다.

주변 영역의 제1 내지 제7의 실시의 형태의 어느 것에 의해서도, 고전압 인가에 대한 픽셀과 주변 영역의 분리성이나 신뢰성을 확보하는 것이 가능해진다.

또한, 주변 영역의 제1 내지 제7의 실시의 형태의 어느 하나와, 분리 영역의 제1 내지 제8의 실시의 형태의 어느 하나를 조합시키는 것도 가능하다.

예를 들면, 도 37에 도시한 분리 영역의 제1의 실시의 형태와 조합시킨 경우, 분리 영역(108a)에도, 트렌치(412)가 형성되어 있다. 이 트렌치(412)에 기인한 암전류나 백상 등에 의한 영향이 발생할 가능성도 있지만, 그 영향은, 주변 영역의 제1 내지 제7의 실시의 형태의 어느 하나를 적용함으로써, 저감할 수 있다.

즉, 주변 영역의 제1 내지 제7의 실시의 형태의 어느 하나를 적용함으로써, 고전압 인가에 대한 픽셀과 주변 영역의 분리성이나 신뢰성을 확보하는 것이 가능해지고, 분리 영역에 마련한 트렌치에 의한 영향도, 픽셀과 주변 영역의 분리성이나 신뢰성을 확보되어 있기 때문에, 저감하는 것이 가능하다.

<촬상 장치에의 적용>

상술한 APD(21)는, 거리를 측정하는 장치에 적용할 수 있다. 여기서는, 거리를 측정하는 거리측정 장치에, APD(21)를 적용한 경우를 예로 들어, APD(21)의 적용례의 한 예를 설명한다.

도 64는, 본 기술을 적용한 APD(21)를 적용한 거리측정 장치의 한 실시의 형태의 구성을 도시하는 도면이다. 도 64에 도시한 거리측정 장치(1000)는, 광펄스 송신기(1021), 광펄스 수신기(1022), RS 플립플롭(1023)을 포함하는 구성으로 되어 있다.

거리를 측정하는 방법으로서, TOF(Time Of Flight) 방식을 이용한 경우를 예로 들어 설명한다. TOF형 센서로서, 상술한 APD(21)를 이용할 수 있다.

TOF형 센서는, 자기(自己)가 발한 광이, 대상물에 닿아서, 반사하여 되돌아올 때까지의 시간을 계측함으로써, 대상물까지의 거리를 계측하는 센서이다. TOF형 센서는, 예를 들면, 도 65에 도시한 타이밍에서 동작한다.

도 65를 참조하여 거리측정 장치(1000)의 동작에 관해 설명한다. 광펄스 송신기(1021)는, 공급된 트리거 펄스에 의거하여, 광을 발광한다(광송신 펄스). 발광된 광이 대상물에 닿아서, 반사되어 온 반사광을, 광펄스 수신기(1022)는, 수신한다. 광펄스 수신기(1022)로서, 상기한 APD(21)를 이용할 수 있다.

송신광 펄스가 발광된 시각과, 수신광 펄스가 수광된 시각의 차분이, 대상물과의 거리에 응한 시간, 즉광 비행시간(TOF)에 상당한다.

트리거 펄스는, 광펄스 송신기(1021)에 공급됨과 함께, 플립플롭(1023)에도 공급된다. 트리거 펄스가 광펄스 송신기(1021)에 공급됨으로써, 단시간 광펄스가 송신되고, 플립플롭(1023)에 공급됨으로써, 플립플롭(1023)이 리셋된다.

광펄스 수신기(1022)에 APD(21)를 이용한 경우, APD(21)에 수신광 펄스가 수신되면, 포톤이 발생한다. 그 발생한 포톤(전기 펄스)에 의해, 플립플롭(1023)이 리셋된다.

이와 같은 동작에 의해, 광 비행시간(TOF)에 상당한 펄스 폭을 갖는 게이트 신호를 생성할 수 있다.

이 생성된 게이트 신호를, 클록 신호 등을 이용하여 카운트함으로써, TOF를 산출(디지털 신호로서 출력)할 수 있다.

거리측정 장치(1000)에서는, 상기한 바와 같은 처리에 의해, 거리 정보가 생성된다. 이와 같은 거리측정 장치(1000)에 대해, 상술한 APD(21)를 이용할 수 있다.

<이동체에의 응용례>

본 개시에 관한 기술(본 기술)은, 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시에 관한 기술은, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차, 자전거, 퍼스털 모빌리티, 비행기, 드론, 선박, 로봇 등의 어느 하나의 종류의 이동체에 탑재되는 장치로서 실현되어도 좋다.

도 66은, 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 한 예인 차량 제어 시스템의 개략적인 구성례를 도시하는 블록도이다.

차량 제어 시스템(12000)은, 통신 네트워크(12001을 통하여 접속된 복수의 전자 제어 유닛을 구비한다. 도 66에 도시한 예에서는, 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 및 화상 출력부(12052), 및 차량 탑재 네트워크 I/F(인터페이스)(12053)가 도시되어 있다.

구동계 제어 유닛(12010)은, 각종 프로그램에 따라 차량의 구동계에 관련되는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연 기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구, 및, 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.

보디계 제어 유닛(12020)은, 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 보디계 제어 유닛(12020)은, 키레스 엔트리 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는, 헤드 램프, 백 램프, 브레이크 램프, 윙커 또는 포그 램프 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 보디계 제어 유닛(12020)은, 이들의 전파 또는 신호의 입력을 접수하여, 차량의 도어 잠금 장치, 파워 윈도우 장치, 램프 등을 제어한다.

차외 정보 검출 유닛(12030)은, 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차외의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 의거하여, 사람, 차, 장애물, 표지 또는 노면상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행하여도 좋다.

촬상부(12031)는, 광을 수광하고, 그 광의 수광량에 응한 전기 신호를 출력하는 광센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 거리측정의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은, 가시광이라도 좋고, 적외선 등의 비가시광이라도 좋다.

차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면 운전자를 촬상한 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력된 검출 정보에 의거하여, 운전자의 피로 정도 또는 집중 정도를 산출하여도 좋고, 운전자가 졸지 않는지를 판별하여도 좋다.

마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득된 차내외의 정보에 의거하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표치를 연산하고, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간 거리에 의거한 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수가 있다.

또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득된 차량의 주위의 정보에 의거하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함에 의해, 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.

또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득된 차외의 정보에 의거하여, 보디계 제어 유닛(12030)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 검지한 선행차 또는 대향차의 위치에 응하여 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 방현(防眩)을 도모하는 것을 목적으로 한 협조 제어를 행할 수가 있다.

음성 및 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치에 음성 및 화상 중의 적어도 일방의 출력 신호를 송신한다. 도 66의 예에서는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이의 적어도 하나를 포함하고 있어도 좋다.

도 67은, 촬상부(12031)의 설치 위치의 예를 도시하는 도면이다.

도 67에서는, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.

촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노우즈, 사이드 미러, 리어 범퍼, 백 도어 및 차실내의 프론트유리의 상부 등의 위치에 마련된다. 프런트 노우즈에 구비되는 촬상부(12101) 및 차실내의 프론트유리의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 차실내의 프론트유리의 상부에 구비되는 촬상부(12105)는, 주로 선행 차량 또는, 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 사용된다.

또한, 도 67에는, 촬상부(12101 내지 12104)의 촬영 범위의 한 예가 도시되어 있다. 촬상 범위(12111)는, 프런트 노우즈에 마련된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는, 각각 사이드 미러에 마련된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어 범퍼 또는 백 도어에 마련된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)에서 촬상된 화상 데이터가 맞겹쳐짐에 의해, 차량(12100)을 상방에서 본 조감 화상을 얻을 수 있다.

촬상부(12101 내지 12104)의 적어도 하나는, 거리 정보를 취득하는 기능을 갖고 있어도 좋다. 예를 들면, 촬상부(12101 내지 12104)의 적어도 하나는, 복수의 촬상 소자로 이루어지는 스테레오 카메라라도 좋고, 위상차 검출용의 픽셀을 갖는 촬상 소자라도 좋다.

예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구함에 의해, 특히 차량(12100)의 진행로상에 있는 가장 가까운 입체물에서, 차량(12100)과 개략 동일 방향에 소정의 속도(예를 들면, 0㎞/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는, 선행차와의 사이에서 미리 확보하여야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함한다)나 자동 가속 제어(추종 발진 제어도 포함한다) 등을 행할 수가 있다. 이와 같이 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.

예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 입체물에 관한 입체물 데이터를, 2륜차, 보통 차량, 대형 차량, 보행자, 전신주 등 그 밖의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량(12100)의 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물에 식별한다. 그리고, 마이크로 컴퓨터(12051)는, 각 장애물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하고, 충돌 리스크가 설정치 이상으로 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 통하여 드라이버에게 경보를 출력하는 것이나, 구동계 제어 유닛(12010)을 통하여 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수가 있다.

촬상부(12101 내지 12104)의 적어도 하나는, 적외선을 검출하는 적외선 카메라라도 좋다. 예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지의 여부를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들면 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에서의 특징점을 추출하는 순서와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지의 여부를 판별하는 순서에 의해 행하여진다. 마이크로 컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성 및 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 및 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 소망하는 위치에 표시하도록 표시부(12062)를 제어하여도 좋다.

또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 또한 다른 효과가 있어도 좋다.

또한, 본 기술의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.

또한, 본 기술은 이하와 같은 구성도 취할 수 있다.

(1)

입사광을 전하로 변환하는 애벌란치 포토다이오드를 포함하며 애노드 및 제1 기판의 웰 영역에 있는 캐소드를 포함하는 적어도 하나의 제1 픽셀을 포함하는 상기 제1 기판과,

상기 제1 픽셀에 인접한 적어도 하나의 제2 픽셀로부터 상기 웰 영역을 분리하는 분리 영역과,

상기 분리 영역과 상기 웰 영역 사이에, 상기 애노드에 전기적으로 접속되어 있는 홀 축적 영역을 포함하는 것을 특징으로 하는 센서.

(2)

상기 (1)에 있어서,

입사광을 상기 웰 영역을 향해 집속시키는 상기 제1 기판상의 렌즈를 더 포함하고,

상기 홀 축적 영역은 상기 렌즈와 상기 웰 영역 사이의 부분을 포함하는 것을 특징으로 하는 센서.

(3)

상기 (2)에 있어서,

상기 애노드에 전기적으로 접속된 제1 콘택트와,

상기 캐소드에 전기적으로 접속된 제2 콘택트와,

상기 제1 콘택트에 전기적으로 접속된 제1 배선층과,

상기 제2 콘택트에 전기적으로 접속된 제2 배선층을 포함하는 제2 기판을 더 포함하는 것을 특징으로 하는 센서.

(4)

상기 (3)에 있어서,

상기 제1 배선층 및 상기 제2 배선층에 전기적으로 접속된 상기 제2 기판상의 제3의 기판을 더 포함하는 것을 특징으로 하는 센서.

(5)

상기 (1)에 있어서,

상기 웰 영역은 제1 도전형의 제1 영역, 상기 제1 영역과 접촉하는 제2 도전형의 제2 영역, 및 상기 홀 축적 영역과 접촉하는 상기 제2 도전형 또는 상기 제1 도전형의 제3 영역을 포함하는 것을 특징으로 하는 센서.

(6)

상기 (5)에 있어서,

상기 제3 영역이 상기 제2 도전형인 경우, 상기 제2 영역 및 상기 제3 영역은 상기 제2 도전형의 불순물 농도가 다르고, 상기 제3 영역이 상기 제1 도전형인 경우, 상기 제1 영역 및 상기 제3 영역은 상기 제1 도전형의 불순물 농도가 다른 것을 특징으로 하는 센서.

(7)

상기 (6)에 있어서,

상기 제1 도전형은 n형이고 상기 제2 도전형은 p형인 것을 특징으로 하는 센서.

(8)

상기 (6)에 있어서,

평면으로 보아, 상기 제1 영역은 상기 제3 영역에 의해 둘러싸여 있고, 상기 제3 영역은 상기 애노드에 의해 둘러싸여 있고, 상기 애노드는 상기 분리 영역에 의해 둘러싸여 있는 것을 특징으로 하는 센서.

(9)

상기 (2)에 있어서,

상기 분리 영역과 상기 홀 축적 영역의 사이, 및 상기 홀 축적 영역과 상기 렌즈 사이의 산화막을 더 포함하는 것을 특징으로 하는 센서.

(10)

상기 (2)에 있어서,

상기 분리 영역과 상기 적어도 하나의 제2 픽셀 사이의 도전막을 더 포함하는 것을 특징으로 하는 센서.

(11)

상기 (2)에 있어서,

상기 렌즈로서의 상기 제1 기판의 동일면상에 있는 차광막과,

상기 차광막에 전기적으로 접속되고 바이어스 전압을 인가받는 제1 콘택트와,

상기 분리 영역에 전기적으로 접속되고 상기 바이어스 전압을 인가받는 제2 콘택트를 더 포함하는 것을 특징으로 하는 센서.

(12)

입사광을 전하로 변환하는 애벌란치 포토다이오드를 포함하며 제1 도전형 또는 제2 도전형의 웰 영역에 있는 제1 도전형의 캐소드와 상기 웰 영역의 주위에 있는 제2 도전형의 애노드를 포함하는 적어도 하나의 픽셀을 포함하는 기판과,

상기 웰 영역의 둘레에 있으며 상기 애노드에 전기적으로 접속되어 있는 상기 제2 도전형의 제1 재료와,

상기 제1 재료 및 상기 애노드 둘레의 절연 재료를 포함하는 것을 특징으로 하는 센서.

(13)

상기 (12)에 있어서,

상기 기판상의 렌즈를 더 포함하고,

상기 제1 재료는 상기 렌즈와 상기 웰 영역 사이의 부분을 포함하는 것을 특징으로 하는 센서.

(14)

상기 (13)에 있어서,

상기 절연 재료와 상기 제1 재료의 사이, 및 상기 제1 재료와 상기 렌즈의 사이에 있는 산화막을 더 포함하는 것을 특징으로 하는 센서.

(15)

상기 (12)에 있어서,

상기 절연 재료 둘레의 금속막을 더 포함하는 것을 특징으르 하는 센서.

(16)

상기 (12)에 있어서,

상기 웰 영역은 상기 캐소드와 접촉하는 상기 제2 도전형의 제1 영역, 및 상기 캐소드 및 상기 애노드와 접촉하는 상기 제1 도전형 또는 상기 제2 도전형의 제2 도전형의 제2 영역을 포함하는 것을 특징으로 하는 센서.

(17)

상기 (14)에 있어서,

상기 제2 영역은 상기 제2 도전형이고, 상기 제1 영역 및 상기 제2 영역은 상기 제2 도전형의 불순물 농도가 다른 것을 특징으로 하는 센서.

(18)

입사광을 전하로 변환하는 애벌란치 포토다이오드를 포함하며 제1 도전형의 제1 영역, 제2 도전형의 제2 영역, 및 제1 도전형 또는 제2 도전형이며 상기 제1의 영역과 적층된 제3 영역을 포함하는 적어도 하나의 픽셀을 포함하는 기판과,

상기 제1 기판을 관통하며 적어도 하나의 제2 픽셀로부터 상기 제3 영역을 분리하는 분리 영역과,

상기 제2 영역에 전기적으로 접속되어 있으며 상기 제3 영역과 상기 분리 영역 사이에 있는 상기 제2 도전형의 전하 축적 영역을 포함하는 것을 특징으로 하는 센서.

(19)

상기 (18)에 있어서,

상기 전하 축적 영역은 상기 분리 영역과 상기 제3 영역 사이에 위치하고, 상기 제1 기판의 제1 표면으로부터 상기 제1 표면과 반대인 상기 제1 기판의 제2 표면을 향해 연장되고, 상기 제1 표면은 제1 기판의 광 입사측에 있는 것을 특징으로 하는 센서.

(20)

상기 (18)에 있어서,

상기 분리 영역은, 상기 제1 기판을 관통하는 금속막을 포함하는 것을 특징으로 하는 센서.

(21)

상기 (18)에 있어서,

상기 제1 영역과 상기 제3 영역 사이의 상기 제2 도전형의 제4 영역을 더 포함하는 것을 특징으로 하는 센서.

(22)

상기 (18)에 있어서,

입사광을 상기 제3 영역으로 집속시키는 상기 제1 기판상의 렌즈를 더 포함하는 것을 특징으로 하는 센서.

(23)

상기 (18)에 있어서,

상기 제1 영역에 전기적으로 접속된 제1 콘택트와,

상기 제2 영역에 전기적으로 접속된 제2 콘택트와,

상기 제1 콘택트에 전기적으로 접속된 제1 배선층과,

(24)

상기 (23)에 있어서,

상기 제2 기판상에 배치되고 상기 제1 배선 및 상기 제2 배선에 전기적으로 접속된 제3 기판을 더 포함하는 것을 특징으로 하는 센서.

(25)

상기 (24)에 있어서,

상기 제3 기판은 제3 배선 및 제4 배선을 포함하고, 상기 제1 배선은 상기 제3 배선에 전기적으로 접속되고, 상기 제2 배선은 상기 제4 배선에 전기적으로 접속되는 것을 특징으로 하는 센서.

(26)

상기 (8)에 있어서,

상기 분리 영역과 상기 전하 축적 영역 사이에 있는 산화막을 더 포함하는 것을 특징으로 하는 센서.

(27)

상기 (18)에 있어서,

상기 제3 영역이 제1 도전형인 경우 상기 제1 영역과 상기 제3 영역은 상기 제1 도전형의 불순물 농도가 다르고, 상기 제3 영역이 상기 제2 도전형인 경우 상기 제2 영역과 상기 제3 영역은 상기 제2 도전형의 불순물 농도가 다르고, 상기 제2 영역과 상기 전하 축적 영역은 상기 제2 도전형의 불순물 농도가 다른 것을 특징으로 하는 센서.

(28)

상기 (22)에 있어서,

상기 차광막에 전기적으로 접속되고 바이어스 전압을 인가받도록 구성된 제1 콘택트와,

상기 분리 영역에 전기적으로 접속되고 상기 바이어스 전압을 인가받도록 구성된 제2 콘택트를 더 포함하는 것을 특징으로 하는 센서.

(29)

상기 (24)에 있어서,

상기 픽셀 영역 이외의 상기 제1 기판의 주변 영역에 있는 상기 제1 기판내의 트렌치 영역을 더 포함하는 것을 특징으로 하는 센서.

(30)

상기 (29)에 있어서,

상기 제3 기판의 배선까지 상기 제1 및 상기 제2 기판을 관통하는 접속 비어를 더 포함하고, 상기 트렌치 영역은 상기 픽셀 영역과 상기 접속 비어 사이에 위치하는 것을 특징으로 하는 센서.

(31)

고전계 영역과,

인접하는 픽셀과 분리하기 위한 분리 영역과,

상기 분리 영역의 측벽에 전자를 트랩하는 홀 축적 영역을 구비하고,

상기 홀 축적 영역은, 애노드와 전기적으로 접속되어 있는 광검출기.

(32)

상기 홀 축적 영역은, 이면측에도 형성되어 있는 상기(31)에 기재된 광검출기.

(33)

상기 홀 축적 영역은, p형 반도체 영역인 상기(31)에 기재된 광검출기.

(34) 상기 홀 축적 영역은, 부의 고정 전하막에 의한 홀의 유기(induction)에 의해 형성되는 상기(31)에 기재된 광검출기.

(35)

상기 홀 축적 영역은, 상기 분리 영역 내에 형성된 금속막에의 전압의 인가에 의한 홀의 유기에 의해 형성되는 상기(31)에 기재된 광검출기.

(36)

상기 고전계 영역을 구성하는 캐소드 중, 콘택트가 접속되는 부분 이외는, 기판 내에 매입되어 형성되고,

상기 콘택트가 접속되는 부분 이외의 영역이며, 상기 기판의 표면에는, 홀 축적 영역이 형성되고,

상기 기판의 표면에 형성되어 있는 홀 축적 영역의 전위는, 상기 애노드와는 다른 전위로 되어 있는 상기(31)에 기재된 광검출기.

(37)

상기 기판의 표면에 형성되어 있는 홀 축적 영역의 전위는, 그라운드 전위 또는 상기 캐소드의 전위와 동일하게 되어 있는 상기(36)에 기재된 광검출기.

(38)

상기 콘택트가 접속되는 부분은, 상기 고전계 영역의 개략 중앙 부분에 형성되어 있는 상기(36)에 기재된 광검출기.

(39)

상기 콘택트가 접속되는 부분은, 상기 고전계 영역의 단 부근에 형성되고,

상기 기판의 표면에 형성되어 있는 홀 축적 영역은, 상기 고전계 영역의 중앙 부분에 형성되어 있는 상기(36)에 기재된 광검출기.

(40)

상기 애노드는, 상기 분리 영역에 인접하는 일부에 형성되어 있는 상기(31)에 기재된 광검출기.

(41)

고전계 영역과,

인접하는 픽셀과 분리하기 위한 분리 영역과,

상기 분리 영역의 측벽에 홀을 트랩하는 전자 축적 영역을 구비하고,

상기 전자 축적 영역은, 캐소드와 전기적으로 접속되어 있는 광검출기.

(42)

상기 전자 축적 영역은, 이면측에도 형성되어 있는 상기(41)에 기재된 광검출기.

(43)

상기 전자 축적 영역은, n형 반도체 영역인 상기(41)에 기재된 광검출기.

(44)

상기 전자 축적 영역은, 정의 고정 전하막에 의한 전자의 유기에 의해 형성되는 상기(41)에 기재된 광검출기.

(45)

상기 전자 축적 영역은, 상기 분리 영역 내에 형성된 금속막에의 전압의 인가에 의한 전자의 유기에 의해 형성되는 상기(41)에 기재된 광검출기.

(46)

상기 고전계 영역을 구성하는 애노드 중, 콘택트가 접속되는 부분 이외는, 기판 내에 매입되어 형성되고,

상기 콘택트가 접속되는 부분 이외의 영역이며, 상기 기판의 표면에는, 전자 축적 영역이 형성되고,

상기 기판의 표면에 형성되어 있는 전자 축적 영역의 전위는, 상기 캐소드와는 다른 전위로 되어 있는 상기(41)에 기재된 광검출기.

(47)

상기 기판의 표면에 형성되어 있는 전자 축적 영역의 전위는, 그라운드 전압 또는 상기 애노드의 전압과 동일 전압으로 되어 있는 상기(46)에 기재된 광검출기.

(48)

상기 콘택트가 접속되는 부분은, 상기 고전계 영역의 개략 중앙 부분에 형성되어 있는 상기(46)에 기재된 광검출기.

(49)

상기 기판의 표면에 형성되어 있는 전자 축적 영역은, 상기 고전계 영역의 중앙 부분에 형성되어 있는 상기(46)에 기재된 광검출기.

(50)

상기 캐소드는, 상기 분리 영역에 인접하는 일부에 형성되어 있는 상기(41)에 기재된 광검출기.

21 : APD
23 : 온 칩 렌즈
101 : n형 반도체 영역
102 : p형 반도체 영역
103 : 웰층
104 : 콘택트
105 : 애노드
106 : 콘택트
107 : 홀 축적 영역
108 : 분리 영역
151 : 고정 전하막
171 : 금속막

Claims

제1 반도체층을 구비하고,
상기 제1 반도체층은,
제1 도전형의 제1 반도체 영역 및 제2 도전형의 제2 반도체 영역을 포함하는 제1 애벌란치 포토다이오드와,
제1 분리 영역과,
상기 제2 도전형의 제3 반도체 영역과,
차광막을 포함하고,
상기 제1 분리 영역은 상기 제1 애벌란치 포토다이오드와 상기 제3 반도체 영역 사이에 배치되고,
상기 차광막의 제1 부분은 상기 제1 분리 영역 내에 배치되고, 상기 차광막의 제2 부분은 상기 제3 반도체 영역 상에 배치되는 것을 특징으로 하는 광검출 장치.
제1항에 있어서,
배선층을 더 구비하고,
상기 배선층은,
상기 제1 반도체 영역에 접속되는 제1 배선과,
상기 제2 반도체 영역에 접속되는 제2 배선과,
상기 제3 반도체 영역에 접속되는 제3 배선을 포함하는 것을 특징으로 하는 광검출 장치.
제2항에 있어서,
상기 제2 배선에 인가되는 제1 전압은 상기 제3 배선에 인가되는 제2 전압과 동일한 것을 특징으로 하는 광검출 장치.
제2항에 있어서,
상기 배선층은 상기 제1 반도체층의 광입사면측과 대향하는 상기 제1 반도체층의 측상에 있는 것을 특징으로 하는 광검출 장치.
제1항에 있어서,
상기 제3 반도체 영역은 상기 광검출 장치의 화소 영역 외의 영역 내에 배치되는 것을 특징으로 하는 광검출 장치.
제1항에 있어서,
상기 차광막은 텅스텐, 알루미늄, 구리 또는 폴리실리콘 중 적어도 하나를 포함하는 것을 특징으로 하는 광검출 장치.
제1항에 있어서,
상기 제1 도전형은 상기 제2 도전형과 반대인 것을 특징으로 하는 광검출 장치.
제2항에 있어서,
상기 제1 반도체층은 제1 칩의 일부이고,
상기 광검출 장치는 제2 칩을 더 구비하는 것을 특징으로 하는 광검출 장치.
제8항에 있어서,
상기 제2 칩은 제4 배선 및 제5 배선을 포함하고,
상기 제4 배선은 상기 제1 배선에 전기적으로 접속되고, 상기 제5 배선은 상기 제2 배선에 전기적으로 접속되는 것을 특징으로 하는 광검출 장치.
제9항에 있어서,
상기 제2 칩은 상기 제1 칩 상에 적층되는 것을 특징으로 하는 광검출 장치.
제9항에 있어서,
상기 제1 배선, 상기 제2 배선, 상기 제3 배선, 상기 제4 배선 및 상기 제5 배선은 구리 또는 알루미늄 중 하나인 것을 특징으로 하는 광검출 장치.
제9항에 있어서,
상기 제1 배선은 상기 제4 배선에 직접 접합되고, 상기 제2 배선은 상기 제5배선에 직접 접합되는 것을 특징으로 하는 광검출 장치.
제2항에 있어서,
상기 제1 배선, 상기 제2 배선 및 상기 제3 배선은 상기 배선층의 동일층 내에 있는 것을 특징으로 하는 광검출 장치.
제1항에 있어서,
상기 제1 분리 영역은 상기 제1 반도체층의 광입사면으로부터 상기 광입사면과 대향하는 상기 제1 반도체층의 면으로 연장되는 것을 특징으로 하는 광검출 장치.
제1항에 있어서,
상기 차광막은 전기적으로 도전성인 것을 특징으로 하는 광검출 장치.
제15항에 있어서,
상기 차광막은 금속으로 형성되는 것을 특징으로 하는 광검출 장치.
제15항에 있어서,
상기 차광막은 상기 제1 분리 영역 및 상기 제3 반도체 영역에 전기적으로 접속되는 것을 특징으로 하는 광검출 장치.
제1항에 있어서,
상기 제1 분리 영역은 전기적으로 도전성의 재료가 충전된 트렌치를 포함하는 것을 특징으로 하는 광검출 장치.
제1항에 있어서,
상기 제1 분리 영역은 상기 제1 반도체 영역을 둘러싸는 것을 특징으로 하는 광검출 장치.
제19항에 있어서,
온 칩 렌즈를 더 구비하고,
상기 온 칩 렌즈는 상기 제1 반도체층의 광입사면측 상에 배치되고,
상기 온 칩 렌즈는 상기 제1 애벌란치 포토다이오드를 둘러싸는 부분에 인접하는 것을 특징으로 하는 광검출 장치.
제1항에 있어서,
상기 차광막의 제3 부분은 평탄화막 상에 배치되는 것을 특징으로 하는 광검출 장치.