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JP2020149987A - 光検出器 - Google Patents

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Abstract

【課題】微細化及び高密度化に適した構造にてエッジブレークダウンを抑制した光検出器を提供する。【解決手段】光検出器は、半導体基板２１に設けられ、画素領域を画定する分離領域２１７と、分離領域２１７の側面に沿って画素領域の半導体基板２１に設けられたホール蓄積領域と、画素領域の半導体基板２１に設けられ、半導体基板２１の表面側から第１導電型領域２１１、及び第２導電型領域２１２を半導体基板２１の厚み方向に接合することで構成された増倍領域２１０と、増倍領域２１０と、ホール蓄積領域との間の領域の半導体基板２１に設けられた絶縁領域２１６と、を備え、絶縁領域２１６の形成深さは、第１導電型領域２１１の形成深さよりも深い。【選択図】図１

Description

本開示は、光検出器に関する。
光を電子に変換するフォトダイオードの１つとして、アバランシェフォトダイオード（ＡＰＤ）が知られている。ＡＰＤは、アバランシェ現象を利用することで、１００％を超える光電変換効率を実現することが可能なフォトダイオードである。
特に、ブレークダウン電圧よりも高い印加電圧で動作させたＡＰＤは、光電変換にて生じたキャリアによって電子雪崩を発生させることができるため、キャリアの増倍を行うことができる。このようなＡＰＤは、１個のフォトンを検出することもできるため、シングルフォトンアバランシェフォトダイオード（ＳＰＡＤ）とも称される。
例えば、下記の特許文献１には、ＳＰＡＤが配列されたフォトダイオードアレイにおいて、画素間に分離領域を形成することで隣接画素へのクロストークを低減する技術が開示されている。
国際公開第２０１８／０７４５３０号
しかし、特許文献１に記載されたＳＰＡＤでは、エッジブレークダウンの抑制について十分な検討がなされていなかった。エッジブレークダウンは、構造等に依存して局所的に電界が高くなり、意図せずにブレークダウンしてしまう現象である。ＳＰＡＤは、ｐｎ接合に高電界が印加されるため、このようなエッジブレークダウンを抑制することが重要となる。
例えば、エッジブレークダウンを抑制するためには、ＳＰＡＤのカソード及びアノードの間の距離を大きくすることが考えられる。しかしながら、このような場合、ＳＰＡＤの面積が大きくなってしまうため、ＳＰＡＤを行列状に複数配列させた画素アレイを形成する場合に画素アレイの微細化及び高密度化が困難となる。
そこで、本開示では、微細化及び高密度化に適した構造にてエッジブレークダウンを抑制することが可能な、新規かつ可利用された光検出器を提案する。
本開示によれば、半導体基板に設けられ、画素領域を画定する分離領域と、前記分離領域の側面に沿って前記画素領域の前記半導体基板に設けられたホール蓄積領域と、前記画素領域の前記半導体基板に設けられ、前記半導体基板の表面側から第１導電型領域、及び第２導電型領域を前記半導体基板の厚み方向に接合することで構成された増倍領域と、前記増倍領域と、前記ホール蓄積領域との間の領域の前記半導体基板に設けられた絶縁領域と、を備え、前記絶縁領域の形成深さは、前記第１導電型領域の形成深さよりも深い、光検出器が提供される。
本開示の一実施形態に係る光検出器の構成を説明する縦断面図である。 図１の領域Ａを１８０°回転させて拡大した縦断面図である。 図２Ａで示した構造の変形例を示す縦断面図である。 絶縁領域の第１の平面配置例を示す平面図である。 絶縁領域の第２の平面配置例を示す平面図である。 絶縁領域の第２の平面配置例の変形例を示す平面図である。 絶縁領域の第２の平面配置例の変形例を示す平面図である。 絶縁領域の第２の平面配置例の変形例を示す平面図である。 絶縁領域の第２の平面配置例の変形例を示す平面図である。 絶縁領域の第２の平面配置例の変形例を示す平面図である。 絶縁領域の第２の平面配置例の変形例を示す平面図である。 第１の変形例に係る絶縁領域の断面形状を示す図２Ａに対応する縦断面図である。 第２の変形例に係る絶縁領域の断面形状を示す図２Ａに対応する縦断面図である。 第２の変形例に係る絶縁領域の平面形状を示す図３に対応する平面図である。 第３の変形例に係る第２半導体基板の断面を示す図２Ａに対応する縦断面図である。 図８に示す第２半導体基板の断面のバリエーションを示す縦断面図である。 図８に示す第２半導体基板の断面のバリエーションを示す縦断面図である。 図８に示す第２半導体基板の断面のバリエーションを示す縦断面図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。
なお、説明は以下の順序で行うものとする。
１．光検出器
１．１．光検出器の構成
１．２．絶縁領域の平面配置
２．変形例
２．１．第１の変形例
２．２．第２の変形例
２．３．第３の変形例
＜１．光検出器＞
（１．１．光検出器の構成）
まず、図１〜図２Ｂを参照して、本開示の一実施形態に係る光検出器の構成について説明する。図１は、本実施形態に係る光検出器の構成を説明する縦断面図である。
本実施形態に係る光検出器は、光電変換により発生したキャリアを高電界のｐｎ接合領域でアバランシェ増倍するデバイスである。本実施形態に係る光検出器は、いわゆるシングルフォトンアバランシェフォトダイオード（ＳＰＡＤ）であってもよい。
本実施形態に係る光検出器は、例えば、行列状に複数配列されることで画素アレイを形成することができる。本実施形態に係る光検出器を用いた画素アレイによれば、対象物からの光をより高感度及び高精度で検出することができる。
図１に示すように、本実施形態に係る光検出器１は、例えば、第１半導体基板１１及び第１配線層１２を積層した第１基板と、第２半導体基板２１及び第２配線層２２を積層した第２基板とを貼り合わせた積層型の半導体装置として構成することができる。
光検出器１では、第２基板の第２配線層２２が積層された面と反対側の面にマイクロレンズ３３が設けられる。マイクロレンズ３３にて集光された入射光は、第２半導体基板２１の内部に設けられた高電界のｐｎ接合によって光電変換されることで、信号電荷に変換される。変換された信号電荷は、第２配線層２２及び第１配線層１２を介して第１半導体基板１１に伝達され、第１半導体基板１１に設けられた論理回路によって入射光に対する検出信号に変換される。このような動作によって、光検出器１は、入射光を検出し、検出した入射光に対応する検出信号を出力することができる。本実施形態に係る光検出器１は、いわゆる裏面照射型の積層撮像センサに用いられてもよい。
第１半導体基板１１は、例えば、シリコン（Ｓｉ）基板である。ただし、第１半導体基板１１は、シリコン以外の元素半導体、又は化合物半導体で形成された基板であってもよい。第１半導体基板１１は、さらに、ホウ素（Ｂ）若しくはアルミニウム（Ａｌ）などのｐ型不純物、又はリン（Ｐ）若しくはヒ素（Ａｓ）などのｎ型不純物によって低濃度でドーピングされていてもよい。
第１半導体基板１１には、ｐ型不純物によって高濃度にドーピングされたｐ型領域（ｐ−ウェル）１１０Ｐ、及びｎ型不純物によって高濃度にドーピングされたｎ型領域（ｎ−ウェル）１１０Ｎがそれぞれ設けられる。ただし、第１半導体基板１１がドーピングされている場合、ｐ型領域１１０Ｐ、及びｎ型領域１１０Ｎのドーピング濃度は、第１半導体基板１１のドーピング濃度よりも高濃度とする。
ｐ型領域１１０Ｐには、例えば、ｎ型電界効果トランジスタ（ＦＥＴ）１１１Ｎが設けられ、ｎ型領域１１０Ｎには、ｐ型電界効果トランジスタ（ＦＥＴ）１１１Ｐが設けられる。すなわち、第１半導体基板１１には、ｎ型ＦＥＴ１１１Ｎ及びｐ型ＦＥＴ１１１Ｐを用いたＣＭＯＳ（相補型ＭＯＳ）が形成される。これにより、第１半導体基板１１には、第２半導体基板２１にて光電変換された信号電荷を信号処理するための論理回路が形成され得る。
第１配線層１２は、複数の回路又は素子の間で電流又は電圧を伝達する配線１２１と、配線１２１の間を互いに絶縁する層間絶縁膜１２０とを積層することで設けられる。配線１２１は、層間絶縁膜１２０を第１配線層１２の厚さ方向に貫通するコンタクトによって電気的に接続されることで、第１半導体基板１１に設けられたｎ型ＦＥＴ１１１Ｎ及びｐ型ＦＥＴ１１１Ｐの各端子を電気的に接続することができる。
配線１２１及びコンタクトは、例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）若しくは銅（Ｃｕ）等の金属、又はこれらの合金若しくは金属化合物等の導電型材料にて形成することができる。層間絶縁膜１２０は、例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の無機酸窒化物で形成することができる。
第２配線層２２は、第１配線層１２と同様に、複数の回路又は素子の間で電流又は電圧を伝達する配線２２１と、配線２２１の間を互いに絶縁する層間絶縁膜２２０とを積層することで設けられる。配線２２１は、層間絶縁膜２２０を第２配線層２２の厚さ方向に貫通するコンタクトによって電気的に接続されることで、第２半導体基板２１の内部のｐｎ接合にて光電変換された信号電荷を第１配線層１２に伝達することができる。
配線２２１及びコンタクトは、例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）若しくは銅（Ｃｕ）等の金属、又はこれらの合金若しくは金属化合物等の導電型材料にて形成することができる。層間絶縁膜２２０は、例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の無機酸窒化物で形成することができる。
ここで、第１基板と、第２基板とは、第１配線層１２と、第２配線層２２とが対向するように貼り合わせられる。第１配線層１２に含まれる配線１２１と、第２配線層２２に含まれる配線２２１とは、第１配線層１２、及び第２配線層２２のそれぞれの表面に露出された電極同士を接合することで電気的に接続され得る。
具体的には、第１配線層１２及び第２配線層２２の最上層には、それぞれ電極が形成される。したがって、第１配線層１２と、第２配線層２２とを互いに対向するように貼り合わせ、互いの電極を直接接触させて熱処理を行うことで、互いの電極を接合させることができる。このような電極接合構造によれば、光検出器１では、第１配線層１２及び第２配線層２２の界面を貫通するコンタクトを形成することなく、第１配線層１２の配線１２１と、第２配線層２２の配線２２１とを電気的に接続することができる。この電極接合構造によれば、光検出器１は、製造工程を簡略化することができる。
第２半導体基板２１は、例えば、シリコン（Ｓｉ）基板である。ただし、第２半導体基板２１は、シリコン以外の元素半導体、又は化合物半導体で形成された基板であってもよい。第２半導体基板２１は、さらに、ホウ素（Ｂ）若しくはアルミニウム（Ａｌ）などのｐ型不純物、又はリン（Ｐ）若しくはヒ素（Ａｓ）などのｎ型不純物によって低濃度でドーピングされていてもよい。
第２半導体基板２１には、第１導電型（例えば、ｎ型）不純物で高濃度にドーピングされた第１導電型領域２１１と、第２導電型（例えば、ｐ型）不純物で高濃度にドーピングされた第２導電型領域２１２とがそれぞれ設けられる。具体的には、第１導電型領域２１１は、第２半導体基板２１の第２配線層２２が積層された面側に設けられ、第２導電型領域２１２は、第１導電型領域２１１よりも第２半導体基板２１の内部に、第１導電型領域２１１と接するように設けられる。
第２導電型領域２１２は、第１導電型領域２１１との界面にてｐｎ接合を形成しており、入射光によって生じたキャリアをアバランシェ増倍する。例えば、第２導電型領域２１２は、光検出器１の検出効率（Ｐｈｏｔｏｎ Ｄｅｔｅｃｔｉｏｎ Ｅｆｆｉｃｉｅｎｃｙ：ＰＤＥ）を高めるために、空乏化されていてもよい。なお、本明細書では、第１導電型領域２１１、及び第２導電型領域２１２を併せて増倍領域２１０とも称する。
なお、第２半導体基板２１がドーピングされている場合、第２半導体基板２１の第２導電型領域２１２からさらに内部を空乏化させることができるため、光検出器１の検出効率（ＰＤＥ）をさらに高めることができる。このときの第２半導体基板２１のドーピング濃度は、第２導電型領域２１２のドーピング濃度より低くともよい。
第１導電型領域２１１は、第２導電型領域２１２にてアバランシェ増倍されたキャリア（例えば、正孔）を取り出すためのカソードとして機能する。第１導電型領域２１１は、例えば、より高濃度の第１導電型（例えば、ｎ型）不純物でドーピングされたコンタクト領域２１１Ｎにて、コンタクトを介して第２配線層２２の配線２２１と電気的に接続していてもよい。
一方、第２導電型領域２１２にてアバランシェ増倍されたキャリア（例えば、電子）を取り出すためのアノード２１３Ｐは、第１導電型領域２１１と同層、かつ後述する分離領域２１７と第１導電型領域２１１との間の第２半導体基板２１に設けられる。アノード２１３Ｐは、例えば、後述するホール蓄積領域２１３よりも高濃度の第２導電型（例えば、ｐ型）不純物でドーピングされ、コンタクトを介して第２配線層２２の配線２２１と電気的に接続していてもよい。
なお、第２導電型領域２１２は、第２半導体基板２１の表面を平面視した際に第１導電型領域２１１の射影領域内に設けられてもよい。すなわち、第２導電型領域２１２は、第１導電型領域２１１よりも一回り小さな平面形状にて設けられてもよい。画素領域を画定する分離領域２１７の近傍では、光電変換に依らないキャリアが発生しやすい。したがって、第２導電型領域２１２の平面形状を第１導電型領域２１１の平面形状よりも一回り小さくすることで、光電変換に依らないキャリアが第２導電型領域２１２にてアバランシェ増倍される可能性を低減することができる。これによれば、光検出器１は、ノイズ信号の発生を抑制することができる。
第２半導体基板２１には、さらに、光検出器１の画素領域を確定する分離領域２１７が設けられる。具体的には、分離領域２１７は、増倍領域２１０である第１導電型領域２１１及び第２導電型領域２１２の周囲を平面的に囲むように設けられる。分離領域２１７は、増倍領域２１０を画素ごとに電気的に絶縁することで、画素間での電気的なクロストークを防止することができる。これによれば、光検出器１は、行列状に複数配列されることで、画素アレイを形成することができる。
分離領域２１７は、例えば、第２半導体基板２１を厚さ方向に貫通する金属膜２１４と、金属膜２１４の側面を覆う絶縁膜２１５と、にて構成することができる。金属膜２１４は、例えば、光を反射する金属（例えば、タングステンなど）で形成することができる。絶縁膜２１５は、例えば、絶縁性を有する無機酸窒化物（例えば、ＳｉＯ２など）で形成することができる。これによれば、分離領域２１７は、金属膜２１４によって画素間を光学的に分離し、かつ絶縁膜２１５によって画素間を電気的に分離することができる。
第２半導体基板２１には、さらに、第２導電型（例えば、ｐ型）不純物でドーピングされることで正孔（ホール）を蓄積したホール蓄積領域２１３が設けられる。具体的には、ホール蓄積領域２１３は、分離領域２１７の側面に沿って画素領域の第２半導体基板２１に設けられる。また、ホール蓄積領域２１３は、第２基板の第２配線層２２が積層された面と反対側の面にも延伸して設けられてもよい。ホール蓄積領域２１３は、異なる材質が接する領域に設けられることで、異なる材質の界面で発生する暗電流を抑制する。
また、ホール蓄積領域２１３は、アノード２１３Ｐと接していてもよい。具体的には、アノード２１３Ｐは、分離領域２１７の側面に沿って設けられたホール蓄積領域２１３のうち第２半導体基板２１の表面の一部領域に設けられることで、ホール蓄積領域２１３と接していてもよい。これによれば、光検出器１は、アノード２１３Ｐ及びホール蓄積領域２１３を介して、増倍領域２１０に印加されるバイアス電圧を調整することが可能となる。また、ホール蓄積領域２１３は、第２半導体基板２１の内部からアノード２１３Ｐへキャリア（例えば、電子）を取り出すためのパスとして機能することで、光検出器１のオン抵抗を低減させることができる。
本実施形態に係る光検出器１では、カソードである第１導電型領域２１１と、アノード２１３Ｐとの間の第２半導体基板２１に絶縁領域２１６がさらに設けられる。
ここで、図２Ａ及び図２Ｂを参照して、絶縁領域２１６の構成について具体的に説明する。図２Ａは、図１の領域Ａを１８０°回転させて拡大した縦断面図であり、図２Ｂは、図２Ａで示した構造の変形例を示す縦断面図である。
図２Ａに示すように、絶縁領域２１６は、絶縁性材料で構成され、カソードである第１導電型領域２１１と、アノード２１３Ｐとの間の第２半導体基板２１に設けられる。これによれば、絶縁領域２１６は、第１導電型領域２１１と、アノード２１３Ｐとの間の電界を緩和することで、エッジブレークダウンの可能性を低減することができる。
絶縁領域２１６は、第１導電型領域２１１の形成深さよりも深い形成深さにて設けられる。これによれば、絶縁領域２１６は、第１導電型領域２１１と、アノード２１３Ｐとの間の電界緩和効果をより強くすることができる。
一方、絶縁領域２１６は、第２導電型領域２１２の形成深さよりも浅い形成深さにて設けられてもよい。これによれば、絶縁領域２１６は、互いに異なる材質で構成される第２半導体基板２１と絶縁領域２１６との界面で生じた、光電変換に依らないキャリア（正孔）を第２導電型領域２１２に進入させずに第１導電型領域２１１にて回収することができる。したがって、光検出器１は、光電変換に依らないキャリアが第２導電型領域２１２でアバランシェ増倍される確率を低下させることができるため、ノイズ信号をより低減することができる。なお、第２半導体基板２１と絶縁領域２１６との界面で生じた、光電変換に依らないキャリア（電子）は、例えば、絶縁領域２１６と隣接するホール蓄積領域２１３に回収される。
絶縁領域２１６は、例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性の無機酸窒化物で形成することができる。具体的には、絶縁領域２１６は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて、第２半導体基板２１の所定領域の一部をエッチング等で除去した後、形成された開口を酸化シリコン（ＳｉＯ２）で埋め込むことで形成されてもよい。
なお、絶縁領域２１６は、カソードである第１導電型領域２１１と、アノード２１３Ｐとの間に存在すればよい。具体的には、絶縁領域２１６は、第１導電型領域２１１と接していなくともよく、アノード２１３Ｐと接していなくともよい。例えば、図２Ｂに示すように、絶縁領域２１６は、第１導電型領域２１１と離隔して設けられてもよい。絶縁領域２１６と第１導電型領域２１１とが離隔される場合、絶縁領域２１６と第１導電型領域２１１との間で電界集中を防止することができるため、光検出器１は、エッジブレークダウンの可能性をより低減することができる。
一方で、図２Ａで示したように、絶縁領域２１６が第１導電型領域２１１と接して設けられる場合、光検出器１は、画素領域の大きさをより小さくすることができるため、光検出器１を用いた画素アレイをより微細化及び高密度化することが可能になる。
（１．２．絶縁領域の平面配置）
次に、図３及び図４を参照して、絶縁領域２１６の平面配置について具体的に説明する。図３は、絶縁領域２１６の第１の平面配置例を示す平面図であり、図４は、絶縁領域２１６の第２の平面配置例を示す平面図である。図３及び図４で示す平面図では、理解を容易にするために、絶縁領域２１６と、第１導電型領域２１１とが互いに離隔して設けられた場合（図２Ｂで示す例）について例示する。
以下では、分離領域２１７にて画定された画素領域が四角形形状である場合を例示して説明を行うが、分離領域２１７にて画定された画素領域の形状は、かかる例示に限定されない。画素領域の形状は、多角形形状であればよく、四角形以外の三角形、五角形、六角形、又はそれ以上の多角形形状であってもよい。
第１の平面配置例では、分離領域２１７にて画定された画素領域は、多角形形状であり、絶縁領域２１６の複数の領域は、画素領域の多角形形状の各辺に対応する位置に設けられる。具体的には、図３に示すように、ホール蓄積領域２１３を外周とする画素領域は、四角形形状であり、絶縁領域２１６は、互いに離隔された複数の領域２１６−１、２１６−２、２１６−３、２１６−４にて構成されてもよい。領域２１６−１、２１６−２、２１６−３、２１６−４は、画素領域の四角形形状の各辺に対応する位置に設けられてもよい。
図３で示す平面配置例では、絶縁領域２１６が複数の領域２１６−１、２１６−２、２１６−３、２１６−４に分かれているため、光電変換に依らないキャリアをホール蓄積領域２１３に逃がす経路が平面的に確保されている。したがって、第１の平面配置例によれば、アバランシェ増倍を行う第２導電型領域２１２に光電変換に依らないキャリアが進入する可能性をより低減することができるため、光検出器１は、ノイズ信号を抑制することができる。
図３で示す平面配置例では、絶縁領域２１６を構成する複数の領域２１６−１、２１６−２、２１６−３、２１６−４が互い離隔される位置は、四角形形状の各頂点に対応する位置となっている。これは、四角形形状の各頂点に対応する位置は、四角形形状の各辺に対応する位置よりも第１導電型領域２１１と、ホール蓄積領域２１３との距離が長いため、絶縁領域２１６を設けなくともエッジブレークダウンの可能性が十分に低いためである。
したがって、第１の平面配置例によれば、絶縁領域２１６は、エッジブレークダウンを効果的に抑制しつつ、ノイズ信号の発生を抑制することが可能である。
第２の平面配置例では、分離領域２１７にて画定された画素領域は、多角形形状であり、絶縁領域２１６は、画素領域の多角形形状の全周に亘って設けられる。具体的には、図４に示すように、ホール蓄積領域２１３を外周とする画素領域は、四角形形状であり、絶縁領域２１６は、ホール蓄積領域２１３に沿って画素領域の全周に亘って設けられてもよい。
図４で示す平面配置例では、絶縁領域２１６が等方的かつ連続的に設けられているため、方位ごとに絶縁領域２１６の特性がばらつくことを抑制することができる。また、絶縁領域２１６は、形成された領域が等方的かつ連続的であるため、より容易な製造プロセスにて形成することができる。
続いて、図５Ａ〜図５Ｆを参照して、第２の平面配置例の変形例について説明する。図５Ａ〜図５Ｆは、絶縁領域２１６の第２の平面配置例の変形例を示す平面図である。図５Ａ〜図５Ｆで示す平面図でも、理解を容易にするために、絶縁領域２１６と、第１導電型領域２１１とが互いに離隔して設けられた場合（図２Ｂで示す例）について例示する。
図５Ａで示すように、絶縁領域２１６Ａは、画素領域の四角形形状の各頂点に対応する位置の幅が該四角形形状の各辺に対応する位置の幅よりも大きくなるように設けられ得る。具体的には、絶縁領域２１６Ａは、画素領域の四角形状の全周に亘って設けられた平面形状から、該四角形形状の各頂点をそれぞれ構成する二辺の間に斜めに架け渡した線分まで張り出した平面形状となっていてもよい。換言すると、絶縁領域２１６Ａは、画素領域の四角形形状の全周に亘って設けられた平面形状から、該四角形形状の各頂点に対応する位置にて三角形に張り出した平面形状となっていてもよい。
また、図５Ｂに示すように、絶縁領域２１６Ｂは、画素領域の四角形形状の各辺に対応する位置の幅が該四角形形状の各頂点に対応する位置の幅よりも大きくなるように設けられ得る。具体的には、絶縁領域２１６Ｂは、画素領域の四角形形状の全周に亘って設けられた平面形状から、該四角形形状の各辺に対応する位置にて四角形に張り出した平面形状となっていてもよい。
このような平面配置によれば、絶縁領域２１６Ｂは、アバランシェ増倍を行う第２導電型領域２１２へ第２半導体基板２１の内部で光電変換されたキャリアを誘導することができる。具体的には、絶縁領域２１６Ｂは、第２半導体基板２１の表面を塞ぐことで、第２半導体基板２１の内部で光電変換されたキャリアが第２導電型領域２１２に進入せずに第２半導体基板２１の表面に到達することを抑制することができる。
また、図５Ｃ〜図５Ｅに示すように、絶縁領域２１６Ｃ〜２１６Ｅは、平面形状の各頂点の角度が９０度よりも大きくなるように設けられてもよい。具体的には、図５Ｃに示す絶縁領域２１６Ｃは、図５に示す絶縁領域２１６の多角形形状から各頂点を斜めに切断した多角形形状となっている。また、図５Ｄに示す絶縁領域２１６Ｄは、図５Ａに示す絶縁領域２１６Ａの多角形形状から各頂点を斜めに切断した多角形形状となっている。さらに、図５Ｅに示す絶縁領域２１６Ｅは、図５Ｂに示す絶縁領域２１６Ｂの多角形形状から各頂点を斜めに切断した多角形形状となっている。
このような平面配置によれば、絶縁領域２１６Ｃ〜２１６Ｅは、平面形状の各頂点の角度を９０度超の鈍角とすることで、各頂点にて応力が集中することを抑制することができる。したがって、絶縁領域２１６Ｃ〜２１６Ｅは、第２半導体基板２１の内部に欠陥が生じることを防止することができる。これによれば、光検出器１は、欠陥に起因してキャリアが発生し、暗電流が増加することを抑制することができる。
さらに、図５Ｆに示すように、第１導電型領域２１１Ｆ、及び第２導電型領域２１２Ｆの平面形状も四角形形状に限定されず、三角形形状又は五以上の多角形形状、又は凹凸を有する多角形形状であってもよい。このような場合、絶縁領域２１６Ｆは、第１導電型領域２１１Ｆ、及び第２導電型領域２１２Ｆの平面形状に応じて、平面形状を変化させることも可能である。例えば、絶縁領域２１６Ｆは、第１導電型領域２１１Ｆ、及び第２導電型領域２１２Ｆの平面形状の凸形状に応じて凸となる平面形状であってもよく、第１導電型領域２１１Ｆ、及び第２導電型領域２１２Ｆの平面形状の凸形状に応じて凹となる平面形状であってもよい。逆に、絶縁領域２１６Ｆは、第１導電型領域２１１Ｆ、及び第２導電型領域２１２Ｆの平面形状の凹形状に応じて凸となる平面形状であってもよく、第１導電型領域２１１Ｆ、及び第２導電型領域２１２Ｆの平面形状の凹形状に応じて凹となる平面形状であってもよい。
以上にて、本実施形態に係る光検出器１について具体的に説明した。本実施形態に係る光検出器１は、絶縁領域２１６によって、カソードである第１導電型領域２１１と、アノード２１３Ｐとの間の電界を緩和し、エッジブレークダウンの可能性を低減することができる。絶縁領域２１６は、電界緩和の効果が高く、より短い距離で効果的にエッジブレークダウンの可能性を低減することができるため、光検出器１は、画素領域の大きさをより小さくすることが可能である。これによれば、光検出器１は、光検出器１を用いた画素アレイをより微細化及び高密度化することが可能になる。
なお、本実施形態に係る光検出器１は、半導体装置の製造方法として公知の技術、工程、及び装置を用いることで製造することが可能である。よって、本実施形態に係る光検出器１の製造方法の詳細についての記載は省略する。
＜２．変形例＞
次に、図６〜図９Ｃを参照して、本実施形態に係る光検出器１の第１〜第３の変形例について説明する。
（２．１．第１の変形例）
まず、図６を参照して、本実施形態に係る光検出器１の第１の変形例について説明する。図６は、第１の変形例に係る絶縁領域２１６Ｇの断面形状を示す図２Ａに対応する縦断面図である。
図２Ａに示すように、絶縁領域２１６Ｇの立体形状は、第２半導体基板２１の厚み方向に逆テーパとなる形状であってもよい。具体的には、絶縁領域２１６Ｇの立体形状は、第２半導体基板２１の表面から内部に向かって平面形状の径が徐々に小さくなっていくような逆テーパ形状であってもよい。このような立体形状の絶縁領域２１６Ｇは、第２半導体基板２１の厚み方向に応力が集中することを抑制することができるため、第２半導体基板２１の内部に欠陥が生じることを防止することができる。これによれば、光検出器１は、第２半導体基板２１の欠陥に起因してキャリアが発生し、暗電流が増加することを抑制することができる。
なお、立体形状が逆テーパ形状である絶縁領域２１６Ｇは、上述した図３〜図５Ｆの平面形状の絶縁領域２１６、２１６Ａ〜２１６Ｆに対しても同様に適用可能である。
（２．２．第２の変形例）
次に、図７Ａ及び図７Ｂを参照して、本実施形態に係る光検出器１の第２の変形例について説明する。図７Ａは、第２の変形例に係る絶縁領域２１６Ｇ−１、２１６Ｇ−２の断面形状を示す図２Ａに対応する縦断面図である。図７Ｂは、第２の変形例に係る絶縁領域２１６Ｇ−１、２１６Ｇ−２の平面形状を示す図３に対応する平面図である。
図７Ａに示すように、絶縁領域２１６Ｇ−１、２１６Ｇ−２は、カソードである第１導電型領域２１１と、アノード２１３Ｐ及びホール蓄積領域２１３との間に、複数並んで設けられてもよい。具体的には、図７Ｂに示すように、絶縁領域２１６Ｇ−２は、画素領域の多角形形状の全周に亘って設けられ、絶縁領域２１６Ｇ−１は、絶縁領域２１６Ｇ−２の内部に全周に亘って設けられてもよい。すなわち、絶縁領域２１６Ｇ−１、２１６Ｇ−２は、多重リング形状にて設けられてもよい。
絶縁領域２１６Ｇ−１、２１６Ｇ−２は、画素領域の中心から外側に向かう方向において複数設けられることで、カソードである第１導電型領域２１１と、アノード２１３Ｐとの間の電界をより緩和することができる。これによれば、光検出器１は、エッジブレークダウンの可能性をより低減することができる。また、絶縁領域２１６Ｇ−１、２１６Ｇ−２は、散乱効果によって第２配線層２２側からの光（例えば、配線２２１からの反射光など）の光路長を伸ばし、第２配線層２２側からの光がノイズとなる可能性を低減することができるため、光検出器１の検出効率をより高めることができる。
なお、図７Ａでは、絶縁領域２１６Ｇ−１、２１６Ｇ−２の立体形状が逆テーパ形状である例を示したが、本変形例はかかる例示に限定されない。絶縁領域２１６Ｇ−１、２１６Ｇ−２の立体形状は、図２Ａで示したような非テーパ形状であってもよい。また、図７Ｂでは、絶縁領域２１６Ｇ−１、２１６Ｇ−２が画素領域の多角形形状の全周に亘って設けられる例を示したが、本変形例はかかる例示に限定されない。絶縁領域２１６Ｇ−１、２１６Ｇ−２は、画素領域の多角形形状の周方向に離隔されることで、複数の領域に分かれていてもよい。
（２．３．第３の変形例）
さらに、図８〜図９Ｃを参照して、本実施形態に係る光検出器１の第３の変形例について説明する。図８は、第３の変形例に係る第２半導体基板２１の断面を示す図２Ａに対応する縦断面図である。図９Ａ〜図９Ｃは、図８に示す第２半導体基板２１の断面のバリエーションを示す縦断面図である。
図８に示すように、絶縁領域２１６よりも内部の第２半導体基板２１には、ホール蓄積領域２１３と同じ導電型（例えば、ｐ型）のサブ蓄積領域２１８が設けられてもよい。具体的には、サブ蓄積領域２１８は、ホール蓄積領域２１３と同様に、第２導電型（例えば、ｐ型）不純物でドーピングされることで正孔（ホール）を蓄積した領域であり、ホール蓄積領域２１３の側面に接して設けられる。サブ蓄積領域２１８は、第２半導体基板２１の内部からアノード２１３Ｐへキャリア（例えば、電子）を取り出すためのパスとして、ホール蓄積領域２１３の機能をサポートする。これによれば、光検出器１は、オン抵抗をさらに低減させることができる。
また、サブ蓄積領域２１８は、ホール蓄積領域２１３と同様に、絶縁領域２１６と、第２半導体基板２１との界面で生じるキャリア（例えば、電子）を回収することができる。これによれば、光検出器１は、光電変換に依らないキャリアに起因するノイズ信号の発生をより低減することができる。
ただし、サブ蓄積領域２１８は、第２半導体基板２１の表面を平面視した際に絶縁領域２１６の射影領域内に設けられ得る。サブ蓄積領域２１８が第１導電型領域２１１に過度に接近した場合、サブ蓄積領域２１８と、第１導電型領域２１１との間で意図しない導通が生じる可能性がある。そのため、サブ蓄積領域２１８は、絶縁領域２１６が設けられた領域から突出しないように設けられる。
例えば、図５Ａにて示した絶縁領域２１６Ａのように、絶縁領域２１６Ａの平面領域を増加させることで、サブ蓄積領域２１８が形成可能な領域を増加させることも可能である。図５Ａにて示す平面配置例では、画素領域の多角形形状の各頂点に対応し、第１導電型領域２１１と、ホール蓄積領域２１３との距離が比較的大きい位置にて、絶縁領域２１６Ａの平面領域が増加している。これによれば、サブ蓄積領域２１８が形成可能な領域をより広くすることができるため、光検出器１は、オン抵抗をより低減させることができる。
なお、サブ蓄積領域２１８は、絶縁領域２１６が設けられたすべての領域に設けられてもよく、絶縁領域２１６が設けられた領域の一部に設けられてもよい。
ここで、図９Ａ〜図９Ｃに示すように、第３の変形例では、第１導電型領域２１１、絶縁領域２１６、及びサブ蓄積領域２１８は、それぞれ接していなくともよい。例えば、図９Ａに示すように、第１導電型領域２１１、及び絶縁領域２１６は、互いに接していなくともよい。
また、図９Ｂに示すように、絶縁領域２１６、及びサブ蓄積領域２１８は、互いに接していなくともよい。このような場合、絶縁領域２１６の形成深さと、サブ蓄積領域２１８の形成深さとを厳密に制御する製造プロセス条件を検討する必要が無くなるため、光検出器１をより容易に製造することが可能となる。
さらに、図９Ｃに示すように、互いに離隔された絶縁領域２１６及びサブ蓄積領域２１８の間には、サブ蓄積領域２１８及びホール蓄積領域２１３と同様に、第２導電型（例えば、ｐ型）不純物でドーピングされた低濃度領域２１８Ａがさらに設けられてもよい。低濃度領域２１８Ａは、サブ蓄積領域２１８と同様の機能を有するものの、サブ蓄積領域２１８のドーピング濃度よりも第２導電型（例えば、ｐ型）不純物のドーピング濃度が低い領域である。光検出器１は、低濃度領域２１８Ａを設けておくことで、絶縁領域２１６の形成深さと、サブ蓄積領域２１８の形成深さとを厳密に制御せずとも、図８で示した構造と同様の効果を得ることができる。すなわち、光検出器１は、オン抵抗を低減させることができる。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
半導体基板に設けられ、画素領域を画定する分離領域と、
前記分離領域の側面に沿って前記画素領域の前記半導体基板に設けられたホール蓄積領域と、
前記画素領域の前記半導体基板に設けられ、前記半導体基板の表面側から第１導電型領域、及び第２導電型領域を前記半導体基板の厚み方向に接合することで構成された増倍領域と、
前記増倍領域と、前記ホール蓄積領域との間の領域の前記半導体基板に設けられた絶縁領域と、
を備え、
前記絶縁領域の形成深さは、前記第１導電型領域の形成深さよりも深い、光検出器。
（２）
前記絶縁領域の形成深さは、前記第２導電型領域の形成深さよりも浅い、前記（１）に記載の光検出器。
（３）
前記ホール蓄積領域は、第２導電型である、前記（１）又は（２）に記載の光検出器。
（４）
前記絶縁領域よりも内部の前記半導体基板には、前記ホール蓄積領域と同じ導電型のサブ蓄積領域がさらに設けられる、前記（３）に記載の光検出器。
（５）
前記絶縁領域は、互いに離隔された複数の領域にて構成される、前記（１）〜（４）のいずれか一項に記載の光検出器。
（６）
前記画素領域の平面形状は、多角形形状であり、
前記絶縁領域の前記複数の領域は、前記画素領域の各辺に沿って設けられる、前記（５）に記載の光検出器。
（７）
前記絶縁領域は、前記増倍領域、及び前記ホール蓄積領域の間の領域全周に亘って設けられる、前記（１）〜（４）のいずれか一項に記載の光検出器。
（８）
前記画素領域の平面形状は、多角形形状であり、
前記画素領域の各頂点に対応する前記絶縁領域の幅は、前記画素領域の各辺に対応する前記絶縁領域の幅よりも大きい、前記（７）に記載の光検出器。
（９）
前記画素領域の平面形状は、多角形形状であり、
前記画素領域の各頂点に対応する前記絶縁領域の幅は、前記画素領域の各辺に対応する前記絶縁領域の幅よりも小さい、前記（７）に記載の光検出器。
（１０）
前記絶縁領域の平面形状は、多角形形状であり、
前記多角形形状の各頂点の角度は、いずれも９０度よりも大きい、前記（７）〜（９）のいずれか一項に記載の光検出器。
（１１）
前記絶縁領域は、前記増倍領域、及び前記ホール蓄積領域の間に複数並んで設けられる、前記（１）〜（１０）のいずれか一項に記載の光検出器。
（１２）
前記絶縁領域の前記半導体基板の厚み方向における形状は、前記半導体基板の表面側から逆テーパとなる形状である、前記（１）〜（１１）のいずれか一項に記載の光検出器。
（１３）
前記ホール蓄積領域は、前記半導体基板の前記増倍領域が設けられた表面と対向する裏面側にさらに延伸して設けられる、前記（１）〜（１２）のいずれか一項に記載の光検出器。
（１４）
前記半導体基板の前記裏面側には、光を集光するマイクロレンズがさらに設けられる、前記（１３）に記載の光検出器。
（１５）
前記ホール蓄積領域は、アノードと電気的に接続し、前記第１導電型領域は、カソードと電気的に接続する、前記（１）〜（１４）のいずれか一項に記載の光検出器。
（１６）
前記分離領域は、前記半導体基板の厚み方向に延伸する金属膜と、前記金属膜の側面を覆う絶縁膜との二重構造にて構成される、前記（１）〜（１５）のいずれか一項に記載の光検出器。
（１７）
前記第２導電型領域は、前記半導体基板の表面を平面視した際の前記第１導電型領域の射影領域内に設けられる、前記（１）〜（１６）のいずれか一項に記載の光検出器。
１ 光検出器
１１ 第１半導体基板
１２ 第１配線層
２１ 第２半導体基板
２２ 第２配線層
３３ マイクロレンズ
１１０Ｎ ｎ型領域
１１０Ｐ ｐ型領域
１１１Ｎ ｎ型電界効果トランジスタ
１１１Ｐ ｐ型電界効果トランジスタ
１２０、２２０ 層間絶縁膜
１２１、２２１ 配線
２１０ 増倍領域
２１１ 第１導電型領域
２１２ 第２導電型領域
２１３ ホール蓄積領域
２１３Ｐ アノード
２１４ 金属膜
２１５ 絶縁膜
２１６ 絶縁領域
２１７ 分離領域
２１８ サブ蓄積領域

Claims (17)

  1. 半導体基板に設けられ、画素領域を画定する分離領域と、
    前記分離領域の側面に沿って前記画素領域の前記半導体基板に設けられたホール蓄積領域と、
    前記画素領域の前記半導体基板に設けられ、前記半導体基板の表面側から第１導電型領域、及び第２導電型領域を前記半導体基板の厚み方向に接合することで構成された増倍領域と、
    前記増倍領域と、前記ホール蓄積領域との間の領域の前記半導体基板に設けられた絶縁領域と、
    を備え、
    前記絶縁領域の形成深さは、前記第１導電型領域の形成深さよりも深い、光検出器。
  2. 前記絶縁領域の形成深さは、前記第２導電型領域の形成深さよりも浅い、請求項１に記載の光検出器。
  3. 前記ホール蓄積領域は、第２導電型である、請求項１に記載の光検出器。
  4. 前記絶縁領域よりも内部の前記半導体基板には、前記ホール蓄積領域と同じ導電型のサブ蓄積領域がさらに設けられる、請求項３に記載の光検出器。
  5. 前記絶縁領域は、互いに離隔された複数の領域にて構成される、請求項１に記載の光検出器。
  6. 前記画素領域の平面形状は、多角形形状であり、
    前記絶縁領域の前記複数の領域は、前記画素領域の各辺に沿って設けられる、請求項５に記載の光検出器。
  7. 前記絶縁領域は、前記増倍領域、及び前記ホール蓄積領域の間の領域全周に亘って設けられる、請求項１に記載の光検出器。
  8. 前記画素領域の平面形状は、多角形形状であり、
    前記画素領域の各頂点に対応する前記絶縁領域の幅は、前記画素領域の各辺に対応する前記絶縁領域の幅よりも大きい、請求項７に記載の光検出器。
  9. 前記画素領域の平面形状は、多角形形状であり、
    前記画素領域の各頂点に対応する前記絶縁領域の幅は、前記画素領域の各辺に対応する前記絶縁領域の幅よりも小さい、請求項７に記載の光検出器。
  10. 前記絶縁領域の平面形状は、多角形形状であり、
    前記多角形形状の各頂点の角度は、いずれも９０度よりも大きい、請求項７に記載の光検出器。
  11. 前記絶縁領域は、前記増倍領域、及び前記ホール蓄積領域の間に複数並んで設けられる、請求項１に記載の光検出器。
  12. 前記絶縁領域の前記半導体基板の厚み方向における形状は、前記半導体基板の表面側から逆テーパとなる形状である、請求項１に記載の光検出器。
  13. 前記ホール蓄積領域は、前記半導体基板の前記増倍領域が設けられた表面と対向する裏面側にさらに延伸して設けられる、請求項１に記載の光検出器。
  14. 前記半導体基板の前記裏面側には、光を集光するマイクロレンズがさらに設けられる、請求項１３に記載の光検出器。
  15. 前記ホール蓄積領域は、アノードと電気的に接続し、前記第１導電型領域は、カソードと電気的に接続する、請求項１に記載の光検出器。
  16. 前記分離領域は、前記半導体基板の厚み方向に延伸する金属膜と、前記金属膜の側面を覆う絶縁膜との二重構造にて構成される、請求項１に記載の光検出器。
  17. 前記第２導電型領域は、前記半導体基板の表面を平面視した際の前記第１導電型領域の射影領域内に設けられる、請求項１に記載の光検出器。
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