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JP2012015274A - 固体撮像装置、及び固体撮像装置の製造方法。 - Google Patents

固体撮像装置、及び固体撮像装置の製造方法。 Download PDF

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Abstract

【課題】 本発明は、リセットトランジスタまたは増幅トランジスタと光電変換部とを分離するための素子分離領域で発生する暗電流によるノイズを低減するとともに、画素の微細化に有利な固体撮像装置を提供することを目的とする。
【解決手段】 第１画素領域には光電変換部、ＦＤ、及び転送トランジスタが画素を単位として行列状に配される。第２画素領域には増幅トランジスタ、及びリセットトランジスタが配される。第１画素領域には第１素子分離部が配され、第２画素領域には第２素子分離部が配される。第１素子分離部において絶縁膜が半導体基板内部に突出する量が、第２素子分離部において絶縁膜が半導体基板内部に突出する量に比べて小さい。配線が配された第１主面側とは反対の第２主面側から、光電変換部に光が入射する。
【選択図】 図４

Description

本発明は固体撮像装置に関する。
固体撮像装置において、光電変換部と周辺回路部とを別の基板に分けて形成し、それらをマイクロバンプ等で電気的に接続する構成が知られている。
特許文献１には、光電変換部と信号読み出し用の読み出し回路とを含む画素が配された第１半導体基板と、画素から読み出された信号を処理するための信号処理回路が配された第２半導体基板とを貼り合わせた裏面照射型の固体撮像装置が記載されている。読み出し回路には、転送トランジスタ、増幅トランジスタ、リセットトランジスタ等のトランジスタが含まれる。
特開２００９−１７０４４８号公報
特許文献１に記載の固体撮像装置では、光電変換部が配された第１半導体基板に少なくともリセットトランジスタが配される。リセットトランジスタまたは増幅トランジスタと光電変換部との素子分離には、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）分離やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）分離など半導体基板の内部に配された絶縁膜による素子分離構造が必要である。半導体基板内部に配された絶縁膜と半導体基板との界面では、暗電流が発生しやすいため、光電変換部の素子分離のために半導体内部に配された絶縁膜による素子分離構造が用いられると、暗電流が光電変換部へ流入しやすくなる。光電変換部へ流入した暗電流はノイズの原因となる。光電変換部を含め、増幅トランジスタによって信号が増幅される前段で発生するノイズは、増幅トランジスタより後段で発生するノイズに比べて画質に及ぼす影響が顕著である。
リセットトランジスタと光電変換部との素子分離に、半導体基板内部に配された絶縁膜を用いない場合には、リセットトランジスタと光電変換部とを電気的に分離するためにより広い幅の素子分離領域が必要になる。このため、感度を維持するため光電変換部の受光面積を一定とするならば、画素ピッチが大きくなり、画素の微細化が困難となる。
本発明は、リセットトランジスタまたは増幅トランジスタと光電変換部とを分離するための素子分離領域で発生する暗電流によるノイズを低減するとともに、画素の微細化に有利な固体撮像装置を提供することを目的とする。
本発明に係る固体撮像装置は、光電変換部と、フローティングディフュージョンと、前記光電変換部で発生した信号電荷を前記フローティングディフュージョンに転送するための転送ゲート電極を含む転送トランジスタと、前記フローティングディフュージョンの電荷の量に基づく信号を出力する増幅トランジスタと、前記フローティングディフュージョンの電圧をリセットするリセットトランジスタと、をそれぞれ有する複数の画素を備える固体撮像装置において、第１半導体基板及び第２半導体基板を有し、前記第１半導体基板の第１主面上に、第１絶縁体層が配され、前記第１半導体基板は第１画素領域を含み、前記第１画素領域に、複数の前記光電変換部、及び複数の前記フローティングディフュージョンが前記複数の画素のそれぞれを単位として行列状に配され、前記第１画素領域上に、前記第１絶縁体層を介して複数の前記転送ゲート電極が配され、前記第１画素領域に、前記複数の画素のそれぞれを互いに電気的に分離するための第１素子分離部が配され、前記第２半導体基板上に、第２絶縁体層が配され、前記第２半導体基板は第２画素領域を含み、前記第２画素領域に、複数の前記増幅トランジスタ、及び複数の前記リセットトランジスタが前記複数の画素のそれぞれを単位として行列状に配され、前記第２画素領域に、前記複数の画素のそれぞれを互いに電気的に分離するための第２素子分離部が配され、前記第１素子分離部での前記第１半導体基板と前記第１絶縁体層との界面が、前記光電変換部での前記第１半導体基板と前記第１絶縁体層との界面を基準として、第１の深さに配され、前記第２素子分離部での前記第２半導体基板と前記第２絶縁体層との界面が、前記増幅トランジスタが配された領域での前記第２半導体基板と前記第２絶縁体層との界面を基準として、第２の深さに配され、第１の深さが第２の深さよりも浅いことを特徴とする。
また、本発明の別の側面に係る固体撮像装置は、光電変換部と、フローティングディフュージョンと、前記光電変換部で発生した信号電荷を前記フローティングディフュージョンに転送するための転送ゲート電極を含む転送トランジスタと、前記フローティングディフュージョンの電荷の量に基づく信号を出力する増幅トランジスタと、前記フローティングディフュージョンの電圧をリセットするリセットトランジスタと、をそれぞれ有する複数の画素を備える固体撮像装置において、第１半導体基板及び第２半導体基板を有し、前記第１半導体基板の第１主面上に、第１絶縁体層が配され、前記第１半導体基板に、複数の前記光電変換部、及び複数の前記フローティングディフュージョンが前記複数の画素のそれぞれを単位として行列状に配され、前記第１半導体基板上に、前記第１絶縁体層を介して複数の前記転送ゲート電極が配され、前記第１半導体基板に、前記複数の画素のそれぞれを互いに電気的に分離するための第１素子分離部が配され、前記第２半導体基板に、複数の前記増幅トランジスタ、及び複数の前記リセットトランジスタが前記複数の画素のそれぞれを単位として行列状に配され、前記第２半導体基板に、前記複数の画素のそれぞれを互いに電気的に分離するための第２素子分離部が配され、前記第１素子分離部がＰＮ分離、メサ型絶縁体分離、またはＥＤＩ分離のいずれかであり、前記第２素子分離部がＳＴＩ分離またはＬＯＣＯＳ分離のいずれかであることを特徴とする。
本発明に係る固体撮像装置によれば、リセットトランジスタまたは増幅トランジスタと光電変換部とを分離するための素子分離領域で発生する暗電流によるノイズを低減するとともに、画素を微細化することが可能となる。
基板の平面構造の概略図である。 本発明に係る固体撮像装置の実施例１の画素部の等価回路図である。 本発明に係る固体撮像装置の実施例１の信号処理回路の等価回路図である。 本発明に係る固体撮像装置の実施例１の断面構造の概略図である。 本発明に係る固体撮像装置の実施例１の画素部の平面構造の概略図である。 本発明に係る固体撮像装置の実施例２の画素部の等価回路図である。 本発明に係る固体撮像装置の実施例２の画素部の平面構造の概略図である。 本発明に係る固体撮像装置の実施例２の変形例の画素部の平面構造の概略図である。 本発明に係る固体撮像装置の実施例３の断面構造の概略図である。 本発明に係る固体撮像装置の実施例４の画素部及び信号処理回路の等価回路図である。 本発明に係る固体撮像装置の実施例４の断面構造の概略図である。 本発明に係る固体撮像装置の実施例１の変形例の断面構造の概略図である。 本発明に係る固体撮像装置の実施例１の製造方法を示す図である。
本発明の実施形態について、図面を用いて説明する。ここでは、電子を信号電荷として扱う構成を例に説明する。半導体領域の導電型を電子の場合と反対導電型にすることで、ホールを信号電荷として扱う構成に本発明を適用することも可能である。
本発明を適用した固体撮像装置の第１実施形態について説明する。図１（ａ）は、本実施例の固体撮像装置に含まれる第１半導体基板及び第２半導体基板の平面構造を示した概略図である。本実施例では１つの画素を構成する要素が、第１半導体基板と第２半導体基板とに分けて配される。画素からの信号を処理する信号処理回路が、第２半導体基板に配される。
第１半導体基板１０１は第１画素領域１０３を含む。第１画素領域１０３には、光電変換部が行列状に配される。第２半導体基板１０２は第２画素領域１０４を含む。第２画素領域１０４には、画素に含まれる要素の一部が配される。第２半導体基板１０２は周辺回路領域１０５を含む。周辺回路領域１０５には画素からの信号を処理する信号処理回路が配される。第２画素領域１０４及び周辺回路領域１０５には、光電変換部が配されない。第１半導体基板１０１と第２半導体基板１０２とは、両半導体基板に配された回路を電気的に接続するための配線を間に介して対向するように配される。
第１画素領域１０３には、複数の光電変換部を互いに、または光電変換部と他の画素の要素とを電気的に分離するための素子分離部が配される。詳細は後述するが、本実施例の特徴部分は、第１画素領域１０３に配された素子分離部に、第１半導体基板１０１の内部に絶縁膜が配される素子分離構造が含まれていないことである。
図２は、本実施例の画素の等価回路の一例を示す。図２では１画素のみが示されているが、実際には画素が行列状に配される。
画素２０１は光電変換部２０２、転送トランジスタ２０３、フローティングディフュージョン（以下、ＦＤ）２０４、増幅トランジスタ２０５、リセットトランジスタ２０６、選択トランジスタ２０７を含む。光電変換部２０２は例えばフォトダイオードである。光電変換部２０２では入射光が光電変換される。発生した信号電荷が光電変換部２０２で蓄積されてもよい。転送トランジスタ２０３は光電変換部２０２で発生した信号電荷をＦＤ２０４へ転送する。ＦＤ２０４は増幅トランジスタ２０５のゲートに電気的に接続される。増幅トランジスタ２０５はＦＤ２０４の電荷の量に基づく信号を出力する。リセットトランジスタ２０６はＦＤ２０４にリセット電源に基づく電圧を供給し、ＦＤ２０４の電圧をリセットする。選択トランジスタ２０７は信号が読み出される画素行を選択する。
増幅トランジスタ２０５から出力される信号は、垂直出力線２０８に出力される。垂直出力線２０８には、定電流源２０９が接続される。増幅トランジスタ２０５と定電流源２０９とによりソースフォロア回路が構成される。転送トランジスタ２０３、リセットトランジスタ２０６、選択トランジスタ２０７のゲートには、それぞれ制御線２１０、２１１、２１２が接続される。
光電変換部２０２、転送トランジスタ２０３、及びＦＤ２０４は、図１（ａ）に示された第１半導体基板１０１の第１画素領域１０３に配される。増幅トランジスタ２０５、リセットトランジスタ２０６、及び選択トランジスタ２０７は、図１（ａ）に示された第２半導体基板１０２の第２画素領域１０４に配される。第２画素領域１０４は、第１画素領域とは別の領域である。ＦＤ２０４と、増幅トランジスタ２０５のゲートとの間の電気的経路に、第１半導体基板１０１と第２半導体基板１０２の電気的な接続部がある。
本実施例の画素には選択トランジスタが含まれるが、選択トランジスタは省略されてもよい。また、増幅トランジスタのソースと垂直出力線の間の経路に選択トランジスタが配された構成を示したが、増幅トランジスタのドレインと電源との間の経路に選択トランジスタが配されてもよい。また、増幅トランジスタが出力するアナログ信号をディジタル信号に変換するアナログディジタルコンバータ（以下、ＡＤＣ）回路が画素に含まれていてもよい。
図３は本実施例の画素と信号処理回路の等価回路を示す。図２に示された画素２０１が行列状に配されている。１つの画素列に含まれる複数の画素の出力ノードが、１つの垂直出力線２０８に接続される。画素の出力ノードは、図２に示されるように選択トランジスタのソースである。もしくは、画素の出力ノードが増幅トランジスタのソースの場合もある。複数の画素列に対応して複数の垂直出力線が配され、１つの画素行に含まれる複数の画素からの信号を複数の垂直出力線に並列に読み出すことが可能である。
垂直シフトレジスタ３０１は、制御線２１０、２１１、２１２に駆動パルスを供給する。垂直シフトレジスタ３０１が供給する駆動パルスによって、転送トランジスタ２０３、リセットトランジスタ２０６、選択トランジスタ２０７の導通状態がそれぞれ制御される。
列回路部３０２は、画素の固定パターンノイズを除去するための相関二重サンプリング（以下、ＣＤＳ）回路、画素からの信号を増幅する列増幅回路等を含む。列増幅回路は、例えばオペアンプと帰還容量によって構成された増幅回路である。列増幅回路は、オペアンプの出力端子から入力端子までの帰還経路に、帰還容量と該帰還容量に直列に配されたスイッチとの組が複数並列に配されたゲイン可変の増幅回路であってもよい。さらに、列回路部３０２には、列毎にアナログ信号をディジタル信号に変換する列ＡＤＣ回路が含まれていてもよい。列回路ブロック３０２は必要に応じて配されればよく、一部または全部を省略してもよい。
信号保持部３０３は、画素から出力された信号を保持する。信号保持部３０３は、ノイズ信号と該ノイズ信号が重畳した光信号の両者を保持することが可能な構成としてもよい。ノイズ信号には、列回路部３０２の列増幅回路のオフセットに起因したノイズ等が含まれる。光信号は、光電変換部２０２で発生した信号電荷の量に基づく信号である。信号保持部３０３は、光信号のみを保持する構成としてもよい。列回路部３０２に列ＡＤＣ回路が含まれる場合には、信号保持部３０３を省略してもよい。
水平シフトレジスタ３０４が供給する駆動信号によって、信号保持部３０３に保持された信号が列毎に順次水平出力線３０５ａ、３０５ｂに出力される。水平出力線３０５ａ、３０５ｂに出力された信号は、差分増幅部３０６によって差分処理されて出力される。図３では２つの水平出力線が示されるが、信号保持部が光信号のみを保持する構成の場合には水平出力線は１つでもよい。
垂直シフトレジスタ３０１、列回路部３０２、信号保持部３０３、水平シフトレジスタ３０４、差分増幅部３０６が、信号処理回路に含まれ得る。信号処理回路には、差分増幅部３０６の後段に配されたＡＤＣ回路が含まれていてもよい。本実施例の周辺回路領域１０５には、上述の信号処理回路の少なくとも一部または全部が配される。
図４は、第１半導体基板及び第２半導体基板と、両半導体基板の電気的接続部を含む断面構造の概略図を示す。第１半導体基板４０１には、第１画素領域４０３が含まれる。第２半導体基板４０２には、第２画素領域４０４と、信号処理回路が配された周辺回路領域４０５とが含まれる。
本明細書において、半導体基板は、光電変換部やトランジスタなどの素子が形成される半導体材料の層を意味する。また、本明細書においては、半導体基板と、絶縁体層や配線層など半導体材料以外の部材とからなる構造体を単に基板と呼ぶ。２つの半導体材料の層が間に絶縁層を介して積層されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であれば、どちらの半導体材料の層が半導体基板であってもよい。また、半導体基板はエピタキシャル成長法によって形成した半導体層であってもよい。半導体基板中の特定の領域について言及する場合は、半導体領域という用語を用いて区別する。
図４において、第１半導体基板４０１の上側の主面が第１主面（便宜的に表面と読んでもよい、以下同様）である。第１半導体基板４０１の第１主面（表面）側には、転送トランジスタのゲート電極、ＦＤと電気的に接続された配線が配される。第１半導体基板４０１の下側の主面が第２主面（便宜的に裏面とよんでもよい、以下同様）である。矢印Ｌは光の入射する方向を示す。第１半導体基板４０１の第２主面（裏面）側から光が光電変換部に入射する。第２半導体基板４０２の素子が配された面（図４の下側の主面）が、第２半導体基板４０２の表面である。
なお、半導体基板の主面もしくは半導体基板の表面は、実際には半導体基板と該半導体基板に積層された絶縁膜との界面である場合がある。すなわち、本明細書において、半導体基板の表面もしくは半導体基板の主面という用語は、半導体基板と大気との界面もしくは半導体基板と真空との界面を限定しているわけではない。
本実施例においては、第１半導体基板４０１の第１主面（表面）が第２半導体基板４０２の方を向き、第２半導体基板４０２の表面が第１半導体基板４０１の方を向くように、第１半導体基板４０１と第２半導体基板４０２とが配置される。第１半導体基板４０１と第２半導体基板４０２との間には、後述の接続部を含む導電パターンが配される。このように、第１半導体基板４０１と第２半導体基板４０２とは、間に導電パターンを介して対向するように配置される。
第１画素領域４０３には光電変換部、ＦＤ、及び転送トランジスタが画素を単位として行列状に配される。半導体基板にトランジスタが配されるとは、トランジスタがＭＯＳトランジスタの場合、ソースを構成する半導体領域とドレインを構成する半導体領域が配され、半導体基板上に絶縁膜を介してゲート電極が配されることを意味する。半導体基板に含まれる半導体領域にトランジスタが配されると記載された場合も同様である。
光電変換部は、Ｎ型半導体領域４０６、Ｐ型半導体領域４０７、Ｐ型半導体領域４０８によって構成される。Ｎ型半導体領域４０６は信号電荷が収集される領域である。Ｐ型半導体領域４０７は、第１半導体基板４０１と、第１半導体基板４０１の第１主面（表面）側に配された絶縁膜との界面で発生する暗電流が、Ｎ型半導体領域４０６に混入することを低減するために、第１半導体基板４０１の第１主面（表面）近傍に配される。Ｐ型半導体領域４０８は、Ｎ型半導体領域４０６よりも第１半導体基板４０１の第２主面（裏面）側に配される。Ｐ型半導体領域４０８は、第１半導体基板４０１の第２主面（裏面）側に積層された絶縁膜との界面で発生する暗電流がＮ型半導体領域４０６に混入されることを低減するように配されてもよい。Ｎ型半導体領域４０６は、Ｐ型半導体領域４０７、４０８のそれぞれとＰＮ接合を構成し、埋め込み型のフォトダイオードを構成している。
第１半導体基板４０１の光電変換部に隣接するチャネル領域には、第１主面（表面）側に不図示の絶縁膜を介して転送ゲート電極４０９が配される。転送ゲート電極４０９に印加される電圧に応じて、チャネル領域にチャネルが形成される。チャネル領域は、必要に応じてチャネル不純物注入を行い、第１半導体基板４０１と異なる不純物濃度としてもよい。
チャネル領域に隣接してＮ型半導体領域４１０が配される。Ｎ型半導体領域４１０はＦＤを構成する。Ｎ型半導体領域４１０の不純物濃度はＮ型半導体領域４０６よりも高い。Ｎ型半導体領域４０６をソース、Ｎ型半導体領域４１０をドレイン、転送ゲート電極４０９をゲートとして転送トランジスタが構成される。
Ｎ型半導体領域４１０は第１プラグ４１１を介して配線に接続される。第１プラグ４１１はタングステンなどの導電性材料で形成される。第１プラグ４１１、及び第１プラグ４１１に接続された配線は、第１半導体基板４０１の第１主面（表面）側に配される。
第２画素領域４０４には、増幅トランジスタ、リセットトランジスタ、及び選択トランジスタが画素を単位として行列状に配される。図４には増幅トランジスタ４１２の断面が例として示されている。増幅トランジスタ４１２のソース及びドレインとなるＮ型半導体領域が、それぞれ第２半導体基板４０２に配される。増幅トランジスタ４１２のソース及びドレインとなるＮ型半導体領域の不純物濃度は、ＦＤを構成するＮ型半導体領域４１０の不純物濃度より高いことが好ましい。第２半導体基板４０２の表面側には不図示の絶縁膜が配される。増幅トランジスタ４１２のゲート電極４１３が、第２半導体基板４０２の表面側に不図示の絶縁膜を介して配される。増幅トランジスタ４１２のゲート電極４１３は、第２プラグ４１４を介して配線に接続される。第２プラグ４１４はタングステンなどの導電性材料によって形成される。増幅トランジスタのゲートに接続された第２プラグ４１４、及び第２プラグ４１４に接続された配線は、第２半導体基板４０２の素子が配された面（表面）側に配される。
第２画素領域４０４に配されるトランジスタのゲート電極４１３はポリシリコンと金属シリサイドとの積層構造であってもよい。また、第２画素領域４０４に配されるトランジスタのソース領域、ドレイン領域の表面に、金属シリサイド層が配されていてもよい。
ＦＤを構成するＮ型半導体領域４１０と、増幅トランジスタ４１２のゲート電極４１３とは接続部４１５を介して電気的に接続されている。接続部４１５は例えば銅などの導電性材料で形成された導電パターンである。ＦＤと増幅トランジスタのゲート電極とを接続する接続部は、第１画素領域４０３を第２半導体基板４０２の方向に投影した領域の内部に配されることが好ましい。図４が示すとおり、複数の接続部が複数の画素のＦＤに対応して配されることが好ましい。
第２半導体基板４０２の周辺回路領域４０５には、信号処理回路を構成する素子が配される。図４には、垂直シフトレジスタを構成する素子４１６が例として示されている。垂直シフトレジスタは、接続部４１７を介して、第１半導体基板４０１の第１主面（表面）側に配された配線４１８に駆動パルスを供給する。配線４１８は、例えば、転送トランジスタのゲートに接続される。接続部４１７は周辺回路領域４０５を第１半導体基板４０１の方向に投影した領域の内部に配されているが、それ以外の場所に接続部４１７が配されていてもよい。接続部４１７は１つの画素行に含まれる複数の画素に対して１つ配されてもよいし、各画素に対応して配されてもよい。
第１画素領域４０３には、行列状に配された画素のそれぞれを互いに電気的に分離するための素子分離部が配される。素子分離部は、互いに隣接する画素の光電変換部どうしを分離する、あるいは、ある画素の光電変換部とこれに隣接する画素のＦＤとを分離する。また、互いに隣接する画素のＦＤどうしを分離する構成であってもよい。
本実施例では、第１画素領域４０３の素子分離部に、ＰＮ分離が用いられる。図４に示された断面において、光電変換部と、隣接する画素のＦＤを構成するＮ型半導体領域４１０との間にＰ型半導体領域４１９が配される。Ｐ型半導体領域４１９は、光電変換部を構成するＮ型半導体領域４０６及びＦＤを構成するＮ型半導体領域４１０のそれぞれとＰＮ接合を構成する。Ｐ型半導体領域４１９は、Ｎ型半導体領域の電子にとってポテンシャル障壁となる。したがって、Ｐ型半導体領域４１９によって素子分離を行うことが可能である。
Ｐ型半導体領域４１９の電圧はＧＮＤ電圧に固定され、ＰＮ接合に逆バイアスが印加されていることが好ましい。Ｐ型半導体領域４０７、４０８、４１９は、互いに接続され同じ電圧になってもよい。各Ｐ型半導体領域に所定の電圧を供給するための手段として、複数のコンタクトプラグが第１画素領域４０３に配されていてもよいし、１つのコンタクトプラグが第１画素領域４０３以外の領域に配されてもよい。またコンタクトプラグとＰ型半導体領域４０７、４０８、４１９との電気的接続を良好なものにするために、Ｐ型半導体領域４０７、４０８、４１９にこれら半導体領域よりも不純物濃度の高いＰ型半導体領域を設ける。そして、この高濃度半導体領域とコンタクトプラグとを接続してもよい。
第１画素領域４０３以外の領域、すなわち第２画素領域４０４及び周辺回路領域４０５に配される素子分離部４２０には、どのような素子分離構造が用いられてもよい。好ましくは、ＬＯＣＯＳ分離やＳＴＩ分離が用いられる。また、ＰＮ分離、メサ型絶縁体分離が用いられてもよい。第２画素領域の素子分離部と、周辺回路領域の素子分離部とは同じ素子分離構造であることが好ましいが、異なる素子分離構造であってもよい。
図５は、本実施例の第１画素領域における画素の平面構造及び断面構造の概略図を示す。図５（ａ）は画素の平面構造の概略図を示し、図５（ｂ）は図５（ａ）の線ＡＢに沿った断面構造の概略図を示す。図４と同様の機能を有する部分には同一の符号を付し、詳細な説明は省略する。異なる画素に対応する部分については、数字の後ろに異なる添え字を付して区別している。
図５（ａ）には、光電変換部を構成するＮ型半導体領域４０６、ＦＤを構成するＮ型半導体領域４１０、素子分離部を構成するＰ型半導体領域４１９、転送トランジスタのゲート電極４０９が示されている。本実施例では、１つの光電変換部に対応して、１つの転送トランジスタと１つのＦＤが配される。本実施例では複数の光電変換部と、複数の転送トランジスタと、複数のＦＤが、画素を単位として行列状に配される。すなわち、第１画素領域は複数の画素のそれぞれが配される領域に分割され、分割された各領域に１つの画素に含まれる光電変換部、転送トランジスタ、及びＦＤが配される。
第１画素領域に配された複数の画素のそれぞれを互いに電気的に分離することができるように、Ｐ型半導体領域４１９が配される。具体的には、ある画素のＮ型半導体領域４０６ａとこれに隣接する画素のＮ型半導体領域４０６ｂとの間、及びある画素のＮ型半導体領域４１０ａとこれに隣接する画素のＮ型半導体領域４０６ｃとの間に、Ｐ型半導体領域４１９が配される。さらに、ある画素のＮ型半導体領域４１０ａとこれに隣接する画素のＮ型半導体領域４１０ｂの間に、Ｐ型半導体領域４１９が配される。
図５（ａ）において、点線で囲まれた領域５０１はＰ型半導体領域４０７が配されない領域を示す。領域５０１以外の領域の全面に、Ｐ型半導体領域４０７が配される。すなわち、Ｐ型半導体領域４０７は複数の画素にわたって延在している。Ｐ型半導体領域４０７は、Ｐ型半導体領域４１９よりも不純物濃度が高い。
図５（ａ）が示すとおり、本実施例では、Ｎ型半導体領域４１０とＰ型半導体領域４０７とが平面方向に所定の距離を置いて配される。また、転送トランジスタの転送ゲート電極４０９のチャネル方向に沿った端部とＰ型半導体領域４０７の端部とが一致している。このような配置によって、Ｐ型半導体領域４０７が転送トランジスタのチャネル幅を規定する。図５（ａ）では転送ゲート電極４０９のチャネル方向に沿った端部とＰ型半導体領域４０７の端部とが一致しているが、Ｐ型半導体領域４０７の端部が、転送ゲート電極４０９の下部に配された配置であっても、Ｐ型半導体領域４０７が転送トランジスタのチャネル幅を規定する。
Ｐ型半導体領域４０７の配置はこのような構成に限らず、Ｎ型半導体領域４０６の少なくとも一部の上にＰ型半導体領域４０７が配されていればよい。
画素の微細化のためには、ある画素のＦＤを構成するＮ型半導体領域４１０ａの重心と、隣接する画素のＦＤを構成するＮ型半導体領域４１０ｂの重心とが、３μｍ以下の距離に配されていることが望ましい。
図５（ｂ）には、さらにＰ型半導体領域４０８、第１プラグ４１１、第１半導体基板の第１主面（表面）側に配された絶縁膜５０２、及び第２主面（裏面）側に配された絶縁膜５０３が示される。図５（ｂ）では、Ｎ型半導体領域４０６の第１主面側にのみＰ型半導体領域４０７が配された構成を示しているが、素子分離領域４１９が配された領域に、Ｐ型半導体領域４０７が配されてもよい。
ＦＤを構成するＮ型半導体領域４１０の下部にＰ型半導体領域５０４が配されていてもよい。平面方向には、Ｐ型半導体領域５０４が、図５（ａ）の点線で囲まれた領域５０１の内部の全面に配されることが望ましい。すなわち、Ｐ型半導体領域４０９及びＰ型半導体領域５０４を絶縁膜５０２の方向に投影したときに、Ｐ型半導体領域４０９が投影された領域とＰ型半導体領域５０４が投影された領域とが重ならないことが望ましい。
Ｐ型半導体領域５０４によって、Ｎ型半導体領域４０６の電荷がＮ型半導体領域４１０に混入することを低減することができる。露光期間中は、転送ゲート電極４０７に負の電圧を印加して、転送ゲート電極４０７の下部の半導体領域の電子にとってのポテンシャル障壁を高くしている。しかし、半導体基板の内部では転送ゲート電極４０７からの電界が十分に届かないので、Ｎ型半導体領域４０６とＮ型半導体領域４１０との間のポテンシャル障壁が低い。半導体基板の内部の転送ゲート電極４０７からの電界が十分に届かない領域に、Ｐ型半導体領域５０４が配されることが好ましい。
図５（ｂ）が示す通り、光電変換部における第１半導体基板と絶縁膜５０２との界面を基準としたとき、素子分離部における第１半導体基板と絶縁膜５０２との界面の深さはゼロである。したがって、第２画素領域、または周辺回路領域にＳＩＴ分離やＬＯＣＯＳ分離が配された場合、それらの素子分離部よりも浅い深さである。
本実施例では、第１画素領域の素子分離部に、ＬＯＣＯＳ分離やＳＴＩ分離など、絶縁膜が半導体基板の内部に配された素子分離構造が用いられていない。絶縁膜が半導体基板の内部に配された構造とは、半導体基板に積層された絶縁膜が半導体基板の方向に突出した部分を有する構造を含む。第１画素領域の素子分離部は絶縁膜が半導体基板の内部に配された素子分離構造を含まないので、第１半導体基板４０１と第１半導体基板４０１の第１主面（表面）側に配された絶縁膜５０２との界面が、第１画素領域にわたって平坦である。ここで、半導体基板と絶縁膜との界面は、完全な平坦である必要はなく、例えば製造プロセスに起因する絶縁膜界面のラフネスがあってもよい。
上述のＰＮ分離は、信号電荷にとってポテンシャル障壁となる半導体領域による素子分離構造なので、絶縁膜界面は平坦である。ＬＯＣＯＳ分離のために局所的に絶縁膜が厚くなった構造は、絶縁膜が半導体基板の内部に配された構造といえる。また、ＳＴＩ分離のために半導体基板に形成された溝に絶縁膜が埋め込まれた構造は、絶縁膜が半導体基板の内部に配された構造といえる。したがって、素子分離部にＬＯＣＯＳ分離やＳＴＩ分離が用いられた場合は、半導体基板と絶縁膜との界面は平坦ではない。
半導体基板の内部に絶縁膜が配されると半導体基板にストレスが生じるため、半導体基板と絶縁膜との界面が平坦な場合に比べて界面欠陥が増加する。界面欠陥の増加によって、暗電流が増加する。このため、半導体基板と絶縁膜との界面が平坦であれば、界面が平坦でない場合に比べて暗電流の発生を低減することが可能である。
また、本実施例では、半導体基板の（１００）面を第１主面（表面）とすることができる。一般に、半導体基板の（１００）面に絶縁膜が配されると、他の面に絶縁膜が配される場合に比べて、界面欠陥が少ないという利点がある。半導体基板の（１００）面を第１主面とした構成において、もし半導体基板と絶縁膜との界面が平坦でなければ、（１００）面以外の面に絶縁膜界面が配される。したがって、界面欠陥が増えて発生する暗電流が増加する。
以上に述べたとおり、本実施例においては、第１画素領域に光電変換部、転送トランジスタ、及びＦＤが配され、第１画素領域とは別の第２画素領域に増幅トランジスタ、リセットトランジスタが配される。そして、第１画素領域の素子分離部に、第１半導体基板の内部に絶縁膜が配される素子分離構造が含まれていない。そのため、第１半導体基板の半導体領域と、第１半導体基板の表面側に積層された絶縁膜との界面が、第１画素領域にわたって平坦である。
このような構成によれば、増幅トランジスタやリセットトランジスタを分離するための絶縁膜の界面で発生する暗電流によるノイズが光電変換部に混入することを低減することが可能である。さらに、このような構成によれば、第１画素領域に幅の広い素子分離部が必要とされないので、画素の平面サイズに対して光電変換部の占める割合を大きくすることができる。したがって、画素の高感度化、または画素の微細化が可能である。
また、本実施例の構成によれば、画素間の混色によるノイズを低減することが可能である。第１半導体基板の第２主面（裏面）から入射した光のうち、基板に吸収されなかった光は、第１半導体基板の半導体領域と該半導体領域の第１主面（表面）側に積層された絶縁膜との界面に到達する。界面に到達した光の一部は、絶縁膜との界面での屈折または反射される。光電変換部が配された領域に第１半導体基板の内部に絶縁膜が配される素子分離構造が含まれていると、複雑な絶縁膜の形状が原因でこれらの光が乱反射され、多くの光が隣接する画素へ進入する。このような光が混色の原因となる。本実施例においては、第１画素領域において半導体領域と絶縁膜との界面が平坦であるため、第１半導体基板の第１主面（表面）における入射光の乱反射を低減することが可能である。これによって、隣接する画素間の混色を低減することができる。
（実施例１の変形例）
実施例１では、第１画素領域の素子分離部にＰＮ分離が用いられた構成を例に説明した。第１画素領域の素子分離部は、メサ型絶縁体分離が用いられてもよい。図１２（ａ）に、メサ型絶縁体分離の断面構造の概略図を示す。
第１半導体基板４０１の第１主面（表面）に配された絶縁膜が、第１半導体基板とは反対側に突起部１２０１を有する。突起部１２０１は、第１半導体基板４０１の第１主面に配された絶縁膜の一部であってもよいし、該絶縁膜とは別の部材によって構成されてもよい。突起部１２０１は、第１半導体基板４０１の第１主面に配された絶縁膜に、別の絶縁体が積層された構成としてもよい。第１半導体基板４０１のうち、第１主面（表面）側に突起部１２０１が配された領域には、Ｐ型半導体領域１２０２が配される。突起部１２０１には、転送トランジスタの転送ゲート１２０２が配されてもよい。
このように、メサ型絶縁体分離においてもＬＯＣＯＳ分離と同じように厚い絶縁膜が配される構造となる。しかし、メサ型絶縁体分離を用いる場合であっても、第１半導体基板４０１と第１半導体基板の第１主面（表面）側に配された絶縁膜との界面は、第１画素領域にわたって平坦である。そのため、ＬＯＣＯＳ分離の場合とは異なり、半導体基板に生じる応力は小さい。したがって、実施例１と同様の効果を得ることができる。
素子分離の機能を向上させるため、第１画素領域の素子分離部に、半導体基板の内部に絶縁膜が配される素子分離構造が用いられてもよい。ただし、第２画素領域、あるいは周辺回路領域に配される素子分離部に比べて、絶縁膜の半導体基板内部に向かって突出している量が小さいことが望ましい。
図１２（ｂ）に、実施例１の変形例の第１画素領域における画素の断面構造の概略図を示す。図５（ｂ）と同様の部分は説明を省略する。図１２（ｃ）に、第２画素領域、あるいは周辺回路領域における断面構造の概略図を示す。
図１２（ｂ）が示すとおり、第１半導体基板４０１の第１主面（表面）に配された絶縁膜は、素子分離部において第１半導体基板４０１の内部に向かって突出している。すなわち、素子分離部における第１半導体基板４０１と絶縁膜との界面１２０５は、光電変換部における第１半導体基板４０１と絶縁膜との界面１２０４を基準として、第１の深さ１２０６に配される。第１画素領域の素子分離部にはＰ型半導体領域１２０７が配される。このような構成の具体例としてＥＤＩ分離が挙げられる。ＥＤＩ分離は素子分離部に配されたＰ型半導体領域と、該Ｐ型半導体領域の上部に堆積された絶縁膜とで構成される。
深さ方向は、例えば、第１半導体基板の光電変換部における第１主面（表面）に対して垂直な方向と定義すればよい。また、深さが浅いとは、基準となる面からの距離が小さいことを意味する。
図１２（ｃ）は第２画素領域、あるいは周辺回路領域に配されるトランジスタの模式的な断面構造を示している。第２画素領域、あるいは周辺回路領域の素子分離にＳＴＩ分離が用いられる構成を例に説明するが、ＬＯＣＯＳ分離が用いられる構成であってもよい。
第２半導体基板４０２の表面に、トランジスタのソースまたはドレインを構成するＮ型半導体領域１２０８、１２０９が配される。第２半導体基板４０２の表面側には絶縁膜を介してゲート電極１２１０が配される。
第２半導体基板４０２の素子分離部にはＰ型半導体領域１２１４が配される。第２半導体基板４０２の素子分離部には溝が配され、溝には絶縁膜が埋め込まれる。このように、第２半導体基板４０２の表面に配された絶縁膜は、素子分離部において第２半導体基板４０２の内部に向かって突出している。すなわち、素子分離部における第２半導体基板４０２と絶縁膜との界面１２１２は、トランジスタが配された領域における第２半導体基板４０２と絶縁膜との界面１２１１を基準として、第２の深さ１２１３に配される。基準となるトランジスタが配された領域とは、例えばトランジスタのソースまたはドレインを構成する半導体領域である。
本変形例においては、第１の深さ１２０６が第２の深さ１２１３に比べて浅いことが特徴である。なお、第１の深さ１２０６がゼロである場合、すなわち、第１半導体基板４０１と絶縁膜との界面が、第１画素領域にわたって平坦である場合を含んでもよい。
第１画素領域の素子分離部が、半導体基板の内部に配された絶縁膜を含んでいても、他の領域の素子分離部と比較して、絶縁膜の半導体基板内部に向かって突出している量が小さければ、暗電流の増加は少ない。したがって、実施例１とほぼ同様の効果を得ることができる。
ここでは、第２半導体基板に含まれる第２画素領域、もしくは周辺回路領域に配される素子分離部を比較の対象とした。後述するように、第１半導体基板に周辺回路領域が配された構成としてもよい。第１半導体基板に含まれる周辺回路領域に配される素子分離部を比較の対象としてもよい。
（実施例１の製造方法例）
続いて実施例１の固体撮像装置を製造するための好適な製造方法について、図面を用いて簡単に説明する。図１３は実施例１の製造プロセスにおける断面構造の概略図を示す。
図１３（ａ）は第１半導体基板４０１を用意する工程を示している。第１半導体基板４０１は例えばシリコン基板である。第１半導体基板４０１の第１画素領域に、素子分離部を形成する。続いて、第１半導体基板４０１に各半導体領域と、ゲート電極を形成する。次に、第１半導体基板の第１主面（表面）側に複数の層間絶縁膜と複数の配線層が積層された第１多層配線１３０１を形成する。複数の配線層は接続プラグで接続される。第１多層配線１３０１の最上層には、第２半導体基板と接続するための接続部１３０２が配される。
図１３（ｂ）は第２半導体基板４０２を用意する工程を示している。第２半導体基板は例えばシリコン基板である。第２半導体基板の第２画素領域、及び周辺回路領域に素子分離部を形成する。続いて、第２半導体基板４０２に各半導体領域と、ゲート電極を形成する。次に、第２半導体基板の表面側に複数の層間絶縁膜と複数の配線層が積層された第２多層配線１３０３を形成する。複数の配線層は接続プラグで接続される。第２多層配線層１３０３の最上層には、第１半導体基板と接続するための接続部１３０４が配される。
図１３（ｃ）は第１半導体基板４０１と第２半導体基板４０２とを接続する工程を示す。図１３（ａ）の接続部１３０２と図１３（ｂ）の接続部１３０４とが、それぞれ対応する接続部と接続される。対応する接続部には符号の末尾に同じアルファベットを付している。例えば、図１３（ａ）の接続部１３０２ａと、図１３（ｂ）の接続部１３０４ａとが接続される。
図１３（ｃ）が示すとおり、第１半導体基板４０１の第１主面（表面）が第２半導体基板４０２の方を向き、第２半導体基板４０２の表面が第１半導体基板４０１の方を向くように、第１半導体基板４０１と第２半導体基板４０２とが配される。
第１半導体基板４０１と第２半導体基板４０２とを接続する工程のあと、必要に応じて、第１半導体基板４０１の第１主面とは反対の第２主面（裏面）に光学部材１３０５を形成する。光学部材１３０５には、遮光膜、カラーフィルター、マイクロレンズなどが含まれてもよい。
ここで本実施例の絶縁膜としてはシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及びこれらの積層膜を用いることができる。実施例２以降では絶縁膜としてシリコン酸化膜を用いる場合について説明する。
続いて、本発明を適用した固体撮像装置の第２実施形態について説明する。本実施例では、実施例１と同様に、第１半導体基板１０１と第２半導体基板１０２とが、両半導体基板に配された回路を接続するための配線を間に介して対向するように配される。本実施例の特徴部分は、複数の画素がＦＤを共有していることである。実施例１と同様の部分については、詳細な説明を省略する。
図６は本実施例における画素の等価回路図を示す。図２と同様の機能を有する部分には同一の符号を付し、詳細な説明は省略する。本実施例においては、第１光電変換部６０１ａ、第２光電変換部６０１ｂ、第１転送トランジスタ６０２ａ、第２転送トランジスタ６０２ｂ、及びＦＤ６０３が配される。第１光電変換部６０１ａは第１転送トランジスタ６０２ａを介してＦＤ６０３に接続される。第２光電変換部６０１ｂは第２転送トランジスタ６０２ｂを介してＦＤ６０３に接続される。すなわち、第１光電変換部６０１ａを含む画素と、第２光電変換部を含む画素とが、ＦＤ６０３を共有する。第１転送トランジスタ６０２ａのゲートには制御線６０４ａ、第２転送トランジスタ６０２ｂのゲートには制御線６０４ｂがそれぞれ接続される。
第１光電変換部６０１ａ、第２光電変換部６０１ｂ、第１転送トランジスタ６０２ａ、第２転送トランジスタ６０２ｂ、及びＦＤ６０３は、図１（ａ）に示される第１半導体基板１０１の第１画素領域１０３に配される。増幅トランジスタ２０５、リセットトランジスタ２０６、及び選択トランジスタ２０７は、図１（ａ）に示される第２半導体基板１０２の第２画素領域１０４に配される。ＦＤ６０３と、増幅トランジスタ２０５のゲートとの間の経路に、第１半導体基板１０１と第２半導体基板１０２の電気的な接続部がある。
図６では、ＦＤ６０３を共有する２つの画素を含む１つのユニット６００が示されている。実際には複数のユニット６００が行列状に配される。１列に含まれる複数のユニット６００は、垂直出力線２０８に接続される。
本実施例において、第１画素領域の素子分離部には、ＰＮ分離が用いられる。したがって、第１半導体基板と第１半導体基板の第１主面（表面）側に積層された絶縁膜との界面は、第１画素領域にわたって平坦である。
図７は、本実施例の第１画素領域における画素の平面構造の概略図を示す。図７には、光電変換部を構成するＮ型半導体領域７０１、転送トランジスタの転送ゲート電極７０２、及びＦＤを構成するＮ型半導体領域７０３が示される。異なる画素に対応する部分については、数字の後ろに異なる添え字を付して区別している。
Ｎ型半導体領域７０３ａに対して、Ｎ型半導体領域７０１ａと転送ゲート電極７０２ａの組、及びＮ型半導体領域７０１ｂと転送ゲート電極７０２ｂの組が対応して配される。Ｎ型半導体領域７０１ａ、７０１ｂで生成した信号電荷は、それぞれ転送ゲート電極７０２ａ、７０２ｂによって、ＦＤであるＮ型半導体領域７０３ａに転送される。このように複数の画素がＦＤを共有している。図示していないが、本実施例においても、第１画素領域に配された複数の画素のそれぞれを電気的に分離するための素子分離部が配される。
本実施例の固体撮像装置は、実施例１の効果に加えて以下の効果を有する。本実施例においては、複数の画素がＦＤを共有している。このような構成によれば、画素を構成する素子の数を少なくすることが可能である。そのため、画素の平面サイズに対して光電変換部の占める割合をさらに大きくすることができ、画素のさらなる高感度化、または画素のさらなる微細化が可能である。
また、ＦＤを共有する画素の数は２つに限られない。３以上の画素がＦＤを共有しても良い。図８は、本実施例の変形例における、第１画素領域の画素の平面構造を示す。実施例２の変形例においては、４つの画素が共通のＦＤを共有する。４つのＮ型半導体領域８０１ａ、８０１ｂ、８０１ｃ、８０１ｄが、それぞれ転送トランジスタの転送ゲート電極８０２ａ、８０２ｂ、８０２ｃ、８０２ｄを介して、ＦＤを構成するＮ型半導体領域８０３に接続されている。
このように４つの画素が共通のＦＤを共有する構成によれば、２つの画素が共通のＦＤを共有する場合に比べて、画素のさらなる高感度化、または画素のさらなる微細化が可能となる。
本実施例において、実施例１の変形例と同様の構成が適用されてもよい。例えば、第１画素領域の素子分離部に、メサ型絶縁体分離が用いられてもよい。また第１画素領域の素子分離部に、ＥＤＩ分離などの半導体基板の内部に絶縁膜が配される素子分離構造が用いられてもよい。
次に、本発明を適用した固体撮像装置の第３実施形態について説明する。本実施例では、実施例１と同様に、第１半導体基板１０１と第２半導体基板１０２とが、両半導体基板に配された回路を接続するための配線を間に介して対向するように配される。本実施例の特徴部分は、第１半導体基板が、光電変換部が配された第１画素領域とは別の場所に、信号処理回路の一部が配された第１周辺回路領域を含むことである。実施例１と同様の部分については、詳細な説明を省略する。
図１（ｂ）は、本実施例の固体撮像装置に含まれる第１半導体基板及び第２半導体基板の平面構造を示した概略図である。第１半導体基板１１１は第１画素領域１１３と第１周辺回路領域１１４を含む。第２半導体基板１１２は第２画素領域１１５と第２周辺回路領域１１６とを含む。第１周辺回路領域１１４、第２画素領域１１５及び周辺回路領域１１６には、光電変換部が配されない。第２画素領域１０４及び周辺回路領域１０５には、光電変換部が配されない。第１半導体基板１０１と第２半導体基板１０２とは、両半導体基板に配された回路を接続するための配線を間に介して対向するように配される。
図９は、本実施例の固体撮像装置における、第１半導体基板及び第２半導体基板と、両半導体基板の電気的接続部を含む断面構造の概略図を示す。第１半導体基板９０１には、第１画素領域９０３と第１周辺回路領域９０４とが含まれる。第２半導体基板９０２には、第２画素領域９０５と第２周辺回路領域９０６とが含まれる。
図９において、第１半導体基板９０１の上側の主面が第１主面（表面）である。第１半導体基板９０１の第１主面（表面）側には、転送トランジスタのゲート電極、ＦＤと接続された配線が配される。第１半導体基板９０１の下側の主面が第２主面（裏面）である。矢印Ｌは光の入射する方向を示す。矢印Ｌが示すとおり、光は第１半導体基板９０１の第２主面（裏面）側から光電変換部に入射する。第２半導体基板９０２の素子が配された面（図９の下側の主面）が、第２半導体基板９０２の表面である。
本実施例においては、第１半導体基板４０１の第１主面（表面）が第２半導体基板４０２の方を向き、第２半導体基板４０２の表面が第１半導体基板４０１の方を向くように、第１半導体基板４０１と第２半導体基板４０２とが配置される。第１半導体基板４０１と第２半導体基板４０２との間には、後述の接続部を含む導電パターンが配される。このように、第１半導体基板４０１と第２半導体基板４０２とは、間に導電パターンを介して対向するように配置される。
第１画素領域９０３には光電変換部、ＦＤ、及び転送トランジスタが画素を単位として行列状に配される。第２画素領域９０５には、増幅トランジスタ及びリセットトランジスタが画素を単位として行列状に配される。図９には増幅トランジスタの断面が例として示されている。ＦＤを構成するＮ型半導体領域９０７と、増幅トランジスタのゲート電極９０８とが接続部９０９を介して電気的に接続されている。
本実施例においては、信号処理回路を構成する素子の一部が第１周辺回路領域９０４に配され、他の一部が第２周辺回路領域９０６に配される。垂直シフトレジスタのうち、転送トランジスタのゲートに駆動パルスを供給するための回路９１０が、第１周辺回路領域９０４に配されることが好ましい。第１周辺回路領域９０４に配された素子と、第２周辺回路領域９０６に配された素子は、例えば接続部９１１を介して電気的に接続される。
第１画素領域９０３には、行列状に配された画素のそれぞれを互いに電気的に分離するための素子分離部が配される。素子分離部は、互いに隣接する画素の光電変換部を分離する、あるいは、ある画素の光電変換部とこれに隣接する画素のＦＤとを分離する。また、互いに隣接する画素のＦＤどうしを分離する構成であってもよい。
本実施例では、第１画素領域９０３の素子分離部に、ＰＮ分離が用いられる。光電変換部と、隣接する画素のＦＤを構成するＮ型半導体領域９０７との間にＰ型半導体領域４１９が配される。Ｐ型半導体領域４１９は、Ｎ型半導体領域の電子にとってのポテンシャル障壁となるので、素子分離を行うことが可能である。
第１画素領域９０３以外の領域、すなわち第１周辺回路領域９０４、第２画素領域９０５、及び第２周辺回路領域９０６に配される素子分離部９１３には、どのような素子分離構造が用いられてもよい。好ましくは、ＬＯＣＯＳ分離やＳＴＩ分離が用いられる。また、ＰＮ分離、メサ型絶縁体分離が用いられてもよい。第１周辺回路領域の素子分離部９１３ａと、第２画素領域の素子分離部９１３ｂと、第２周辺回路領域の素子分離部９１３ｃとは同じ素子分離構造であることが好ましいが、異なる素子分離構造であってもよい。
本実施例において、実施例１の変形例と同様の構成が適用されてもよい。第１画素領域の素子分離部に、メサ型絶縁体分離が用いられてもよい。第１画素領域の素子分離部に、半導体基板の内部に絶縁膜が配される素子分離構造が用いられてもよい。
本実施例は実施例１の効果に加えて、以下の効果を有する。本実施例は、第１半導体基板が、第１画素領域とは別の場所に第１周辺回路領域を含む。そして、信号処理回路を構成する素子の一部が第１周辺回路領域に配される。このような構成によれば、第２半導体基板に配される第２周辺回路領域の面積を小さくすることができるので、固体撮像装置の面積、つまりチップ面積を小さくすることが可能である。
次に、本発明を適用した固体撮像装置の第４実施形態について説明する。本実施例の特徴部分は、１つの半導体基板が、光電変換部が配された第１画素領域を含み、該第１画素領域とは別の場所に第２画素領域及び周辺回路領域を含むことである。実施例１〜３と同様の部分については、詳細な説明を省略する。
図１（ｃ）は、本実施例の固体撮像装置に含まれる半導体基板の平面構造を示した概略図である。半導体基板１２１は第１画素領域１２２と、第２画素領域１２３と、周辺回路領域１２４とを含む。光電変換部は第１画素領域１２２に配される。第２画素領域１２３、及び周辺回路領域１２４には、光電変換部が配されない。
図１０は、本実施例の画素の等価回路を示す。図１０では、２行３列の行列状に配された６つの画素が示されているが、本実施例の固体撮像装置に含まれる画素の数はこれに限定されない。
画素１００１は光電変換部１００２、転送トランジスタ１００３、ＦＤ１００４を含む。増幅トランジスタ１００５及びリセットトランジスタ１００６が、画素列毎に配される。
１つの画素列に含まれる複数の画素のＦＤ１００４は互いに接続され、増幅トランジスタ１００５のゲートに接続される。増幅トランジスタ１００５のドレインは電源に接続され、増幅トランジスタ１００５のソースは垂直出力線１００７に接続される。リセットトランジスタのドレインは電源に接続され、ソースはＦＤ１００４に接続される。垂直出力線１００７には定電流源１００８が接続される。増幅トランジスタ１００５と定電流源１００８とがソースフォロア回路を構成する。転送トランジスタ１００２のゲートには制御線１００９が接続され、リセットトランジスタ１００６のゲートには制御線１０１０が接続される。図示していないが、垂直出力線１００７の後段には信号処理回路が配される。
本実施例では、点線１０１１で囲まれた素子が図１（ｃ）に示された第１画素領域１２２に配され、点線１０１２で囲まれた素子が図１（ｃ）に示された第２画素領域１２３に配される。このように、複数の光電変換部が配された第１画素領域１２２には、転送トランジスタ１００３以外のトランジスタが配されていない。増幅トランジスタ１００５及びリセットトランジスタ１００６は、複数の光電変換部が配された第１画素領域１２２とは別の第２画素領域１２３に配される。
図１１は、本実施例の固体撮像装置における半導体基板の断面構造の概略図を示す。半導体基板１１０１には、第１画素領域１１０２、第２画素領域１１０３、及び周辺回路領域１１０４が含まれる。
図１１において、半導体基板１１０１の配線が配された側（図の上側）の主面が第１主面（表面）である。矢印Ｌは光の入射する方向を示す。矢印Ｌが示すとおり、半導体基板１１０１の第１主面（表面）とは反対側の第２主面（裏面）側から光が入射される。
第１画素領域１１０２には光電変換部、ＦＤ及び転送トランジスタが配される。第２画素領域１１０３には、増幅トランジスタ１０６、及びリセットトランジスタ１０７が配される。１つの画素列に含まれる複数の画素のＦＤが、共通の配線１１０５に接続される。共通の配線１１０５は増幅トランジスタ１１０６のゲート電極に接続される。また、共通の配線１１０５には、リセットトランジスタ１１０７のソースが接続される。周辺回路領域１１０４には、信号処理回路を構成する素子が配される。
第１画素領域１１０２には、行列状に配された複数の画素のそれぞれを互いに電気的に分離するための素子分離部が配される。素子分離部は、互いに隣接する画素の光電変換部を分離する、あるいは、ある画素の光電変換部とこれに隣接する画素のＦＤとを分離する。また、互いに隣接する画素のＦＤどうしを分離する構成であってもよい。
第１画素領域１１０２の素子分離部には、ＰＮ分離が用いられる。図１１に示された断面において、光電変換部と、隣接する画素のＦＤとの間にＰ型半導体領域１１０８が配される。Ｐ型半導体領域４１９は、Ｎ型半導体領域の電子にとってのポテンシャル障壁となるので、素子分離を行うことが可能である。
第１画素領域１１０２以外の領域、すなわち第２画素領域１１０３及び周辺回路領域１１０４に配される素子分離部１１０９には、どのような素子分離構造が用いられてもよい。好ましくは、ＬＯＣＯＳ分離やＳＴＩ分離が用いられる。また、ＰＮ分離、メサ型絶縁体分離が用いられてもよい。第２画素領域の素子分離部１１０９ａと、周辺回路領域の素子分離部１１０９ｂとは同じ素子分離構造であることが好ましいが、異なる素子分離構造であってもよい。
本実施例において、実施例１の変形例と同様の構成が適用されてもよい。第１画素領域の素子分離部に、メサ型絶縁体分離が用いられてもよい。第１画素領域の素子分離部に、半導体基板の内部に絶縁膜が配される素子分離構造が用いられてもよい。
本実施例は実施例１の効果に加えて、以下の効果を有する。本実施例では、１つの半導体基板が、光電変換部が配された第１画素領域を含み、該第１画素領域とは別の場所に第２画素領域と周辺回路領域を含む。そして、第１画素領域には、半導体基板の内部に絶縁膜が配される素子分離手段が用いられない。このような構成によれば、固体撮像装置の製造工程において、２つの半導体基板を対向して配置し、接続する工程が不要となるので、製造工程が簡略化される。
以上の実施例１〜４においては、裏面照射型の固体撮像装置を例に説明したが、表面照射型の固体撮像装置に本発明を適用することも可能である。
１０１、１１１、１２１、４０１、９０１、１１０１ 第１半導体基板
１０２、１１２、４０２、９０２ 第２半導体基板
１０３、１１３、１２２、４０３、９０３、１１０２ 第１画素領域
１０４、１１５、１２３、４０４、９０５、１１０３ 第２画素領域
１０５、１１４、１１６、１２４、４０５、９０４、９０６、１１０４ 周辺回路領域
２０２、６０１ａ、６０１ｂ、１００２ 光電変換部
２０３、６０２ａ、６０２ｂ、１００３ 転送トランジスタ
２０４、１００４ フローティングディフュージョン
２０５、１００５ 増幅トランジスタ
２０６、１００６ リセットトランジスタ
４１９ 第１素子分離部
４２０ 第２素子分離部
５０２、５０３、１２０１ 絶縁膜
１２０４、１２０５、１２１１、１２１２ 半導体基板と絶縁膜との界面

Claims (24)

  1. 光電変換部と、
    フローティングディフュージョンと、
    前記光電変換部で発生した信号電荷を前記フローティングディフュージョンに転送するための転送ゲート電極を含む転送トランジスタと、
    前記フローティングディフュージョンの電荷の量に基づく信号を出力する増幅トランジスタと、
    前記フローティングディフュージョンの電圧をリセットするリセットトランジスタと、
    をそれぞれ有する複数の画素を備える固体撮像装置において、
    第１半導体基板及び第２半導体基板を有し、
    前記第１半導体基板の第１主面上に、第１絶縁膜が配され、
    前記第１半導体基板は第１画素領域を含み、
    前記第１画素領域に、複数の前記光電変換部、及び複数の前記フローティングディフュージョンが行列状に配され、
    前記第１画素領域に、前記複数の画素のそれぞれを互いに電気的に分離するための第１素子分離部が配され、
    前記第２半導体基板上に、第２絶縁膜が配され、
    前記第２半導体基板は第２画素領域を含み、
    前記第２画素領域に、複数の前記増幅トランジスタ、及び複数の前記リセットトランジスタが行列状に配され、
    前記第２画素領域に、前記複数の画素のそれぞれを互いに電気的に分離するための第２素子分離部が配され、
    前記第１素子分離部での前記第１半導体基板と前記第１絶縁膜との界面が、前記光電変換部での前記第１半導体基板と前記第１絶縁膜との界面を基準として、第１の深さに配され、
    前記第２素子分離部での前記第２半導体基板と前記第２絶縁膜との界面が、前記増幅トランジスタが配された領域での前記第２半導体基板と前記第２絶縁膜との界面を基準として、第２の深さに配され、
    第１の深さが第２の深さよりも浅いこと
    を特徴とする固体撮像装置。
  2. 光電変換部と、
    フローティングディフュージョンと、
    前記光電変換部で発生した信号電荷を前記フローティングディフュージョンに転送するための転送ゲート電極を含む転送トランジスタと、
    前記フローティングディフュージョンの電荷の量に基づく信号を出力する増幅トランジスタと、
    前記フローティングディフュージョンの電圧をリセットするリセットトランジスタと、
    をそれぞれ有する複数の画素を備え、
    前記複数の画素から出力された前記信号を処理する信号処理回路を備える固体撮像装置において、
    第１半導体基板及び第２半導体基板を有し、
    前記第１半導体基板の第１主面上に、第１絶縁膜が配され、
    前記第１半導体基板は第１画素領域を含み、
    前記第１画素領域に、複数の前記光電変換部、及び複数の前記フローティングディフュージョンが行列状に配され、
    前記第１画素領域に、前記複数の画素のそれぞれを互いに電気的に分離するための第１素子分離部が配され、
    前記第２半導体基板上に、第２絶縁膜が配され、
    前記第２半導体基板は第２画素領域及び周辺回路領域を含み、
    前記第２画素領域に、複数の前記増幅トランジスタ、及び複数の前記リセットトランジスタが行列状に配され、
    前記周辺回路領域に、前記信号処理回路を構成する複数のトランジスタのうち一部のトランジスタが配され、
    前記周辺回路領域に、前記一部のトランジスタどうしを互いに電気的に分離するための第２素子分離部が配され、
    前記第１素子分離部での前記第１半導体基板と前記第１絶縁膜との界面が、前記光電変換部での前記第１半導体基板と前記第１絶縁膜との界面を基準として、第１の深さに配され、
    前記第２素子分離部での前記第２半導体基板と前記第２絶縁膜との界面が、前記前記一部のトランジスタが配された領域での前記第２半導体基板と前記第２絶縁膜との界面を基準として、第２の深さに配され、
    第１の深さが第２の深さよりも浅いこと
    を特徴とする固体撮像装置。
  3. 光電変換部と、
    フローティングディフュージョンと、
    前記光電変換部で発生した信号電荷を前記フローティングディフュージョンに転送するための転送ゲート電極を含む転送トランジスタと、
    前記フローティングディフュージョンの電荷の量に基づく信号を出力する増幅トランジスタと、
    前記フローティングディフュージョンの電圧をリセットするリセットトランジスタと、
    をそれぞれ有する複数の画素を備え、
    前記複数の画素から出力された前記信号を処理する信号処理回路を備える固体撮像装置において、
    第１半導体基板及び第２半導体基板を有し、
    前記第１半導体基板の第１主面上に、第１絶縁膜が配され、
    前記第１半導体基板は第１画素領域と、前記第１画素領域とは別の周辺回路領域とを含み、
    前記第１画素領域に、複数の前記光電変換部、及び複数の前記フローティングディフュージョンが行列状に配され、
    前記第１画素領域に、前記複数の画素のそれぞれを互いに電気的に分離するための第１素子分離部が配され、
    前記周辺回路領域に、前記第１主面側に前記信号処理回路を構成する複数のトランジスタのうち一部のトランジスタが配され、
    前記周辺回路領域に、前記一部のトランジスタどうしを互いに電気的に分離するための第２素子分離部が配され、
    前記第２半導体基板は第２画素領域を含み、
    前記第２画素領域に、複数の前記増幅トランジスタ、及び複数の前記リセットトランジスタが行列状に配され、
    前記第１素子分離部での前記第１半導体基板と前記第１絶縁膜との界面が、前記光電変換部での前記第１半導体基板と前記第１絶縁膜との界面を基準として、第１の深さに配され、
    前記第２素子分離部での前記第１半導体基板と前記第１絶縁膜との界面が、前記複数のトランジスタの前記一部が配された領域での前記第１半導体基板と前記第１絶縁膜との界面を基準として、第２の深さに配され、
    第１の深さが第２の深さよりも浅いこと
    を特徴とする固体撮像装置。
  4. 前記第１半導体基板の前記第１主面とは反対側の第２主面側から前記光電変換部に光が入射することを特徴とする請求項１乃至請求項３のいずれか一項に記載の固体撮像装置。
  5. 前記フローティングディフュージョンと前記増幅トランジスタのゲート電極とを電気的に接続する導電パターンを有し、
    前記第１半導体基板の前記第１主面と、前記第２半導体基板の前記増幅トランジスタのゲート電極が配された側の主面とが前記導電パターンを間に介して対向するように、前記第１半導体基板と前記第２半導体基板とが配置されたこと
    を特徴とする請求項４に記載の固体撮像装置。
  6. 光電変換部と、
    フローティングディフュージョンと、
    前記光電変換部で発生した信号電荷を前記フローティングディフュージョンに転送するための転送ゲート電極を含む転送トランジスタと、
    前記フローティングディフュージョンの電荷の量に基づく信号を出力する増幅トランジスタと、
    前記フローティングディフュージョンの電圧をリセットするリセットトランジスタと、
    をそれぞれ有する複数の画素を備える固体撮像装置において、
    第１半導体基板を有し、
    前記第１半導体基板の第１主面上に、第１絶縁膜が配され、
    前記第１半導体基板は第１画素領域を含み、
    前記第１画素領域に、複数の前記光電変換部、及び複数の前記フローティングディフュージョンが行列状に配され、
    前記第１画素領域に、前記複数の画素のそれぞれを互いに電気的に分離するための第１素子分離部が配され、
    前記第１画素領域とは別の第２画素領域に、複数の前記増幅トランジスタ、及び複数の前記リセットトランジスタが行列状に配され、
    前記第１画素領域において、前記第１半導体基板と前記第１絶縁膜との界面が平坦であること
    を特徴とする固体撮像装置。
  7. 前記第１半導体基板の前記第１主面とは反対側の第２主面側から前記光電変換部に光が入射することを特徴とする請求項６に記載の固体撮像装置。
  8. 第２半導体基板を有し、
    前記第２半導体基板が前記第２画素領域を含み、
    前記フローティングディフュージョンと前記増幅トランジスタのゲート電極とを電気的に接続する導電パターンを有し、
    前記第１半導体基板の前記第１主面と、前記第２半導体基板の前記増幅トランジスタのゲート電極が配された側の主面とが、前記導電パターンを間に介して対向するように、前記第１半導体基板と前記第２半導体基板とが配置され、
    を特徴とする請求項７に記載の固体撮像装置。
  9. 前記第１半導体基板が前記第２画素領域を含むことを特徴とする請求項６または請求項７のいずれか一項に記載の固体撮像装置。
  10. 光電変換部と、
    フローティングディフュージョンと、
    前記光電変換部で発生した信号電荷を前記フローティングディフュージョンに転送するための転送ゲート電極を含む転送トランジスタと、
    をそれぞれ有する複数の画素を備える固体撮像装置において、
    第１半導体基板を有し、
    前記第１半導体基板の第１主面上に、第１絶縁膜が配され、
    前記第１半導体基板は第１画素領域を含み、
    前記第１画素領域に、複数の前記光電変換部、及び複数の前記フローティングディフュージョンが行列状に配され、
    前記第１画素領域に、前記転送トランジスタを除いてトランジスタが配されず、
    前記第１画素領域に、前記複数の画素のそれぞれを互いに電気的に分離するための第１素子分離部が配され、
    前記第１画素領域において、前記第１半導体基板と前記第１絶縁膜との界面が平坦である
    ことを特徴とする固体撮像装置。
  11. 前記第１半導体基板の前記第１主面とは反対側の第２主面側から前記光電変換部に光が入射することを特徴とする請求項１０に記載の固体撮像装置。
  12. 複数の前記フローティングディフュージョンのそれぞれに対応して、複数の前記導電パターンが配されていることを特徴とする請求項５または請求項８のいずれか一項に記載の固体撮像装置。
  13. 前記第２素子分離部がＬＯＣＯＳ分離、またはＳＴＩ分離のいずれかであることを特徴とする請求項１乃至請求項５のいずれか一項に記載の固体撮像装置。
  14. 前記第１素子分離部がＰＮ分離、メサ型絶縁体分離、またはＥＤＩ分離のいずれかであることを特徴とする請求項１乃至請求項１２のいずれか一項に記載の固体撮像装置。
  15. 前記複数の画素のうち少なくとも２つの画素が、前記フローティングディフュージョンを共有することを特徴とする請求項１乃至請求項１４のいずれか一項に記載の固体撮像装置。
  16. 前記光電変換部が、
    前記第１半導体基板と前記第１絶縁膜との界面に接するように配された第２導電型の第１半導体領域と、
    前記第１半導体領域の、前記第１半導体基板と前記第１絶縁膜との界面とは反対側に配された第１導電型の第２半導体領域と、
    前記第２半導体領域の、前記第１半導体領域とは反対側に配された第２導電型の第３半導体領域と、
    を含むことを特徴とする請求項１乃至請求項１５のいずれか一項に記載の固体撮像装置。
  17. 前記第１半導体領域が前記複数の画素にわたって延在し、前記第１半導体領域と前記フローティングディフュージョンとが所定の距離をおいて配されたことを特徴とする請求項１６に記載の固体撮像装置。
  18. 前記第１半導体領域が前記複数の画素にわたって延在し、前記第１半導体領域が前記転送トランジスタのチャネル幅を規定することを特徴とする請求項１６または請求項１７のいずれかに記載の固体撮像装置。
  19. 前記フローティングディフュージョンの前記第１主面とは反対側に第２導電型の第４半導体領域が配され、
    前記第１半導体領域及び前記第４半導体領域を前記第１絶縁膜の方向に投影したときに、前記第１半導体領域が投影された領域と前記第４半導体領域が投影された領域とが重ならないことを特徴とする請求項１６乃至請求項１８のいずれか一項に記載の固体撮像装置。
  20. 前記第１半導体領域または前記第３半導体領域に所定の電圧を供給するためのコンタクトプラグが前記第１画素領域に配されず、前記第１半導体領域または前記第３半導体領域に所定の電圧を供給するためのコンタクトプラグが前記第１画素領域とは別の領域に配されていることを特徴とする請求項１６乃至請求項１９のいずれか一項に記載の固体撮像装置。
  21. 前記フローティングディフュージョンが、３μｍ以下のピッチで配されることを特徴とする請求項１乃至請求項２０のいずれか一項に記載の固体撮像装置。
  22. 光電変換部と、
    フローティングディフュージョンと、
    前記光電変換部で発生した信号電荷を前記フローティングディフュージョンに転送するための転送ゲート電極を含む転送トランジスタと、
    前記フローティングディフュージョンの電荷の量に基づく信号を出力する増幅トランジスタと、
    前記フローティングディフュージョンの電圧をリセットするリセットトランジスタと、
    をそれぞれ有する複数の画素を備える固体撮像装置において、
    第１半導体基板及び第２半導体基板を有し、
    前記第１半導体基板に、複数の前記光電変換部、及び複数の前記フローティングディフュージョンが行列状に配され、
    前記第１半導体基板に、前記複数の画素のそれぞれを互いに電気的に分離するための第１素子分離部が配され、
    前記第２半導体基板に、複数の前記増幅トランジスタ、及び複数の前記リセットトランジスタが行列状に配され、
    前記第２半導体基板に、前記複数の画素のそれぞれを互いに電気的に分離するための第２素子分離部が配され、
    前記第１素子分離部がＰＮ分離、メサ型絶縁体分離、またはＥＤＩ分離のいずれかであり、
    前記第２素子分離部がＳＴＩ分離またはＬＯＣＯＳ分離のいずれかであること
    を特徴とする固体撮像装置。
  23. 光電変換部と、
    フローティングディフュージョンと、
    前記光電変換部で発生した信号電荷を前記フローティングディフュージョンに転送するための転送ゲート電極を含む転送トランジスタと、
    前記フローティングディフュージョンの電荷の量に基づく信号を出力する増幅トランジスタと、
    前記フローティングディフュージョンの電圧をリセットするリセットトランジスタと、
    をそれぞれ有する複数の画素を備える固体撮像装置の製造方法において、
    第１画素領域を含み、第１主面上に第１絶縁膜が配され、前記第１画素領域に、複数の前記光電変換部、及び複数の前記フローティングディフュージョンが行列状に配され、前記第１画素領域に前記複数の画素のそれぞれを互いに電気的に分離するための第１素子分離部が配され、前記第１素子分離部での前記第１絶縁膜との界面が、前記光電変換部での前記第１絶縁膜との界面を基準として、第１の深さに配された、第１半導体基板を用意する工程と、
    第２画素領域を含み、第２絶縁膜が配され、前記第２画素領域に、複数の前記増幅トランジスタ、及び複数の前記リセットトランジスタが前記複数の画素のそれぞれを単位として行列状に配され、前記第２画素領域に、前記複数の画素のそれぞれを互いに電気的に分離するための第２素子分離部が配され、前記第２素子分離部での前記第２絶縁膜との界面が、前記増幅トランジスタが配された領域での前記第２絶縁膜との界面を基準として、前記第１の深さよりも深い第２の深さに配された、第２半導体基板を用意する工程と、
    前記フローティングディフュージョンと前記増幅トランジスタのゲートとを接続する工程と、
    を含むことを特徴とする固体撮像装置の製造方法。
  24. 光電変換部と、
    フローティングディフュージョンと、
    前記光電変換部で発生した信号電荷を前記フローティングディフュージョンに転送するための転送ゲート電極を含む転送トランジスタと、
    前記フローティングディフュージョンの電荷の量に基づく信号を出力する増幅トランジスタと、
    前記フローティングディフュージョンの電圧をリセットするリセットトランジスタと、
    をそれぞれ有する複数の画素を備える固体撮像装置の製造方法において、
    第１画素領域を含み、第１主面側に第１絶縁膜が配され、前記第１画素領域に、複数の前記光電変換部、及び複数の前記フローティングディフュージョンが行列状に配され、前記第１画素領域に、前記複数の画素のそれぞれを互いに電気的に分離するための第１素子分離部が配された、第１半導体基板を用意する工程と、
    第２画素領域を含み、前記第２画素領域に、複数の前記増幅トランジスタ、及び複数の前記リセットトランジスタが行列状に配され、
    前記第２画素領域に、前記複数の画素のそれぞれを互いに電気的に分離するための第２素子分離部が配された、第２半導体基板を用意する工程と、
    前記フローティングディフュージョンと前記増幅トランジスタのゲートとを接続する工程と、を含み、
    前記第１素子分離部がＰＮ分離、メサ型絶縁体分離、またはＥＤＩ分離のいずれかであり、
    前記第２素子分離部がＳＴＩ分離またはＬＯＣＯＳ分離のいずれかであること
    を特徴とする固体撮像装置の製造方法。
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