JP6299406B2 - 半導体装置、半導体装置の製造方法、及び電子機器 - Google Patents

Description

本開示は、半導体装置、半導体装置の製造方法、及び電子機器に関し、特に、半導体装置をより小型化することができるようにする半導体装置、半導体装置の製造方法、及び電子機器に関する。

半導体装置の小型化の要求に対して、半導体装置をチップサイズまで小型化したウェーハレベルCSP（Chip Size Package）がある。

固体撮像装置のウェーハレベルCSPとしては、カラーフィルタやオンチップレンズが形成された表面型固体撮像装置を、キャビティ構造でガラスを貼り合せ、シリコン基板側から貫通孔および再配線を形成し、はんだボールを搭載する構造が提案されている（例えば、特許文献１参照）。

特開２００９−１５８８６２号公報

表面型固体撮像装置は、光電変換を行う画素部が配列された画素領域と、その制御を行う周辺回路を平面方向に配置した構造となっており、場合によっては、周辺回路の他に、画素信号を処理する画像処理部などがさらに平面方向に配置される場合もある。このような構造の表面型固体撮像装置では、ウェーハレベルCSPの構造を取ったとしても、少なくとも周辺回路を含んだ平面積のパッケージサイズとなるため、面積を小さくするには限界があった。

本開示は、このような状況に鑑みてなされたものであり、半導体装置をより小型化することができるようにするものである。

本開示の第１の側面の半導体装置は、光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されており、前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極と、前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極と、前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、前記画素信号を装置外部へ出力する電極部と、前記接続用配線とを電気的に接続する再配線とを備える。
本開示の第２の側面の半導体装置は、光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されており、前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極と、前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極と、前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、前記画素信号を装置外部へ出力する電極部と電気的に接続する再配線と、前記再配線と前記接続用配線とを接続する接続用導体とを備える。
本開示の第３の側面の半導体装置は、光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されており、前記第１の半導体基板を貫通し、前記第１の半導体基板の配線層と電気的に接続する第１貫通電極と、前記第１の半導体基板とその配線層を貫通し、前記第２の半導体基板の配線層と電気的に接続する第２貫通電極と、前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、前記第１及び第２の半導体基板を貫通し、前記画素信号を装置外部へ出力する電極部と電気的に接続する第３貫通電極とを備える。
本開示の第４の側面の半導体装置は、光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されており、前記第１の半導体基板を貫通し、前記第１及び第２の半導体基板それぞれの配線層と電気的に接続する第１貫通電極と、前記第１及び第２の半導体基板を貫通し、前記画素信号を装置外部へ出力する電極部と電気的に接続する第２貫通電極とを備える。

本開示の第１の側面においては、光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されており、前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極と、前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極と、前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、前記画素信号を装置外部へ出力する電極部と、前記接続用配線とを電気的に接続する再配線とが設けられる。
本開示の第２の側面においては、光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されており、前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極と、前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極と、前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、前記画素信号を装置外部へ出力する電極部と電気的に接続する再配線と、前記再配線と前記接続用配線とを接続する接続用導体とが設けられる。
本開示の第３の側面においては、光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されており、前記第１の半導体基板を貫通し、前記第１の半導体基板の配線層と電気的に接続する第１貫通電極と、前記第１の半導体基板とその配線層を貫通し、前記第２の半導体基板の配線層と電気的に接続する第２貫通電極と、前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、前記第１及び第２の半導体基板を貫通し、前記画素信号を装置外部へ出力する電極部と電気的に接続する第３貫通電極とが設けられる。
本開示の第４の側面においては、光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されており、前記第１の半導体基板を貫通し、前記第１及び第２の半導体基板それぞれの配線層と電気的に接続する第１貫通電極と、前記第１及び第２の半導体基板を貫通し、前記画素信号を装置外部へ出力する電極部と電気的に接続する第２貫通電極とが設けられる。

本開示の第５の側面の半導体装置の製造方法は、光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板を、配線層どうしが向き合うようにして貼り合わせ、前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極、前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極、および、前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線を形成した後に、カラーフィルタ及びオンチップレンズを形成し、前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続する。
本開示の第６の側面の半導体装置の製造方法は、光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板を、配線層どうしが向き合うようにして貼り合わせ、前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極、前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極、および、前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線を形成した後に、カラーフィルタ及びオンチップレンズを形成し、前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続し、前記画素信号を装置外部へ出力する電極部と電気的に接続する再配線、および、前記再配線と前記接続用配線とを接続する接続用導体を形成する。
本開示の第７の側面の半導体装置の製造方法は、光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板を、配線層どうしが向き合うようにして貼り合わせ、前記第１の半導体基板を貫通し、前記第１の半導体基板の配線層と電気的に接続する第１貫通電極、前記第１の半導体基板とその配線層を貫通し、前記第２の半導体基板の配線層と電気的に接続する第２貫通電極、前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線、および、前記第１及び第２の半導体基板を貫通し、前記画素信号を装置外部へ出力する電極部と電気的に接続する第３貫通電極を形成した後に、カラーフィルタ及びオンチップレンズを形成し、前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続する。
本開示の第８の側面の半導体装置の製造方法は、光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板を、配線層どうしが向き合うようにして貼り合わせ、前記第１の半導体基板を貫通し、前記第１及び第２の半導体基板それぞれの配線層と電気的に接続する第１貫通電極、および、前記第１及び第２の半導体基板を貫通し、前記画素信号を装置外部へ出力する電極部と電気的に接続する第２貫通電極を形成した後に、カラーフィルタ及びオンチップレンズを形成し、前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続する。

本開示の第５の側面においては、光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板が、配線層どうしが向き合うようにして貼り合わされ、前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極、前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極、および、前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線が形成された後に、カラーフィルタ及びオンチップレンズが形成され、前記オンチップレンズを保護する保護基板が、前記オンチップレンズの上に、シール樹脂により接続される。
本開示の第６の側面においては、光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板が、配線層どうしが向き合うようにして貼り合わされ、前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極、前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極、および、前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線が形成された後に、カラーフィルタ及びオンチップレンズが形成され、前記オンチップレンズを保護する保護基板が、前記オンチップレンズの上に、シール樹脂により接続され、前記画素信号を装置外部へ出力する電極部と電気的に接続する再配線、および、前記再配線と前記接続用配線とを接続する接続用導体が形成される。
本開示の第７の側面においては、光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板が、配線層どうしが向き合うようにして貼り合わされ、前記第１の半導体基板を貫通し、前記第１の半導体基板の配線層と電気的に接続する第１貫通電極、前記第１の半導体基板とその配線層を貫通し、前記第２の半導体基板の配線層と電気的に接続する第２貫通電極、前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線、および、前記第１及び第２の半導体基板を貫通し、前記画素信号を装置外部へ出力する電極部と電気的に接続する第３貫通電極が形成された後に、カラーフィルタ及びオンチップレンズが形成され、前記オンチップレンズを保護する保護基板が、前記オンチップレンズの上に、シール樹脂により接続される。
本開示の第８の側面においては、光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板が、配線層どうしが向き合うようにして貼り合わされ、前記第１の半導体基板を貫通し、前記第１及び第２の半導体基板それぞれの配線層と電気的に接続する第１貫通電極、および、前記第１及び第２の半導体基板を貫通し、前記画素信号を装置外部へ出力する電極部と電気的に接続する第２貫通電極が形成された後に、カラーフィルタ及びオンチップレンズが形成され、前記オンチップレンズを保護する保護基板が、前記オンチップレンズの上に、シール樹脂により接続される。

本開示の第９の側面の電子機器は、上記第１乃至第４の側面のいずれかの半導体装置を備える。

半導体装置及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。

本開示の第１乃至第９の側面によれば、半導体装置をより小型化することができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本開示に係る半導体装置としての固体撮像装置の外観概略図である。 固体撮像装置の基板構成を説明する図である。 積層基板の回路構成例を示す図である。 画素の等価回路を示す図である。 積層基板の詳細構造を示す図である。 積層基板の詳細構造の第１の変形例を説明する図である。 積層基板の詳細構造の第２の変形例を説明する図である。 積層基板の詳細構造の第３の変形例を説明する図である。 積層基板の詳細構造の第４の変形例を説明する図である。 積層基板の詳細構造の第５の変形例を説明する図である。 積層基板の詳細構造の第６の変形例を説明する図である。 積層基板の詳細構造の第７の変形例を説明する図である。 積層基板の詳細構造の第８の変形例を説明する図である。 積層基板の詳細構造の第９の変形例を説明する図である。 固体撮像装置のフェイストゥバック構造を示す断面図である。 図１５の固体撮像装置の第１の製造方法を説明する図である。 図１５の固体撮像装置の第１の製造方法を説明する図である。 図１５の固体撮像装置の第１の製造方法を説明する図である。 図１５の固体撮像装置の第１の製造方法を説明する図である。 図１５の固体撮像装置の第１の製造方法を説明する図である。 図１５の固体撮像装置の第１の製造方法を説明する図である。 図１５の固体撮像装置の第１の製造方法を説明する図である。 図１５の固体撮像装置の第１の製造方法を説明する図である。 図１５の固体撮像装置の第１の製造方法を説明する図である。 図１５の固体撮像装置の第１の製造方法を説明する図である。 図１５の固体撮像装置の第１の製造方法を説明する図である。 図１５の固体撮像装置の第１の製造方法を説明する図である。 図１５の固体撮像装置の第１の製造方法を説明する図である。 図１５の固体撮像装置の第１の製造方法を説明する図である。 図１５の固体撮像装置の第１の製造方法を説明する図である。 図１５の固体撮像装置の第２の製造方法を説明する図である。 図１５の固体撮像装置の第２の製造方法を説明する図である。 図１５の固体撮像装置の第２の製造方法を説明する図である。 図１５の固体撮像装置の第２の製造方法を説明する図である。 図１５の固体撮像装置の第２の製造方法を説明する図である。 図１５の固体撮像装置の第２の製造方法を説明する図である。 図１５の固体撮像装置の第２の製造方法を説明する図である。 図１５の固体撮像装置の第２の製造方法を説明する図である。 図１５の固体撮像装置の第２の製造方法を説明する図である。 図１５の固体撮像装置の第２の製造方法を説明する図である。 図１５の固体撮像装置の第２の製造方法を説明する図である。 図１５の固体撮像装置の第２の製造方法を説明する図である。 図１５の固体撮像装置の第３の製造方法を説明する図である。 図１５の固体撮像装置の第３の製造方法を説明する図である。 図１５の固体撮像装置の第３の製造方法を説明する図である。 図１５の固体撮像装置の第３の製造方法を説明する図である。 図１５の固体撮像装置の第３の製造方法を説明する図である。 図１５の固体撮像装置の第３の製造方法を説明する図である。 図１５の固体撮像装置の第３の製造方法を説明する図である。 再配線の変形例を説明する図である。 再配線の変形例を説明する図である。 再配線の変形例を説明する図である。 再配線の変形例を説明する図である。 再配線の変形例を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図５の固体撮像装置の製造方法を説明する図である。 図６の第１の変形例の第１の製造方法を説明する図である。 図６の第１の変形例の第１の製造方法を説明する図である。 図６の第１の変形例の第２の製造方法を説明する図である。 図６の第１の変形例の第２の製造方法を説明する図である。 図６の第１の変形例の第２の製造方法を説明する図である。 図６の第１の変形例の第２の製造方法の変形例を説明する図である。 図６の第１の変形例の第３の製造方法を説明する図である。 図６の第１の変形例の第３の製造方法を説明する図である。 図６の第１の変形例の第４の製造方法を説明する図である。 図６の第１の変形例の第４の製造方法を説明する図である。 図６の第１の変形例の第５の製造方法を説明する図である。 図６の第１の変形例の第５の製造方法を説明する図である。 図６の第１の変形例の第６の製造方法を説明する図である。 図６の第１の変形例の第６の製造方法を説明する図である。 図６の第１の変形例の第６の製造方法を説明する図である。 図７の第２の変形例の第１の製造方法を説明する図である。 図７の第２の変形例の第１の製造方法を説明する図である。 図７の第２の変形例の第２の製造方法を説明する図である。 図７の第２の変形例の第２の製造方法を説明する図である。 図７の第２の変形例の第２の製造方法を説明する図である。 図８の第３の変形例の製造方法を説明する図である。 図８の第３の変形例の製造方法を説明する図である。 図９の第４の変形例の製造方法を説明する図である。 図９の第４の変形例の製造方法を説明する図である。 図１０の第５の変形例の製造方法を説明する図である。 図１０の第５の変形例の製造方法を説明する図である。 図１０の第５の変形例の製造方法を説明する図である。 図１１の第６の変形例の製造方法を説明する図である。 図１１の第６の変形例の製造方法を説明する図である。 図１２の第７の変形例の製造方法を説明する図である。 図１２の第７の変形例の製造方法を説明する図である。 図１３の第８の変形例の製造方法を説明する図である。 図１３の第８の変形例の製造方法を説明する図である。 図１３の第８の変形例の製造方法を説明する図である。 図１３の第８の変形例の製造方法を説明する図である。 図１４の第９の変形例の製造方法を説明する図である。 図１４の第９の変形例の製造方法を説明する図である。 図１４の第９の変形例の製造方法を説明する図である。 積層基板の詳細構造の第１０の変形例を説明する図である。 図１５の第１０の変形例の第１の製造方法を説明する図である。 図１５の第１０の変形例の第１の製造方法を説明する図である。 図１５の第１０の変形例の第１の製造方法を説明する図である。 図１５の第１０の変形例の第２の製造方法を説明する図である。 図１５の第１０の変形例の第２の製造方法を説明する図である。 図１５の第１０の変形例の第２の製造方法を説明する図である。 一般的な裏面照射型構造の固体撮像装置の製造方法について説明する図である。 一般的な裏面照射型構造の固体撮像装置の製造方法について説明する図である。 一般的な裏面照射型構造の固体撮像装置の製造方法について説明する図である。 固体撮像装置が３層の積層基板で構成される概略構成を示す図である。 ３層の積層基板の構成を説明する図である。 ３層の積層基板の構成を説明する図である。 ３層の積層基板の構成を説明する図である。 ３層の積層基板の構成を説明する図である。 本開示に係る電子機器としての撮像装置の構成例を示すブロック図である。

以下、本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の概略構成
２．固体撮像装置の第１の基本構造例
３．固体撮像装置の第１乃至９の変形構造例
４．固体撮像装置の第２の基本構造例
５．第２の基本構造の製造方法
６．第１の基本構造の製造方法
７．第１０の変形例
８．第１０の変形例の製造方法
９．３層の積層基板の構成例
１０．電子機器への適用例

＜１．固体撮像装置の概略構成＞
＜外観概略図＞
図１は、本開示に係る半導体装置としての固体撮像装置の外観概略図を示している。

図１に示される固体撮像装置１は、下側基板１１と上側基板１２とが積層されて構成されている積層基板１３がパッケージ化された半導体パッケージである。

下側基板１１には、不図示の外部基板と電気的に接続するための裏面電極であるはんだボール１４が、複数、形成されている。

上側基板１２の上面には、R（赤）、G（緑）、またはB(青)のカラーフィルタ１５とオンチップレンズ１６が形成されている。また、上側基板１２は、オンチップレンズ１６を保護するためのガラス保護基板１８と、ガラスシール樹脂１７を介してキャビティレス構造で接続されている。

例えば、上側基板１２には、図２Aに示されるように、光電変換を行う画素部が２次元配列された画素領域２１と、画素部の制御を行う制御回路２２が形成されており、下側基板１１には、画素部から出力された画素信号を処理する信号処理回路などのロジック回路２３が形成されている。

あるいはまた、図２Bに示されるように、上側基板１２には、画素領域２１のみが形成され、下側基板１１に、制御回路２２とロジック回路２３が形成される構成でもよい。

以上のように、ロジック回路２３または制御回路２２及びロジック回路２３の両方を、画素領域２１の上側基板１２とは別の下側基板１１に形成して積層させることで、１枚の半導体基板に、画素領域２１、制御回路２２、およびロジック回路２３を平面方向に配置した場合と比較して、固体撮像装置１としてのサイズを小型化することができる。

以下では、少なくとも画素領域２１が形成される上側基板１２を、画素センサ基板１２と称し、少なくともロジック回路２３が形成される下側基板１１を、ロジック基板１１と称して説明を行う。

＜積層基板の構成例＞
図３は、積層基板１３の回路構成例を示している。

積層基板１３は、画素３２が２次元アレイ状に配列された画素アレイ部３３と、垂直駆動回路３４、カラム信号処理回路３５、水平駆動回路３６、出力回路３７、制御回路３８、入出力端子３９などを含む。

画素３２は、光電変換素子としてのフォトダイオードと、複数の画素トランジスタを有して成る。画素３２の回路構成例については、図４を参照して後述する。

また、画素３２は、共有画素構造とすることもできる。この共有画素構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有される１つのフローティングディフージョン（浮遊拡散領域）と、共有される１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。

制御回路３８は、入力クロックと、動作モードなどを指令するデータを受け取り、また積層基板１３の内部情報などのデータを出力する。すなわち、制御回路３８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路３４、カラム信号処理回路３５及び水平駆動回路３６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路３８は、生成したクロック信号や制御信号を、垂直駆動回路３４、カラム信号処理回路３５及び水平駆動回路３６等に出力する。

垂直駆動回路３４は、例えばシフトレジスタによって構成され、所定の画素駆動配線４０を選択し、選択された画素駆動配線４０に画素３２を駆動するためのパルスを供給し、行単位で画素３２を駆動する。すなわち、垂直駆動回路３４は、画素アレイ部３３の各画素３２を行単位で順次垂直方向に選択走査し、各画素３２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線４１を通してカラム信号処理回路３５に供給する。

カラム信号処理回路３５は、画素３２の列ごとに配置されており、１行分の画素３２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路３５は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling：相関２重サンプリング)およびAD変換等の信号処理を行う。

水平駆動回路３６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路３５の各々を順番に選択し、カラム信号処理回路３５の各々から画素信号を水平信号線４２に出力させる。

出力回路３７は、カラム信号処理回路３５の各々から水平信号線４２を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路３７は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子３９は、外部と信号のやりとりをする。

以上のように構成される積層基板１３は、CDS処理とAD変換処理を行うカラム信号処理回路３５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。

＜画素の回路構成例＞
図４は、画素３２の等価回路を示している。

図４に示される画素３２は、電子式のグローバルシャッタ機能を実現する構成を示している。

画素３２は、光電変換素子としてのフォトダイオード５１、第１転送トランジスタ５２、メモリ部（MEM）５３、第２転送トランジスタ５４、FD(フローティング拡散領域)５５、リセットトランジスタ５６、増幅トランジスタ５７、選択トランジスタ５８、及び排出トランジスタ５９を有する。

フォトダイオード５１は、受光量に応じた電荷（信号電荷）を生成し、蓄積する光電変換部である。フォトダイオード５１のアノード端子が接地されているとともに、カソード端子が第１転送トランジスタ５２を介してメモリ部５３に接続されている。また、フォトダイオード５１のカソード端子は、不要な電荷を排出するための排出トランジスタ５９とも接続されている。

第１転送トランジスタ５２は、転送信号TRXによりオンされたとき、フォトダイオード５１で生成された電荷を読み出し、メモリ部５３に転送する。メモリ部５３は、FD５５に電荷を転送するまでの間、一時的に電荷を保持する電荷保持部である。

第２転送トランジスタ５４は、転送信号TRGによりオンされたとき、メモリ部５３に保持されている電荷を読み出し、FD５５に転送する。

FD５５は、メモリ部５３から読み出された電荷を信号として読み出すために保持する電荷保持部である。リセットトランジスタ５６は、リセット信号RSTによりオンされたとき、FD５５に蓄積されている電荷が定電圧源VDDに排出されることで、FD５５の電位をリセットする。

増幅トランジスタ５７は、FD５５の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ５７は定電流源としての負荷MOS６０とソースフォロワ回路を構成し、FD５５に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ５７から選択トランジスタ５８を介してカラム信号処理回路３５（図３）に出力される。負荷MOS６０は、例えば、カラム信号処理回路３５内に配置されている。

選択トランジスタ５８は、選択信号SELにより画素３２が選択されたときオンされ、画素３２の画素信号を、垂直信号線４１を介してカラム信号処理回路３５に出力する。

排出トランジスタ５９は、排出信号OFGによりオンされたとき、フォトダイオード５１に蓄積されている不要電荷を定電圧源VDDに排出する。

転送信号TRX及びTRG、リセット信号RST、排出信号OFG、並びに選択信号SELは、画素駆動配線４０を介して垂直駆動回路３４から供給される。

画素３２の動作について簡単に説明する。

まず、露光開始前に、Highレベルの排出信号OFGが排出トランジスタ５９に供給されることにより排出トランジスタ５９がオンされ、フォトダイオード５１に蓄積されている電荷が定電圧源VDDに排出され、全画素のフォトダイオード５１がリセットされる。

フォトダイオード５１のリセット後、排出トランジスタ５９が、Lowレベルの排出信号OFGによりオフされると、画素アレイ部３３の全画素で露光が開始される。

予め定められた所定の露光時間が経過すると、画素アレイ部３３の全画素において、転送信号TRXにより第１転送トランジスタ５２がオンされ、フォトダイオード５１に蓄積されていた電荷が、メモリ部５３に転送される。

第１転送トランジスタ５２がオフされた後、各画素３２のメモリ部５３に保持されている電荷が、行単位に、順次、カラム信号処理回路３５に読み出される。読み出し動作は、読出し行の画素３２の第２転送トランジスタ５４が転送信号TRGによりオンされ、メモリ部５３に保持されている電荷が、FD５５に転送される。そして、選択トランジスタ５８が選択信号SELによりオンされることで、FD５５に蓄積されている電荷に応じたレベルを示す信号が、増幅トランジスタ５７から選択トランジスタ５８を介してカラム信号処理回路３５に出力される。

以上のように、図４の画素回路を有する画素３２は、露光時間を画素アレイ部３３の全画素で同一に設定し、露光終了後はメモリ部５３に電荷を一時的に保持しておいて、メモリ部５３から行単位に順次電荷を読み出すグローバルシャッタ方式の動作（撮像）が可能である。

なお、画素３２の回路構成としては、図４に示した構成に限定されるものではなく、例えば、メモリ部５３を持たず、いわゆるローリングシャッタ方式による動作を行う回路構成を採用することもできる。

＜２．固体撮像装置の第１の基本構造例＞
次に、図５を参照して、積層基板１３の詳細構造について説明する。図５は、固体撮像装置１の一部分を拡大して示した断面図である。

ロジック基板１１には、例えばシリコン（Si）で構成された半導体基板８１（以下、シリコン基板８１という。）の上側（画素センサ基板１２側）に、多層配線層８２が形成されている。この多層配線層８２により、図２の制御回路２２やロジック回路２３が構成されている。

多層配線層８２は、画素センサ基板１２に最も近い最上層の配線層８３ａ、中間の配線層８３ｂ、及び、シリコン基板８１に最も近い最下層の配線層８３ｃなどからなる複数の配線層８３と、各配線層８３の間に形成された層間絶縁膜８４とで構成される。

複数の配線層８３は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）などを用いて形成され、層間絶縁膜８４は、例えば、シリコン酸化膜、シリコン窒化膜などで形成される。複数の配線層８３及び層間絶縁膜８４のそれぞれは、全ての階層が同一の材料で形成されていてもよし、階層によって２つ以上の材料を使い分けてもよい。

シリコン基板８１の所定の位置には、シリコン基板８１を貫通するシリコン貫通孔８５が形成されており、シリコン貫通孔８５の内壁に、絶縁膜８６を介して接続導体８７が埋め込まれることにより、シリコン貫通電極（TSV：Through Silicon Via）８８が形成されている。絶縁膜８６は、例えば、SiO2膜やSiN膜などで形成することができる。

なお、図５に示されるシリコン貫通電極８８では、内壁面に沿って絶縁膜８６と接続導体８７が成膜され、シリコン貫通孔８５内部が空洞となっているが、内径によってはシリコン貫通孔８５内部全体が接続導体８７で埋め込まれることもある。換言すれば、貫通孔の内部が導体で埋め込まれていても、一部が空洞となっていてもどちらでもよい。このことは、後述するチップ貫通電極（TCV：Through Chip Via)１０５などについても同様である。

シリコン貫通電極８８の接続導体８７は、シリコン基板８１の下面側に形成された再配線９０と接続されており、再配線９０は、はんだボール１４と接続されている。接続導体８７及び再配線９０は、例えば、銅（Cu）、タングステン（W）、チタン（Ti）、タンタル（Ta）、チタンタングステン合金（TiW）、ポリシリコンなどで形成することができる。

また、シリコン基板８１の下面側には、はんだボール１４が形成されている領域を除いて、再配線９０と絶縁膜８６を覆うように、ソルダマスク（ソルダレジスト）９１が形成されている。

一方、画素センサ基板１２には、シリコン（Si）で構成された半導体基板１０１（以下、シリコン基板１０１という。）の下側（ロジック基板１１側）に、多層配線層１０２が形成されている。この多層配線層１０２により、図２の画素領域２１の画素回路が構成されている。

多層配線層１０２は、シリコン基板１０１に最も近い最上層の配線層１０３ａ、中間の配線層１０３ｂ、及び、ロジック基板１１に最も近い最下層の配線層１０３ｃなどからなる複数の配線層１０３と、各配線層１０３の間に形成された層間絶縁膜１０４とで構成される。

複数の配線層１０３及び層間絶縁膜１０４として使用される材料は、上述した配線層８３及び層間絶縁膜８４の材料と同種のものを採用することができる。また、複数の配線層１０３や層間絶縁膜１０４が、１または２つ以上の材料を使い分けて形成されてもよい点も、上述した配線層８３及び層間絶縁膜８４と同様である。

なお、図５の例では、画素センサ基板１２の多層配線層１０２は３層の配線層１０３で構成され、ロジック基板１１の多層配線層８２は４層の配線層８３で構成されているが、配線層の総数はこれに限られず、任意の層数で形成することができる。

シリコン基板１０１内には、PN接合により形成されたフォトダイオード５１が、画素３２ごとに形成されている。

また、図示は省略されているが、多層配線層１０２とシリコン基板１０１には、第１転送トランジスタ５２、第２転送トランジスタ５４などの複数の画素トランジスタや、メモリ部（MEM）５３なども形成されている。

カラーフィルタ１５とオンチップレンズ１６が形成されていないシリコン基板１０１の所定の位置には、画素センサ基板１２の配線層１０３ａと接続されているシリコン貫通電極１０９と、ロジック基板１１の配線層８３ａと接続されているチップ貫通電極１０５が、形成されている。

チップ貫通電極１０５とシリコン貫通電極１０９は、シリコン基板１０１上面に形成された接続用配線１０６で接続されている。また、シリコン貫通電極１０９及びチップ貫通電極１０５のそれぞれとシリコン基板１０１との間には、絶縁膜１０７が形成されている。さらに、シリコン基板１０１の上面には、絶縁膜（平坦化膜）１０８を介して、カラーフィルタ１５やオンチップレンズ１６が形成されている。

以上のように、図１に示される固体撮像装置１の積層基板１３は、ロジック基板１１の多層配線層８２側と、画素センサ基板１２の多層配線層１０２側とを貼り合わせた積層構造となっている。図５では、ロジック基板１１の多層配線層８２と、画素センサ基板１２の多層配線層１０２との貼り合わせ面が、破線で示されている。

また、固体撮像装置１の積層基板１３では、画素センサ基板１２の配線層１０３とロジック基板１１の配線層８３が、シリコン貫通電極１０９とチップ貫通電極１０５の２本の貫通電極により接続され、ロジック基板１１の配線層８３とはんだボール（裏面電極）１４が、シリコン貫通電極８８と再配線９０により接続されている。これにより、固体撮像装置１の平面積を、極限まで小さくすることができる。

さらに、積層基板１３とガラス保護基板１８との間を、キャビティレス構造にして、ガラスシール樹脂１７により貼り合わせることにより、高さ方向についても低くすることができる。

したがって、図１に示される固体撮像装置１によれば、より小型化した半導体装置（半導体パッケージ）を実現することができる。

＜３．固体撮像装置の第１乃至９の変形構造例＞
次に、図６乃至図１４を参照して、固体撮像装置１の積層基板１３の内部構造のその他の例について説明する。

図６乃至図１４では、図５に示した構造と対応する部分については同一の符号を付してあり、その説明については適宜省略し、図５に示した構造と異なる部分について、それまでに説明した構造と比較しつつ説明する。以下では、図５に示した構造を基本構造と称する。また、図６乃至図１４では、例えば、絶縁膜８６、絶縁膜１０７、絶縁膜１０８など、図５に示した構造の一部の図示が省略され、簡略化して示されている場合がある。

＜第１の変形例＞
図６は、固体撮像装置１の積層基板１３の第１の変形例を示す図である。

図５の基本構造では、ロジック基板１１と画素センサ基板１２が、シリコン貫通電極１０９とチップ貫通電極１０５の２本の貫通電極を用いて、上側の画素センサ基板１２側で接続されていた。

これに対して、図６の第１の変形例では、ロジック基板１１と画素センサ基板１２が、シリコン貫通電極１５１とチップ貫通電極１５２の２本の貫通電極を用いて、下側のロジック基板１１側で接続されている。

より具体的には、ロジック基板１１側のシリコン基板８１の所定の位置には、ロジック基板１１の配線層８３ｃと接続されているシリコン貫通電極１５１と、画素センサ基板１２の配線層１０３ｃと接続されているチップ貫通電極１５２が、形成されている。なお、シリコン貫通電極１５１とチップ貫通電極１５２は、不図示の絶縁膜により、シリコン基板８１とは絶縁されている。

シリコン貫通電極１５１とチップ貫通電極１５２は、シリコン基板８１下面に形成された接続用配線１５３で接続されている。この接続用配線１５３は、はんだボール１４と接続されている再配線１５４とも接続されている。

以上のような第１の変形例においても、ロジック基板１１と画素センサ基板１２の積層構造が採用されているので、固体撮像装置１のパッケージサイズを小型化することができる。

また、第１の変形例では、ロジック基板１１と画素センサ基板１２を電気的に接続する接続用配線１５３が、画素センサ基板１２のシリコン基板１０１より上側ではなく、ロジック基板１１のシリコン基板８１の下側に形成されている。これにより、キャビティレス構造である積層基板１３とガラス保護基板１８との空間（厚み）を最小限にすることができるので、固体撮像装置１の低背化が可能となる。

＜第２の変形例＞
図７は、固体撮像装置１の積層基板１３の第２の変形例を示す図である。

第２の変形例では、ロジック基板１１と画素センサ基板１２が、配線層どうしの金属結合により接続されている。

より具体的には、ロジック基板１１の多層配線層８２内の最上層の配線層８３ａと、画素センサ基板１２の多層配線層１０２内の最下層の配線層１０３ｃが、金属結合により接続されている。配線層８３ａと配線層１０３ｃの材料には、例えば、銅（Ｃｕ）が好適である。なお、図７の例では、ロジック基板１１と画素センサ基板１２の接合面の一部のみに、配線層８３ａと配線層１０３ｃが形成されているが、接合面の全面に、接合用配線層としての金属（銅）が成膜されていてもよい。

また、図７では、図５と比較して簡略化して図示してあるが、ロジック基板１１の配線層８３とはんだボール１４とは、図５の基本構造と同様に、シリコン貫通電極８８と再配線９０により接続されている。

＜第３の変形例＞
図８は、固体撮像装置１の積層基板１３の第３の変形例を示す図である。

第３の変形例では、ロジック基板１１と画素センサ基板１２の接続方法は、図６に示した第１の変形例と同様である。すなわち、ロジック基板１１と画素センサ基板１２は、シリコン貫通電極１５１とチップ貫通電極１５２、及び、接続用配線１５３により、接続されている。

そして、第３の変形例では、シリコン貫通電極１５１とチップ貫通電極１５２を接続する接続用配線１５３と、はんだボール１４に接続されている再配線１５４との間に、接続用導体１７１が深さ方向に形成されている点が、第１の変形例と異なる。接続用導体１７１は、接続用配線１５３と再配線１５４とを接続する。

＜第４の変形例＞
図９は、固体撮像装置１の積層基板１３の第４の変形例を示す図である。

第４の変形例では、ロジック基板１１と画素センサ基板１２の接続方法は、図５に示した基本構造と同様である。すなわち、ロジック基板１１と画素センサ基板１２は、シリコン貫通電極１０９及びチップ貫通電極１０５の２本の貫通電極と接続用配線１０６を用いて、画素センサ基板１２の上側で接続されている。

そして、固体撮像装置１下側のはんだボール１４と、ロジック基板１１の複数の配線層８３及び画素センサ基板１２の複数の配線層１０３とは、ロジック基板１１と画素センサ基板１２を貫通するチップ貫通電極１８１により接続されている。

より詳しくは、ロジック基板１１と画素センサ基板１２を貫通するチップ貫通電極１８１が、積層基板１３の所定位置に設けられている。チップ貫通電極１８１は、画素センサ基板１２のシリコン基板１０１の上面に形成された接続用配線１８２を介して、画素センサ基板１２の配線層１０３と接続されている。また、チップ貫通電極１８１は、下側のロジック基板１１のシリコン基板８１の下面に形成された再配線１８３とも接続されており、その再配線１８３を介して、はんだボール１４と接続されている。

＜第５の変形例＞
図１０は、固体撮像装置１の積層基板１３の第５の変形例を示す図である。

図１０の第５の変形例は、ロジック基板１１と画素センサ基板１２の接続方法、及び、固体撮像装置１下側のはんだボール１４との接続方法は、図９に示した第４の変形例と同様である。

一方、第５の変形例では、ロジック基板１１のシリコン基板８１より下側の構造が、図９の第４の変形例と異なる。

具体的には、図９に示した第４の変形例では、ロジック基板１１のシリコン基板８１下面が絶縁膜８６で覆われた後、ソルダマスク（ソルダレジスト）９１が形成されていた。

これに対して、図１０の第５の変形例では、ロジック基板１１のシリコン基板８１下面が、厚膜の絶縁膜８６のみで覆われている。絶縁膜８６は、例えば、プラズマCVD（Chemical Vapor Deposition）法で成膜したSiO2膜、SiN膜とすることができる。

＜第６の変形例＞
図１１は、固体撮像装置１の積層基板１３の第６の変形例を示す図である。

図１１の第６の変形例におけるはんだボール１４との接続方法は、上述した第４の変形例（図９）及び第５の変形例（図１０）と同様である。すなわち、はんだボール１４と、ロジック基板１１の配線層８３及び画素センサ基板１２の配線層１０３とは、ロジック基板１１と画素センサ基板１２を貫通するチップ貫通電極１８１により接続されている。

一方、第６の変形例においては、ロジック基板１１と画素センサ基板１２の接続方法が、第４の変形例（図９）及び第５の変形例（図１０）と異なる。

具体的には、第６の変形例では、１本のチップ貫通電極１９１が、画素センサ基板１２のシリコン基板１０１上側に形成された接続用配線１９２から、ロジック基板１１の配線層８３ａまで、画素センサ基板１２を貫通して形成されている。また、チップ貫通電極１９１は、画素センサ基板１２の配線層１０３ｂとも接続されている。

このように、第６の変形例では、１本のチップ貫通電極１９１が、ロジック基板１１の配線層８３との接続と、画素センサ基板１２の配線層１０３との接続を共有する構成とされている。

＜第７の変形例＞
図１２は、固体撮像装置１の積層基板１３の第７の変形例を示す図である。

図１２の第７の変形例は、固体撮像装置１下側のはんだボール１４との接続方法については、第４乃至第６の変形例（図９乃至図１１）と同様である。すなわち、固体撮像装置１下側のはんだボール１４と、ロジック基板１１の配線層８３及び画素センサ基板１２の配線層１０３とは、ロジック基板１１と画素センサ基板１２を貫通するチップ貫通電極１８１により接続されている。

一方、第７の変形例では、ロジック基板１１と画素センサ基板１２の接続方法が、第４乃至第６の変形例（図９乃至図１１）と異なる。

より具体的には、第７の変形例では、ロジック基板１１の最上層の配線層８３ａと、画素センサ基板１２の最下層の配線層１０３ｃが、金属結合により接続されている。配線層８３ａと配線層１０３ｃの材料は、例えば、銅（Ｃｕ）が用いられる。なお、図１２の例では、ロジック基板１１と画素センサ基板１２の接合面の一部のみに、配線層８３ａと配線層１０３ｃが形成されているが、接合面の全面に、接合用配線層としての金属（銅）が成膜されていてもよい。

＜第８の変形例＞
図１３は、固体撮像装置１の積層基板１３の第８の変形例を示す図である。

第８の変形例では、図５の基本構造と比較して、ロジック基板１１のシリコン基板８１下面に形成されている絶縁膜２０１が異なる。

第８の変形例では、ロジック基板１１のシリコン基板８１下面に、絶縁膜２０１として、配線層８３などに影響を与えない２５０℃以上４００℃以下の高温で成膜する無機膜が形成されている。絶縁膜２０１は、例えば、プラズマTEOS膜、プラズマSiN膜、プラズマSiO2膜、CVD-SiN膜、CVD-SiO2膜などとすることができる。

絶縁膜２０１として、例えば、有機材料を用いて成膜した場合には、低温絶縁膜を用いると耐湿性が悪く、腐食やイオンマイグレーションなど信頼性の悪化が懸念される。一方、無機膜は耐湿性に優れる。これにより、第８の変形例の構造では、絶縁膜２０１として、４００℃以下で成膜する無機膜を採用することで、配線信頼性を向上させることができる。

＜第９の変形例＞
図１４は、固体撮像装置１の積層基板１３の第９の変形例を示す図である。

図１４の第９の変形例では、ロジック基板１１と画素センサ基板１２の接続方法が、図５の基本構造と異なる。

即ち、図５の基本構造では、ロジック基板１１と画素センサ基板１２が、シリコン貫通電極１５１とチップ貫通電極１５２の２本の貫通電極を用いて接続されていたのに対して、第９の変形例では、ロジック基板１１の多層配線層８２内の最上層の配線層８３ａと、画素センサ基板１２の多層配線層１０２内の最下層の配線層１０３ｃの金属結合（Ｃｕ−Ｃｕ接合）により接続されている。

第９の変形例において、固体撮像装置１下側のはんだボール１４との接続方法は、図５の基本構造と同様である。すなわち、シリコン貫通電極８８がロジック基板１１の最下層の配線層８３ｃと接続されることにより、はんだボール１４と積層基板１３内の配線層８３及び配線層１０３とが接続されている。

一方、第９の変形例においては、シリコン基板８１の下面側に、はんだボール１４が接続される再配線９０と同一層に、電気的にはどこにも接続されていないダミー配線２１１が、再配線９０と同一の配線材料で形成されている点が、図５の基本構造と異なる。

このダミー配線２１１は、ロジック基板１１側の最上層の配線層８３ａと、画素センサ基板１２側の最下層の配線層１０３ｃの金属結合（Ｃｕ−Ｃｕ接合）時の凹凸の影響を低減するためのものである。すなわち、Ｃｕ−Ｃｕ接合を行う際に、シリコン基板８１の下面の一部の領域のみに再配線９０が形成されていると、再配線９０の有無による厚みの差で凹凸が発生する。従って、ダミー配線２１１を設けることで、凹凸の影響を低減することができる。

＜４．固体撮像装置の第２の基本構造例＞
上述した固体撮像装置１の基本構造及び変形例では、積層基板１３が、ロジック基板１１の多層配線層８２側と、画素センサ基板１２の多層配線層１０２側とが向き合うように貼り合わせた積層構造となっていた。このような両基板の配線層どうしが向き合う構造を、本明細書では、フェイストゥフェイス（Face to Face）構造と呼ぶことにする。

次に、以下では、固体撮像装置１のその他の構成例として、積層基板１３が、ロジック基板１１の多層配線層８２側と反対の面と、画素センサ基板１２の多層配線層１０２側とを貼り合わせた積層構造について説明する。このような一方の基板の配線層側と、他方の基板の配線層側とは反対の面とが接合される構造を、本明細書では、フェイストゥバック（Face to Back）構造と呼ぶことにする。

図１５は、固体撮像装置１がフェイストゥバック構造で構成される場合の、図５の固体撮像装置１の一部分を拡大して示した断面図である。

なお、基本的には、図１５に示されるフェイストゥバック構造と、図５に示したフェイストゥフェイス構造の違いは、画素センサ基板１２の多層配線層１０２側に、ロジック基板１１の多層配線層８２側を接合するか、多層配線層８２側ではない反対側を接合するかである。

従って、図１５では、図５と対応する部分について同一の符号を付してあり、詳細な構造の説明は省略し、概略のみ説明する。

図１５の固体撮像装置１では、画素センサ基板１２の多層配線層１０２の層間絶縁膜１０４と、ロジック基板１１の絶縁膜８６とが接合されている。図１５では、ロジック基板１１の絶縁膜８６と、画素センサ基板１２の多層配線層１０２との貼り合わせ面が、破線で示されている。

ロジック基板１１においては、シリコン基板８１の絶縁膜８６が形成された面とは反対側（図中、下側）に、多層配線層８２が形成され、さらに、例えば、銅（Ｃｕ）による再配線９０、はんだボール１４、ソルダマスク（ソルダレジスト）９１が形成されている。

一方、画素センサ基板１２においては、シリコン基板１０１の図中、下側（ロジック基板１１側）に、多層配線層１０２が形成され、多層配線層１０２が形成された面とは反対側であるシリコン基板１０１の上側に、カラーフィルタ１５、オンチップレンズ１６等が形成されている。

シリコン基板１０１内には、フォトダイオード５１が、画素ごとに形成されている。

画素センサ基板１２の配線層１０３とロジック基板１１の配線層８３が、シリコン貫通電極１０９とチップ貫通電極１０５の２本の貫通電極により接続されている。

なお、図１５では、シリコン基板１０１の上面に、暗電流を抑制するための高誘電体膜４０１が図示されている点と、チップ貫通電極１０５とシリコン貫通電極１０９を接続する接続用配線１０６の上面に、窒化膜（SiN）等からなるキャップ膜４０２が図示されている点が、図５と異なる。この高誘電体膜４０１とキャップ膜４０２は、図５のフェイストゥフェイス構造においても同様に形成することができる。あるいはまた、図１５のフェイストゥバック構造においても、図５のフェイストゥフェイス構造と同様に、省略してもよい。

また、固体撮像装置１の積層基板１３では、画素センサ基板１２の配線層１０３とロジック基板１１の配線層８３が、シリコン貫通電極１０９とチップ貫通電極１０５の２本の貫通電極とそれらを接続する接続用配線１０６により接続されている。また、ロジック基板１１の配線層８３とはんだボール（裏面電極）１４が、再配線９０により接続されている。これにより、固体撮像装置１の平面積を、極限まで小さくすることができる。

さらに、積層基板１３とガラス保護基板１８との間を、キャビティレス構造にして、ガラスシール樹脂１７により貼り合わせることにより、高さ方向についても低くすることができる。

したがって、フェイストゥバック構造の固体撮像装置１によれば、より小型化した半導体装置（半導体パッケージ）を実現することができる。

＜５．第２の基本構造の製造方法＞
＜図１５の固体撮像装置の第１の製造方法＞
次に、図１６乃至図３０を参照して、図１５に示したフェイストゥバック構造の固体撮像装置１の第１の製造方法について説明する。

初めに、半製品状態のロジック基板１１と画素センサ基板１２とが別々に製造される。

ロジック基板１１としては、シリコン基板（シリコンウエハ）８１の各チップ部となる領域に、制御回路２２やロジック回路２３となる多層配線層８２が形成される。この時点でのシリコン基板８１は、薄肉化される前の状態であり、例えば、６００μｍ程度の厚みを有する。

一方、画素センサ基板１２としては、シリコン基板（シリコンウエハ）１０１の各チップ部となる領域に各画素３２のフォトダイオード５１や画素トランジスタのソース／ドレイン領域が形成される。また、シリコン基板１０１の画素トランジスタのソース／ドレイン領域が形成された面に、制御回路２２などの一部を構成する多層配線層１０２が形成される。

続いて、図１６に示されるように、半製品状態のロジック基板１１の多層配線層８２側に対して、仮接合基板（シリコン基板）４１１が、支持基板として貼り合わされる。

貼り合わせは、例えばプラズマ接合と、接着剤による接合があるが、本実施の形態では、プラズマ接合により行われるものとする。プラズマ接合の場合は、ロジック基板１１と仮接合基板４１１の接合面に、それぞれプラズマTEOS膜、プラズマSiN膜、SiON膜（ブロック膜）、あるいはSiC膜などの膜を形成して接合面をプラズマ処理して重ね合わせ、その後アニール処理することにより、両者が接合される。

そして、図１７に示されるように、ロジック基板１１のシリコン基板８１を、デバイス特性に影響がない程度、例えば、２０乃至１００μm程度に薄肉化した後、シリコン基板８１表面に、シリコン基板８１と絶縁するための絶縁膜８６がプラズマCVD法などにより成膜される。

ここで、絶縁膜８６の上には、図１８に示されるように、ロジック基板１１の発熱によるホットエレクトロンの影響を回避するために、タンタル（Ｔａ）、銅（Ｃｕ）、チタン（Ｔｉ）などの金属による遮光膜４１６を形成し、その上に、SiO2等の保護膜４１７を形成してもよい。シリコン基板８１表面の遮光膜４１６が形成されていない領域は、シリコン貫通電極１０９とチップ貫通電極１０５が形成される領域である。なお、保護膜４１７は、プラズマCVD法などにより形成した後、CMP（Chemical Mechanical Polishing）法により平坦化しておく必要がある。

以下では、遮光膜４１６及び保護膜４１７が形成されない場合について説明するものとして、図１９に示されるように、ロジック基板１１の絶縁膜８６と、別途製造された半製品状態の画素センサ基板１２の多層配線層１０２とが向き合うように貼り合わされる。図２０は、貼り合わされた状態を示しており、貼り合わせ面が破線で示されている。貼り合わせは、例えばプラズマ接合と、接着剤による接合があるが、本実施の形態では、プラズマ接合により行われるものとする。プラズマ接合の場合は、ロジック基板１１と画素センサ基板１２の接合面に、それぞれプラズマTEOS膜、プラズマSiN膜、SiON膜（ブロック膜）、あるいはSiC膜などの膜を形成して接合面をプラズマ処理して重ね合わせ、その後アニール処理することにより、両者が接合される。

ロジック基板１１と画素センサ基板１２を貼り合わせた後、図２１に示されるように、画素センサ基板１２のシリコン基板１０１が、１乃至１０μｍ程度に薄肉化される。そしてさらに、高誘電体膜４０１と、犠牲層となる絶縁膜１０８が形成される。絶縁膜１０８としては、例えば、SiO2などを用いることができる。

そして、図２２に示されるように、絶縁膜１０８上にレジスト４１２が塗布され、シリコン貫通電極１０９とチップ貫通電極１０５が形成される領域に合わせて、レジスト４１２がパターニングされ、チップ貫通電極１０５とシリコン貫通電極１０９に対応する開口部４１３及び４１４が形成される。開口部４１３及び４１４が形成された後、レジスト４１２は剥離される。

続いて、図２３に示されるように、プラズマCVD法により、開口部４１３と開口部４１４の内壁に絶縁膜１０７が形成された後、エッチバック法を用いて、開口部４１３と開口部４１４の底部の絶縁膜１０７が除去される。これにより、開口部４１３においてはロジック基板１１の配線層８３ａが露出し、開口部４１４においては画素センサ基板１２の配線層１０３ａが露出する。また、エッチバックでは、開口部４１３と開口部４１４の間の絶縁膜１０８も一部除去される。

そして、図２４に示されるように、開口部４１３及び４１４と、その間に、銅（Ｃｕ）が埋め込まれることにより、チップ貫通電極１０５及びシリコン貫通電極１０９と、それらを接続する接続用配線１０６が形成される。銅（Ｃｕ）を埋め込む方法は、例えば、次の方法を採用することができる。まず、スパッタ法を用いて、バリアメタル膜と電界めっき用のＣｕシード層を形成し、必要に応じて無電解めっき法などでＣｕシード層が補強される。その後、電解めっき法で銅が充填された後、余剰な銅が、CMP法で除去されることで、チップ貫通電極１０５、シリコン貫通電極１０９、及び接続用配線１０６が形成される。バリアメタル膜の材料には、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）及び、その窒化膜、炭化膜等を用いることができる。本実施の形態においては、バリアメタル膜としてチタンが用いられる。

図２５に示されるように、接続用配線１０６と絶縁膜１０８の表面に、窒化膜（SiN）等からなるキャップ膜４０２が形成された後、さらに絶縁膜１０８で覆われる。

続いて、図２６に示されるように、フォトダイオード５１が形成されている画素領域２１の絶縁膜１０８とキャップ膜４０２を掘り込むことにより、キャビティ４１５が形成される。

そして、図２７に示されるように、形成されたキャビティ４１５に、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。

次に、図２８に示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、ガラス保護基板１８が接続される。ガラス保護基板１８が接続された後、仮接合基板４１１がデボンドされる（剥離される）。

次に、図２９に示されるように、ロジック基板１１と画素センサ基板１２が反転され、ガラス保護基板１８を支持基板として、ロジック基板１１の外側に最も近い配線層８３ｃの一部が開口され、セミアディティブ法により、再配線９０が形成される。

続いて、図３０に示されるように、ソルダマスク９１を形成して、再配線９０を保護した後、はんだボール１４を搭載する領域のみソルダマスク９１を除去した後、はんだボールマウント法などにより、はんだボール１４が形成される。

以上の製造方法により、図１５の固体撮像装置１を製造することができる。

＜図１５の固体撮像装置の第２の製造方法＞
次に、図３１乃至図４３を参照して、図１５に示したフェイストゥバック構造の固体撮像装置１の第２の製造方法について説明する。

まず、図３１に示されるように、シリコン基板８１の各チップ部となる領域に、制御回路２２やロジック回路２３となる多層配線層８２が形成された、半製品状態のロジック基板１１が製造される。この時点でのシリコン基板８１は、薄肉化される前の状態であり、例えば、６００μｍ程度の厚みを有する。

そして、図３２に示されるように、多層配線層８２の最上層の配線層８３ｃと接続される再配線９０が、例えば、配線材料としてＣｕを用いてダマシン法により形成される。形成された再配線９０と層間絶縁膜８４の上面には、窒化膜（SiN）などを用いたキャップ膜４２１が形成された後、SiO2等の絶縁膜４２２で覆われる。なお、図１５では、このキャップ膜４２１と絶縁膜４２２の図示が省略されている。キャップ膜４２１と絶縁膜４２２は、例えば、プラズマCVD法により形成することができる。

続いて、図３３に示されるように、ロジック基板１１の多層配線層８２側に対して、仮接合基板（シリコン基板）４２３が、プラズマ接合または接着剤による接合によって、支持基板として貼り合わされる。

そして、図３４に示されるように、ロジック基板１１のシリコン基板８１を、デバイス特性に影響がない程度、例えば、２０乃至１００μm程度に薄肉化した後、シリコン基板８１表面に、シリコン基板８１と絶縁するための絶縁膜８６がプラズマCVD法などにより成膜される。この絶縁膜８６の上面に、ホットエレクトロンの影響を回避するための遮光膜４１６と保護膜４１７を形成してもよい点は、上述した第１の製造方法と同様である（図１８参照）。

図３５に示されるように、薄肉化された後のロジック基板１１に、別途製造された半製品状態の画素センサ基板１２の多層配線層１０２側が貼り合わされる。

ロジック基板１１と画素センサ基板１２を貼り合わせた後、図３６に示されるように、画素センサ基板１２のシリコン基板１０１が、１乃至１０μｍ程度に薄肉化される。そしてさらに、高誘電体膜４０１と、犠牲層となる絶縁膜１０８が形成される。絶縁膜１０８としては、例えば、SiO2などを用いることができる。

その後、上述した第１の製造方法において図２２乃至図２７を参照して説明した方法により、チップ貫通電極１０５とシリコン貫通電極１０９、それらを接続する接続用配線１０６や、カラーフィルタ１５、オンチップレンズ１６が形成される。そして、図３７に示されるように、ガラスシール樹脂１７を介してガラス保護基板１８が接続された後、仮接合基板４２３がデボンドされる。

図３８に示されるように、ロジック基板１１と画素センサ基板１２が反転され、図３９に示されるように、ガラス保護基板１８を支持基板として、再配線９０の一部が開口され、はんだボールマウント法などにより、はんだボール１４が形成される。はんだボール１４が搭載される領域以外の絶縁膜４２２上面は、ソルダマスク９１で覆われる。

＜はんだボールマウント部の第１の変形例＞
図４０は、はんだボール１４が搭載される領域であるはんだボールマウント部の第１の変形例を示している。

第１の変形例では、図４０に示されるように、再配線９０の上に、再配線９０と同一材料（例えば、Ｃｕ）により、はんだランド４３１が形成されている。そして、そのはんだランド４３１上に、はんだボール１４が接続されている。

はんだランド４３１のはんだボール１４を除く上面は、キャップ膜４４１と絶縁膜４４２で覆われている。これにより、再配線９０の上面は、キャップ膜４２１と絶縁膜４２２、及び、キャップ膜４４１と絶縁膜４４２の４層構造となっている。

はんだボールマウント部を図４０に示した構造とする場合には、図３２を参照して説明した再配線９０と、キャップ膜４２１及び絶縁膜４２２の製造工程に加えて、図４１に示されるように、はんだランド４３１と、キャップ膜４４１及び絶縁膜４４２とを、さらに形成すればよい。その他の製造方法は、上述した第２の製造方法と同様である。

＜はんだボールマウント部の第２の変形例＞
図４２は、はんだボールマウント部の第２の変形例を示している。

第２の変形例では、図４２に示されるように、再配線９０とはんだランド４３１が第１の変形例のように直接接続されるのではなく、ビア（接続導体）４４３を介して接続されている。再配線９０の上面は、キャップ膜４２１と絶縁膜４２２、及び、キャップ膜４４１と絶縁膜４４２の４層構造となっている。

このように、ビア４４３を用いて多層化することにより、配線の引き回しが容易となるため、レイアウト上、有利となる。

はんだボールマウント部を図４２に示した構造とする場合には、図３２を参照して説明した再配線９０と、キャップ膜４２１及び絶縁膜４２２の製造工程に加えて、図４３に示されるように、はんだランド４３１及びビア４４３と、キャップ膜４４１及び絶縁膜４４２を、さらに形成する工程が追加される。その他の製造方法は、上述した第２の製造方法と同様である。

＜図１５の固体撮像装置の第３の製造方法＞
次に、図４４乃至図４９を参照して、図１５に示したフェイストゥバック構造の固体撮像装置１の第３の製造方法について説明する。

まず、図４４に示されるように、シリコン基板８１の各チップ部となる領域に、制御回路２２やロジック回路２３となる多層配線層８２が形成された、半製品状態のロジック基板１１が製造される。この時点でのシリコン基板８１は、薄肉化される前の状態であり、例えば、６００μｍ程度の厚みを有する。

そして、図４５に示されるように、多層配線層８２の最上層の配線層８３ｃと接続される再配線９０が、例えば、配線材料としてＣｕを用いてダマシン法により形成される。形成された再配線９０と層間絶縁膜８４の上面には、窒化膜（SiN）等を用いてキャップ膜４２１が形成された後、SiO2等の絶縁膜４２２で覆われる。

ここまでの工程は、上述した第２の製造方法と同様である。

次に、図４６に示されるように、ソルダマスク９１を形成して、はんだボール１４を搭載する領域のソルダマスク９１とキャップ膜４２１及び絶縁膜４２２とがエッチングされることにより、開口部４５１が形成される。なお、開口部４５１は、フォトレジストを塗布し、はんだボール１４を搭載する領域をドライエッチングすることで形成してもよい。

そして、図４７に示されるように、開口部４５１に、はんだボール１４が、例えば、はんだボールマウント法により形成される。

次に、図４８及び図４９に示されるように、ロジック基板１１のはんだボール１４側と、仮接合基板（シリコン基板）４５３が、はんだボール１４が隠れる厚さの接着剤４５２を用いて貼り合わされる。

接着剤４５２を用いてロジック基板１１と仮接合基板４５３を貼り合わせた後の製造工程は、上述した第２の製造方法と同様であるので、その説明は省略する。

＜再配線の変形例＞
ところで、はんだボール１４と接続される再配線９０や、はんだランド４３１の配線層の厚さは、はんだ付けの際、はんだ中の錫と金属配線中の銅が反応し、IMC（金属間化合物）が形成されるため、銅が反応せずに残る厚さを確保する必要がある。

あるいはまた、図５０に示されるように、再配線９０の外側にバリアメタル４６１を形成し、再配線９０の銅が全て反応しても、バリアメタル４６１で反応をストップさせる構造とすることができる。このバリアメタル４６１の材料には、Ta、TaN、Ti、Co（コバルト）、Cr(クロム)などを用いることができる。バリアメタル４６１の材料としてTaまたはTaNを用いる場合には、バリアメタル４６１の厚みは、３０nm程度とすることができる。一方、バリアメタル４６１の材料としてTiを用いる場合には、バリアメタル４６１の厚みは、２００nm程度とされる。尚、このバリアメタル４６１は、Ta(下層)/Ti(上層)、あるいは、TaN/Ta/Tiなどの積層構造を取っても良い。

図５１は、バリアメタル４６１としてTaまたはTaNを用いてはんだ付けした際の、再配線９０にIMC（金属間化合物）が形成された反応後の状態を示している。なお、図５１におけるバリアメタル４６１Aは、TaまたはTaNを用いたバリアメタル４６１を表す。

図５１Aは、再配線９０のうち、はんだボール１４に近い上部のみが、IMC（CuSn）４６２となった状態を示している。

図５１Bは、再配線９０が図５１Aよりも薄く形成され、再配線９０のCu全てがIMC４６２に変化し、反応がバリアメタル４６１Aでストップされている状態を示している。

図５１Cは、再配線９０が図５１Aよりも薄く形成され、再配線９０のCu全てがIMC４６２に変化し、反応がバリアメタル４６１Aでストップされている状態を示している。図５１Cでは、IMC４６２が、はんだボール１４内に拡散されている。

図５２は、バリアメタル４６１としてTiを用いてはんだ付けした際の、再配線９０にIMC（金属間化合物）が形成された反応後の状態を示している。なお、図５２におけるバリアメタル４６１Bは、Tiを用いたバリアメタル４６１を表す。

図５２Aは、図５１Aと同様に、再配線９０のうち、はんだボール１４に近い上部のみが、IMC（CuSn）４６２となった状態を示している。

図５２Bは、図５１Bと同様に、再配線９０が図５２Aよりも薄く形成され、再配線９０のCu全てがIMC４６２に変化し、反応がバリアメタル４６１Bでストップしている状態を示している。

図５２Cは、再配線９０が図５２Aよりも薄く形成され、再配線９０のCu全てが反応し、CuSnのIMC４６２に変化するとともに、バリアメタル４６１Bの一部も反応し、TiSnのIMC４６３が形成されている状態を示している。

図５２Dは、再配線９０が図５２Aよりも薄く形成され、再配線９０のCu全てが反応し、CuSnであるIMC４６２がはんだボール１４内に拡散し、バリアメタル４６１Bの一部が反応し、TiSnのIMC４６３が形成されている状態を示している。

このように、再配線９０の下層にバリアメタル４６１を形成しておくことにより、はんだ付け不良を抑止することができる。また、バリアメタル４６１の材料としてTiを用いた場合には、はんだ付け後の信頼性試験において、CuとSnの相互拡散速度の差により生じるカーケンダルボイドの成長を抑止できることも期待できる。

＜はんだランドがある場合の例＞
図４０や図４２に示したように、再配線９０の上にはんだランド４３１が形成される場合も同様にバリアメタル４６１を形成することができる。

図５３は、再配線９０とはんだランド４３１それぞれの下層に、バリアメタル４６１を形成した構造例を示している。このように、はんだボール１４の下にバリアメタル４６１を配置した構造を、UBM構造（Under bump metal）構造という。

図５４を参照して、図５３に示したはんだランド４３１がある場合のバリアメタル４６１の形成について説明する。

まず、図５４Aに示されるように、スパッタ法を用いてバリアメタル４６１を形成した後、再配線９０が、ダマシン法により形成される。再配線９０の形成後、キャップ膜４２１と絶縁膜４２２が積層される。

次に、図５４Bに示されるように、はんだランド４３１が形成される領域が開口された後、図５４Cに示されるように、バリアメタル４６１とはんだランド４３１のための配線材料４３１Aが成膜される。ここで、バリアメタル４６１の厚みは、例えば、５００nm程度に厚くすることで、はんだボール１４の接続信頼性を向上させることができる。

そして、CMP法により表面が平坦化され、余剰な配線材料４３１Aとバリアメタル４６１が除去されることで、図５４Dに示されるように、はんだランド４３１が形成される。

最後に、図５４Eに示されるように、最上面に、キャップ膜４４１及び絶縁膜４４２が形成され、さらに、はんだランド４３１上部にはんだボール１４が形成され、それ以外の部分には、ソルダマスク９１が形成される。

以上のように、ダマシン法により再配線９０及びはんだランド４３１を形成することで、配線側壁にバリアメタル４６１を形成することが可能となり、配線間リークなどのリスクを低減することが可能となる。はんだボールマウント部のUBM構造をダマシン法で形成することができるため、バリアメタル４６１のアンダーカットを無くすことが可能となり、バリアメタル４６１の厚膜化や、積層膜の形成が容易となる。

これまでに説明したフェイストゥバック構造の固体撮像装置１の第１乃至第３の製造方法によれば、カラーフィルタ１５やオンチップレンズ１６を形成する前に、チップ貫通電極１０５とシリコン貫通電極１０９の２本の貫通電極が形成される。そのため、アイソレーション膜としての絶縁膜１０７や絶縁膜１０８も、カラーフィルタ１５やオンチップレンズ１６を形成する前に、形成することができる。これにより、膜質の良い絶縁膜１０７や絶縁膜１０８を形成することができ、耐圧や密着性などの特性が向上する。すなわち、高信頼性を確保できる絶縁膜１０７や絶縁膜１０８の信頼性を形成することができる。

＜６．第１の基本構造の製造方法＞
次に、図５乃至図１４に示した、ロジック基板１１と画素センサ基板１２の配線層どうしが向き合うフェイストゥフェイス構造の固体撮像装置１の製造方法について説明する。

＜図５の基本構造の製造方法＞
初めに、図５５乃至図６５を参照して、図５に示した基本構造を有する固体撮像装置１の製造方法について説明する。

初めに、半製品状態のロジック基板１１と画素センサ基板１２とが別々に製造される。

ロジック基板１１としては、シリコン基板（シリコンウエハ）８１の各チップ部となる領域に、制御回路２２やロジック回路２３となる多層配線層８２が形成される。この時点でのシリコン基板８１は、薄肉化される前の状態であり、例えば、６００μｍ程度の厚みを有する。

一方、画素センサ基板１２としては、シリコン基板（シリコンウエハ）１０１の各チップ部となる領域に各画素３２のフォトダイオード５１や画素トランジスタのソース／ドレイン領域が形成される。また、シリコン基板１０１の一方の面に、制御回路２２などの一部を構成する多層配線層１０２が形成されるとともに、他方の面に、カラーフィルタ１５とオンチップレンズ１６が形成される。

そして、図５５に示されるように、製造されたロジック基板１１の多層配線層８２側と、画素センサ基板１２の多層配線層１０２側とが向き合うように貼り合わされる。貼り合わせは、例えばプラズマ接合と、接着剤による接合があるが、本実施の形態では、プラズマ接合により行われるものとする。プラズマ接合の場合は、ロジック基板１１と画素センサ基板１２の接合面に、それぞれプラズマTEOS膜、プラズマSiN膜、SiON膜（ブロック膜）、あるいはSiC膜などの膜を形成して接合面をプラズマ処理して重ね合わせ、その後アニール処理することにより、両者が接合される。

ロジック基板１１と画素センサ基板１２の貼り合わせ後、ダマシン法などを用いて、シリコン貫通電極１０９及びチップ貫通電極１０５、それらを接続する接続用配線１０６が、形成される。

そして、図５５に示されるように、貼り合わされたロジック基板１１と画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布され、図５６に示されるように、キャビティレス構造で、ガラス保護基板１８が接続される。

次に、図５７に示されるように、ロジック基板１１と画素センサ基板１２とが貼り合わされた積層基板１３が反転された後、ロジック基板１１のシリコン基板８１が、デバイス特性に影響がない程度の厚み、例えば、３０乃至１００μｍ程度に薄肉化される。

次に、図５８に示されるように、薄肉化されたシリコン基板８１上の、シリコン貫通電極８８（不図示）を配置する位置が開口されるように、フォトレジスト２２１がパターニングされた後、ドライエッチングにより、シリコン基板８１と、その下の層間絶縁膜８４の一部が除去され、開口部２２２が形成される。

次に、図５９に示されるように、開口部２２２を含むシリコン基板８１上面全体に、絶縁膜（アイソレーション膜）８６が、例えば、プラズマCVD法で成膜される。上述したように、絶縁膜８６は、例えば、SiO2膜やSiN膜などとすることができる。

次に、図６０に示されるように、開口部２２２の底面の絶縁膜８６が、エッチバック法を用いて除去され、シリコン基板８１に最も近い配線層８３ｃが露出される。

次に、図６１に示されるように、スパッタ法を用いて、バリアメタル膜（不図示）と、Ｃｕシード層２３１が形成される。バリアメタル膜は、接続導体８７（Ｃｕ）の拡散を防止するための膜であり、Ｃｕシード層２３１は、電解めっき法により接続導体８７を埋め込む際の電極となる。バリアメタル膜の材料には、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）及び、その窒化膜、炭化膜等を用いることができる。本実施の形態においては、バリアメタル膜としてチタンが用いられる。

次に、図６２に示されるように、Ｃｕシード層２３１上の所要の領域にレジストパターン２４１を形成した後、電解めっき法により、接続導体８７としての銅（Ｃｕ）がめっきされる。これにより、シリコン貫通電極８８が形成されるとともに、シリコン基板８１上側に再配線９０も形成される。

次に、図６３に示されるように、レジストパターン２４１が除去された後、ウェットエッチングにより、レジストパターン２４１下のバリアメタル膜（不図示）とＣｕシード層２３１が除去される。

次に、図６４に示されるように、ソルダマスク９１を形成して、再配線９０を保護した後、はんだボール１４を搭載する領域のみソルダマスク９１を除去することで、ソルダマスク開口部２４２が形成される。

そして、図６５に示されるように、ソルダマスク開口部２４２に、はんだボールマウント法などにより、はんだボール１４が形成される。

以上の製造方法により、図５に示した基本構造を有する固体撮像装置１を製造することができる。

以上の製造方法によれば、カラーフィルタ１５を形成した後に、シリコン貫通電極８８が形成される。この場合、シリコン貫通電極８８の形成工程のうち、特に、シリコン基板８１と接続導体８７とを絶縁するための絶縁膜８６を、カラーフィルタ１５やオンチップレンズ１６などへのダメージを防止するため、２００℃から２２０℃程度の低温プラズマCVD法により形成する必要がある。

しかしながら、低温で絶縁膜８６を成膜した場合には、原子間結合が不十分で膜質が悪くなることがある。そして、膜質が悪い場合には、剥がれやクラックの発生、シリコン耐圧不良やメタル配線リークなどを引き起こす場合がある。

そこで、以下では、カラーフィルタ１５やオンチップレンズ１６などへのダメージを防止しつつ、絶縁膜８６の信頼性を確保する製造方法について説明する。

＜第１の変形例の第１の製造方法＞
図６６及び図６７を参照して、図６に示した第１の変形例に係る構造を有する固体撮像装置１の第１の製造方法について説明する。

初めに、半製品状態のロジック基板１１と画素センサ基板１２とが別々に製造される。

ロジック基板１１としては、シリコン基板（シリコンウエハ）８１の各チップ部となる領域に、制御回路２２やロジック回路２３となる多層配線層８２が形成される。この時点でのシリコン基板８１は、薄肉化される前の状態であり、例えば、６００μｍ程度の厚みを有する。

一方、画素センサ基板１２としては、シリコン基板（シリコンウエハ）１０１の各チップ部となる領域に各画素３２のフォトダイオード５１や画素トランジスタのソース／ドレイン領域が形成される。また、シリコン基板１０１の画素トランジスタのソース／ドレイン領域が形成された面に、制御回路２２などの一部を構成する多層配線層１０２が形成される。なお、図６６以降の図では、半製品状態の画素センサ基板１２の図として、シリコン基板１０１中に形成されているフォトダイオード５１が省略されているものがある。

続いて、図６６Aに示されるように、半製品状態のロジック基板１１と画素センサ基板１２が、ロジック基板１１の多層配線層８２側と、画素センサ基板１２の多層配線層１０２側とが向き合うようにして、プラズマ接合または接着剤により貼り合わされる。

そして、図６６Bに示されるように、ロジック基板１１のシリコン基板８１が、デバイス特性に影響がない程度、例えば、２０乃至１００μm程度に薄肉化された後、シリコン基板８１表面に、シリコン基板８１と絶縁するための絶縁膜８６が、プラズマCVD法などにより成膜される。

次に、図６６Cに示されるように、ロジック基板１１側のシリコン基板８１の所定の位置に、ロジック基板１１の配線層８３ｃと接続されたシリコン貫通電極１５１と、画素センサ基板１２の配線層１０３ｃと接続されたチップ貫通電極１５２、及び、それらを接続する接続用配線１５３が形成される。シリコン貫通電極１５１、チップ貫通電極１５２、及び、接続用配線１５３は、図２２乃至図２４を参照して説明した工程と同様の工程で形成することができる。

また、はんだボール１４が搭載される再配線１５４も形成される。再配線１５４は、例えばダマシン法を用いて形成される。

なお、図６、図６６及び図６７では、絶縁膜８６が一層で形成されているが、実際には、フェイストゥバック構造と同様に、キャップ膜４２１や絶縁膜４２２などが積層されている。また、再配線１５４は、上述したように、銅が反応せずに残る厚さで形成されるか、または、バリアメタル４６１で反応をストップさせる構造とすることができる。さらに、図４０及び図４２に示したはんだランド４３１を追加した構成、図５２乃至図５３に示したUBM構造なども勿論可能である。

次に、図６６Dに示されるように、ロジック基板１１の絶縁膜８６側に対して、仮接合基板（シリコン基板）４７１が、支持基板として貼り合わされる。

そして、図６７Aに示されるように、仮接合基板４７１が接合された状態で基板全体が反転され、画素センサ基板１２のシリコン基板１０１が、１乃至１０μｍ程度に薄肉化された後、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。なお、薄肉化されたシリコン基板１０１の上面には、図１５の高誘電体膜４０１と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。

次に、図６７Bに示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、ガラス保護基板１８が接続される。ガラス保護基板１８が接続された後、仮接合基板４７１がデボンドされる。

そして、図６７Cに示されるように、ソルダマスク９１を全面に形成して、はんだボール１４を搭載する領域のみソルダマスク９１を除去した後、はんだボールマウント法などにより、はんだボール１４が形成される。

以上の製造方法により、図６に示した第１の変形例に係る構造を有する図１の固体撮像装置１が完成する。

＜第１の変形例の第２の製造方法＞
次に、図６８乃至図７０を参照して、図６に示した第１の変形例に係る構造を有する固体撮像装置１の第２の製造方法について説明する。

初めに、図６８Aに示されるように、別々に製造された半製品状態のロジック基板１１と画素センサ基板１２とが、配線層どうしが向き合うようにして貼り合わされる。

そして、図６８Bに示されるように、ロジック基板１１のシリコン基板８１を支持基板として、画素センサ基板１２のシリコン基板１０１が、１乃至１０μｍ程度に薄肉化される。

次に、図６８Cに示されるように、薄肉化された画素センサ基板１２のシリコン基板１０１に、仮接合基板（シリコン基板）４７２が貼り合わされ、今度は、図６８Dに示されるように、仮接合基板４７２を支持基板として、ロジック基板１１のシリコン基板８１が、２０乃至１００μm程度に薄肉化される。

次に、図６９Aに示されるように、ロジック基板１１側のシリコン基板８１の所定の位置に、ロジック基板１１の配線層８３ｃと接続されたシリコン貫通電極１５１と、画素センサ基板１２の配線層１０３ｃと接続されたチップ貫通電極１５２、及び、それらを接続する接続用配線１５３が形成される。シリコン貫通電極１５１、チップ貫通電極１５２、及び、接続用配線１５３は、図２２乃至図２４を参照して説明した工程と同様の工程で形成することができる。

また、はんだボール１４が搭載される再配線１５４も形成される。再配線１５４は、例えば、ダマシン法を用いて形成される。

次に、図６９Bに示されるように、ロジック基板１１の絶縁膜８６側に仮接合基板４７３が貼り合わされた後、図６９Cに示されるように、画素センサ基板１２側の仮接合基板４７２がデボンドされる。

次に、図７０Aに示されるように、仮接合基板４７３が接合された状態で基板全体が反転され、画素センサ基板１２のシリコン基板１０１上に、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。なお、薄肉化されたシリコン基板１０１の上面には、図１５の高誘電体膜４０１と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。

そして、図７０Bに示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、ガラス保護基板１８が接続される。ガラス保護基板１８が接続された後、仮接合基板４７３がデボンドされる。

最後に、図７０Cに示されるように、ソルダマスク９１を全面に形成して、はんだボール１４を搭載する領域のみソルダマスク９１を除去した後、はんだボールマウント法などにより、はんだボール１４が形成される。

以上の製造方法により、図６に示した第１の変形例に係る構造を有する図１の固体撮像装置１が完成する。

なお、図６に示したフェイストゥフェイス構造では、シリコン貫通電極１５１とチップ貫通電極１５２を接続する接続用配線１５３が、シリコン基板８１の上面に形成される構造となっている。

しかし、図７１Aに示されるように、ダマシン法で形成される接続用配線１５３の少なくとも一部が、シリコン基板８１を掘り込んだ部分に形成されてもよい。

図７１Bは、はんだボール１４と接続される再配線１５４が省略された構造であって、ダマシン法で形成される接続用配線１５３が、シリコン基板８１を掘り込んだ部分に形成された例を示している。

このように、シリコン基板８１を掘り込んだ部分に接続用配線１５３を形成することにより、絶縁膜（酸化膜）８６が薄くてもよいため、絶縁膜加工を少なくすることができ、生産性が改善される。

＜第１の変形例の第３の製造方法＞
次に、図７２及び図７３を参照して、図６に示した第１の変形例に係る構造を有する固体撮像装置１の第３の製造方法について説明する。

初めに、図７２Aに示されるように、別々に製造された半製品状態のロジック基板１１と画素センサ基板１２とが、配線層どうしが向き合うようにして貼り合わされる。

そして、図７２Bに示されるように、ロジック基板１１のシリコン基板８１が、デバイス特性に影響がない程度、例えば、２０乃至１００μm程度に薄肉化された後、シリコン基板８１表面に、シリコン基板８１と絶縁するための絶縁膜８６が、プラズマCVD法などにより成膜される。

次に、図７２Cに示されるように、ロジック基板１１側のシリコン基板８１の所定の位置に、シリコン貫通電極１５１、チップ貫通電極１５２、接続用配線１５３、及び、再配線１５４が形成される。これらの形成方法は、上述した方法と同様である。

次に、ロジック基板１１の絶縁膜８６の表面が、CMP法により平坦化された後、図７２Dに示されるように、多孔質層等の剥離層４８１Aを有する仮接合基板４８１が、プラズマ接合により貼り合わされる。仮接合基板４８１の仮貼り合わせを、プラズマ接合により行うことで、総厚の平坦度を０．５μｍ程度にすることができるため、次工程の画素センサ基板１２のシリコン基板１０１の薄肉化時の膜厚制御が容易になる。

次に、図７３Aに示されるように、仮接合基板４８１が接合された状態で基板全体が反転され、画素センサ基板１２のシリコン基板１０１が、１乃至１０μｍ程度に薄肉化された後、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。なお、薄肉化されたシリコン基板１０１の上面には、図１５の高誘電体膜４０１と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。

次に、図７３Bに示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、ガラス保護基板１８が接続される。

ガラス保護基板１８が接続された後、仮接合基板４８１が、剥離層４８１Aを残してデボンドされる。そして、図７３Cに示されるように、剥離層４８１Aが、研削、研磨等によって除去される。

最後に、図７３Dに示されるように、ソルダマスク９１を全面に形成して、はんだボール１４を搭載する領域のみソルダマスク９１を除去した後、はんだボールマウント法などにより、はんだボール１４が形成される。

以上の製造方法により、図６に示した第１の変形例に係る構造を有する図１の固体撮像装置１が完成する。

＜第１の変形例の第４の製造方法＞
次に、図７４及び図７５を参照して、図６に示した第１の変形例に係る構造を有する固体撮像装置１の第４の製造方法について説明する。

初めに、図７４Aに示されるように、別々に製造された半製品状態のロジック基板１１と画素センサ基板１２とが、配線層どうしが向き合うようにして貼り合わされる。

そして、図７４Bに示されるように、ロジック基板１１のシリコン基板８１が、デバイス特性に影響がない程度、例えば、２０乃至１００μm程度に薄肉化された後、シリコン基板８１表面に、シリコン基板８１と絶縁するための絶縁膜８６が、プラズマCVD法などにより成膜される。

次に、図７４Cに示されるように、ロジック基板１１側のシリコン基板８１の所定の位置に、シリコン貫通電極１５１、チップ貫通電極１５２、接続用配線１５３、及び、再配線１５４が形成される。これらの形成方法は、上述した方法と同様である。

次に、ロジック基板１１の絶縁膜８６の表面が、CMP法により平坦化された後、図７４Dに示されるように、仮接合基板４８１が、プラズマ接合により、支持基板として貼り合わされる。仮接合基板４８１には、多孔質層等の剥離層４８１Aを有する接合面に、SiN等の信頼性の絶縁膜４８２が予め成膜されており、仮接合基板４８１の絶縁膜４８２と、ロジック基板１１の絶縁膜８６が、貼り合わされる。仮接合基板４８１の仮貼り合わせを、プラズマ接合により行うことで、総厚の平坦度を０．５μｍ程度にすることができるため、次工程の画素センサ基板１２のシリコン基板１０１の薄肉化時の膜厚制御が容易になる。

次に、図７５Aに示されるように、仮接合基板４８１が接合された状態で基板全体が反転され、画素センサ基板１２のシリコン基板１０１が、１乃至１０μｍ程度に薄肉化された後、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。なお、薄肉化されたシリコン基板１０１の上面には、図１５の高誘電体膜４０１と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。

次に、図７５Bに示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、ガラス保護基板１８が接続される。

ガラス保護基板１８が接続された後、仮接合基板４８１が、剥離層４８１Aを残してデボンドされる。そして、剥離層４８１Aが、研削、研磨等によって除去され、信頼性の絶縁膜４８２が露出される状態となる。

最後に、図７５Dに示されるように、ソルダマスク９１を全面に形成して、はんだボール１４を搭載する領域のみソルダマスク９１を除去した後、はんだボールマウント法などにより、はんだボール１４が形成される。

以上の製造方法により、図６に示した第１の変形例に係る構造を有する図１の固体撮像装置１が完成する。

上述した第１の変形例の第３及び第４の製造方法によれば、仮接合基板４８１は再利用が可能となるため、製造コストを安価にすることができる。

＜第１の変形例の第５の製造方法＞
次に、図７６及び図７７を参照して、図６に示した第１の変形例に係る構造を有する固体撮像装置１の第５の製造方法について説明する。

初めに、図７６Aに示されるように、別々に製造された半製品状態のロジック基板１１と画素センサ基板１２とが、配線層どうしが向き合うようにして貼り合わされる。

そして、図７６Bに示されるように、ロジック基板１１のシリコン基板８１が、デバイス特性に影響がない程度、例えば、２０乃至１００μm程度に薄肉化された後、シリコン基板８１表面に、シリコン基板８１と絶縁するための絶縁膜８６が、プラズマCVD法などにより成膜される。

次に、図７６Cに示されるように、ロジック基板１１側のシリコン基板８１の所定の位置に、シリコン貫通電極１５１、チップ貫通電極１５２、接続用配線１５３、及び、再配線１５４が形成される。これらの形成方法は、上述した方法と同様である。

さらに、ソルダマスク９１を全面に形成して、はんだボール１４を搭載する領域のみソルダマスク９１を除去した後、はんだボールマウント法などにより、はんだボール１４が形成される。

次に、図７６Dに示されるように、はんだボール１４が隠れる厚さの接着剤４９０を用いて、仮接合基板４９１が貼り合わされる。

次に、図７７Aに示されるように、仮接合基板４９１が接合された状態で基板全体が反転され、画素センサ基板１２のシリコン基板１０１が、１乃至１０μｍ程度に薄肉化された後、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。なお、薄肉化されたシリコン基板１０１の上面には、図１５の高誘電体膜４０１と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。

次に、図７７Bに示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、ガラス保護基板１８が接続される。ガラス保護基板１８が接続された後、仮接合基板４９１がデボンドされる。

そして、図７７Cに示されるように、仮接合基板４９１を接着していた接着剤４９０が除去される。

以上の製造方法により、図６に示した第１の変形例に係る構造を有する図１の固体撮像装置１が完成する。

＜第１の変形例の第６の製造方法＞
次に、図７８乃至図８０を参照して、図６に示した第１の変形例に係る構造を有する固体撮像装置１の第６の製造方法について説明する。

初めに、図７８Aに示されるように、別々に製造された半製品状態のロジック基板１１と画素センサ基板１２とが、配線層どうしが向き合うようにして貼り合わされる。

そして、図７８Bに示されるように、ロジック基板１１のシリコン基板８１を支持基板として、画素センサ基板１２のシリコン基板１０１が、１乃至１０μｍ程度に薄肉化される。

次に、図７８Cに示されるように、薄肉化された画素センサ基板１２のシリコン基板１０１に、仮接合基板（シリコン基板）４９２が貼り合わされ、今度は、図７８Dに示されるように、仮接合基板４９２を支持基板として、ロジック基板１１のシリコン基板８１が、２０乃至１００μm程度に薄肉化される。

次に、図７９Aに示されるように、ロジック基板１１側のシリコン基板８１の所定の位置に、シリコン貫通電極１５１、チップ貫通電極１５２、接続用配線１５３、及び、再配線１５４が形成される。これらの形成方法は、上述した方法と同様である。

さらに、ソルダマスク９１を全面に形成して、はんだボール１４を搭載する領域のみソルダマスク９１を除去した後、はんだボールマウント法などにより、はんだボール１４が形成される。

そして、図７９Bに示されるように、はんだボール１４が隠れる厚さの接着剤４９０を用いて、仮接合基板４９３が貼り合わされる。

次に、図７９Cに示されるように、画素センサ基板１２側の仮接合基板４９２がデボンドされる。

次に、図８０Aに示されるように、仮接合基板４９２が接合された状態で基板全体が反転され、画素センサ基板１２のシリコン基板１０１が、１乃至１０μｍ程度に薄肉化された後、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。なお、薄肉化されたシリコン基板１０１の上面には、図１５の高誘電体膜４０１と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。

次に、図８０Bに示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、ガラス保護基板１８が接続される。ガラス保護基板１８が接続された後、仮接合基板４９２がデボンドされる。

そして、図８０Cに示されるように、仮接合基板４９２を接着していた接着剤４９０が除去される。

以上の製造方法により、図６に示した第１の変形例に係る構造を有する図１の固体撮像装置１が完成する。

＜第２の変形例の第１の製造方法＞
次に、図８１及び図８２を参照して、図７に示した第２の変形例に係る構造を有する固体撮像装置１の第１の製造方法について説明する。図７に示した第２の変形例に係る構造は、金属結合（Cu-Cu結合）を用いたフェイストゥフェイス構造である。

初めに、図８１Aに示されるように、別々に製造された半製品状態のロジック基板１１の多層配線層８２の配線層８３ａと、画素センサ基板１２の多層配線層１０２の配線層１０３ｃが、金属結合（Cu-Cu）により、貼り合わされる。

そして、図８１Bに示されるように、ロジック基板１１のシリコン基板８１が、デバイス特性に影響がない程度、例えば、２０乃至１００μm程度に薄肉化された後、シリコン基板８１表面に、シリコン基板８１と絶縁するための絶縁膜８６が、プラズマCVD法などにより成膜される。

次に、図８１Cに示されるように、ロジック基板１１側のシリコン基板８１の所定の位置に、シリコン貫通電極８８及び再配線９０が形成される。これらの形成方法は、上述したシリコン貫通電極１５１や再配線１５４の形成方法と同様である。

なお、この工程の後に、図８１Dに示されるように、図７６Cに示した工程と同様に、ソルダマスク９１とはんだボール１４まで形成してもよい。

次に、図８２Aに示されるように、ロジック基板１１の絶縁膜８６側に対して、仮接合基板（シリコン基板）４９３が、支持基板として貼り合わされる。

次に、図８２Bに示されるように、仮接合基板４９３が接合された状態で基板全体が反転され、画素センサ基板１２のシリコン基板１０１が、１乃至１０μｍ程度に薄肉化された後、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。なお、薄肉化されたシリコン基板１０１の上面には、図１５の高誘電体膜４０１と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。

次に、図８２Cに示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、ガラス保護基板１８が接続される。ガラス保護基板１８が接続された後、仮接合基板４９３がデボンドされる。

そして、図８２Dに示されるように、ソルダマスク９１を全面に形成して、はんだボール１４を搭載する領域のみソルダマスク９１を除去した後、はんだボールマウント法などにより、はんだボール１４が形成される。

図８１Dに示したように、絶縁膜８６上にソルダマスク９１とはんだボール１４まで形成した後で仮接合基板４９３を接着した場合には、仮接合基板４９３をデボンドした後、接着剤を除去するだけでよい。

以上の製造方法により、図７に示した第２の変形例に係る構造を有する図１の固体撮像装置１が完成する。

＜第２の変形例の第２の製造方法＞
次に、図８３乃至図８５を参照して、図７に示した第２の変形例に係る構造を有する固体撮像装置１の第２の製造方法について説明する。

初めに、図８３Aに示されるように、別々に製造された半製品状態のロジック基板１１の多層配線層８２の配線層８３ａと、画素センサ基板１２の多層配線層１０２の配線層１０３ｃが、金属結合（Cu-Cu）により、貼り合わされる。

そして、図８３Bに示されるように、ロジック基板１１のシリコン基板８１を支持基板として、画素センサ基板１２のシリコン基板１０１が、１乃至１０μｍ程度に薄肉化される。

次に、図８３Cに示されるように、薄肉化された画素センサ基板１２のシリコン基板１０１に、仮接合基板（シリコン基板）４９４が貼り合わされ、今度は、図８３Dに示されるように、仮接合基板４９４を支持基板として、ロジック基板１１のシリコン基板８１が、２０乃至１００μm程度に薄肉化される。

次に、図８４Aに示されるように、シリコン基板８１表面に、絶縁膜８６がプラズマCVD法などにより成膜された後、ロジック基板１１側のシリコン基板８１の所定の位置に、シリコン貫通電極８８及び再配線９０が形成される。これらの形成方法は、上述したシリコン貫通電極１５１や再配線１５４の形成方法と同様である。

次に、図８４Bに示されるように、ロジック基板１１の絶縁膜８６側に対して、仮接合基板（シリコン基板）４９５が、支持基板として貼り合わされ、図８４Cに示されるように、画素センサ基板１２側の仮接合基板４９４がデボンドされる。

次に、図８５Aに示されるように、仮接合基板４９５が接合された状態で基板全体が反転され、画素センサ基板１２のシリコン基板１０１が、１乃至１０μｍ程度に薄肉化された後、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。なお、薄肉化されたシリコン基板１０１の上面には、図１５の高誘電体膜４０１と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。

次に、図８５Bに示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、ガラス保護基板１８が接続される。ガラス保護基板１８が接続された後、仮接合基板４９５がデボンドされる。

そして、図８５Cに示されるように、ソルダマスク９１を全面に形成して、はんだボール１４を搭載する領域のみソルダマスク９１を除去した後、はんだボールマウント法などにより、はんだボール１４が形成される。

以上の製造方法により、図７に示した第２の変形例に係る構造を有する図１の固体撮像装置１が完成する。

なお、図８４Aの絶縁膜８６上に、先にソルダマスク９１とはんだボール１４まで形成した後で、仮接合基板４９５を接着してもよい。この場合、図８５Bにおいて、仮接合基板４９５をデボンドした後は、仮接合基板４９５を接着した接着剤を除去するのみとなる。

＜第３の変形例の製造方法＞
次に、図８６及び図８７を参照して、図８に示した第３の変形例に係る構造を有する固体撮像装置１の製造方法について説明する。図８に示した第３の変形例に係る構造は、接続用配線１５３と再配線１５４とが接続用導体（ビア）１７１で接続されたフェイストゥフェイス構造である。

初めに、図８６Aに示されるように、別々に製造された半製品状態のロジック基板１１と画素センサ基板１２とが、配線層どうしが向き合うようにして貼り合わされる。

そして、図８６Bに示されるように、ロジック基板１１のシリコン基板８１が、デバイス特性に影響がない程度、例えば、２０乃至１００μm程度に薄肉化された後、シリコン基板８１表面に、シリコン基板８１と絶縁するための絶縁膜８６が、プラズマCVD法などにより成膜される。

次に、図８６Cに示されるように、ロジック基板１１側のシリコン基板８１の所定の位置に、シリコン貫通電極１５１、チップ貫通電極１５２、及び、接続用配線１５３が形成される。これらの形成方法は、上述した方法と同様である。

そして、図８６Dに示されるように、ロジック基板１１の絶縁膜８６側に対して、仮接合基板（シリコン基板）４９６が、支持基板として貼り合わされる。

次に、図８７Aに示されるように、仮接合基板４９６が接合された状態で基板全体が反転され、画素センサ基板１２のシリコン基板１０１が、１乃至１０μｍ程度に薄肉化された後、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。なお、薄肉化されたシリコン基板１０１の上面には、図１５の高誘電体膜４０１と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。

次に、図８７Bに示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、ガラス保護基板１８が接続される。ガラス保護基板１８が接続された後、仮接合基板４９６がデボンドされる。

そして、図８７Cに示されるように、接続用配線１５３上の一部の絶縁膜８６がエッチングにより開口され、セミアディティブ法により、接続用導体（ビア）１７１と再配線１５４が形成される。

そして、図８７Dに示されるように、絶縁膜８６と再配線１５４を覆うようにソルダマスク９１が形成された後、はんだボール１４を搭載する領域のみソルダマスク９１が開口される。

最後に、ソルダマスク９１が開口された領域に、はんだボールマウント法などにより、はんだボール１４が形成される。

以上の製造方法により、図８に示した第３の変形例に係る構造を有する図１の固体撮像装置１が完成する。

第１の変形例の説明の際にも説明したが、上述した第１乃至第３の変形例に係る構造では、ロジック基板１１と画素センサ基板１２を電気的に接続する接続用配線１５３が、画素センサ基板１２のシリコン基板１０１より上側ではなく、ロジック基板１１のシリコン基板８１の下側に形成されている。これにより、キャビティレス構造である積層基板１３とガラス保護基板１８との空間（厚み）を最小限にすることができるので、固体撮像装置１の低背化が可能となり、画素特性を向上させることができる。

＜第４の変形例の製造方法＞
次に、図８８及び図８９を参照して、図９に示した第４の変形例に係る構造を有する固体撮像装置１の製造方法について説明する。

図９に示した第４の変形例に係る構造は、はんだボール１４、ロジック基板１１の複数の配線層８３、及び、画素センサ基板１２の複数の配線層１０３が、ロジック基板１１と画素センサ基板１２を貫通する１本のチップ貫通電極１８１により接続されたフェイストゥフェイス構造である。

初めに、図８８Aに示されるように、別々に製造された半製品状態のロジック基板１１と画素センサ基板１２とが、配線層どうしが向き合うようにして貼り合わされる。そして、シリコン貫通電極１０９及びチップ貫通電極１０５と、それらを接続する接続用配線１０６、並びに、チップ貫通電極１８１及び接続用配線１８２が形成される。シリコン貫通電極１０９、チップ貫通電極１０５、接続用配線１０６、チップ貫通電極１８１、及び接続用配線１８２以外のシリコン基板１０１上面は、絶縁膜１０８で覆われる。なお、絶縁膜１０８は、上述した他の実施の形態と同様、キャップ膜と絶縁膜の複数層で構成してもよい。

なお、上述した第１乃至第３の変形例では、シリコン貫通電極１０９及びチップ貫通電極１０５と、それらを接続する接続用配線１０６は、ロジック基板１１側に形成されていたが、第４の変形例では、図８８Aに示されるように、画素センサ基板１２側に形成されている。ただし、形成方法は、上述した第１乃至第４の変形例における形成方法と同様である。チップ貫通電極１８１及び接続用配線１８２も、シリコン貫通電極１０９及びチップ貫通電極１０５や、接続用配線１０６と同時に形成することができる。

次に、図８８Bに示されるように、絶縁膜１０８が形成された部分のうち、画素領域２１を含む所要の領域が掘り込まれ、図８８Cに示されるように、画素領域２１の掘り込まれた部分に、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。

そして、図８８Dに示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、ガラス保護基板１８が接続される。

次に、図８９Aに示されるように、ガラス保護基板１８を支持基板として、ロジック基板１１のシリコン基板８１が、バックグラインド（研磨）されることにより薄肉化される。バックグラインドでは、研磨レートの違いにより、チップ貫通電極１８１が、シリコン基板８１から僅かに飛び出した状態となる。薄肉化後、研磨されたシリコン基板８１表面は、CMP法により平坦化される。

その後、絶縁膜８６としてのTEOS膜がプラズマCVD法により形成された後、形成されたTEOS膜のCMP法による平坦化、フッ酸（HF）によるウェットエッチング工程を経て、図８９Bに示されるような、チップ貫通電極１８１の上面を除いてシリコン基板８１の表面が絶縁膜８６で覆われた状態となる。

そして、図８９Cに示されるように、セミアディティブ法により、再配線１８３が形成された後、図８９Dに示されるように、ソルダマスク９１及びはんだボール１４が形成される。

以上の製造方法により、図９に示した第４の変形例に係る構造を有する図１の固体撮像装置１が完成する。

＜第５の変形例の製造方法＞
次に、図９０乃至図９２を参照して、図１０に示した第５の変形例に係る構造を有する固体撮像装置１の製造方法について説明する。

図９０A乃至図９０Cに示される工程は、図８８A乃至図８８Cに示した第４の変形例の製造方法と同様である。

すなわち、別々に製造された半製品状態のロジック基板１１と画素センサ基板１２とが、配線層どうしが向き合うようにして貼り合わされた後、チップ貫通電極１０５、シリコン貫通電極１０９、チップ貫通電極１８１等の接続導体が形成される。そして、画素センサ基板１２の裏面側に、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。

続いて、図９０Dに示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、シリコン基板を用いた仮接合基板５２１が貼り合わされる。

図８８Dに示した第４の変形例の製造方法では、この工程で、ガラス保護基板１８が貼り合わされていたが、この第５の変形例における製造方法では、仮接合基板５２１が貼り合わされる。このようにすることで、前工程の設備を用いることができるメリットがある。

そして、図９１Aに示されるように、図８９Aと同様に、仮接合基板５２１を支持基板として、ロジック基板１１のシリコン基板８１が薄肉化される。

そして、図９１Bに示されるように、図８９Bを参照して説明した方法と同様の工程により、TEOS膜などによる絶縁膜８６Aが形成された後、図９１Cに示されるように、その絶縁膜８６Aの上面に、再配線１８３と絶縁膜８６Bが形成される。

従って、第５の変形例における絶縁膜８６は、再配線１８３を形成する前の絶縁膜８６Aと、再配線１８３を形成した後の絶縁膜８６Bの２層で構成される。再配線１８３は、セミアディティブ法を用いて形成することができ、絶縁膜８６Bは、プラズマCVD法を用いて形成することができる。

次に、図９１Dに示されるように、再配線１８３上の、はんだボール１４を形成する領域を開口させ、その開口部分に、例えば、レジストやSOG（Spin On Glass）などの、絶縁膜８６に対してエッチング選択比が取れる埋め込み材料５２２が埋め込まれる。そして、埋め込み材料５２２が埋め込まれたロジック基板１１の絶縁膜８６上面に、仮接合基板５２３が貼り合わされる。

そして、図９２Aに示されるように、オンチップレンズ１６側に貼り合わせた仮接合基板５２１がデボンドされ、続いて、図９２Bに示されるように、ガラス保護基板１８が貼り合わされる。

次に、図９２Cに示されるように、ロジック基板１１の絶縁膜８６側の仮接合基板５２３がデボンドされ、埋め込み材料５２２が除去される。そして、埋め込み材料５２２が除去された部分に、はんだボール１４が、はんだボールマウント法などにより形成される。

以上の製造方法により、図１０に示した第５の変形例に係る構造を有する図１の固体撮像装置１が完成する。

＜第６の変形例の製造方法＞
次に、図９３及び図９４を参照して、図１１に示した第６の変形例に係る構造を有する固体撮像装置１の製造方法について説明する。

まず、図９３Aに示されるように、別々に製造された半製品状態のロジック基板１１と画素センサ基板１２とが、配線層どうしが向き合うようにして貼り合わされた後、チップ貫通電極１９１、接続用配線１９２、チップ貫通電極１８１、及び接続用配線１８２が形成される。そして、チップ貫通電極１９１、接続用配線１９２、チップ貫通電極１８１、及び接続用配線１８２以外のシリコン基板１０１上面が、絶縁膜１０８で覆われる。チップ貫通電極１９１、接続用配線１９２などの形成方法は、上述した第１乃至第５の変形例における形成方法と同様である。なお、絶縁膜１０８は、上述した他の実施の形態と同様、キャップ膜と絶縁膜の複数層で構成することができる。

次に、図９３Bに示されるように、絶縁膜１０８が形成された部分のうち、画素領域２１を含む所要の領域が掘り込まれ、図９３Cに示されるように、画素領域２１の掘り込まれた部分に、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。

そして、図９４Aに示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、ガラス保護基板１８が接続される。

次に、図９４Bに示されるように、ガラス保護基板１８を支持基板として、ロジック基板１１のシリコン基板８１がバックグラインド（研磨）されることにより、チップ貫通電極１８１がシリコン基板８１から僅かに飛び出した状態となるように、シリコン基板８１が薄肉化される。

そして、図９４Cに示されるように、セミアディティブ法により、再配線１８３が形成された後、ソルダマスク９１及びはんだボール１４が形成される。

以上の製造方法により、図１１に示した第６の変形例に係る構造を有する図１の固体撮像装置１が完成する。

なお、第６の変形例に係る構造を、図９０乃至図９２を参照して説明したような、２枚の仮接合基板５２１及び５２３を用いる方法で製造することも可能である。

＜第７の変形例の製造方法＞
次に、図９５及び図９６を参照して、図１２に示した第７の変形例に係る構造を有する固体撮像装置１の製造方法について説明する。

まず、図９５Aに示されるように、別々に製造された半製品状態のロジック基板１１と画素センサ基板１２とが、配線層どうしが向き合うようにして貼り合わされた後、チップ貫通電極１８１及び接続用配線１８２が形成される。そして、チップ貫通電極１８１及び接続用配線１８２以外のシリコン基板１０１上面が、絶縁膜１０８で覆われる。

図１２に示した固体撮像装置１の第７の変形例に係る構造は、ロジック基板１１と画素センサ基板１２が、金属結合により接続される構造である。したがって、図９５Aでは、別々に製造された半製品状態のロジック基板１１の多層配線層８２の配線層８３ａと、画素センサ基板１２の多層配線層１０２の配線層１０３ｃが、Cu-Cuの金属結合により、貼り合わされている。

チップ貫通電極１８１及び接続用配線１８２の形成方法は、上述した第１乃至第６の変形例における形成方法と同様である。なお、絶縁膜１０８は、上述した他の実施の形態と同様、キャップ膜と絶縁膜の複数層で構成してもよい。

次に、図９５Bに示されるように、絶縁膜１０８が形成された部分のうち、画素領域２１を含む所要の領域が掘り込まれ、図９５Cに示されるように、掘り込まれた画素領域２１の部分に、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。

そして、図９６Aに示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、ガラス保護基板１８が接続される。

次に、図９６Bに示されるように、ガラス保護基板１８を支持基板として、ロジック基板１１のシリコン基板８１がバックグラインド（研磨）されることにより、チップ貫通電極１８１がシリコン基板８１から僅かに飛び出した状態となるように、シリコン基板８１が薄肉化される。

そして、図９６Cに示されるように、セミアディティブ法により、再配線１８３が形成された後、ソルダマスク９１及びはんだボール１４が形成される。

以上の製造方法により、図１２に示した第７の変形例に係る構造を有する図１の固体撮像装置１が完成する。

なお、第７の変形例に係る構造を、図９０乃至図９２を参照して説明したような、２枚の仮接合基板５２１及び５２３を用いる方法で製造することも可能である。

＜第８の変形例の製造方法＞
次に、図９７乃至図１００を参照して、図１３に示した第８の変形例に係る構造を有する固体撮像装置１の製造方法について説明する。

まず、図９７Aに示されるように、別々に製造された半製品状態のロジック基板１１と画素センサ基板１２とが、配線層どうしが向き合うようにして貼り合わされる。

そして、図９７Bに示されるように、貼り合わされたロジック基板１１と画素センサ基板１２全体が反転され、ロジック基板１１のシリコン基板８１が薄肉化された後、シリコン貫通電極８８と再配線９０が形成される。シリコン貫通電極８８と再配線９０の形成方法は、上述した第１乃至第７の変形例における形成方法と同様である。

次に、図９７Cに示されるように、再配線９０が形成されたロジック基板１１のシリコン基板８１上面に、配線層８３などに影響を与えない２５０℃以上４００℃以下の温度で、絶縁膜２０１が成膜される。この絶縁膜２０１は、図１３を参照して説明したように、例えば、プラズマTEOS膜、プラズマSiN膜、プラズマSiO2膜、CVD-SiN膜、CVD-SiO2膜などとすることができる。

そして、図９８Aに示されるように、成膜された絶縁膜２０１が、CMP法により平坦化された後、図９８Bに示されるように、平坦化された絶縁膜２０１上面に、仮接合基板５４１が貼り合わされる。

そして、図９８Cに示されるように、再び、ロジック基板１１と画素センサ基板１２全体が反転され、仮接合基板５４１を支持基板として、画素センサ基板１２のシリコン基板１０１が薄肉化される。

そして、図９９Aに示されるように、チップ貫通電極１０５及びシリコン貫通電極１０９と、それらを接続する接続用配線１０６が形成される。チップ貫通電極１０５、シリコン貫通電極１０９、及び接続用配線１０６以外のシリコン基板１０１上面は、絶縁膜１０８で覆われる。なお、絶縁膜１０８は、上述した他の実施の形態と同様、キャップ膜と絶縁膜の複数層で構成してもよい。また、図９１Cの絶縁膜８６A及び８６Bのように、絶縁膜１０８を２以上の工程で形成してもよい。

次に、図９９Bに示されるように、絶縁膜１０８が形成された部分のうち、画素領域２１を含む所要の領域が掘り込まれ、その掘り込まれた画素領域２１の部分に、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。

そして、図９９Cに示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、ガラス保護基板１８が接続される。

その後、図１００Aに示されるように、貼り合わされたロジック基板１１と画素センサ基板１２全体が反転され、仮接合基板５４１がデボンドされる。

そして、図１００Bに示されるように、はんだボール１４が搭載される領域の絶縁膜２０１がエッチングされ、図１００Cに示されるように、絶縁膜２０１が除去されて露出された再配線９０上に、はんだボール１４が、はんだボールマウント法などにより形成される。

以上の製造方法により、図１３に示した第８の変形例に係る構造を有する図１の固体撮像装置１が完成する。

＜第１乃至第８の変形例の製造方法のまとめ＞
第１乃至第８の変形例に係る構造を有する固体撮像装置１の製造方法について、簡単に説明する。

第１乃至第８の変形例に係る構造においては、初めに、ロジック基板１１側の、多層配線層８２が形成されたシリコン基板８１と、画素センサ基板１２側の、多層配線層１０２が形成されたシリコン基板１０１とが、配線層どうしが向き合うようにして貼り合わされる。

次に、ロジック基板１１の配線層８３と画素センサ基板１２の配線層１０３とを接続する貫通孔や、裏面電極であるはんだボール１４とロジック基板１１の配線層８３とを接続する貫通孔、及び、再配線が形成される。

これらの貫通孔及び再配線は、第１及び第３の変形例では、シリコン貫通電極１５１やチップ貫通電極１５２、再配線１５４に相当し、第２の変形例では、シリコン貫通電極８８と再配線９０に相当し、第４、第５、及び第８の変形例では、チップ貫通電極１０５、シリコン貫通電極１０９、チップ貫通電極１８１、及び再配線１８３に相当する。また、第６及び第７の変形例では、これらの貫通孔及び再配線は、チップ貫通電極１８１、チップ貫通電極１９１、再配線１８３などに相当する。

なお、この貫通孔や再配線の形成工程には、絶縁膜８６の成膜も含まれる。

そして、貫通孔や再配線を形成した後で、カラーフィルタ１５やオンチップレンズ１６が形成される。最後に、ガラスシール樹脂１７によりキャビティレス構造でガラス保護基板１８が接続されて、固体撮像装置１が完成する。

したがって、カラーフィルタ１５やオンチップレンズ１６を形成する前に、ロジック基板１１の配線層８３と画素センサ基板１２の配線層１０３とを接続する貫通孔や、裏面電極であるはんだボール１４とロジック基板１１の配線層８３とを接続する貫通孔、及び、再配線を形成するので、２５０℃以上の高温による絶縁膜８６の成膜が可能である。これにより、高信頼性を確保できる絶縁膜８６を成膜することができる。換言すれば、絶縁膜８６の機械的特性や絶縁耐性を、信号処理配線と同等レベルに向上させることができる。

＜第９の変形例の製造方法＞
次に、図１０１乃至図１０３を参照して、図１４に示した第９の変形例に係る構造を有する固体撮像装置１の製造方法について説明する。

初めに、図１０１Aに示されるように、例えば、６００μｍ程度の厚みのシリコン基板（シリコンウエハ）１０１の各チップ部となる領域に、制御回路２２などの一部を構成する多層配線層１０２が形成された後、多層配線層１０２上面に、仮接合基板２５１が貼り合わされる。

次に、図１０１Bに示されるように、シリコン基板１０１が薄肉化された後、シリコン基板１０１内の所定の領域に、各画素３２のフォトダイオード５１が形成される。さらに、フォトダイオード５１の上側には、カラーフィルタ１５とオンチップレンズ１６が形成される。

次に、図１０１Cに示されるように、オンチップレンズ１６が形成されたシリコン基板１０１上面に、ガラス保護基板１８が、ガラスシール樹脂１７を用いてキャビティレス構造で接続される。そして、ガラス保護基板１８の上面に、ガラス表面保護膜２５２を成膜した後、仮接合基板２５１が剥離される。ガラス表面保護膜２５２は、例えば、SiN膜、SiO2膜などを採用することができる。

以上の工程により、半製品状態の画素センサ基板１２が完成する。

一方、ロジック基板１１側については、図１０２Aに示されるように、例えば、６００μｍ程度の厚みのシリコン基板（シリコンウエハ）８１の各チップ部となる領域に、ロジック回路２３を構成する多層配線層８２が形成された後、多層配線層８２上面に、仮接合基板２６１が貼り合わされる。

次に、図１０２Bに示されるように、シリコン基板８１が薄肉化された後、シリコン貫通電極８８（不図示）を配置する位置に開口部２６２が形成され、開口部２６２の内壁面と、シリコン基板８１上面に対して、絶縁膜（アイソレーション膜）８６が成膜される。この絶縁膜８６は、高信頼性を確保するため、２５０℃以上の高温で成膜される。

また、上述した基本構造の製造方法と同様に、バリアメタル膜とＣｕシード層（不図示）を形成した後、接続導体８７と再配線９０が形成される。

さらに、第９の変形例では、シリコン基板８１上の絶縁膜８６上の所定の位置に、Ｃｕ−Ｃｕ接合を行う際の凹凸の影響を低減するためのダミー配線２１１も形成される。

そして、図１０２Cに示されるように、仮接合基板２６１が剥離された後、図１０２Dに示されるように、今度は、シリコン基板８１の再配線９０側に接着剤２６３が塗布され、仮接合基板２６４が貼り合わされる。

以上の工程により、半製品状態のロジック基板１１が完成する。

そして、図１０３Aに示されるように、ロジック基板１１の最上層の配線層８３ａと、画素センサ基板１２の最下層の配線層１０３ｃの金属結合（Ｃｕ−Ｃｕ接合）により、半製品状態のロジック基板１１と、半製品状態の画素センサ基板１２が貼り合わされる。

その後、図１０３Bに示されるように、ロジック基板１１に一時的に貼り付けられていた仮接合基板２６４が剥離され、接着剤２６３も除去される。

最後に、図１０３Cに示されるように、図６４及び図６５で説明した工程により、ソルダマスク９１と、はんだボール１４が形成された後、ガラス表面保護膜２５２が除去される。

以上の製造方法により、図１４に示した第９の変形例に係る構造を有する図１の固体撮像装置１が完成する。

以上説明した第９の変形例の製造方法によれば、シリコン貫通電極８８が、ロジック基板１１と画素センサ基板１２を貼り合わせる前の、ロジック基板１１単体の工程で形成される。そのため、シリコン貫通電極８８を形成する際に、耐熱性の低いカラーフィルタ１５やオンチップレンズ１６が存在しないため、２５０℃以上の高温による絶縁膜８６の成膜が可能である。これにより、高信頼性を確保できる絶縁膜８６を成膜することができる。

また、第９の変形例の製造方法によれば、カラーフィルタ１５やオンチップレンズ１６が、ロジック基板１１と画素センサ基板１２を貼り合わせる前の、画素センサ基板１２単体の歪みの小さい状態のときに形成される。そのため、カラーフィルタ１５やオンチップレンズ１６とフォトダイオード５１との合わせズレを小さくすることができ、合わせズレに起因する不良率を低減することができる。さらに、合わせズレが小さいので、より画素サイズを微細化することも可能となる。

また、第９の変形例の製造方法によれば、再配線９０を形成する層と同一層に、電気的信号の授受に関係しないダミー配線２１１が形成される。これにより、Ｃｕ−Ｃｕ接合を行う際、再配線９０の有無による凹凸の影響を低減させることができる。

＜７．第１０の変形例＞
図１０４は、固体撮像装置１の積層基板１３の第１０の変形例を示す図である。

図１０４に示される第１０の変形例は、図６に示した第１の変形例の一部が変更された構造を有する。

図１０４では、図６に示した第１の変形例と対応する部分については同一の符号を付してあり、その説明は省略する。

図６の第１の変形例では、シリコン貫通電極１５１とチップ貫通電極１５２の２本の貫通電極が、シリコン基板８１を貫通し、シリコン貫通電極１５１とチップ貫通電極１５２とを接続する接続用配線１５３が、シリコン基板８１の上部に形成されていた。

これに対して、第１０の変形例では、図１０４に示されるように、接続用配線１５３が、シリコン基板８１内に埋め込まれる形で形成されている。また、再配線１５４が省略され（あるいは、接続用配線１５３と再配線１５４が一体化され）、はんだボール１４が接続用配線１５３上に形成され、はんだボール１４以外のシリコン基板８１上面は、絶縁膜８６で覆われている。その他の構造は、図６に示した第１の変形例と同様である。

なお、図１０４の第１０の変形例は、接続用配線１５３がシリコン基板８１内に埋め込まれるように、図６に示した第１の変形例に係る構造を変更した例である。同様の変形を、図７乃至図１４に示した第２乃至第９の変形例に係る構造についても適用することができる。例えば、接続用配線１０６や１８２をシリコン基板１０１内に埋め込む構成としたり、再配線９０をシリコン基板８１内に埋め込む構成とすることができる。

＜８．第１０の変形例の製造方法＞
＜第１０の変形例の第１の製造方法＞
次に、図１０５乃至図１０７を参照して、図１０４に示した第１０の変形例に係る構造を有する固体撮像装置１の第１の製造方法について説明する。

まず、図１０５Aに示されるように、別々に製造された半製品状態のロジック基板１１と画素センサ基板１２が、配線層どうしが向き合うようにして貼り合わされる。

次に、図１０５Bに示されるように、ロジック基板１１のシリコン基板８１が、デバイス特性に影響がない程度、例えば、２０乃至１００μm程度に薄肉化される。

次に、図１０５Cに示されるように、ロジック基板１１側のシリコン基板８１の所定の位置に、ロジック基板１１の配線層８３ｃと接続されたシリコン貫通電極１５１と、画素センサ基板１２の配線層１０３ｃと接続されたチップ貫通電極１５２、及び、それらを接続する接続用配線１５３が形成される。シリコン貫通電極１５１、チップ貫通電極１５２、及び、接続用配線１５３は、図２２乃至図２４を参照して説明した工程と同様の工程で形成することができる。

次に、図１０５Dに示されるように、絶縁膜８６が、ロジック基板１１のシリコン基板８１と接続用配線１５３の上面全体に形成される。絶縁膜８６は、例えば、CiCNの単層、SiNとSiOの積層、SiCNとSiOの積層など、接続用配線１５３の材料（例えばCu）の拡散を防止するパッシベーション膜として機能する。絶縁膜８６は、２５０℃以上４００℃以下の高温で成膜することができる。これにより、耐湿性に優れるとともに膜質の良い絶縁膜を成膜することができ、腐食や配線信頼性を向上させることができる。

次に、図１０５Eに示されるように、ロジック基板１１のシリコン基板８１と接続用配線１５３の上面全体に形成され絶縁膜８６のうち、はんだボール１４が形成される領域が開口され、はんだランド部６００が形成される。ただし、図１０５Eに示されるように、はんだランド部６００は、絶縁膜８６が薄く残った状態とされる。

次に、図１０６Aに示されるように、開口されたはんだランド部６００に、埋め込み材料膜６０１が形成される。埋め込み材料膜６０１は、はんだランド部６００以外の絶縁膜８６上面にも成膜され、成膜された埋め込み材料膜６０１は、CMP法を用いて平坦化される。埋め込み材料膜６０１は、絶縁膜８６に対してエッチング選択比が取れる材料であればよく、例えば、低い誘電率を有する有機絶縁膜、SiO膜、SiOC膜などを採用することができる。

なお、埋め込み材料膜６０１は、レジストを回転塗布することにより形成することもできる。この場合、CMP法を用いた平坦化工程は不要となる。

次に、図１０６Bに示されるように、ロジック基板１１の埋め込み材料膜６０１側に、仮接合基板６０２が貼り合わされた後、図１０６Cに示されるように、基板全体が反転される。

そして、図１０６Dに示されるように、画素センサ基板１２のシリコン基板１０１が、１乃至１０μｍ程度に薄肉化された後、図１０６Eに示されるように、その上に、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。なお、薄肉化されたシリコン基板１０１の上面には、図１５の高誘電体膜４０１と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。

そして、図１０７Aに示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、ガラス保護基板１８が貼り合わされる。

ガラス保護基板１８が貼り合わされた後、図１０７Bに示されるように、仮接合基板６０２がデボンドされる。

次に、図１０７Cに示されるように、基板全体が再び反転された後、図１０７Dに示されるように、例えば、フッ酸（HF）を用いたウェットエッチングにより、埋め込み材料膜６０１が除去される。また、絶縁膜８６が形成された全面がエッチバックされることにより、はんだランド部６００に薄く残存する絶縁膜８６が除去され、接続用配線１５３が露出される。

なお、図１０６Aで説明した工程において、レジストを回転塗布することにより、埋め込み材料膜６０１を形成した場合には、O2プラズマにより、埋め込み材料膜６０１を除去（アッシング）することができる。

最後に、図１０７Eに示されるように、接続用配線１５３が露出された部分に、はんだボール１４が、はんだボールマウント法などにより形成される。

以上の製造方法により、図１０４に示した第１０の変形例に係る構造を有する図１の固体撮像装置１が完成する。

＜第１０の変形例の第２の製造方法＞
次に、図１０８乃至図１１０を参照して、図１０４に示した第１０の変形例に係る構造を有する固体撮像装置１の第２の製造方法について説明する。

まず、図１０８Aに示されるように、別々に製造された半製品状態のロジック基板１１と画素センサ基板１２が、配線層どうしが向き合うようにして貼り合わされる。

次に、図１０８Bに示されるように、ロジック基板１１のシリコン基板８１が、デバイス特性に影響がない程度、例えば、２０乃至１００μm程度に薄肉化される。

次に、図１０８Cに示されるように、ロジック基板１１側のシリコン基板８１の所定の位置に、ロジック基板１１の配線層８３ｃと接続されたシリコン貫通電極１５１と、画素センサ基板１２の配線層１０３ｃと接続されたチップ貫通電極１５２、及び、それらを接続する接続用配線１５３が形成される。シリコン貫通電極１５１、チップ貫通電極１５２、及び、接続用配線１５３は、図２２乃至図２４を参照して説明した工程と同様の工程で形成することができる。

次に、図１０８Dに示されるように、絶縁膜８６が、ロジック基板１１のシリコン基板８１と接続用配線１５３の上面全体に形成される。絶縁膜８６は、例えば、CiCNの単層、SiNとSiOの積層、SiCNとSiOの積層など、接続用配線１５３の材料（例えばCu）の拡散を防止するパッシベーション膜として機能する。絶縁膜８６は、２５０℃以上４００℃以下の高温で成膜することができる。これにより、耐湿性に優れるとともに膜質の良い絶縁膜を成膜することができ、腐食や配線信頼性を向上させることができる。

次に、図１０８Eに示されるように、ロジック基板１１のシリコン基板８１と接続用配線１５３の上面全体に形成され絶縁膜８６のうち、はんだボール１４が形成される領域が開口され、はんだランド部６１１が形成される。ただし、第２の製造方法では、図１０８Eに示されるように、はんだランド部６１１は、接続用配線１５３が露出されるまで、絶縁膜８６が除去される。

次に、図１０９Aに示されるように、開口されたはんだランド部６１１に、埋め込み材料膜６０１が形成される。埋め込み材料膜６０１は、はんだランド部６１１以外の絶縁膜８６上面にも成膜され、成膜された埋め込み材料膜６０１は、CMP法を用いて平坦化される。埋め込み材料膜６０１は、絶縁膜８６に対してエッチング選択比が取れる材料であればよく、例えば、低い誘電率を有する有機絶縁膜、SiO膜、SiOC膜などを採用することができる。

次に、図１０９Bに示されるように、ロジック基板１１の埋め込み材料膜６０１側に、仮接合基板６０２が貼り合わされた後、図１０９Cに示されるように、基板全体が反転される。

次に、図１０９Dに示されるように、画素センサ基板１２のシリコン基板１０１が、１乃至１０μｍ程度に薄肉化された後、図１０９Eに示されるように、その上に、カラーフィルタ１５、及び、オンチップレンズ１６が形成される。なお、薄肉化されたシリコン基板１０１の上面には、図１５の高誘電体膜４０１と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。

そして、図１１０Aに示されるように、画素センサ基板１２のオンチップレンズ１６が形成されている面全体に、ガラスシール樹脂１７が塗布された後、キャビティレス構造で、ガラス保護基板１８が貼り合わされる。

ガラス保護基板１８が貼り合わされた後、図１１０Bに示されるように、仮接合基板６０２がデボンドされる。

次に、図１１０Cに示されるように、基板全体が再び反転された後、図１１０Dに示されるように、例えば、フッ酸（HF）を用いたウェットエッチングにより、埋め込み材料膜６０１が除去される。これにより、はんだランド部６１１において、接続用配線１５３が露出される。

最後に、図１１０Eに示されるように、接続用配線１５３が露出された部分に、はんだボール１４が、はんだボールマウント法などにより形成される。

以上の製造方法により、図１０４に示した第１０の変形例に係る構造を有する図１の固体撮像装置１が完成する。

図１０５乃至図１１０を参照して説明した第１０の変形例の第１及び第２の製造方法においても、カラーフィルタ１５やオンチップレンズ１６を形成する前に、シリコン貫通電極１５１とチップ貫通電極１５２の２本の貫通電極と、それらを接続する接続用配線１５３を形成するので、２５０℃以上の高温による絶縁膜８６の成膜が可能である。これにより、高信頼性を確保できる絶縁膜８６を成膜することができる。換言すれば、絶縁膜８６の機械的特性や絶縁耐性を、信号処理配線と同等レベルに向上させることができる。

上述した第１乃至第１０の変形例のフェイストゥフェイス構造の固体撮像装置１においても、図４０や図４２で説明した、再配線９０の上にはんだランド４３１を形成する構造を採用することができる。このとき、図５０に示したように、再配線９０の下に、金属配線中の銅との反応をストップさせるバリアメタル４６１を形成することができる。

＜一般的な裏面照射型構造の製造方法＞
次に、参考として、図１１１乃至図１１３を参照して、一般的な裏面照射型構造の固体撮像装置の製造方法について説明する。

まず、図１１１Aに示されるように、第１の半導体基板としてのシリコン基板７０１に対して、フォトダイオード（不図示）が画素ごとに形成されるとともに、第１転送トランジスタ、増幅トランジスタなどの画素トランジスタの画素回路や、制御回路、ロジック回路が、シリコン基板７０１と多層配線層７０４に形成される。多層配線層７０４は、複数の配線層７０２と、各配線層７０２の間に形成された層間絶縁膜７０３とで構成される。

次に、図１１１Bに示されるように、シリコン基板７０１の多層配線層７０４の上部に、第２の半導体基板としてのシリコン基板７０５が貼り合わされる。第２の半導体基板としてのシリコン基板７０５には、上述した他の製造方法のように、配線層が形成されていない点で、これまで説明した積層基板１３の構成と異なる。

次に、図１１１Cに示されるように、シリコン基板７０５の所定の位置に、最上層の配線層７０２と接続されたシリコン貫通電極７０６と再配線７０７が形成される。シリコン貫通電極７０６及び再配線７０７は、図２２乃至図２４を参照して説明した工程と同様の工程で形成することができる。

次に、図１１１Dに示されるように、絶縁膜７０８が、シリコン基板７０５と再配線７０７の上面全体に形成される。絶縁膜７０８は、例えば、CiCNの単層、SiNとSiOの積層、SiCNとSiOの積層など、再配線７０７の材料（例えばCu）の拡散を防止するパッシベーション膜として機能する。絶縁膜７０８は、２５０℃以上４００℃以下の高温で成膜することができる。これにより、耐湿性に優れるとともに膜質の良い絶縁膜を成膜することができ、腐食や配線信頼性を向上させることができる。

次に、図１１１Eに示されるように、シリコン基板７０５と再配線７０７の上面全体に形成され絶縁膜７０８のうち、はんだボール７１６（図１１３E）が形成される領域が開口され、はんだランド部７０９が形成される。ただし、図１１１Eに示されるように、はんだランド部７０９は、絶縁膜７０８が薄く残った状態とされる。

次に、図１１２Aに示されるように、開口されたはんだランド部７０９に、埋め込み材料膜７１０が埋め込まれる。埋め込み材料膜７１０は、はんだランド部７０９以外の絶縁膜７０８上面にも成膜され、成膜された埋め込み材料膜７１０は、CMP法を用いて平坦化される。埋め込み材料膜７１０は、絶縁膜７０８に対してエッチング選択比が取れる材料であればよく、例えば、低い誘電率を有する有機絶縁膜、SiO、SiOCなどを採用することができる。

なお、埋め込み材料膜７１０は、レジストを回転塗布することにより形成することができる。この場合、CMP法を用いた平坦化工程は不要となる。

次に、図１１２Bに示されるように、シリコン基板７０５の埋め込み材料膜７１０側に、仮接合基板７１１が貼り合わされた後、図１１２Cに示されるように、基板全体が反転される。

そして、図１１２Dに示されるように、シリコン基板７０１が、１乃至１０μｍ程度に薄肉化された後、図１１２Eに示されるように、その上に、カラーフィルタ７１２、及び、オンチップレンズ７１３が形成される。なお、薄肉化されたシリコン基板７１１の上面には、図１５の高誘電体膜４０１と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。

そして、図１１３Aに示されるように、シリコン基板７１１のオンチップレンズ７１３が形成されている面全体に、ガラスシール樹脂７１４が塗布された後、キャビティレス構造で、ガラス保護基板７１５が貼り合わされる。

ガラス保護基板７１５が貼り合わされた後、図１１３Bに示されるように、仮接合基板７１１がデボンドされる。

次に、図１１３Cに示されるように、基板全体が再び反転された後、図１１３Dに示されるように、例えば、フッ酸（HF）を用いたウェットエッチングにより、埋め込み材料膜７１０が除去される。また、絶縁膜７０８が形成された全面がエッチバックされることにより、はんだランド部７０９に薄く残存する絶縁膜７０８が除去され、再配線７０７が露出される。

なお、図１１２Aで説明した工程において、レジストを回転塗布することにより、埋め込み材料膜７１０を形成した場合には、O2プラズマにより、埋め込み材料膜７１０を除去（アッシング）することができる。

最後に、図１１２Eに示されるように、再配線７０７が露出された部分に、はんだボール７１６が、はんだボールマウント法などにより形成される。

以上のように、配線層を予め形成した半導体基板どうしを貼り合わせるのではなく、配線層が形成されていないシリコン基板を貼り合わせる場合においても、上述した他の製造方法と同様に、カラーフィルタ７１２やオンチップレンズ７１３を形成する前に、シリコン貫通電極７０６と再配線７０７を形成することができる。そのため、２５０℃以上の高温による絶縁膜７０８の成膜が可能となり、高信頼性を確保できる絶縁膜７０８を成膜することができる。換言すれば、絶縁膜７０８の機械的特性や絶縁耐性を、信号処理配線と同等レベルに向上させることができる。

＜９．３層の積層基板の構成例＞
上述した各実施の形態は、固体撮像装置１の積層基板１３が、ロジック基板１１と画素センサ基板１２の２層で構成されていた。

しかしながら、図１１４A及び図１１４Bに示されるように、ロジック基板１１と画素センサ基板１２の間に、第３の半導体基板であるメモリ基板８０１を設けた３層で、積層基板１３を構成することも可能である。

メモリ基板８０１には、画素領域２１で生成された信号や、ロジック回路２３での信号処理結果のデータなどを記憶するメモリ回路８０２が形成される。

図１１５乃至図１１８は、固体撮像装置１の積層基板１３が３層で構成される場合の具体的な構成例を示す図である。

図１１５乃至図１１８の各基板の詳細構成は、上述したロジック基板１１と画素センサ基板１２で説明した構成と同様であるため、その説明は省略する。

初めに、図１１５A乃至図１１５Cに示される３層構造の固体撮像装置１の構成について説明する。

図１１５A乃至図１１５Cに示される固体撮像装置１は、いずれも、ロジック基板１１と画素センサ基板１２がフェイストゥフェイス構造で積層されている。また、ロジック基板１１と画素センサ基板１２の間に挿入されているメモリ基板８０１は、画素センサ基板１２とフェイストゥフェイス構造で積層されている。

図１１５Aに示される固体撮像装置１は以下の手順で製造される。

まず、別々に製造された半製品状態の画素センサ基板１２とメモリ基板８０１が、配線層どうしが向き合うようにして貼り合わされる。次に、メモリ基板８０１のシリコン基板８１２が薄肉化された後、メモリ基板８０１のシリコン基板８１２と多層配線層８１１とを貫通するチップ貫通電極８１３、シリコン基板８１２を貫通するシリコン貫通電極８１４、及び、チップ貫通電極８１３とシリコン貫通電極８１４を接続する再配線８２１が形成される。これにより、画素センサ基板１２の多層配線層１０２と、メモリ基板８０１の多層配線層８１１が、チップ貫通電極８１３、シリコン貫通電極８１４、及び再配線８２１を用いて接続される。

次に、メモリ基板８０１と、半製品状態のロジック基板１１とが貼り合わされ、ロジック基板１１のシリコン基板８１と多層配線層８２とを貫通するチップ貫通電極８１５と、シリコン基板８１を貫通するシリコン貫通電極８１６、及び接続用配線１５３が形成される。これにより、ロジック基板１１の多層配線層８２と、メモリ基板８０１の多層配線層８１１が、チップ貫通電極８１５、シリコン貫通電極８１６、及び接続用配線１５３を用いて接続される。

さらに、ロジック基板１１の接続用配線１５３の上側に、再配線１５４と絶縁膜８６が形成された後、ロジック基板１１と仮接合基板（不図示）とが貼り合わされる。

不図示の仮接合基板を支持基板として、画素センサ基板１２のシリコン基板１０１が薄肉化され、薄肉化されたシリコン基板１０１の上面に、カラーフィルタ１５及びオンチップレンズ１６が形成される。そして、カラーフィルタ１５及びオンチップレンズ１６が形成された後、ガラスシール樹脂１７でガラス保護基板１８が貼り合わされる。

最後に、ロジック基板１１に接合した仮接合基板がデボンドされ、ソルダマスク９１とはんだボール１４が形成されて、図１１５Aの固体撮像装置１が完成する。

次に、図１１５Bに示される固体撮像装置１は以下の手順で製造される。

まず、別々に製造された半製品状態の画素センサ基板１２とメモリ基板８０１が、配線層どうしが向き合うようにして貼り合わされる。次に、メモリ基板８０１のシリコン基板８１２が薄肉化された後、メモリ基板８０１のシリコン基板８１２と多層配線層８１１とを貫通するチップ貫通電極８１３と、シリコン基板８１２を貫通するシリコン貫通電極８１４、及び、チップ貫通電極８１３とシリコン貫通電極８１４を接続する再配線８２１が形成される。これにより、画素センサ基板１２の多層配線層１０２と、メモリ基板８０１の多層配線層８１１が、チップ貫通電極８１３、シリコン貫通電極８１４、及び再配線８２１を用いて接続される。

次に、メモリ基板８０１と半製品状態のロジック基板１１とが、メモリ基板８０１の再配線８２１と、ロジック基板１１の多層配線層８２の配線層８３との金属結合（Cu-Cu）により貼り合わされる。

そして、ロジック基板１１のシリコン基板８１が薄肉化された後、シリコン基板８１を貫通するシリコン貫通電極８１６、接続用配線１５３、再配線１５４、及び絶縁膜８６が形成される。その後、ロジック基板１１の絶縁膜８６側に仮接合基板（不図示）が貼り合わされる。

不図示の仮接合基板を支持基板として、画素センサ基板１２のシリコン基板１０１が薄肉化され、薄肉化されたシリコン基板１０１の上面に、カラーフィルタ１５及びオンチップレンズ１６が形成される。そして、カラーフィルタ１５及びオンチップレンズ１６が形成された後、ガラスシール樹脂１７でガラス保護基板１８が貼り合わされる。

最後に、ロジック基板１１に接合した仮接合基板がデボンドされ、ソルダマスク９１とはんだボール１４が形成されて、図１１５Bの固体撮像装置１が完成する。

次に、図１１５Cに示される固体撮像装置１は以下の手順で製造される。

まず、別々に製造された半製品状態の画素センサ基板１２とメモリ基板８０１が、配線層どうしが向き合うようにして貼り合わされる。画素センサ基板１２とメモリ基板８０１は、画素センサ基板１２の多層配線層１０２と、メモリ基板８０１の多層配線層８１１の金属結合（Cu-Cu）により貼り合わされる。

次に、メモリ基板８０１のシリコン基板８１２が薄肉化された後、メモリ基板８０１のシリコン基板８１２を貫通するシリコン貫通電極８１４、及び、それと接続される再配線８２１が形成される。

次に、半製品状態のロジック基板１１が、メモリ基板８０１と、メモリ基板８０１の再配線８２１と、ロジック基板１１の多層配線層８２の配線層８３との金属結合（Cu-Cu）により貼り合わされる。

そして、ロジック基板１１のシリコン基板８１が薄肉化された後、シリコン基板８１を貫通するシリコン貫通電極８１６、接続用配線１５３、再配線１５４、及び絶縁膜８６が形成される。その後、ロジック基板１１の絶縁膜８６側に仮接合基板（不図示）が貼り合わされる。

次に、不図示の仮接合基板を支持基板として、画素センサ基板１２のシリコン基板１０１が薄肉化され、薄肉化されたシリコン基板１０１の上面に、カラーフィルタ１５及びオンチップレンズ１６が形成される。そして、カラーフィルタ１５及びオンチップレンズ１６が形成された後、ガラスシール樹脂１７でガラス保護基板１８が貼り合わされる。

最後に、ロジック基板１１に接合した仮接合基板がデボンドされ、ソルダマスク９１とはんだボール１４が形成されて、図１１５Cの固体撮像装置１が完成する。

次に、図１１６A乃至図１１６Cに示される３層構造の固体撮像装置１の構成について説明する。

図１１６A乃至図１１６Cに示される固体撮像装置１は、いずれも、メモリ基板８０１とロジック基板１１がフェイストゥフェイス構造で積層されている。また、画素センサ基板１２も、ロジック基板１１に対してフェイストゥフェイス構造で積層されている。

図１１６Aに示される固体撮像装置１は以下の手順で製造される。

まず、別々に製造された半製品状態のロジック基板１１とメモリ基板８０１が、配線層どうしが向き合うようにして貼り合わされる。

次に、ロジック基板１１のシリコン基板８１が薄肉化された後、シリコン貫通電極８１６、接続用配線１５３、再配線１５４、及び絶縁膜８６が形成され、ロジック基板１１と仮接合基板（不図示）とが貼り合わされる。

次に、不図示の仮接合基板を支持基板として、メモリ基板８０１のシリコン基板８１２が薄肉化された後、チップ貫通電極８１３、シリコン貫通電極８１４、及び再配線８２１が形成される。

次に、メモリ基板８０１の上側に、画素センサ基板１２が接合され、画素センサ基板１２のシリコン基板１０１が薄肉化された後、画素センサ基板１２のシリコン基板１０１と多層配線層１０２を貫通するチップ貫通電極８４２、シリコン基板１０１を貫通するシリコン貫通電極８４３、及びチップ貫通電極８４２とシリコン貫通電極８４３を接続する再配線８４４が形成される。これにより、画素センサ基板１２の多層配線層１０２と、メモリ基板８０１の多層配線層８１１が、チップ貫通電極８４２、シリコン貫通電極８４３、及び再配線８４４を用いて接続される。その後、カラーフィルタ１５及びオンチップレンズ１６が形成され、ガラスシール樹脂１７でガラス保護基板１８が貼り合わされる。

最後に、ロジック基板１１に接合した仮接合基板がデボンドされ、ソルダマスク９１とはんだボール１４が形成されて、図１１６Aの固体撮像装置１が完成する。

次に、図１１６Bに示される固体撮像装置１は以下の手順で製造される。

まず、別々に製造された半製品状態のロジック基板１１とメモリ基板８０１が、配線層どうしが向き合うようにして貼り合わされる。

次に、半製品状態まで製造されたロジック基板１１のシリコン基板８１が薄肉化された後、チップ貫通電極８１５、シリコン貫通電極８１６、接続用配線１５３、再配線１５４、及び絶縁膜８６が形成される。これにより、ロジック基板１１の多層配線層８２と、メモリ基板８０１の多層配線層８１１が、チップ貫通電極８１５、シリコン貫通電極８１６、及び接続用配線１５３で接続される。その後、ロジック基板１１が仮接合基板（不図示）と貼り合わされる。

次に、メモリ基板８０１のシリコン基板８１２が薄肉化された後、薄肉化されたシリコン基板８１２の上側に、画素センサ基板１２が接合される。

次に、画素センサ基板１２全体とメモリ基板８０１のシリコン基板８１２を貫通するチップ貫通電極８５２、画素センサ基板１２のシリコン基板１０１を貫通するシリコン貫通電極８４３、及び、チップ貫通電極８４２とシリコン貫通電極８４３を接続する再配線８４４が形成される。これにより、画素センサ基板１２の多層配線層１０２と、メモリ基板８０１の多層配線層８１１が、チップ貫通電極８５２、シリコン貫通電極８４３、及び再配線８４４を用いて接続される。その後、カラーフィルタ１５及びオンチップレンズ１６が形成された後、ガラスシール樹脂１７でガラス保護基板１８が貼り合わされる。

最後に、ロジック基板１１に接合した仮接合基板がデボンドされ、ソルダマスク９１とはんだボール１４が形成されて、図１１６Bの固体撮像装置１が完成する。

次に、図１１６Cに示される固体撮像装置１は以下の手順で製造される。

まず、半製品状態のメモリ基板８０１の多層配線層８１１側に第１仮接合基板（不図示）が貼り合わされ、第１仮接合基板を支持基板として、メモリ基板８０１のシリコン基板８１２が薄肉化される。

次に、半製品状態まで製造された画素センサ基板１２が、メモリ基板８０１と貼り合わされ、メモリ基板８０１の他方に貼り合わされていた第１仮接合基板がデボンドされて、チップ貫通電極８１３、シリコン貫通電極８１４、及び再配線８２１が形成される。これにより、画素センサ基板１２の多層配線層１０２と、メモリ基板８０１の多層配線層８１１が、チップ貫通電極８１３、シリコン貫通電極８１４、及び、再配線８２１で接続される。

次に、メモリ基板８０１の再配線８２１側に、半製品状態まで製造されたロジック基板１１が貼り合わされ、チップ貫通電極８１５、シリコン貫通電極８１６、接続用配線１５３、再配線１５４、及び絶縁膜８６が形成される。これにより、ロジック基板１１の多層配線層８２と、メモリ基板８０１の多層配線層８１１が、チップ貫通電極８１５、シリコン貫通電極８１６、及び接続用配線１５３で接続される。その後、ロジック基板１１が第２仮接合基板（不図示）と貼り合わされる。

そして、画素センサ基板１２のシリコン基板１０１が薄肉化された後、カラーフィルタ１５及びオンチップレンズ１６が形成され、ガラスシール樹脂１７でガラス保護基板１８が貼り合わされる。

最後に、ロジック基板１１に接合した第２仮接合基板がデボンドされ、ソルダマスク９１とはんだボール１４が形成されて、図１１６Cの固体撮像装置１が完成する。

次に、図１１７A乃至図１１７Cに示される３層構造の固体撮像装置１の構成について説明する。

図１１７A乃至図１１７Cに示される固体撮像装置１も、メモリ基板８０１とロジック基板１１がフェイストゥフェイス構造で積層され、画素センサ基板１２も、ロジック基板１１に対してフェイストゥフェイス構造で積層されている構造である。

図１１７Aに示される固体撮像装置１は以下の手順で製造される。

まず、別々に製造された半製品状態のロジック基板１１とメモリ基板８０１が、配線層どうしが向き合うようにして、ロジック基板１１の多層配線層８２と、メモリ基板８０１の多層配線層８１１の金属結合（Cu-Cu）により貼り合わされる。

次に、ロジック基板１１のシリコン基板８１が薄肉化された後、シリコン貫通電極８１６、接続用配線１５３、再配線１５４、及び絶縁膜８６が形成される。その後、ロジック基板１１が仮接合基板（不図示）と貼り合わされる。

次に、不図示の仮接合基板を支持基板として、メモリ基板８０１のシリコン基板８１２が薄肉化された後、シリコン貫通電極８１４と再配線８２１が形成される。

次に、メモリ基板８０１の上側に、画素センサ基板１２が接合され、画素センサ基板１２のシリコン基板１０１が薄肉化された後、画素センサ基板１２のシリコン基板１０１と多層配線層１０２を貫通するチップ貫通電極８４２、シリコン基板１０１を貫通するシリコン貫通電極８４３、及び、チップ貫通電極８４２とシリコン貫通電極８４３を接続する再配線８４４が形成される。これにより、画素センサ基板１２の多層配線層１０２と、メモリ基板８０１の多層配線層８１１が、チップ貫通電極８４２、シリコン貫通電極８４３、及び再配線８４４を用いて接続される。その後、カラーフィルタ１５及びオンチップレンズ１６が形成され、ガラスシール樹脂１７でガラス保護基板１８が貼り合わされる。

最後に、ロジック基板１１に接合した仮接合基板がデボンドされ、ソルダマスク９１とはんだボール１４が形成されて、図１１７Aの固体撮像装置１が完成する。

次に、図１１７Bに示される固体撮像装置１は以下の手順で製造される。

まず、半製品状態のメモリ基板８０１の多層配線層８１１側に第１仮接合基板（不図示）が貼り合わされ、第１仮接合基板を支持基板として、メモリ基板８０１のシリコン基板８１２が薄肉化される。

次に、半製品状態まで製造された画素センサ基板１２が、メモリ基板８０１と貼り合わされ、メモリ基板８０１の他方に貼り合わされていた第１仮接合基板がデボンドされて、チップ貫通電極８１３、シリコン貫通電極８１４、及び再配線８２１が形成される。これにより、画素センサ基板１２の多層配線層１０２と、メモリ基板８０１の多層配線層８１１が、チップ貫通電極８１３、シリコン貫通電極８１４、及び再配線８２１で接続される。

次に、半製品状態のロジック基板１１が、メモリ基板８０１と、配線層どうしが向き合うようにして、ロジック基板１１の多層配線層８２と、メモリ基板８０１の多層配線層８１１の金属結合（Cu-Cu）により貼り合わされる。

次に、ロジック基板１１のシリコン基板８１が薄肉化された後、シリコン貫通電極８１６、接続用配線１５３、再配線１５４、及び絶縁膜８６が形成される。その後、ロジック基板１１が第２仮接合基板（不図示）と貼り合わされる。

そして、第２仮接合基板を支持基板として、画素センサ基板１２のシリコン基板１０１が薄肉化される。その後、カラーフィルタ１５及びオンチップレンズ１６が形成され、ガラスシール樹脂１７でガラス保護基板１８が貼り合わされる。

最後に、ロジック基板１１に接合した第２仮接合基板がデボンドされ、ソルダマスク９１とはんだボール１４が形成されて、図１１７Bの固体撮像装置１が完成する。

次に、図１１７Cに示される固体撮像装置１は以下の手順で製造される。

まず、別々に製造された半製品状態のロジック基板１１とメモリ基板８０１が、配線層どうしが向き合うようにして、ロジック基板１１の多層配線層８２と、メモリ基板８０１の多層配線層８１１の金属結合（Cu-Cu）により貼り合わされる。

次に、ロジック基板１１のシリコン基板８１が薄肉化された後、シリコン貫通電極８１６、接続用配線１５３、再配線１５４、及び絶縁膜８６が形成される。その後、ロジック基板１１が仮接合基板（不図示）と貼り合わされる。

次に、メモリ基板８０１のシリコン基板８１２が薄肉化された後、シリコン貫通電極８１４と再配線８２１が形成される。

次に、メモリ基板８０１の上側に、画素センサ基板１２が貼り合わされる。すなわち、メモリ基板８０１の再配線８２１と、画素センサ基板１２の多層配線層１０２との金属結合（Cu-Cu）により、メモリ基板８０１と画素センサ基板１２が接合される。

その後、画素センサ基板１２のシリコン基板１０１上面に、カラーフィルタ１５及びオンチップレンズ１６が形成され、ガラスシール樹脂１７でガラス保護基板１８が貼り合わされる。

最後に、ロジック基板１１に接合した仮接合基板がデボンドされ、ソルダマスク９１とはんだボール１４が形成されて、図１１７Cの固体撮像装置１が完成する。

以上、図１１５乃至図１１７を参照して説明したように、フェイストゥフェイス構造の配置関係にあるロジック基板１１と画素センサ基板１２の間に、メモリ基板８０１を挿入することで、３層構造の固体撮像装置１を構成することができる。この場合のメモリ基板８０１の向きは、上述したように、ロジック基板１１に対して、フェイストゥフェイス構造、及び、フェイストゥバック構造のどちらでも可能である。

なお、図１１５乃至図１１７に示した各構造は、はんだボール１４から一番離れた画素センサ基板１２の信号については、メモリ基板８０１を介してロジック基板１１へ転送する構造とされていた。

しかしながら、例えば、図１１８に示されるように、ロジック基板１１、メモリ基板８０１、及び、画素センサ基板１２の３つの半導体基板を貫通するチップ貫通電極８６１を設け、画素センサ基板１２の信号は、チップ貫通電極８６１を介して、ロジック基板１１側へ転送する構造とすることも可能である。同様に、メモリ基板８０１の信号も、チップ貫通電極８６１を介してロジック基板１１側へ転送することができる。

さらに、固体撮像装置１を構成する半導体基板の積層の数は、上述した２層や３層に限定されず、４層や５層、それ以上の積層であってもよい。

＜１０．電子機器への適用例＞
本開示の技術は、固体撮像装置への適用に限られるものではない。即ち、本開示の技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。

図１１９は、本開示に係る電子機器としての、撮像装置の構成例を示すブロック図である。

図１１９の撮像装置３００は、図１の固体撮像装置１の構成が採用される固体撮像装置３０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、および電源部３０８も備える。DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７および電源部３０８は、バスライン３０９を介して相互に接続されている。

固体撮像装置３０２は、被写体からの入射光（像光）を取り込んで撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置３０２として、図１の固体撮像装置１、即ち、画素領域２１を含む画素センサ基板１２と、少なくともロジック回路２３を含むロジック基板１１を積層することにより小型化された半導体パッケージを用いることができる。

表示部３０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像装置３０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。

操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、DSP回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６および操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、固体撮像装置３０２として、上述した各構造のいずれかを有する固体撮像装置１を用いることで、フォトダイオードPDの面積を拡大して高感度を実現しつつ、小型化を実現することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、半導体パッケージの小型化と、撮像画像の高画質化の両立を図ることができる。

上述した例では、下側基板１１と上側基板１２とが積層されて構成される積層基板１３がパッケージ化された半導体装置の例として、CMOS固体撮像装置の構成について説明したが、本開示の技術は、固体撮像装置に限らず、その他の用途のパッケージ化された半導体装置に適用することができる。

例えば、本開示の技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。

本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。

なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。

なお、本開示は以下のような構成も取ることができる。
（１）
光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、
前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されている
半導体装置。
（２）
前記第１の半導体基板と前記第２の半導体基板は、それぞれに配線層が形成された後で、貼り合わされることで、前記第１の半導体基板と前記第２の半導体基板の積層構造が構成されている
前記（１）に記載の半導体装置。
（３）
前記第１の半導体基板を貫通し、前記第１の半導体基板の配線層と電気的に接続する第１貫通電極と、
前記第１の半導体基板とその配線層を貫通し、前記第２の半導体基板の配線層と電気的に接続する第２貫通電極と、
前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、
前記第２の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と、前記第２の半導体基板の配線層とを電気的に接続する第３貫通電極と
をさらに備える
前記（２）に記載の半導体装置。
（４）
前記第２の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、ソルダマスクが形成されている
前記（３）に記載の半導体装置。
（５）
前記第２の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、絶縁膜が形成されている
前記（３）に記載の半導体装置。
（６）
前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極と、
前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極と、
前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、
前記画素信号を前記半導体装置の外部へ出力する電極部と、前記接続用配線とを電気的に接続する再配線と
をさらに備える
前記（２）に記載の半導体装置。
（７）
前記第２の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と、前記第２の半導体基板の配線層とを電気的に接続する貫通電極と、
前記貫通電極と前記電極部とを電気的に接続する再配線と
をさらに備え、
前記第１の半導体基板の配線層と、前記第２の半導体基板の配線層は、配線層どうしの金属結合により接続されている
前記（２）に記載の半導体装置。
（８）
前記再配線と同一層に、いずれの配線層とも電気的に接続されていないダミー配線をさらに備える
前記（７）に記載の半導体装置。
（９）
前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極と、
前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極と、
前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、
前記画素信号を前記半導体装置の外部へ出力する電極部と電気的に接続する再配線と、
前記再配線と前記接続用配線とを接続する接続用導体と
をさらに備える
前記（２）に記載の半導体装置。
（１０）
前記第１の半導体基板を貫通し、前記第１の半導体基板の配線層と電気的に接続する第１貫通電極と、
前記第１の半導体基板とその配線層を貫通し、前記第２の半導体基板の配線層と電気的に接続する第２貫通電極と、
前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、
前記第１及び第２の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と電気的に接続する第３貫通電極と
をさらに備える
前記（２）に記載の半導体装置。
（１１）
前記第２の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、ソルダマスクが形成されている
前記（１０）に記載の半導体装置。
（１２）
前記第２の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、絶縁膜が形成されている
前記（１０）に記載の半導体装置。
（１３）
前記第１の半導体基板を貫通し、前記第１及び第２の半導体基板それぞれの配線層と電気的に接続する第１貫通電極と、
前記第１及び第２の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と電気的に接続する第２貫通電極と
をさらに備える
前記（２）に記載の半導体装置。
（１４）
前記第１及び第２の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と電気的に接続する貫通電極をさらに備え、
前記第１の半導体基板の配線層と、前記第２の半導体基板の配線層は、配線層どうしの金属結合により接続されている
前記（２）に記載の半導体装置。
（１５）
前記第１の半導体基板と前記第２の半導体基板は、配線層どうしが向き合うようにして貼り合わされている
前記（１）に記載の半導体装置。
（１６）
前記第１の半導体基板と前記第２の半導体基板は、前記第１の半導体基板の配線層側と、前記第２の半導体基板の配線層側と反対の面が向き合うようにして貼り合わされている
前記（１）に記載の半導体装置。
（１７）
前記画素信号を前記半導体装置の外部へ出力する電極部と、前記第２の半導体基板から前記電極部へ前記画素信号を伝達する再配線とを備える
前記（１）に記載の半導体装置。
（１８）
前記電極部は、前記再配線の上に形成されたランド部上に搭載されている
前記（１７）に記載の半導体装置。
（１９）
前記再配線の外側に、前記電極部の材料との反応を抑制するバリアメタル膜が形成されている
前記（１７）または（１８）に記載の半導体装置。
（２０）
前記再配線の少なくとも一部は、前記第２の半導体基板に掘り込まれて形成されている
前記（１７）乃至（１９）のいずれかに記載の半導体装置。
（２１）
前記第１の半導体基板と前記第２の半導体基板の間に、配線層が形成された第３の半導体基板が挿入され、３層の半導体基板で構成されている
前記（１）に記載の半導体装置。
（２２）
前記第３の半導体基板に形成されている配線層が、前記第１の半導体基板の配線層と向き合うように、前記第３の半導体基板が前記第１の半導体基板と前記第２の半導体基板の間に挿入されている
前記（２１）に記載の半導体装置。
（２３）
前記第３の半導体基板に形成されている配線層が、前記第２の半導体基板の配線層と向き合うように、前記第３の半導体基板が前記第１の半導体基板と前記第２の半導体基板の間に挿入されている
前記（２１）に記載の半導体装置。
（２４）
第１配線層が形成された第１の半導体基板と、第２配線層が形成された第２の半導体基板を、配線層どうしが向き合うようにして貼り合わせ、
前記第１配線層及び前記第２配線層と電気的に接続されている貫通電極を形成した後に、カラーフィルタ及びオンチップレンズを形成し、
前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続する
半導体装置の製造方法。
（２５）
第１配線層が形成された第１の半導体基板に対して、前記第１の半導体基板の前記第１配線層が形成された側と反対の面にカラーフィルタ及びオンチップレンズを形成し、
第２配線層が形成された第２の半導体基板に対して、前記第２の半導体基板を貫通する貫通電極を形成し、
前記カラーフィルタ及びオンチップレンズが形成された前記第１の半導体基板と、前記貫通電極が形成された前記第２の半導体基板とを、配線層どうしが向き合うようにして貼り合わせる
半導体装置の製造方法。
（２６）
光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、
前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されている半導体装置 を備える電子機器。

（A1）
第１配線層が形成された第１の半導体基板と、第２配線層が形成された第２の半導体基板を、配線層どうしが向き合うようにして貼り合わせ、
前記第１配線層及び前記第２配線層と電気的に接続されている貫通電極を形成した後に、カラーフィルタ及びオンチップレンズを形成し、
前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続する
半導体装置の製造方法。
（A2）
前記第１の半導体基板と前記第２の半導体基板を貼り合わせた後に、前記貫通電極としての第１貫通電極と第２貫通電極を形成し、
前記第１貫通電極は、前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続され、
前記第２貫通電極は、前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続される
前記（A1）に記載の半導体装置の製造方法。
（A3）
前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、
信号を前記半導体装置の外部へ出力する電極部と、前記接続用配線とを電気的に接続する再配線とをさらに形成する
前記（A2）に記載の半導体装置の製造方法。
（A4）
前記接続用配線と前記再配線を形成後、その上に仮接合基板を貼り合わせ、前記仮接合基板を剥離後、前記電極部を形成する
前記（A3）に記載の半導体装置の製造方法。
（A5）
前記接続用配線と前記再配線を形成後、前記第１の半導体基板を薄肉化する
前記（A4）に記載の半導体装置の製造方法。
（A6）
前記仮接合基板は剥離層を有し、前記仮接合基板の前記剥離層の面を貼り合わせ、前記仮接合基板を剥離する際は、前記剥離層を残して剥離する
前記（A4）または（A5）に記載の半導体装置の製造方法。
（A7）
前記仮接合基板は剥離層と絶縁膜を有し、前記仮接合基板の前記絶縁膜の面を貼り合わせ、前記仮接合基板を剥離する際は、前記剥離層と絶縁膜を残して剥離する
前記（A4）または（A5）に記載の半導体装置の製造方法。
（A8）
前記接続用配線と前記再配線を形成する前に、前記第１の半導体基板を薄肉化する
前記（A4）乃至（A7）のいずれかに記載の半導体装置の製造方法。
（A9）
前記接続用配線または前記再配線の少なくとも一部は、前記第１の半導体基板を掘り込んだ部分に形成される
前記（A4）に記載の半導体装置の製造方法。
（A10）
前記接続用配線と前記再配線を形成後、その上に前記電極部を形成し、前記電極部の上に仮接合基板を貼り合わせる
前記（A3）に記載の半導体装置の製造方法。
（A11）
前記接続用配線と前記再配線を形成後、前記第１の半導体基板を薄肉化する
前記（A10）に記載の半導体装置の製造方法。
（A12）
前記接続用配線と前記再配線を形成する前に、前記第１の半導体基板を薄肉化する
前記（A10）に記載の半導体装置の製造方法。
（A13）
前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線を、前記第１貫通電極及び前記第２貫通電極と同時に形成した後、その上に仮接合基板を接合し、前記仮接合基板を剥離後、信号を前記半導体装置の外部へ出力する電極部と、前記接続用配線とを電気的に接続する再配線とを形成する
前記（A2）に記載の半導体装置の製造方法。
（A14）
前記仮接合基板を剥離後、前記接続用配線と前記再配線とを接続する接続用導体も形成する
前記（A13）に記載の半導体装置の製造方法。
（A15）
前記第１貫通電極及び第２貫通電極とともに、信号を前記半導体装置の外部へ出力する電極部と接続する再配線とを形成する
前記（A2）に記載の半導体装置の製造方法。
（A16）
前記再配線を形成後、その上に、絶縁膜を形成する
前記（A15）に記載の半導体装置の製造方法。
（A17）
前記再配線上の前記電極部が形成される領域の前記絶縁膜の一部が除去される
前記（A16）に記載の半導体装置の製造方法。
（A18）
前記再配線上の前記電極部が形成される領域の前記絶縁膜が、前記再配線が露出されるまで除去される
前記（A16）に記載の半導体装置の製造方法。
（A19）
前記第１の半導体基板と前記第２の半導体基板を、配線層どうしの金属結合により貼り合わせ、
前記第２の半導体基板を貫通する前記貫通電極を形成する
前記（A1）に記載の半導体装置の製造方法。
（A20）
信号を前記半導体装置の外部へ出力する電極部と接続される再配線を前記貫通電極とともに形成し、その後、前記前記第１の半導体基板を薄肉化する
前記（A19）に記載の半導体装置の製造方法。
（A21）
信号を前記半導体装置の外部へ出力する電極部と接続される再配線を前記貫通電極とともに形成する前に、前記前記第１の半導体基板を薄肉化する
前記（A19）に記載の半導体装置の製造方法。
（A22）
前記第１の半導体基板と前記第２の半導体基板を貼り合わせた後に、前記貫通電極としての第１貫通電極と第２貫通電極を形成し、
前記第１貫通電極は、前記第１の半導体基板を貫通し、前記第１の半導体基板の配線層と電気的に接続され、
前記第２貫通電極は、前記第１の半導体基板とその配線層を貫通し、前記第２の半導体基板の配線層と電気的に接続される
前記（A1）に記載の半導体装置の製造方法。
（A23）
前記第１及び第２の半導体基板を貫通し、信号を前記半導体装置の外部へ出力する電極部と電気的に接続する第３貫通電極を、前記第１貫通電極及び第２貫通電極と同時に形成する
前記（A22）に記載の半導体装置の製造方法。
（A24）
前記オンチップレンズを形成後、その上に、仮接合基板を貼り合わせ、前記仮接合基板を剥離後、前記保護基板を前記シール樹脂により接続する
前記（A22）または（A23）に記載の半導体装置の製造方法。
（A25）
前記第１の半導体基板と前記第２の半導体基板を貼り合わせた後、前記貫通電極としての第１貫通電極と第２貫通電極を形成する前に、第３貫通電極を形成し、
前記第１貫通電極は、前記第１の半導体基板を貫通し、前記第１の半導体基板の配線層と電気的に接続され、
前記第２貫通電極は、前記第１の半導体基板とその配線層を貫通し、前記第２の半導体基板の配線層と電気的に接続され、
前記第３貫通電極は、前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続される
前記（A2）に記載の半導体装置の製造方法。
（A26）
前記第１の半導体基板と前記第２の半導体基板を貼り合わせた後に、前記貫通電極としての第１貫通電極と第２貫通電極を形成し、
前記第１貫通電極は、前記第１の半導体基板を貫通し、前記第１及び第２の半導体基板それぞれの配線層と電気的に接続され、
前記第２貫通電極は、前記第１及び第２の半導体基板を貫通し、信号を前記半導体装置の外部へ出力する電極部と電気的に接続される
前記（A1）に記載の半導体装置の製造方法。
（A27）
前記第１の半導体基板と前記第２の半導体基板を、配線層どうしの金属結合により貼り合わせ、
前記第１及び第２の半導体基板を貫通し、信号を前記半導体装置の外部へ出力する電極部と電気的に接続する前記貫通電極を形成する
前記（A1）に記載の半導体装置の製造方法。
（A28）
信号を前記半導体装置の外部へ出力する電極部と接続される再配線をダマシン法により形成する
前記（A1）に記載の半導体装置の製造方法。
（A29）
信号を前記半導体装置の外部へ出力する電極部と接続される再配線をセミアディティブ法により形成する
前記（A1）に記載の半導体装置の製造方法。

（B1）
第１配線層が形成された第１の半導体基板と、第２配線層が形成された第２の半導体基板を、前記第１の半導体基板の前記第１配線層と、前記第２の半導体基板の前記第２配線層側と反対の面が向き合うようにして貼り合わせ、
前記第１配線層及び前記第２配線層と電気的に接続されている貫通電極を形成した後に、カラーフィルタ及びオンチップレンズを形成し、
前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続する
半導体装置の製造方法。
（B2）
前記第１の半導体基板と前記第２の半導体基板を貼り合わせた後に、前記貫通電極としての第１貫通電極と第２貫通電極を形成し、
前記第１貫通電極は、前記第１の半導体基板を貫通し、前記第１の半導体基板の配線層と電気的に接続され、
前記第２貫通電極は、前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続される
前記（B1）に記載の半導体装置の製造方法。
（B3）
前記保護基板を前記シール樹脂により接続後、信号を前記半導体装置の外部へ出力する電極部と接続される再配線をさらに形成する
前記（B1）または（B2）に記載の半導体装置の製造方法。
（B4）
前記第２の半導体基板を薄肉化した後、前記第１の半導体基板との接合面に、遮光膜を形成する
前記（B3）に記載の半導体装置の製造方法。
（B5）
前記第１の半導体基板と前記第２の半導体基板を貼り合わせる前に、信号を前記半導体装置の外部へ出力する電極部と接続される再配線をさらに形成する
前記（B2）に記載の半導体装置の製造方法。
（B6）
信号を前記半導体装置の外部へ出力する電極部と接続される、所定の接続導体で形成されたランド部を、前記再配線の上に形成する
前記（B5）に記載の半導体装置の製造方法。
（B7）
前記ランド部と前記再配線がビアを介して接続されている
前記（B6）に記載の半導体装置の製造方法。
（B8）
前記第１の半導体基板と前記第２の半導体基板を貼り合わせる前に、信号を前記半導体装置の外部へ出力する電極部と、前記電極部と接続される再配線をさらに形成する
前記（B1）に記載の半導体装置の製造方法。
（B9）
信号を前記半導体装置の外部へ出力する電極部と接続される再配線をダマシン法により形成する
前記（B1）に記載の半導体装置の製造方法。
（B10）
信号を前記半導体装置の外部へ出力する電極部と接続される再配線をセミアディティブ法により形成する
前記（B1）に記載の半導体装置の製造方法。

（C1）
第１配線層が形成された第１の半導体基板に対して、前記第１の半導体基板の前記第１配線層が形成された側と反対の面にカラーフィルタ及びオンチップレンズを形成し、
第２配線層が形成された第２の半導体基板に対して、前記第２の半導体基板を貫通する貫通電極を形成し、
前記カラーフィルタ及びオンチップレンズが形成された前記第１の半導体基板と、前記貫通電極が形成された前記第２の半導体基板とを、配線層どうしが向き合うようにして貼り合わせる
半導体装置の製造方法。
（C2）
前記第１の半導体基板と前記第２の半導体基板とは、前記第１配線層と前記第２配線層の金属結合により貼り合わされる
前記（C1）に記載の半導体装置の製造方法。
（C3）
前記第１の半導体基板の前記第１配線層が形成された側と反対の面にカラーフィルタ及びオンチップレンズを形成した後、前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続する
前記（C2）に記載の半導体装置の製造方法。
（C4）
前記保護基板の表面に、保護膜をさらに形成する
前記（C3）に記載の半導体装置の製造方法。
（C5）
前記第２の半導体基板に対して、前記第２の半導体基板を貫通する貫通電極を形成する際、信号を前記半導体装置の外部へ出力する電極部と電気的に接続する再配線も形成する
前記（C1）に記載の半導体装置の製造方法。
（C6）
前記再配線と同一層に、いずれの配線層とも電気的に接続されていないダミー配線も形成する
前記（C5）に記載の半導体装置の製造方法。

１ 固体撮像装置， １１ 下側基板（ロジック基板）， １２ 上側基板（画素センサ基板）， １３ 積層基板， １５ カラーフィルタ， １６ オンチップレンズ， １７ ガラスシール樹脂， １８ ガラス保護基板， ２１ 画素領域， ２２ 制御回路， ２３ ロジック回路， ３２ 画素， ５１ フォトダイオード， ８１ シリコン基板， ８３ 配線層， ８６ 絶縁膜， ８８ シリコン貫通電極， ９１ ソルダマスク， １０１ シリコン基板， １０３ 配線層， １０５ チップ貫通電極， １０６ 接続用配線， １０９ シリコン貫通電極， １５１ シリコン貫通電極， １５２ チップ貫通電極， １５３ 接続用配線， １５４ 再配線， １７１ 接続用導体， １８１ チップ貫通電極， １９１ チップ貫通電極， ２１１ ダミー配線， ３００ 撮像装置， ３０２ 固体撮像装置， ４２１ キャップ膜， ４３１ はんだランド， ４４１ 絶縁膜， ４４３ ビア， ８０１ メモリ基板

Claims (22)

1. 光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、
   前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されており、
   前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極と、
   前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極と、
   前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、
   前記画素信号を装置外部へ出力する電極部と、前記接続用配線とを電気的に接続する再配線と
   を備える
   半導体装置。
2. 前記再配線の少なくとも一部は、前記第２の半導体基板に掘り込まれて形成されている
   請求項１に記載の半導体装置。
3. 光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、
   前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されており、
   前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極と、
   前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極と、
   前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、
   前記画素信号を装置外部へ出力する電極部と電気的に接続する再配線と、
   前記再配線と前記接続用配線とを接続する接続用導体と
   を備える
   半導体装置。
4. 光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、
   前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されており、
   前記第１の半導体基板を貫通し、前記第１の半導体基板の配線層と電気的に接続する第１貫通電極と、
   前記第１の半導体基板とその配線層を貫通し、前記第２の半導体基板の配線層と電気的に接続する第２貫通電極と、
   前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線と、
   前記第１及び第２の半導体基板を貫通し、前記画素信号を装置外部へ出力する電極部と電気的に接続する第３貫通電極と
   を備える
   半導体装置。
5. 前記第２の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、ソルダマスクが形成されている
   請求項４に記載の半導体装置。
6. 前記第２の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、絶縁膜が形成されている
   請求項４に記載の半導体装置。
7. 光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板とが積層されて構成されており、
   前記第１の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されており、
   前記第１の半導体基板を貫通し、前記第１及び第２の半導体基板それぞれの配線層と電気的に接続する第１貫通電極と、
   前記第１及び第２の半導体基板を貫通し、前記画素信号を装置外部へ出力する電極部と電気的に接続する第２貫通電極と
   を備える
   半導体装置。
8. 前記第１の半導体基板と前記第２の半導体基板は、それぞれに配線層が形成された後で、貼り合わされることで、前記第１の半導体基板と前記第２の半導体基板の積層構造が構成されている
   請求項１乃至７のいずれかに記載の半導体装置。
9. 前記第１の半導体基板と前記第２の半導体基板は、配線層どうしが向き合うようにして貼り合わされている
   請求項１乃至８のいずれかに記載の半導体装置。
10. 前記電極部をさらに備える
    請求項１または３に記載の半導体装置。
11. 前記電極部をさらに備え、
    前記第３貫通電極は、再配線を介して前記電極部と電気的に接続する
    請求項４に記載の半導体装置。
12. 前記電極部をさらに備え、
    前記第２貫通電極は、再配線を介して前記電極部と電気的に接続する
    請求項７に記載の半導体装置。
13. 前記電極部は、前記再配線の上に形成されたランド部上に搭載されている
    請求項１０乃至１２のいずれかに記載の半導体装置。
14. 前記再配線の外側に、前記電極部の材料との反応を抑制するバリアメタル膜が形成されている
    請求項１０乃至１２のいずれかに記載の半導体装置。
15. 前記第１の半導体基板と前記第２の半導体基板の間に、配線層が形成された第３の半導体基板が挿入され、３層の半導体基板で構成されている
    請求項１乃至１４のいずれかに記載の半導体装置。
16. 前記第３の半導体基板に形成されている配線層が、前記第１の半導体基板の配線層と向き合うように、前記第３の半導体基板が前記第１の半導体基板と前記第２の半導体基板の間に挿入されている
    請求項１５に記載の半導体装置。
17. 前記第３の半導体基板に形成されている配線層が、前記第２の半導体基板の配線層と向き合うように、前記第３の半導体基板が前記第１の半導体基板と前記第２の半導体基板の間に挿入されている
    請求項１５に記載の半導体装置。
18. 光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板を、配線層どうしが向き合うようにして貼り合わせ、
    前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極、前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極、および、前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線を形成した後に、カラーフィルタ及びオンチップレンズを形成し、
    前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続する
    半導体装置の製造方法。
19. 光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板を、配線層どうしが向き合うようにして貼り合わせ、
    前記第２の半導体基板を貫通し、前記第２の半導体基板の配線層と電気的に接続する第１貫通電極、前記第２の半導体基板とその配線層を貫通し、前記第１の半導体基板の配線層と電気的に接続する第２貫通電極、および、前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線を形成した後に、カラーフィルタ及びオンチップレンズを形成し、
    前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続し、
    前記画素信号を装置外部へ出力する電極部と電気的に接続する再配線、および、前記再配線と前記接続用配線とを接続する接続用導体を形成する
    半導体装置の製造方法。
20. 光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板を、配線層どうしが向き合うようにして貼り合わせ、
    前記第１の半導体基板を貫通し、前記第１の半導体基板の配線層と電気的に接続する第１貫通電極、前記第１の半導体基板とその配線層を貫通し、前記第２の半導体基板の配線層と電気的に接続する第２貫通電極、前記第１貫通電極と前記第２貫通電極とを電気的に接続する接続用配線、および、前記第１及び第２の半導体基板を貫通し、前記画素信号を装置外部へ出力する電極部と電気的に接続する第３貫通電極を形成した後に、カラーフィルタ及びオンチップレンズを形成し、
    前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続する
    半導体装置の製造方法。
21. 光電変換を行う画素部が２次元配列された画素領域が形成された第１の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第２の半導体基板を、配線層どうしが向き合うようにして貼り合わせ、
    前記第１の半導体基板を貫通し、前記第１及び第２の半導体基板それぞれの配線層と電気的に接続する第１貫通電極、および、前記第１及び第２の半導体基板を貫通し、前記画素信号を装置外部へ出力する電極部と電気的に接続する第２貫通電極を形成した後に、カラーフィルタ及びオンチップレンズを形成し、
    前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続する
    半導体装置の製造方法。
22. 請求項１乃至１７のいずれかに記載の半導体装置
    を備える電子機器。

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