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KR20220134721A - 반도체 패키지 - Google Patents

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KR20220134721A
KR20220134721A KR1020210039589A KR20210039589A KR20220134721A KR 20220134721 A KR20220134721 A KR 20220134721A KR 1020210039589 A KR1020210039589 A KR 1020210039589A KR 20210039589 A KR20210039589 A KR 20210039589A KR 20220134721 A KR20220134721 A KR 20220134721A
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KR
South Korea
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redistribution layer
semiconductor chip
chip
redistribution
layer
Prior art date
Application number
KR1020210039589A
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English (en)
Inventor
이두환
이석현
이정호
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US17/501,108 priority patent/US20220310577A1/en
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    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 제1 재배선층; 상기 제1 재배선층의 상면 상에 배치된 수동 소자; 상기 제1 재배선층의 상기 상면 상에 배치되고, 상기 수동 소자와 옆으로 이격된 브릿지 구조체; 상기 수동 소자 및 상기 브릿지 구조체 상에 배치되고, 상기 수동 소자 및 상기 브릿지 구조체와 전기적으로 연결된 제2 재배선층; 상기 제1 재배선층의 및 상기 제2 재배선층 사이에 배치되며, 상기 수동 소자 및 상기 브릿지 구조체와 옆으로 이격된 도전 구조체들; 상기 제2 재배선층의 상면 상에 실장된 제1 반도체칩; 및 상기 제2 재배선층의 상기 상면 상에 실장된 제2 반도체칩을 포함할 수 있다. 상기 도전 구조체들은: 제1 너비를 갖는 신호 구조체; 및 제2 너비를 갖고, 상기 신호 구조체와 옆으로 이격된 접지/전원 구조체를 포함하고, 상기 제2 너비는 상기 제1 너비보다 클 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상, 고집적화, 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 일 과제는 전기적 특성 및 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 다른 과제는 소형화된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 재배선층; 상기 제1 재배선층의 상면 상에 배치된 수동 소자; 상기 제1 재배선층의 상기 상면 상에 배치되고, 상기 수동 소자와 옆으로 이격된 브릿지 구조체; 상기 수동 소자 및 상기 브릿지 구조체 상에 배치되고, 상기 수동 소자 및 상기 브릿지 구조체와 전기적으로 연결된 제2 재배선층; 상기 제1 재배선층의 및 상기 제2 재배선층 사이에 배치되며, 상기 수동 소자 및 상기 브릿지 구조체와 옆으로 이격된 도전 구조체들; 상기 제2 재배선층의 상면 상에 실장된 제1 반도체칩; 및 상기 제2 재배선층의 상기 상면 상에 실장된 제2 반도체칩을 포함할 수 있다. 상기 도전 구조체들은: 제1 너비를 갖는 신호 구조체; 및 제2 너비를 갖고, 상기 신호 구조체와 옆으로 이격된 접지/전원 구조체를 포함하고, 상기 제2 너비는 상기 제1 너비보다 클 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 재배선층; 상기 제1 재배선층의 상면 상에 배치된 제1 수동 소자들; 상기 제1 재배선층의 상기 상면 상에 배치되고, 상기 제1 수동 소자들과 옆으로 이격된 브릿지 구조체; 상기 제1 수동 소자 및 상기 브릿지 구조체 상에 배치되고, 상기 제1 수동 소자들 및 상기 브릿지 구조체와 전기적으로 연결된 제2 재배선층; 상기 제1 재배선층의 및 상기 제2 재배선층 사이에 배치되며, 상기 제1 수동 소자들 및 상기 브릿지 구조체와 옆으로 이격된 도전 구조체; 상기 제2 재배선층의 상면 상에 실장된 제1 반도체칩; 및 상기 제2 재배선층의 상면 상에 실장되고, 상기 제1 반도체칩과 옆으로 이격된 칩 스택들을 포함할 수 있다. 상기 칩 스택들 각각은 적층된 제2 반도체칩들을 포함할 수 있다. 상기 제2 반도체칩들은 상기 제1 반도체칩과 다른 종류의 반도체칩이고, 상기 브릿지 구조체는 상기 칩 스택들 중 어느 하나 및 상기 제1 반도체칩과 전기적으로 연결되고, 상기 제1 수동 소자들 각각은 평면적 관점에서 상기 제1 반도체칩과 오버랩되고, 상기 제1 수동 소자들은 상기 칩 스택과 평면적 관점에서 이격될 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 씨드 패턴 및 상기 제1 씨드 패턴 상의 제1 도전 패턴을 포함하는 제1 재배선층; 상기 제1 재배선층의 하면 상에 배치된 솔더 단자들; 상기 제1 재배선층의 상면 상에 배치된 수동 소자들; 상기 제1 재배선층 및 상기 수동 소자들 사이에 각각 개재된 접착 필름들; 상기 제1 재배선층의 상면 상에 배치되고, 상기 수동 소자들과 옆으로 이격된 브릿지 구조체; 상기 수동 구조체 및 상기 브릿지 구조체 상에 배치되고, 제2 씨드 패턴 및 상기 제2 씨드 패턴 상의 제2 도전 패턴을 포함하는 제2 재배선층; 상기 브릿지 구조체 및 상기 제2 재배선층 사이에 개재되며, 상기 브릿지 구조체 및 상기 제2 재배선층과 전기적으로 연결된 제1 필라 패턴들; 상기 수동 소자들 및 상기 제2 재배선층 사이에 개재된 제2 필라 패턴들; 상기 제1 재배선층 및 상기 제2 재배선층 사이에 배치되며, 상기 수동 소자 및 상기 브릿지 구조체와 옆으로 이격된 도전 구조체들; 상기 제1 재배선층 및 상기 제2 재배선층 사이의 갭 영역에 제공되며, 상기 수동 소자들의 측벽들, 상기 브릿지 구조체의 측벽들, 상기 도전 구조체들의 측벽들을 덮는 하부 몰딩막; 상기 제2 재배선층의 상면 상에 실장된 제1 반도체칩; 상기 제2 재배선층 및 상기 제1 반도체칩 사이의 제1 본딩 범프들; 상기 제2 재배선층의 상면 상에 실장되고, 상기 제1 반도체칩과 옆으로 이격된 칩 스택들, 상기 칩 스택들 각각은 적층된 제2 반도체칩들을 포함하고; 및 상기 제2 재배선층 및 상기 칩 스택들 사이의 제2 본딩 범프들을 포함할 수 있다. 상기 제1 반도체칩은 평면적 관점에서 상기 칩 스택들 사이에 배치되고, 상기 제2 반도체칩들은 상기 제1 반도체칩과 다른 종류의 반도체칩이고, 상기 브릿지 구조체는 상기 칩 스택들 중 어느 하나 및 상기 제1 반도체칩과 평면적 관점에서 오버랩되고, 상기 수동 소자들 각각은 평면적 관점에서 상기 제1 반도체칩과 오버랩되며, 상기 제1 반도체칩과 전기적으로 연결되며, 상기 수동 소자들은 상기 칩 스택과 평면적 관점에서 이격될 수 있다.
본 발명에 따르면, 수동 소자 및 브릿지 구조체가 제1 및 제2 재배선층들 사이에 개재되어, 반도체 패키지는 고집적화 및 소형화될 수 있다. 제1 반도체칩과 칩 스택들이 브릿지 구조체를 통해 서로 전기적으로 연결되므로, 제2 재배선층의 두께가 감소할 수 있다. 반도체 패키지가 소형화될 수 있다. 수동 소자가 제2 재배선층을 통해 제1 반도체칩과 전기적으로 연결되므로, 수동 소자 및 제1 반도체칩 사이의 전기적 통로의 길이가 감소할 수 있다. 반도체 패키지의 전기적 특성이 향상될 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ' 선을 따라 자른 단면이다.
도 1c는 도 1b의 Ⅲ영역을 확대 도시한 도면이다.
도 1d는 도 1b의 Ⅳ 영역을 확대 도시한 도면이다.
도 1e는 도 1a의 Ⅱ-Ⅱ' 선을 따라 자른 단면이다.
도 2a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 2b는 도 2a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 2c는 도 2b의 Ⅴ영역을 확대 도시한 도면이다.
도 2d는 도 2a의 Ⅱ-Ⅱ' 선을 따라 자른 단면이다.
도 3a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 3b는 도 3a의 Ⅰ-Ⅰ' 선을 따라 자른 단면이다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 5a 내지 도 5h는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 6은 실시예들에 따른 브릿지 구조체 및 제1 재배선층의 연결 공정을 설명하기 위한 도면이다.
도 7은 실시예들에 따른 적층 반도체 패키지를 설명하기 위한 도면이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ' 선을 따라 자른 단면이다. 도 1c는 도 1b의 Ⅲ영역을 확대 도시한 도면이다. 도 1d는 도 1b의 Ⅳ 영역을 확대 도시한 도면이다. 도 1e는 도 1a의 Ⅱ-Ⅱ' 선을 따라 자른 단면이다.
도 1a 내지 도 1e를 참조하면, 반도체 패키지(11)는 인터포저 구조체, 솔더 단자들(500), 제1 반도체칩(610), 및 칩 스택(60)을 포함할 수 있다. 인터포저 구조체는 제1 재배선층(110), 제1 재배선 패드들(115), 제2 재배선층(120), 제2 재배선 패드들(125), 브릿지(bridge) 구조체(200), 수동 소자(300), 도전 구조체들(350)을 포함할 수 있다.
제1 재배선층(110)은 제1 절연층(111), 언더 범프 패턴들(117), 및 제1 재배선 패턴들(113)을 포함할 수 있다. 제1 절연층(111)은 예를 들어, 감광성 폴리머와 같은 유기 물질을 포함할 수 있다. 본 명세서에서, 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제1 절연층(111)은 복수의 적층된 층들을 포함할 수 있다. 일 예로, 도 1c와 같이 제1 절연층(111)은 제1 하부 절연층(111A) 및 제1 상부 절연층(111B)을 포함할 수 있다. 제1 상부 절연층(111B)은 제1 하부 절연층(111A) 상에 배치될 수 있다. 제1 하부 절연층(111A) 및 제1 상부 절연층(111B) 사이의 계면은 구분되지 않을 수 있다. 제1 하부 절연층(111A)은 최하부 제1 절연층(111)일 수 있다. 제1 상부 절연층(111B)은 최상부 제1 절연층(111)일 수 있다. 제1 절연층들(111)의 적층된 개수는 다양하게 변형될 수 있다. 예를 들어, 제1 하부 절연층(111A) 및 제1 상부 절연층(111B) 사이에 추가 절연층이 더 개재될 수 있다.
언더 범프 패턴들(117)은 제1 하부 절연층(111A) 내에 제공될 수 있다. 언더 범프 패턴들(117)의 하면들은 제1 하부 절연층(111A)에 덮히지 않을 수 있다. 언더 범프 패턴들(117)은 솔더 단자들(500)의 패드들로 기능할 수 있다. 언더 범프 패턴들(117)은 서로 옆으로 이격되며, 서로 절연될 수 있다. 어떤 두 구성 요소들이 옆으로 이격된 것은 수평적으로 이격된 것을 의미할 수 있다. “수평적”은 최하부 제1 절연층(111)의 하면에 평행한 것을 의미할 수 있다. 제1 하부 절연층(111A)은 언더 범프 패턴들(117)의 상면들과 측벽들을 덮을 수 있다. 언더 범프 패턴들(117)은 구리와 같은 금속 물질을 포함할 수 있다.
제1 재배선 패턴들(113)이 언더 범프 패턴들(117) 상에 각각 제공될 수 있다. 제1 재배선 패턴들(113)은 서로 옆으로 이격 배치되며, 전기적으로 분리될 수 있다. 도 1c를 참조하면, 제1 재배선 패턴들(113) 각각은 제1 씨드 패턴(1131) 및 제1 도전 패턴(1133)을 포함할 수 있다. 제1 도전 패턴(1133)은 제1 하부 절연층(111A)의 상면 상에 및 제1 하부 절연층(111A) 내에 배치될 수 있다. 제1 도전 패턴(1133)은 제1 비아 부분(1133V) 및 제1 배선 부분(1133W)을 포함할 수 있다. 제1 비아 부분(1133V)은 제1 하부 절연층(111A) 내에 배치될 수 있다. 제1 비아 부분(1133V)은 언더 범프 패턴(117) 및 제1 배선 부분(1133W) 사이에 배치될 수 있다. 제1 배선 부분(1133W)은 제1 비아 부분(1133V) 상에 제공되고, 제1 비아 부분(1133V)과 경계면 없이 연결될 수 있다. 제1 배선 부분(1133W)은 제1 비아 부분(1133V)보다 더 큰 너비 또는 더 큰 길이를 가질 수 있다. 제1 배선 부분(1133W)은 제1 하부 절연층(111A)의 상면 상으로 연장되고, 제1 방향으로 연장된 장축을 가질 수 있다. 제1 방향은 제1 하부 절연층(111A)의 하면과 나란할 수 있다. 제1 도전 패턴(1133)은 구리와 같은 금속을 포함할 수 있다. 본 명세서에서 비아는 수직적 연결을 위한 구성일 수 있고, 배선은 수평적 연결을 위한 구성일 수 있다. “수직적”은 최하부 제1 절연층(111)의 하면에 수직한 것을 의미할 수 있다. 제1 상부 절연층(111B)이 제1 하부 절연층(111A) 상에서 제1 배선 부분(1133W)의 측벽 및 상면을 덮을 수 있다.
제1 씨드 패턴(1131)은 언더 범프 패턴(117)과 제1 도전 패턴(1133) 사이 그리고 제1 하부 절연층(111A)과 제1 도전 패턴(1133) 사이에 개재될 수 있다. 제1 씨드 패턴(1131)은 제1 비아 부분(1133V)의 하면과 측벽 및 제1 배선 부분(1133W)의 하면을 덮을 수 있다. 제1 씨드 패턴(1131)은 제1 배선 부분(1133W)의 측벽 상으로 연장되지 않을 수 있다. 제1 씨드 패턴(1131)은 언더 범프 패턴(117) 및 제1 도전 패턴(1133)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 씨드 패턴(1131)은 구리, 티타늄, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다.
도시된 바와 달리, 언더 범프 패턴들(117) 및 제1 재배선 패턴들(113) 사이에 하부 재배선 패턴들(미도시)이 더 개재될 수 있다. 하부 재배선 패턴들의 적층된 개수는 다양하게 변형될 수 있다.
제1 재배선층(110)은 제1 두께(T1)를 가질 수 있다. 어떤 구성 요소의 두께는 상기 구성 요소의 하면과 실질적으로 수직한 방향에서 측정될 수 있다. 구성 요소의 두께는 상기 구성 요소의 하면과 상면 사이의 간격에 해당할 수 있다. 예를 들어, 제1 두께(T1)는 최하부 제1 절연층(111)의 하면 및 최상부 제1 절연층(111)의 상면 사이의 간격에 해당할 수 있다. 제1 두께(T1)는 10 μm 내지 30 μm일 수 있다.
솔더 단자들(500)이 제1 재배선층(110)의 하면 상에 배치될 수 있다. 예를 들어, 솔더 단자들(500)이 언더 범프 패턴들(117)의 하면들 상에 각각 배치되어, 언더 범프 패턴들(117)과 각각 접속할 수 있다. 솔더 단자들(500)은 언더 범프 패턴들(117)을 통해 제1 재배선 패턴들(113)과 전기적으로 연결될 수 있다. 솔더 단자들(500)은 서로 전기적으로 분리될 수 있다. 솔더 단자들(500)은 솔더 물질을 포함할 수 있다. 솔더 물질은 예를 들어, 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다. 제1 두께(T1)가 10μm 이상이므로, 솔더 단자들(500)이 제1 재배선층(110)에 안정적으로 연결될 수 있다.
제1 재배선 패드들(115)이 제1 상부 절연층(111B) 상에 배치될 수 있다. 제1 재배선 패드들(115)은 서로 옆으로 이격될 수 있다. 제1 재배선 패드들(115)은 제1 재배선 패턴들(113) 상에 배치되어, 제1 재배선 패턴들(113)과 각각 접속할 수 있다. 제1 재배선 패턴들(113)이 제공되므로, 적어도 하나의 제1 재배선 패드(115)는 그와 전기적으로 연결되는 언더 범프 패턴(117)과 수직적으로 정렬되지 않을 수 있다. 이에 따라, 언더 범프 패턴들(117) 또는 제1 재배선 패드들(115)의 배치가 보다 자유롭게 설계될 수 있다.
제1 재배선 패드들(115) 각각은 도 1c와 같이 제1 씨드 패드(1151), 제1 패드 패턴(1153), 및 제1 본딩 패드(1155)을 포함할 수 있다. 제1 패드 패턴(1153)의 하부는 제1 상부 절연층(111B) 내에 제공될 수 있다. 제1 패드 패턴(1153)의 상부는 제1 상부 절연층(111B)의 상면 상에 배치될 수 있다. 제1 패드 패턴(1153)의 상부는 하부보다 더 큰 너비를 갖고, 하부와 연결될 수 있다. 제1 패드 패턴(1153)은 예를 들어, 구리와 같은 금속을 포함할 수 있다. 제1 씨드 패드(1151)은 제1 재배선 패턴(113)과 제1 패드 패턴(1153) 사이 및 제1 상부 절연층(111B)과 제1 패드 패턴(1153) 사이에 개재될 수 있다. 제1 씨드 패드(1151)은 구리, 티타늄, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다. 제1 본딩 패드(1155)은 제1 패드 패턴(1153) 상에 배치될 수 있다. 제1 본딩 패드(1155)은 제1 패드 패턴(1153)과 다른 금속을 포함할 수 있다. 예를 들어, 제1 본딩 패드(1155)은 니켈, 금, 및/또는 이들의 합금을 포함할 수 있다. 제1 본딩 패드(1155)은 보호막 또는 접착막으로 기능할 수 있다.
도 1b 및 도 1d를 참조하면, 브릿지 구조체(200)가 제1 재배선층(110)의 상면 상에 배치될 수 있다. 제1 재배선층(110)의 상면은 최상부 제1 절연층(111)의 상면에 해당할 수 있다. 브릿지 구조체(200)는 베이스 기판(210), 절연 패턴들(220), 연결 구조체(250), 및 연결 패드들(255)을 포함할 수 있다. 브릿지 구조체(200)는 집적 회로들을 포함하지 않을 수 있으나, 이에 제약되지 않는다. 베이스 기판(210)은 일 예로, 실리콘 기판과 같은 반도체 기판일 수 있다. 다른 예로, 베이스 기판(210)은 유기 기판을 포함할 수 있다. 유기 기판은 절연성 폴리머를 포함할 수 있다. 베이스 기판(210)의 상면 상에 절연 패턴들(220)이 수직적으로 적층될 수 있다. 절연 패턴들(220)은 실리콘계 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 실리콘계 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 실리콘 탄화 산화물, 및/또는 이들의 조합을 포함할 수 있다. 유기 절연 물질은 절연성 폴리머를 포함할 수 있다.
연결 패드들(255)은 최상부 절연 패턴(220) 내에 또는 최상부 절연 패턴(220) 상에 배치될 수 있다. 연결 패드들(255)의 상면들은 최상부 절연 패턴(220)에 덮이지 않을 수 있다. 연결 패드들(255)은 서로 옆으로 이격 배치될 수 있다. 연결 패드들(255)은 구리, 알루미늄, 및/또는 텅스텐과 같은 금속을 포함할 수 있다. 연결 구조체(250)는 절연 패턴들(220) 내에 제공되어, 적어도 2개의 연결 패드들(255)과 연결될 수 있다. 연결 구조체(250)는 복수개로 제공되며, 복수의 연결 구조체들(250)은 서로 절연될 수 있다. 연결 구조체들(250) 각각은 도전 비아들 및 도전 배선을 포함할 수 있다. 도전 비아들은 도전 배선 및 연결 패드들(255) 사이에 각각 개재될 수 있다. 브릿지 구조체(200)와 접속한다는 것은 연결 구조체(250)과 접속한다는 것을 의미할 수 있다. 연결 구조체(250)는 구리, 티타늄, 및/또는 텅스텐과 같은 금속을 포함할 수 있다.
브릿지 구조체(200)의 높이는 30 μm 내지 150 μm일 수 있다. 어떤 구성 요소의 높이는 상기 구성 요소의 하면과 상면 사이의 간격에 해당할 수 있다. 예를 들어, 브릿지 구조체(200)의 높이는 베이스 기판(210)의 하면 및 연결 패드들(255)의 상면들 사이의 간격일 수 있다.
제1 접착 필름(411)이 제1 재배선층(110) 및 브릿지 구조체(200) 사이에 개재될 수 있다. 브릿지 구조체(200)는 제1 접착 필름(411)을 통해 제1 재배선층(110)에 안정적으로 고정될 수 있다. 제1 접착 필름(411)은 절연 특성을 가질 수 있다. 제1 접착 필름(411)은 다이 어태치 필름(DAF)을 포함할 수 있다. 제1 접착 필름(411)의 두께는 브릿지 구조체(200)의 높이보다 더 작을 수 있다. 제1 접착 필름(411)의 두께는 3 μm 내지 25 μm일 수 있다.
수동 소자(300)가 제1 절연층(111)의 상면 상에 배치되며, 브릿지 구조체(200)와 옆으로 이격될 수 있다. 수동 소자(300)의 높이는 대략 30 μm 내지 150 μm일 수 있다. 수동 소자(300)는 단자들(315)을 포함할 수 있다. 상기 단자들(315)은 수동 소자(300)의 상면 상에 제공될 수 있다. 단자들(315)은 금속과 같은 도전 물질을 포함할 수 있다. 수동 소자(300)는 예를 들어, 커패시터일 수 있다. 다른 예로, 수동 소자(300)는 인덕터 또는 레지스터를 포함할 수 있다.
제2 접착 필름(413)이 제2 재배선층(120) 및 수동 소자(300) 사이에 개재될 수 있다. 수동 소자(300)는 제2 접착 필름(413)을 통해 제2 재배선층(120)에 부착될 수 있다. 제2 접착 필름(413)은 절연 특성을 가질 수 있다. 제2 접착 필름(413)은 다이 어태치 필름일 수 있다. 제2 접착 필름(413)의 두께는 수동 소자(300)의 높이보다 더 작을 수 있다. 제2 접착 필름(413)의 두께는 3 μm 내지 25 μm일 수 있다.
제2 재배선층(120)이 브릿지 구조체(200), 수동 소자(300), 및 도전 구조체들(350) 상에 배치될 수 있다. 제2 재배선층(120)은 제1 재배선층(110)과 수직적으로 이격될 수 있다. 제2 재배선층(120)은 제2 절연층들(121) 및 제2 재배선 패턴들(123)을 포함할 수 있다. 제2 절연층들(121)은 수직적으로 적층될 수 있다. 다만, 제2 절연층들(121) 중 인접한 두 증들 사이의 계면은 구분되지 않을 수 있다. 일 예로, 제2 절연층(121)은 도 1d와 같이 제2 하부 절연층(121A) 및 제2 상부 절연층(121B)을 포함할 수 있다. 제2 상부 절연층(121B)은 제2 하부 절연층(121A) 상에 배치될 수 있다. 제2 절연층들(121)의 적층된 개수는 다양하게 변형될 수 있다. 예를 들어, 제2 하부 절연층(121A) 및 제2 상부 절연층(121B) 사이에 추가 절연층이 더 개재될 수 있다. 제2 절연층들(121)은 예를 들어, 감광성 폴리머와 같은 유기 물질을 포함할 수 있다.
제2 재배선 패턴들(123)이 제2 하부 절연층(121A) 내에 및 제2 하부 절연층(121A)의 상면 상에 제공될 수 있다. 제2 재배선 패턴들(123)은 서로 이격되며, 서로 절연될 수 있다. 제2 재배선 패턴들(123) 각각은 제2 씨드 패턴(1231) 및 제2 도전 패턴(1233)을 포함할 수 있다. 제2 도전 패턴(1233)은 제2 씨드 패턴(1231) 상에 배치될 수 있다. 제2 도전 패턴(1233)은 제2 비아 부분(1233V) 및 제2 배선 부분(1233W)을 포함할 수 있다. 제2 비아 부분(1233V)은 제2 절연층(121) 내에 배치될 수 있다. 제2 배선 부분(1233W)은 제2 비아 부분(1233V) 상에 제공되고, 제2 비아 부분(1233V)과 경계면 없이 연결될 수 있다. 제2 배선 부분(1233W)은 제2 비아 부분(1233V)보다 더 큰 너비 또는 더 큰 길이를 가질 수 있다. 제2 배선 부분(1233W)은 제2 절연층(121)의 상면 상으로 연장될 수 있다. 제2 도전 패턴(1233)은 구리와 같은 금속을 포함할 수 있다.
제2 씨드 패턴(1231)은 제2 비아 부분(1233V)의 하면과 측벽 및 제2 배선 부분(1233W)의 하면을 덮을 수 있다. 제2 씨드 패턴(1231)은 제2 배선 부분(1233W)의 측벽 상으로 연장되지 않을 수 있다. 제2 씨드 패턴(1231)은 제2 도전 패턴(1233)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 씨드 패턴(1231)은 구리, 티타늄, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다.
제2 상부 절연층(121B)이 제2 하부 절연층(121A) 상에서 제2 배선 부분(1233W)의 측벽 및 상면을 덮을 수 있다. 도시된 바와 달리, 제2 재배선 패턴들(123) 상에 상부 재배선 패턴들이 더 제공될 수 있다. 상부 재배선 패턴들의 적층된 개수는 다양하게 변형될 수 있다.
제2 재배선층(120)은 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 최하부 제2 절연층(121)의 하면 및 최상부 제2 절연층(121)의 상면 사이의 간격에 해당할 수 있다. 이 때, 최하부 제2 절연층(121)은 제2 하부 절연층(121A)이고, 최상부 제2 절연층(121)은 제2 상부 절연층(121B)일 수 있다. 제2 두께(T2)는 제1 두께(T1)와 동일하거나 더 작을 수 있다. 제2 두께(T2)는 3 μm 내지 20 μm일 수 있다.
제1 재배선층(110)의 하면 및 제2 재배선층(120)의 상면 사이의 간격(A)은 60 μm 내지 300 μm일 수 있다. 제1 재배선층(110)의 하면 및 제2 재배선층(120)의 상면 사이의 간격(A)이 60 μm 보다 크므로, 수동 소자(300) 및 브릿지 구조체(200)가 제1 재배선층(110) 및 제2 재배선층(120) 사이에 개재될 수 있다. 제1 재배선층(110)의 하면 및 제2 재배선층(120)의 상면 사이의 간격(A)이 300 μm 보다 작으므로, 제1 반도체칩(610) 및 솔더 단자들(500) 사이의 전기적 연결 통로의 길이가 감소될 수 있다.
제2 재배선 패드들(125)이 제2 상부 절연층(121B) 상에 배치될 수 있다. 제2 재배선 패드들(125)은 서로 옆으로 이격될 수 있다. 제2 재배선 패드들(125)은 제2 재배선 패턴들(123) 상에 배치되어, 제2 재배선 패턴들(123)과 각각 접속할 수 있다.
제2 재배선 패드들(125) 각각은 제2 씨드 패드(1251), 제2 패드 패턴(1253), 및 제2 본딩 패드(1255)을 포함할 수 있다. 제2 패드 패턴(1253)의 하부는 제2 상부 절연층(121B) 내에 제공될 수 있다. 제2 패드 패턴(1253)의 상부는 제2 상부 절연층(121B)의 상면 상에 배치될 수 있다. 제2 패드 패턴(1253)의 상부는 하부보다 더 큰 너비를 갖고, 하부와 연결될 수 있다. 제2 패드 패턴(1253)은 예를 들어, 구리와 같은 금속을 포함할 수 있다. 제2 씨드 패턴(1231)은 제2 재배선 패턴(123)과 제2 패드 패턴(1253) 사이 및 제2 상부 절연층(121B)과 제2 패드 패턴(1253) 사이에 개재될 수 있다. 제2 씨드 패턴(1231)은 구리, 티타늄, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다. 제2 본딩 패드(1255)은 제2 패드 패턴(1253) 상에 배치될 수 있다. 제2 본딩 패드(1255)은 제2 패드 패턴(1253)과 다른 금속을 포함할 수 있다. 예를 들어, 제2 본딩 패드(1255)은 니켈, 금, 및/또는 이들의 합금을 포함할 수 있다. 제2 본딩 패드(1255)은 보호막 또는 접착막으로 기능할 수 있다.
제1 반도체칩(610)이 도 1b와 같이 제2 재배선층(120)의 상면 상에 실장될 수 있다. 제1 반도체칩(610)은 평면적 관점에서 제2 재배선층(120)의 센터 영역 상에 배치될 수 있다. 제1 반도체칩(610)은 집적 회로들(미도시) 및 칩 패드들(615)을 포함할 수 있다. 제1 반도체칩(610)의 집적 회로들은 제1 반도체칩(610) 내에 제공될 수 있다. 칩 패드들(615)은 제1 반도체칩(610)의 하면 상에 배치되고, 상기 집적 회로들과 전기적으로 연결될 수 있다. 어떤 구성 요소가 칩 패드들(615)과 접속한다는 것은 상기 구성 요소가 제1 반도체칩(610)과 접속한다는 것을 의미할 수 있다. 제1 반도체칩(610)은 로직칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 어느 하나일 수 있다. 제1 반도체칩(610)은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 다른 예로, 제1 반도체칩(610)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
제1 본딩 범프들(510)이 제1 반도체칩(610)의 칩 패드들(615) 및 제2 재배선 패드들(125) 사이에 제공되어, 칩 패드들(615) 및 제2 재배선 패턴들(123)과 각각 접속할 수 있다. 이에 따라, 제1 반도체칩(610)이 제1 본딩 범프들(510)을 통해 제2 재배선 패턴들(123)과 접속할 수 있다. 제2 재배선층(120)과 접속하는 것은 제2 재배선 패턴들(123) 중 적어도 하나와 접속하는 것일 수 있다. 제1 본딩 범프들(510) 각각은 솔더, 필라, 및/또는 이들의 조합을 포함할 수 있다. 제1 본딩 범프들(510)은 솔더 물질 또는 구리를 포함할 수 있다.
칩 스택(60)이 제2 재배선층(120)의 상면 상에 실장될 수 있다. 칩 스택(60)은 제2 재배선층(120)의 엣지 영역의 상면 상에 배치될 수 있다. 평면적 관점에서 제2 재배선층(120)의 엣지 영역은 제2 재배선층(120)의 측면 및 센터 영역 사이에 제공될 수 있다. 제2 재배선층(120)의 엣지 영역은 센터 영역을 둘러쌀 수 있다. 칩 스택(60)은 제1 반도체칩(610)과 옆으로 이격 배치될 수 있다. 칩 스택(60)은 복수개로 제공될 수 있고, 제1 반도체칩(610)은 평면적 관점에서 복수의 칩 스택들(60) 사이에 배치될 수 있다. 칩 스택들(60)의 개수는 다양하게 변형될 수 있다. 예를 들어, 반도체 패키지(11)는 단수개의 칩 스택(60)을 포함할 수 있다.
칩 스택들(60) 각각은 적층된 복수의 제2 반도체칩들(620)을 포함할 수 있다. 제2 반도체칩들(620)은 그 내부에 집적 회로들을 포함할 수 있다. 제2 반도체칩들(620)은 제1 반도체칩(610)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 최하부 제2 반도체칩(620)은 로직칩이고, 나머지 제2 반도체칩들(620)은 메모리칩들일 수 있다. 메모리칩은 고대역 메모리(High Bandwidth Memory, HBM) 칩을 포함할 수 있다. 최하부 제2 반도체칩(620)은 제1 반도체칩(610)과 다른 종류의 로직칩일 수 있다. 일 예로, 최하부 제2 반도체칩(620)은 컨트롤러 칩으로, 메모리칩들을 제어할 수 있다. 또 다른 예로, 최하부 제2 반도체칩(620)은 메모리칩일 수 있다.
제2 반도체칩들(620) 각각은 하부 패드들(625), 관통 전극들(627), 및 상부 패드들(626)를 포함할 수 있다. 하부 패드들(625) 및 상부 패드들(626)은 제2 반도체칩(620)의 하면 및 상면 상에 각각 제공될 수 있다. 하부 패드들(625) 및 상부 패드들(626)은 대응되는 제2 반도체칩(620)의 집적 회로들과 전기적으로 연결될 수 있다. 관통 전극들(627)은 대응되는 제2 반도체칩(620) 내에 배치되고, 하부 패드들(625) 및 상부 패드들(626)과 각각 접속할 수 있다. 최상부 제2 반도체칩(620)은 하부 패드들(625)을 포함하되, 관통 전극들(627) 및 상부 패드들(626)을 포함하지 않을 수 있다. 최상부 제2 반도체칩(620)의 두께는 나머지 제2 반도체칩들(620)의 두께보다 더 클 수 있다.
칩 스택들(60) 각각은 인터포저 범프들(550)을 더 포함할 수 있다. 인터포저 범프들(550)이 인접한 두 제2 반도체칩들(620) 사이에 개재되어, 하부 패드들(625) 및 상부 패드들(626)와 각각 접속할 수 있다. 이에 따라, 복수의 제2 반도체칩들(620)이 서로 전기적으로 연결될 수 있다. 인터포저 범프들(550) 각각은 솔더, 필라, 및/또는 이들의 조합을 포함할 수 있다. 인터포저 범프들(550)은 솔더 물질 또는 구리를 포함할 수 있으나, 이에 제약되지 않는다. 다른 예로, 인터포저 범프들(550)이 생략될 수 있다. 이 경우, 인접한 반도체칩들의 마주보는 하부 패드들(625) 및 상부 패드들(626)는 서로 직접 본딩될 수 있다.
칩 스택들(60) 각각은 상부 언더필막들(433)을 더 포함할 수 있다. 상부 언더필막들(433)은 제2 반도체칩들(620) 사이의 제3 갭 영역들에 각각 제공되어, 인터포저 범프들(550)을 밀봉할 수 있다. 상부 언더필막(433)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
제2 본딩 범프들(520)이 최하부 제2 반도체칩(620) 및 제2 재배선층(120) 사이에 개재되어, 하부 패드들(625) 및 대응되는 제2 재배선 패드들(125)과 각각 접속할 수 있다. 이에 따라, 제2 반도체칩들(620)은 제2 재배선 패턴들(123)과 접속할 수 있다. 제2 본딩 범프들(520) 각각은 솔더, 필라, 및/또는 이들의 조합을 포함할 수 있다. 제2 본딩 범프들(520)이 솔더 물질 또는 구리를 포함할 수 있으나, 이에 제약되지 않는다.
반도체 패키지(11)는 제1 언더필막(431) 및 제2 언더필막들(432)을 더 포함할 수 있다. 제1 언더필막(431)이 제2 재배선층(120)과 제1 반도체칩(610) 사이의 제1 갭 영역에 제공되어, 제1 본딩 범프들(510)을 밀봉할 수 있다. 제1 언더필막(431)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제2 언더필막들(432)이 제2 재배선층(120)과 칩 스택들(60) 사이의 제2 갭 영역들에 각각 제공되어, 대응되는 제2 본딩 범프들(520)을 밀봉할 수 있다. 제2 언더필막들(432)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 도시된 바와 달리, 제2 언더필막들(432)이 생략되고, 제1 언더필막(431)이 제2 갭 영역들 사이로 더 연장되어, 제2 본딩 범프들(520)을 더 밀봉할 수 있다.
제1 필라 패턴들(280)이 브릿지 구조체(200) 및 제2 재배선층(120) 사이에 개재되어, 연결 패드들(255) 및 제2 재배선 패턴들(123)과 각각 접속할 수 있다. 예를 들어, 제1 필라 패턴들(280)은 제2 재배선 패턴들(123)의 하면들과 각각 접속할 수 있다. 제1 필라 패턴들(280)은 구리, 티타늄, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다. 제1 필라 패턴들(280)의 피치(P10)는 솔더 단자들(500)의 피치(P3)보다 더 작을 수 있다.
브릿지 구조체(200)는 평면적 관점에서 제1 반도체칩(610) 및 어느 하나의 칩 스택(60)과 수직적으로 오버랩될 수 있다. 칩 스택들(60) 각각은 제2 재배선층(120) 및 제1 필라 패턴들(280)을 통해 대응되는 브릿지 구조체(200)와 접속할 수 있다. 칩 스택(60)과 전기적으로 연결되는 것은 대응되는 제2 반도체칩들(620) 중 적어도 하나와 전기적으로 연결되는 것을 의미할 수 있다. 제2 반도체칩들(620)은 제2 재배선층(120) 및 제1 필라 패턴들(280)을 통해 브릿지 구조체(200)와 접속할 수 있다. 제1 반도체칩(610) 및 제2 반도체칩들(620)은 제1 재배선 패턴(113) 및 연결 구조체(250)를 통해 서로 전기적으로 연결될 수 있다.
브릿지 구조체(200)가 생략된 경우, 제1 및 제2 반도체칩들(610, 620)은 제2 재배선층(120)을 통해 서로 전기적으로 연결되고, 제2 두께(T2)는 비교적 클 것이 요구될 수 있다. 실시예들에 따르면, 제2 재배선층(120) 뿐만 아니라 브릿지 구조체(200)가 제1 및 제2 반도체칩들(610, 620) 사이의 전기적 통로로 사용될 수 있다. 이에 따라, 제2 두께(T2)가 감소할 수 있다. 예를 들어, 제2 두께(T2)는 3 μm 내지 20 μm일 수 있다.
제1 필라 패턴들(280)은 비교적 작은 피치(P10)를 가져, 제1 및 제2 반도체칩들(610, 620) 사이의 전기적 연결이 고밀도화 및 고집적화될 수 있다. 예를 들어, 제1 필라 패턴들(280)의 피치(P10)는 후술할 제2 필라 패턴들(380)의 피치(P20) 및 인접한 두 도전 구조체들(350) 사이의 간격(D)보다 더 작을 수 있다.
브릿지 구조체(200)는 복수개로 제공될 수 있다. 복수의 브릿지 구조체들(200) 서로 이격 배치될 수 있다. 브릿지 구조체들(200) 중 어느 2개는 서로 다른 크기를 갖는 것으로 도시되었으나, 본 발명은 이에 제약되지 않는다.
도 1e와 같이, 제1 반도체칩(610)은 복수개로 제공될 수 있다. 복수의 제1 반도체칩들(610)은 서로 이격 배치될 수 있다. 제1 반도체칩들(610)은 동종의 반도체칩들일 수 있다. 브릿지 구조체들(200) 중 적어도 하나는 제1 반도체칩들(610)과 수직적으로 오버랩될 수 있다. 상기 브릿지 구조체(200)는 제1 반도체칩들(610) 사이의 전기적 통로로 기능할 수 있다. 예를 들어, 제1 반도체칩들(610)은 제1 재배선 패턴들(113) 및 연결 구조체(250)를 통해 서로 전기적으로 연결될 수 있다. 도시된 바와 달리, 반도체 패키지(11)는 단수의 제1 반도체칩(610)을 포함할 수 있다. 이하, 간소화를 위해 단수의 제1 반도체칩(610)에 대해 기술한다.
실시예들에 따르면, 브릿지 구조체(200)의 일측에 수동 소자(300)가 제공되므로, 반도체 패키지(11)는 더욱 소형화 및 고집적화될 수 있다.
제2 필라 패턴들(380)이 수동 소자(300) 및 제2 재배선층(120) 사이에 제공되어, 단자들(315) 및 제2 재배선 패턴들(123)과 각각 접속할 수 있다. 예를 들어, 제2 필라 패턴들(380)은 제2 재배선 패턴들(123)의 하면들과 각각 접속할 수 있다. 제2 필라 패턴들(380)은 구리, 티타늄, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다. 제2 필라 패턴들(380)의 피치(P20)는 솔더 단자들(500)의 피치(P3)보다 더 작을 수 있다.
수동 소자(300)는 제2 필라 패턴들(380) 및 제2 재배선층(120)을 통해 제1 반도체칩(610)과 전기적으로 연결될 수 있다. 실시예들에 따르면, 수동 소자(300)가 제2 재배선층(120)을 통해 제1 반도체칩(610)과 접속하므로, 수동 소자(300) 및 제1 반도체칩(610) 사이의 전기적 통로의 길이가 감소할 수 있다. 수동 소자(300)는 제1 반도체칩(610)과 수직적으로 오버랩될 수 있다. 이에 따라, 수동 소자(300) 및 제1 반도체칩(610) 사이의 전기적 통로의 길이가 더욱 감소하여, 반도체 패키지(11)의 전기적 특성이 개선될 수 있다.
수동 소자(300)가 제1 재배선층(110), 제2 재배선층(120), 또는 제1 반도체칩(610) 내에 내장되는 경우, 제1 재배선층(110), 제2 재배선층(120), 또는 제1 반도체칩(610)의 제조 공정이 복잡해질 수 있다. 실시예들에 따르면, 수동 소자(300)가 제1 재배선층(110) 상에 제공되므로, 제1 재배선층(110), 제2 재배선층(120), 또는 제1 반도체칩(610)의 제조 공정이 간소화될 수 있다. 더불어, 제1 재배선층(110), 제2 재배선층(120), 또는 제1 반도체칩(610)의 제조 공정에서, 수율이 향상될 수 있다.
도 1a와 같이 수동 소자(300)는 복수개로 제공될 수 있다. 복수의 수동 소자들(300)은 서로 옆으로 이격될 수 있다. 수동 소자들(300)은 제1 반도체칩(610)과 수직적으로 오버랩되며, 제1 반도체칩(610)과 전기적으로 연결될 수 있다. 수동 소자들(300)은 제2 반도체칩들(620)과 전기적으로 연결되지 않을 수 있다. 수동 소자들(300) 각각은 제2 반도체칩들(620)과 평면적 관점에서 오버랩되지 않을 수 있다. 제1 반도체칩(610)과 수직적으로 오버랩되는 수동 소자들(300)의 개수는 제2 반도체칩들(620)과 수직적으로 오버랩되는 수동 소자들(300)의 개수보다 많을 수 있다. 이 때, 제2 반도체칩들(620)과 수직적으로 오버랩되는 수동 소자들(300)의 개수는 0일 수 있다. 수동 소자들(300)의 크기는 서로 동일 또는 상이할 수 있다.
도전 구조체들(350)이 제1 재배선층(110) 및 제2 재배선층(120) 사이에 개재되어, 제1 재배선층(110) 및 제2 재배선층(120)과 전기적으로 연결될 수 있다. 도전 구조체들(350)은 브릿지 구조체(200) 및 수동 소자들(300)과 옆으로 이격될 수 있다. 도전 구조체들(350)은 서로 옆으로 이격될 수 있다. 도전 구조체들(350)은 제1 재배선 패드들(115) 상에 각각 배치되어, 제1 재배선 패드들(115)과 각각 접속할 수 있다. 예를 들어, 도전 구조체들(350) 각각은 도 1c와 같이 제1 본딩 패드(1155)와 접촉할 수 있다. 도전 구조체들(350)은 제1 재배선층(110)을 통해 솔더 단자들(500)과 전기적으로 연결될 수 있다. 제1 재배선층(110)과 전기적으로 연결된다는 것은 제1 재배선 패턴들(113) 중 어느 하나와 전기적으로 연결되는 것을 의미할 수 있다. 도전 구조체들(350)은 구리, 텅스텐, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다.
도전 구조체들(350)은 제1 도전 구조체들(350S) 및 제2 도전 구조체들(350PG)을 포함할 수 있다. 제1 도전 구조체들(350S)은 신호 구조체들일 수 있다. 예를 들어, 제1 도전 구조체들(350S)은 제1 반도체칩(610) 또는 제2 반도체칩들(620)의 데이터 신호를 솔더 단자들(500)로 전달할 수 있다.
제2 도전 구조체들(350PG)은 제1 도전 구조체들(350S)과 이격되며, 전기적으로 절연될 수 있다. 제2 도전 구조체들(350PG)은 접지/전원 구조체 및 세데즈(SerDes) 구조체 중 적어도 하나를 포함할 수 있다. 접지/전원 구조체는 접지 구조체 및 전원 구조체 중 적어도 하나를 포함할 수 있다. 접지/전원 구조체는 제1 반도체칩(610) 또는 제2 반도체칩들(620)의 접지 전압 또는 전원 전압의 공급 통로일 수 있다. 세데즈 구조체는 한쌍의 블록들 사이의 전기적 연결 통로일 수 있다. 여기에서, 상기 한쌍의 블록들은 직렬 데이터와 병렬 인터페이스를 변환할 수 있다. 상기 한쌍의 블록들 중 어느 하나의 블록은 제1 반도체칩(610) 또는 제2 반도체칩(620) 내에 제공될 수 있다.
제2 도전 구조체들(350PG)의 너비(W2)는 제1 도전 구조체들(350S)의 너비(W1) 보다 더 작을 수 있다. 예를 들어, 제2 도전 구조체들(350PG)의 너비(W2)는 제1 도전 구조체들(350S)의 너비(W1)의 120% 내지 300%일 수 있다. 제2 도전 구조체들(350PG)의 너비(W2)가 제1 도전 구조체들(350S)의 너비(W1)의 120%이상이므로, 도전 구조체들(350PG)에 많은 양의 전류가 흐를 수 있다. 반도체 패키지(11)의 전기적 특성이 향상될 수 있다. 제1 도전 구조체들(350S)의 너비(W1)는 제2 도전 구조체들(350PG)의 너비(W2) 보다 작으므로, 반도체 패키지(11)가 소형화되고, 더 많은 수의 제1 도전 구조체들(350S)이 제1 재배선층(110) 상에 배치될 수 있다. 따라서, 제1 반도체칩(610) 또는 제2 반도체칩들(620)의 데이터 신호 전달 특성이 향상될 수 있다. 예를 들어, 제1 반도체칩(610) 또는 제2 반도체칩들(620)의 데이터 신호가 제1 도전 구조체들(350S)을 통해 보다 빠르게 외부 장지로 전달될 수 있다.
제1 본딩 범프들(510)은 제1 피치(P1)를 갖는 제1 본딩 범프들(510) 및 제2 피치(P2)를 갖는 제1 본딩 범프들(510)을 포함할 수 있다. 제1 피치(P1)의 제1 본딩 범프들(510)은 브릿지 구조체들(200)과 접속할 수 있다. 제2 피치(P2)의 제1 본딩 범프들(510)은 도전 구조체들(350) 또는 수동 소자(300)와 접속할 수 있다. 제1 피치(P1)는 제2 피치(P2)보다 작을 수 있다. 이에 따라, 제1 및 제2 반도체칩들(610, 620) 사이 또는 복수의 제1 반도체칩들(610) 사이의 전기적 연결이 고집적화 및 고밀도화될 수 있다. 이와 달리, 제1 피치(P1)는 제2 피치(P2)와 동일하거나 더 클 수 있다.
하부 몰딩막(410)이 제1 재배선층(110) 및 제2 재배선층(120) 사이에 제공되어, 제1 재배선층(110) 및 제2 재배선층(120) 사이의 갭 영역을 채울 수 있다. 하부 몰딩막(410)은 브릿지 구조체(200)의 측벽들과 상면들, 수동 소자(300)의 측벽과 상면, 그리고 도전 구조체들(350)의 측벽들을 덮을 수 있다. 하부 몰딩막(410)은 브릿지 구조체(200)와 제2 재배선층(120) 사이의 갭 영역으로 더 연장되어, 제1 필라 패턴들(280)을 밀봉할 수 있다. 하부 몰딩막(410)은 수동 소자(300)와 제2 재배선층(120) 사이의 갭 영역으로 더 연장되어, 제2 필라 패턴들(380)을 밀봉할 수 있다. 하부 몰딩막(410)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 하부 몰딩막(410)은 제1 접착 필름(411) 및 제2 접착 필름(413)과 다른 물질을 포함할 수 있다.
하부 몰딩막(410)의 상면은 제1 필라 패턴들(280)의 상면들, 제2 필라 패턴들(380)의 상면들, 및 도전 구조체들(350)의 상면들과 실질적으로 동일한 레벨에 배치될 수 있다. 이에 따라, 제2 재배선층(120)이 하부 몰딩막(410) 상에서 용이하게 형성되며, 제2 재배선 패턴들(123)이 제1 필라 패턴들(280), 제2 필라 패턴들(380), 및 도전 구조체들(350)과 양호하게 접속할 수 있다. 어떤 구성요소들의 레벨, 두께, 너비, 및 길이가 서로 동일하다는 것은 공정상 발생할 수 있는 오차 범위의 동일성을 의미할 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있고, 레벨 차이는 제1 재배선층(110)의 하면과 수직한 방향에서 측정될 수 있다. 하부 몰딩막(410)의 외측벽들은 제1 재배선층(110)의 외측벽들 및 제2 재배선층(120)의 외측벽들과 정렬될 수 있다.
실시예들에 따르면, 반도체 패키지(11)는 상부 몰딩막(420)을 더 포함할 수 있다. 상부 몰딩막(420)은 제2 재배선층(120)의 상면 상에 배치되어, 제1 반도체칩(610)의 측벽 및 제2 반도체칩(620)의 측벽들을 덮을 수 있다. 상부 몰딩막(420)은 제1 반도체칩(610)의 상면 및 최상부 제2 반도체칩(620)의 상면을 더 덮을 수 있다. 이와 달리, 상부 몰딩막(420)은 제1 반도체칩(610)의 상면 및 최상부 제2 반도체칩(620)의 상면을 노출시킬 수 있다. 다른 예로, 제1 언더필막(431) 및 제2 언더필막들(432)이 생략되고, 상부 몰딩막(420)이 제1 갭 영역 및 제2 갭 영역들로 연장될 수 있다.
상부 몰딩막(420)의 외측벽들은 제1 재배선층(110)의 외측벽들, 하부 몰딩막(410)의 외측벽들, 및 제2 재배선층(120)의 외측벽들과 정렬될 수 있다.
도시되지 않았으나, 반도체 패키지는 상부 수동 소자를 더 포함할 수 있다. 상부 수동 소자는 제2 재배선층(120) 내에 제공될 수 있다. 예를 들어, 상부 수동 소자는 대응되는 제2 재배선 패턴(123) 및 대응되는 제2 재배선 패드(125) 사이에 개재될 수 있다. 솔더 단자들(500) 중 적어도 하나는 상부 수동 소자를 통해 제1 반도체칩(610)과 전기적으로 연결될 수 있다. 또는 제1 반도체칩(610)은 상부 수동 소자를 통해 수동 소자(300) 또는 브릿지 구조체(200)과 전기적으로 연결될 수 있다.
도 2a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 2b는 도 2a의 Ⅰ-Ⅰ' 선을 따라 자른 단면이다. 도 2c는 도 2b의 Ⅴ영역을 확대 도시한 도면이다. 도 2d는 도 2a의 Ⅱ-Ⅱ' 선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a, 도 2b, 도 2c, 및 도 2d를 참조하면, 반도체 패키지(12)는 솔더 단자들(500), 인터포저 구조체, 제1 반도체칩(610), 및 칩 스택들(60)을 포함할 수 있다. 인터포저 구조체는 제1 재배선층(110), 제1 재배선 패드들(115), 제2 재배선층(120), 제2 재배선 패드들(125), 브릿지 구조체들(200), 수동 소자(300), 제2 접착 필름(413), 및 도전 구조체들(350)을 포함할 수 있다. 인터포저 구조체들은 도 1a 내지 도 1e의 예에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 인터포저 구조체는 제1 접착 필름(도 1b의 411)을 포함하지 않을 수 있다.
브릿지 구조체들(200) 각각은 도 2c와 같이 베이스 기판(210), 절연 패턴들(220), 연결 구조체(250), 및 연결 패드들(255)에 더하여 금속 패턴들(260), 관통 구조체들(270), 및 하부 연결 패드들(275)을 포함할 수 있다. 하부 연결 패드들(275)은 베이스 기판(210)의 하면 상에 제공될 수 있다. 하부 연결 패드들(275)은 베이스 기판(210)의 하면의 엣지 영역 상에 배치될 수 있다. 하부 연결 패드들(275)은 구리, 알루미늄, 금, 또는 니켈과 같은 금속을 포함할 수 있다.
관통 구조체들(270)은 베이스 기판(210) 내에 제공될 수 있다. 관통 구조체들(270)은 하부 연결 패드들(275) 상에 배치되고, 하부 연결 패드들(275)과 접속할 수 있다. 관통 구조체들(270)은 절연 패턴들(220) 중 일부를 더 관통할 수 있다. 관통 구조체들(270)은 구리, 티타늄, 텅스텐, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다.
금속 패턴들(260)은 절연 패턴들(220) 내에 또는 절연 패턴들(220) 사이에 개재될 수 있다. 금속 패턴들(260)은 연결 패드들(255) 및 관통 구조체들(270)과 각각 연결될 수 있다. 금속 패턴들(260)은 금속 비아 및 금속 배선을 포함할 수 있다. 금속 비아는 절연 패턴들(220) 중 적어도 하나를 관통할 수 있다. 금속 배선은 절연 패턴들(220) 사이에 개재될 수 있다. 연결 구조체(250)는 금속 패턴들(260) 사이에 배치되며, 금속 패턴들(260)과 절연될 수 있다. 금속 패턴들(260)이 제공되므로, 적어도 하나의 관통 구조체(270)는 그와 전기적으로 연결되는 연결 패드(255)와 정렬되지 않을 수 있다. 이에 따라, 하부 연결 패드들(275) 및 연결 패드들(255)의 배치에 대한 제약이 감소할 수 있다. 다른 예로, 금속 패턴들(260)은 생략되고, 관통 구조체들(270)이 대응되는 연결 패드들(255) 및 하부 연결 패드들(275)과 각각 직접 접속할 수 있다.
제1 솔더 패턴들(580)이 하부 연결 패드들(275) 및 대응되는 제1 재배선 패드들(115) 사이에 각각 개재될 수 있다. 하부 연결 패드들(275)은 제1 솔더 패턴들(580)을 통해 제1 재배선층(110)과 접속할 수 있다. 이에 따라, 제1 반도체칩(610) 및 제2 반도체칩들(620)은 관통 구조체들(270)은 통해 제1 재배선층(110)과 전기적으로 연결될 수 있다. 즉, 관통 구조체들(270)은 제1 반도체칩(610)과 제1 재배선층(110) 사이 또는 제2 반도체칩(620)과 제1 재배선층(110) 사이의 전기적 통로로 기능할 수 있다. 제1 솔더 패턴들(580)은 솔더볼들을 포함할 수 있다. 제1 솔더 패턴들(580)은 솔더 물질을 포함할 수 있다.
제1 재배선층(110) 및 브릿지 구조체(200) 사이의 제1 간격(A1)은 20 μm 내지 50 μm일 수 있다. 제1 간격(A1)은 최상부 제1 절연층(111)의 상면 및 베이스 기판(210)의 하면 사이의 간격일 수 있다. 제1 간격(A1)은 제2 접착 필름(413)의 두께보다 더 클 수 있다.
도 2b와 같이 브릿지 구조체(200)의 높이는 수동 소자(300)의 높이보다 더 작을 수 있다. 제1 수동 소자(301)의 높이는 300 μm 내지 150 μm일 수 있다. 브릿지 구조체(200)의 높이는 30 μm 내지 150 μm이되, 수동 소자(300)의 높이보다 작을 수 있다.
브릿지 구조체들(200)은 서로 실질적으로 동일한 크기를 가질 수 있다. 예를 들어, 브릿지 구조체들(200)의 너비들은 서로 동일할 수 있다.
반도체 패키지(12)는 언더필막(430)을 포함할 수 있다. 언더필막(430)은 제2 재배선층(120)과 제1 반도체칩(610) 사이의 제1 갭 영역에 제공되며, 제2 재배선층(120)과 칩 스택들(60) 사이의 제2 갭 영역들로 연장될 수 있다. 예를 들어, 언더필막(430)은 제1 본딩 범프들(510) 및 제2 본딩 범프들(520)을 밀봉할 수 있다. 언더필막(430)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
상부 몰딩막(420)은 제1 반도체칩(610)의 측벽 및 제2 반도체칩(620)의 측벽들을 덮되, 제1 반도체칩(610)의 상면 및 최상부 제2 반도체칩(620)의 상면을 더 덮을 수 있다.
반도체 패키지(12)는 방열 구조체(999)를 더 포함할 수 있다. 방열 구조체(999)는 제1 반도체칩(610)의 상면, 칩 스택들(60)의 상면들, 및 상부 몰딩막(420)의 상면 상에 배치될 수 있다. 방열 구조체(999)는 몰딩막의 측벽 상으로 더 연장될 수 있다. 방열 구조체(999)는 열전도율을 높은 물질을 포함하여, 히트 싱크 또는 히트 슬러그로 기능할 수 있다. 예를 들어, 반도체 패키지(12)의 동작 시, 제1 반도체칩(610) 또는 제2 반도체칩들(620)에서 발생한 열이 방열 구조체(999)를 통해 빠르게 방출될 수 있다. 방열 구조체(999)는 예를 들어, 구리와 같은 금속을 포함할 수 있다. 방열 구조체(999)는 외부의 물리적 충격을 흡수하여, 제1 반도체칩(610) 및 칩 스택들(60)을 보호할 수 있다.
방열 구조체(999)는 전기 전도성을 가져, 전자기파 차폐층으로 더 기능할 수 있다. 예를 들어, 방열 구조체(999)는 제1 반도체칩(610) 및 제2 반도체칩들(620)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 이 경우, 방열 구조체(999)는 제2 재배선층(120)을 통해 접지되어, 정전 방전(Electrostatic discharge, ESD)에 의한 제1 반도체칩(610) 또는 제2 반도체칩들(620)의 전기적 손상을 방지할 수 있다.
도 3a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 3b는 도 3a의 Ⅰ-Ⅰ' 선을 따라 자른 단면이다.
도 3a 및 도 3b를 참조하면, 반도체 패키지(13)는 인터포저 구조체, 솔더 단자들(500), 제1 반도체칩(610), 및 칩 스택들(60)을 포함할 수 있다. 인터포저 구조체는 제1 재배선층(110), 제1 재배선 패드들(115), 제2 재배선층(120), 제2 재배선 패드들(125), 브릿지 구조체들(200), 수동 소자들(300), 및 도전 구조체들(350)을 포함할 수 있다.
수동 소자들(300)은 제1 수동 소자들(301) 및 제2 수동 소자들(302)을 포함할 수 있다. 제1 수동 소자들(301)은 제1 반도체칩들(610)과 평면적 관점에서 오버랩될 수 있다. 제1 수동 소자들(301)은 제1 반도체칩들(610)과 접속할 수 있다. 제2 수동 소자들(302)과 칩 스택(60)과 평면적 관점에서 오버랩될 수 있다. 예를 들어, 제2 수동 소자들(302)은 제2 반도체칩들(620)과 수직적으로 오버랩될 수 있다. 제2 수동 소자들(302)은 제2 반도체칩들(620)과 전기적으로 연결될 수 있으나, 이에 제약되지 않는다. 제1 수동 소자들(301)의 개수는 제2 수동 소자(302)의 개수보다 더 많을 수 있다. 제1 반도체칩들(610) 각각이 많은 수의 제1 수동 소자들(301)과 전기적으로 연결되므로, 제1 반도체칩(610)의 동작 신뢰성이 향상될 수 있다. 이에 따라, 반도체 패키지(13)의 전기적 특성이 향상될 수 있다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4a를 참조하면, 반도체 패키지(14)는 인터포저 구조체, 솔더 단자들(500), 제1 반도체칩(610), 및 칩 스택들(60)을 포함할 수 있다. 인터포저 구조체는 제1 재배선층(110), 제1 재배선 패드들(115), 제2 재배선층(120), 제2 재배선 패드들(125), 브릿지 구조체들(200), 적어도 하나의 수동 소자(300), 도전 구조체들(350), 및 전자 소자(700)를 포함할 수 있다.
전자 소자(700)는 제1 재배선층(110)의 상면 상에 배치되며, 브릿지 구조체들(200) 및 수동 소자(300)와 옆으로 이격 배치될 수 있다. 전자 소자(700)는 능동 소자일 수 있다. 전자 소자(700)는 반도체칩일 수 있다. 예를 들어, 전자 소자(700)는 입출력 칩(I/O chip) 또는 전력 관리 칩일 수 있다. 전력 관리 칩은 전력 관리 집적 회로(Power Management Integrated Circuit, PMIC)를 포함할 수 있다. 또 다른 예로, 전자 소자(700)는 칩렛(chiplet)일 수 있다. 칩렛은 복수의 IP블록들을 포함할 수 있고, 상기 IP블록들은 서로 다른 기능을 할 수 있다. IP블록들 각각은 집적회로들을 포함할 수 있다. 전자 소자(700)는 도전 패드들(715)을 가질 수 있다. 도전 패드들(715)은 전자 소자(700)의 상면 상에 제공될 수 있다. 도전 패드들(715)은 구리, 니켈, 금, 및/또는 알루미늄과 같은 금속을 포함할 수 있다.
반도체 패키지(14)는 제3 필라 패턴들(780)을 포함할 수 있다. 제3 필라 패턴들(780)이 전자 소자(700) 및 제2 재배선층(120) 사이에 제공될 수 있다. 제3 필라 패턴들(780)은 도전 패드들(715) 상에 각각 배치되어, 전자 소자(700)의 집적 회로들과 접속할 수 있다. 제3 필라 패턴들(780)은 제2 재배선 패턴들(123)의 하면들과 각각 접속할 수 있다. 제3 필라 패턴들(780)은 구리, 티타늄, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다. 제3 필라 패턴들(780)의 피치(P30)는 솔더 단자들(500)의 피치(P3)보다 더 작을 수 있다.
반도체 패키지(14)는 제3 접착 필름(417)을 포함할 수 있다. 제3 접착 필름(417)은 전자 소자(700) 및 브릿지 구조체(200) 사이에 개재될 수 있다. 전자 소자(700)는 제3 접착 필름(417)을 통해 제1 재배선층(110)에 부착될 수 있다. 제3 접착 필름(417)은 절연 특성을 가질 수 있다. 제3 접착 필름(417)은 다이 어태치 필름을 포함할 수 있다. 제3 접착 필름(417)의 두께는 3 μm 내지 25 μm일 수 있다. 제3 접착 필름(417)의 두께는 전자 소자(700)의 높이보다 더 작을 수 있다. 전자 소자(700)의 높이는 30 μm 내지 150 μm일 수 있다.
도 4b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4b를 참조하면, 반도체 패키지(15)는 인터포저 구조체, 솔더 단자들(500), 제1 반도체칩(610), 및 칩 스택(60)을 포함할 수 있다. 인터포저 구조체는 제1 재배선층(110), 제1 재배선 패드들(115), 제2 재배선층(120), 제2 재배선 패드들(125), 브릿지 구조체들(200), 수동 소자(300), 도전 구조체들(350), 제1 내지 제3 필라 패턴들(280, 380, 780), 제1 솔더 패턴들(580), 및 전자 소자(700)를 포함할 수 있다. 반도체 패키지(15)는 도 4a에서 설명한 제3 접착 필름(417)을 포함하지 않을 수 있다.
전자 소자(700)는 도전 패드들(715), 관통 비아들(750), 및 하부 도전 패드들(725)을 포함할 수 있다. 도전 패드들(715)은 전자 소자(700)의 상면 상에 제공되고, 제3 필라 패턴들(780)을 통해 제2 재배선층(120)과 접속할 수 있다. 하부 도전 패드들(725)은 전자 소자(700)의 하면 상에 제공될 수 있다. 하부 도전 패드들(725)은 구리, 니켈, 금, 및/또는 알루미늄과 같은 금속을 포함할 수 있다. 관통 비아들(750)이 전자 소자(700) 내에 제공되며, 전자 소자(700)의 적어도 일부를 관통할 수 있다. 관통 비아들(750)은 도전 패드들(715) 및 하부 도전 패드들(725)과 각각 접속할 수 있다. 관통 비아들(750)은 전자 소자(700)의 집적 회로들(미도시)와 전기적으로 연결될 수 있다. 관통 비아들(750)은 구리, 티타늄, 텅스텐, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다.
반도체 패키지(15)는 제2 솔더 패턴들(570)을 포함할 수 있다. 제2 솔더 패턴들(570)이 하부 도전 패드들(725) 및 대응되는 제1 재배선 패드들(115) 사이에 각각 개재될 수 있다. 하부 도전 패드들(725)은 제2 솔더 패턴들(570)을 통해 제1 재배선층(110)과 접속할 수 있다. 전자 소자(700)는 제2 솔더 패턴들(570)을 통해 제1 재배선 패턴(113)과 전기적으로 연결될 수 있다. 제1 반도체칩(610) 또는 제2 반도체칩들(620)은 제2 재배선층(120) 및 관통 구조체들(270) 통해 제1 재배선 패턴(113)과 전기적으로 연결될 수 있다. 제2 솔더 패턴들(570)은 솔더볼들을 포함할 수 있다. 제2 솔더 패턴들(570)은 솔더 물질을 포함할 수 있다.
반도체 패키지의 실시예들은 서로 조합될 수 있다. 예를 들어, 도 1a 내지 도 1e의 반도체 패키지(11)의 실시예, 도 2a 내지 도 2d의 반도체 패키지(12)의 실시예, 도 3a 및 도 3b의 반도체 패키지(13)의 실시예, 도 4a의 반도체 패키지(14)의 실시예, 및 도 4b의 반도체 패키지(15)의 실시예 중 선택된 적어도 2개의 실시예들은 서로 조합될 수 있다.
도 4c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4c를 참조하면, 반도체 패키지(16)는 인터포저 구조체, 솔더 단자들(500), 제1 반도체칩(610), 및 칩 스택(60)을 포함할 수 있다. 인터포저 구조체는 제1 재배선층(110), 제1 재배선 패드들(115), 제2 재배선층(120), 제2 재배선 패드들(125), 브릿지 구조체들(200), 수동 소자(300), 도전 구조체들(350), 제1 및 제2 필라 패턴들(280, 380), 하부 몰딩막(410), 제3 재배선층(130), 하부 도전 구조체들(351), 하부 수동 소자(300L), 하부 전자 소자(700L), 및 몰딩 패턴(440)를 포함할 수 있다.
하부 수동 소자(300L)는 제1 재배선층(110) 상에 배치될 수 있다. 하부 수동 소자(300L)은 그 상면 상에 하부 단자들(315L)을 포함할 수 있다.
하부 전자 소자(700L)는 제1 재배선층(110)의 상면 상에 배치되며, 하부 수동 소자(300L)와 옆으로 이격 배치될 수 있다. 하부 전자 소자(700L)는 능동 소자, 반도체칩, 또는 칩렛(chiplet)을 포함할 수 있다. 예를 들어, 전자 소자(700)는 입출력 칩(I/O chip) 또는 전력 관리 칩일 수 있다. 하부 전자 소자(700L)는 그 상면 상에 하부 패드들(715L)을 가질 수 있다. 하부 패드들(715L)은 금속을 포함할 수 있다.
인터포저 구조체는 제1 하부 접착 필름(413L) 및 제2 하부 접착 필름(417L) 중에서 적어도 하나를 더 포함할 수 있다. 제1 하부 접착 필름(413L)이 제1 재배선층(110) 및 하부 수동 소자(300L) 사이에 개재될 수 있다. 하부 수동 소자(300L)는 제1 하부 접착 필름(413L)을 통해 제1 재배선층(110)에 고정될 수 있다. 제2 하부 접착 필름(417L)은 제1 재배선층(110) 하부 전자 소자(700L) 사이에 개재될 수 있다. 제1 하부 접착 필름(411L) 및 제2 하부 접착 필름(417L)은 절연 특성을 가질 수 있고, 다이 어태치 필름들을 포함할 수 있다.
몰딩 패턴(440)이 제1 재배선층(110) 상에 배치되어, 하부 수동 소자(300L) 및 하부 전자 소자(700L)을 덮을 수 있다. 몰딩 패턴(440)은 에폭시계 절연 물질을 포함할 수 있다.
제3 재배선층(130)이 몰딩 패턴(440) 상에 배치될 수 있다. 제3 재배선층(130)은 제1 재배선층(110) 및 제2 재배선층(120) 사이에 개재될 수 있다. 제3 재배선층(130)은 제3 절연층들(131) 및 제3 재배선 패턴들(133)을 포함할 수 있다. 제3 절연층들(131)은 서로 수직적으로 적층될 수 있다. 제3 절연층들(131) 중 인접한 두 증들 사이의 계면은 구분되지 않을 수 있다. 제3 절연층들(131)은 감광성 폴리머와 같은 유기 물질을 포함할 수 있다.
제3 재배선 패턴들(133)이 제3 절연층들(131) 내에 또는 제3 절연층들(131) 상에 제공될 수 있다. 제3 재배선 패턴들(133) 각각은 제3 씨드 패턴 및 제3 도전 패턴을 포함할 수 있다. 제3 도전 패턴 및 제3 씨드 패턴은 앞서 도 1b 및 도 1c에서 설명한 제1 도전 패턴(1133) 및 제1 씨드 패턴(1131)과 각각 실질적으로 동일할 수 있다. 제3 재배선층(130)과 전기적으로 연결된다는 것은 제3 재배선 패턴들(133) 중 적어도 하나와 전기적으로 연결되는 것을 의미할 수 있다.
인터포저 구조체는 제3 재배선 패드들(135)을 더 포함할 수 있다. 제3 재배선 패드들(135)는 제3 재배선층(130)과 도전 구조체들(350) 사이에 개재될 수 있다. 도전 구조체들(350)은 제3 재배선 패드들(135)을 통해 제3 재배선 패턴들(133)과 접속할 수 있다.
브릿지 구조체(200) 및 수동 소자(300)는 제3 재배선층(130) 상에 배치될 수 있다. 제1 접착 필름(411)은 제3 재배선층(130)과 브릿지 구조체(200) 사이에 개재될 수 있다. 제2 접착 필름(413)은 제3 재배선층(130)과 수동 소자(300) 사이에 개재될 수 있다.
하부 도전 구조체들(351)이 제1 재배선층(110) 및 제3 재배선층(130) 사이에 개재되어, 제1 재배선층(110) 및 제3 재배선층(130)과 접속할 수 있다. 하부 도전 구조체들(351)은 및 하부 수동 소자(300L) 및 하부 전자 소자들(700L)과 옆으로 이격될 수 있다. 하부 도전 구조체들(351)은 제1 재배선 패드들(115) 상에 각각 배치되어, 제1 재배선 패드들(115)과 각각 접속할 수 있다. 하부 도전 구조체들(351)의 상면들은 제3 재배선 패턴들(133)과 각각 접속할 수 있다.
하부 도전 구조체들(351)은 제1 하부 도전 구조체들(351S) 및 제2 하부 도전 구조체들(351PG)을 포함할 수 있다. 제1 하부 도전 구조체들(351S)은 신호 구조체들일 수 있다.
제2 하부 도전 구조체들(351PG)은 제1 하부 도전 구조체들(351S)과 이격되며, 전기적으로 절연될 수 있다. 제2 하부 도전 구조체들(351PG)은 접지/전원 구조체 및 세데즈(SerDes) 구조체 중 적어도 하나를 포함할 수 있다. 제2 하부 도전 구조체들(351PG)의 너비는 제1 하부 도전 구조체들(351S)의 너비보다 더 클 수 있다. 예를 들어, 제2 하부 도전 구조체들(351PG)의 너비는 제1 하부 도전 구조체들(351S)의 너비의 120% 내지 300%일 수 있다.
인터포저 구조체는 제1 하부 필라 패턴들(380L)을 더 포함할 수 있다. 제1 하부 필라 패턴들(380L)이 하부 수동 소자(300L) 및 제2 재배선층(120) 사이에 제공될 수 있다. 제1 하부 필라 패턴들(380L)은 하부 단자들(315L) 상에 각각 배치되어, 하부 수동 소자(300L)와 접속할 수 있다. 제1 하부 필라 패턴들(380L)은 제3 재배선 패턴들(133)의 하면들과 각각 접속할 수 있다. 제1 하부 필라 패턴들(380L)의 피치는 솔더 단자들(500)의 피치보다 더 작을 수 있다.
제1 반도체칩(610)은 제2 재배선층(120), 제2 도전 구조체들(350PG), 및 제3 재배선층(130)을 통해 하부 수동 소자(300L)와 전기적으로 연결될 수 있다.
인터포저 구조체는 제2 하부 필라 패턴들(780L)을 더 포함할 수 있다. 제2 하부 필라 패턴들(780L)이 하부 전자 소자(700L) 및 제3 재배선층(130) 사이에 제공될 수 있다. 제2 하부 필라 패턴들(780L)은 하부 패드들(715L) 및 제3 재배선 패턴들(133)과 접속할 수 있다. 제2 하부 필라 패턴들(780L)은 금속을 포함할 수 있다. 제2 하부 필라 패턴들(780L)의 피치는 솔더 단자들(500)의 피치보다 더 작을 수 있다.
제1 반도체칩(610)은 제2 재배선층(120), 제1 도전 구조체들(350S), 및 제3 재배선층(130)을 통해 하부 전자 소자(700L)와 전기적으로 연결될 수 있다.
도시된 바와 달리, 하부 수동 소자(300L) 및 하부 전자 소자(700L) 중에서 적어도 하나는 생략될 수 있다.
도 5a 내지 도 5h는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들로, 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면들에 대응된다.
도 5a를 참조하면, 제1 재배선층(110)이 제1 캐리어 기판(990) 상에 형성될 수 있다. 캐리어 접착층(980)이 제1 캐리어 기판(990)과 제1 재배선층(110) 사이에 더 개재될 수 있다. 캐리어 접착층(980)은 제1 재배선층(110)을 제1 캐리어 기판(990)에 부착시킬 수 있다. 캐리어 접착층(980)은 이형층일 있다. 제1 재배선층(110)을 형성하는 것은 웨이퍼 레벨 또는 패널 레벨로 수행될 수 있다.
제1 재배선 패턴(113)을 형성하는 것은 언더 범프 패턴들(117)을 형성하는 것, 상기 언더 범프 패턴들(117) 상에 제1 하부 절연층(111A)을 형성하는 것, 제1 하부 절연층(111A) 내에 오프닝(119)을 형성하는 것, 상기 오프닝(119) 내에 및 제1 하부 절연층(111A)의 상면 상에 씨드층을 형성하는 것, 상기 씨드층 상에 가이드 오프닝을 갖는 레지스트 패턴을 형성하는 것, 씨드층을 전극으로 사용한 전기 도금 공정을 수행하는 것, 상기 레지스트 패턴을 제거하여, 씨드층의 일 부분을 노출시키는 것, 노출된 씨드층의 노출된 일 부분을 식각하는 것, 및 제1 상부 절연층(111B)을 형성하는 것을 포함할 수 있다.
상기 오프닝(119)은 대응되는 언더 범프 패턴(117)을 노출시킬 수 있다. 상기 가이드 오프닝은 상기 오프닝(119)과 연결될 수 있다. 상기 전기 도금 공정에 의해 제1 도전 패턴(1133)이 오프닝(119) 내에 형성될 수 있다. 제1 도전 패턴(1133)은 가이드 오프닝의 하부를 채울 수 있다. 상기 씨드층의 식각에 의해 제1 씨드 패턴(1131)이 형성될 수 있다. 이에 따라, 제1 절연층(111), 언더 범프 패턴들(117), 및 제1 재배선 패턴들(113)을 포함하는 제1 재배선층(110)이 형성될 수 있다. 제1 절연층(111)은 제1 하부 절연층(111A) 및 제1 상부 절연층(111B)을 포함할 수 있다. 제1 재배선 패턴들(113) 각각은 제1 씨드 패턴(1131) 및 제1 도전 패턴(1133)을 포함할 수 있다. 제1 상부 절연층(111B)은 제1 하부 절연층(111A) 상에서 제1 재배선 패턴들(113)을 덮을 수 있다.
제1 재배선 패드들(115)이 제1 재배선 패턴들(113) 상에 각각 형성되어, 제1 재배선 패턴들(113)과 접속할 수 있다.
도 5b를 참조하면, 도전 구조체들(350)이 제1 재배선 패드들(115) 상에 각각 형성되어, 제1 재배선 패드들(115)과 각각 접속할 수 있다. 도전 구조체들(350)은 제1 도전 구조체들(350S) 및 제2 도전 구조체들(350PG)을 포함할 수 있다. 제1 도전 구조체들(350S)의 너비(W1)는 제2 도전 구조체들(350PG)의 너비(W2)보다 더 작을 수 있다.
도 5c를 참조하면, 브릿지 구조체들(200) 및 수동 소자(300)가 제1 재배선층(110) 상에 배치될 수 있다. 브릿지 구조체들(200)을 배치하는 것은 복수의 제1 접착 필름들(411)을 사용해 브릿지 구조체들(200)을 제1 재배선층(110) 상에 부착하는 것을 포함할 수 있다. 수동 소자(300)를 배치하는 것은 제2 접착 필름(413)을 사용해 수동 소자(300)를 제1 재배선층(110) 상에 부착하는 것을 포함할 수 있다.
제1 필라 패턴들(280)이 연결 패드들(255) 상에 각각 형성될 수 있다. 제1 필라 패턴들(280)을 형성하는 것은 브릿지 구조체들(200)을 제1 재배선층(110) 상에 배치하는 것 이전 또는 이후에 수행될 수 있다.
제2 필라 패턴들(380)이 단자들(315) 상에 각각 형성될 수 있다. 제2 필라 패턴들(380)을 형성하는 것은 수동 소자(300)를 제1 재배선층(110) 상에 배치하는 것 이전 또는 이후에 수행될 수 있다.
도 5d를 참조하면, 예비 몰딩막(410P)이 제1 재배선층(110)의 상면 상에 형성되어, 도전 구조체들(350), 브릿지 구조체들(200), 수동 소자(300), 제1 필라 패턴들(280), 및 제2 필라 패턴들(380)을 덮을 수 있다. 예를 들어, 예비 몰딩막(410P)의 상면은 도전 구조체들(350)의 상면들, 제1 필라 패턴들(280)의 상면 및 제2 필라 패턴들(380)의 상면들보다 더 높을 레벨에 배치될 수 있다.
도 5e를 참조하면, 예비 몰딩막(410P)의 박형화 공정이 수행되어, 하부 몰딩막(410)을 형성할 수 있다. 상기 박형화 공정은 화학적 기계적 연마(CMP) 공정에 의해 진행될 수 있다. 박형화 공정은 도전 구조체들(350), 제1 필라 패턴들(280), 및 제2 필라 패턴들(380)이 노출될 때까지 수행될 수 있다. 박형화 공정에서 도전 구조체들(350), 제1 필라 패턴들(280), 또는 제2 필라 패턴들(380)이 더 연마될 수 있다. 박형화 공정의 결과, 하부 몰딩막(410)의 상면(410a)은 도전 구조체들(350)의 상면들, 제1 필라 패턴들(280)의 상면들, 및 제2 필라 패턴들(380)의 상면들과 실질적으로 동일한 레벨에 배치될 수 있다.
도 5f를 참조하면, 제2 재배선층(120)이 하부 몰딩막(410)의 상면(410a) 상에 형성될 수 있다. 제2 재배선층(120)을 형성하는 것은 제2 절연층들(121)을 형성하는 것 및 제2 재배선 패턴들(123)을 형성하는 것을 포함할 수 있다. 제2 절연층들(121) 및 제2 재배선 패턴들(123)은 앞서 도 1d의 예들에서 설명한 바와 실질적으로 동일할 수 있다. 실시예들에 따르면, 하부 몰딩막(410)의 상면(410a)이 도전 구조체들(350)의 상면들, 제1 필라 패턴들(280)의 상면들, 및 제2 필라 패턴들(380)의 상면들과 실질적으로 동일한 레벨에 배치되므로, 제2 재배선층(120)이 양호하게 형성될 수 있다. 예를 들어, 제2 재배선 패턴들(123)의 굴곡(undulation) 발생이 방지될 수 있다.
제2 재배선 패드들(125)이 제2 재배선 패턴들(123) 상에 각각 형성되어, 제2 재배선 패턴들(123)과 접속할 수 있다.
도 5g를 참조하면, 제1 반도체칩(610) 및 칩 스택들(60)이 제2 재배선층(120) 상에 실장될 수 있다. 제1 반도체칩(610)을 실장하는 것은 제1 반도체칩(610)의 칩 패드들(615) 및 대응되는 제2 재배선 패드들(125) 사이에 제1 본딩 범프들(510)을 형성하는 것을 포함할 수 있다. 칩 스택들(60) 각각은 적층된 제2 반도체칩들(620), 인터포저 범프들(550), 및 상부 언더필막들(433)을 포함할 수 있다. 칩 스택들(60)을 실장하는 것은 최하부 제2 반도체칩(620)의 하부 패드들(625) 및 대응되는 제2 재배선 패드들(125) 사이에 제2 본딩 범프들(520)을 형성하는 것을 포함할 수 있다.
제1 언더필막(431)이 제2 재배선층(120) 및 제1 반도체칩(610) 사이에 형성될 수 있다. 제2 언더필막들(432)이 제2 재배선층(120) 및 칩 스택들(60) 사이에 각각 형성될 수 있다. 상부 몰딩막(420)이 제2 재배선층(120) 상에 형성되어, 제1 반도체칩(610) 및 제2 반도체칩들(620)을 덮을 수 있다. 상부 몰딩막(420)의 상면 상에 제2 캐리어 기판(992)이 부착될 수 있다.
도 5h를 참조하면, 제1 캐리어 기판(990) 및 캐리어 접착층(980)이 제거되어, 제1 재배선층(110)의 하면이 노출될 수 있다. 예를 들어, 최하부 제1 절연층(111)의 하면 및 언더 범프 패턴들(117)의 하면들이 노출될 수 있다.
다시 도 1b를 참조하면, 솔더 단자들(500)이 언더 범프 패턴들(117)의 하면들 상에 각각 형성되어, 언더 범프 패턴들(117)과 접속할 수 있다. 솔더 단자들(500)을 형성하는 것은 솔더볼들의 부착 공정을 수행하는 것을 포함할 수 있다. 이후, 제2 캐리어 기판(992)이 제거될 수 있다. 지금까지 설명한 예들에 의해 반도체 패키지(11)의 제조가 완성될 수 있다.
도 6은 실시예들에 따른 브릿지 구조체들 및 제1 재배선층의 연결 공정을 설명하기 위한 도면이다.
도 6을 참조하면, 제1 재배선층(110), 제1 재배선 패드들(115), 및 도전 구조체들(350)이 제1 캐리어 기판(990) 상에 형성될 수 있다. 캐리어 접착층(980)이 제1 캐리어 기판(990) 및 제1 재배선층(110) 사이에 더 형성될 수 있다. 제1 재배선층(110) 및 제1 재배선 패드들(115)을 형성하는 것은 도 5a의 예에서 설명한 바와 동일할 수 있다. 도전 구조체들(350)을 형성하는 것은 도 5b에서 설명한 바와 동일할 수 있다.
브릿지 구조체들(200)이 준비될 수 있다. 브릿지 구조체들(200) 각각은 베이스 기판(210), 절연 패턴들(220), 연결 구조체(250), 연결 패드들(255), 금속 패턴들(260), 관통 구조체들(270), 및 하부 연결 패드들(275)을 포함할 수 있다.
브릿지 구조체들(200)이 제1 재배선층(110)과 연결될 수 있다. 브릿지 구조체들(200)을 제1 재배선층(100)과 연결하는 것은 제1 재배선 패드들(115) 및 하부 연결 패드들(275) 사이에 제1 솔더 패턴들(580)을 형성하는 것을 포함할 수 있다. 제1 솔더 패턴들(580) 상에 리플로우 공정을 수행하여, 제1 솔더 패턴들(580)이 제1 재배선 패드들(115) 및 하부 연결 패드들(275)과 각각 결합될 수 있다. 이에 따라, 관통 구조체들(270)이 제1 재배선층(110)과 전기적으로 연결될 수 있다.
수동 소자(300)를 배치하는 것은 브릿지 구조체들(200)을 배치하는 것 이전 또는 이후에 수행될 수 있다. 수동 소자(300)를 배치하는 것은 제2 접착 필름(413)을 사용하여 수행될 수 있다.
제1 필라 패턴들(280)이 연결 패드들(255) 상에 형성될 수 있다. 제2 필라 패턴들(380)이 단자들(315) 상에 형성될 수 있다.
도 6 및 도 2b를 함께 참조하면, 하부 몰딩막(410) 및 제2 재배선층(120)이 제1 재배선층(110) 상에 형성되고, 제1 반도체칩(610) 및 칩 스택들(60)이 제2 재배선층(120) 상에 실장될 수 있다. 언더필막(430) 및 상부 몰딩막(420)이 제2 재배선층(120) 상에 형성되고, 방열 구조체(999)가 상부 몰딩막(420) 상에 형성될 수 있다. 이후, 제1 캐리어 기판(990) 및 캐리어 접착층(980)이 제거되고, 솔더 단자들(500)이 언더 범프 패턴들(117)의 하면들 상에 각각 형성될 수 있다. 이에 따라, 반도체 패키지(12)의 제조가 완성될 수 있다.
도 7은 실시예들에 따른 적층 반도체 패키지를 설명하기 위한 도면이다.
도 7을 참조하면, 적층 반도체 패키지(1)는 외부 단자들(950), 패키지 기판(900), 및 반도체 패키지(11)를 포함할 수 있다. 패키지 기판(900)은 회로 패턴을 갖는 인쇄 회로 기판(PCB)일 수 있다. 패키지 기판(900)은 절연 베이스층(910), 기판 패드들(920), 및 내부 배선들(930)을 포함할 수 있다. 절연 베이스층(910)은 복수의 적층된 층들을 포함할 수 있다. 다른 예로, 절연 베이스층(910)은 단일층일 수 있다. 기판 패드들(920)은 절연 베이스층(910)의 상면 상에 제공될 수 있다. 내부 배선들(930)은 절연 베이스층(910) 내에 제공되고, 기판 패드들(920)과 각각 접속할 수 있다. 패키지 기판(900)과 접속한다는 것은 내부 배선들(930) 중 적어도 하나와 접속하는 것을 의미할 수 있다. 기판 패드들(920) 및 내부 배선들(930)은 구리, 알루미늄, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다.
외부 단자들(950)은 패키지 기판(100)의 하면 상에 배치될 수 있다. 외부의 전기적 신호들은 외부 단자들(950)을 통해 패키지 기판(900)으로 전달될 수 있다. 외부 단자들(950)은 솔더볼, 필라, 범프, 또는 이들의 조합을 포함할 수 있다. 외부 단자들(950)은 솔더 물질과 같은 금속을 포함할 수 있다.
반도체 패키지(11)는 솔더 단자들(500), 인터포저 구조체, 제1 반도체칩(610), 칩 스택(60), 및 상부 몰딩막(420)을 포함할 수 있다. 인터포저 구조체는 제1 재배선층(110), 제1 재배선 패드들(115), 제2 재배선층(120), 제2 재배선 패드들(125), 브릿지 구조체(200), 수동 소자(300), 및 도전 구조체들(350)을 포함할 수 있다.
도 1a 내지 도 1e의 예에서 설명한 반도체 패키지(11)가 패키지 기판(900) 상에 실장될 수 있다. 반도체 패키지(11)를 패키지 기판(900) 상에 실장하는 것은 솔더 단자들(500)을 기판 패드들(920)과 각각 접속시키는 것을 포함할 수 있다. 도시된 바와 달리, 도 2a 내지 도 2d의 반도체 패키지(12), 도 3a 및 도 3b의 반도체 패키지(13), 도 4a의 반도체 패키지(14), 또는 도 4b의 반도체 패키지(15)가 패키지 기판(900) 상에 실장될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (10)

  1. 제1 재배선층;
    상기 제1 재배선층의 상면 상에 배치된 수동 소자;
    상기 제1 재배선층의 상기 상면 상에 배치되고, 상기 수동 소자와 옆으로 이격된 브릿지 구조체;
    상기 수동 소자 및 상기 브릿지 구조체 상에 배치되고, 상기 수동 소자 및 상기 브릿지 구조체와 전기적으로 연결된 제2 재배선층;
    상기 제1 재배선층의 및 상기 제2 재배선층 사이에 배치되며, 상기 수동 소자 및 상기 브릿지 구조체와 옆으로 이격된 도전 구조체들;
    상기 제2 재배선층의 상면 상에 실장된 제1 반도체칩; 및
    상기 제2 재배선층의 상기 상면 상에 실장된 제2 반도체칩을 포함하되,
    상기 도전 구조체들은:
    제1 너비를 갖는 신호 구조체; 및
    제2 너비를 갖고, 상기 신호 구조체와 옆으로 이격된 접지/전원 구조체를 포함하고,
    상기 제2 너비는 상기 제1 너비보다 큰 반도체 패키지.
  2. 제 1항에 있어서,
    상기 도전 구조체들은 세데즈(SerDes) 구조체를 더 포함하되,
    상기 세데즈 구조체의 너비는 상기 제1 너비보다 더 큰 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 재배선층 및 상기 브릿지 구조체 사이에 개재된 솔더 패턴들을 더 포함하고,
    상기 브릿지 구조체는 그 내부를 관통하는 관통 구조체를 포함하고,
    상기 관통 구조체는 상기 솔더 패턴들을 통해 상기 제1 재배선층과 접속하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 브릿지 구조체 및 상기 제2 재배선층 사이에 개재된 제1 필라 패턴들; 및
    상기 수동 소자 및 상기 제2 재배선층 사이에 개재되어, 상기 수동 소자 및 상기 제2 재배선층과 접속하는 제2 필라 패턴들을 포함하되,
    상기 제1 필라 패턴들의 피치는 상기 제2 필라 패턴들의 피치보다 작은 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 반도체칩은 로직칩을 포함하고,
    상기 제2 반도체칩은 메모리칩을 포함하고,
    상기 수동 소자는 서로 옆으로 이격 배치된 복수의 수동 소자들을 포함하고,
    상기 제1 반도체칩과 평면적 관점에서 오버랩되는 상기 수동 소자들의 개수는 상기 제2 반도체칩과 오버랩되는 수동 소자들의 개수보다 더 많은 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제2 재배선층의 상기 상면 상에 실장된 칩 스택들을 더 포함하되,
    상기 칩 스택들 각각은 복수의 적층된 메모리칩들을 포함하고,
    상기 제1 반도체칩은 상기 칩 스택들 사이에 배치되고,
    상기 제2 반도체칩은 상기 칩 스택들 사이에 배치되고,
    상기 제2 반도체칩은 상기 제1 반도체칩과 동종의 반도체칩인 반도체 패키지.
  7. 제1 재배선층;
    상기 제1 재배선층의 상면 상에 배치된 제1 수동 소자들;
    상기 제1 재배선층의 상기 상면 상에 배치되고, 상기 제1 수동 소자들과 옆으로 이격된 브릿지 구조체;
    상기 제1 수동 소자 및 상기 브릿지 구조체 상에 배치되고, 상기 제1 수동 소자들 및 상기 브릿지 구조체와 전기적으로 연결된 제2 재배선층;
    상기 제1 재배선층의 및 상기 제2 재배선층 사이에 배치되며, 상기 제1 수동 소자들 및 상기 브릿지 구조체와 옆으로 이격된 도전 구조체;
    상기 제2 재배선층의 상면 상에 실장된 제1 반도체칩; 및
    상기 제2 재배선층의 상면 상에 실장되고, 상기 제1 반도체칩과 옆으로 이격된 칩 스택들, 상기 칩 스택들 각각은 적층된 제2 반도체칩들을 포함하되,
    상기 제2 반도체칩들은 상기 제1 반도체칩과 다른 종류의 반도체칩이고,
    상기 브릿지 구조체는 상기 칩 스택들 중 어느 하나 및 상기 제1 반도체칩과 전기적으로 연결되고,
    상기 제1 수동 소자들 각각은 평면적 관점에서 상기 제1 반도체칩과 오버랩되고,
    상기 제1 수동 소자들은 상기 칩 스택과 평면적 관점에서 이격된 반도체 패키지.
  8. 제 7항에 있어서,
    상기 도전 구조체는:
    신호 구조체; 및
    상기 신호 구조체와 옆으로 이격된 접지 구조체를 포함하고,
    상기 접지 구조체의 너비는 상기 신호 구조체의 너비보다 더 큰 반도체 패키지.
  9. 제 7항에 있어서,
    상기 제1 재배선층의 상기 상면 상에 배치되고, 상기 제1 수동 소자들 및 상기 브릿지 구조체와 옆으로 이격된 전자 소자를 더 포함하되,
    상기 전자 소자는 입출력칩, 전력 관리 칩, 또는 칩렛(chiplet)을 포함하는 반도체 패키지.
  10. 제1 씨드 패턴 및 상기 제1 씨드 패턴 상의 제1 도전 패턴을 포함하는 제1 재배선층;
    상기 제1 재배선층의 하면 상에 배치된 솔더 단자들;
    상기 제1 재배선층의 상면 상에 배치된 수동 소자들;
    상기 제1 재배선층 및 상기 수동 소자들 사이에 각각 개재된 접착 필름들;
    상기 제1 재배선층의 상면 상에 배치되고, 상기 수동 소자들과 옆으로 이격된 브릿지 구조체;
    상기 수동 구조체 및 상기 브릿지 구조체 상에 배치되고, 제2 씨드 패턴 및 상기 제2 씨드 패턴 상의 제2 도전 패턴을 포함하는 제2 재배선층;
    상기 브릿지 구조체 및 상기 제2 재배선층 사이에 개재되며, 상기 브릿지 구조체 및 상기 제2 재배선층과 전기적으로 연결된 제1 필라 패턴들;
    상기 수동 소자들 및 상기 제2 재배선층 사이에 개재된 제2 필라 패턴들;
    상기 제1 재배선층 및 상기 제2 재배선층 사이에 배치되며, 상기 수동 소자 및 상기 브릿지 구조체와 옆으로 이격된 도전 구조체들;
    상기 제1 재배선층 및 상기 제2 재배선층 사이의 갭 영역에 제공되며, 상기 수동 소자들의 측벽들, 상기 브릿지 구조체의 측벽들, 상기 도전 구조체들의 측벽들을 덮는 하부 몰딩막;
    상기 제2 재배선층의 상면 상에 실장된 제1 반도체칩;
    상기 제2 재배선층 및 상기 제1 반도체칩 사이의 제1 본딩 범프들;
    상기 제2 재배선층의 상면 상에 실장되고, 상기 제1 반도체칩과 옆으로 이격된 칩 스택들, 상기 칩 스택들 각각은 적층된 제2 반도체칩들을 포함하고; 및
    상기 제2 재배선층 및 상기 칩 스택들 사이의 제2 본딩 범프들을 포함하고,
    상기 제1 반도체칩은 평면적 관점에서 상기 칩 스택들 사이에 배치되고,
    상기 제2 반도체칩들은 상기 제1 반도체칩과 다른 종류의 반도체칩이고,
    상기 브릿지 구조체는 상기 칩 스택들 중 어느 하나 및 상기 제1 반도체칩과 평면적 관점에서 오버랩되고,
    상기 수동 소자들 각각은 평면적 관점에서 상기 제1 반도체칩과 오버랩되며, 상기 제1 반도체칩과 전기적으로 연결되며,
    상기 수동 소자들은 상기 칩 스택과 평면적 관점에서 이격된 반도체 패키지.
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