Nothing Special   »   [go: up one dir, main page]

KR20220150137A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20220150137A
KR20220150137A KR1020210057486A KR20210057486A KR20220150137A KR 20220150137 A KR20220150137 A KR 20220150137A KR 1020210057486 A KR1020210057486 A KR 1020210057486A KR 20210057486 A KR20210057486 A KR 20210057486A KR 20220150137 A KR20220150137 A KR 20220150137A
Authority
KR
South Korea
Prior art keywords
chip
interposer substrate
semiconductor chip
substrate
semiconductor
Prior art date
Application number
KR1020210057486A
Other languages
English (en)
Inventor
최동주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210057486A priority Critical patent/KR20220150137A/ko
Priority to US17/569,302 priority patent/US12080698B2/en
Priority to CN202210169344.XA priority patent/CN115295540A/zh
Publication of KR20220150137A publication Critical patent/KR20220150137A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5382—Adaptable interconnections, e.g. for engineering changes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06537—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Control And Other Processes For Unpacking Of Materials (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 인터포저 기판; 상기 인터포저 기판의 상면 상에 제공된 상부 반도체칩; 상기 인터포저 기판의 하면 상에 제공되고, 적층된 하부 반도체칩들을 포함하는 칩 스택, 상기 하부 반도체칩들 각각은 그 내부에 관통 비아들을 포함하고; 상기 칩 스택의 측벽, 상기 인터포저 기판의 측벽, 및 상기 상부 반도체칩의 측벽을 덮는 몰딩막; 및 상기 칩 스택의 하면 상에 제공되고, 상기 관통 비아들과 접속하는 솔더 단자들을 포함하되, 상기 상부 반도체칩은 상기 인터포저 기판을 통해 상기 관통 비아들과 전기적으로 연결될 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 적층된 반도체칩들을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 전기적 특성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 소형화된 반도체 패키지를 제공하는 것에 있다.
본 발명의 개념에 따르면, 반도체 패키지가 제공된다. 본 발명의 실시예들에 따르면, 반도체 패키지는 인터포저 기판; 상기 인터포저 기판의 상면 상에 제공된 상부 반도체칩; 상기 인터포저 기판의 하면 상에 제공되고, 적층된 하부 반도체칩들을 포함하는 칩 스택, 상기 하부 반도체칩들 각각은 그 내부에 관통 비아들을 포함하고; 상기 칩 스택의 측벽, 상기 인터포저 기판의 측벽, 및 상기 상부 반도체칩의 측벽을 덮는 몰딩막; 및 상기 칩 스택의 하면 상에 제공되고, 상기 관통 비아들과 접속하는 솔더 단자들을 포함하되, 상기 상부 반도체칩은 상기 인터포저 기판을 통해 상기 관통 비아들과 전기적으로 연결될 수 있다.
실시예들에 따르면, 반도체 패키지는 인터포저 기판; 상기 인터포저 기판의 상면 상에 배치된 상부 반도체칩; 상기 인터포저 기판의 하면 상에 배치되고, 서로 옆으로 이격된 칩 스택들; 및 상기 칩 스택들의 측벽들, 상기 인터포저 기판의 측벽, 및 상기 상부 반도체칩의 측벽을 덮고, 상기 칩 스택들 사이에 제공된 몰딩막을 포함하되, 상기 칩 스택들 각각은 적층된 하부 반도체칩들을 포함할 수 있다.
실시예들에 따르면, 반도체 패키지는 서로 대향하는 상면 및 하면을 갖는 인터포저 기판; 상기 인터포저 기판의 상기 상면 상에 제공되고, 상기 인터포저 기판과 접속하는 로직 칩; 상기 인터포저 기판의 상기 하면 상에 배치되고, 서로 옆으로 이격된 칩 스택들; 상기 칩 스택들의 하면들 상에 제공된 솔더 단자들; 및 상기 칩 스택들의 측벽들, 상기 인터포저 기판의 측벽, 및 상기 로직칩의 측벽을 덮고, 상기 상부 반도체칩의 상면을 노출시키는 몰딩막을 포함하고, 상기 칩 스택들 각각은 복수의 적층된 메모리칩들을 포함하고, 상기 메모리칩들 각각은 그 내부에 관통 비아들을 포함하고, 상기 솔더 단자들은 상기 관통 비아들을 통해 상기 인터포저 기판과 전기적으로 연결될 수 있다.
본 발명에 따르면, 상부 반도체칩 및 칩 스택은 인터포저 기판의 상면 및 하면 상에 각각 제공될 수 있다. 상부 반도체칩은 인터포저 기판을 통해 칩 스택과 전기적으로 연결될 수 있다. 이에 따라, 상부 반도체칩 및 칩 스택 사이의 전기적 통로의 길이가 감소할 수 있다. 상부 반도체칩 및 칩 스택 사이의 신호 전달 속도가 향상될 수 있다. 반도체 패키지는 향상된 전기적 특성을 나타낼 수 있다. 반도체 패키지가 소형화될 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 1c는 실시예에 따른 인터포저 기판을 설명하기 위한 도면이다.
도 1d는 실시예에 따른 인터포저 기판을 설명하기 위한 도면이다.
도 1e는 실시예에 따른 인터포저 기판을 설명하기 위한 도면이다.
도 1f는 실시예에 따른 인터포저 기판을 설명하기 위한 도면이다.
도 2는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 3a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 3b는 도 3a의 B영역을 확대 도시한 도면이다.
도 4는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 5a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 5b는 도 5a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 6은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 7a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 7b는 실시예에 따른 인터포저 기판 및 상부 반도체칩 사이의 본딩을 설명하기 위한 도면이다.
도 8a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 8b는 실시예에 따른 제3 하부 반도체칩 및 인터포저 기판 사이의 본딩을 설명하기 위한 도면이다.
도 9는 실시예에 따른 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 10a는 실시예들에 따른 반도체 패키지의 칩 스택들, 더미 구조체, 및 몰딩막을 도시한 평면도이다.
도 10b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 10a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 10c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 10d는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 11a는 실시예들에 따른 반도체 패키지의 칩 스택들, 상부 반도체칩, 및 몰딩막을 도시한 평면도이다.
도 11b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 11a의 Ⅲ-Ⅲ'선을 따라 자른 단면이다.
도 12a는 실시예들에 따른 반도체 패키지의 칩 스택들, 더미 구조체, 및 몰딩막을 도시한 평면도이다.
도 12b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 12a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 12c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 13은 실시예들에 따른 적층 반도체 패키지를 설명하기 위한 도면이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 1a 및 도 1b를 참조하면, 반도체 패키지는 기판, 솔더 단자들(600), 칩 스택들(200), 상부 반도체칩(100), 재배선 기판(500), 및 몰딩막(400)을 포함할 수 있다. 기판은 인터포저 기판(300)일 수 있다.
인터포저 기판(300)은 서로 대향하는 상면 및 하면을 가질 수 있다. 인터포저 기판(300)은 상부 패드들(310), 하부 패드들(320), 및 배선들을 포함할 수 있다. 상부 패드들(310) 및 하부 패드들(320) 인터포저 기판(300)의 상면 및 하면 상에 각각 제공될 수 있다. 배선들은 인터포저 기판(300) 내에 제공되며, 상부 패드들(310) 및 하부 패드들(320)과 접속할 수 있다. 배선들은 도 1c 및 도 1d에서 설명할 배선 구조체들(315) 또는 도 1e 및 도 1f에서 설명한 제2 재배선 패턴들(350)을 포함할 수 있다. 인터포저 기판(300)과 접속한다는 것은 배선들과 접속하는 것을 의미할 수 있다. 상부 패드들(310), 하부 패드들(320), 및 배선들은 구리, 알루미늄, 텅스텐, 금, 니켈, 및/또는 티타늄과 같은 금속을 포함할 수 있다.
상부 반도체칩(100)이 인터포저 기판(300)의 상면 상에 배치될 수 있다. 상부 반도체칩(100)은 로직칩 또는 시스템 온 칩(SOC)을 포함할 수 있다. 상부 반도체칩(100)은 예를 들어, ASIC칩 또는 어플리케이션 프로세서(AP) 칩일 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 상부 반도체칩(100)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
상부 반도체칩(100)은 집적 회로들(미도시) 및 칩 패드들(105)을 포함할 수 있다. 다만, 상부 반도체칩(100)은 관통 전극을 포함하지 않을 수 있다. 상부 반도체칩(100)의 집적 회로들은 상부 반도체칩(100) 내에 제공될 수 있다. 칩 패드들(105)은 상부 반도체칩(100)의 하면 상에 제공되고, 상부 반도체칩(100)의 집적 회로들과 전기적으로 연결될 수 있다. 칩 패드들(105)은 알루미늄, 금, 또는 니켈과 같은 금속을 포함할 수 있다. 칩 패드들(105)의 피치는 10 μm 내지 100 μm일 수 있다.
상부 범프들(610)이 인터포저 기판(300) 및 상부 반도체칩(100) 사이에 개재될 수 있다. 예를 들어, 상부 범프들(610)은 상부 패드들(310) 및 상부 반도체칩(100)의 칩 패드들(105)과 접속할 수 있다. 이에 따라, 상부 반도체칩(100)이 상부 범프들(610)을 통해 인터포저 기판(300)과 접속할 수 있다. 본 명세서에서 반도체칩과 전기적으로 연결된다는 것은 상기 반도체칩 내의 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다.
상부 범프들(610) 각각은 상부 솔더볼(613) 및 상부 필라 패턴(611)을 포함할 수 있다. 상부 필라 패턴(611)은 상부 반도체칩(100)의 대응되는 칩 패드(105)의 하면 상에 배치될 수 있다. 상부 필라 패턴(611)은 비교적 균일한 너비를 가질 수 있다. 상부 필라 패턴(611)은 구리 및/또는 티타늄과 같은 금속을 포함할 수 있다. 상부 솔더볼(613)은 상부 필라 패턴(611) 및 대응되는 상부 패드(310) 사이에 개재될 수 있다. 상부 솔더볼(613)은 솔더 물질을 포함할 수 있다. 솔더 물질은 예를 들어, 주석(Sn), 은(Ag), 아연(Zn), 및/또는 이들의 합금을 포함할 수 있다. 도시된 바와 달리, 상부 필라 패턴(611)은 생략되고, 상부 솔더볼(613)이 대응되는 칩 패드(105)의 하면과 직접 접속할 수 있다.
상부 범프들(610)은 제1 피치(P1)를 가질 수 있다. 제1 피치(P1)는 10 μm 내지 100 μm일 수 있다. 제1 피치(P1)은 칩 패드들(105)의 피치 및 상부 패드들(310)의 피치와 실질적으로 동일할 수 있다.
반도체 패키지는 상부 언더필막(410)을 더 포함할 수 있다. 상부 언더필막(410)은 인터포저 기판(300) 및 상부 반도체칩(100) 사이에 개재되고, 상부 범프들(610)의 측벽들을 덮을 수 있다. 상부 언더필막(410)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
칩 스택들(200)이 인터포저 기판(300)의 하면 상에 배치될 수 있다. 칩 스택들(200)은 서로 옆으로 이격 배치될 수 있다. 어떤 두 구성 요소들이 서로 옆으로 이격된 것은 서로 수평적으로 이격된 것일 수 있다. 수평적은 인터포저 기판(300)의 하면에 평행한 것을 의미할 수 있다. 칩 스택들(200)의 개수는 도 1a 및 도 1b의 도시에 제약되지 않고 다양하게 변형될 수 있다.
칩 스택들(200) 각각은 수직적으로 적층된 하부 반도체칩들(210, 220, 230)을 포함할 수 있다. 명세서에서 “수직적”은 인터포저 기판(300)의 하면에 수직한 것을 의미할 수 있다. 예를 들어, 하부 반도체칩들(210, 220, 230)은 제1 하부 반도체칩(210), 제2 하부 반도체칩들(220), 및 제3 하부 반도체칩(230)을 포함할 수 있다. 제2 하부 반도체칩들(220)은 제1 하부 반도체칩(210) 및 제3 하부 반도체칩(230) 사이에 개재될 수 있다.
일 실시예에 따르면, 제1 하부 반도체칩(210)은 제2 하부 반도체칩들(220) 및 제3 하부 반도체칩(230)과 다른 종류의 반도체칩일 수 있다. 이 경우, 제1 하부 반도체칩(210)은 로직칩 또는 컨트롤러칩으로, 제2 및 제3 하부 반도체칩들(220, 230)을 제어할 수 있다. 제3 하부 반도체칩(230)은 제2 하부 반도체칩들(220)과 동종의 칩들일 수 있다. 예를 들어, 제2 하부 반도체칩들(220) 및 제3 하부 반도체칩(230)은 메모리칩들일 수 있다. 메모리칩들은 고대역 메모리(High Bandwidth Memory, HBM) 칩들을 포함할 수 있다.
다른 실시예에 따르면, 제3 하부 반도체칩(230)은 제2 하부 반도체칩들(220) 및 제1 하부 반도체칩(210)과 다른 종류의 반도체칩일 수 있다. 이 경우, 제3 하부 반도체칩(230)은 로직칩 또는 컨트롤러칩으로, 제1 및 제2 하부 반도체칩들(220)을 제어할 수 있다. 제1 하부 반도체칩(210)은 제2 하부 반도체칩들(220)과 동종의 칩들일 수 있다. 제1 및 제2 하부 반도체칩들(210, 220)을 메모리칩들일 수 있다. 제1 내지 제3 하부 반도체칩들(210, 220, 230)의 총 개수는 (4n+1)개일 수 있으나, 이에 제약되지 않는다. (n은 1이상의 정수)
제1 내지 제3 하부 반도체칩들(210, 220, 230) 각각은 집적 회로들(미도시), 하부 도전 패드들(215), 관통 비아들(217), 상부 도전 패드들(216)을 포함할 수 있다. 집적 회로들은 제1 내지 제3 하부 반도체칩들(210, 220, 230) 내에 각각 제공될 수 있다. 하부 도전 패드들(215)은 제1 내지 제3 하부 반도체칩들(210, 220, 230)의 하면들 상에 각각 제공되며, 집적 회로들와 접속할 수 있다. 관통 비아들(217)은 제1 내지 제3 하부 반도체칩들(210, 220, 230) 내에 제공될 수 있다. 관통 비아들(217) 각각은 제1 내지 제3 하부 반도체칩들(210, 220, 230) 중 대응되는 반도체칩을 관통할 수 있다. 관통 비아들(217) 각각은 대응되는 하부 도전 패드들(215) 및 집적 회로들 중 적어도 하나와 접속할 수 있다. 관통 비아들(217)은 구리, 티타늄, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다. 상부 패드들(310)은 제1 내지 제3 하부 반도체칩들(210, 220, 230)의 상면들 상에 각각 제공되어, 관통 비아들(217)과 접속할 수 있다. 하부 도전 패드들(215) 및 상부 도전 패드들(216)은 알루미늄, 금, 니켈, 구리, 또는 텅스텐과 같은 금속을 포함할 수 있다.
칩 스택들(200) 각각은 제1 범프 패턴들(630)을 더 포함할 수 있다. 제1 범프 패턴들(630)은 제1 내지 제3 하부 반도체칩들(210, 220, 230) 사이에 각각 제공될 수 있다. 예를 들어, 제1 범프 패턴들(630)은 제1 내지 제3 하부 반도체칩들(210, 220, 230) 중 인접한 칩들의 마주보는 하부 도전 패드들(215) 및 상부 도전 패드들(216)과 접속할 수 있다. 제1 내지 제3 하부 반도체칩들(210, 220, 230)은 제1 범프 패턴들(630)을 통해 서로 전기적으로 연결될 수 있다.
제1 범프 패턴들(630) 각각은 제1 솔더볼(633) 및 제1 필라 패턴(631)을 포함할 수 있다. 제1 필라 패턴(631)은 대응되는 상부 도전 패드(216) 상에 제공될 수 있다. 제1 필라 패턴(631)은 구리와 같은 금속을 포함할 수 있다. 제1 솔더볼(633)은 제1 필라 패턴(631) 상에 제공되며, 제1 필라 패턴(631)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 솔더볼(633)은 솔더 물질을 포함할 수 있다.
칩 스택들(200) 각각은 제1 언더필 패턴(430)을 더 포함할 수 있다. 제1 언더필 패턴들(430)은 제1 및 제2 하부 반도체칩들(210, 220) 사이, 제2 하부 반도체칩들(220) 사이, 및 제2 및 제3 하부 반도체칩들(220, 230) 사이에 제공될 수 있다. 제1 언더필 패턴(430)은 대응되는 제1 범프 패턴들(630)을 밀봉할 수 있다. 제1 언더필 패턴(430)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
반도체 패키지는 하부 범프들(620)을 더 포함할 수 있다. 하부 범프들(620)이 칩 스택들(200) 및 인터포저 기판(300) 사이에 각각 개재될 수 있다. 하부 범프들(620)은 하부 패드들(320) 및 제3 하부 반도체칩(230)의 상부 도전 패드들(216)과 각각 접속할 수 있다. 이에 따라, 칩 스택들(200)이 인터포저 기판(300)과 전기적으로 연결될 수 있다. 상부 반도체칩(100)은 인터포저 기판(300)을 통해 제1 내지 제3 하부 반도체칩들(210, 220, 230) 중 적어도 하나와 전기적으로 연결될 수 있다. 본 명세서에서 칩 스택들(200)과 전기적으로 연결되는 것은 제1 내지 제3 하부 반도체칩들(210, 220, 230) 중 적어도 하나의 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다. 또는, 칩 스택들(200)과 전기적으로 연결되는 것은 제1 내지 제3 하부 반도체칩들(210, 220, 230)의 관통 비아들(217)과 전기적으로 연결되는 것을 의미할 수 있다.
하부 범프들(620)은 제2 피치(P2)를 가질 수 있다. 제2 피치(P2)는 10 μm 내지 100 μm일 수 있다. 다만, 제2 피치(P2)는 제1 피치(P1)과 동일하거나 더 작을 수 있다. 제2 피치(P2)는 제3 하부 반도체칩(230)의 상부 도전 패드들(216)의 피치 및 하부 패드들(320)의 피치와 실질적으로 동일할 수 있다.
하부 범프들(620) 각각은 하부 솔더볼(623) 및 하부 필라 패턴(621)을 포함할 수 있다. 하부 필라 패턴(621)은 제3 하부 반도체칩(230)의 대응되는 상부 도전 패드(216) 상에 배치될 수 있다. 하부 솔더볼(623)은 하부 필라 패턴(621) 및 대응되는 하부 패드(320) 사이에 제공될 수 있다. 하부 솔더볼(623)은 하부 필라 패턴(621)과 다른 물질을 포함할 수 있다. 예를 들어, 하부 필라 패턴(621)은 구리를 포함하고, 하부 솔더볼(623)은 솔더 물질을 포함할 수 있다.
반도체 패키지는 하부 언더필막들(420)을 더 포함할 수 있다. 하부 언더필막들(420)은 칩 스택들(200) 및 인터포저 기판(300) 사이에 개재되고, 하부 범프들(620)을 밀봉할 수 있다. 하부 언더필막(420)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
몰딩막(400)이 인터포저 기판(300)의 상면, 칩 스택들(200)의 측벽들, 인터포저 기판(300)의 측벽들, 및 상부 반도체칩(100)의 측벽들 상에 제공될 수 있다. 몰딩막(400)은 칩 스택들(200) 사이에 제공될 수 있다. 몰딩막(400)은 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다. 다만, 몰딩막(400)은 상부 언더필막(410), 하부 언더필막(420), 및 제1 언더필 패턴(430)과 다른 물질을 포함할 수 있다. 반도체 패키지 동작 시, 상부 반도체칩(100)에서 비교적 많은 열이 발생할 수 있다. 몰딩막(400)은 상부 반도체칩(100)보다 낮은 열전도율을 가질 수 있다. 몰딩막(400)은 상부 반도체칩(100)의 상면을 노출시킬 수 있다. 이에 따라, 상부 반도체칩(100)에서 발생한 열이 빠르게 외부로 방출될 수 있다.
재배선 기판(500)이 칩 스택들(200)의 하면들 및 몰딩막(400)의 하면 상에 제공될 수 있다. 재배선 기판(500)은 몰딩막(400)의 하면과 직접 물리적으로 접촉할 수 있다. 재배선 기판(500)의 외측벽은 몰딩막(400)의 외측벽과 수직적으로 정렬될 수 있다.
재배선 기판(500)은 유기층들(510), 제1 재배선 패턴들(530), 및 재배선 패드들(540)을 포함할 수 있다. 재배선 기판(500)은 언더 범프 패턴들(520)을 더 포함할 수 있으나, 이에 제약되지 않는다. 유기층들(510)은 서로 적층될 수 있다. 유기층들(510)은 유기 절연층들일 수 있다. 유기층들(510)은 감광성 절연(PID, photoimageable dielectric) 물질을 포함할 수 있다. 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 유기층들(510) 사이의 계면은 구분되지 않을 수 있다. 언더 범프 패턴들(520)이 최하부 유기층(510) 내에 제공될 수 있다. 언더 범프 패턴들(520)의 하면들은 최하부 유기층(510)에 덮히지 않을 수 있다. 언더 범프 패턴들(520)은 구리와 같은 금속을 포함할 수 있다.
제1 재배선 패턴들(530)이 언더 범프 패턴들(520) 상에 각각 제공되며, 언더 범프 패턴들(520)과 각각 접속할 수 있다. 제1 재배선 패턴들(530) 각각은 제1 비아 부분 및 제1 배선 부분을 포함할 수 있다. 제1 비아 부분은 대응되는 유기층(510) 내에 제공될 수 있다. 제1 배선 부분은 제1 비아 부분 상에 제공되며, 제1 비아 부분과 경계면 없이 연결될 수 있다. 제1 배선 부분은 제1 비아 부분보다 더 큰 너비를 가질 수 있다. 재배선 기판(500)은 제1 씨드층들(535)을 더 포함할 수 있다. 제1 씨드층들(535)은 제1 재배선 패턴들(530)의 하면들 상에 각각 제공될 수 있다. 제1 씨드층들(535)은 티타늄 또는 구리를 포함할 수 있다.
재배선 패드들(540)이 제1 재배선 패턴들(530) 상에 각각 제공되며, 제1 재배선 패턴들(530)과 각각 접속할 수 있다. 재배선 패드들(540) 각각은 최상부 유기층(510) 내에 또는 최상부 유기층(510) 상에 제공될 수 있다. 재배선 패드들(540)은 구리, 금, 및/또는 니켈와 같은 금속을 포함할 수 있다. 재배선 기판(500)은 제1 씨드 패드들(545)을 더 포함할 수 있다. 제1 씨드 패드들(545)은 재배선 패드들(540)의 하면들 상에 각각 배치될 수 있다. 제1 씨드 패드들(545)은 티타늄 또는 구리를 포함할 수 있다.
솔더 단자들(600)은 재배선 기판(500)의 하면 상에 제공될 수 있다. 예를 들어, 솔더 단자들(600)은 언더 범프 패턴들(520)의 하면들 상에 제공되어, 언더 범프 패턴들(520)과 각각 접속할 수 있다. 솔더 단자들(600)은 제1 재배선 패턴들(530)을 통해 재배선 패드들(540)과 접속할 수 있다. 재배선 기판(500)과 접속한다는 것은 제1 재배선 패턴들(530) 중 적어도 하나와 접속하는 것을 의미할 수 있다. 솔더 단자들(600)은 서로 전기적으로 분리될 수 있다. 솔더 단자들(600)은 솔더볼들일 수 있다.
몇몇의 솔더 단자들(600)이 칩 스택들(200)의 하면들 상에 제공될 수 있다. 다른 솔더 단자들(600)은 몰딩막(400)의 하면과 수직적으로 오버랩될 수 있다. 재배선 기판(500)이 제공되므로, 제1 하부 반도체칩(210)의 하부 도전 패드들(215)의 위치에 제약되지 않고 솔더 단자들(600)이 자유롭게 배치될 수 있다. 이에 따라, 솔더 단자들(600)은 제3 피치(P3)를 가지고, 제3 피치(P3)는 비교적 클 수 있다. 예를 들어, 제3 피치(P3)는 제1 피치(P1) 및 제2 피치(P2)보다 더 클 수 있다. 제3 피치(P3)는 제1 범프 패턴들(630)의 피치보다 더 클 수 있다. 제3 피치(P3)는 101 μm 이상 1000 μm일 수 있다.
반도체 패키지는 제2 범프 패턴들(640)을 더 포함할 수 있다. 제2 범프 패턴들(640)은 재배선 기판(500) 및 칩 스택들(200) 사이에 배치될 수 있다. 칩 스택들(200)은 제2 범프 패턴들(640)을 통해 재배선 기판(500)과 전기적으로 연결될 수 있다. 제2 범프 패턴들(640) 각각은 제2 솔더볼(643) 및 제2 필라 패턴(641)을 포함할 수 있다. 제2 필라 패턴(641)은 제1 하부 반도체칩(210)의 대응되는 하부 도전 패드(215)의 하면 상에 제공될 수 있다. 제2 필라 패턴(641)은 구리와 같은 금속을 포함할 수 있다. 제2 솔더볼(643)은 제2 필라 패턴(641)의 하면 상에 제공되며, 대응되는 재배선 패드(540)와 접속할 수 있다. 제2 범프 패턴들(640)의 피치는 제3 피치(P3)보다 작을 수 있다. 제2 범프 패턴들(640)의 피치는 10 μm 내지 100 μm일 수 있다.
반도체 패키지는 제2 언더필 패턴(440)을 더 포함할 수 있다. 제2 언더필 패턴들(440)은 재배선 기판(500) 및 칩 스택들(200) 사이에 각각 제공되어, 제2 범프 패턴들(640)을 밀봉할 수 있다. 제2 언더필 패턴(440)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제2 언더필 패턴(440)은 몰딩막(400)과 다른 물질을 포함할 수 있다.
칩 스택들(200)이 인터포저 기판(300)의 상면 상에 배치된 경우, 상부 반도체칩(100) 및 칩 스택들(200)은 인터포저 기판(300) 내의 수평적 통로를 통해 서로 전기적으로 연결될 수 있다. 상기 수평적 통로는 비교적 길어 신호 전달 속도가 저하될 수 있다. 실시예들에 따르면, 상부 반도체칩(100)은 인터포저 기판(300)을 수직적으로 경유하여 제1 내지 제3 하부 반도체칩들(210, 220, 230)과 전기적으로 연결될 수 있다. 이 경우, 인터포저 기판(300) 내의 전기적 통로의 길이가 감소하여, 상부 반도체칩(100) 및 칩 스택들(200) 사이의 신호 전달 속도가 개선될 수 있다. 반도체 패키지는 향상된 전기적 특성을 나타낼 수 있다.
이하, 실시예들에 따른 인터포저 기판에 대하여 설명한다.
도 1c는 실시예에 따른 인터포저 기판을 설명하기 위한 도면으로, 도 1b의 A 영역을 확대 도시한 도면에 대응된다.
도 1c를 참조하면, 인터포저 기판(300)은 반도체 인터포저 기판일 수 있다. 반도체 인터포저 기판은 반도체 기판(301), 도전 비아들(370), 절연층들(312), 배선들, 상부 패드들(310), 및 하부 패드들(320)을 포함할 수 있다. 하부 패드들(320)은 반도체 기판(301)의 하면 상에 제공될 수 있다. 도전 비아들(370)은 반도체 기판(301)을 관통하며, 하부 패드들(320)과 각각 접속할 수 있다. 절연층들(312)은 반도체 기판(301)의 상면 상에 적층될 수 있다. 인터포저 기판(300)의 배선들은 배선 구조체들(315)을 포함할 수 있다. 배선 구조체들(315)은 절연층들(312) 내에 또는 절연층들(312) 사이에 제공될 수 있다. 상부 패드들(310)은 최상부 절연층(312) 상에 제공될 수 있다. 상부 패드들(310)은 배선 구조체들(315)을 통해 도전 비아들(370)과 접속할 수 있다. 도전 비아들(370) 및 배선 구조체들(315)은 구리, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다.
도 1d는 실시예에 따른 인터포저 기판을 설명하기 위한 도면으로, 도 1b의 A 영역을 확대 도시한 도면에 대응된다.
도 1d를 참조하면, 인터포저 기판(300)은 도 1c에서 설명한 바와 같은 반도체 기판(301), 도전 비아들(370), 절연층들(312), 배선 구조체들(315), 상부 패드들(310), 및 하부 패드들(320)을 포함할 수 있다. 다만, 절연층들(312)은 반도체 기판(301)의 하면 상에 제공될 수 있다. 하부 패드들(320)은 최하부 절연층(312) 내에 또는 최하부 절연층(312)의 하면 상에 제공될 수 있다. 상부 패드들(310)은 반도체 기판(301)의 상면 상에 제공될 수 있다.
도 1e는 실시예에 따른 인터포저 기판을 설명하기 위한 도면으로, 도 1b의 A 영역을 확대 도시한 도면에 대응된다.
도 1e를 참조하면, 인터포저 기판(300)은 재배선층일 수 있다. 재배선층은 유기 절연층들(311), 제2 재배선 패턴들(350), 하부 패드들(320), 및 상부 패드들(310)을 포함할 수 있다. 유기 절연층들(311)은 수직적으로 적층될 수 있다. 유기 절연층들(311)은 예를 들어, 감광성 절연 물질을 포함할 수 있다. 유기 절연층들(311) 사이의 계면은 구분되지 않을 수 있다. 하부 패드들(320)은 최하부 유기 절연층(311) 내에 제공될 수 있다. 제2 재배선 패턴들(350)은 유기 절연층들(311) 내에 제공될 수 있다. 제2 재배선 패턴들(350)은 하부 패드들(320) 상에 각각 제공되며, 하부 패드들(320)과 각각 접속할 수 있다. 제2 재배선 패턴들(350) 각각은 서로 연결된 제2 비아 부분 및 제2 배선 부분을 포함할 수 있다. 제2 배선 부분은 제2 비아 부분 상에 제공되고, 제2 비아 부분보다 큰 너비를 가질 수 있다. 상부 패드들(310)이 제2 재배선 패턴들(350) 상에 각각 배치되며, 제2 재배선 패턴들(350)과 각각 접속할 수 있다.
재배선층은 제2 씨드층들(355) 및 제2 씨드 패드들(335)을 더 포함할 수 있다. 제2 씨드층들(355)이 제2 재배선 패턴들(350)의 하면들 상에 각각 제공될 수 있다. 제2 씨드 패드들(335)이 상부 패드들(310)의 하면들 상에 각각 제공될 수 있다. 제2 씨드층들(355) 및 제2 씨드 패드들(335)은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다.
도 1f는 실시예에 따른 인터포저 기판을 설명하기 위한 도면으로, 도 1b의 A 영역을 확대 도시한 도면에 대응된다.
도 1f를 참조하면, 인터포저 기판(300)은 재배선층일 수 있다. 인터포저 기판(300)은 도 1e에서 설명한 바와 실질적으로 동일한 유기 절연층들(311), 제2 재배선 패턴들(350), 제2 씨드층들(355) 제2 씨드 패드들(335), 하부 패드들(320), 및 상부 패드들(310)을 포함할 수 있다. 다만, 제2 재배선 패턴들(350) 각각의 제2 비아 부분은 제2 배선 부분 상에 제공될 수 있다. 제2 씨드층들(355)은 재배선 패드들(540)의 상면들 상에 제공될 수 있다. 제2 씨드 패드들(335)은 하부 패드들(320)의 상면들 상에 각각 제공되어, 제2 재배선 패턴들(350)과 접속할 수 있다.
도 2는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다.
도 2를 참조하면, 반도체 패키지는 재배선 기판(500), 솔더 단자들(600), 칩 스택들(200), 인터포저 기판(300), 상부 반도체칩(100), 및 몰딩막(400)을 포함할 수 있다. 칩 스택들(200) 각각은 제1 범프 패턴들(630)을 포함할 수 있다. 제1 범프 패턴들(630) 각각은 제1 솔더볼(633) 및 제1 필라 패턴(631)을 포함할 수 있다. 다만, 도 1b와 달리, 제1 솔더볼(633)이 대응되는 상부 도전 패드(216)와 접속할 수 있다. 제1 필라 패턴(631)은 제1 솔더볼(633)의 상면 상에 제공될 수 있다. 제1 필라 패턴(631)은 제1 솔더볼(633) 및 대응되는 하부 도전 패드(215)와 접속할 수 있다.
반도체 패키지는 방열 구조체(900)를 더 포함할 수 있다. 방열 구조체(900)는 상부 반도체칩(100)의 상면 및 몰딩막(400)의 상면 상에 제공될 수 있다. 도시되지 않았으나, 방열 구조체(900)는 몰딩막(400)의 외측벽들 상으로 더 연장될 수 있다. 방열 구조체(900)는 히트 싱크, 히트 슬러그, 또는 열전달 물질(TIM)층 중에서 적어도 하나를 포함할 수 있다. 방열 구조체(900)는 몰딩막(400)보다 더 큰 열전도율을 가질 수 있다. 반도체 패키지의 동작 시, 상부 반도체칩(100)에서 발생한 열이 방열 구조체(900)를 통해 빠르게 방출될 수 있다. 방열 구조체(900)는 예를 들어, 구리와 같은 금속을 포함할 수 있다. 방열 구조체(900)는 외부의 물리적 충격을 흡수하여, 상부 반도체칩(100)을 보호할 수 있다.
방열 구조체(900)는 전기 전도성을 가져, 전자기파 차폐층으로 기능할 수 있다. 이 경우, 방열 구조체(900)는 칩 스택들(200) 및 상부 반도체칩(100)의 전자기 간섭(EMI. Electromagnetic Interference)을 차폐시킬 수 있다.
도 3a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다. 도 3b는 도 3a의 B영역을 확대 도시한 도면이다.
도 3a 및 도 3b를 참조하면, 반도체 패키지는 재배선 기판(500), 솔더 단자들(600), 칩 스택들(200), 인터포저 기판(300), 상부 반도체칩(100), 및 몰딩막(400)을 포함할 수 있다. 반도체 패키지는 도 1b에서 설명한 제2 범프 패턴들(640) 및 제2 언더필 패턴들(440)을 포함하지 않을 수 있다.
재배선 기판(500)은 유기층들(510), 제1 재배선 패턴들(530), 및 재배선 패드들(540)을 포함할 수 있다. 다만, 재배선 기판(500)은 도 1b에서 설명한 언더 범프 패턴들(520)을 포함하지 않을 수 있다. 재배선 기판(500)은 제1 하부 반도체칩(210) 및 몰딩막(400)과 직접 접촉할 수 있다. 예를 들어, 최상부 유기층(510)은 제1 하부 반도체칩(210)의 하면 및 몰딩막(400)의 하면과 직접 접촉할 수 있다. 제1 재배선 패턴들(530) 각각의 제1 비아 부분은 제1 배선 부분 상에 제공될 수 있다. 제1 비아 부분은 제1 하부 반도체칩(210)의 대응되는 하부 도전 패드(215)의 하면 상에 제공될 수 있다. 제1 씨드층들(535) 각각은 대응되는 제1 재배선 패턴(530) 및 하부 도전 패드(215) 사이에 개재될 수 있다. 제1 씨드층들(535) 각각은 대응되는 하부 도전 패드(215)의 하면과 직접 접속할 수 있다.
재배선 패드들(540)은 제1 재배선 패턴들(530)의 하면들 상에 각각 제공될 수 있다. 재배선 패드들(540)은 최하부 유기층(510) 내에 또는 최하부 유기층(510)의 하면 상에 제공될 수 있다. 제1 씨드 패드들(545)은 재배선 패드들(540)의 상면들 상에 제공될 수 있다. 솔더 단자들(600)은 재배선 패드들(540)의 하면들 상에 제공되고, 재배선 패드들(540)과 접속할 수 있다. 재배선 패드들(540)은 솔더 단자들(600)의 언더 범프 패턴들로 기능할 수 있다.
재배선 기판(500)은 칩 퍼스트(chip-first) 공정에 의해 제조될 수 있으나, 이제 제약되지 않는다.
도 4는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4를 참조하면, 반도체 패키지는 솔더 단자들(600), 칩 스택들(200), 인터포저 기판(300), 상부 반도체칩(100), 및 몰딩막(400)을 포함할 수 있다. 다만, 반도체 패키지는 도 1a 및 도 1b에서 설명한 재배선 기판(500)을 포함하지 않을 수 있다. 솔더 단자들(600)은 칩 스택들(200)의 하면들 상에 각각 제공될 수 있다. 예를 들어, 솔더 단자들(600)은 제1 하부 반도체칩(210)의 하부 도전 패드들(215)의 하면들 상에 각각 제공될 수 있다.
반도체 패키지는 도전 필라들(601)을 더 포함할 수 있다. 도전 필라들(601)은 솔더 단자들(600) 및 제1 하부 반도체칩(210)의 하부 도전 패드들(215) 사이에 개재될 수 있다. 도전 필라들(601)은 구리와 같은 금속을 포함할 수 있다. 도전 필라들(601) 및 솔더 단자들(600)은 몰딩막(400)의 하면 상에 제공되지 않을 수 있다.
도 5a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 5b는 도 5a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 5a 및 도 5b를 참조하면, 반도체 패키지는 솔더 단자들(600), 재배선 기판(500), 칩 스택들(200), 인터포저 기판(300), 상부 반도체칩(100), 및 몰딩막(400)을 포함할 수 있다. 상부 반도체칩(100)은 복수로 제공될 수 있다. 복수의 상부 반도체칩들(100)은 인터포저 기판(300)의 상면 상에서 서로 옆으로 이격될 수 있다. 상부 반도체칩들(100)은 제1 상부 반도체칩(110) 및 제2 상부 반도체칩(120)을 포함할 수 있다. 제1 상부 반도체칩(110) 및 제2 상부 반도체칩(120) 각각은 인터포저 기판(300)을 통해 칩 스택들(200) 중 적어도 하나와 접속할 수 있다. 제1 상부 반도체칩(110) 및 제2 상부 반도체칩(120) 각각은 인터포저 기판(300), 관통 비아들(217), 및 재배선 기판(500)을 통해 솔더 단자들(600)과 접속할 수 있다. 일 예로, 제1 상부 반도체칩(110)은 제2 상부 반도체칩(120)과 인터포저 기판(300)을 통해 서로 전기적으로 연결될 수 있으나, 이에 제약되지 않는다.
일 예로, 제2 상부 반도체칩(120)은 제1 상부 반도체칩(110)과 동종의 반도체칩일 수 있다. 제2 상부 반도체칩(120)은 제1 상부 반도체칩(110)과 실질적으로 동일한 크기를 가질 수 있다. 이와 달리, 제2 상부 반도체칩(120)은 제1 상부 반도체칩(110)과 다른 종류의 로직칩일 수 있다. 예를 들어, 제1 상부 반도체칩(110)은 중앙처리장치(Central Processing Unit, CPU)를 포함하는 반도체칩일 수 있고, 제2 상부 반도체칩(120)은 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함하는 반도체칩일 수 있다. 제2 상부 반도체칩(120)은 제1 상부 반도체칩(110)과 다른 크기를 가질 수 있으나, 이에 제약되지 않는다. 제1 상부 반도체칩(110) 개수 및 제2 상부 반도체칩(120)의 개수는 다양하게 변형될 수 있다.
복수의 상부 언더필막들(410)이 인터포저 기판(300) 및 상부 반도체칩들(100) 사이에 각각 개재될 수 있다.
도 6은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다.
도 6을 참조하면, 반도체 패키지는 솔더 단자들(600), 재배선 기판(500), 칩 스택들(200), 인터포저 기판(300), 상부 반도체칩(100), 및 몰딩막(400)을 포함할 수 있다. 칩 스택들(200)은 제1 내지 제3 하부 반도체칩들(210, 220, 230)을 포함할 수 있다. 제1 하부 반도체칩(210)의 상면은 최하부 제2 하부 반도체칩(220)의 하면과 직접 접촉할 수 있다. 인접한 2개의 제2 하부 반도체칩들(220)의 마주보는 상면 및 하면은 서로 직접 접촉할 수 있다. 최상부 제2 하부 반도체칩(220)의 상면은 제3 하부 반도체칩(230)의 하면과 직접 접촉할 수 있다.
실시예들에 따르면, 인접한 2개의 하부 반도체칩들(210, 220, 230)은 서로 직접 본딩에 의해 연결될 수 있다. 어떤 두 칩들이 직접 본딩에 의해 연결된다는 것은 상기 두 칩들의 서로 마주보는 위치의 도전성 구성 요소들이 직접 본딩되는 것 및 상기 두 칩들의 서로 마주보는 위치의 절연성 구성 요소들이 직접 본딩되는 것을 포함할 수 있다. 절연성 구성 요소들이 직접 본딩되는 것은 상기 절연성 구성 요소들 사이에 화학 결합이 형성된 것을 포함할 수 있으나, 이에 제약되지 않는다. 상기 도전성 구성 요소들은 하부 도전 패드들(215) 및 상부 도전 패드들(216)를 포함할 수 있다. 제1 내지 제3 하부 반도체칩들(210, 220, 230) 중 인접한 두 개의 마주보는 절연 패턴들 사이에 화학적 결합이 형성될 수 있다. 상기 절연 패턴들은 실리콘 산화물을 포함할 수 있으니 이에 제약되지 않는다.
제1 내지 제3 하부 반도체칩들(210, 220, 230)의 마주보는 상부 도전 패드들(216)은 하부 도전 패드들(215)의 직접 물리적으로 접촉할 수 있다. 제1 내지 제3 하부 반도체칩들(210, 220, 230)을 직접 본딩시키는 것은 상부 도전 패드들(216) 및 하부 도전 패드들(215) 상에 열 또는 압력을 가하는 것을 포함할 수 있다. 이에 따라, 상부 도전 패드들(216)의 상면들 및 하부 도전 패드들(215)의 하면들이 융융될 수 있다. 상부 도전 패드들(216)의 융융된 상면들은 마주보는 하부 도전 패드들(215)의 융융된 하면들과 접합될 수 있다. 어떤 두 도전성 구성 요소들이 직접 본딩된다는 것은 상기 두 구성 요소들의 접합면들이 서로 직접 접촉하는 것, 상기 두 구성 요소들의 접합면들의 적어도 일부가 용융되어 결합하는 것, 또는 상기 두 구성 요소들이 일체형 구조를 이루는 것을 포함할 수 있다. 두 도전성 구성 요소들이 직접 본딩에 의해 일체형 구조를 이루더라도, 두 도전성 구성 요소들이 직접 접촉하는 것으로 해석될 수 있다.
도 7a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 3a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다.
도 7a를 참조하면, 상부 반도체칩(100)은 인터포저 기판(300)과 직접 본딩에 의해 연결될 수 있다. 상부 반도체칩(100)의 하면은 인터포저 기판(300)의 하면과 직접 접촉할 수 있다. 예를 들어, 상부 반도체칩(100)의 칩 패드들(105)은 상부 패드들(310)과 직접 본딩될 수 있다.
일 예로, 도 1e 및 도 1f에서 설명한 재배선층이 인터포저 기판(300)으로 사용될 수 있다. 다른 예로, 인터포저 기판(300)은 도 1c의 예에서 설명한 반도체 인터포저 기판일 수 있다. 이 경우, 상부 반도체칩(100)의 하면 상의 절연 패턴은 인터포저 기판(300)의 상면 상의 절연층(도 1c에서 312)과 직접 본딩되고, 화학적 결합이 상부 반도체칩(100)의 하면 상의 절연 패턴 및 인터포저 기판(300)의 상면 상의 절연층(312) 사이에 제공될 수 있다. 상부 반도체칩(100)의 하면 상의 절연 패턴은 실리콘 산화물을 포함할 수 있다.
도 7b는 실시예에 따른 인터포저 기판 및 상부 반도체칩 사이의 본딩을 설명하기 위한 도면으로, 도 7a의 A영역을 확대 도시한 도면에 대응된다.
도 7b를 참조하면, 인터포저 기판(300)은 재배선층일 수 있다. 예를 들어, 인터포저 기판(300)은 유기 절연층들(311), 제2 재배선 패턴들(350), 제2 씨드층들(355), 제2 씨드 패드들(335), 및 하부 패드들(320)을 포함할 수 있다. 인터포저 기판(300)은 별도의 상부 패드들(도 1f 및 도 7a에서 310)을 포함하지 않을 수 있다.
제2 재배선 패턴들(350) 각각의 상부는 상부 반도체칩(100)의 대응되는 칩 패드(105)와 수직적으로 오버랩될 수 있다. 제2 재배선 패턴들(350) 각각의 상부는 앞서 설명한 제2 비아 부분일 수 있다. 제2 씨드층들(355)은 제2 재배선 패턴들(350) 및 복수의 칩 패드들(105) 사이에 개재될 수 있다. 제2 씨드층들(355)은 칩 패드들(105)과 직접 접촉할 수 있다. 최상부 유기 절연층(311)은 인터포저 기판(300)의 하면과 물리적으로 직접 접촉할 수 있다.
도 8a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 3a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다.
도 8a를 참조하면, 제3 하부 반도체칩(230)의 상면은 인터포저 기판(300)의 하면과 직접 접촉할 수 있다. 도 1e 및 도 1f에서 설명한 재배선층이 인터포저 기판(300)으로 사용될 수 있다. 다른 예로, 인터포저 기판(300)은 도 1d의 예에서 설명한 바와 같은 반도체 인터포저 기판일 수 있다.
제3 하부 반도체칩(230)은 인터포저 기판(300)과 직접 본딩에 의해 연결될 수 있다. 예를 들어, 제3 하부 반도체칩(230)의 상부 도전 패드들(216)은 인터포저 기판(300)의 하부 패드들(320)과 직접 본딩될 수 있다. 제3 하부 반도체칩(230)의 상면 상의 절연 패턴은 인터포저 기판(300)의 하면 상의 절연층(도 1d에서 312)과 직접 본딩될 수 있다. 예를 들어, 제3 하부 반도체칩(230)의 상면 상의 절연 패턴 및 인터포저 기판(300)의 하면 상의 절연층(도 1d에서 312) 사이에 화학적 결합이 제공될 수 있다. 이 경우, 제3 하부 반도체칩(230)의 상면 상의 절연 패턴은 실리콘 산화물을 포함할 수 있다.
도 8b는 실시예에 따른 제3 하부 반도체칩 및 인터포저 기판 사이의 본딩을 설명하기 위한 도면으로, 도 8a의 A영역을 확대 도시한 도면에 대응된다.
도 8b를 참조하면, 인터포저 기판(300)은 도 1e에서 설명한 바와 같은 재배선층일 수 있다. 예를 들어, 인터포저 기판(300)은 유기 절연층들(311), 제2 재배선 패턴들(350), 제2 씨드층들(355), 제2 씨드 패드들(335), 및 상부 패드들(310)을 포함할 수 있다. 다만, 재배선층은 하부 패드들(도 1e 및 도 8a에서 320)을 포함하지 않을 수 있다. 제2 재배선 패턴들(350)은 제3 하부 반도체칩(230)의 상부 도전 패드들(216) 상에 각각 제공될 수 있다. 제2 씨드층들(355)은 복수의 상부 도전 패드들(216) 및 제2 재배선 패턴들(350) 사이에 개재될 수 있다. 제2 씨드층들(355)은 상부 도전 패드들(216)과 직접 접촉할 수 있다. 최하부 유기 절연층(311)은 제3 하부 반도체칩(230)의 상면과 직접 접촉할 수 있다.
도 9는 실시예에 따른 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다.
도 9를 참조하면, 상부 반도체칩(100)은 도 7a에서 설명한 바와 같이 인터포저 기판(300)과 직접 본딩에 의해 결합될 수 있다. 또는 상부 반도체칩(100) 및 인터포저 기판(300) 사이의 본딩은 도 7b에서 설명한 바와 동일할 수 있다. 도 8a에서 설명한 바와 같이 인터포저 기판(300)은 제3 하부 반도체칩(230)과 직접 본딩에 의해 결합될 수 있다. 다른 예로, 제3 하부 반도체칩(230) 및 인터포저 기판(300) 사이의 본딩은 도 8b에서 설명한 바와 동일할 수 있다. 제1 내지 제3 하부 반도체칩들(210, 220, 230)은 서로 직접 본딩될 수 있다. 제1 내지 제3 하부 반도체칩들(210, 220, 230) 사이의 직접 본딩은 도 6에서 설명한 바와 같을 수 있다.
재배선 기판(500)은 도 3a 및 도 3b의 예에서 바와 실질적으로 동일할 수 있다. 예를 들어, 제1 씨드층들(535)은 제1 하부 반도체칩(210)의 하부 도전 패드들(215)과 직접 접속할 수 있다. 최상부 유기층(510)은 제1 하부 반도체칩(210)의 하면과 직접 접속할 수 있다.
도 10a는 실시예들에 따른 반도체 패키지의 칩 스택들, 더미 구조체, 및 몰딩막을 도시한 평면도이다. 도 10b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 10a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 10a 및 도 10b를 참조하면, 반도체 패키지는 솔더 단자들(600), 재배선 기판(500), 칩 스택들(200), 더미 구조체(700), 인터포저 기판(300), 상부 반도체칩(100), 및 몰딩막(400)을 포함할 수 있다. 인터포저 기판(300)은 평면적 관점에서 센터 영역 및 엣지 영역을 가질 수 있다. 평면적 관점에서 인터포저 기판(300)의 엣지 영역은 센터 영역과 인터포저 기판(300)의 측벽 사이에 제공될 수 있다.
칩 스택들(200)은 인터포저 기판(300)의 센터 영역의 하면 상에 제공될 수 있다. 더미 구조체(700)는 인터포저 기판(300)의 엣지 영역의 하면 상에 제공될 수 있다. 예를 들어, 더미 구조체(700)는 재배선 기판(500) 및 인터포저 기판(300) 사이에 개재될 수 있다. 더미 구조체(700)는 인터포저 기판(300)의 엣지 영역을 지지할 수 있다. 이에 따라, 인터포저 기판(300)이 더 안정적으로 고정될 수 있다.
더미 구조체(700)는 그 내부를 관통하는 홀(790)을 가질 수 있다. 더미 구조체(700)의 홀(790) 내에 칩 스택들(200)이 제공될 수 있다. 칩 스택들(200)은 더미 구조체(700)의 내측벽과 이격될 수 있다. 더미 구조체(700)는 반도체 다이 또는 실리콘 웨이퍼일 수 있다. 반도체 다이는 예를 들어, 실리콘을 포함할 수 있다. 다만, 더미 구조체(700)는 집적 회로들을 포함하지 않을 수 있다.
몰딩막(400)은 재배선 기판(500)의 상면 상에서 더미 구조체(700)의 내측벽과 외측벽을 덮을 수 있다. 몰딩막(400)은 칩 스택들(200)과 더미 구조체(700) 사이 및 칩 스택들(200) 사이에 제공될 수 있다. 몰딩막(400)은 인터포저 기판(300)의 측벽들 및 상부 반도체칩(100)의 측벽 상으로 연장될 수 있다.
몰딩막(400)은 제1 내지 제3 하부 반도체칩들(210, 220, 230)보다 더 큰 열팽창계수를 가질 수 있다. 몰딩막(400) 및 하부 반도체칩들(210, 220, 230)의 열팽창계수 차이가 지나치게 크면, 몰딩막(400)이 제1 내지 제3 하부 반도체칩들(210, 220, 230)로부터 분리될 수 있다. 실시예들에 따르면, 더미 구조체(700)는 몰딩막(400)보다 낮은 열팽창계수를 가질 수 있다. 예를 들어, 더미 구조체(700) 및 제1 내지 제3 하부 반도체칩들(210, 220, 230) 사이의 열팽창계수 차이는 몰딩막(400) 및 제1 내지 제3 하부 반도체칩들(210, 220, 230)의 열팽창계수 차이보다 작을 수 있다. 제3 하부 반도체칩들(210, 220, 230) 및 몰딩막(400) 사이의 열팽창계수 차이는 더미 구조체(700)에 의해 상쇄될 수 있다. 이에 따라, 몰딩막(400)이 제1 내지 제3 하부 반도체칩들(210, 220, 230)로부터 분리되는 현상이 방지될 수 있다.
도 10c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 10a의 Ⅱ-Ⅱ'선을 따라 자른 단면에 대응된다.
도 10c를 참조하면, 반도체 패키지는 더미 구조체(700), 하부 더미 범프들(720), 상부 더미 범프들(710), 제3 언더필 패턴(471), 및 제4 언더필 패턴(472)을 포함할 수 있다. 더미 구조체(700)는 도 10a 및 도 10b에서 설명한 바와 실질적으로 동일할 수 있다.
상부 더미 범프들(710)은 더미 구조체(700) 및 인터포저 기판(300) 사이에 개재될 수 있다. 상부 더미 범프들(710)은 인터포저 기판(300)과 전기적으로 연결되지 않을 수 있다. 예를 들어, 상부 더미 범프들(710)은 인터포저 기판(300)의 배선들과 절연될 수 있다. 상부 더미 범프들(710) 각각은 제1 더미 솔더볼(713) 및 제1 더미 필라 패턴(711)을 포함할 수 있다. 제1 더미 필라 패턴(711)은 더미 구조체(700)의 상면 상에 제공될 수 있다. 제1 더미 필라 패턴(711)은 예를 들어, 구리를 포함할 수 있다. 제1 더미 솔더볼(713)은 제1 더미 필라 패턴(711) 및 인터포저 기판(300) 사이에 개재될 수 있다. 다른 예로, 상부 더미 범프들(710) 각각은 제1 더미 필라 패턴(711)을 포함하지 않을 수 있다.
제3 언더필 패턴(471)이 더미 구조체(700) 및 인터포저 기판(300) 사이에 개재되어, 상부 더미 범프들(710)의 측벽들을 덮을 수 있다. 제3 언더필 패턴(471)은 몰딩막(400)과 다른 절연성 폴리머를 포함할 수 있다.
하부 더미 범프들(720)은 재배선 기판(500) 및 더미 구조체(700) 사이에 개재될 수 있다. 하부 더미 범프들(720)은 제1 재배선 패턴들(530)과 절연될 수 있다. 하부 더미 범프들(720) 각각은 제2 더미 솔더볼(723) 및 제2 더미 필라 패턴(721)을 포함할 수 있다. 제2 더미 솔더볼(723)은 재배선 기판(500)의 상면 상에 제공될 수 있다. 제2 더미 필라 패턴(721)은 제1 더미 솔더볼(713) 및 더미 구조체(700) 사이에 개재될 수 있다. 제2 더미 필라 패턴(721)은 예를 들어, 구리를 포함할 수 있다. 다른 예로, 하부 더미 범프들(720) 각각은 제2 더미 필라 패턴(721)을 포함하지 않을 수 있다.
제4 언더필 패턴(472)이 재배선 기판(500) 및 더미 구조체(700) 사이에 개재되어, 하부 더미 범프들(720)의 측벽들을 덮을 수 있다. 제4 언더필 패턴(472)은 몰딩막(400)과 다른 절연성 폴리머를 포함할 수 있다.
도 10d는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 10a의 Ⅱ-Ⅱ'선을 따라 자른 단면에 대응된다.
도 10d를 참조하면, 반도체 패키지는 솔더 단자들(600), 재배선 기판(500), 칩 스택들(200), 인터포저 기판(300), 상부 반도체칩(100), 및 몰딩막(400)을 포함할 수 있다. 칩 스택들(200)은 인터포저 기판(300)의 센터 영역의 하면 상에 제공될 수 있다. 칩 스택들(200)은 인터포저 기판(300)의 엣지 영역의 하면 상에 제공되지 않을 수 있다. 몰딩막(400)이 인터포저 기판(300)의 엣지 영역의 하면과 재배선 기판(500) 사이의 영역을 채울 수 있다. 몰딩막(400)은 인터포저 기판(300)의 엣지 영역을 지지할 수 있다.
도 11a는 실시예들에 따른 반도체 패키지의 칩 스택들, 상부 반도체칩, 및 몰딩막을 도시한 평면도이다. 도 11b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 11a의 Ⅲ-Ⅲ'선을 따라 자른 단면이다. 도 11b는 도 10a의 Ⅱ-Ⅱ'선을 따라 자른 단면에 대응된다.
도 11a 및 도 11b를 참조하면, 반도체 패키지는 솔더 단자들(600), 재배선 기판(500), 칩 스택들(200), 더미 구조체(700), 인터포저 기판(300), 상부 반도체칩(100), 및 몰딩막(400)을 포함할 수 있다. 상부 반도체칩(100)은 복수 개로 제공될 수 있다. 복수의 상부 반도체칩들(100)은 제1 상부 반도체칩(110) 및 제2 상부 반도체칩(120)을 포함할 수 있다. 제1 상부 반도체칩(110) 및 제2 상부 반도체칩(120)은 도 5a 및 도 5b의 예에서 설명한 바와 동일 또는 유사할 수 있다. 도 11a와 같이 제1 상부 반도체칩(110)은 복수로 제공되고, 제2 상부 반도체칩(120)은 복수로 제공될 수 있다.
도 12a는 실시예들에 따른 반도체 패키지의 칩 스택들, 더미 구조체, 및 몰딩막을 도시한 평면도이다. 도 12b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 12a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 12a 및 도 12b를 참조하면, 반도체 패키지는 솔더 단자들(600), 재배선 기판(500), 칩 스택들(200), 더미 구조체(700), 인터포저 기판(300), 상부 반도체칩(100), 및 몰딩막(400)을 포함할 수 있다.
칩 스택들(200)은 평면적 관점에서 인터포저 기판(300)의 엣지 영역의 하면 상에 제공될 수 있다. 더미 구조체(700)는 평면적 관점에서 인터포저 기판(300)의 센터 영역의 하면 상에 제공될 수 있다. 예를 들어, 더미 구조체(700)는 칩 스택들(200) 사이에 제공되며, 칩 스택들(200)과 옆으로 이격될 수 있다. 몰딩막(400)은 칩 스택들(200)의 측벽들 및 더미 구조체(700)의 측벽들을 덮고, 칩 스택들(200)과 더미 구조체(700) 사이에 개재될 수 있다.
반도체 패키지는 상부 더미 범프들(710), 하부 더미 범프들(720), 제3 언더필 패턴(471), 및 제4 언더필 패턴(472)을 더 포함할 수 있다. 상부 더미 범프들(710), 하부 더미 범프들(720), 제3 언더필 패턴(471), 및 제4 언더필 패턴(472)은 인터포저 기판(300)의 센터 영역의 하면 상에 제공될 수 있다.
칩 스택들(200) 및 더미 구조체(700)의 배치는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다. 예를 들어, 칩 스택들(200) 중 어느 하나는 인터포저 기판(300)의 엣지 영역의 하면 상에 제공되고, 칩 스택들(200) 중 다른 하나는 인터포저 기판(300)의 센터 영역의 하면 상에 제공될 수 있다. 이 경우, 더미 구조체(700)는 칩 스택들(200)과 옆으로 이격 배치되며, 인터포저 기판(300)을 지지할 수 있다.
도 12c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 12c를 참조하면, 반도체 패키지는 솔더 단자들(600), 재배선 기판(500), 칩 스택들(200), 인터포저 기판(300), 상부 반도체칩(100), 및 몰딩막(400)을 포함할 수 있다. 칩 스택들(200)은 평면적 관점에서 인터포저 기판(300)의 엣지 영역의 하면 상에 제공될 수 있다. 칩 스택들(200)은 인터포저 기판(300)의 센터 영역의 하면 상에 제공되지 않을 수 있다. 몰딩막(400)이 인터포저 기판(300)의 센터 영역의 하면과 재배선 기판(500) 사이의 영역에 배치될 수 있다. 몰딩막(400)은 인터포저 기판(300)의 센터 영역을 지지할 수 있다.
본 발명의 실시예들은 서로 다양하게 조합될 수 있다. 예를 들어, 도 1a 및 도 1b의 반도체 패키지, 도 3a 및 도 3b의 반도체 패키지, 도 4의 반도체 패키지, 도 5a 및 도 5b의 반도체 패키지, 도 6의 반도체 패키지, 도 7a의 반도체 패키지, 도 8a의 반도체 패키지, 도 9의 반도체 패키지, 도 10a 및 도 10b의 반도체 패키지, 도 10c의 반도체 패키지, 도 10d의 반도체 패키지, 도 11a 및 도 11b의 반도체 패키지, 도 12a 및 도 12b의 반도체 패키지, 및 도 12c의 반도체 패키지는 도 2의 예에서 설명한 방열 구조체(900)를 더 포함할 수 있다.
도 13은 실시예들에 따른 적층 반도체 패키지를 설명하기 위한 도면이다.
도 13을 참조하면, 적층 반도체 패키지는 패키지 기판 및 반도체 패키지를 포함할 수 있다. 패키지 기판(800)은 인쇄 회로 기판(PCB)일 수 있다. 패키지 기판(800)은 기판 패드들(810) 및 내부 배선들(815)을 포함할 수 있다. 기판 패드들(810)은 패키지 기판(800)의 상면 상에 제공될 수 있다. 내부 배선들(815)은 패키지 기판(800) 내에 배치되고, 기판 패드들(810)과 각각 접속할 수 있다. 패키지 기판(800)과 접속한다는 것은 내부 배선들(815) 중 적어도 하나와 접속하는 것을 의미할 수 있다. 기판 패드들(810) 및 내부 배선들(815)은 금속을 포함할 수 있다. 외부 단자들(850)이 패키지 기판(800)의 하면 상에 배치될 수 있다. 외부의 전기적 신호들은 외부 단자들(850)을 통해 패키지 기판(800)으로 전달될 수 있다. 외부 단자들(850)은 솔더볼들을 포함할 수 있다. 외부 단자들(850)은 솔더 물질과 같은 금속을 포함할 수 있다.
반도체 패키지가 패키지 기판(800) 상에 실장될 수 있다. 반도체 패키지는 도 1a 및 도 1b의 반도체 패키지와 실질적으로 동일할 수 있다. 예를 들어, 반도체 패키지는 재배선 기판(500), 솔더 단자들(600), 인터포저 기판(300), 칩 스택들(200), 상부 반도체칩(100), 및 몰딩막(400)을 포함할 수 있다. 반도체 패키지를 패키지 기판(800) 상에 실장하는 것은 솔더 단자들(500)을 기판 패드들(810)과 각각 접속시키는 것을 포함할 수 있다.
도시된 바와 달리, 도 2의 반도체 패키지, 도 3a 및 도 3b의 반도체 패키지, 도 4의 반도체 패키지, 도 5a 및 도 5b의 반도체 패키지, 도 6의 반도체 패키지, 도 7a의 반도체 패키지, 도 8a의 반도체 패키지, 도 9의 반도체 패키지, 도 10a 및 도 10b의 반도체 패키지, 도 10c의 반도체 패키지, 도 10d의 반도체 패키지, 도 11a 및 도 11b의 반도체 패키지, 도 12a 및 도 12b의 반도체 패키지, 또는 도 12c의 반도체 패키지가 패키지 기판(800) 상에 실장될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 인터포저 기판;
    상기 인터포저 기판의 상면 상에 제공된 상부 반도체칩;
    상기 인터포저 기판의 하면 상에 제공되고, 적층된 하부 반도체칩들을 포함하는 칩 스택, 상기 하부 반도체칩들 각각은 그 내부에 관통 비아들을 포함하고;
    상기 칩 스택의 측벽, 상기 인터포저 기판의 측벽, 및 상기 상부 반도체칩의 측벽을 덮는 몰딩막; 및
    상기 칩 스택의 하면 상에 제공되고, 상기 관통 비아들과 접속하는 솔더 단자들을 포함하되,
    상기 상부 반도체칩은 상기 인터포저 기판을 통해 상기 관통 비아들과 전기적으로 연결되는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 칩 스택은 서로 옆으로 이격된 복수의 칩 스택들을 포함하고,
    상기 몰딩막은 상기 칩 스택들 사이에 제공된 반도체 패키지.
  3. 제 1항에 있어서,
    상기 칩 스택의 하면 및 상기 몰딩막의 하면 상에 배치된 재배선 기판을 더 포함하되,
    상기 솔더 단자들은 상기 재배선 기판의 하면 상에 제공된 반도체 패키지.
  4. 제 3항에 있어서,
    상기 솔더 단자들 중 적어도 하나는 상기 몰딩막의 상기 하면과 수직적으로 오버랩되는 반도체 패키지.
  5. 제 3항에 있어서,
    상기 재배선 기판 및 상기 인터포저 기판 사이에 개재된 더미 구조체를 더 포함하되,
    상기 더미 구조체는 상기 칩 스택과 옆으로 이격된 반도체 패키지.
  6. 제 5항에 있어서,
    상기 더미 구조체는 상기 몰딩막보다 작은 열팽창계수를 갖는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 인터포저 기판 및 상기 상부 반도체칩 사이에 개재된 상부 범프들을 더 포함하되,
    상기 상부 범프들의 피치는 상기 솔더 단자들의 피치보다 더 작은 반도체 패키지.
  8. 제 1항에 있어서,
    상기 인터포저 기판 및 상기 칩 스택 사이에 개재된 하부 범프들을 더 포함하되,
    상기 하부 범프들의 피치는 상기 솔더 단자들의 피치보다 더 작은 반도체 패키지.
  9. 제 1항에 있어서,
    상기 상부 반도체칩은 제1 상부 반도체칩 및 상기 제1 상부 반도체칩과 옆으로 이격된 제2 상부 반도체칩을 포함하고,
    상기 제2 상부 반도체칩은 상기 제1 상부 반도체칩과 다른 종류의 로직집을 포함하는 반도체 패키지.
  10. 인터포저 기판;
    상기 인터포저 기판의 상면 상에 배치된 상부 반도체칩;
    상기 인터포저 기판의 하면 상에 배치되고, 서로 옆으로 이격된 칩 스택들; 및
    상기 칩 스택들의 측벽들, 상기 인터포저 기판의 측벽, 및 상기 상부 반도체칩의 측벽을 덮고, 상기 칩 스택들 사이에 제공된 몰딩막을 포함하되,
    상기 칩 스택들 각각은 적층된 하부 반도체칩들을 포함하는 반도체 패키지.
  11. 제 10항에 있어서,
    상기 칩 스택들의 하면들 상에 제공된 솔더 단자들을 더 포함하고,
    상기 하부 반도체칩들 각각은 내부에 관통 비아들을 포함하고,
    상기 관통 비아들은 상기 솔더 단자들과 접속하는 반도체 패키지.
  12. 제 10항에 있어서,
    상기 칩 스택들의 하면들 및 상기 몰딩막의 하면 상에 배치된 재배선 기판; 및
    상기 재배선 기판의 하면 상에 제공된 솔더 단자들을 더 포함하되,
    상기 재배선 기판은 유기 절연층 및 상기 유기 절연층 내의 재배선 패턴을 포함하는 반도체 패키지.
  13. 제 10항에 있어서,
    상기 상부 반도체칩의 하면은 상기 인터포저 기판의 상기 상면과 직접 접촉하는 반도체 패키지.
  14. 제 10항에 있어서,
    상기 하부 반도체칩들은 적층된 제1 하부 반도체칩, 제2 하부 반도체칩, 및 제3 하부 반도체칩을 포함하고,
    상기 인터포저 기판의 상기 하면은 상기 제3 반도체칩과 직접 접촉하는 반도체 패키지.
  15. 제 10항에 있어서,
    상기 하부 반도체칩들은 제1 하부 반도체칩 및 상기 제1 하부 반도체칩 상의 제2 하부 반도체칩을 포함하고,
    상기 제1 하부 반도체칩의 상면은 상기 제2 하부 반도체칩의 하면과 직접 접촉하는 반도체 패키지.
  16. 제 10항에 있어서,
    상기 재배선 기판 및 상기 인터포저 기판 사이에 개재된 더미 구조체를 더 포함하되,
    상기 더미 구조체는 상기 칩 스택들과 옆으로 이격되고,
    상기 더미 구조체는 상기 몰딩막보다 더 작은 열팽창계수를 갖는 반도체 패키지.
  17. 서로 대향하는 상면 및 하면을 갖는 인터포저 기판;
    상기 인터포저 기판의 상기 상면 상에 제공되고, 상기 인터포저 기판과 접속하는 로직 칩;
    상기 인터포저 기판의 상기 하면 상에 배치되고, 서로 옆으로 이격된 칩 스택들;
    상기 칩 스택들의 하면들 상에 제공된 솔더 단자들; 및
    상기 칩 스택들의 측벽들, 상기 인터포저 기판의 측벽, 및 상기 로직칩의 측벽을 덮고, 상기 상부 반도체칩의 상면을 노출시키는 몰딩막을 포함하고,
    상기 칩 스택들 각각은 복수의 적층된 메모리칩들을 포함하고,
    상기 메모리칩들 각각은 그 내부에 관통 비아들을 포함하고,
    상기 솔더 단자들은 상기 관통 비아들을 통해 상기 인터포저 기판과 전기적으로 연결된 반도체 패키지.
  18. 제 17항에 있어서,
    상기 인터포저 기판은:
    반도체 기판;
    상기 반도체 기판을 관통하는 도전 비아들;
    상기 반도체 기판 상의 절연층들; 및
    상기 절연층들 내에 제공되고, 상기 도전 비아와 전기적으로 연결되는 배선 구조체들을 포함하는 반도체 패키지.
  19. 제 17항에 있어서,
    상기 인터포저 기판은:
    유기 절연층;
    상기 유기 절연층 내에 제공되고, 서로 옆으로 이격된 재배선 패턴들; 및
    상기 재배선 패턴들 상에 배치된 재배선 패드들을 포함하되,
    상기 로직칩은 상기 재배선 패턴들을 통해 상기 메모리칩들과 전기적으로 연결되는 반도체 패키지.
  20. 제 17항에 있어서,
    상기 솔더 단자들의 피치는 상기 로직칩의 칩 패드들의 피치보다 더 크고,
    상기 칩 패드들의 상기 피치는 10 μm 내지 100 μm 이고,
    상기 솔더 단자들의 상기 피치는 101 μm 내지 1000 μm인 반도체 패키지.
KR1020210057486A 2021-05-03 2021-05-03 반도체 패키지 KR20220150137A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210057486A KR20220150137A (ko) 2021-05-03 2021-05-03 반도체 패키지
US17/569,302 US12080698B2 (en) 2021-05-03 2022-01-05 Semiconductor package
CN202210169344.XA CN115295540A (zh) 2021-05-03 2022-02-24 半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210057486A KR20220150137A (ko) 2021-05-03 2021-05-03 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20220150137A true KR20220150137A (ko) 2022-11-10

Family

ID=83808688

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210057486A KR20220150137A (ko) 2021-05-03 2021-05-03 반도체 패키지

Country Status (3)

Country Link
US (1) US12080698B2 (ko)
KR (1) KR20220150137A (ko)
CN (1) CN115295540A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11728284B2 (en) * 2021-07-16 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure and method for forming the same
CN118737980A (zh) * 2023-03-29 2024-10-01 华为技术有限公司 芯片堆叠结构及其形成方法、芯片封装结构、电子设备

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
US8136071B2 (en) 2007-09-12 2012-03-13 Neal Solomon Three dimensional integrated circuits and methods of fabrication
CN202758883U (zh) * 2009-05-26 2013-02-27 拉姆伯斯公司 堆叠的半导体器件组件
US9167694B2 (en) 2010-11-02 2015-10-20 Georgia Tech Research Corporation Ultra-thin interposer assemblies with through vias
US9209156B2 (en) 2012-09-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuits stacking approach
US9170948B2 (en) 2012-12-23 2015-10-27 Advanced Micro Devices, Inc. Cache coherency using die-stacked memory device with logic die
JP6505726B2 (ja) 2014-01-31 2019-04-24 コーニング インコーポレイテッド 半導体チップを相互接続するためのインタポーザを提供するための方法及び装置
US10880994B2 (en) * 2016-06-02 2020-12-29 Intel Corporation Top-side connector interface for processor packaging
WO2019146039A1 (ja) 2018-01-25 2019-08-01 ソフトバンク株式会社 三次元積層集積回路の冷媒による冷却方式と、それを用いた三次元積層集積回路
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US20200111720A1 (en) 2018-10-05 2020-04-09 Intel Corporation Dual side die packaging for enhanced heat dissipation
US11387224B2 (en) * 2018-10-11 2022-07-12 Intel Corporation Phase change material in substrate cavity
US20230081139A1 (en) * 2021-09-15 2023-03-16 Intel Corporation Integrated circuit package with flipped high bandwidth memory device

Also Published As

Publication number Publication date
US12080698B2 (en) 2024-09-03
US20220352138A1 (en) 2022-11-03
CN115295540A (zh) 2022-11-04

Similar Documents

Publication Publication Date Title
US20220310577A1 (en) Semiconductor package
KR20210110008A (ko) 반도체 패키지
EP3154083A2 (en) Fan-out package structure having embedded package substrate
TWI851814B (zh) 半導體封裝
US11587859B2 (en) Wiring protection layer on an interposer with a through electrode
CN110718528A (zh) 半导体封装件
KR20220140215A (ko) 반도체 패키지
KR20220150137A (ko) 반도체 패키지
KR20220150093A (ko) 반도체 패키지
US20240266268A1 (en) Semiconductor package including a redistribution substrate and a method of fabricating the same
KR20230027367A (ko) 반도체 패키지
US20240194646A1 (en) Semiconductor package
US20230207417A1 (en) Semiconductor package
US11837533B2 (en) Semiconductor package
US12062639B2 (en) Semiconductor package and method of fabricating the same
KR20230033115A (ko) 반도체 패키지
KR20230030103A (ko) 반도체 패키지
KR20220009534A (ko) 반도체 패키지 및 이의 제조 방법
US20240243110A1 (en) Semiconductor package
US20240290762A1 (en) Semiconductor package
TWI854106B (zh) 半導體封裝
US20240222244A1 (en) Semiconductor package
US20240170455A1 (en) Semiconductor package
KR20230078860A (ko) 반도체 패키지
JP2024134513A (ja) 半導体パッケージ

Legal Events

Date Code Title Description
A201 Request for examination