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KR20210148471A - 반도체 소자 및 그의 제조 방법 - Google Patents

반도체 소자 및 그의 제조 방법 Download PDF

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KR20210148471A
KR20210148471A KR1020200064170A KR20200064170A KR20210148471A KR 20210148471 A KR20210148471 A KR 20210148471A KR 1020200064170 A KR1020200064170 A KR 1020200064170A KR 20200064170 A KR20200064170 A KR 20200064170A KR 20210148471 A KR20210148471 A KR 20210148471A
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layer
interlayer insulating
insulating layer
layers
hydrogen
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KR1020200064170A
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김경희
노우철
김익수
김준관
김진섭
신용진
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삼성전자주식회사
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Abstract

본 발명은 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판, 상기 기판의 상기 셀 어레이 영역 상에 제공되는 셀 트랜지스터들, 상기 기판의 상기 주변 회로 영역 상에 제공되는 주변 트랜지스터들, 상기 셀 트랜지스터들과 연결되는 제1 배선층, 상기 주변 트랜지스터들과 연결되는 제2 배선층, 상기 제1 배선층을 덮는 층간 절연막, 및 상기 제1 배선층과 이격되어 상기 제2 배선층의 상면 및 측벽을 덮는 블로킹층을 포함하는 반도체 소자 및 그의 제조 방법을 제공한다.

Description

반도체 소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THEREOF}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 보다 구체적으로 주변 회로 영역으로 수소가 공급되는 것을 선택적으로 차단하는 구조를 갖는 반도체 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 또한, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예에 따른 반도체 소자는 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판, 상기 기판의 상기 셀 어레이 영역 상에 제공되는 셀 트랜지스터들, 상기 기판의 상기 주변 회로 영역 상에 제공되는 주변 트랜지스터들, 상기 셀 트랜지스터들과 연결되는 제1 배선층, 상기 주변 트랜지스터들과 연결되는 제2 배선층, 상기 제1 배선층을 덮는 층간 절연막, 및 상기 제1 배선층과 이격되어 상기 제2 배선층의 상면 및 측벽을 덮는 블로킹층을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 소자는 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판, 상기 기판의 상기 셀 어레이 영역 상에 제공되는 셀 트랜지스터들, 상기 기판의 상기 주변 회로 영역 상에 제공되는 주변 트랜지스터들, 상기 셀 트랜지스터들과 연결되는 제1 하부 배선층, 상기 주변 트랜지스터들과 연결되는 제2 하부 배선층, 상기 제1 및 제2 하부 배선층들을 덮는 계면층, 상기 계면층을 관통하며 상기 제1 및 제2 하부 배선층들과 각각 연결되는 제1 및 제2 상부 배선층들, 상기 제1 및 제2 상부 배선층들을 덮는 층간 절연막, 및 상기 제2 상부 배선층과 상기 층간 절연막 사이에 제공되며, 상기 제2 상부 배선층을 덮는 블로킹층을 포함하되, 상기 블로킹층의 수소 투과도는 상기 계면층의 수소 투과도보다 낮을 수 있다.
또한, 본 발명의 실시예에 따른 반도체 소자는 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판, 상기 기판의 상기 셀 어레이 영역 상에 제공되는 셀 트랜지스터들, 및 상기 셀 트랜지스터들과 연결되는 커패시터들, 상기 기판의 상기 주변 회로 영역 상에 제공되는 주변 트랜지스터들, 상기 커패시터들과 연결되는 제1 하부 배선층, 상기 주변 트랜지스터들과 연결되는 제2 하부 배선층, 상기 제1 및 제2 하부 배선층들을 덮는 계면층, 상기 계면층을 관통하며 상기 제1 및 제2 하부 배선층들과 각각 연결되는 제1 및 제2 상부 배선층들, 상기 제1 상부 배선층을 덮는 층간 절연막, 상기 제1 상부 배선층과 이격되어 상기 제2 상부 배선층의 상면 및 측벽을 덮는 블로킹층, 및 상기 층간 절연막 상의 패시베이션층을 포함하되, 상기 셀 트랜지스터들은 소자 분리막에 의해 정의되는 활성 영역의 상부에 제공되는 제1 및 제2 불순물 영역들, 상기 제1 불순물 영역들과 각각 연결되는 비트 라인 콘택들, 및 상기 제2 불순물 영역들과 각각 연결되는 노드 콘택들을 포함하고, 상기 커패시터들은 각각 하부 전극, 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이의 유전층을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 셀 어레이 영역으로 수소 공급 경로를 유지하여 누설 전류를 감소시킴으로써 셀 어레이의 전기적 특성을 개선하고, 주변 회로 영역으로 수소가 공급되는 것을 선택적으로 차단하여 주변 회로들의 신뢰성 열화를 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 도 1을 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 도 1을 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 도 1을 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 13은 본 발명의 실시예들에 따른 반도체 소자에서, 서로 다른 물질을 포함하는 블로킹층의 수소 함량을 비교하기 위한 그래프이다.
도 14a는 본 발명의 실시예들에 따른 반도체 소자에서, 서로 다른 물질을 포함하는 블로킹층의 수소 투과도를 비교하기 위한 그래프이다.
도 14b는 도 14a의 A 부분을 확대한 그래프이다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 반도체 소자에서, 서로 다른 두께를 갖는 블로킹층의 수소 투과도를 비교하기 위한 그래프들이다.
이하, 도면들을 참조하여 본 발명의 실시예에 따른 반도체 소자 및 그의 제조 방법에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도로, 도 1을 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 1 및 도 2를 참조하면, 반도체 소자는 기판(100) 상의 집적 회로 영역(ELR) 및 집적 회로 영역(ELR) 상의 배선 영역(LLR)을 포함할 수 있다. 집적 회로 영역(ELR)은 기판(100) 상의 복수의 트랜지스터들 및/또는 회로들을 포함하는 영역일 수 있다. 배선 영역(LLR)은 복수의 트랜지스터들 및/또는 회로들과 연결되는 복수의 배선들을 포함하는 영역일 수 있다.
본 발명의 반도체 소자가 메모리 소자인 경우, 집적 회로 영역(ELR)은 셀 어레이 영역(CAR)의 셀 어레이 및 셀 어레이를 구동하기 위한 주변 회로 영역(PCR)의 주변 회로들을 포함할 수 있다. 셀 어레이는 셀 트랜지스터들(CTR)을 포함할 수 있고, 주변 회로들은 주변 트랜지스터들(PTR)을 포함할 수 있다. 일 예로, 주변 회로 영역(PCR)은 셀 어레이 영역(CAR)을 둘러쌀 수 있다.
셀 어레이 영역(CAR)은 메모리 셀들이 배치되는 영역일 수 있다. 주변 회로 영역(PCR)은 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다. 이와는 달리, 본 발명의 반도체 소자가 비메모리 소자인 경우, 집적 회로 영역(ELR)은 셀 어레이 영역(CAR)의 셀 어레이를 포함하지 않을 수 있다. 이하 메모리 소자를 기준으로 설명되나, 본 발명은 이에 제한되지 않는다.
셀 어레이 영역(CAR) 상의 집적 회로 영역(ELR)은 기판(100) 상의 소자 분리막(101)에 의해 정의되는 제1 활성 영역들(ACT1), 제1 활성 영역들(ACT1) 상의 셀 트랜지스터들(CTR) 및 셀 트랜지스터들(CTR)과 연결되는 정보 저장 구조체(DSS)를 포함할 수 있다.
기판(100)은, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 등의 반도체 기판일 수 있다. 기판(100)의 상부에 제공되는 제1 활성 영역들(ACT1)은 수평적으로 분리된 바(bar)의 형태를 가지며, 기판(100)의 상면과 평행한 제1 방향(D1)으로 연장될 수 있다. 제1 방향(D1)은 기판(100)의 상면과 평행한 제2 방향(D2) 및 제3 방향(D3) 모두에 대하여 비수직한(non-perpendicular) 방향일 수 있다. 제1 활성 영역들(ACT1)에 제1 불순물 영역들(IR1) 및 제2 불순물 영역들(IR2)이 제공될 수 있다. 제1 불순물 영역들(IR1) 및 제2 불순물 영역들(IR2)은 기판(100)과 다른 도전형을 가질 수 있다.
각각의 제1 활성 영역들(ACT1) 상에 한 쌍의 워드 라인들(WL)이 제공될 수 있다. 워드 라인들(WL)은 기판(100)의 상부에 매립되어 제2 방향(D2)으로 연장되며, 제1 활성 영역들(ACT1)을 가로지를 수 있다. 워드 라인들(WL)은 제3 방향(D3)으로 서로 이격될 수 있다.
기판(100)의 상면 상에 버퍼 패턴(BP)이 제공될 수 있다. 버퍼 패턴(BP)은 단수 또는 복수의 층으로 적층된 절연 물질을 포함할 수 있다. 제1 활성 영역들(ACT1) 상에 비트 라인 콘택들(DCC)이 제공될 수 있다. 비트 라인 콘택들(DCC)은 버퍼 패턴(BP)을 관통하며 기판(100)의 상면과 수직한 제4 방향(D4)으로 연장될 수 있다. 비트 라인 콘택들(DCC)은 제1 불순물 영역들(IR1)과 각각 연결될 수 있다.
워드 라인들(WL)과 교차하며 제3 방향(D3)으로 연장되는 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 제2 방향(D2)으로 서로 이격될 수 있다. 비트 라인들(BL)은 복수의 제1 활성 영역들(ACT1)을 가로지를 수 있다. 비트 라인들(BL)은 버퍼 패턴(BP) 및 비트 라인 콘택들(DCC)과 접촉할 수 있다. 비트 라인들(BL) 각각은 차례로 적층된 제1 도전 패턴, 제2 도전 패턴 및 캡핑 패턴을 포함할 수 있다. 제1 및 제2 도전 패턴들과 캡핑 패턴의 양 측벽들을 덮는 스페이서들(BS)이 제공될 수 있다. 인접하는 비트 라인들(BL) 사이에 정보 저장 구조체(DSS)와 연결되는 노드 콘택들(BC)이 제공될 수 있다. 노드 콘택들(BC)은 제2 불순물 영역들(IR2)과 각각 연결될 수 있다.
노드 콘택들(BC) 상에 랜딩 패드들(LP)이 제공될 수 있다. 랜딩 패드들(LP)은 분리 패턴(SP)에 의해 분리될 수 있다. 랜딩 패드들(LP) 상에 정보 저장 구조체(DSS)가 제공될 수 있다. 일 예로, 정보 저장 구조체(DSS)는 커패시터일 수 있다. 정보 저장 구조체(DSS)는 하부 전극(BE), 상부 전극(TE) 및 하부 전극(BE)과 상부 전극(TE) 사이의 유전막(DL)을 포함할 수 있다. 도시된 바와 달리, 정보 저장 구조체(DSS)는 하부 전극(BE)의 측벽을 지지하는 지지 패턴들을 더 포함할 수 있다.
정보 저장 구조체(DSS)의 하부 전극(BE)은, 예를 들어, 필라(pillar) 형태 또는 하면이 닫힌 실린더(cylinder) 형태를 가질 수 있다. 하부 전극(BE)은, 예를 들어, 불순물이 도핑된 폴리 실리콘, 금속, 금속 질화물, 금속 실리사이드 및 폴리 실리사이드 중 적어도 어느 하나를 포함할 수 있다. 유전막(DL)은 하부 전극(BE)을 컨포말하게 덮을 수 있다. 유전막(DL)은, 예를 들어, 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr) 및 란탄(La) 중 적어도 어느 하나를 포함하는 산화물, 질화물, 규화물, 산화질화물, 또는 규화산화질화물을 포함할 수 있다. 상부 전극(TE)은 유전막(DL)을 덮을 수 있다. 일 예로, 하부 전극(BE)이 하면이 닫힌 실린더 형태를 갖는 경우, 상부 전극(TE)은 실린더 형태의 내부를 채울 수 있다. 상부 전극(TE)은, 일 예로, 불순물이 도핑된 실리콘 게르마늄을 포함할 수 있다.
이상, 셀 어레이 영역(CAR) 상의 집적 회로 영역(ELR)의 구조에 대하여 디램(dynamic random access memory, DRAM)을 기준으로 설명하였으나, 본 발명에 따른 반도체 소자는 이에 한정되지 않으며, 상변화 물질과 같은 가변 저항체를 포함하는 메모리 소자일 수 있다.
주변 회로 영역(PCR) 상의 집적 회로 영역(ELR)은 소자 분리막(101)에 의하여 정의되는 제2 활성 영역(ACT2) 및 제2 활성 영역(ACT2) 상에 제공되는 주변 트랜지스터들(PTR)을 포함할 수 있다. 각각의 주변 트랜지스터들(PTR)은 제2 활성 영역(ACT2) 상에 차례로 적층된 주변 게이트 절연막(PGI), 주변 게이트 전극(PGE) 및 주변 게이트 캡핑막(PGC)을 포함할 수 있다. 각각의 주변 트랜지스터들(PTR)은 주변 게이트 절연막(PGI), 주변 게이트 전극(PGE) 및 주변 게이트 캡핑막(PGC)의 양 측벽들을 덮는 주변 게이트 스페이서들(PGS) 및 주변 게이트 전극(PGE) 양측의 소스/드레인 영역들(PSD)을 더 포함할 수 있다.
주변 회로 영역(PCR) 상의 주변 트랜지스터들(PTR) 및 셀 어레이 영역(CAR) 상의 정보 저장 구조체(DSS)를 덮는 하부 층간 절연막(110)이 제공될 수 있다. 예를 들어, 하부 층간 절연막(110)은 BPSG(boro-phosphosicate glass), TOSZ(tonen sazene), USG(undoped sicate glass), SOG(spin-on glass), FOX(flowable oxide), TEOS(tetraethylortho sicate), HDP CVD 절연물질(high density plasma chemical vapor deposition dielectric), 또는 HSQ(hydrogen sisesquioxane)을 포함할 수 있다.
집적 회로 영역(ELR) 상의 배선 영역(LLR)은 층간 절연막들, 저유전층들 및 이들 내에 형성된 배선층들을 포함할 수 있다. 구체적으로, 배선 영역(LLR)은 차례로 적층된 제1 내지 제3 저유전층들(LK1, LK2, LK3), 제3 저유전층(LK3) 상에 차례로 적층된 제1 및 제2 상부 층간 절연막들(150, 170)을 포함할 수 있다. 제1 저유전층(LK1), 제2 저유전층(LK2) 및 제3 저유전층(LK3) 내에 각각 제1 하부 배선층(131), 제2 하부 배선층(133) 및 제3 하부 배선층(135)이 제공될 수 있다. 저유전층의 개수 및 하부 배선층의 개수는 이에 한정되지 않으며 변경될 수 있다.
본 명세서에서 저유전층은 유전 상수가 4.4보다 작은 절연층을 지칭한다. 일 예로, 제1 내지 제3 저유전층들(LK1, LK2, LK3)은 SiCOH를 포함할 수 있다. 예를 들어, 제1 내지 제3 하부 배선층들(131, 133, 135)은 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다. 일 예로, 제2 하부 배선층(133) 및 제3 하부 배선층(135)은 일 방향으로 연장되는 라인 타입 구조의 하면에 제공되는 비아(VI)를 포함할 수 있다. 제1 내지 제3 하부 배선층들(131, 133, 135)의 상부 폭은 하부 폭보다 클 수 있으나, 본 발명은 이에 한정되지 않는다. 이하, 본 명세서에서 폭은 기판(100)의 상면과 평행한 제2 방향(D2)(또는 제3 방향(D3))으로의 폭을 의미할 수 있다.
제1 내지 제3 저유전층들(LK1, LK2, LK3) 각각의 두께는 서로 다를 수 있다. 일 예로, 제1 저유전층(LK1)의 두께는 제2 저유전층(LK2)의 두께 및 제3 저유전층(LK3)의 두께보다 작을 수 있다. 이하, 본 명세서에서 두께는 기판(100)의 상면에 수직한 제4 방향(D4)으로의 두께를 의미할 수 있다. 제1 내지 제3 저유전층들(LK1, LK2, LK3)은 동일한 물질로 형성될 수 있으나, 본 발명은 이에 한정되지 않으며 제1 내지 제3 저유전층들(LK1, LK2, LK3) 중 일부는 유전 상수가 다르거나 조성이 다른 물질로 형성될 수 있다.
제1 하부 배선층(131) 중 셀 어레이 영역(CAR) 상의 일부는 제1 하부 콘택(111)을 통하여 정보 저장 구조체(DSS)의 상부, 일 예로 커패시터들의 상부 전극(TE)에 연결될 수 있다. 제1 하부 배선층(131) 중 주변 회로 영역(PCR) 상의 일부는 제2 하부 콘택(113)을 통하여 주변 트랜지스터들(PTR)의 소스/드레인 영역들(PSD) 중 어느 하나에 연결될 수 있다. 제2 하부 콘택(113)의 하면은 제1 하부 콘택(111)의 하면보다 낮은 레벨에 위치할 수 있다. 제1 및 제2 하부 콘택들(111, 113)의 상면들은 실질적으로 동일한 레벨에 위치할 수 있다. 제1 및 제2 하부 콘택들(111, 113)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 및 이들의 질화물 중 적어도 하나를 포함할 수 있다.
제1 저유전층(LK1)과 하부 층간 절연막(110) 사이에 하부 계면층(LE)이 제공될 수 있다. 제3 저유전층(LK3)과 제1 상부 층간 절연막(150) 사이에 상부 계면층(UE)이 제공될 수 있다. 일 예로, 하부 계면층(LE)은 제1 내지 제3 저유전층들(LK1, LK2, LK3) 중 최하층과 접하는 계면층일 수 있고, 상부 계면층(UE)은 제1 내지 제3 저유전층들(LK1, LK2, LK3) 중 최상층과 접하는 계면층일 수 있다. 제1 내지 제3 저유전층들(LK1, LK2, LK3) 사이에는 제1 및 제2 중간 계면층들(ME1, ME2)이 제공될 수 있다. 일 예로, 제1 저유전층(LK1)과 제2 저유전층(LK2) 사이에 제1 중간 계면층(ME1)이 제공되고, 제2 저유전층(LK2)과 제3 저유전층(LK3) 사이에 제2 중간 계면층(ME2)이 제공될 수 있다. 하부 계면층(LE), 상부 계면층(UE), 제1 및 제2 중간 계면층들(ME1, ME2) 중 일부는 서로 다른 특성을 갖는 복수의 절연층들을 포함할 수 있다. 일 예로, 상부 계면층(UE)은 복수의 계면층들을 포함할 수 있다. 이와는 달리, 하부 계면층(LE) 및 제1 및 제2 중간 계면층들(ME1, ME2)은 단일층들일 수 있다. 하부 계면층(LE), 상부 계면층(UE), 제1 및 제2 중간 계면층들(ME1, ME2) 각각은, 예를 들어, 실리콘 질화물(SiN) 또는 실리콘 탄질화물(SiCN)을 포함할 수 있다. 일 예로, 상부 계면층(UE)은 실리콘 질화물(SiN)을 포함하고, 하부 계면층(LE), 제1 및 제2 중간 계면층들(ME1, ME2)은 실리콘 탄질화물(SiCN)을 포함할 수 있다.
제3 저유전층(LK3) 상에 제1 및 제2 상부 층간 절연막들(150, 170)이 제공될 수 있다. 제1 및 제2 상부 층간 절연막들(150, 170)은 저유전층들(LK1, LK2, LK3)보다 유전 상수가 큰 절연층들일 수 있다. 일 예로, 제1 및 제2 상부 층간 절연막들(150, 170) 각각은 유전 상수가 4.4 이상일 수 있다. 제1 및 제2 상부 층간 절연막들(150, 170)은 BPSG(boro-phosphosicate glass), TOSZ(tonen sazene), USG(undoped sicate glass), SOG(spin-on glass), FOX(flowable oxide), TEOS(tetraethylortho sicate), HDP CVD 절연물질(high density plasma CVD dielectric), 또는 HSQ(hydrogen sisesquioxane)을 포함할 수 있다.
제1 상부 층간 절연막(150) 내에 상부 콘택(151)이 제공될 수 있다. 상부 콘택(151)은 제1 상부 층간 절연막(150) 및 상부 계면층(UE)을 관통하며, 제3 하부 배선층(135)과 접촉할 수 있다. 상부 콘택(151)은 제1 내지 제3 하부 배선층들(131, 133, 135), 제1 및 제2 하부 콘택들(111, 113)과 전기적으로 연결될 수 있다. 제2 상부 층간 절연막(170) 내에 제1 및 제2 상부 배선층들(171C, 171P)이 제공될 수 있다. 제1 및 제2 상부 배선층들(171C, 171P)은 상부 콘택(151)의 상면과 접촉할 수 있다. 제1 상부 배선층(171C)은 셀 어레이 영역(CAR) 상의 제2 상부 층간 절연막(170) 내에 제공될 수 있고, 제2 상부 배선층(171P)은 주변 회로 영역(PCR) 상의 제2 상부 층간 절연막(170) 내에 제공될 수 있다. 제1 및 제2 상부 배선층들(171C, 171P)의 상부 폭은 하부 폭보다 작을 수 있다.
제1 상부 배선층(171C) 상에 제1 반사 방지층(173C)이 제공될 수 있다. 제2 상부 배선층(171P) 상에 제2 반사 방지층(173P)이 제공될 수 있다. 제1 및 제2 반사 방지층들(173C, 173P) 각각은, 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다.
상부 콘택(151)은 제1 상부 층간 절연막(150)을 관통하여, 제1 및 제2 상부 배선층들(171C, 171P) 각각을 제3 하부 배선층(135)에 연결할 수 있다. 예를 들어, 상부 콘택(151)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 및 이들의 질화물 중 적어도 하나를 포함할 수 있다. 제1 및 제2 상부 배선층들(171C, 171P)은 제1 내지 제3 하부 배선층들(131, 133, 135)과 다른 도전 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 하부 배선층들(131, 133, 135)은 제1 금속을 포함하고, 제1 및 제2 상부 배선층들(171C, 171P)은 제1 금속과 다른 제2 금속을 포함할 수 있다. 일 예로, 제1 및 제2 상부 배선층들(171C, 171P)은 알루미늄(Al)을 포함할 수 있다.
주변 회로 영역(PCR) 상의 제2 상부 배선층(171P) 및 제2 반사 방지층(173P)을 둘러싸는 블로킹층(175)이 제공될 수 있다. 블로킹층(175)은 제2 상부 배선층(171P)의 측벽(171Ps) 및 제2 반사 방지층(173P)의 상면(173Pt)을 덮을 수 있다. 블로킹층(175)은 제1 상부 배선층(171C)과 서로 이격될 수 있다. 블로킹층(175)의 두께(175T)는, 예를 들어, 약 50 Å 내지 300 Å일 수 있다. 바람직하게는, 블로킹층(175)의 두께(175T)는 약 100 Å 내지 200 Å일 수 있다. 블로킹층(175)의 두께(175T)는 제2 반사 방지층(173P)의 상면(173Pt)으로부터 제4 방향(D4)으로 측정된 것일 수 있다. 블로킹층(175)의 두께(175T)는 제2 상부 배선층(171P)의 측벽(171Ps)으로부터 제2 방향(D2)(또는 제3 방향(D3))으로 측정된 것일 수 있다. 블로킹층(175)은 제2 반사 방지층(173P)의 상면(173Pt) 및 제2 상부 배선층(171P)의 측벽(171Ps) 상에서 실질적으로 균일한 두께(175T)를 가질 수 있다. 블로킹층(175)의 두께(175T)는 수소 투과를 방지하기 위해 하한을 가질 수 있고, 비용을 절약하기 위해 상한을 가질 수 있다.
블로킹층(175)은 제2 상부 배선층(171P)을 제2 상부 층간 절연막(170)으로부터 이격시킬 수 있다. 블로킹층(175)은 제2 상부 층간 절연막(170)과 다른 물질을 포함할 수 있다. 블로킹층(175)은, 일 예로, 산화 알루미늄(AlOx)을 포함할 수 있다. 일 예로, 블로킹층(175)의 수소 투과도(hydrogen permeabity)는 상부 계면층(UE)의 수소 투과도보다 낮을 수 있다. 블로킹층(175) 및 상부 계면층(UE)의 수소 투과도에 대하여 도 13 이하의 그래프들을 참조하여 후술한다.
제2 상부 층간 절연막(170)은 제1 및 제2 상부 배선층들(171C, 171P), 제1 및 제2 반사 방지층들(173C, 173P) 및 블로킹층(175)을 덮을 수 있다. 제2 상부 층간 절연막(170)은 블로킹층(175)의 상면(175t)을 덮을 수 있다. 제2 상부 층간 절연막(170)은 제1 상부 층간 절연막(150)과 접촉할 수 있다. 제2 상부 층간 절연막(170)과 블로킹층(175)은 서로 다른 수소 농도를 가질 수 있다. 일 예로, 제2 상부 층간 절연막(170)은 블로킹층(175)보다 수소 농도가 높을 수 있다.
제1 및 제2 하부 콘택들(111, 113), 제1 내지 제3 하부 배선층들(131, 133, 135), 상부 콘택(151), 제1 및 제2 상부 배선층들(171C, 171P) 중 적어도 일부는 배리어층(Ba)을 포함할 수 있다. 배리어층(Ba)은 제1 및 제2 하부 콘택들(111, 113), 제1 내지 제3 하부 배선층들(131, 133, 135), 상부 콘택(151), 제1 및 제2 상부 배선층들(171C, 171P) 중 적어도 일부의 하면 및 측벽에 제공될 수 있다. 배리어층(Ba)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)과 같은 도전성 금속 질화물을 포함할 수 있다.
제2 상부 층간 절연막(170) 상에 패시베이션층(190)이 제공될 수 있다. 일 예로, 패시베이션층(190)은 상부 계면층(UE)과 동일한 물질을 포함할 수 있다. 일 예로, 패시베이션층(190)은 실리콘 질화물(SiN)을 포함할 수 있다. 일 예로, 패시베이션층(190)은 상부 계면층(UE)보다 실리콘 질화물(SiN)의 밀도가 작을 수 있다. 패시베이션층(190)의 수소 투과도는 상부 계면층(UE)의 수소 투과도 및 블로킹층(175)의 수소 투과도보다 높을 수 있다. 패시베이션층(190), 블로킹층(175) 및 상부 계면층(UE)의 수소 투과도에 대하여 도 13 이하의 그래프들을 참조하여 후술한다.
제1 상부 층간 절연막(150) 및 제2 상부 층간 절연막(170) 중 적어도 하나는 수소 농도 및 수소 공급 능력이 높은 절연막일 수 있다. 일 예로, 제2 상부 층간 절연막(170)은 제1 상부 층간 절연막(150)에 비하여 상대적으로 수소 농도 및 수소의 공급 능력이 높은 절연막일 수 있다. 일 예로, 제1 상부 층간 절연막(150)은 TEOS(tetraethylortho sicate)를 포함하는 TEOS층일 수 있고, 제2 상부 층간 절연막(170)은 HDP CVD 절연물질(high density plasma CVD dielectric)을 포함하는 HDP층일 수 있다. 이와는 달리, 제1 상부 층간 절연막(150)과 제2 상부 층간 절연막(170) 모두 HDP층들일 수 있다. 또는, 제2 상부 층간 절연막(170)은 TEOS층이고, 제1 상부 층간 절연막(150)은 HDP층일 수 있다. 이하, 본 명세서에서 수소는 수소 원자이거나 수소 분자일 수 있다.
본 발명의 실시예들에 따르면, 배선 영역(LLR) 내의 제2 상부 층간 절연막(170)은 후술하는 열 처리 공정을 통해 셀 어레이 영역(CAR)에 수소를 공급할 수 있다. 일 예로, 수소는 제2 상부 층간 절연막(170)으로부터 시작하여 제1 상부 배선층(171C), 상부 콘택(151), 제1 내지 제3 하부 배선층들(131, 133, 135), 제1 하부 콘택(111)을 통과하는 수소 공급 경로(5)를 통해 셀 어레이 영역(CAR)으로 공급될 수 있다. 다만, 도시된 수소 공급 경로(5)는 하나의 예시일 뿐이며, 수소는 제1 하부 콘택(111), 제1 내지 제3 하부 배선층들(131, 133, 135), 상부 콘택(151), 제1 상부 배선층(171C)을 통한 다양한 경로들을 통해 공급될 수 있다.
본 발명의 실시예에 따른 반도체 소자는 제조 공정, 예컨대 산화 공정, 플라즈마 식각 공정 등 중에 발생될 수 있는 단위 메모리 셀들의 결함을 줄일 수 있다. 구체적으로, 본 발명의 실시예에 따른 반도체 소자는 셀 어레이 영역(CAR)에 공급되는 수소를 통해 댕글링 본드(dangling bond)에 전자를 공급할 수 있고, 이에 따라 누설 전류가 감소되며, 디램 소자의 경우 데이터 보유 시간(data retention time)의 감소가 방지되거나 경감될 수 있다.
한편, 본 발명의 실시예들에 따른 반도체 소자는 주변 회로 영역(PCR)으로 수소가 공급될 수 있는 경로를 차단할 수 있다. 주변 회로 영역(PCR) 상에서 수소 이동 경로(6)는 제2 상부 층간 절연막(170)으로부터 제2 상부 배선층(171P)으로 연결되지 않을 수 있고, 블로킹층(175)으로 인해 다시 제2 상부 층간 절연막(170)의 내부를 향할 수 있다. 도시된 수소 이동 경로(6)는 하나의 예시일 뿐이며, 블로킹층(175)으로 인해 제2 상부 층간 절연막(170)의 내부의 수소가 제2 상부 배선층(171P)의 내부로 이동하지 못할 수 있다. 결과적으로, 주변 회로 영역(PCR) 상의 제2 상부 배선층(171P)을 덮는 블로킹층(175)이 제2 상부 층간 절연막(170)으로부터 제2 상부 배선층(171P)으로 향하는 수소 공급을 막거나 줄일 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 수소 공급 경로(5)가 셀 어레이 영역(CAR)에 도달하도록 유지하여 전기적 특성을 개선함과 동시에 블로킹층(175)을 통해 주변 회로 영역(PCR)의 수소 공급을 차단(또는 방지)함으로써 주변 회로 영역(PCR)의 신뢰성 열화를 방지할 수 있다. 구체적으로, 주변 회로 영역(PCR)에 공급된 수소가 주변 회로 영역(PCR) 내에 있는 할로겐 원소들(일 예로, 염소)과 반응하여 산(acid)을 생성하고, 산이 주변 회로 영역(PCR) 상의 주변 트랜지스터들(PTR)의 신뢰성을 저하시키는 것을 방지할 수 있다. 일 예로, 본 발명의 실시예들에 따른 반도체 소자는 주변 트랜지스터들(PTR)에서 발생하는 NBTI(negative-bias temperature instability) 현상을 방지할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도로, 도 1을 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다. 이하에서, 설명의 편의를 위해 도 2를 참조하여 설명한 것과 실질적으로 동일한 사항에 대한 설명은 생략한다.
도 1 및 도 3을 참조하면, 셀 어레이 영역(CAR) 상에서 제1 상부 층간 절연막(150) 상에 제2 상부 층간 절연막(170)이 제공될 수 있고, 주변 회로 영역(PCR) 상에서 제1 상부 층간 절연막(150) 상에 제3 상부 층간 절연막(180)이 제공될 수 있다. 제2 상부 층간 절연막(170)은 셀 어레이 영역(CAR) 상의 제1 상부 배선층(171C) 및 제1 반사 방지층(173C)을 덮을 수 있다. 제3 상부 층간 절연막(180)은 주변 회로 영역(PCR) 상의 제2 상부 배선층(171P) 및 제2 반사 방지층(173P)을 덮을 수 있다. 제3 상부 층간 절연막(180)은 제1 상부 배선층(171C)과 서로 이격될 수 있다. 제2 상부 층간 절연막(170)의 상면(170t) 및 제3 상부 층간 절연막(180)의 상면(180t)은 실질적으로 공면을 이룰 수 있다. 제2 상부 층간 절연막(170)의 상면(170t) 및 제3 상부 층간 절연막(180)의 상면(180t) 상에 패시베이션층(190)이 제공될 수 있다.
제3 상부 층간 절연막(180)은 제2 상부 층간 절연막(170)과 다른 물질을 포함할 수 있다. 제3 상부 층간 절연막(180)은, 일 예로, 실리콘 산화물(SiO2)을 포함할 수 있다. 다만, 본 발명은 이에 제한되지 않으며, 제3 상부 층간 절연막(180)은 제2 상부 층간 절연막(170)과 동일한 물질을 포함하되, 서로 다른 수소 농도를 가질 수 있다. 제2 상부 층간 절연막(170)은 제3 상부 층간 절연막(180)보다 수소 농도가 높을 수 있다. 일 예로, 제3 상부 층간 절연막(180)은 수소를 포함하지 않을 수 있다. 제2 상부 층간 절연막(170)보다 수소 농도가 낮은 제3 상부 층간 절연막(180)이 제2 상부 배선층(171P)을 덮는 것으로 인하여, 제3 상부 층간 절연막(180)으로부터 제2 상부 배선층(171P)으로 향하는 수소 공급을 막거나 줄일 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 수소 공급 경로(5)가 셀 어레이 영역(CAR)에 도달하도록 유지하여 전기적 특성을 개선하고, 동시에 주변 회로 영역(PCR) 상의 수소 공급원(일 예로, 수소를 공급하는 HDP층)을 제거하여 신뢰성 열화를 방지할 수 있다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 도 1을 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 1 및 도 4를 참조하면, 집적 회로 영역(ELR)이 형성될 수 있다. 집적 회로 영역(ELR)을 형성하는 것은, 셀 어레이 영역(CAR)에서, 기판(100)의 상부에 제1 활성 영역들(ACT1)을 정의하는 소자 분리막(101)을 형성하는 것, 워드 라인들(WL)을 형성하는 것, 제1 활성 영역들(ACT1)의 상부에 제1 불순물 영역들(IR1) 및 제2 불순물 영역들(IR2)을 형성하는 것, 제1 불순물 영역들(IR1)과 연결되는 비트 라인 콘택들(DCC)을 형성하는 것, 비트 라인들(BL)을 형성하는 것, 제2 불순물 영역들(IR2)과 연결되는 노드 콘택들(BC)을 형성하는 것 및 노드 콘택들(BC) 상의 정보 저장 구조체(DSS)를 형성하는 것을 포함할 수 있다. 정보 저장 구조체(DSS)를 형성하는 것은 노드 콘택들(BC)과 연결되는 하부 전극(BE), 유전막(DL) 및 상부 전극(TE)을 차례로 형성하는 것을 포함할 수 있다.
집적 회로 영역(ELR)을 형성하는 것은, 주변 회로 영역(PCR)에서, 기판(100)의 상부에 제2 활성 영역(ACT2)을 정의하는 소자 분리막(101)을 형성하는 것 및 제2 활성 영역(ACT2) 상에 복수의 주변 트랜지스터들(PTR)을 형성하는 것을 포함할 수 있다.
셀 어레이 영역(CAR) 상의 정보 저장 구조체(DSS) 및 주변 회로 영역(PCR) 상의 주변 트랜지스터들(PTR)을 덮는 하부 층간 절연막(110)이 형성될 수 있다. 하부 층간 절연막(110)의 적어도 일부를 관통하는 콘택홀들을 형성한 후, 콘택홀들 내에 제1 및 제2 하부 콘택들(111, 113)을 형성할 수 있다. 일 예로, 셀 어레이 영역(CAR) 상의 집적 회로 영역(ELR)에서 콘택홀은 정보 저장 구조체(DSS)의 상부 전극(TE)을 노출시킬 수 있고, 결과적으로 제1 하부 콘택(111)은 셀 어레이 영역(CAR) 상에서 정보 저장 구조체(DSS)와 연결될 수 있다. 또한, 일 예로, 주변 회로 영역(PCR) 상의 집적 회로 영역(ELR)에서 콘택홀은 주변 트랜지스터들(PTR)의 소스/드레인 영역들(PSD) 중 어느 하나를 노출시킬 수 있고, 결과적으로 제2 하부 콘택(113)은 소스/드레인 영역들(PSD) 중 어느 하나와 연결될 수 있다. 제1 및 제2 하부 콘택들(111, 113)은 스퍼터링 또는 MOCVD 등의 증착 공정 및 증착 공정 이후의 화학적 기계적 연마(chemical mechanical polishing, CMP)와 같은 평탄화 공정을 통해 형성될 수 있다.
평탄화 공정을 통해 하부 층간 절연막(110)의 상면이 노출될 수 있다. 일 예로, 평탄화 공정에 의하여 노출된 하부 층간 절연막(110)에 표면 처리 공정이 수행될 수 있다. 예를 들어, 표면 처리 공정은 NH3, H2, Ar, N2, 및 SiH4로 구성된 가스 처리, 다이렉트(또는 리모트) 플라즈마 처리 및 UV 처리 중 적어도 하나를 통해 수행될 수 있다. 표면 처리 공정 이후, 하부 층간 절연막(110) 상에 하부 계면층(LE)이 형성될 수 있다.
도 5를 참조하면, 하부 계면층(LE) 상에 제1 저유전층(LK1)이 형성될 수 있다. 일 예로, 제1 저유전층(LK1)은 SiCOH로 형성될 수 있다. 제1 저유전층(LK1) 상에 마스크 패턴을 형성한 후, 식각 공정이 수행되어 제1 및 제2 하부 콘택들(111, 113)이 노출될 수 있다. 일 예로, 식각 공정에서 제1 및 제2 하부 콘택들(111, 113)의 일부가 식각될 수 있다. 식각 공정에서 하부 계면층(LE)은 식각 정지막 역할을 할 수 있다. 제1 저유전층(LK1) 내에는 리세스 영역들(RR)이 형성될 수 있다. 리세스 영역들(RR)은 제1 및 제2 하부 콘택들(111, 113)의 상면들, 하부 계면층(LE)의 측벽 및 제1 저유전층(LK1)의 측벽으로 정의된 영역일 수 있다. 식각 공정은 건식 및/또는 습식 식각 공정을 통해 수행될 수 있다.
도 6을 참조하면, 리세스 영역들(RR)을 채우는 제1 하부 배선층(131)이 형성될 수 있다. 일 예로, 제1 하부 배선층(131)은 구리(Cu) 또는 텅스텐(W)을 사용한 다마신 공정에 의해 형성될 수 있다. 이후, 다마신 공정이 반복 수행되어 제2 및 제3 하부 배선층들(133, 135)이 형성될 수 있다. 제1 내지 제3 하부 배선층들(131, 133, 135) 중 적어도 일부는 듀얼 다마신 공정으로 형성될 수 있다. 다마신 공정의 결과, 제1 내지 제3 하부 배선층들(131, 133, 135)의 상부 폭은 하부 폭보다 클 수 있다.
제3 하부 배선층(135)을 덮는 상부 계면층(UE)이 형성될 수 있다. 상부 계면층(UE) 및 그 아래의 제1 및 제2 중간 계면층들(ME1, ME2)은 상술한 하부 계면층(LE)의 형성 방법에 상응하는 방법을 통해 형성될 수 있다. 이에 따라, 집적 회로 영역(ELR) 상에 배선 영역(LLR)의 일부가 형성될 수 있다.
도 7을 참조하면, 상부 계면층(UE) 상에 제1 상부 층간 절연막(150)이 형성될 수 있다. 이후, 제1 상부 층간 절연막(150) 상에 마스크 패턴을 형성한 후, 식각 공정이 수행되어 제3 하부 배선층(135)이 노출될 수 있다. 일 예로, 식각 공정에서 제3 하부 배선층(135)의 일부가 식각될 수 있다. 식각 공정 이후, 증착 공정 및 평탄화 공정을 통해 상부 콘택(151)이 형성될 수 있다. 상부 콘택(151)은 상부 계면층(UE)을 관통하며, 제3 하부 배선층(135)과 접촉할 수 있다. 상부 콘택(151)은 상술한 제1 및 제2 하부 콘택들(111, 113)의 형성 방법에 상응하는 방법을 통해 형성될 수 있다.
제1 상부 층간 절연막(150) 및 상부 콘택(151) 상에 제1 및 제2 상부 배선층들(171C, 171P), 제1 및 제2 반사 방지층들(173C, 173P)이 형성될 수 있다. 구체적으로, 제1 상부 배선층(171C)은 셀 어레이 영역(CAR) 상에 형성되어 셀 어레이 영역(CAR) 상의 정보 저장 구조체(DSS)와 전기적으로 연결될 수 있다. 제2 상부 배선층(171P)은 주변 회로 영역(PCR) 상에 형성되어 주변 회로 영역(PCR) 상의 주변 트랜지스터들(PTR) 중 하나와 전기적으로 연결될 수 있다. 일 예로, 제1 및 제2 상부 배선층들(171C, 171P)은 알루미늄(Al) 도전층의 형성 및 도전층의 패터닝을 통해 형성될 수 있다. 일 예로, 도전층의 패터닝은 RIE(reactive ion etching) 공정을 통해 수행될 수 있다. 제1 및 제2 반사 방지층들(173C, 173P)은 각각 제1 및 제2 상부 배선층들(171C, 171P)의 상면 상에 형성될 수 있다.
도 8을 참조하면, 제1 상부 층간 절연막(150)의 상면 및 제1 및 제2 상부 배선층들(171C, 171P)을 덮는 제1 마스크막(161)이 형성될 수 있다. 제1 마스크막(161)은 스핀 코팅 공정을 통해 형성될 수 있다. 예를 들어, 제1 마스크막(161)은 탄소 혹은 실리콘 계열의 스핀-온 하드마스크(spin on hardmask, SOH) 물질, 또는 실리콘 산화물 또는 실리콘 질화물을 포함하는 하드마스크 물질 등을 포함할 수 있다.
도 9를 참조하면, 제1 마스크막(161) 상에 제1 포토 레지스트 패턴(PR1)이 형성될 수 있다. 제1 포토 레지스트 패턴(PR1)은 셀 어레이 영역(CAR)과 중첩될 수 있고, 제1 포토 레지스트 패턴(PR1)은 주변 회로 영역(PCR) 상에 형성되지 않을 수 있다. 제1 포토 레지스트 패턴(PR1)에 의해 제1 개구부(OP1)가 정의될 수 있다. 주변 회로 영역(PCR) 상의 제1 마스크막(161)은 제1 개구부(OP1)에 의해 외부로 노출될 수 있다.
도 9 및 도 10을 참조하면, 제1 개구부(OP1)에 의해 노출된 제1 마스크막(161)이 선택적으로 식각되어 제1 마스크 패턴(162)이 형성될 수 있다. 제1 마스크 패턴(162)에 의해, 주변 회로 영역(PCR) 상에서 제1 상부 층간 절연막(150)의 상면의 일부 및 제2 상부 배선층(171P)이 노출될 수 있다. 식각 공정 이후, 제1 포토 레지스트 패턴(PR1)은 제거될 수 있다.
제1 포토 레지스트 패턴(PR1)이 제거된 이후, 선택적 증착 공정을 통해 제2 상부 배선층(171P) 및 제2 반사 방지층(173P)을 덮는 블로킹층(175)이 형성될 수 있다. 선택적 증착 공정은, 예를 들어, PVD(physical vapor deposition) 공정, CVD(chemical vapor deposition) 공정 또는 ELD(electroless deposition) 공정을 통해 수행될 수 있다. 구체적으로, 블로킹층(175)은 제2 상부 배선층(171P)의 측벽(171Ps) 및 제2 반사 방지층(173P)의 상면(173Pt) 상에 선택적으로 형성될 수 있다. 블로킹층(175)의 형성 이후에도 주변 회로 영역(PCR) 상에서 제1 상부 층간 절연막(150)의 상면의 일부는 외부로 노출될 수 있다. 블로킹층(175)의 형성 이후에 제1 마스크 패턴(162)은 제거될 수 있다.
다시 도 2를 참조하면, 제1 상부 층간 절연막(150), 제1 및 제2 상부 배선층들(171C, 171P), 제1 및 제2 반사 방지층들(173C, 173P) 및 블로킹층(175)을 덮는 제2 상부 층간 절연막(170)이 형성될 수 있다. 제2 상부 층간 절연막(170)은 주변 회로 영역(PCR) 상에서 제1 상부 층간 절연막(150)의 상면의 일부를 직접 덮을 수 있다. 제2 상부 층간 절연막(170) 상에 패시베이션층(190)이 형성될 수 있다. 제2 상부 층간 절연막(170) 및 패시베이션층(190)은 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR) 상에 형성될 수 있다.
이후, 열 처리 공정이 수행될 수 있다. 예를 들어, 열 처리 공정은 약 300 ℃ 내지 500 ℃의 온도에서 수십 내지 수백 분 동안 진행될 수 있다. 열 처리 공정의 열은 패시베이션층(190) 쪽에서 가해지고, 수소 공급 경로(5)를 통하여 전달될 수 있다. 패시베이션층(190)은 열 처리 공정 동안 수소 공급 경로(5)의 반대 방향으로 향하는 수소의 이탈을 방지할 수 있다.
열 처리 공정은 제2 상부 층간 절연막(170) 내의 수소를 제1 상부 배선층(171C), 상부 콘택(151), 제1 내지 제3 하부 배선층들(131, 133, 135), 및 제1 하부 콘택(111)을 통해 셀 어레이 영역(CAR)에 공급할 수 있다. 즉, 제2 상부 층간 절연막(170)의 수소가 수소 공급 경로(5)를 통해 기판(100) 상의 제1 활성 영역들(ACT1)에 전달될 수 있다. 다만, 열 처리 공정에도 불구하고 블로킹층(175)으로 인하여 제2 상부 층간 절연막(170)의 수소는 주변 회로 영역(PCR)에 공급되지 않을 수 있다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 도 1을 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다. 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 도 4 내지 도 7을 참조하여 설명한 과정을 포함할 수 있고, 이에 따라 도 4 내지 도 7을 참조하여 설명한 과정은 생략될 수 있다.
도 11을 참조하면, 제1 상부 층간 절연막(150)의 상면 및 제1 및 제2 상부 배선층들(171C, 171P)을 덮는 제2 마스크막(163)이 형성될 수 있다. 제2 마스크막(163)은 스핀 코팅 공정을 통해 형성될 수 있다. 예를 들어, 제2 마스크막(163)은 탄소 혹은 실리콘 계열의 스핀-온 하드마스크(spin on hardmask, SOH) 물질, 또는 실리콘 산화물 또는 실리콘 질화물을 포함하는 하드마스크 물질 등을 포함할 수 있다.
이후, 제2 마스크막(163) 상에 제2 포토 레지스트 패턴(PR2)이 형성될 수 있다. 제2 포토 레지스트 패턴(PR2)은 주변 회로 영역(PCR)과 중첩될 수 있고, 제2 포토 레지스트 패턴(PR2)은 셀 어레이 영역(CAR) 상에 형성되지 않을 수 있다. 제2 포토 레지스트 패턴(PR2)에 의해 제2 개구부(OP2)가 정의될 수 있다. 셀 어레이 영역(CAR) 상의 제2 마스크막(163)은 제2 개구부(OP2)에 의해 외부로 노출될 수 있다.
도 11 및 도 12를 참조하면, 제2 개구부(OP2)에 의해 노출된 제2 마스크막(163)이 선택적으로 식각되어 제2 마스크 패턴(164)이 형성될 수 있다. 제2 마스크 패턴(164)에 의해 셀 어레이 영역(CAR) 상에서 제1 상부 층간 절연막(150)의 상면의 일부 및 제1 상부 배선층(171C)이 노출될 수 있다. 식각 공정 이후, 제2 포토 레지스트 패턴(PR2)은 제거될 수 있다. 제2 포토 레지스트 패턴(PR2)이 제거된 이후, 제2 상부 층간 절연막(170)이 형성될 수 있다. 제2 상부 층간 절연막(170)은 셀 어레이 영역(CAR) 상에서 제1 상부 층간 절연막(150)의 상면의 일부 및 제1 상부 배선층(171C)을 덮을 수 있고, 주변 회로 영역(PCR) 상에서 제2 마스크 패턴(164)을 덮을 수 있다. 이때, 제2 상부 층간 절연막(170)의 상면은 제2 마스크 패턴(164)의 상면보다 높은 레벨에 위치할 수 있다.
다시 도 3을 참조하면, 제2 상부 층간 절연막(170)의 일부는 화학적 기계적 연마(chemical mechanical polishing, CMP)와 같은 평탄화 공정에 의해 제거될 수 있다. 평탄화 공정은 제2 마스크 패턴(164, 도 12 참조)의 상면이 노출될 때까지 수행될 수 있다. 평탄화 공정이 수행된 이후의 제2 마스크 패턴(164, 도 12 참조)은 제3 상부 층간 절연막(180)으로 불릴 수 있다. 이후, 제2 상부 층간 절연막(170) 및 제3 상부 층간 절연막(180) 상에 패시베이션층(190)이 형성될 수 있다.
이후, 도 2를 참조하여 상술한 바와 같은 열 처리 공정이 수행될 수 있다. 열 처리 공정은 제2 상부 층간 절연막(170) 내의 수소를 셀 어레이 영역(CAR)에 공급할 수 있다. 다만, 열 처리 공정에도 불구하고 수소 함량이 적은 제3 상부 층간 절연막(180)으로 인하여 주변 회로 영역(PCR)에 수소가 공급되지 않을 수 있다.
이하, 도 13, 도 14a, 도 14b, 도 15a 및 도 15b에서 수소 함량 또는 수소 투과도의 측정은 열 탈착 분광법(thermal desorption spectroscopy, TDS)에 의해 수행될 수 있다. 열 탈착 분광법은 시간에 따라 표면 온도를 증가시키면서 임의의 시료로부터 탈착된 분자를 관찰하는 방법이다. 그래프에서 가로축은 시간(time)을 의미하고, 단위는 분(min)이다. 그래프에서 좌측 세로축은 탈착된 분자(특히, 수소)의 상대적인 검출량을 의미한다. 또한, 그래프에서 우측 세로축은 온도(temperature, Temp)를 의미하고, 단위는 섭씨 온도(℃)이다. 일 예로, 측정은 약 27분 동안 온도를 증가시키고 약 10분 동안 온도를 유지하면서 수행될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 소자에서, 서로 다른 물질을 포함하는 블로킹층의 수소 함량을 비교하기 위한 그래프이다.
도 13을 참조하면, 수소 함량의 측정 방법은 실리콘 기판 상에 제1 내지 제4 절연층들(IL1-IL4) 중 어느 하나를 약 200 Å의 두께를 갖도록 형성하는 것 및 온도를 증가시키면서 제1 내지 제4 절연층들(IL1-IL4) 중 어느 하나로부터 탈착되는 수소를 검출하는 것을 포함할 수 있다.
제1 및 제2 절연층들(IL1, IL2)은 실리콘 질화물(SiN)을 포함할 수 있다. 제3 및 제4 절연층들(IL3, IL4)은 산화 알루미늄(AlOx)을 포함할 수 있다. 제1 절연층(IL1)은 제2 절연층(IL2)보다 실리콘 질화물의 밀도가 작을 수 있다. 제3 절연층(IL3)은 PVD 공정에 의해 증착된 것일 수 있고, 제4 절연층(IL4)은 CVD 공정에 의해 증착된 것일 수 있다.
도 2를 참조하면, 패시베이션층(190)은 제1 절연층(IL1)과 실질적으로 동일한 밀도의 실리콘 질화물을 포함할 수 있고, 상부 계면층(UE)은 제2 절연층(IL2)과 실질적으로 동일한 밀도의 실리콘 질화물을 포함할 수 있다. 블로킹층(175)은 제3 절연층(IL3) 또는 제4 절연층(IL4)과 실질적으로 동일한 물질을 포함할 수 있다.
온도가 증가함에 따라, 약 500 ℃ 이상에서 제1 내지 제4 절연층들(IL1-IL4)로부터 수소가 검출될 수 있다. 제2 절연층(IL2)은 제1 절연층(IL1)보다 수소 검출량이 적을 수 있다. 제3 절연층(IL3) 또는 제4 절연층(IL4)은 제1 및 제2 절연층들(IL1, IL2)보다 수소 검출량이 적을 수 있다.
제1 내지 제4 절연층들(IL1-IL4) 각각의 수소 검출량을 비교하면, 제3 및 제4 절연층들(IL3, IL4)이 제1 및 제2 절연층들(IL1, IL2)보다 수소 함량이 적다는 것을 알 수 있다.
도 14a는 본 발명의 실시예들에 따른 반도체 소자에서, 서로 다른 물질을 포함하는 블로킹층의 수소 투과도를 비교하기 위한 그래프이다. 도 14b는 도 14a의 A 부분을 확대한 그래프이다.
도 14a 및 도 14b를 참조하면, 수소 투과도의 측정 방법은 실리콘 기판 상에 약 8000 Å 두께의 HDP층을 형성하는 것, HDP층 상에 제1 내지 제4 절연층들(IL1-IL4) 중 어느 하나를 약 200 Å의 두께를 갖도록 형성하는 것, 및 온도를 증가시키면서 제1 내지 제4 절연층들(IL1-IL4) 중 어느 하나로부터 탈착되는 수소를 검출하는 것을 포함할 수 있다. HDP층은 수소 공급원일 수 있다.
온도가 증가함에 따라, 약 500 ℃ 이상에서 제1 내지 제4 절연층들(IL1-IL4)로부터 수소가 검출될 수 있다. 제3 절연층(IL3) 또는 제4 절연층(IL4)은 제1 및 제2 절연층들(IL1, IL2)보다 수소 검출량이 적을 수 있다. 제1 내지 제4 절연층들(IL1-IL4) 각각의 수소 검출량을 비교하면, 제3 및 제4 절연층들(IL3, IL4)이 제1 및 제2 절연층들(IL1, IL2)보다 수소 투과도가 낮다는 것을 알 수 있다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 반도체 소자에서, 서로 다른 두께를 갖는 블로킹층의 수소 투과도를 비교하기 위한 그래프들이다.
도 15a 및 도 15b에서 수소 투과도의 측정 방법은 도 14a 및 도 14b를 참조하여 설명한 것과 실질적으로 동일할 수 있다. 도 15a를 참조하면, 약 100 Å 또는 200 Å의 두께를 갖는 제3 절연층(IL3)으로부터 수소가 검출될 수 있다. 제3 절연층(IL3)의 두께가 클수록 수소 검출량이 적을 수 있다. 도 15b를 참조하면, 약 50 Å, 100 Å 또는 200 Å의 두께를 갖는 제4 절연층(IL4)으로부터 수소가 검출될 수 있다. 제4 절연층(IL4)의 두께가 클수록 수소 검출량이 적을 수 있다.
도 2, 도 13, 도 14a, 도 14b, 도 15a 및 도 15b를 참조하면, 약 50 Å 이상의 두께를 가지며 산화 알루미늄(AlOx)을 포함하는 제3 및 제4 절연층들(IL3, IL4)은 실리콘 질화물(SiN)을 포함하는 제1 및 제2 절연층들(IL1, IL2)보다 수소 함량이 적고 수소 투과도가 낮아서, 주변 회로 영역(PCR)으로 공급되는 수소의 경로를 차단하는 블로킹층(175)으로 보다 적합할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판;
    상기 기판의 상기 셀 어레이 영역 상에 제공되는 셀 트랜지스터들;
    상기 기판의 상기 주변 회로 영역 상에 제공되는 주변 트랜지스터들;
    상기 셀 트랜지스터들과 연결되는 제1 배선층;
    상기 주변 트랜지스터들과 연결되는 제2 배선층;
    상기 제1 배선층을 덮는 층간 절연막; 및
    상기 제1 배선층과 이격되어 상기 제2 배선층의 상면 및 측벽을 덮는 블로킹층을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 층간 절연막은 상기 블로킹층의 상면을 덮고,
    상기 블로킹층은 상기 층간 절연막과 상기 제2 배선층 사이에 제공되는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 블로킹층은 산화 알루미늄(AlOx)을 포함하는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 블로킹층의 두께는 50 Å 내지 300 Å인 반도체 소자.
  5. 제 2 항에 있어서,
    상기 층간 절연막 상의 패시베이션층을 더 포함하고,
    상기 블로킹층의 수소 투과도는 상기 패시베이션층의 수소 투과도보다 낮은 반도체 소자.
  6. 제 1 항에 있어서,
    상기 블로킹층의 상면은 상기 층간 절연막의 상면과 공면을 이루는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 층간 절연막과 상기 블로킹층은 서로 다른 물질을 포함하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 블로킹층은 상기 층간 절연막보다 수소 농도가 낮은 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제1 배선층 상의 제1 반사 방지층 및 상기 제2 배선층 상의 제2 반사 방지층을 더 포함하되,
    상기 블로킹층은 상기 제2 반사 방지층의 상면을 덮는 반도체 소자.
  10. 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판;
    상기 기판의 상기 셀 어레이 영역 상에 제공되는 셀 트랜지스터들;
    상기 기판의 상기 주변 회로 영역 상에 제공되는 주변 트랜지스터들;
    상기 셀 트랜지스터들과 연결되는 제1 하부 배선층;
    상기 주변 트랜지스터들과 연결되는 제2 하부 배선층;
    상기 제1 및 제2 하부 배선층들을 덮는 계면층;
    상기 계면층을 관통하며 상기 제1 및 제2 하부 배선층들과 각각 연결되는 제1 및 제2 상부 배선층들;
    상기 제1 및 제2 상부 배선층들을 덮는 층간 절연막; 및
    상기 제2 상부 배선층과 상기 층간 절연막 사이에 제공되며, 상기 제2 상부 배선층을 덮는 블로킹층을 포함하되,
    상기 블로킹층의 수소 투과도는 상기 계면층의 수소 투과도보다 낮은 반도체 소자.
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Publication number Priority date Publication date Assignee Title
KR100255663B1 (ko) 1997-12-11 2000-05-01 윤종용 알루미늄막의 식각방법 및 반도체장치의 배선층 형성방법
JP3276007B2 (ja) 1999-07-02 2002-04-22 日本電気株式会社 混載ｌｓｉ半導体装置
JP3972128B2 (ja) * 2002-12-06 2007-09-05 松下電器産業株式会社 半導体装置およびその製造方法
KR20050098713A (ko) 2004-04-08 2005-10-12 삼성전자주식회사 멀티 수소 차단막을 갖는 임베디드 강유전체 메모리 소자
JP4803995B2 (ja) * 2004-06-28 2011-10-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP4508881B2 (ja) 2004-09-24 2010-07-21 Ｏｋｉセミコンダクタ株式会社 混載型メモリ装置及びその製造方法
JP4632843B2 (ja) 2005-04-12 2011-02-16 Ｏｋｉセミコンダクタ株式会社 強誘電体メモリ装置及びその製造方法
US20090212397A1 (en) 2008-02-22 2009-08-27 Mark Ewing Tuttle Ultrathin integrated circuit and method of manufacturing an ultrathin integrated circuit
JP2010080514A (ja) 2008-09-24 2010-04-08 Toshiba Corp 半導体記憶装置
US9666590B2 (en) 2014-09-24 2017-05-30 Sandisk Technologies Llc High stack 3D memory and method of making
KR102546639B1 (ko) 2017-11-21 2023-06-23 삼성전자주식회사 반도체 장치
US10559582B2 (en) 2018-06-04 2020-02-11 Sandisk Technologies Llc Three-dimensional memory device containing source contact to bottom of vertical channels and method of making the same

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