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KR20230047968A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20230047968A
KR20230047968A KR1020230008846A KR20230008846A KR20230047968A KR 20230047968 A KR20230047968 A KR 20230047968A KR 1020230008846 A KR1020230008846 A KR 1020230008846A KR 20230008846 A KR20230008846 A KR 20230008846A KR 20230047968 A KR20230047968 A KR 20230047968A
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황지혜
김용관
민효선
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삼성전자주식회사
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Abstract

본 발명의 한 실시예에 따른 반도체 장치는, 셀 어레이 영역과 셀 어레이 영역의 주위에 배치되는 코어 영역을 포함하는 기판 상기 셀 어레이 영역에 위치하는 매몰 컨택 상기 셀 어레이 영역에 위치하는 직접 컨택 상기 셀 어레이 영역에 위치하며, 상기 직접 컨택의 상부에서 상기 직접 컨택과 접촉하고 상기 매몰 컨택과 인접하는 셀 라인 구조물, 그리고 상기 셀 라인 구조물의 측벽을 덮는 셀 라인 스페이서를 포함하며 상기 셀 라인 스페이서는 상기 직접 컨택 및 상기 셀 라인 구조물의 측벽과 접촉하는 제1 스페이서 상기 제1 스페이서의 하부 측벽을 덮는 제2 스페이서 상기 제2 스페이서의 위에 위치하며 상기 제1 스페이서의 상부 측벽을 덮는 보강 스페이서 상기 보강 스페이서의 측벽을 덮으며 공기로 이루어진 제3 스페이서, 그리고 상기 제3 스페이서의 측벽을 덮는 제4 스페이서를 포함하고 상기 제1 스페이서는 상기 보강 스페이서보다 두께가 얇다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTER DEVICE AND METHOD FOR FABRICATING THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치의 집적도가 높아짐에 따라 회로들이 더욱 미세해지고 있으며, 이에 따라 디자인 룰이 감소하여 공정이 점차 복잡하고 어려워지고 있다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 장치의 불량을 줄이고 성능을 개선하는 것이다.
본 발명의 한 실시예에 따른 반도체 장치는, 셀 어레이 영역과 셀 어레이 영역의 주위에 배치되는 코어 영역을 포함하는 기판, 상기 셀 어레이 영역에 위치하는 매몰 컨택, 상기 셀 어레이 영역에 위치하는 직접 컨택, 상기 셀 어레이 영역에 위치하며, 상기 직접 컨택의 상부에서 상기 직접 컨택과 접촉하고 상기 매몰 컨택과 인접하는 셀 라인 구조물, 그리고 상기 셀 라인 구조물의 측벽을 덮는 셀 라인 스페이서를 포함하며, 상기 셀 라인 스페이서는, 상기 직접 컨택 및 상기 셀 라인 구조물의 측벽과 접촉하는 제1 스페이서, 상기 제1 스페이서의 하부 측벽을 덮는 제2 스페이서, 상기 제2 스페이서의 위에 위치하며 상기 제1 스페이서의 상부 측벽을 덮는 보강 스페이서, 상기 보강 스페이서의 측벽을 덮으며 공기로 이루어진 제3 스페이서, 그리고 상기 제3 스페이서의 측벽을 덮는 제4 스페이서를 포함하고, 상기 제1 스페이서는 상기 보강 스페이서보다 두께가 얇다.
상기 제1 스페이서의 두께는 1.5 Å 내지 5 Å 일 수 있다.
상기 보강 스페이서의 두께는 5 Å 내지 10 Å 일 수 있다.
상기 제1 스페이서 및 상기 보강 스페이서는 실리콘 질화물을 포함할 수 있다.
상기 셀 라인 구조물은, 상기 직접 컨택과 접촉하는 도전 라인, 그리고 상기 도전 라인 위에 위치하는 절연 캐핑층을 포함할 수 있다.
본 발명의 한 실시예에 따른 반도체 장치의 제조 방법은, 기판의 셀 어레이 영역에 직접 컨택을 형성하는 단계, 상기 직접 컨택 위에 셀 라인 구조물을 형성하는 단계, 상기 기판의 상기 직접 컨택 둘레에 직접 컨택 홀을 형성하는 단계, 상기 직접 컨택 및 상기 셀 라인 구조물의 측벽, 상기 직접 컨택 홀의 표면과 접촉하는 제1 스페이서를 형성하는 단계, 상기 제1 스페이서 위에 상기 직접 컨택 홀을 채우는 제2 스페이서를 형성하는 단계, 상기 제1 및 제2 스페이서 위에 보강 스페이서, 제3 스페이서 예비층 및 제4 스페이서를 형성하는 단계, 상기 제4 스페이서를 식각하여 상기 제3 스페이서 예비층을 노출하는 단계, 그리고 상기 제3 스페이서 예비층을 제거하여 공기로 이루어진 제3 스페이서를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
상기 제1 스페이서는 상기 보강 스페이서보다 두께가 얇을 수 있다.
상기 제1 스페이서의 두께는 1.5 Å 내지 5 Å 일 수 있다.
상기 보강 스페이서의 두께는 5 Å 내지 10 Å 일 수 있다.
상기 제3 스페이서 예비층은 실리콘 질화물을 포함하며, 상기 제3 스페이서 예비층을 식각하는 단계는 습식 식각을 사용할 수 있다.
이와 같이 스페이서에 보강 스페이서를 사용함으로써 공기층 형성 과정에서 발생할 수 있는 구조물의 손상을 줄일 수 있다.
도 1은 본 발명의 한 실시예에 따른 반도체 장치의 셀 어레이 영역(CA)의 일부 구조를 보여주는 배치도이다.
도 2 내지 도 5는 각각 도 1의 A-A 선, B-B 선, C-C 선 및 D-D 선을 따라 절단한 단면도이다.
도 6 내지 도 10은 도 2의 반도체 장치를 제조하는 중간 과정에서의 단면도들이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
첨부한 도면은 DRAM(dynamic random access memory)에 관한 것이지만 본 발명은 이에 한정되지 않는다.
도 1은 본 발명의 한 실시예에 따른 반도체 장치의 셀 어레이 영역(CA)의 일부 구조를 보여주는 배치도이고, 도 2 내지 도 5는 각각 도 1의 A-A 선, B-B 선, C-C 선 및 D-D 선을 따라 절단한 단면도이다.
도 1을 참고하면, 본 발명의 한 실시예에 따른 반도체 장치는 셀 어레이 영역(CA)과 코어 영역(CORE)을 포함할 수 있다. 코어 영역(CORE)은 셀 어레이 영역(CA)의 주위에 배치될 수 있다.
셀 어레이 영역(CA)은 복수의 활성 영역(AC)을 포함할 수 있다. 활성 영역(AC)은 기판(도 2의 10) 내에 형성된 소자 분리층(도 2의 14A)에 의해 정의될 수 있다. 반도체 장치의 디자인 룰의 감소에 따라, 도시한 바와 같이 활성 영역(AC)은 대각선(diagonal line) 또는 사선(oblique line)의 막대(bar) 형태로 배치될 수 있다.
복수의 워드 라인(word line)(WL)이 활성 영역(AC)과 교차하여 복수의 게이트 전극을 이룰 수 있다. 복수의 워드 라인(WL)은 예를 들어 제1 방향(x 방향)으로. 예를 들어 서로 평행하게 뻗을 수 있으며, 균일한 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
각각의 활성 영역(AC)은 두 개의 워드 라인(WL)과 교차하여 3 부분으로 나뉠 수 있으며, 가운데 부분은 비트 라인 연결 영역, 양끝 부분은 저장 요소 연결 영역이라 할 수 있다.
복수의 비트 라인(bit line)(BL)이 워드 라인(WL)과 교차, 예를 들어 직교할 수 있다. 각 비트 라인(BL)은 예를 들어 제2 방향(y 방향)으로 뻗을 수 있으며, 워드 라인(WL) 위에 위치할 수 있다. 복수의 비트 라인(BL)은 서로 평행하게 균일한 간격으로 배치될 수 있다. 활성 영역(AC)이 사선 방향을 따라 연장되므로 워드 라인(WL)이 활성 영역(AC)과 이루는 각도는 90° 미만일 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
본 발명의 실시예에 따른 반도체 장치는 활성 영역(AC) 상에 형성된 다양한 컨택 구조물을 포함할 수 있다. 예를 들면, 직접 컨택(direct contact)(DC), 매몰 컨택(buried contact)(BC) 및 랜딩 패드(landing pad)(LP) 등이 있다.
직접 컨택(DC)은 활성 영역(AC)을 비트 라인(BL)에 전기적으로 연결시키는 컨택 구조물을 의미할 수 있다. 매몰 컨택(BC)은 활성 영역(AC)을 커패시터의 하부 전극에 연결시키는 컨택 구조물을 뜻할 수 있다. 매몰 컨택(BC)의 경우 배치 구조상 매몰 컨택(BC)과 활성 영역(AC)의 접촉 면적이 작을 수 있는데, 접촉 면적을 늘리기 위하여 활성 영역(AC)과 매몰 컨택(BC) 사이에 도전성 랜딩 패드(LP)를 도입할 수 있다. 랜딩 패드(LP)는 또한 커패시터의 하부 전극과 매몰 컨택(BC)의 접촉 면적을 확대하기 위하여 매몰 컨택(BC)과 커패시터의 하부 전극 사이에 개재될 수도 있다.
이와 같이 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써 활성 영역(AC)과 커패시터 하부 전극 사이의 접촉 저항을 줄일 수 있다.
직접 컨택(DC)은 활성 영역(AC)의 비트 라인 연결 영역과 연결될 수 있고, 매몰 컨택(BC)은 저장 요소 연결 영역과 연결될 수 있다. 그러므로 랜딩 패드(LP)는 활성 영역(AC)의 매몰 컨택(BC)과 인접하거나 부분적(또는 전체적)으로 중첩할 수 있다. 다르게 설명하면, 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이, 인접하는 비트 라인(BL) 사이에 있는 활성 영역(AC) 및 소자 분리층(14A)과 중첩되도록 형성될 수 있다. 복수의 매몰 컨택(BC)은 제1 방향(x 방향) 및 제2 방향(y 방향)으로 이격되어 배치될 수 있다.
본 발명의 한 실시예에서 워드 라인(WL)은 기판(10) 내에 매몰될 수 있다. 워드 라인(WL)은 직접 컨택(DC)이나 매몰 컨택(BC) 사이의 활성 영역(AC)을 가로질러 배치될 수 있다.
직접 컨택(DC)은 대칭으로 배치될 수 있으며 이에 따라 제1 방향(x 방향) 및 제2 방향(y 방향)을 따라 일직선 상에 배치될 수 있다. 매몰 컨택(BC) 또한 대칭으로 배치될 수 있으며 이에 따라 제1 방향(x 방향) 및 제2 방향(y 방향)을 따라 일직선 상에 배치될 수 있다. 그러나 직접 컨택(DC) 및 매몰 컨택(BC)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 뻗은 제2 방향(y 방향)으로 지그재그 형태로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 뻗은 제1 방향(x 방향)으로 각 비트 라인(BL)의 동일한 측면 부분과 중첩되게 배치될 수 있다. 예를 들어, 첫 번째 열의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 중첩되고, 두 번째 열의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 중첩될 수 있다.
도 2 내지 도 5를 참고하면, 본 발명의 한 실시예에 따른 반도체 장치는 기판(10)을 포함한다.
기판(10)은 셀 영역 분리층(14C)에 의해 구획되는 셀 어레이 영역(CA)과 코어 영역(CORE)을 포함할 수 있다. 셀 어레이 영역(CA) 및 코어 영역(CORE)은 각각 소자 분리층(14A, 14B)에 의해 정의되는 활성 영역(12A, 12B)을 포함할 수 있다. 즉, 소자 분리층(14A, 14B)이 한정하는 영역이 활성 영역(12A, 12B)이므로 활성 영역(12A, 12B)의 둘레에 소자 분리층(14A, 14B)이 배치된다.
기판(10)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
소자 분리층(14A, 14B) 및 셀 영역 분리층(14C)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다.
셀 어레이 영역(CA)에서 복수의 활성 영역(12A)은 도 1에 예시한 활성 영역(AC)과 같이 각각 단축 및 장축을 가지는 비교적 긴 섬 모양일 수 있다.
소자 분리층(14A, 14B) 및 셀 영역 분리층(14C)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다. 도 2 내지 도 5에서 소자 분리층(14A, 14B) 및 셀 영역 분리층(14C)은 단일층으로 형성되는 것으로 도시되어 있지만, 설명의 편의를 위한 것일 뿐, 이에 한정되는 것은 아니다. 소자 분리층(14A, 14B) 및 셀 영역 분리층(14C)은 그 폭에 따라 각각 하나의 절연층으로 형성될 수도 있고, 복수의 절연층으로 형성될 수도 있다.
도 2 내지 도 5에서 소자 분리층(14A, 14B) 및 셀 영역 분리층(14C)의 윗면이 기판(10)의 윗면과 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐 이에 한정되는 것은 아니다.
본 발명의 한 실시예에 따른 반도체 장치는 매몰 구조의 워드 라인을 포함할 수 있다. 본 발명의 한 실시예에서, 기판(10) 및 소자 분리층(14A) 내에 셀 게이트 구조물(22, 24, 26)이 형성될 수 있다. 셀 게이트 구조물(22, 24, 26)은 소자 분리층(14A) 및 소자 분리층(14A)에 의해 정의된 활성 영역(12A)을 가로질러 형성될 수 있다. 셀 게이트 구조물(22, 24, 26)은 셀 게이트 절연층(22), 셀 게이트 전극(24) 및 셀 게이트 캐핑(capping)(26)을 포함할 수 있다. 여기에서, 셀 게이트 전극(24)은 워드 라인(WL)에 대응할 수 있다.
본 발명의 한 실시예에서, 셀 게이트 구조물(22, 24, 26)은 셀 게이트 캐핑 도전층(도시 생략)을 추가로 포함할 수 있다.
도 3을 참고하면, 셀 게이트 절연층(22)은 셀 게이트 트렌치(T1)의 측벽 및 바닥면을 따라, 셀 게이트 트렌치(T1)의 적어도 일부의 프로파일을 따라 형성될 수 있다. 셀 게이트 절연층(22)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
셀 게이트 전극(24)은 셀 게이트 절연층(22) 상에 형성될 수 있다. 셀 게이트 전극(24)은 셀 게이트 트렌치(T1)의 일부를 채울 수 있다. 셀 게이트 캐핑 도전층(도시 생략)을 포함하는 경우 셀 게이트 캐핑 도전층은 셀 게이트 전극(24)의 윗면을 따라 뻗을 수 있다.
셀 게이트 전극(24)은 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 셀 게이트 전극(24)은 예를 들어, TiN, TaC, TaN, TiSiN, TaSiN, TaTiN, TiAlN, TaAlN, WN, Ru, TiAl, TiAlC-N, TiAlC, TiC, TaCN, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, Nb, NbN, NbC, Mo, MoN, MoC, WC, Rh, Pd, Ir, Ag, Au, Zn, V, RuTiN, TiSi, TaSi, NiSi, CoSi, IrOx, RuOx 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 셀 게이트 캐핑 도전층(도시 생략)은 예를 들어, 폴리 실리콘 또는 폴리 실리콘-게르마늄을 포함할 수 있다.
셀 게이트 캐핑(26)은 셀 게이트 전극(24) 또는 셀 게이트 캐핑 도전층 위에 배치될 수 있다. 셀 게이트 캐핑(26)은 셀 게이트 전극(24)이 형성되고 남은 셀 게이트 트렌치(T1)의 나머지 공간을 채울 수 있다. 셀 게이트 절연층(22)이 셀 게이트 캐핑(26)의 측벽을 따라 형성되는 것으로 도시하였지만, 이에 한정되는 것은 아니다. 셀 게이트 캐핑(26)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시하지 않았지만, 셀 게이트 구조물(22, 24, 26)의 적어도 한 쪽에 불순물이 주입된 불순물 함유 영역이 형성될 수 있다. 불순물 함유 영역은 트랜지스터의 소스/드레인 영역일 수 있다.
셀 어레이 영역(CA)에는 셀 도전 라인(CL) 및 그 위의 셀 라인 캐핑층(CLC)이 배치될 수 있다. 셀 도전 라인(CL)과 셀 라인 캐핑층(CLC)을 합하여 "셀 라인 구조물"이라고 할 수 있다. 본 발명의 한 실시예에서, 셀 도전 라인(CL)은 셀 게이트 구조물(22, 24, 26)이 형성된 기판(10) 및 소자 분리층(14A) 상에 형성될 수 있다. 셀 도전 라인(CL)은 소자 분리층(14A) 및 활성 영역(AC)과 교차할 수 있다. 셀 도전 라인(CL)은 셀 게이트 구조물(22, 24, 26)과 교차되도록 형성될 수 있다. 여기에서, 셀 도전 라인(CL)은 비트 라인(BL)에 대응할 수 있다.
셀 도전 라인(CL)은 다중층일 수 있다. 셀 도전 라인(CL)은 예를 들어, 제1 도전층(41A), 제2 도전층(42A) 및 제3 도전층(43A)을 포함할 수 있다. 제1 내지 제3 도전층(41A, 42A, 43A)은 기판(10) 및 소자 분리층(14A) 상에 차례로 적층될 수 있다. 그러나 셀 도전 라인(CL)이 3중층인 것으로 한정되는 것은 아니다.
제1 내지 제3 도전층(41A, 42A, 43A)은 각각 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 도전층(41A)은 도핑된 반도체 물질(예컨대, 도핑된 폴리실리콘 등)을 포함하고, 제2 도전층(42A)은 도전성 실리사이드 화합물 및 도전성 금속 질화물 중 적어도 하나를 포함하고, 제3 도전층(43A)은 금속 및 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 한정되는 것은 아니다.
직접 컨택(DC)은 셀 도전 라인(CL)과 기판(10)을 전기적으로 연결할 수 있다. 직접 컨택(DC)은 셀 도전 라인(CL)이 긴 섬 모양 활성 영역(AC)의 가운데 부분과 교차하는 지점에 배치될 수 있다. 직접 컨택(DC)은 활성 영역(AC)의 비트 라인 연결 영역 상에 형성될 수 있다.
도 2를 참고하면, 셀 도전 라인(CL)과 기판(10)의 활성 영역(12A)이 교차하는 지점에서 셀 도전 라인(CL)의 아랫면은 활성 영역(12A)에 접촉할 수 있다. 즉, 기판(10)의 활성 영역(12A)으로 연장된 셀 도전 라인(CL)의 아랫면은 직접 컨택(DC)의 역할을 수행할 수 있다. 일부 실시예에서, 셀 도전 라인(CL) 중 활성 영역(12A)에 접촉하는 제1 도전층(41A)은 직접 컨택(DC)의 역할을 수행할 수 있다.
셀 라인 캐핑층(CLC)은 셀 도전 라인(CL) 상에 배치될 수 있다. 셀 라인 캐핑층(CLC)은 셀 도전 라인(CL)의 윗면을 따라 제2 방향(y 방향)으로 연장될 수 있다.
셀 라인 캐핑층(CLC)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.
도시한 것과 같이, 셀 라인 캐핑층(CLC)은 삼중층 구조를 가질 수 있다. 일 예로, 셀 라인 캐핑층(CLC)은 셀 라인 캐핑(44A), 셀 라인 절연층(45A) 및 제1 마스크층(47A)을 포함할 수 있다.
셀 라인 캐핑(44A), 셀 라인 절연층(45A) 및 제1 마스크층(47A)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.
도 2 내지 도 5에서 셀 라인 캐핑층(CLC)은 삼중층인 것으로 도시하였지만, 이에 한정되는 것은 아니다. 도시한 것과 달리, 셀 라인 캐핑층(CLC)은 단일층, 이중층 또는 사중층 이상의 구조를 가질 수 있다.
셀 절연막(31, 32)은 기판(10) 및 소자 분리층(14A) 상에 형성될 수 있다. 좀 더 구체적으로, 셀 절연막(31, 32)은 직접 컨택(DC) 및 매몰 컨택(BC)이 없는 기판(10) 영역, 소자 분리층(14A) 및 셀 영역 분리층(14C) 상에 형성될 수 있다. 셀 절연막은 기판(10)과 셀 도전 라인(CL) 사이, 그리고 소자 분리층(14A)과 셀 도전 라인(CL) 사이에 형성될 수 있다.
셀 절연막은 단일막일 수 있으나, 도시한 것처럼 제1 절연막(31) 및 제2 절연막(32)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 절연막(31)은 실리콘 산화막을 포함할 수 있고, 제2 절연막(32)은 실리콘 질화막을 포함할 수 있지만, 이에 한정되는 것은 아니다. 도시한 것과 달리, 셀 절연막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 포함하는 삼중막일 수 있지만, 이에 한정되는 것은 아니다.
셀 버퍼막(도시 생략)이 셀 영역 분리층(14C) 상에 배치될 수 있다. 셀 버퍼막은 예를 들어, 실리콘 산화막을 포함할 수 있지만, 이에 한정되는 것은 아니다.
셀 라인 구조물의 측벽에 셀 라인 스페이서(51, 52, 53, 54, 90)가 배치될 수 있다. 직접 컨택(DC)을 포함하는 셀 도전 라인(CL)의 부분에서, 셀 라인 스페이서(51, 52, 53, 54, 90)는 기판(10) 및 소자 분리층(14A) 상에 형성될 수 있다.
그러나, 직접 컨택(DC)이 형성되지 않은 셀 도전 라인(CL)의 나머지 부분에서, 셀 라인 스페이서는 셀 절연막(31, 32) 상에 배치될 수 있다.
본 발명의 한 실시예에 따른 셀 라인 스페이서는 2 종류 이상의 복수의 스페이서로 형성될 수 있다. 예시적인 실시예들에서, 셀 라인 스페이서는 복수의 스페이서로 형성될 수 있다. 복수의 스페이서는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 에어(air) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 2를 참고하면, 셀 라인 스페이서는 제1 내지 제4 스페이서(51, 52, 53, 54) 및 보강 스페이서(90)를 포함할 수 있다.
제1 스페이서(51)는 셀 라인 구조물의 양 측벽, 직접 컨택 홀(DCH)의 내벽 및 제2 절연막(32)의 윗면을 커버할 수 있다.
제2 스페이서(52)는 제1 스페이서(51)에 의해 채워지지 않은 직접 컨택 홀(DCH)을 채울 수 있다.
보강 스페이서(90)는 제2 스페이서(52)의 위쪽에 위치하며 셀 라인 구조물의 양 측벽에 형성된 제1 스페이서(51)의 측벽을 덮어 보강할 수 있다.
제3 스페이서(53)는 셀 라인 구조물의 측벽에 형성된 보강 스페이서(90)의 측벽을 덮을 수 있으며 본 실시예에 따르면 공기를 포함한다.
제4 스페이서(54)는 셀 라인 구조물의 양 측벽에 형성된 제3 스페이서(53)의 측면과 매몰 컨택(BC)의 측면을 덮을 수 있다.
제1, 제2 및 제4 스페이서(51, 52, 54) 및 보강 스페이서(90)는 실리콘 질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 스페이서(51)의 두께는 매몰 컨택 특성을 유지하기 위하여 약 5 Å 이하일 수 있다. 두께가 1.5 Å 미만인 막은 실제로 형성이 어려울 수 있으므로, 제1 스페이서(51)의 두께는 약 1.5 Å 내지 약 5 Å 일 수 있다.
보강 스페이서(90)는 공기층인 제3 스페이서(53)를 형성할 때 셀 라인 구조물이 손상되는 것을 방지하기 위한 것으로서 두께가 약 5 Å 내지 약 10 Å 일 수 있다. 보강 스페이서(90)의 두께가 5 Å 미만이면 제3 스페이서(53)의 공기층 형성 과정에서 셀 라인 구조물의 셀 도전 라인(CL)이 녹아내려 셀 라인 구조물이 손상되는 것을 방지하기 어렵고, 10 Å을 초과하면 소자의 부피가 너무 커질 수 있다.
도 3을 참고하면, 격벽(48A)은 기판(10) 및 소자 분리층(14A) 상에 배치될 수 있다. 본 발명의 한 실시예에서, 격벽(48A)은 기판(10) 및 소자 분리층(14A) 내에 형성된 셀 게이트 구조물(22, 24, 26)과 중첩되도록 형성될 수 있다. 격벽(48A)은 제2 방향(y 방향)으로 연장되는 셀 라인 구조물 사이에 배치될 수 있다. 격벽(48A)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
매몰 컨택(BC)은 적어도 일부가 기판에 매몰된 형태로 형성될 수 있다. 즉, 매몰 컨택(BC)의 아랫면은 기판(10)의 윗면보다 낮을 수 있다. 도 2에 도시한 바와 같이, 매몰 컨택(BC)의 윗면은 기판(10)의 윗면보다 높을 수 있으나, 이에 한정되는 것은 아니다.
매몰 컨택(BC)은 제1 방향(x 방향)으로 인접하는 셀 도전 라인(CL) 사이에 배치될 수 있다. 매몰 컨택(BC)은 제2 방향(y 방향)으로 인접하는 격벽(48A) 사이에 배치될 수 있다. 매몰 컨택(BC)은 인접하는 셀 도전 라인(CL) 사이의 기판(10) 및 소자 분리층(14A)과 중첩될 수 있다. 매몰 컨택(BC)은 활성 영역(AC)의 저장 요소 연결 영역과 연결될 수 있다.
매몰 컨택(BC)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 매몰 컨택(BC)은 예를 들어 불순물이 도핑된 반도체 물질로서, 도핑된 폴리실리콘을 포함할 수 있다. 매몰 컨택(BC)은 예를 들어 인(Phosphorus), 아세닉 (Arsenic), 보론(Boron) 또는 이들의 조합으로 도핑된 폴리실리콘을 포함할 수 있다.
셀 스페이서(58)는 셀 라인 구조물의 양 측벽에 배치된 셀 라인 스페이서의 측벽과 랜딩 패드(LP)와 접하는 격벽(48A)의 측벽을 커버하도록 배치될 수 있다. 도 2를 참고하면, 일부 실시예들에서 매몰 컨택 홀(BCH)을 형성하는 과정에서 셀 라인 스페이서의 일부가 식각되었다면, 셀 스페이서(58)는 셀 라인 캐핑층(CLC)보다 낮게 위치하는 셀 라인 스페이서의 상부를 커버하도록 형성될 수 있다.
후술하는 바와 같이, 셀 어레이 영역(CA)에 형성되는 셀 스페이서(58)는 접촉 플러그 홀(CPH)을 형성하기 전에 형성될 수 있다. 즉, 접촉 플러그 스페이서(59)와 셀 스페이서(58)는 동시에 형성되지 않는다. 이에 따라, 셀 스페이서(58)는 얇은 두께로 형성될 수 있으며, 접촉 플러그 스페이서(59)는 코어 게이트 구조물과 충분한 이격 거리를 확보할 수 있도록 두껍게 형성될 수 있다. 두께는 기판(10)과 수평한 방향으로의 폭을 의미할 수 있다.
랜딩 패드(LP)는 매몰 컨택(BC) 상에 형성될 수 있다. 랜딩 패드(LP)는 매몰 컨택(BC)과 전기적으로 연결될 수 있다. 랜딩 패드(LP)는 활성 영역(AC)의 저장 요소 연결 영역과 연결될 수 있다.
랜딩 패드(LP)는 셀 라인 구조물의 윗면의 일부와 중첩될 수 있다.
도 2를 참고하면, 랜딩 패드(LP)는 제1 도전성 배리어층(64A) 및 제7 도전층(66A)을 포함할 수 있다. 제1 도전성 배리어층(64A)은 예를 들어, Ti, TiN 또는 Ti/TiN의 적층 구조일 수 있다. 제7 도전층(66A)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
패드 분리 절연층(70)은 랜딩 패드(LP) 및 셀 라인 구조물 상에 형성될 수 있다. 예를 들어, 패드 분리 절연층(70)은 셀 라인 캐핑층(CLC) 상에 배치될 수 있다. 패드 분리 절연층(70)은 복수의 고립 영역을 형성하는 랜딩 패드(LP)를 정의할 수 있다. 패드 분리 절연층(70)은 랜딩 패드(LP)의 윗면을 덮지 않을 수 있다. 패드 분리 절연층(70)은 인접하는 랜딩 패드(LP)를 분리할 수 있다. 예를 들어, 기판(10)의 윗면을 기준으로, 랜딩 패드(LP)의 윗면의 높이는 패드 분리 절연층(70)의 윗면의 높이와 동일할 수 있다.
패드 분리 절연층(70)은 절연성 물질을 포함하고, 복수의 랜딩 패드(LP)를 서로 전기적으로 분리할 수 있다. 예를 들어, 패드 분리 절연층(70)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물 및 실리콘 탄질화물 중 적어도 하나를 포함할 수 있다.
도 2를 참고하면, 소자 분리층(14B)은 코어 영역(CORE)의 기판(10) 내에 형성될 수 있다. 소자 분리층(14B)은 코어 영역(CORE) 내에 활성 영역(12B)을 정의할 수 있다. 소자 분리층(14B)의 윗면은 기판(10)의 윗면과 동일 평면 상에 놓이는 것으로 도시하였지만, 이에 한정되는 것은 아니다.
코어 게이트 구조물은 코어 영역(CORE)의 기판(10) 상에 배치될 수 있다. 코어 게이트 구조물은 소자 분리층(14B)에 의해 정의된 활성 영역(12B) 상에 배치될 수 있다.
코어 게이트 구조물은 기판(10) 상에 차례로 적층된 코어 게이트 유전층(33B), 코어 게이트 전극(41B, 42B, 43B) 및 코어 게이트 캐핑(44B)을 포함할 수 있다. 코어 게이트 구조물은 코어 게이트 전극(41B, 42B, 43B)의 측벽 및 코어 게이트 캐핑(44B)의 측벽 상에 배치된 코어 게이트 스페이서(56)를 포함할 수 있다.
코어 게이트 전극은 코어 게이트 유전층(33B) 상에 차례로 적층된 제4 도전층(41B), 제5 도전층(42B) 및 제6 도전층(43B)을 포함할 수 있다. 일 예로, 코어 게이트 전극과 코어 게이트 유전층(33B) 사이에, 추가적인 도전층이 배치되지 않을 수 있다. 다른 예로, 도시한 것과 달리, 코어 게이트 전극과 코어 게이트 유전층(33B) 사이에, 일함수 도전층과 같은 추가적인 도전층이 배치될 수 있다.
도면에서는 인접하는 소자 분리층(14B) 사이에, 2 개의 코어 게이트 구조물이 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 한정되는 것은 아니다.
절연 라이너(45)는 기판(10) 상에 배치될 수 있다. 절연 라이너(45)는 코어 게이트 구조물의 프로파일을 따라 형성될 수 있다. 절연 라이너(45)는 셀 영역 분리층(14C) 상에 셀 도전 라인을 식각하고 남은 제1 및 제2 절연막(31, 32), 제1 내지 제3 도전층(41, 42, 43) 및 캐핑층(44)의 식각된 측벽 및 윗면에도 형성될 수 있다. 이때, 절연 라이너(45)와 제1 및 제2 절연막(31, 32), 제1 내지 제3 도전층(41, 42, 43) 및 캐핑층(44)의 식각된 측벽 사이에는 코어 게이트 스페이서(56) 형성 과정에서 형성된 코어 게이트 스페이서(56)가 개재될 수 있다.
절연 라이너(45)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.
매립 절연층(46)은 복수의 코어 게이트 구조물의 사이에 형성될 수 있다. 일부 실시예에 따라, 절연 라이너(45)가 형성되는 경우 매립 절연층(46)은 절연 라이너(45) 상에 배치될 수 있다. 매립 절연층(46)은 셀 영역 분리층(14C) 상에도 형성될 수 있다.
매립 절연층(46)은 갭 필(gap fill) 특성이 우수한 절연 물질로 형성될 수 있다. 매립 절연층(46)은 예를 들어, BPSG(boron-phosphor silicate glass)막, HDP(High Density Plasma) 산화막, O3-TEOS막, USG(Undoped Silicate Glass) 또는 TOSZ(Tonen SilaZene) 물질로 형성될 수 있다. 본 발명의 한 실시예에서, 매립 절연층(46)은 TOSZ(Tonen Silazane) 물질로 형성된 실리콘 산화물을 포함할 수 있다.
매립 절연층(46)의 윗면은 코어 게이트 구조물의 윗면을 따라 연장된 절연 라이너(45)와 동일 평면에 놓일 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에 따라 절연 라이너(45)가 형성되지 않는 경우 매립 절연층(46)의 윗면은 코어 게이트 구조물의 윗면과 동일 평면에 놓일 수 있다.
마스크층(47)은 코어 게이트 구조물과 매립 절연층(46) 상에 배치될 수 있다. 일부 실시예들에 따라 절연 라이너(45)가 형성된 경우 마스크층(47)은 코어 게이트 구조물의 윗면을 따라 연장된 절연 라이너(45)와 매립 절연층(46)을 덮을 수 있다.
마스크층(47)의 윗면의 높이는 예를 들어, 기판(10)의 윗면을 기준으로, 셀 라인 캐핑층(CLC)의 윗면의 높이와 동일할 수 있다.
예시적인 실시예들에서, 마스크층(47)은 매립 절연층(46)과 다른 물질을 포함할 수 있다. 일 예로, 매립 절연층(46)이 실리콘 산화물을 포함하는 경우 마스크층(47)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
접촉 플러그는 코어 게이트 구조물의 양측에 배치될 수 있다. 접촉 플러그는 마스크층(47) 및 매립 절연층(46)을 관통하여, 코어 영역(CORE)의 기판(10)까지 연장될 수 있다. 접촉 플러그는 코어 영역(CORE)의 기판(10)과 접촉할 수 있다. 배선 라인(도시 생략)은 마스크층(47) 상에 배치될 수 있다. 접촉 플러그 및 배선 라인은 배선 분리 리세스(도시 생략)에 의해 분리될 수 있다.
본 발명의 한 실시예에서, 접촉 플러그는 랜딩 패드(LP)와 동시에 형성됨에 따라 접촉 플러그는 랜딩 패드(LP)와 동일한 물질을 포함할 수 있다.
접촉 플러그는 제2 도전성 배리어층(64B) 및 제8 도전층(66B)을 포함할 수 있다. 제2 도전성 배리어층(64B)은 랜딩 패드(LP)의 제1 도전성 배리어층(64A)과 동시에 형성되어 동일한 물질을 포함할 수 있으며, 제8 도전층(66B)은 랜딩 패드(LP)의 제7 도전층(66A)과 동시에 형성되어 동일한 물질을 포함할 수 있다.
도 2를 참고하면, 접촉 플러그 스페이서(59)는 접촉 플러그의 아랫면에는 배치되지 않으며, 접촉 플러그의 측벽에 배치될 수 있다. 접촉 플러그 스페이서(59)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.
본 발명의 한 실시예에서, 접촉 플러그 스페이서(59)는 코어 영역(CORE)의 모든 접촉 플러그에 적용될 수 있다. 그러나, 이에 한정되는 것은 아니며, 코어 영역(CORE)의 일부 접촉 플러그의 측벽에만 접촉 플러그 스페이서(59)가 배치될 수도 있다.
접촉 플러그 스페이서(59)는 접촉 플러그와 코어 게이트 구조물의 이격 거리를 늘려 고도로 스케일링된 반도체 장치에 특히 유용할 수 있다. 또한, 접촉 플러그를 형성하는 홀을 목적하는 크기 대비 크게 형성한 후 접촉 플러그 스페이서(59)로 접촉 플러그 홀의 크기를 제어할 수 있다. 이에 따라, 패터닝할 접촉 플러그 홀의 종횡비가 감소하여 패터닝 공정의 부담을 줄일 수 있는 이점이 있다.
그러면, 도 6 내지 도 10을 참고하여 본 발명의 한 실시예에 따른 반도체 장치의 제조 방법에 대하여 상세하게 설명한다.
도 6 내지 도 10은 도 2의 반도체 장치를 제조하는 중간 과정에서의 단면도들이다.
셀 어레이 영역(CA)에 형성되는 일부 구성 요소는 코어 영역(CORE)에 형성되는 일부 구성 요소와 동시에 형성될 수 있다.
도 6을 참고하면, 기판(10)에 소자 분리층(14A, 14B) 및 셀 영역 분리층(14C)을 형성할 수 있다. 소자 분리층(14A, 14B) 및 셀 영역 분리층(14C)은 STI (Shallow Trench Isolation) 공정을 통해 형성할 수 있다.
기판(10)에는 셀 영역 분리층(14C)에 의해 분리되는 셀 어레이 영역(CA) 및 코어 영역(CORE)이 형성될 수 있다. 셀 어레이 영역(CA) 및 코어 영역(CORE)에는 소자 분리층(14A, 14B)에 의해 정의되는 복수의 활성 영역(12A, 12B)이 형성될 수 있다.
일부 실시예들에 따라 매몰 구조의 워드 라인을 포함하는 반도체 장치를 제조하는 방법에서는 비트 라인을 형성하기 전 기판에 매몰 구조의 워드 라인을 형성할 수 있다.
일부 실시예들에 따라 매몰 구조의 워드 라인을 포함하는 반도체 장치를 제조하기 위해, 기판(10)의 셀 어레이 영역(CA)에 복수의 셀 게이트 트렌치(도 3의 T1)를 형성할 수 있다. 복수의 셀 게이트 트렌치는 도 1의 제1 방향(x 방향)을 따라 상호 평행하게 연장되며, 각각 복수의 활성 영역(12A)을 가로지르는 라인 형상을 가질 수 있다. 셀 게이트 트렌치(도 3의 T1)의 내부에 셀 게이트 절연층(22), 셀 게이트 전극(24), 및 셀 게이트 캐핑(26)을 차례로 형성할 수 있다. 셀 게이트 전극(24)은 전술한 바와 같이 워드 라인(WL)에 대응할 수 있다.
일부 실시예들에서 셀 게이트 전극(24) 및 셀 게이트 캐핑(26) 사이에는 셀 게이트 캐핑 도전층(도시 생략)이 추가로 형성될 수 있다.
셀 게이트 캐핑(26)의 윗면은 기판(10)의 윗면과 대략 동일 레벨에 위치될 수 있다.
본 발명의 한 실시예에서, 워드 라인을 형성한 후, 워드 라인(WL)의 양측에 해당하는 기판(10)에 불순물 이온을 주입하여 복수의 활성 영역(12A)의 윗면에 소스/드레인 영역을 형성할 수 있다. 다른 본 발명의 한 실시예에서, 워드 라인(WL)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
기판(10)의 셀 어레이 영역(CA) 및 코어 영역(CORE)에 제1 절연막(31) 및 제2 절연막(32)을 차례로 형성한 후, 코어 영역(CORE)에서는 제1 절연막(31) 및 제2 절연막(32)을 제거하여 기판(10)의 활성 영역(12B)을 다시 노출시킬 수 있다. 그 후, 셀 어레이 영역(CA)을 마스크층(도시 생략)으로 덮은 상태에서 기판(10)의 코어 영역(CORE)에 게이트 유전막(33)을 형성할 수 있다. 도 6에서는 셀 영역 분리층(14C) 상의 중간 지점에서 제1 및 제2 절연막(31, 32)의 측벽과 게이트 유전막(33)의 측벽이 접촉하는 형태로 도시되어 있으나, 제1 및 제2 절연막(31, 32) 및 게이트 유전막(33)은 셀 영역 분리층(14C) 상에서 중첩되거나 또는 접촉되지 않도록 형성될 수 있다.
제1 절연막(31)은 산화막으로 형성되고, 제2 절연막(32)은 질화막으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 유전막(33)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나로 형성될 수 있다. 예를 들면, 게이트 유전막(33)은 약 10 내지 25의 유전 상수를 가질 수 있다. 본 발명의 한 실시예에서, 게이트 유전막(33)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 및 납 스칸듐 탄탈륨 산화물(PbScTaO)로 이루어진 군에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들면, 게이트 유전막(33)은 HfO2, Al2O3, HfAlO3, Ta2O3, 및 TiO2 로 이루어진 군에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
셀 영역 분리층(14C) 상에는 셀 버퍼막(도시 생략)이 형성될 수 있다. 셀 버퍼막은 예를 들어 실리콘 산화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
이후, 셀 어레이 영역(CA)에는 직접 컨택 홀(DCH)을 형성하며, 직접 컨택 홀(DCH)을 채우는 제1 도전층(41)을 형성할 수 있다.
본 발명의 한 실시예에서, 제2 절연막(32) 및 게이트 유전막(33) 위에 제1 도전층을 형성할 수 있다. 제1 도전층(41)은 도핑된 반도체 물질(예컨대, 도핑된 폴리실리콘 등)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 도전층 위에 마스크층을 형성할 수 있다. 마스크층은 셀 어레이 영역(CA)에서 제1 도전층을 일부 노출시키는 개구가 형성된 것일 수 있다. 코어 영역(CORE)은 마스크층에 의해 덮여 외부로 노출되지 않을 수 있다.
그 후, 마스크층의 개구를 통해 노출되는 제1 도전층을 식각하고 그 결과 노출되는 제2 절연막(32), 제1 절연막(31), 기판(10)의 일부 및 소자 분리층(14A)의 일부를 식각하여, 셀 어레이 영역(CA)에서 기판(10)의 활성 영역(12A)을 노출시키는 직접 컨택 홀(DCH)을 형성할 수 있다.
마스크층은 산화막 또는 질화막으로 형성되는 하드 마스크층으로 이루어질 수 있다. 마스크층을 형성하기 위하여 포토 리소그래피 공정을 이용할 수 있다.
마스크층을 제거한 후, 직접 컨택 홀(DCH)의 내부 및 제1 도전층의 상부에 직접 컨택 홀(DCH)을 채우기에 충분한 두께의 제6 도전층을 형성하고, 제6 도전층이 직접 컨택 홀(DCH) 내부에만 남도록 제6 도전층을 식각할 수 있다. 제6 도전층은 제1 도전층과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 일부 다른 실시예들에서, 제6 도전층을 사용하지 않고, 셀 어레이 영역(CA)에는 직접 컨택 홀(DCH)을 형성하며, 직접 컨택 홀(DCH)을 채우는 제1 도전층(41)을 형성할 수 있다.
구체적으로, 제2 절연막(32) 및 게이트 유전막(33) 위에 마스크층을 형성할 수 있다. 마스크층은 셀 어레이 영역(CA)에서 제2 절연막(32)을 일부 노출시키는 개구가 형성된 것일 수 있다. 코어 영역(CORE)은 마스크층에 의해 덮여 외부로 노출되지 않을 수 있다.
그 후, 마스크층의 개구를 통해 노출되는 제2 절연막(32)을 식각하고 그 결과 노출되는 제1 절연막(31), 기판(10)의 일부 및 소자 분리층(14A)의 일부를 식각하여, 셀 어레이 영역(CA)에서 기판(10)의 활성 영역(12A)을 노출시키는 직접 컨택 홀(DCH)을 형성할 수 있다.
마스크층을 제거한 후, 직접 컨택 홀(DCH)의 내부 및 제2 절연막(32) 및 게이트 유전막(33)의 상부에 직접 컨택 홀(DCH)을 채우기에 충분한 두께의 제1 도전층(41)을 형성할 수 있다.
앞서 설명한 제6 도전층을 사용하는 방법도, 제1 도전층과 제6 도전층의 물질이 동일한 경우에는 제6 도전층을 사용하지 않은 방법과 같은 결과물을 얻을 수 있다. 이에, 도 6은 두 가지 방법을 통합적으로 설명하기 위해 제1 도전층(41)만 도시하였다. 그러나, 제6 도전층(도시 생략)을 제1 도전층(41)과 다른 물질로 형성하는 경우, 후술하는 직접 컨택(DC)은 제1 도전층(41A)과 다른 물질을 포함할 수 있다.
다음으로, 셀 어레이 영역(CA) 및 코어 영역(CORE)에서 제1 도전층(41)의 상부에 제2 도전층(42), 제3 도전층(43) 및 캐핑층(44)을 차례로 형성할 수 있다.
제2 도전층(42) 및 제3 도전층(43)은 전술한 제2 내지 제3 도전층(42A, 43A)을 형성하기 위한 물질을 포함할 수 있다. 캐핑층(44)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.
도 7을 참고하면, 셀 어레이 영역(CA)을 마스크층(도시 생략)으로 덮은 상태에서 코어 영역(CORE)의 게이트 유전막(33), 제1 도전층(41), 제2 도전층(42), 제3 도전층(43) 및 캐핑층(44)을 패터닝할 수 있다. 그 결과, 코어 게이트 유전층(33B) 위에 제4 도전층(41B), 제5 도전층(42B) 및 제6 도전층(43B)이 적층된 코어 게이트 전극이 형성된다. 코어 게이트 전극 상에는 코어 게이트 캐핑(44B)이 배치될 수 있다.
코어 게이트 유전층(33B), 코어 게이트 전극 및 코어 게이트 캐핑(44B)의 적층 구조의 양 측벽에 코어 게이트 스페이서(56)를 형성할 수 있다.
코어 게이트 스페이서(56)는 산화물, 질화물, 또는 이들의 조합을 포함할 수 있으나, 이에 한정되는 것은 아니다.
코어 게이트 스페이서(56)는 코어 영역(CORE)의 코어 게이트 유전층(33B), 코어 게이트 전극 및 코어 게이트 캐핑(44B)의 적층 구조의 양 측벽과 함께 셀 영역 분리층(14C) 상의 제1 및 제2 절연막(31, 32), 제1 내지 제3 도전층(41, 42, 43) 및 캐핑층(44)의 식각된 측벽에도 형성될 수 있다.
이후, 코어 영역(CORE) 및 셀 어레이 영역 전면에 절연 라이너(45)를 형성할 수 있다. 절연 라이너(45)는, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.
코어 게이트 구조물 사이의 공간은 매립 절연층(46)에 의해 채워질 수 있다. 일부 실시예들에 따라, 매립 절연층(46)은 코어 게이트 구조물 및 이를 커버하는 절연 라이너(45) 사이의 공간을 채울 수 있도록 형성될 수 있다. 매립 절연층(46)은 갭 필(gap fill) 특성이 우수한 절연 물질로 형성될 수 있다. 매립 절연층(46)은 예를 들어, BPSG(boron-phosphor silicate glass)막, HDP(High Density Plasma) 산화막, O3-TEOS막, USG(Undoped Silicate Glass) 또는 TOSZ(Tonen SilaZene) 물질로 형성될 수 있다. 그리고, 매립 절연층(46)은 우수한 단차 도포성을 제공하는 박막 형성 기술들 중의 적어도 한가지를 사용하여 형성될 수 있다. 예를 들어, CVD(chemical vapor deposition), SACVD(subatmospheric CVD), LPCVD(Low Pressure CVD), PECVD(Plasma Enhanced CVD) 또는 PVD(physical vapor deposition)와 같은 증착 방법을 수행하여 형성될 수 있다.
예시적인 실시예들에서, 매립 절연층(46)은 TOSZ(Tonen Silazane)을 이용하여 형성될 수 있다. TOSZ막은 폴리 실라젠(polysilazane)막일 수 있다. TOSZ막은, 스핀 코팅 방법으로 형성될 수 있으며, 스핀 코팅 후 O2와 H2O를 공급하고 어닐링 공정을 진행하여 TOSZ막으로부터 암모니아와 수소를 제거하여 형성될 수 있다. 이로써 TOSZ막은 실리콘 산화막으로 될 수 있다.
이후, 매립 절연층(46)은 평탄화 공정에 의해 윗면이 평탄화될 수 있다. 이에 따라, 매립 절연층(46)의 윗면은 절연 라이너(45)의 윗면과 동일 평면 상에 있을 수 있으나, 이에 한정되지 않는다.
절연 라이너(45) 및 매립 절연층(46) 상에 마스크층(47)을 형성할 수 있다. 후술하는 바와 같이, 셀 어레이 영역(CA)에 형성된 마스크층(47)은 이의 하부에 배치된 절연 라이너(45)와 함께 셀 도전 라인을 형성하기 위한 식각 마스크를 제공할 수 있다. 또한, 마스크층(47)과 절연 라이너(45)는 식각 마스크로 사용된 후에도 셀 도전 라인 상부에 남아 셀 라인 구조물의 높이를 상승시켜 랜딩 패드와 셀 도전 라인을 이격시키고, 랜딩 패드를 지지하는 역할을 수행할 수 있다.
한편, 코어 영역(CORE)에 형성된 마스크층(47)은 셀 어레이 영역(CA)에 셀 라인 구조물, 셀 라인 스페이서 및 매몰 컨택(BC)을 형성하는 동안 코어 영역(CORE)을 보호하는 마스크의 역할을 수행할 수 있다.
예시적인 실시예들에서, 마스크층(47)은 매립 절연층(46)과 다른 물질을 포함할 수 있다. 일 예로, 매립 절연층(46)이 실리콘 산화물을 포함하는 경우 마스크층(47)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 8를 참고하면, 포토리소그래피 공정을 이용하여 셀 어레이 영역(CA)의 마스크층(47) 및 절연 라이너(45)를 패터닝할 수 있다. 그 결과, 셀 어레이 영역(CA)에는 셀 도전 라인을 형성하기 위한 식각 마스크로 사용될 제1 마스크층(47A) 및 셀 라인 절연층(45A)이 형성될 수 있다.
이후, 제1 마스크층(47A) 및 셀 라인 절연층(45A)을 식각 마스크로 사용하여 캐핑층(44) 및 제1 내지 제3 도전층(41, 42, 43)을 패터닝할 수 있다. 그 결과, 셀 어레이 영역(CA)에 제1 도전층(41A), 제2 도전층(42A) 및 제3 도전층(43A)이 적층된 셀 도전 라인(CL)을 형성할 수 있다.
셀 도전 라인(CL)은 직접 컨택(DC)을 통해 기판(10)의 활성 영역(12A)에 연결될 수 있다. 제1 도전층(41A) 중 직접 컨택 홀(DCH) 내부에 형성되어 기판(10)의 활성 영역(12A)에 연결된 제1 도전층(41A)은 직접 컨택(DC)의 역할을 수행할 수 있다.
직접 컨택(DC)이 형성됨에 따라 직접 컨택 홀(DCH) 내에는 갭(G)이 형성될 수 있다. 이는 직접 컨택(DC)이 직접 컨택 홀(DCH)의 직경보다 더 작게 식각되어 형성되기 때문이다. 갭(G)은 직접 컨택(DC)을 에워싸는 서라운딩 형상이 아니라 직접 컨택(DC)의 양측벽에 독립적으로 형성될 수 있다. 즉, 직접 컨택 홀(DCH) 내에는 하나의 직접 컨택(DC)과 한 쌍의 갭(G)이 존재하며, 한 쌍의 갭(G)은 직접 컨택(DC)에 의해 분리될 수 있다.
셀 도전 라인(CL) 상에는 차례로 적층된 셀 라인 캐핑(44A), 셀 라인 절연층(45A) 및 제1 마스크층(47A)이 배치될 수 있다.
도 9를 참고하면, 실리콘 질화물 등으로 제1 스페이서를 이룰 제1 절연층(210)을 적층하고 그 위에 다른 절연막을 적층하여 직접 컨택 홀(DCH)을 채워 제2 스페이서(52)를 형성한다.
이어 도 10을 참고하면, 제1 절연층(210)과 제2 스페이서(52) 위에 보강 스페이서를 이룰 제2 절연층(220)을 적층한다.
도 11을 참고하면, 후속 층들을 적층 및 패터닝하여 제1 및 제2 스페이서(51, 52), 제3 스페이서 예비층(편의상 제3 스페이서와 동일한 도면 부호를 사용)(53) 및 제4 스페이서(54)를 형성한다.
이어 도 2에 나타낸 것과 같은 구조물들을 형성한 후 패드 분리 절연층(70)의 위치에 트렌치를 형성한다. 이때 제4 스페이서(54)를 식각하여 제3 스페이서 예비층을 노출시킨 후 습식 식각 등을 사용하여 제거하고 제거된 공간을 공기로 채워 제3 스페이서(53)를 완성한다. 이때 보강 스페이서(90)는 제3 스페이서 예비층의 식각 과정에서 제1 스페이서(51)가 손상되는 것을 막아 준다. 보강 스페이서(90)가 없는 경우 제1 스페이서(51)의 두께가 작기 때문이 식각액에 의하여 손상될 수 있으며 식각액은 손상된 부위를 통하여 셀 라인 구조물의 도전체 및 직접 컨택으로 침투하여 이들을 용해할 수 있다.
이와 같이 얇은 제1 스페이서(51)의 하부 측면은 제2 스페이서(52)로 채우고 상부 측면은 보강 스페이서(90)를 덧씌워 제3 스페이서 예비층의 식각에 따른 제1 스페이서(51)의 손상을 방지할 수 있다.
마지막으로 트렌치를 패드 분리 절연층(70)으로 채움으로써 본 발명의 실시예에 따른 반도체 장치의 제조가 완료된다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (10)

  1. 셀 어레이 영역과 셀 어레이 영역의 주위에 배치되는 코어 영역을 포함하는 기판,
    상기 셀 어레이 영역에 위치하는 매몰 컨택,
    상기 셀 어레이 영역에 위치하는 직접 컨택,
    상기 셀 어레이 영역에 위치하며, 상기 직접 컨택의 상부에서 상기 직접 컨택과 접촉하고 상기 매몰 컨택과 인접하는 셀 라인 구조물, 그리고
    상기 셀 라인 구조물의 측벽을 덮는 셀 라인 스페이서
    를 포함하며,
    상기 셀 라인 스페이서는,
    상기 직접 컨택 및 상기 셀 라인 구조물의 측벽과 접촉하는 제1 스페이서,
    상기 제1 스페이서의 하부 측벽을 덮는 제2 스페이서,
    상기 제2 스페이서의 위에 위치하며 상기 제1 스페이서의 상부 측벽을 덮는 보강 스페이서,
    상기 보강 스페이서의 측벽을 덮으며 공기로 이루어진 제3 스페이서, 그리고
    상기 제3 스페이서의 측벽을 덮는 제4 스페이서
    를 포함하고,
    상기 제1 스페이서는 상기 보강 스페이서보다 두께가 얇은
    반도체 장치.
  2. 제1항에서,
    상기 제1 스페이서의 두께는 1.5 Å 내지 5 Å 인 반도체 장치.
  3. 제2항에서,
    상기 보강 스페이서의 두께는 5 Å 내지 10 Å 인 반도체 장치.
  4. 제2항에서,
    상기 제1 스페이서 및 상기 보강 스페이서는 실리콘 질화물을 포함하는 반도체 장치.
  5. 제2항에서,
    상기 셀 라인 구조물은,
    상기 직접 컨택과 접촉하는 도전 라인, 그리고
    상기 도전 라인 위에 위치하는 절연 캐핑층
    을 포함하는 반도체 장치.
  6. 기판의 셀 어레이 영역에 직접 컨택을 형성하는 단계,
    상기 직접 컨택 위에 셀 라인 구조물을 형성하는 단계,
    상기 기판의 상기 직접 컨택 둘레에 직접 컨택 홀을 형성하는 단계,
    상기 직접 컨택 및 상기 셀 라인 구조물의 측벽, 상기 직접 컨택 홀의 표면과 접촉하는 제1 스페이서를 형성하는 단계,
    상기 제1 스페이서 위에 상기 직접 컨택 홀을 채우는 제2 스페이서를 형성하는 단계,
    상기 제1 및 제2 스페이서 위에 보강 스페이서, 제3 스페이서 예비층 및 제4 스페이서를 형성하는 단계,
    상기 제4 스페이서를 식각하여 상기 제3 스페이서 예비층을 노출하는 단계, 그리고
    그리고 상기 제3 스페이서 예비층을 제거하여 공기로 이루어진 제3 스페이서를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  7. 제6항에서,
    상기 제1 스페이서는 상기 보강 스페이서보다 두께가 얇은 장치의 제조 방법.
  8. 제7항에서,
    상기 제1 스페이서의 두께는 1.5 Å 내지 5 Å 인 반도체 장치의 제조 방법.
  9. 제8항에서,
    상기 보강 스페이서의 두께는 5 Å 내지 10 Å 인 반도체 장치의 제조 방법.
  10. 제8항에서,
    상기 제3 스페이서 예비층은 실리콘 질화물을 포함하며,
    상기 제3 스페이서 예비층을 식각하는 단계는 습식 식각을 사용하는
    반도체 장치의 제조 방법.

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