Nothing Special   »   [go: up one dir, main page]

TW202415231A - 半導體記憶體裝置 - Google Patents

半導體記憶體裝置 Download PDF

Info

Publication number
TW202415231A
TW202415231A TW112135364A TW112135364A TW202415231A TW 202415231 A TW202415231 A TW 202415231A TW 112135364 A TW112135364 A TW 112135364A TW 112135364 A TW112135364 A TW 112135364A TW 202415231 A TW202415231 A TW 202415231A
Authority
TW
Taiwan
Prior art keywords
cell
region
layer
conductive layer
bit line
Prior art date
Application number
TW112135364A
Other languages
English (en)
Inventor
金眞雅
金岡昱
閔相勳
李忠炫
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202415231A publication Critical patent/TW202415231A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明提供一種半導體記憶體裝置。半導體記憶裝置包括基底，所述基底包含：具有由胞元元件隔離層界定的主動區的胞元區、靠近胞元區的周邊區以及胞元區與周邊區之間的邊界區。裝置包含：字元線結構，位於基底中且在第一方向上延伸；位元線結構，位於基底上且在與第一方向交叉的第二方向上自胞元區延伸至邊界區，包含依序堆疊於基底上的第一胞元導電層及第二胞元導電層；以及位元線接觸件，位於基底與位元線結構之間且將基底與位元線結構連接。邊界區中的第二胞元導電層厚於胞元區中的第二胞元導電層。

Description

半導體記憶體裝置
各種實例實施例是關於一種半導體記憶體裝置。 [ 相關申請案的交叉參考 ]
本申請案主張2022年9月23日在韓國智慧財產局申請的韓國專利申請案第10-2022-0120712號的優先權及自所述申請案產生的所有權益，所述申請案的全部內容以引用的方式併入本文中。
隨著半導體裝置變得愈來愈高度整合，個別電路圖案變得更精細以在相同區域中實施更多的半導體裝置。亦即，隨著半導體裝置的整合程度的增加，半導體裝置的組件的設計規則已減少。
在高度按比例縮放的半導體裝置中，形成多個佈線及插入於佈線之間的多個接觸件的過程變得愈來愈複雜及困難。
各種實例實施例提供可改良可靠性及/或效能的半導體記憶體裝置。
實例實施例的各種目標及/或改良不限於上文所提及的目標及/或改良，且本文中未提及的額外特徵將由所屬領域中具有通常知識者自以下描述清楚地理解。
根據一些實例實施例的半導體記憶體裝置包括：基底，包含具有由胞元元件隔離層界定的主動區的胞元區、靠近胞元區的周邊區以及胞元區與周邊區之間的邊界區；字元線結構，在基底中在第一方向上延伸；位元線結構，在基底上在與第一方向交叉的第二方向上自胞元區延伸至邊界區，包含依序堆疊於基底上的第一胞元導電層及第二胞元導電層；以及位元線接觸件，位於基底與位元線結構之間且將基底與位元線結構連接。邊界區中的第二胞元導電層厚於胞元區中的第二胞元導電層。
替代地或另外，根據各種實例實施例的半導體記憶體裝置包括：基底，包含具有由胞元元件隔離層界定的主動區的胞元區、靠近胞元區的周邊區以及胞元區與周邊區之間的邊界區；字元線結構，在基底中在第一方向上延伸；位元線結構，在基底上在與第一方向交叉的第二方向上自基底上的胞元區延伸至邊界區，包含在遠離基底的方向上依序堆疊的第一胞元導電層及第二胞元導電層；以及位元線接觸件，位於基底與位元線結構之間且將基底與位元線結構電連接。邊界區中的第一胞元導電層的上表面低於胞元區中的第一胞元導電層的上表面，且邊界區中的第二胞元導電層的沿著第一方向的長度長於胞元區中的第二胞元導電層的沿著第一方向的長度。
替代地或另外，根據各種實例實施例的半導體記憶體裝置包括：基底，包含具有由胞元元件隔離層界定的主動區的胞元區、靠近胞元區的周邊區以及胞元區與周邊區之間的邊界區；字元線結構，在基底中在第一方向上在基底中延伸；位元線結構，在與第一方向交叉的第二方向上自胞元區延伸至邊界區，包含依序堆疊於基底上的第一胞元導電層至第三胞元導電層；以及位元線接觸件，位於基底與位元線結構之間且將基底與位元線結構電連接。位元線接觸件的上表面低於胞元區中的第一胞元導電層的上表面且高於邊界區中的第一胞元導電層的上表面，且位元線接觸件上的第三胞元導電層厚於胞元區中的第一胞元導電層上的第三胞元導電層且薄於邊界區中的第三胞元導電層。
額外及/或其他實例實施例的此等及其他細節包含於實施方式及圖式中。
圖1為示出根據一些實例實施例的半導體記憶體裝置的胞元區的示意性佈局圖。圖2為示出包含圖1的胞元區的半導體記憶體裝置的示意性佈局圖。圖3為示出圖1的字元線及主動區的佈局。圖4及圖5為沿著圖1的線A-A及線B-B截取的橫截面圖.圖6為沿著圖2的線C-C截取的橫截面圖。圖7為沿著圖2的線D-D截取的橫截面圖。圖8為沿著圖2的線E-E截取的橫截面圖。
出於參考，圖6可為沿著圖1的位元線BL在胞元區隔離層22中截取的橫截面圖。
儘管動態隨機存取記憶體（dynamic random access memory；DRAM）在圖式中藉助於實例展示為與根據一些實例實施例的半導體記憶體裝置相關，但實例實施例不限於此，且其他實施例可包含其他裝置，諸如但不限於非揮發性記憶體裝置。
參考圖1至圖3，根據一些實例實施例的半導體記憶體裝置可包含胞元區20、胞元區隔離層22以及周邊區24。
胞元區隔離層22可沿著胞元區20的周邊形成或配置。胞元區隔離層22可將胞元區20與周邊區24隔離。周邊區24可界定於胞元區20附近。在一些實例實施例中，胞元區20與周邊區24之間的其中形成有胞元區隔離層22的區可稱為邊界區。
胞元區20可包含多個胞元主動區ACT，例如對應於胞元主動區ACT的多個島狀物。胞元主動區ACT可由形成於基底（圖4的100）中的胞元元件隔離層（圖4的105）界定。由於半導體記憶體裝置的設計規則減少，因此胞元主動區ACT可以條形狀的對角線或斜線安置。舉例而言，胞元主動區ACT可在第三方向D3上延伸。
多個閘極電極可在第一方向D1上跨胞元主動區ACT安置。第一方向D1可與第三方向D3成一定角度，諸如傾斜角。多個閘極電極可彼此平行地延伸。多個閘極電極可為例如多個列線或字元線WL。字元線WL可以恆定間隔安置，例如以特定間距。可根據設計規則來判定字元線WL的寬度，及/或字元線WL之間的間距（spacing/pith）或間隔。
各胞元主動區ACT可藉由在第一方向D1上延伸的兩個字元線WL劃分成三個部分。胞元主動區ACT可包含儲存連接區103b及位元線連接區103a。位元線連接區103a可定位於胞元主動區ACT的中心部分處或附近，且儲存連接區103b可定位於胞元主動區ACT的末端處。
在與字元線WL正交的第二方向D2上延伸的多個行線或位元線BL可安置於字元線WL上。第二方向D2可垂直於第一方向D1，且相對於第三方向D3成銳角，例如小於45度的角度。多個位元線BL可彼此平行地延伸。位元線BL可以恆定間隔安置。可根據設計規則來判定位元線BL的寬度，及/或位元線BL之間的間距（spacing/pitch）或間隔。位元線BL的數目可與字元線WL的數目相同、大於或小於字元線WL的數目。
根據一些實例實施例的半導體記憶體裝置可包含形成於胞元主動區ACT上的各種接觸件配置。各種接觸件配置可包含例如數位接觸件或直接接觸件DC、內埋接觸件BC、著陸墊LP以及類似者。
直接接觸件DC可指將胞元主動區電連接至位元線BL的接觸件。內埋接觸件BC可指將胞元主動區ACT連接至諸如憶阻器及/或電容器的記憶體元件的下部電極（圖4的191）的接觸件。考慮到配置結構，內埋接觸件BC與胞元主動區ACT之間的接觸面積可較小。因此，可引入導電著陸墊LP以增大與電容器的下部電極（圖4的191）的接觸面積以及與胞元主動區ACT的接觸面積。
著陸墊LP可安置於胞元主動區ACT與內埋接觸件BC之間，且可安置於內埋接觸件BC與電容器的下部電極（圖4的191）之間。在根據各種實例實施例的半導體記憶體裝置中，著陸墊LP可安置於內埋接觸件BC與電容器的下部電極之間。隨著經由引入著陸墊LP來增大接觸面積，胞元主動區ACT與電容器的下部電極之間的接觸電阻可減小，及/或可改良信號裕量。
直接接觸件DC可連接至位元線連接區103a。內埋接觸件BC可連接至儲存連接區103b。由於內埋接觸件BC安置於胞元主動區ACT的兩個末端部分處，因此著陸墊LP可安置成在其鄰近胞元主動區ACT的兩個末端的狀態下與內埋接觸件BC部分重疊。舉例而言，內埋接觸件BC可形成為與鄰近字元線WL之間及鄰近位元線BL之間的胞元主動區ACT及胞元元件隔離層（圖4的105）重疊。
字元線WL可配置或形成於埋入基底100中或內的結構中。字元線WL可跨直接接觸件DC或內埋接觸件BC之間的胞元主動區ACT而安置。如所繪示，兩個字元線WL可安置成與一個胞元主動區ACT交叉。隨著胞元主動區ACT在第三方向D3上延伸，字元線WL可與胞元主動區ACT具有小於90°的角度。
直接接觸件DC與內埋接觸件BC可對稱地安置。出於此原因，直接接觸件DC及內埋接觸件BC可沿著第一方向D1及第二方向D2安置於一條直線上。不同於直接接觸件DC及內埋接觸件BC，著陸墊LP可在位元線BL延伸的第二方向D2上以Z字形形狀安置。替代地或另外，著陸墊LP可安置成在字元線WL延伸的第一方向D1上與各位元線BL的同一側部分重疊。舉例而言，第一線的各著陸墊LP可與對應位元線BL的左側重疊，且第二線的各著陸墊LP可與對應位元線BL的右側重疊。
參考圖1至圖8，根據一些實例實施例的半導體記憶體裝置可包含多個胞元閘極結構110、多個位元線結構140ST以及多個位元線接觸件146。
基底100可包含胞元區20、胞元區隔離層22以及周邊區24。基底100可為或可包含矽基底或絕緣層上矽（silicon-on -insulator；SOI）。替代地，基底100可包含但不限於矽鍺、絕緣層上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、碲化鉛化合物、砷化銦、磷化銦、砷化鎵或銻化鎵。基底100可經摻雜或未經摻雜。
多個胞元閘極結構110、多個位元線結構140ST、多個儲存接觸件120以及資訊儲存器190可安置於胞元區20中。周邊閘極結構240ST可安置於周邊區24中。
胞元元件隔離層105可形成於胞元區20的基底100中。胞元元件隔離層105可具有具備極佳元件隔離特性的淺溝渠隔離（shallow trench isolation；STI）結構。胞元元件隔離層105可界定胞元區20中的胞元主動區ACT。由元件隔離層105界定的主動區ACT可具有長島形狀，包含短軸及長軸，如圖1中所繪示。在一些實例實施例中，胞元主動區ACT可具有傾斜形狀，以便相對於胞元元件隔離層105中形成的字元線WL具有小於90°的角度。在一些實例實施例中，胞元主動區ACT可具有傾斜形狀，以便相對於形成於胞元元件隔離層105上的位元線BL具有小於90°的角度。
胞元區隔離層22亦可提供有具有淺溝渠隔離（STI）結構的胞元邊界隔離層。
元件隔離層105及胞元區隔離層22中的各者可包含但不限於氧化矽層、氮化矽層或氮氧化矽層中的至少一者。在圖4至圖8中，胞元元件隔離層105及胞元區隔離層22中的各者繪示為由一個絕緣層形成，但僅出於描述方便起見，且本揭露不限於此。胞元元件隔離層105及胞元區隔離層22中的各者可由一個絕緣層或多個絕緣層形成，此取決於胞元元件隔離層105及胞元區隔離層22的寬度。
儘管胞元元件隔離層105的上表面、基底100的上表面以及胞元區隔離層22的上表面繪示為置放於同一平面上或彼此共平面，但實例實施例不限於此。
胞元閘極結構110可形成於基底100及胞元元件隔離層105中。胞元閘極結構110可跨胞元元件隔離層105及由胞元元件隔離層105界定的胞元主動區ACT而形成。胞元閘極結構110可包含形成於基底100及胞元元件隔離層105中的胞元閘極溝渠115、胞元閘極電極112、胞元閘極頂蓋圖案113以及胞元閘極頂蓋導電層114。在此情況下，胞元閘極電極112可對應於字元線WL。不同於所繪示實例，胞元閘極結構110可不包含胞元閘極頂蓋導電層114。
胞元閘極絕緣層111可沿著胞元閘極溝渠115的側壁及底表面延伸。胞元閘極絕緣層111可沿著胞元閘極溝渠115的至少一部分的輪廓延伸。胞元閘極絕緣層111可包含例如以下中的至少一者：氧化矽、氮化矽、氮氧化矽或介電常數高於氧化矽的高介電常數材料。高介電常數材料可包含以下中的至少一者：氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅或其組合。
胞元閘極電極112可形成或配置於胞元閘極絕緣層111上。胞元閘極電極112可填充胞元閘極溝渠115的一部分。胞元閘極頂蓋導電層114可沿著胞元閘極電極112的上表面延伸。
胞元閘極電極112可包含以下中的至少一者：金屬、金屬合金、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、諸如摻雜多晶矽的摻雜半導體材料、導電金屬氮氧化物或導電金屬氧化物。胞元閘極電極112可包含例如以下中的至少一者：TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx或其組合，但不限於此。胞元閘極頂蓋導電層114可包含例如摻雜或未摻雜多晶矽及/或摻雜或未摻雜多晶矽鍺，但不限於此。
胞元閘極頂蓋圖案113可安置於胞元閘極電極112及胞元閘極頂蓋導電層114上。胞元閘極頂蓋圖案113可填充在形成胞元閘極電極112及胞元閘極頂蓋導電層114之後剩餘的胞元閘極溝渠115。胞元閘極絕緣層111繪示為沿著胞元閘極頂蓋圖案113的側壁延伸，但不限於此。胞元閘極頂蓋圖案113可包含例如以下中的至少一者：氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO2）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）或其組合。
儘管未繪示，但雜質摻雜區可形成於胞元閘極結構110的至少一側上。雜質摻雜區可為或可對應於電晶體的源極/汲極區。
位元線結構140ST可包含胞元導電線140及胞元線頂蓋層144。胞元導電線140可形成於胞元元件隔離層105及其中形成有胞元閘極結構110的基底100上。胞元導電線140可與胞元元件隔離層105及由胞元元件隔離層105界定的胞元主動區ACT交叉。胞元導電線140可形成為與胞元閘極結構110交叉。在此情況下，胞元導電線140可對應於位元線BL。
胞元導電線140可為多層。胞元導電線140可包含例如第一胞元導電層141、第二胞元導電層142以及第三胞元導電層143。第一胞元導電層141、第二胞元導電層142以及第三胞元導電層143可在遠離基底100的方向上依序堆疊於基底100及胞元元件隔離層105上。在一些實例實施例中，胞元導電線140繪示為三層膜，但不限於此。
參考圖4，胞元元件隔離層105可包含其中形成有稍後將描述的位元線接觸件146的第一區105_1以及其中未形成有位元線接觸件146的第二區105_2。形成於第一區105_1上的胞元導電線140_2可包含第二胞元導電層142及第三胞元導電層143。形成於第二區105_2上的胞元導電線140_1可包含第一胞元導電層141、第二胞元導電層142以及第三胞元導電層143。
在一些實例實施例中，第三胞元導電層143的上表面的高度可與邊界區中的胞元區20的高度相同。
第一胞元導電層141、第二胞元導電層142以及第三胞元導電層143可包含例如以下中的至少一者：諸如摻雜多晶矽的摻雜有雜質的半導體材料、導電矽化物化合物、導電金屬氮化物、金屬或金屬合金。舉例而言，第一胞元導電層141可包含諸如多晶矽的摻雜半導體材料。第二胞元導電層142可包含導電矽化物化合物或導電金屬氮化物中的至少一者。第三胞元導電層143可包含諸如鎢W的金屬及/或金屬合金中的至少一者，但不限於此。
位元線接觸件146可形成於胞元導電線140與基底100之間。舉例而言，胞元導電線140可形成於位元線接觸件146上。舉例而言，位元線接觸件146可形成於胞元導電線140與具有長島形狀的胞元主動區ACT的中心部分交叉的點處。位元線接觸件146可形成於位元線連接區103a與佈線結構140之間。
位元線接觸件146可將胞元導電線140電連接至基底100。在此情況下，位元線接觸件146可對應於直接接觸件DC。位元線接觸件146可包含例如以下中的至少一者：諸如摻雜多晶矽的摻雜有雜質的半導體材料、導電矽化物化合物、導電金屬氮化物或金屬。
在圖4中，在與位元線接觸件146的上表面重疊的區中，胞元導電線140可包含第二胞元導電層142及第三胞元導電層143。在不與位元線接觸件146的上表面重疊的區中，胞元導電線140可包含第一胞元導電層141、第二胞元導電層142以及第三胞元導電層143。
胞元線頂蓋層144可安置於胞元導電線140上。胞元線頂蓋層144可在第二方向D2上沿著胞元導電線140的上表面延伸。胞元線頂蓋層144可包含例如以下中的至少一者：氮化矽層、氮氧化矽、碳氮化矽或碳氮氧化矽。在根據一些實例實施例的半導體記憶體裝置中，胞元線頂蓋層144可包含例如氮化矽層。胞元線頂蓋層144繪示為單層，但不限於此。舉例而言，胞元線頂蓋層144可為多層。然而，當構成多層的各層由相同材料製成時，胞元線頂蓋層144可被視為單層，例如視為均質單層。
胞元絕緣層130可形成於基底100及胞元元件隔離層105上。更詳細而言，胞元絕緣層130可配置或形成於胞元元件隔離層105及其中未形成有位元線接觸件146的基底100上。胞元絕緣層130可形成於基底100與胞元導電線140之間以及胞元元件隔離層105與胞元導電線140之間。
胞元絕緣層130可為單層，但可替代地為包含如所繪示的第一胞元絕緣層131及第二胞元絕緣層132的多層。舉例而言，第一胞元絕緣層131可包含氧化矽層，且第二胞元絕緣層132可包含氮化矽層，但此等層不限於此。
胞元線間隔件150可安置於胞元導電線140及胞元線頂蓋層144的側壁上。胞元線間隔件150可在其中形成有位元線接觸件146的胞元導電線140的部分中形成於基底100及胞元元件隔離層105上。胞元線間隔件150可安置於胞元導電線140、胞元線頂蓋層144以及位元線接觸件146的側壁上。
然而，在其中未形成有位元線接觸件146的胞元導電線140的剩餘部分中，胞元線間隔件150可安置於胞元絕緣層130上。胞元線間隔件150可安置於胞元導電線140及胞元線頂蓋層144的側壁上。
胞元線間隔件150可為單層，但可為包含如所繪示的第一胞元線間隔件151、第二胞元線間隔件152、第三胞元線間隔件153以及第四胞元線間隔件154的多層。舉例而言，第一胞元線間隔件151、第二胞元線間隔件152、第三胞元線間隔件153以及第四胞元線間隔件154可包含以下中的一者：氧化矽層、氮化矽層、氮氧化矽層（SiON）、碳氮氧化矽層（SiOCN）、空氣以及其組合，但不限於此。
舉例而言，第二胞元線間隔件152可不安置於胞元導電層130上，但可安置於位元線接觸件146的側壁上。
在圖6中，位元線結構140ST可沿著第二方向D2自胞元區20縱向延伸至邊界區。位元線結構140ST可包含界定於胞元區隔離層22上的一個側壁。胞元邊界間隔件246可安置於位元線結構140ST的一個側壁上。
參考圖5，柵欄圖案170可安置於基底100及胞元元件隔離層105上。柵欄圖案170可形成為與形成於基底100及胞元元件隔離層105中的胞元閘極結構110重疊。柵欄圖案170可安置於在第二方向D2上延伸的位元線結構140ST之間。柵欄圖案170可包含例如以下中的至少一者：氧化矽、氮化矽、氮氧化矽或其組合。
儲存接觸件120可安置於在第一方向D1上彼此鄰近的胞元導電線140之間。儲存接觸件120可安置於在第二方向D2上彼此鄰近的柵欄圖案170之間。儲存接觸件120可在鄰近胞元導電線140之間與基底100及胞元元件隔離層105重疊。儲存接觸件120可連接至胞元主動區ACT的儲存連接區103b。儲存接觸件120可為或可對應於內埋接觸件BC。
儲存接觸件120可包含例如以下中的至少一者：諸如摻雜多晶矽的摻雜有雜質的半導體材料、導電矽化物化合物、導電金屬氮化物或金屬。
儲存墊160可形成於儲存接觸件120上。儲存墊160可電連接至儲存接觸件120。在此情況下，儲存墊160可對應於著陸墊LP。
儲存墊160可與位元線結構140ST的上表面的一部分重疊。儲存墊160可包含例如以下中的至少一者：諸如摻雜多晶矽的摻雜有雜質的半導體材料、導電矽化物化合物、導電金屬氮化物、導電金屬碳化物、金屬或金屬合金。
儲存墊間隔件160SP可安置於儲存接觸件120上。儲存墊間隔件160SP可安置於儲存墊160與位元線結構140ST之間以及儲存圖案160與柵欄圖案170之間。不同於所繪示實例，可省略儲存墊間隔件160SP。
儲存墊間隔件160SP可包含例如以下中的至少一者：氧化矽層、氮化矽層、氮氧化矽層、碳氮氧化矽層或碳氮化矽層（SiCN）。
隔離絕緣層180可形成於儲存墊160及位元線結構140ST上。舉例而言，隔離絕緣層180可安置於胞元線頂蓋層144上。隔離絕緣層180可界定儲存墊160的形成多個隔離區的區。在一些實例實施例中，隔離絕緣層180可不覆蓋儲存墊160的上表面。
隔離絕緣層180包含絕緣材料以使多個儲存墊160彼此電隔離。舉例而言，隔離絕緣層180可包含以下中的至少一者：氧化矽層、氮化矽層、氮氧化矽層、碳氮氧化矽層或碳氮化矽層。
第一蝕刻終止層292可安置於隔離絕緣層180及儲存墊160上。第一蝕刻終止層292可延伸至周邊區24以及胞元區20。第一蝕刻終止層292可包含以下中的至少一者：氮化矽層、碳氮化矽層、氮化矽硼層（SiBN）、氮氧化矽層或碳氧化矽層。
資訊儲存器190可安置於儲存墊160上。資訊儲存器190可電連接至儲存墊160。資訊儲存器190的一部分可安置於第一蝕刻停止層292中。資訊儲存器190可包含例如電容器，但不限於此。資訊儲存器190包含第一下部電極191、第一電容器介電層192以及第一上部電極193，且可或可不對應於電容器。
第一下部電極191可安置於儲存墊160上。第一下部電極191繪示為具有柱形狀，但不限於此。第一下部電極191可具有圓柱形形狀；然而，實例實施例不限於此，且第一下部電極191可具有稜柱形及/或管狀形狀。第一電容器介電層192形成於第一下部電極191上。第一電容器介電層192可沿著第一下部電極191的輪廓形成。第一上部電極193形成於第一電容器介電層192上。第一上部電極193可圍繞第一下部電極191的外側壁。
舉例而言，第一電容器介電層192可安置於與第一上部電極193豎直重疊的部分處。對於另一實例，不同於所繪示實例，第一電容器介電層192可包含與第一上部電極193豎直重疊的第一部分及不與第一上部電極193豎直重疊的第二部分。舉例而言，在一些實例實施例中，第一電容器介電層192的第二部分可為未由第一上部電極193覆蓋的部分。
第一下部電極191及第一上部電極193中的各者可包含例如諸如摻雜多晶矽的摻雜半導體材料、導電金屬氮化物（例如，氮化鈦、氮化鉭、氮化鈮或氮化鎢）、金屬（例如，釕、銥、鈦或鉭）以及導電金屬氧化物（例如，氧化銥、氧化鈮等），但不限於此。
第一電容器介電層192可包含例如以下中的一者：氧化矽、氮化矽、氮氧化矽、高介電常數材料以及其組合，但不限於此。在根據一些實例實施例的半導體記憶體裝置中，第一電容器介電層192可包含氧化鋯、氧化鋁以及氧化鋯依序堆疊於其中的堆疊層結構。在根據一些實例實施例的半導體記憶體裝置中，第一電容器介電層192可包含含有鉿（Hf）的介電層。在根據一些實例實施例的半導體記憶體裝置中，第一電容器介電層192可具有鐵電材料層及順電材料層的堆疊層結構。
參考圖7，周邊閘極結構240ST可安置於邊界區及周邊區24的至少一部分中。周邊閘極結構240ST的一部分繪示為與胞元區隔離層22重疊，但不限於此。周邊閘極結構240ST可安置成鄰近於在第二方向D2上延伸的位元線結構140ST。
周邊閘極結構240ST可包含依序堆疊於基底100上的周邊閘極絕緣層230、周邊導電線240以及周邊頂蓋層244。周邊閘極結構240ST可包含安置於周邊導電線240的側壁及周邊頂蓋層244的側壁上的周邊間隔件245。
周邊導電線240可包含依序堆疊於周邊閘極絕緣層230上的第一周邊導電層241、第二周邊導電層242以及第三周邊導電層243。
第一周邊導電層241可包含與第一胞元導電層141相同的材料。第二周邊導電層242可包含與第二胞元傳導層142相同的材料。第三周邊導電層243可包含與第三胞元導電層143相同的材料，但不限於此。
周邊閘極絕緣層230可包含例如氧化矽、氮化矽、氮氧化矽或介電常數高於氧化矽的高介電常數材料。
周邊間隔件245可包含例如以下中的至少一者：氮化矽、氮氧化矽、氧化矽、碳氮化矽、碳氮氧化矽或其組合。儘管周邊間隔件245繪示為單層，但實例實施例不限於此。周邊間隔件245可為多層。
周邊頂蓋層244可安置於第三周邊導電層243上。周邊頂蓋層244可包含例如以下中的至少一者：氮化矽層、氮氧化矽或氧化矽。周邊頂蓋層244繪示為單層，但不限於此。
第二蝕刻終止層250可安置於基底100上。第二蝕刻終止層250可沿著周邊閘極結構240ST的輪廓形成。第二蝕刻終止層250可沿著胞元邊界間隔件246的側壁延伸。
第二蝕刻終止層250可包含例如以下中的至少一者：氮化矽層、氮氧化矽、碳氮化矽或碳氮氧化矽。
胞元層間絕緣層295可安置於第二蝕刻終止層250上。舉例而言，胞元層間絕緣層295可安置於胞元區隔離層22上。胞元層間絕緣層295可安置於周邊閘極結構240ST與位元線結構140ST之間。胞元層間絕緣層295可安置於在第二方向D2上面向彼此的胞元導電線140與周邊導電線240之間。胞元層間絕緣層295可靠近位元線結構140ST安置。
胞元層間絕緣層295可包含例如基於氧化物的絕緣材料。
插入層間絕緣層291安置於周邊閘極結構240ST及胞元層間絕緣層295上。插入層間絕緣層291可覆蓋周邊閘極結構240ST及胞元層間絕緣層295。插入層間絕緣層291可覆蓋在胞元層間絕緣層295的上表面上方突出的第二蝕刻終止層250。
插入層間絕緣層291可包含與胞元層間絕緣層295不同的材料。插入層間絕緣層291可包含例如基於氮化物的絕緣材料。舉例而言，插入層間絕緣層291可包含氮化矽。
周邊佈線265可安置於插入層間絕緣層291上。位元線接觸插塞261可藉由穿過胞元線頂蓋層144而連接至胞元導電線140。
周邊佈線265及位元線接觸插塞261可包含與儲存墊160相同的材料。
第一蝕刻終止層292可安置於周邊佈線265及位元線接觸插塞261上。
周邊層間絕緣層293可安置於第一蝕刻終止層292上。周邊層間絕緣層293可覆蓋第一上部電極193的側壁。周邊層間絕緣層293可包含絕緣材料。
參考圖8，層間絕緣層291a及層間絕緣層291b可形成於位元線結構140ST上。舉例而言，層間絕緣層291a及層間絕緣層291b可包含以下中的至少一者：氧化矽層、氮化矽層、氮氧化矽層、碳氮氧化矽層或碳氮化矽層，但不限於此。
周邊佈線265可安置於層間絕緣層291b中且電連接至位元線結構140ST或周邊電路。儘管未詳細繪示，但周邊佈線265可藉由穿過層間絕緣層291a及層間絕緣層291b的至少一部分而連接至胞元導電線140。
間隔件150e可安置於胞元導電線140及胞元線頂蓋層144的側壁上。間隔件150e可形成於基底100及胞元區隔離層22上。
間隔件150e可為單層，但如所繪示，間隔件150e可為包含第一間隔件151e、第二間隔件153e以及第三間隔件154e的多層。舉例而言，第一間隔件151e、第二間隔件153e以及第三間隔件154e可獨立地或共同地包含以下中的一或多者：氧化矽層、氮化矽層、氮氧化矽層（SiON）、碳氮氧化矽層（SiOCN）、空氣以及其組合，但不限於此。
根據一些實例實施例，第三胞元導電層143的上表面在胞元區20及胞元區隔離層22中可相同。
參考圖6，邊界區中的第三胞元導電層143的厚度T13可厚於安置於胞元區20的第一胞元導電層141上的第三胞元導電層143的厚度T11或位元線接觸件146上的第三胞元導電層143的厚度T12。位元線接觸件146上的第三胞元導電層143的厚度T12可厚於安置於胞元區20的第一胞元導電層141上的第三胞元導電層143的厚度T11。舉例而言，位元線接觸件146上的第三胞元導電層143的厚度T12可厚於安置於胞元區20的第一胞元導電層141上的第三胞元導電層143的厚度T11，且可薄於邊界區中的第三胞元導電層143的厚度T13。
參考圖4，位元線接觸件146的上表面U22可低於胞元區20的第一胞元導電層141的上表面U21。參考圖4及圖8，邊界區中的第一胞元導電層141的上表面U23可低於胞元區20的第一胞元導電層141的上表面U21。
舉例而言，位元線接觸件146的上表面U22可低於胞元區20的第一胞元導電層141的上表面U21或在其下方，且可高於邊界區中的第一胞元導電層141的上表面U23或在其上方。
又參考圖4，位元線接觸件146上的第二胞元導電層142的上表面U32可低於第一胞元導電層141上的第二胞元導電層142的上表面U31。參考圖4及圖8，邊界區中的第二胞元導電層142的上表面U33可低於位元線接觸件146上的第二胞元導電層142的上表面U32或在其下方。
參考圖4及圖8，邊界區中的第一胞元導電層141的厚度T23可薄於胞元區20中的第一胞元導電層141的厚度T21或位元線接觸件146的厚度T22。
根據一些實例實施例，胞元區及邊界區中的位元線結構140ST的胞元導電層140的形狀形成為彼此不同，使得可減小由邊界區中的胞元導電層140的寬度減小引起的元件的可靠性的缺陷。
圖9為示出根據一些實例實施例的半導體記憶體裝置的視圖。圖10為示出根據一些實例實施例的半導體記憶體裝置的視圖。
出於參考，圖9為對應於沿著圖2的線C-C截取的橫截面圖的視圖。圖10為對應於沿著圖2的線E-E截取的橫截面圖的視圖。為便於描述，以下描述將基於與參考圖1至圖8進行的描述的差異。
參考圖9及圖10，在邊界區中，第一胞元導電層141可完全移除，使得第三胞元導電層143可直接形成於第二胞元導電層142上。在此情況下，第三胞元導電層143的厚度Ts13可厚於圖6的第三胞元導電層143的厚度T13。
同時，不同於所繪示實例，第二胞元導電層142可不插入。在此情況下，第三胞元導電層143可形成於邊界區中的胞元絕緣層130上，且第三胞元導電層143可形成於胞元區20中的第一胞元導電層141上。
圖11a至圖19c為示出描述製造根據一些實例實施例的半導體裝置的方法的中間步驟的視圖，且表示沿著例如圖1及圖2的線A-A、線C-C以及線E-E的橫截面透視圖。在與製造半導體裝置的方法相關的描述中，將簡要地進行或省略與參考圖1至圖10進行的描述重複的描述。
參考圖1、圖2以及圖11a至圖11c基底100，基底100包含胞元區20、周邊區24以及胞元區隔離層22。
胞元閘極結構110可形成於胞元區20的基底100中。胞元閘極結構110可在第一方向D1上縱向延伸。胞元閘極結構110可包含或可界定胞元閘極溝渠115，且可包含胞元閘極絕緣層111、胞元閘極電極112、胞元閘極頂蓋圖案113以及胞元閘極頂蓋導電層114。
隨後，胞元絕緣層130可形成（例如，可沈積及/或可生長）於胞元區20上。儘管未詳細繪示，但胞元絕緣層130可暴露周邊區24的基底100。
預第一胞元導電層141p可形成（例如可藉由諸如物理氣相沈積（physical vapor deposition；PVD）製程及/或化學氣相沈積（chemical vapor deposition；CVD）製程的製程而沈積）於胞元絕緣層130上。預第一胞元導電層141p可沿著上部胞元絕緣層130的上表面形成。
參考圖12a至圖12c，光阻PR可形成（例如，可沈積及/或旋塗及/或圖案化）於預第一胞元導電層141p上。光阻PR可形成於第一胞元導電層141p的至少一部分區上。預第一胞元導電層141p的其中未形成有光阻PR的另一區可經暴露，如圖12b中所示出。光阻PR可包含感光性絕緣材料，但不限於此。舉例而言，諸如硬質罩幕層及/或抗反射塗層的其他層可包含於光阻PR中及/或結合光阻PR單獨地沈積。
參考圖13a及圖13b，胞元區隔離層22的部分區上的預第一胞元導電層141p可移除（例如可藉由濕式蝕刻製程及/或藉由乾式蝕刻製程蝕刻）高達第一厚度D1。如上文所描述，光阻PR形成於預第一胞元導電層141p上，且胞元區隔離層22上的預第一胞元導電層141p可藉由使用蝕刻製程而移除高達諸如動態判定（或替代地，預定）厚度的厚度，且可不被完全蝕刻。因此，胞元區20上的預第一胞元導電層141p可形成為厚於胞元區隔離層22上的預第一胞元導電層141p。
參考圖14a及圖14b，預位元線接觸件146p可形成於預第一胞元導電層141p與基底100之間。預位元線接觸件146p可安置於稍後將描述的胞元導電層結構140p_ST與基底100之間。
隨後，預位元線接觸件146p可移除（例如可濕式蝕刻及/或乾式蝕刻）高達薄於第一厚度D1的第二厚度D2。在此情況下，罩幕可形成於其中未形成有預位元線接觸件146p的預第一胞元導電層141p上，且預位元線接觸件146p可藉由使用蝕刻製程而移除高達預定厚度。因此，預位元線接觸件146p的上表面的高度可經水平化以低於預第一胞元導電層141p的上表面的高度。舉例而言，預位元線接觸件146p的上表面與預第一胞元導電層141p的上表面之間可形成階梯差。
參考圖15a至圖15c，包含預第一第一導電層141p、預第二胞元導電層142p以及預第三胞元導電層143p的預胞元導電層140p可形成於基底100上。預第二胞元導電層142p可沿著預第一胞元導電層141p的表面形成於預第一胞元導電層141p上。隨後，預第三胞元導電層143p可形成於預第二胞元導電層142p上。
接著，可使用化學機械研磨（chemical mechanical polishing；CMP）製程及/或回蝕製程或類似者來平坦化預第三胞元導電層143p的上表面。
因此，預第三胞元導電層143p可形成為針對胞元區20及胞元區隔離層22上的各位置具有不同厚度。舉例而言，胞元區隔離層22上的預第三胞元導電層143p的厚度可厚於胞元區20上的預第三胞元導電層143p的厚度。
替代地或另外，預第三胞元導電層143p可形成為在胞元區20上具有不同厚度。舉例而言，預位元線接觸件146p上的預第三胞元導電層143p的厚度可厚於其中未形成有預位元線接觸件146p的預第一胞元導電層141p上的預先第三胞元導電層143p的厚度。
參考圖16a至圖16c，胞元導電層結構140p_ST可形成於胞元區20的基底100上。胞元導電層結構140p_ST可形成於胞元絕緣層130上。預位元線接觸件146p可將胞元導電層結構140p_ST連接至基底100。
胞元導電層結構140p_ST可包含依序堆疊於胞元絕緣層130上的預胞元導電層140p及下部胞元頂蓋層144p。胞元邊界間隔件246可形成於胞元導電層結構140p_ST的側壁上。
儘管未詳細繪示，但周邊閘極結構240ST可形成於周邊區24的基底100上。如圖7中所繪示，周邊閘極結構240ST可包含周邊閘極絕緣層230、周邊閘極導電層240、周邊頂蓋層244以及周邊間隔件245。
胞元導電層結構140p_ST可與周邊閘極結構240ST同時形成，例如完全或至少部分在同一處理腔室中且同時形成。胞元邊界間隔件246可與周邊間隔件245同時形成，例如完全或至少部分地在同一處理腔室中且同時形成。
接著，第二蝕刻終止層250可形成（例如沈積及/或旋塗）於基底100上。第二蝕刻終止層250可形成於胞元導電層結構140p_ST及周邊閘極結構240ST上。第二蝕刻終止層250可沿著胞元導電層結構140p_ST的輪廓及周邊閘極結構240ST的輪廓延伸。
接著，第一預層間絕緣層290p可形成於第二蝕刻終止層250上。第一預層間絕緣層290p可完全覆蓋第二蝕刻終止層250。第一預層間絕緣層290p可包含例如基於氧化物的絕緣材料。
參考圖17a至圖17c，可移除安置於胞元導電層結構140p_ST及周邊閘極結構240ST上的第二蝕刻終止層250的上表面上的第一預層間絕緣層290p，以在第二蝕刻終止層250上形成第二預層間絕緣層290g。
舉例而言，可使用化學機械研磨（CMP）製程及/或回蝕製程來形成第二預層間絕緣層290g。亦即，可使用化學機械研磨（CMP）製程及/或回蝕製程來移除胞元導電層結構140p_ST及周邊閘極結構240ST上的第一預層間絕緣層290p。
因此，可暴露胞元導電層結構140p_ST的上表面及周邊閘極結構240ST的上表面上的第二蝕刻終止層250。
因此，圖18b的胞元層間絕緣層295可形成於第二蝕刻終止層250上。
不同於所繪示實例，周邊閘極結構240ST與胞元導電層結構140p_ST之間的胞元層間絕緣層295的一部分可經由額外罩幕製程進一步移除。
參考圖18a至圖18c，插入層間絕緣層291可形成於胞元層間絕緣層295上。
插入層間絕緣層291可形成於胞元層間絕緣層295及在胞元層間絕緣層295上方突出的第二蝕刻終止層250上。插入層間絕緣層291可形成於胞元區20以及周邊區24上。
參考圖19a至圖19c，可藉由將胞元區20上的胞元導電層結構140p_ST及插入層間絕緣層291以及第二蝕刻終止層250圖案化來形成位元線結構140ST。
胞元線頂蓋層144可包含經圖案化下部胞元頂蓋層144p、經圖案化第二蝕刻終止層250以及經圖案化插入層間絕緣層291。
可在形成位元線結構140ST的同時形成位元線接觸件146。
隨後，可形成胞元線間隔件150。接著，柵欄犧牲絕緣層可形成於在第一方向D1上彼此鄰近的位元線結構140ST之間。柵欄犧牲絕緣層可形成於位元線結構140ST的上表面上以及間隔件154及間隔件154e上。柵欄圖案170可藉由圖案化柵欄犧牲絕緣層而形成於胞元閘極結構110上。
在形成柵欄圖案170之後，儲存接觸件120可形成於鄰近胞元導電線140之間及鄰近柵欄圖案170之間。
在圖4至圖8中，在儲存接觸件120形成之後，可形成儲存墊160、周邊佈線265以及位元線接觸插塞261。
接著，可形成第一蝕刻終止層292。另外，可形成資訊儲存器190。
圖20a及圖20b為示出描述製造根據一些實例實施例的半導體裝置的方法的中間步驟的視圖。在與製造半導體裝置的方法相關的描述中，將簡要地進行或省略與參考圖11a至圖19c進行的描述重複的描述。
參考圖20a及圖20b，邊界區中的第三胞元導電層143的沿著第一方向D1的長度W13可長於位元線接觸件146上的第三胞元導電層143的沿著第一方向D1的長度W12。
參考圖20a及圖20b，位元線接觸件146上的第三胞元導電層143的沿著第一方向D1的長度W12可長於安置於胞元區20的第一胞元導電層141上的第三胞元導電層143的沿著第一方向D1的長度W11。
位元線接觸件146的沿著第一方向D1的長度W22可短於位元線接觸件146上的第三胞元導電層143的沿著第一方向D1的長度W12。
位元線接觸件146上的第三胞元導電層143的沿著第一方向D1的長度W12可朝向基底100增加，但不限於此。
此外，在邊界區中，第一胞元導電層141的沿著第一方向D1的長度W23可短於第三胞元導電層143的沿著第一方向D1的長度W13。
第三胞元導電層143的沿著第一方向D1的長度W13可朝向基底100增加，但不限於此。
參考圖20a及圖20b，第一區105_1的第三胞元導電層143的側壁S12的斜率A12、第二區105_2的第三胞元導電層143的側壁S11的斜率A11以及邊界區中的第三胞元導電層143的側壁S13的斜率A13可彼此不同。
詳言之，第一區105_1的第三胞元導電層143的側壁S12的斜率A12可大於第二區105_2的第三胞元導電層143的側壁S11的斜率A11，且可小於邊界區中的第三胞元導電層143的側壁S13的斜率A13。
參考圖20a及圖20b，位元線接觸件146上的第二胞元導電層142的沿著第一方向D1的長度W32可長於位元線接觸件146的沿著第一方向D1的長度W22。
另外，在邊界區中，第二胞元導電層142的沿著第一方向D1的長度WW33可長於第一胞元導電層141的沿著第一方向D1的長度W23。
參考圖20a及圖20b，第一區105_1的第二胞元導電層142的側壁S12的斜率A12、第二區105_2的第二胞元導電層142的側壁S11的斜率A11以及邊界區中的第二胞元導電層142的側壁S13的斜率A13可彼此不同。
詳言之，第一區105_1的第二胞元導電層142的側壁S12的斜率A12可大於第二區105_2的第二胞元導電層142的側壁S11的斜率A11，且可小於或低於邊界區中的第二胞元導電層142的側壁S13的斜率A13。
第二胞元導電層142的沿著第一方向D1的長度可朝向基底100增加，但不限於此。
儘管已參考隨附圖式描述各種實例實施例，但所屬領域中具有通常知識者將顯而易見，可在不限於上文所描述的實例實施例的情況下以各種形式來實現及/或製造本發明概念，且可在不脫離精神及基本特性的情況下以其他特定形式來實施本發明概念。因此，上述實例實施例在所有態樣中視為說明性而非限制性的。此外，實例實施例未必彼此互斥。舉例而言，一些實例實施例可包含參考一或多個圖式所描述的一或多個特徵，且亦可包含參考一或多個其他圖式所描述的一或多個特徵。
20:胞元區 22:胞元區隔離層 24:周邊區 100:基底 103a:位元線連接區 103b:儲存連接區 105:胞元區隔離層/胞元元件隔離層 105_1:第一區 105_2:第二區 110:胞元閘極結構 111:胞元閘極絕緣層 112:胞元閘極電極 113:胞元閘極頂蓋圖案 114:胞元閘極頂蓋導電層 115:胞元閘極溝渠 120:儲存接觸件 130:胞元絕緣層 131:第一胞元絕緣層 132:第二胞元絕緣層 140:佈線結構/胞元導電線 140_1、140_2:胞元導電線 140p:預胞元導電層 140p_ST:胞元導電層結構 140ST:位元線結構 141:第一胞元導電層 141p:預第一第一導電層 142:第二胞元導電層 142p:預第二胞元導電層 143:第三胞元導電層 143p:預第三胞元導電層 144:胞元線頂蓋層 144p:下部胞元頂蓋層 146:位元線接觸件 146p:預位元線接觸件 150:胞元線間隔件 150e:間隔件 151:第一胞元線間隔件 151e:第一間隔件 152:第二胞元線間隔件 153:第三胞元線間隔件 153e:第二間隔件 154:第四胞元線間隔件/間隔件 154e:第三間隔件/間隔件 160:儲存墊 160SP:儲存墊間隔件 170:柵欄圖案 180:隔離絕緣層 190:資訊儲存器 191:第一下部電極 192:第一電容器介電層 193:第一上部電極 230:周邊閘極絕緣層 240:周邊導電線 240ST:周邊閘極結構 241:第一周邊導電層 242:第二周邊導電層 243:第三周邊導電層 244:周邊頂蓋層 245:周邊間隔件 246:胞元邊界間隔件 250:第二蝕刻終止層 261:位元線接觸插塞 265:周邊佈線 290g:第二預層間絕緣層 290p:第一預層間絕緣層 291:插入層間絕緣層 291a、291b:層間絕緣層 292:第一蝕刻終止層 293:周邊層間絕緣層 295:胞元層間絕緣層 A11、A12、A13:斜率 A-A、B-B、C-C、D-D、E-E:線 ACT:胞元主動區 BC:內埋接觸件 BL:行線/位元線 BL:位元線 D1:第一方向 D1:第一厚度 D2:第二方向 D2:第二厚度 D3:第三方向 DC:數位接觸件/直接接觸件 LP:著陸墊 PR:光阻 S11、S12、S13:側壁 T11、T12、T13、T21、T22、T23、Ts13:厚度 U21、U22、U23、U31、U32、U33:上表面 W11、W12、W13、W22、W23、W32:長度 WL:列線/字元線
以上及其他態樣以及特徵將藉由參考隨附圖式詳細地描述其例示性實施例而變得更顯而易見，其中： 圖1為示出根據一些實例實施例的半導體記憶體裝置的胞元區的示意性佈局圖。 圖2為示出包含圖1的胞元區的半導體記憶體裝置的示意性佈局圖。 圖3為示出圖1的字元線及主動區的佈局。 圖4及圖5為沿著圖1的線A-A及線B-B截取的橫截面圖。 圖6為沿著圖2的線C-C截取的橫截面圖。 圖7為沿著圖2的線D-D截取的橫截面圖。 圖8為沿著圖2的線E-E截取的橫截面圖。 圖9為示出根據一些實例實施例的半導體記憶體裝置的視圖。 圖10為示出根據一些實例實施例的半導體記憶體裝置的視圖。 圖11a至圖19c為示出描述製造根據一些實例實施例的半導體裝置的方法的中間步驟的視圖。 圖20a及圖20b為示出描述製造根據一些實例實施例的半導體裝置的方法的中間步驟的視圖。
22:胞元區隔離層
100:基底
110:胞元閘極結構
111:胞元閘極絕緣層
112:胞元閘極電極
113:胞元閘極頂蓋圖案
114:胞元閘極頂蓋導電層
115:胞元閘極溝渠
130:胞元絕緣層
131:第一胞元絕緣層
132:第二胞元絕緣層
140:佈線結構/胞元導電線
140ST:位元線結構
141:第一胞元導電層
142:第二胞元導電層
143:第三胞元導電層
144:胞元線頂蓋層
180:隔離絕緣層
192:第一電容器介電層
193:第一上部電極
246:胞元邊界間隔件
250:第二蝕刻終止層
261:位元線接觸插塞
265:周邊佈線
291:插入層間絕緣層
292:第一蝕刻終止層
293:周邊層間絕緣層
295:胞元層間絕緣層
C-C:線
T11、T12、T13:厚度

Claims (10)

  1. 一種半導體記憶體裝置，包括： 基底，包含具有由胞元元件隔離界定的主動區的胞元區、靠近所述胞元區的周邊區以及所述胞元區與所述周邊區之間的邊界區； 字元線結構，在所述基底中且在第一方向上延伸； 位元線結構，在所述基底上且在與所述第一方向交叉的第二方向上自所述胞元區延伸至所述邊界區，所述位元線結構包含依序堆疊於所述基底上的第一胞元導電層及第二胞元導電層；以及 位元線接觸件，在所述基底與所述位元線結構之間，所述位元線接觸件將所述基底與所述位元線結構連接， 其中所述邊界區中的所述第二胞元導電層厚於所述胞元區中的所述第二胞元導電層。
  2. 如請求項1所述的半導體記憶體裝置，其中在所述胞元區中，所述位元線接觸件的上表面在所述第一胞元導電層下方。
  3. 如請求項1所述的半導體記憶體裝置，其中在所述胞元區中，所述位元線接觸件上的所述第二胞元導電層厚於所述第一胞元導電層上的所述第二胞元導電層。
  4. 如請求項1所述的半導體記憶體裝置，其中沿著所述第一方向，所述邊界區中的所述第二胞元導電層長於所述位元線接觸件上的所述第二胞元導電層。
  5. 如請求項1所述的半導體記憶體裝置，其中在所述胞元區中，沿著所述第一方向，所述位元線接觸件上的所述第二胞元導電層長於所述第一胞元導電層上的所述第二胞元導電層。
  6. 如請求項1所述的半導體記憶體裝置，其中沿著所述第一方向，所述位元線接觸件短於所述位元線接觸件上的所述第二胞元導電層。
  7. 如請求項1所述的半導體記憶體裝置，其中，在所述邊界區中，沿著所述第一方向，所述第一胞元導電層短於所述第二胞元導電層。
  8. 如請求項1所述的半導體記憶體裝置，其中： 所述胞元元件隔離包含存在所述位元線接觸件的第一區及不存在所述位元線接觸件的第二區，且 所述第一區上的所述第二胞元導電層的側壁的斜率、所述第二區上的所述第二胞元導電層的側壁的斜率以及所述邊界區中的所述第二胞元導電層的側壁的斜率彼此不同。
  9. 一種半導體記憶體裝置，包括： 基底，包含具有由胞元元件隔離層界定的主動區的胞元區、靠近所述胞元區的周邊區以及所述胞元區與所述周邊區之間的邊界區； 字元線結構，在所述基底中且在第一方向上延伸； 位元線結構，在所述基底上且在與所述第一方向交叉的第二方向上自所述胞元區延伸至所述邊界區，所述位元線結構包含在遠離所述基底的方向上依序堆疊的第一胞元導電層及第二胞元導電層；以及 位元線接觸件，在所述基底與所述位元線結構之間，且所述位元線接觸件將所述基底與所述位元線結構電連接， 其中所述邊界區中的所述第一胞元導電層的上表面低於所述胞元區中的所述第一胞元導電層的上表面，且 沿著所述第一方向，所述邊界區中的所述第二胞元導電層長於所述胞元區中的所述第二胞元導電層。
  10. 一種半導體記憶體裝置，包括： 基底，包含具有由胞元元件隔離層界定的主動區的胞元區、靠近所述胞元區的周邊區以及所述胞元區與所述周邊區之間的邊界區； 字元線結構，在所述基底中在第一方向上延伸； 位元線結構，在所述基底上在與所述第一方向交叉的第二方向上自所述胞元區延伸至所述邊界區，所述位元線結構包含依序堆疊於所述基底上的第一胞元導電層至第三胞元導電層；以及 位元線接觸件，在所述基底與所述位元線結構之間且將所述基底與所述位元線結構電連接， 其中所述位元線接觸件的上表面在所述胞元區中的所述第一胞元導電層下方且高於所述邊界區中的所述第一胞元導電層的上表面，且 所述位元線接觸件上的所述第三胞元導電層厚於所述胞元區中的所述第一胞元導電層上的所述第三胞元導電層且薄於所述邊界區中的所述第三胞元導電層。
TW112135364A 2022-09-23 2023-09-15 半導體記憶體裝置 TW202415231A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220120712A KR20240041561A (ko) 2022-09-23 2022-09-23 반도체 메모리 장치
KR10-2022-0120712 2022-09-23

Publications (1)

Publication Number Publication Date
TW202415231A true TW202415231A (zh) 2024-04-01

Family

ID=90317042

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112135364A TW202415231A (zh) 2022-09-23 2023-09-15 半導體記憶體裝置

Country Status (4)

Country Link
US (1) US20240107751A1 (zh)
KR (1) KR20240041561A (zh)
CN (1) CN117769247A (zh)
TW (1) TW202415231A (zh)

Also Published As

Publication number Publication date
US20240107751A1 (en) 2024-03-28
KR20240041561A (ko) 2024-04-01
CN117769247A (zh) 2024-03-26

Similar Documents

Publication Publication Date Title
US10622305B2 (en) Interconnection structures for semiconductor devices and methods of fabricating the same
TWI845866B (zh) 半導體記憶體裝置
TWI788106B (zh) 半導體裝置
US20240057323A1 (en) Semiconductor memory device with buried contacts and a fence
TWI808811B (zh) 半導體記憶體裝置
TWI783765B (zh) 半導體記憶體裝置
US20220271044A1 (en) Semiconductor device
JP4053702B2 (ja) 半導体記憶装置及びその製造方法
TW202415231A (zh) 半導體記憶體裝置
JP2004311706A (ja) 半導体装置及びその製造方法
TWI848557B (zh) 半導體記憶體裝置
TWI845246B (zh) 半導體記憶體裝置
US20230035899A1 (en) Semiconductor memory device and method of fabricating the same
US20240121944A1 (en) Semiconductor memory device
TWI843268B (zh) 半導體裝置
TWI836976B (zh) 半導體記憶體裝置
US20230225111A1 (en) Semiconductor memory devices and methods for fabricating the same
TW202428125A (zh) 半導體記憶體裝置
TW202410407A (zh) 半導體記憶體元件
CN117881182A (zh) 半导体存储器件
KR20230047968A (ko) 반도체 장치 및 그 제조 방법
TW202418951A (zh) 半導體記憶體裝置
TW202341426A (zh) 半導體記憶體裝置
KR20240050249A (ko) 반도체 메모리 장치
TW202425104A (zh) 半導體元件以及其製造方法