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TWI836753B - 半導體裝置 - Google Patents

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TWI836753B
TWI836753B TW111145656A TW111145656A TWI836753B TW I836753 B TWI836753 B TW I836753B TW 111145656 A TW111145656 A TW 111145656A TW 111145656 A TW111145656 A TW 111145656A TW I836753 B TWI836753 B TW I836753B
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朴桐湜
申樹浩
白哲昊
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體裝置，可包含：基底，包含單元陣列區；資料儲存結構，設置於基底的單元陣列區上，資料儲存結構包含底部電極、底部電極上的頂部電極以及插入於底部電極與頂部電極之間的介電層；阻擋層，設置於頂部電極的頂部表面上；下部層間絕緣層，設置於阻擋層上；以及下部接觸件，穿透下部層間絕緣層且電連接至頂部電極。下部接觸件的側表面的至少一部分可接觸阻擋層。

Description

半導體裝置
本揭露是關於一種半導體裝置，且特定言之，是關於一種包含阻擋層的半導體裝置。 相關申請案的交叉參考
本申請案基於且主張2022年4月11日在韓國智慧財產局申請的韓國專利申請案第10-2022-0044559號的優先權，所述申請案的內容以全文引用的方式併入本文中。
本揭露是關於一種半導體裝置，且特定言之，是關於一種包含阻擋層的半導體裝置。
歸因於其小型、多功能性及/或低成本特性，半導體裝置被認為是電子工業中的重要元件。隨著電子工業的進步，對具有較高整合密度的半導體裝置的需求逐漸增加。將半導體裝置分類為用於儲存資料的半導體記憶體裝置、用於處理資料的半導體邏輯裝置以及包含記憶體元件及邏輯元件兩者的混合半導體裝置。另外，對具有改良的特性的半導體裝置的需求逐漸增加。舉例而言，對具有高可靠度、高效能及/或多功能的半導體裝置的需求逐漸增加。為了滿足此需求，半導體裝置的結構複雜度及/或整合密度在逐漸增加。
本揭露的實施例提供一種具有改良的電特性的半導體裝置。
根據本揭露的態樣，一種半導體裝置包含：基底，包含單元陣列區；資料儲存結構，設置於基底的單元陣列區上，資料儲存結構包含底部電極、底部電極上的頂部電極以及插入於底部電極與頂部電極之間的介電層；阻擋層，設置於頂部電極的頂部表面上；下部層間絕緣層，設置於阻擋層上；以及下部接觸件，穿透下部層間絕緣層，其中下部接觸件電連接至頂部電極，其中下部接觸件的側表面的至少一部分接觸阻擋層。
根據本揭露的態樣，一種半導體裝置包含：基底，包含單元陣列區；資料儲存結構，設置於基底的單元陣列區上；阻擋層，設置於資料儲存結構的頂部表面上；下部層間絕緣層，設置於阻擋層上；下部接觸件，穿透下部層間絕緣層，其中下部接觸件電連接至資料儲存結構；下部互連層，設置於下部層間絕緣層上，其中下部互連層電連接至下部接觸件；界面層，覆蓋下部互連層；以及上部層間絕緣層，設置於界面層上，其中下部接觸件的底部表面位於阻擋層的頂部表面與阻擋層的底部表面之間。
根據本揭露的態樣，一種半導體裝置包含：基底，包含單元陣列區及周邊電路區；資料儲存結構，設置於基底的單元陣列區上，資料儲存結構包含底部電極、底部電極上的頂部電極以及底部電極與頂部電極之間的介電層；周邊電晶體，設置於基底的周邊電路區域上；阻擋層，設置於頂部電極的頂部表面上；下部層間絕緣層，設置於資料儲存結構及周邊電晶體上；下部接觸件，穿透下部層間絕緣層，其中下部接觸件電連接至資料儲存結構；低k介電層，設置於下部層間絕緣層上；第一下部互連層，設置成穿透低k介電層，其中第一下部互連層的第一部分電連接至下部接觸件且第一下部互連層的第二部分電連接至周邊電晶體；界面層，覆蓋第一下部互連層；第一上部層間絕緣層，設置於界面層上；上部接觸件，設置成穿透第一上部層間絕緣層及界面層，其中上部接觸件的第一部分連接至第一下部互連層的第一部分，且上部接觸件的第二部分連接至第一下部互連層的第二部分；第一上部互連層及第二上部互連層，設置於第一上部層間絕緣層上，其中第一上部互連層電連接至上部接觸件的第一部分，且第二上部互連層電連接至上部接觸件的第二部分；第二上部層間絕緣層，覆蓋第一上部互連層及第二上部互連層；以及鈍化層，位於第二上部層間絕緣層上，其中下部接觸件的側表面的至少一部分接觸阻擋層。
現將參考隨附圖式更充分地描述本揭露的實例實施例，在隨附圖式中，展示實例實施例。
應理解，當元件或層稱為「在」另一元件或層「之上」、「在」另一元件或層「上方」、「在」另一元件或層「上」、「在」另一元件或層「下方」、「在」另一元件或層「之下」、「在」另一元件或層「下面」、「連接至」另一元件或層或「耦接至」另一元件或層時，所述元件或層可直接在另一元件或層之上、在另一元件或層上方、在另一元件或層上、在另一元件或層下方、在另一元件或層之下、在另一元件或層下面、連接至另一元件或層或耦接至另一元件或層，或可存在介入元件或層。相反，當元件稱為「直接在」另一元件或層「之上」、「直接在」另一元件或層「上方」、「直接在」另一元件或層「上」、「直接在」另一元件或層「下方」、「直接在」另一元件或層「之下」、「直接在」另一元件或層「下面」、「直接連接至」另一元件或層或「直接耦接至」另一元件或層時，不存在介入元件或層。相同編號貫穿全文是指相同元件。
為了易於描述的目的，在本文中可使用諸如「在……之上」、「在……上方」、「在……上」、「上部」、「在……下方」、「在……之下」、「在……下面」、「下部」以及類似者的空間相對術語來描述一個元件或特徵與圖式中所示出的另一元件或特徵的關係。應理解，除圖式中所描繪的定向以外，空間相對術語意欲涵蓋裝置在使用中或在操作中的不同定向。舉例而言，若翻轉圖式中的裝置，則描述為「在」其他元件或特徵「下方」或「在」其他元件或特徵「下面」的元件將接著定向為「在」其他元件或特徵「上方」。因此，術語「在……下方」可涵蓋在……上方及在……下方的定向兩者。裝置可另外定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可相應地進行解釋。
如本文中所使用，當處於元件清單之前時，諸如「……中的至少一者」的表述修飾整個元件清單，而並不修飾清單的個別元件。舉例而言，表述「a、b以及c中的至少一者」應理解為包含僅a、僅b、僅c、a及b兩者、a及c兩者、b及c兩者，或a、b以及c中的所有者。
出於簡潔起見，為了簡潔目的，在本文中可詳細或可不詳細地描述半導體裝置的習知元件。
圖1為示出根據實施例的半導體裝置的平面圖。圖2為沿著圖1的線I-I'截取的截面圖以示出根據實施例的半導體裝置。圖3為示出圖2的部分『M』的放大截面圖。
參考圖1及圖2，半導體裝置可包含基底100上的積體電路區ELR及積體電路區ELR上的互連區LLR。積體電路區ELR可包含設置於基底100上的多個電晶體及/或多個電路。互連區LLR可為提供連接至電晶體及/或電路的多個互連線的區。
在半導體裝置為記憶體裝置的情況下，積體電路區ELR可包含設置於單元陣列區CAR中的單元陣列，及設置於周邊電路區PCR中且用於驅動單元陣列的周邊電路。單元陣列可包含單元電晶體，且周邊電路可包含周邊電晶體PTR。在實施例中，周邊電路區PCR可設置成圍封單元陣列區CAR。
單元陣列區CAR可為安置有記憶體單元的區。字元線驅動器、感測放大器、列解碼器及行解碼器以及控制電路可安置於周邊電路區PCR中。在半導體裝置不為記憶體裝置的情況下，積體電路區ELR可不包含單元陣列區CAR的單元陣列。以下描述將參考半導體裝置為記憶體裝置的實例，但本揭露不限於此實例。
單元陣列區CAR上的積體電路區ELR可包含設置於基底100上且由裝置隔離層101界定的第一主動區ACT1、設置於第一主動區ACT1上的單元電晶體以及連接至單元電晶體的資料儲存結構DSS。
在實施例中，基底100可為半導體基底，所述半導體基底由以下中的至少一者形成或包含以下中的至少一者：矽、鍺以及矽-鍺。第一主動區ACT1可為條狀部分，所述條狀部分設置於基底100的上部部分中，彼此水平地間隔開，且在平行於基底100的頂部表面的第一方向D1上延伸。如所繪示，例如在圖1中，第一方向D1可為並不垂直於第二方向D2及第三方向D3兩者的方向，所述方向平行於基底100的頂部表面。
一對字元線WL可設置於第一主動區ACT1中的各者上。字元線WL可內埋於基底100中且可在第二方向D2上延伸以與第一主動區ACT1交叉。字元線WL可在第三方向D3上彼此間隔開。閘極絕緣層可插入於字元線WL與基底100之間以及字元線WL與裝置隔離層101之間。閘極絕緣層可設置成圍封字元線WL的側表面及底部表面。
第一雜質區IR1及第二雜質區IR2可設置於第一主動區ACT1中。第一雜質區IR1及第二雜質區IR2可具有與基底100的導電型不同的導電型。第一雜質區IR1可安置於位於所述對字元線WL之間的第一主動區ACT1中的各者的一部分中，且第二雜質區IR2可安置於第一主動區ACT1中的各者的相對邊緣部分中。第一雜質區IR1及第二雜質區IR2可分別安置於各字元線WL的兩側處。各字元線WL可對應於單元電晶體的閘極電極，且在其兩側處的第一雜質區IR1及第二雜質區IR2可對應於單元電晶體的源極/汲極區。
緩衝圖案BP可設置於基底100的頂部表面上。緩衝圖案BP可由絕緣材料中的至少一者形成或包含絕緣材料中的至少一者，且可具有單層或多層結構。位元線接觸件BCC可設置於第一主動區ACT1上。位元線接觸件BCC可在垂直於基底100的頂部表面的第四方向D4上延伸以穿透緩衝圖案BP。位元線接觸件BCC可分別連接至第一雜質區IR1。
位元線BL可設置成與字元線WL交叉或在第三方向D3上延伸。位元線BL可在第二方向D2上彼此間隔開。位元線BL可設置成與多個第一主動區ACT1交叉。位元線BL可與緩衝圖案BP及位元線接觸件BCC接觸。位元線BL中的各者可包含依序堆疊的第一導電圖案、第二導電圖案以及頂蓋圖案。可提供間隔件BS以覆蓋第一導電圖案及第二導電圖案以及頂蓋圖案的相對側表面。連接至資料儲存結構DSS的節點接觸件BC可設置於位元線BL中的鄰近者之間。節點接觸件BC可分別連接至第二雜質區IR2。
著陸墊LP可設置於節點接觸件BC上。著陸墊LP可藉由分離圖案SP彼此分離。資料儲存結構DSS可設置於著陸墊LP上。在實施例中，資料儲存結構DSS可為電容器。資料儲存結構DSS可包含底部電極BE、底部電極BE上的頂部電極TE以及底部電極BE與頂部電極TE之間的介電層DL。在實施例中，資料儲存結構DSS可更包含用於支撐底部電極BE的側表面的支撐圖案。
資料儲存結構DSS的底部電極BE可具有具備閉合底部表面的柱形狀或圓柱形狀。底部電極BE可由例如以下中的至少一者形成或包含以下中的至少一者：摻雜多晶矽、金屬材料、金屬氮化物材料、金屬矽化物材料或多晶矽化物。介電層DL可設置成保形地覆蓋底部電極BE。介電層DL可由以下中的至少一者形成或包含以下中的至少一者：氧化物、氮化物、矽化物、氮氧化物以及氮氧化矽，且可含有鉿（Hf）、鋁（Al）、鋯（Zr）或鑭（La）中的一者。頂部電極TE可覆蓋介電層DL。在底部電極BE具有具備閉合底部表面的圓柱形狀的情況下，頂部電極TE可設置成填充圓柱形底部電極BE的內部空間。在實施例中，頂部電極TE可由摻雜有雜質的矽-鍺形成或包含所述矽-鍺。頂部電極TE可進一步含有硼（B）。
以上描述是關於單元陣列區CAR上的積體電路區ELR包含動態隨機存取記憶體（dynamic random access memory；DRAM）結構的實例，但本揭露不限於此實例。舉例而言，半導體裝置可包含記憶體裝置，所述記憶體裝置包含可變電阻元件（例如相變材料）。
周邊電路區PCR上的積體電路區ELR可包含由裝置隔離層101界定的第二主動區ACT2，及設置於第二主動區ACT2上的周邊電晶體PTR。周邊電晶體PTR中的各者可包含依序堆疊於第二主動區ACT2上的周邊閘極絕緣層PGI、周邊閘極電極PGE以及周邊閘極頂蓋層PGC。周邊電晶體PTR中的各者可更包含設置成覆蓋周邊閘極絕緣層PGI、周邊閘極電極PGE以及周邊閘極頂蓋層PGC的相對側表面的周邊閘極間隔件PGS，及設置於周邊閘極電極PGE的兩側處的源極/汲極區PSD。
阻擋層BLL可設置於資料儲存結構DSS的頂部電極TE上。阻擋層BLL可保形地設置於頂部電極TE上。阻擋層BLL可經延伸以覆蓋頂部電極TE的頂部表面及側表面。
阻擋層BLL可由基於矽的材料或基於氮化矽的材料中的至少一者形成或包含其中的至少一者。舉例而言，阻擋層BLL可由以下中的至少一者形成或包含以下中的至少一者：矽（Si）、矽鍺（SiGe）、氮化矽（SiN）、氮氧化矽（SiON）、碳氮化矽（SiCN）、氮化矽硼（SiBN）以及碳摻雜及氮化物摻雜氧化矽（SiCON）。
輔助電極AUE可設置於阻擋層BLL上。輔助電極AUE可保形地設置於阻擋層BLL上。阻擋層BLL可插入於頂部電極TE與輔助電極AUE之間。輔助電極AUE可沿著頂部電極TE的頂部表面及側表面延伸。在實施例中，輔助電極AUE可由與頂部電極TE相同的材料形成或包含所述材料。作為實例，輔助電極AUE可由摻雜有雜質的矽-鍺形成或包含所述矽-鍺。
設置於頂部電極TE的頂部表面上的阻擋層BLL與介電層DL之間的豎直距離可為如例如圖2中所繪示的第一距離H1。
可提供下部層間絕緣層110以覆蓋周邊電路區PCR上的周邊電晶體PTR及單元陣列區CAR上的資料儲存結構DSS。在實施例中，下部層間絕緣層110可由以下中的任一者形成或包含以下中的任一者：硼磷矽玻璃（borophosphosilicate glass；BPSG）、東燃矽氮烷（tonen silazane；TOSZ）、未摻雜矽酸鹽玻璃（undoped silicate glass；USG）、旋塗玻璃（spin-on glass；SOG）、可流動氧化物（flowable oxide；FOX）、正矽酸四乙酯（tetraethyl orthosilicate；TEOS）、高密度電漿化學氣相沈積（high-density-plasma chemical-vapor-deposition；HDP CVD）介電材料或三氧化矽烷（hydrogen silsesquioxane；HSQ）。阻擋層BLL及輔助電極AUE可插入於頂部電極TE與下部層間絕緣層110之間。
積體電路區ELR上的互連區LLR可包含層間絕緣層、低k介電層以及形成於低k介電層中的互連層。詳言之，互連區LLR可包含依序堆疊的第一低k介電層LK1、第二低k介電層LK2以及第三低k介電層LK3，以及依序堆疊於第三低k介電層LK3上的第一上部層間絕緣層150及第二上部層間絕緣層170。第一下部互連層131、第二下部互連層133以及第三下部互連層135可分別設置於第一低k介電層LK1、第二低k介電層LK2以及第三低k介電層LK3中。然而，本揭露不限於此實例，且可不同地改變低k介電層的數目及下部互連層的數目。
在本揭露中，低k介電層可為其介電常數低於4.4的絕緣層。舉例而言，第一低k介電層LK1、第二低k介電層LK2以及第三低k介電層LK3可由SiCOH形成或包含SiCOH。在實施例中，第一下部互連層131、第二下部互連層133以及第三下部互連層135可由銅（Cu）或鎢（W）形成或包含銅（Cu）或鎢（W）。第二下部互連層133及第三下部互連層135中的各者可包含通孔VI，所述通孔VI形成於在特定方向上延伸的線形結構的底部表面下方。在第一下部互連層131、第二下部互連層133以及第三下部互連層135中的各者中，上部寬度可大於下部寬度，但本揭露不限於此實例。在本揭露中，元件的寬度可意謂元件的在平行於基底100的頂部表面的方向（例如，第二方向D2或第三方向D3）上量測的長度。
第一低k介電層LK1、第二低k介電層LK2以及第三低k介電層LK3可設置成具有至少兩個不同厚度。作為實例，第一低k介電層LK1的厚度可小於第二低k介電層LK2的厚度及第三低k介電層LK3的厚度。在本揭露中，元件的厚度可意謂元件的在垂直於基底100的頂部表面的第四方向D4上量測的長度。第一低k介電層LK1、第二低k介電層LK2以及第三低k介電層LK3可由相同材料形成，但本揭露不限於此實例；舉例而言，第一低k介電層LK1、第二低k介電層LK2以及第三低k介電層LK3可由至少兩種不同材料形成，所述不同材料在其介電常數或化學結構方面彼此不同。
單元陣列區CAR上的第一下部互連層131的部分（例如，第一部分）可經由第一下部接觸件111電連接至資料儲存結構DSS（例如，電容器的頂部電極TE）的上部部分。周邊電路區PCR上的第一下部互連層131的部分（例如，第二部分）可經由第二下部接觸件113連接至周邊電晶體PTR的源極/汲極區PSD中的一者。第二下部接觸件113的底部表面可位於低於第一下部接觸件111的底部表面的水平處。第一下部接觸件111及第二下部接觸件113可具有位於實質上相同水平處的頂部表面。第一下部接觸件111及第二下部接觸件113可由以下中的至少一者形成或包含以下中的至少一者：鎢（W）、鈦（Ti）、鉭（Ta）以及其氮化物。第一下部接觸件111及第二下部接觸件113可設置成穿透下部層間絕緣層110。
下部界面層LE可設置於第一低k介電層LK1與下部層間絕緣層110之間。上部界面層UE可設置於第三低k介電層LK3與第一上部層間絕緣層150之間。在實施例中，下部界面層LE可為與第一低k介電層LK1、第二低k介電層LK2以及第三低k介電層LK3中的最下部者接觸的界面層，且上部界面層UE可為與第一低k介電層LK1、第二低k介電層LK2以及第三低k介電層LK3中的最上部者接觸的界面層。第一中間界面層ME1及第二中間界面層ME2可設置於第一低k介電層LK1、第二低k介電層LK2以及第三低k介電層LK3的鄰近者之間。作為實例，第一中間界面層ME1可設置於第一低k介電層LK1與第二低k介電層LK2之間，且第二中間界面層ME2可設置於第二低k介電層LK2與第三低k介電層LK3之間。下部界面層LE、上部界面層UE以及第一中間界面層ME1及第二中間界面層ME2中的至少一者可包含具有不同性質的多個絕緣層。舉例而言，上部界面層UE可包含多個界面層。相比之下，下部界面層LE以及第一中間界面層ME1及第二中間界面層ME2可具有單層結構。下部界面層LE、上部界面層UE以及第一中間界面層ME1及第二中間界面層ME2中的各者可由氮化矽（SiN）或碳氮化矽（SiCN）形成或包含氮化矽（SiN）或碳氮化矽（SiCN）。在實施例中，上部界面層UE可由氮化矽（SiN）形成或包含氮化矽（SiN），且下部界面層LE以及第一中間界面層ME1及第二中間界面層ME2可由碳氮化矽（SiCN）形成或包含碳氮化矽（SiCN）。
第一上部層間絕緣層150及第二上部層間絕緣層170可設置於第三低k介電層LK3上。第一上部層間絕緣層150及第二上部層間絕緣層170可具有高於低k介電層LK1、低k介電層LK2以及低k介電層LK3的介電常數。作為實例，第一上部層間絕緣層150及第二上部層間絕緣層170中的各者可由其介電常數高於或等於4.4的材料形成或包含所述材料。第一上部層間絕緣層150及第二上部層間絕緣層170可由以下中的任一者形成或包含以下中的任一者：硼磷矽玻璃（BPSG）、東燃矽氮烷（TOSZ）、未摻雜矽酸鹽玻璃（USG）、旋塗玻璃（SOG）、可流動氧化物（FOX）、正矽酸四乙酯（TEOS）、高密度電漿化學氣相沈積（HDP CVD）介電材料或三氧化矽烷（HSQ）。
上部接觸件151可設置於第一上部層間絕緣層150中。上部接觸件151可設置成穿透第一上部層間絕緣層150及上部界面層UE且可與第三下部互連層135接觸。上部接觸件151可電連接至第一下部互連層131、第二下部互連層133以及第三下部互連層135，以及第一下部接觸件111及第二下部接觸件113。第一上部互連層171C及第二上部互連層171P可設置於第二上部層間絕緣層170中。第一上部互連層171C及第二上部互連層171P可與上部接觸件151的頂部表面接觸。第一上部互連層171C可設置於單元陣列區CAR上的第二上部層間絕緣層170中，且第二上部互連層171P可設置於周邊電路區域PCR上的第二上部層間絕緣層170中。第一上部互連層171C及第二上部互連層171P中的各者可設置成具有小於其下部寬度的上部寬度。
上部接觸件151可設置成穿透第一上部層間絕緣層150，且將第一上部互連層171C及第二上部互連層171P中的各者連接至第三下部互連層135。舉例而言，上部接觸件151可由以下中的至少一者形成或包含以下中的至少一者：鎢（W）、鈦（Ti）、鉭（Ta）以及其氮化物。第一上部互連層171C及第二上部互連層171P可由不同於第一下部互連層131、第二下部互連層133以及第三下部互連層135的導電材料形成或包含所述導電材料。舉例而言，第一下部互連層131、第二下部互連層133以及第三下部互連層135可由第一金屬形成或包含第一金屬，且第一上部互連層171C及第二上部互連層171P可由不同於第一金屬的第二金屬形成或包含所述第二金屬。在實施例中，第一上部互連層171C及第二上部互連層171P可由鋁（Al）形成或包含鋁（Al）。上部接觸件151的第一部分可藉助於第二下部互連層133及第三下部互連層135電連接至第一下部互連層131的第一部分。上部接觸件151的第二部分可藉助於第二下部互連層133及第三下部互連層135電連接至第一下部互連層131的第二部分。
第二上部層間絕緣層170可覆蓋第一上部互連層171C及第二上部互連層171P。第二上部層間絕緣層170可覆蓋第一上部互連層171C及第二上部互連層171P中的各者的頂部表面及側表面。
可提供障壁層Ba以覆蓋以下中的至少一者：第一下部接觸件111及第二下部接觸件113、第一下部互連層131、第二下部互連層133以及第三下部互連層135、上部接觸件151以及第一上部互連層171C及第二上部互連層171P。障壁層Ba可設置成覆蓋（例如，可沿著以下延伸）第一下部接觸件111及第二下部接觸件113、第一下部互連層131、第二下部互連層133以及第三下部互連層135、上部接觸件151以及第一上部互連層171C及第二上部互連層171P中的至少一者的底部表面及側表面。障壁層Ba可由導電金屬氮化物材料（例如，氮化鈦（TiN）或氮化鉭（TaN））形成或包含導電金屬氮化物材料。障壁層Ba可進一步含有氯離子，例如少量氯離子。
鈍化層190可設置於第二上部層間絕緣層170上。在實施例中，鈍化層190可由與上部界面層UE相同的材料形成或包含所述材料。作為實例，鈍化層190可由氮化矽（SiN）形成或包含氮化矽（SiN）。在實施例中，鈍化層190中的氮化矽（SiN）的密度可低於上部界面層UE中的氮化矽（SiN）的密度。鈍化層190的氫透射率可高於上部界面層UE的氫透射率。
第一上部層間絕緣層150及第二上部層間絕緣層170中的至少一者可具有較高氫濃度及較高氫供應能力。作為實例，與第一上部層間絕緣層150相比，第二上部層間絕緣層170可具有較高氫濃度及較佳氫供應能力。在實施例中，第一上部層間絕緣層150可為由正矽酸四乙酯（TEOS）形成或包含正矽酸四乙酯（TEOS）的TEOS層，且第二上部層間絕緣層170可為由高密度電漿CVD介電材料形成或包含高密度電漿CVD介電材料的HDP層。替代地，第一上部層間絕緣層150及第二上部層間絕緣層170兩者可為HDP層。在實施例中，第二上部層間絕緣層170可為TEOS層，且第一上部層間絕緣層150可為HDP層。在本揭露中，氫可為氫離子、氫原子或氫分子。
根據本揭露的實施例，互連區LLR中的第二上部層間絕緣層170可經組態以在合金製程中將氫供應至單元陣列區CAR，此將在下文進行描述。作為實例，可經由穿過第一上部互連層171C、上部接觸件151、第一下部互連層131、第二下部互連層133以及第三下部互連層135以及第一下部接觸件111的氫供應路徑5將氫自第二上部層間絕緣層170供應至單元陣列區CAR。作為另一實例，可經由穿過第二上部互連層171P、上部接觸件151、第一下部互連層131、第二下部互連層133以及第三下部互連層135以及第二下部接觸件113的氫供應路徑5將氫自第二上部層間絕緣層170供應至周邊電路區PCR。然而，所示出的氫供應路徑5可僅為一個實例，且可經由穿過第一下部接觸件111、第一下部互連層131、第二下部互連層133以及第三下部互連層135、上部接觸件151以及第一上部互連層171C及第二上部互連層171P的各種路徑來供應氫。
將參考圖3更詳細地描述阻擋層BLL及第一下部接觸件111。
參考圖3，第一下部接觸件111可設置成穿透輔助電極AUE且可與阻擋層BLL接觸。第一下部接觸件111可在第四方向D4上與頂部電極TE間隔開。在頂部電極TE的頂部表面上方，第一下部接觸件111的底部表面可位於第一水平LV1處。在頂部電極TE的頂部表面上方，阻擋層BLL的頂部表面可位於第二水平LV2處。在頂部電極TE的頂部表面上，阻擋層BLL的底部表面可位於第三水平LV3處。第一水平LV1可定位於第二水平LV2與第三水平LV3之間。
由於第一水平LV1位於第二水平LV2與第三水平LV3之間，因此可增大障壁層Ba與阻擋層BLL之間的接觸面積。另外，障壁層Ba可不與頂部電極TE接觸。因此，可有可能改良阻擋層BLL的氯離子阻擋能力及氫儲存能力。由於改良了阻擋層BLL的氫儲存能力，因此氫供應路徑可多樣化，且此可使得有可能改良阻擋層BLL的氫供應能力。下文將更詳細地描述阻擋層BLL的氯離子阻擋能力、氫儲存能力以及氫供應能力。
第一下部接觸件111的障壁層Ba的底部表面可與阻擋層BLL接觸。第一下部接觸件111的障壁層Ba的側表面可與輔助電極AUE及阻擋層BLL接觸。第一下部接觸件111的側表面的至少一部分可與阻擋層BLL及輔助電極AUE接觸。
輔助電極AUE的厚度可為第一厚度T1。阻擋層BLL的厚度可為第二厚度T2。作為實例，第一厚度T1可小於第二厚度T2。作為另一實例，第一厚度T1可實質上等於或大於第二厚度T2。
第一下部接觸件111的障壁層Ba可含有氯（Cl）離子。阻擋層BLL可防止氯離子在朝向基底100上的資料儲存結構DSS及第一主動區ACT1的方向上移動。由於障壁層Ba中的氯離子被阻擋層BLL阻擋，因此氯離子可能不經由資料儲存結構DSS朝向第一主動區ACT1移動且可能留在阻擋層BLL中。因此，阻擋層BLL的氯濃度可高於其他層（例如頂部電極TE、輔助電極AUE等）中的氯濃度。
另外，氫原子可儲存於阻擋層BLL中。如下文將描述，第一上部層間絕緣層150及第二上部層間絕緣層170中的氫原子可在形成第一上部層間絕緣層150及第二上部層間絕緣層170的過程中沿著氫供應路徑5移動。在此過程期間，氫原子可儲存於阻擋層BLL中。舉例而言，移動的氫原子可與阻擋層BLL中的矽原子組合且因此可儲存於阻擋層BLL中。在後續合金製程中，儲存於阻擋層BLL中的氫原子可在朝向第一主動區ACT1的方向上沿著額外氫供應路徑7移動。
將氫原子供應至單元陣列區CAR可如下防止資料留存時間減少。
懸鍵可形成於圍封字元線WL的閘極絕緣層上，且在此情況下，漏電流可增加以降低半導體裝置的電特性。在諸如DRAM裝置的半導體裝置的情況下，有必要每預定週期執行重寫現有資料的刷新操作。此處，週期可稱作刷新週期或資料留存時間。對於DRAM裝置，為了減少功率消耗且增加操作速度，可能有必要增加資料留存時間。然而，若在矽晶體中存在結構缺陷（諸如，懸鍵），則可增加電晶體中的漏電流且可減少資料留存時間。
供應至單元陣列區CAR的氫原子可將電子供應至懸鍵。因此，可減少漏電流，且可有可能防止或抑制資料留存時間減少。
根據實施例，阻擋層BLL可設置於頂部電極TE的頂部表面上。阻擋層BLL可防止存在於第一下部接觸件111的障壁層Ba中的氯離子朝向第一主動區ACT1移動。在將氯離子供應至單元陣列區CAR的情況下，氯離子可與懸鍵組合，且此可導致難以經由氫原子將電子供應至懸鍵。然而，根據實施例，由於阻擋層BLL抑制氯離子的移動，因此可防止上述問題。
此外，在合金製程中，儲存於阻擋層BLL中的氫原子可沿著額外氫供應路徑7朝向第一主動區ACT1移動。亦即，除氫供應路徑5以外，大量氫原子可另外由阻擋層BLL供應。因此，可有可能有效地減少結構缺陷（例如，懸鍵）。
若氯離子移動至介電層DL且與介電層DL發生化學反應，則資料儲存結構DSS中的漏電流可增加。然而，根據實施例，由於藉由阻擋層BLL防止氯離子的移動，因此可有可能減少資料儲存結構DSS中的漏電流。因此，可有可能改良半導體裝置的電特性。
圖4至圖9為沿著圖1的線I-I'截取的截面圖以示出製造根據實施例的半導體裝置的方法。
參考圖4，可形成積體電路區ELR。積體電路區ELR的形成可包含：在單元陣列區CAR中形成裝置隔離層101以在基底100的上部部分中形成第一主動區ACT1；形成字元線WL；在第一主動區ACT1的上部部分中形成第一雜質區IR1及第二雜質區IR2；形成連接至第一雜質區IR1的位元線接觸件BCC；形成位元線BL；形成連接至第二雜質區IR2的節點接觸件BC；以及在節點接觸件BC上形成資料儲存結構DSS。資料儲存結構DSS的形成可包含依序形成底部電極BE、介電層DL以及頂部電極TE，所述底部電極BE連接至節點接觸件BC。
可在資料儲存結構DSS上形成阻擋層BLL。詳言之，阻擋層BLL可保形地形成於資料儲存結構DSS的頂部電極TE上。阻擋層BLL可由基於矽的材料及基於氮化矽的材料中的至少一者形成或包含其中的至少一者。舉例而言，阻擋層BLL可由以下中的至少一者形成或包含以下中的至少一者：矽（Si）、矽鍺（SiGe）、氮化矽（SiN）、氮氧化矽（SiON）、碳氮化矽（SiCN）、氮化硼矽（SiBN）以及包含碳及氮化物的氧化矽（SiCON）。阻擋層BLL可藉由化學氣相沈積法或擴散過程形成。阻擋層BLL可沿著頂部電極TE的頂部表面及側表面（例如，至少一個側表面）延伸。
可在阻擋層BLL上保形地形成輔助電極AUE。輔助電極AUE可由與頂部電極TE相同的材料形成或包含所述材料。作為實例，輔助電極AUE可由摻雜有雜質的矽-鍺形成或包含所述矽-鍺。輔助電極AUE可藉由化學氣相沈積法或藉由擴散過程形成。輔助電極AUE可沿著頂部電極TE的頂部表面及側表面（例如，至少一個側表面）延伸。
積體電路區ELR的形成可包含在基底100的上部部分中形成裝置隔離層101以在周邊電路區PCR中界定第二主動區ACT2，以及在第二主動區ACT2上形成多個周邊電晶體PTR。
參考圖5，可形成下部層間絕緣層110以覆蓋單元陣列區CAR上的資料儲存結構DSS及周邊電路區域PCR上的周邊電晶體PTR。下部層間絕緣層110可覆蓋阻擋層BLL及輔助電極AUE。可形成接觸孔以穿透下部層間絕緣層110的至少一部分，且可接著在接觸孔中形成第一下部接觸件111及第二下部接觸件113。在實施例中，可在單元陣列區CAR上的積體電路區ELR中形成接觸孔以暴露阻擋層BLL，且因此，第一下部接觸件111可連接至單元陣列區CAR上的阻擋層BLL。第一下部接觸件111可經由阻擋層BLL電連接至資料儲存結構DSS。另外，可在周邊電路區PCR上的積體電路區ELR中形成接觸孔以暴露周邊電晶體PTR的源極/汲極區PSD中的一者，且因此，第二下部接觸件113可連接至源極/汲極區PSD中的一者。可藉由執行沈積製程（例如，濺鍍或MOCVD製程）及在沈積製程之後執行平坦化製程（例如，化學機械研磨（chemical mechanical polishing；CMP）製程）來形成第一下部接觸件111及第二下部接觸件113。
下部層間絕緣層110的頂部表面可經由平坦化製程暴露。在實施例中，可對藉由平坦化製程暴露的下部層間絕緣層110執行表面處理製程。舉例而言，表面處理製程可經由以下中的至少一者執行：氣體處理製程，其中使用NH 3、H 2、Ar、N 2以及SiH 4中的至少一者；直接或遠端電漿處理製程；以及UV處理製程。在表面處理製程之後，可在下部層間絕緣層110上形成下部界面層LE。
參考圖6，可在下部界面層LE上形成第一低k介電層LK1。在實施例中，第一低k介電層LK1可由SiCOH形成或包含SiCOH。可在第一低k介電層LK1上形成罩幕圖案，且接著可執行蝕刻製程以暴露第一下部接觸件111及第二下部接觸件113。在實施例中，在蝕刻製程期間，可部分地蝕刻第一下部接觸件111及第二下部接觸件113。在蝕刻製程期間，下部界面層LE可用作蝕刻終止層。可在第一低k介電層LK1中形成凹槽區RR。凹槽區RR中的各者可為空白區，所述空白區由第一下部接觸件111及第二下部接觸件113的頂部表面、下部界面層LE的側表面以及第一低k介電層LK1的側表面界定。蝕刻製程可經由乾式蝕刻製程及/或濕式蝕刻製程來執行。
參考圖7，可形成第一下部互連層131以填充凹槽區RR。作為實例，可藉由鑲嵌製程使用銅（Cu）或鎢（W）來形成第一下部互連層131。此後，可重複執行鑲嵌製程以形成第二下部互連層133及第三下部互連層135。第一下部互連層131、第二下部互連層133以及第三下部互連層135中的至少一者可藉由雙金屬鑲嵌製程形成。由於鑲嵌製程，第一下部互連層131、第二下部互連層133以及第三下部互連層135中的各者可形成為具有大於下部寬度的上部寬度。
可形成上部界面層UE以覆蓋第三下部互連層135。可以與上文所描述的形成下部界面層LE的方法相同或類似的方式形成來上部界面層UE以及其下方的第一中間界面層ME1及第二中間界面層ME2。因此，可在積體電路區ELR上形成互連區LLR的一部分。
參考圖8，可在上部界面層UE上形成第一上部層間絕緣層150。接下來，可在第一上部層間絕緣層150上形成罩幕圖案，且接著可執行蝕刻製程以暴露第三下部互連層135。在實施例中，可在蝕刻製程期間蝕刻第三下部互連層135的一部分。在蝕刻製程之後，可執行沈積製程及平坦化製程以形成上部接觸件151。上部接觸件151可形成為穿透上部界面層UE且與第三下部互連層135接觸。可以與上文所描述的形成第一下部接觸件111及第二下部接觸件113的方法相同或類似的方式來形成上部接觸件151。
可在第一上部層間絕緣層150及上部接觸件151上形成第一上部互連層171C及第二上部互連層171P。詳言之，第一上部互連層171C可形成於單元陣列區CAR上，且可電連接至單元陣列區CAR上的資料儲存結構DSS。第二上部互連層171P可形成於周邊電路區PCR上，且可電連接至周邊電路區PCR上的周邊電晶體PTR中的一者。在實施例中，可藉由形成導電層（例如，鋁（Al）層）且圖案化導電層來形成第一上部互連層171C及第二上部互連層171P。作為實例，可經由反應性離子蝕刻（reactive ion etching；RIE）製程來執行導電層的圖案化。
可形成第二上部層間絕緣層170以覆蓋第一上部層間絕緣層150以及第一上部互連層171C及第二上部互連層171P。第二上部層間絕緣層170可直接覆蓋周邊電路區PCR上的第一上部層間絕緣層150的頂部表面的一部分。
第一上部層間絕緣層150及第二上部層間絕緣層170中的至少一者可具有較高氫濃度及較高氫供應能力。在形成第一上部層間絕緣層150及第二上部層間絕緣層170的過程中，可經由氫供應路徑5將氫原子供應至單元陣列區CAR。此處，移動的氫原子可與阻擋層BLL中的矽原子組合且可儲存於阻擋層BLL中。
參考圖9，可在第二上部層間絕緣層170上形成鈍化層190。第二上部層間絕緣層170及鈍化層190可形成於單元陣列區CAR及周邊電路區PCR兩者上。
此後，可執行合金製程。舉例而言，可在約300℃至500℃的溫度下執行合金製程，持續幾十至幾百分鐘。可將合金製程中的熱施加至鈍化層190，且可經由氫供應路徑5供應。鈍化層190可防止氫原子在合金製程期間在氫供應路徑5的相對方向上移動。
在合金製程期間，可經由第一上部互連層171C、上部接觸件151、第一下部互連層131、第二下部互連層133以及第三下部互連層135以及第一下部接觸件111將第二上部層間絕緣層170中的氫原子供應至單元陣列區CAR。換言之，可經由氫供應路徑5將第二上部層間絕緣層170的氫原子遞送至基底100上的第一主動區ACT1。
另外，如參考圖3所描述，可經由額外氫供應路徑7將儲存於阻擋層BLL中的氫原子供應至單元陣列區CAR。
圖10為示出根據實施例的半導體裝置的部分（例如，圖2的『M』）的放大截面圖。在以下描述中，為了簡潔描述，先前參考圖1至圖3所描述的元件可由相同附圖標記標識而不重複其重疊描述。
參考圖10，第一下部接觸件111可設置成穿透輔助電極AUE及阻擋層BLL且與頂部電極TE接觸。第一水平LV1可低於第三水平LV3。換言之，第一下部接觸件可穿透阻擋層BLL的整個深度且可部分延伸至頂部電極TE中。
圖11為沿著圖1的線I-I'截取的截面圖以示出根據實施例的半導體裝置。圖12及圖13為放大截面圖，其中的各者示出圖11的部分『M』。在以下描述中，為了簡潔描述，先前參考圖1至圖3所描述的元件可由相同附圖標記標識而不重複其重疊描述。
參考圖11，不同於參考圖1至圖3所描述的情形，可省略輔助電極AUE。第一下部接觸件111可與阻擋層BLL接觸。
參考圖12，第一水平LV1可定位於第二水平LV2與第三水平LV3之間。
參考圖13，第一下部接觸件111可設置成穿透阻擋層BLL且可與頂部電極TE接觸。如所繪示，例如在圖13中，第一水平LV1可低於第三水平LV3。
圖14為沿著圖1的線I-I'截取的截面圖以示出根據實施例的半導體裝置。圖15至圖17為放大截面圖，其中的各者示出圖14的『M』。在以下描述中，為了簡潔描述，先前參考圖1至圖3所描述的元件可由相同附圖標記標識而不重複其重疊描述。
參考圖14，阻擋層BLL可保形地設置於頂部電極TE的頂部表面上。金屬層PLL可保形地設置於阻擋層BLL上。在實施例中，金屬層PLL可由鎢（W）形成或包含鎢（W）。金屬層PLL可沿著頂部電極TE的頂部表面及側表面（例如，至少一個側表面）延伸。蝕刻終止層ESL可保形地設置於金屬層PLL上。蝕刻終止層ESL可沿著頂部電極TE的頂部表面及側表面（例如，至少一個側表面）延伸。
自設置於頂部電極TE的頂部表面上的阻擋層BLL至介電層DL的豎直距離可為第二距離H2。第二距離H2可小於參考圖2所描述的第一距離H1。
若提供金屬層，則與省略金屬層PLL且僅提供阻擋層BLL的情況相比，可有可能減小接觸電阻。另外，可有可能使含有硼原子的頂部電極TE形成為相對較薄的厚度且藉此減少半導體裝置中的硼含量。此可使得有可能減少可在半導體裝置的交叉邊界移動（例如，輸入及輸出）期間發生的航空故障。
參考圖15，第一下部接觸件111可設置成穿透蝕刻終止層ESL及金屬層PLL且與阻擋層BLL接觸。第一水平LV1可定位於第二水平LV2與第三水平LV3之間。
參考圖16，第一下部接觸件111可設置成穿透蝕刻終止層ESL且與金屬層PLL接觸。金屬層PLL的底部表面可定位於第二水平LV2處。在頂部電極TE的頂部表面上方，金屬層PLL的頂部表面可位於第四水平LV4處。第一水平LV1可定位於第二水平LV2與第四水平LV4之間。第一下部接觸件111可在第四方向D4上與阻擋層BLL間隔開。
參考圖17，第一下部接觸件111可設置成穿透蝕刻終止層ESL、金屬層PLL以及阻擋層BLL且與頂部電極TE接觸。第一水平LV1可低於第三水平LV3。
圖18為沿著圖1的線I-I'截取的截面圖以示出根據實施例的半導體裝置。圖19至圖21為放大截面圖，其中的各者示出圖18的『M』。在以下描述中，為了簡潔描述，先前參考圖1至圖3所描述的元件可由相同附圖標記標識而不重複其重疊描述。
參考圖18，金屬層PLL可保形地設置於頂部電極TE上。作為實例，金屬層PLL可與頂部電極TE的頂部表面及側表面（例如，至少一個側表面）接觸。阻擋層BLL可保形地設置於金屬層PLL上。蝕刻終止層ESL可保形地設置於阻擋層BLL上。蝕刻終止層ESL可沿著頂部電極TE的頂部表面及側表面（例如，至少一個側表面）延伸。
參考圖19，第一下部接觸件111可設置成穿透蝕刻終止層ESL且與阻擋層BLL接觸。第一水平LV1可定位於第二水平LV2與第三水平LV3之間。第一下部接觸件111可在第四方向D4上與金屬層PLL間隔開。
參考圖20，第一下部接觸件111可設置成穿透蝕刻終止層ESL及阻擋層BLL且與金屬層PLL接觸。在頂部電極TE的頂部表面上方，金屬層PLL的底部表面可位於第五水平LV5處。金屬層PLL的頂部表面可實質上位於第三水平LV3處。第一水平LV1可定位於第三水平LV3與第五水平LV5之間。
參考圖21，第一下部接觸件111可設置成穿透蝕刻終止層ESL、阻擋層BLL以及金屬層PLL且與頂部電極TE接觸。在頂部電極TE的頂部表面上，金屬層PLL的底部表面可位於第五水平LV5處。第一水平LV1可低於第五水平LV5。
圖22為沿著圖1的線I-I'截取的截面圖以示出根據實施例的半導體裝置。圖23至圖25為放大截面圖，其中的各者示出圖22的『M』。在以下描述中，為了簡潔描述，先前參考圖1至圖3所描述的元件可由相同附圖標記標識而不重複其重疊描述。
參考圖22，金屬層PLL可保形地設置於頂部電極TE上。在實施例中，金屬層PLL可與頂部電極TE的頂部表面及側表面（例如，至少一個側表面）接觸。阻擋層BLL可保形地設置於金屬層PLL上。可省略參考圖18所描述的蝕刻終止層ESL。在實施例中，阻擋層BLL可充當阻擋層及蝕刻終止層兩者。
參考圖23，第一下部接觸件111可與阻擋層BLL接觸。第一水平LV1可定位於第二水平LV2與第三水平LV3之間。第一下部接觸件111可在第四方向D4上與金屬層PLL間隔開。
參考圖24，第一下部接觸件111可設置成穿透阻擋層BLL且與金屬層PLL接觸。金屬層PLL的頂部表面可位於第三水平LV3處。在頂部電極TE的頂部表面上方，金屬層PLL的底部表面可位於第五水平LV5處。第一水平LV1可定位於第三水平LV3與第五水平LV5之間。
參考圖25，第一下部接觸件111可設置成穿透阻擋層BLL及金屬層PLL且與頂部電極TE接觸。金屬層PLL的頂部表面可位於第三水平LV3處。在頂部電極TE的頂部表面上方，金屬層PLL的底部表面可位於第五水平LV5處。第一水平LV1可低於第五水平LV5。
圖26為沿著圖1的線I-I'截取的截面圖以示出根據實施例的半導體裝置。在以下描述中，為了簡潔描述，先前參考圖1至圖3所描述的元件可由相同附圖標記標識而不重複其重疊描述。
參考圖26，阻擋層BLL可僅部分地設置於頂部電極TE的頂部表面上。換言之，阻擋層BLL可不沿著頂部電極TE的側表面延伸。輔助電極AUE可不沿著頂部電極TE的側表面延伸且可僅部分地設置於阻擋層BLL的頂部表面上。
圖10至圖25的實施例可經組態以具有與圖26的半導體裝置實質上相同的特徵。換言之，阻擋層BLL、輔助電極AUE、金屬層PLL以及蝕刻終止層ESL可不沿著頂部電極TE的側表面延伸且可僅部分地設置於頂部電極TE的頂部表面上。
根據實施例，阻擋層可設置於頂部電極的頂部表面上。阻擋層可防止存在於第一下部接觸件的障壁層中的氯離子朝向第一主動區移動。在將氯離子供應至單元陣列區的情況下，氯離子可與懸鍵組合，且此可導致難以經由氫原子將供應電子至懸鍵。由於氯離子的移動藉由阻擋層阻擋，因此可有可能防止所述問題。
此外，在合金製程中，儲存於阻擋層中的氫原子可沿著額外氫供應路徑朝向第一主動區移動。亦即，歸因於阻擋層，可有可能另外向單元陣列區供應大量氫原子。因此，可有可能有效地減少結構缺陷（例如，懸鍵）。
在氯離子移動至資料儲存結構的介電層且參與與介電層的化學反應的情況下，資料儲存結構中的漏電流可增加。根據實施例，由於阻擋層阻擋了氯離子的移動，因此可有可能減少資料儲存結構中的漏電流。因此，可有可能改良半導體裝置的電特性。
儘管已特定繪示及描述本揭露的實例實施例，但所屬領域中具通常知識者將理解，在不脫離所附申請專利範圍的精神及範疇的情況下，可對此等實例實施例進行形式及細節上的變化。
5、7:氫供應路徑 100:基底 101:裝置隔離層 110:下部層間絕緣層 111:第一下部接觸件 113:第二下部接觸件 131:第一下部互連層 133:第二下部互連層 135:第三下部互連層 150:第一上部層間絕緣層 151:上部接觸件 170:第二上部層間絕緣層 171C:第一上部互連層 171P:第二上部互連層 190:鈍化層 ACT1:第一主動區 ACT2:第二主動區 AUE:輔助電極 Ba:障壁層 BC:節點接觸件 BCC:位元線接觸件 BE:底部電極 BLL:阻擋層 BL:位元線 BP:緩衝圖案 BS:間隔件 CAR:單元陣列區 D1:第一方向 D2:第二方向 D3:第三方向 D4:第四方向 DL:介電層 DSS:資料儲存結構 ELR:積體電路區 ESL:蝕刻終止層 H1:第一距離 H2:第二距離 I-I':線 IR1:第一雜質區 IR2:第二雜質區 LE:下部界面層 LK1:第一低k介電層 LK2:第二低k介電層 LK3:第三低k介電層 LLR:互連區 LP:著陸墊 LV1:第一水平 LV2:第二水平 LV3:第三水平 LV4:第四水平 LV5:第五水平 M:部分 ME1:第一中間界面層 ME2:第二中間界面層 PCR:周邊電路區 PGC:周邊閘極頂蓋層 PGE:周邊閘極電極 PGI:周邊閘極絕緣層 PGS:周邊閘極間隔件 PLL:金屬層 PSD:源極/汲極區 PTR:周邊電晶體 RR:凹槽區 SP:分離圖案 T1:第一厚度 T2:第二厚度 TE:頂部電極 UE:上部界面層 VI:通孔 WL:字元線
圖1為示出根據實施例的半導體裝置的平面圖。 圖2為沿著圖1的線I-I'截取的截面圖以示出根據實施例的半導體裝置。 圖3為示出圖2的部分『M』的放大截面圖。 圖4至圖9為沿著圖1的線I-I'截取的截面圖以示出製造根據實施例的半導體裝置的方法。 圖10為示出根據實施例的半導體裝置的部分（例如，圖2的『M』）的放大截面圖。 圖11為沿著圖1的線I-I'截取的截面圖以示出根據實施例的半導體裝置。 圖12及圖13為放大截面圖，其中的各者示出圖11的部分『M』。 圖14為沿著圖1的線I-I'截取的截面圖以示出根據實施例的半導體裝置。 圖15至圖17為放大截面圖，其中的各者示出圖14的『M』。 圖18為沿著圖1的線I-I'截取的截面圖以示出根據實施例的半導體裝置。 圖19至圖21為放大截面圖，其中的各者示出圖18的『M』。 圖22為沿著圖1的線I-I'截取的截面圖以示出根據實施例的半導體裝置。 圖23至圖25為放大截面圖，其中的各者示出圖22的『M』。 圖26為沿著圖1的線I-I'截取的截面圖以示出根據實施例的半導體裝置。
5:氫供應路徑
100:基底
101:裝置隔離層
110:下部層間絕緣層
111:第一下部接觸件
113:第二下部接觸件
131:第一下部互連層
133:第二下部互連層
135:第三下部互連層
150:第一上部層間絕緣層
151:上部接觸件
170:第二上部層間絕緣層
171C:第一上部互連層
171P:第二上部互連層
190:鈍化層
ACT1:第一主動區
ACT2:第二主動區
AUE:輔助電極
Ba:障壁層
BC:節點接觸件
BCC:位元線接觸件
BE:底部電極
BLL:阻擋層
BL:位元線
BP:緩衝圖案
BS:間隔件
CAR:單元陣列區
D2:第二方向
D3:第三方向
D4:第四方向
DL:介電層
DSS:資料儲存結構
ELR:積體電路區
H1:第一距離
I-I':線
IR1:第一雜質區
IR2:第二雜質區
LE:下部界面層
LK1:第一低k介電層
LK2:第二低k介電層
LK3:第三低k介電層
LLR:互連區
LP:著陸墊
M:部分
ME1:第一中間界面層
ME2:第二中間界面層
PCR:周邊電路區
PGC:周邊閘極頂蓋層
PGE:周邊閘極電極
PGI:周邊閘極絕緣層
PGS:周邊閘極間隔件
PSD:源極/汲極區
PTR:周邊電晶體
SP:分離圖案
TE:頂部電極
UE:上部界面層
VI:通孔

Claims (9)

  1. 一種半導體裝置，包括：基底，包括單元陣列區；資料儲存結構，設置於所述基底的所述單元陣列區上，所述資料儲存結構包括底部電極、所述底部電極上的頂部電極以及所述底部電極與所述頂部電極之間的介電層；阻擋層，在所述頂部電極的頂部表面上；下部層間絕緣層，在所述阻擋層上；以及下部接觸件，穿過所述下部層間絕緣層，其中所述下部接觸件電連接至所述頂部電極，其中所述下部接觸件的側表面的至少一部分接觸所述阻擋層，其中所述阻擋層及所述頂部電極包括氯，且其中所述阻擋層的氯濃度高於所述頂部電極的氯濃度。
  2. 如請求項1所述的半導體裝置，更包括在所述阻擋層上的輔助電極，其中所述輔助電極及所述頂部電極包括相同材料。
  3. 如請求項2所述的半導體裝置，其中所述輔助電極的厚度小於所述阻擋層的厚度。
  4. 如請求項1所述的半導體裝置，其中所述阻擋層進一步沿著所述頂部電極的側表面延伸。
  5. 如請求項1所述的半導體裝置，其中所述阻擋層包括以下中的至少一者：矽、矽鍺、氮化矽、氮氧化矽、碳氮化矽、氮化矽硼以及碳摻雜及氮化物摻雜氧化矽。
  6. 如請求項1所述的半導體裝置，其中所述下部接觸件的底部表面在所述阻擋層的頂部表面與所述阻擋層的底部表面之間。
  7. 如請求項1所述的半導體裝置，其中所述下部接觸件的底部表面在低於所述阻擋層的底部表面的水平處。
  8. 如請求項1所述的半導體裝置，更包括：金屬層，在所述阻擋層上；以及蝕刻終止層，在所述金屬層上，其中所述下部接觸件穿過所述蝕刻終止層。
  9. 如請求項1所述的半導體裝置，更包括插入於所述阻擋層與所述頂部電極之間的金屬層。
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