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KR20180062238A - 지연 클록 신호의 위상을 보간하기 위한 위상 보간기 및 이를 포함하고, 위상이 보간된 클록 신호를 이용하여 데이터 샘플링을 수행하는 장치 - Google Patents

지연 클록 신호의 위상을 보간하기 위한 위상 보간기 및 이를 포함하고, 위상이 보간된 클록 신호를 이용하여 데이터 샘플링을 수행하는 장치 Download PDF

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KR20180062238A
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성창경
유병주
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삼성전자주식회사
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Abstract

본 개시의 일 실시예에 따른 위상 보간기는, 선택된 코어스 위상 구간에 부합하는 선택 제어 신호를 생성하고, 상기 코어스 위상 구간 내의 보간된 위상을 갖는 위상 보간 클록 신호를 생성하기 위한 가중치 설정 신호를 생성하는 컨트롤 회로, 외부로부터 다수 개의 반전 지연 클록 신호 쌍들을 수신하고, 상기 선택 제어 신호에 기초하여 상기 반전 지연 클록 신호 쌍들 중 적어도 두 개의 반전 지연 클록 신호 쌍들을 선택하고, 선택된 상기 반전 지연 클록 신호 쌍들 중 상기 코어스 위상 구간에 대응하는 선택 지연 클록 신호 쌍을 선택하여 이를 출력하는 위상 선택부 및 상기 위상 선택부로부터 상기 선택 지연 클록 신호 쌍을 수신하고, 상기 가중치 설정 신호에 기초하여 상기 위상 보간 클록 신호를 생성하는 위상 믹서를 포함한다.

Description

지연 클록 신호의 위상을 보간하기 위한 위상 보간기 및 이를 포함하고, 위상이 보간된 클록 신호를 이용하여 데이터 샘플링을 수행하는 장치{PHASE INTERPOLATOR FOR INTERPOLATING DELAYED CLOCK SIGNAL AND DEVICE INCLUDING THE SAME FOR OPERATING DATA SAMPLING BY USING PHASE INTERPOLATED CLOCK SIGNAL}
본 발명의 기술적 사상은 위상 보간기에 관한 것으로 지연 클록 신호의 위상을 효과적으로 보간하기 위한 위상 보간기 및 이를 포함하는 장치에 관한 것이다.
메모리, 통신장치, 또는 그래픽 장치와 같은 주변기기들의 속도 및 데이터 전송율의 개선에도 불구하고, 주변장치들의 동작속도는 마이크로 프로세서들의 동작속도를 따라 잡을 수 없었고, 항상 새로운 마이크로 프로세서들과 그들의 주변장치들 간에는 속도차가 존재해 왔다. 따라서, 고성능 디지털 시스템에서는 주변장치들의 대폭적인 속도개선이 요구되어 왔다.
예를 들어, 메모리 장치와 메모리 콘트롤러 간의 데이터 전송과 같이 클럭신호에 동기시켜 데이터를 전송하는 입출력방식에서는 버스의 부하가 커지고 전송주파수가 빨라짐에 따라 클럭신호와 데이터 간의 시간적 동기를 이루는 것이 매우 중요하다. 이러한 목적으로 사용될 수 있는 회로는 위상고정루프(PLL;Phase Lock Loop)회로 및 지연고정루프(DLL;DelayLock Loop)회로 등이 있다. 이러한 위상고정루프회로 및 지연고정루프에는 일반적으로 위상 보간기(Phase interpolator)가 구비된다. 상기 위상 보간기는 두개의 서로 다른 위상의 선택 지연 클럭 신호를 적절히 컨트롤하여 두개의 선택 지연 클럭 신호 사이의 임의의 지연 클럭 신호를 발생시키는 회로이다. 이러한 위상 보간기는 원하는 위상을 정밀하게 출력할 수 있기 때문에 다양한 응용회로에서 사용된다.
본 발명의 기술적 사상이 해결하려는 과제는 글리치(Glitch)를 줄이고, 회로 설계 사이즈를 개선할 수 있는 위상 보간기 및 이를 포함하는 장치를 제공하는 데에 있다.
본 개시의 일 실시예에 따른 위상 보간기는, 선택된 코어스 위상 구간에 부합하는 선택 제어 신호를 생성하고, 상기 코어스 위상 구간 내의 보간된 위상을 갖는 위상 보간 클록 신호를 생성하기 위한 가중치 설정 신호를 생성하는 컨트롤 회로, 외부로부터 다수 개의 반전 지연 클록 신호 쌍들을 수신하고, 상기 선택 제어 신호에 기초하여 상기 반전 지연 클록 신호 쌍들 중 적어도 두 개의 반전 지연 클록 신호 쌍들을 선택하고, 선택된 상기 반전 지연 클록 신호 쌍들 중 상기 코어스 위상 구간에 대응하는 선택 지연 클록 신호 쌍을 선택하여 이를 출력하는 위상 선택부 및 상기 위상 선택부로부터 상기 선택 지연 클록 신호 쌍을 수신하고, 상기 가중치 설정 신호에 기초하여 상기 위상 보간 클록 신호를 생성하는 위상 믹서를 포함한다.
본 개시에 일 실시예에 따른, 코어스 위상 구간에 대응하는 제1 선택 지연 클록 신호 및 제2 선택 지연 클록 신호를 선택하고 이를 출력하는 위상 선택부 및 상기 코어스 위상 구간 내의 보간된 위상을 갖는 위상 보간 클록 신호를 생성하는 위상 믹서를 포함하고, 상기 위상 선택부는, 제1 반전 지연 클록 신호 쌍들을 수신하고, 상기 제1 반전 지연 클록 신호 쌍들 중에서 상기 제1 선택 지연 클록 신호 및 이의 반전 신호를 선택하여 상기 위상 믹서에 출력하는 제1 선택부 및 제2 반전 지연 클록 신호 쌍들을 수신하고, 상기 제2 반전 지연 클록 신호 쌍들 중에서 상기 제2 지연 클록 신호 및 이의 반전 신호를 선택하여 상기 위상 믹서에 출력하는 제2 선택부를 포함하는 것을 특징으로 한다.
본 개시의 일 실시예에 따른 코어스 위상 구간 내에 보간된 위상을 갖는 위상 보간 클록 신호를 생성하는 신호 생성부 및 상기 코어스 위상 구간을 선택하기 위한 선택 제어 신호 및 상기 위상 보간 클록 신호를 생성하기 위한 가중치 설정 신호를 상기 신호 생성부에 제공하는 컨트롤 회로를 구비하는 위상 보간기 및 상기 위상 보간 클록 신호를 이용하여 데이터 스트림을 샘플링하여 데이터 샘플을 생성하는 데이터 샘플러를 포함하고, 상기 컨트롤 회로는, 상기 코어스 위상 구간과 다른 코어스 위상 구간을 선택하고, 상기 선택 제어 신호의 값을 변경할 때에, 세이프 코드를 포함하는 상기 가중치 설정 신호를 생성하는 것을 특징으로 한다.
본 개시의 따른 위상 보간기는 반전 지연 클록 신호 쌍들을 수신하여, 이들 중 적어도 두 개의 반전 지연 클록 신호 쌍들을 선택하고, 선택된 반전 지연 클록 신호 쌍들을 이용하여 위상 보간 클록 신호 및 위상 보간 클록 반전 신호를 효율적으로 생성할 수 있으며, 위상 보간기의 회로 설계 사이즈를 줄일 수 있는 효과가 있다.
또한, 위상 보간기의 컨트롤 회로는 선택 제어 신호와 가중치 설정 신호가 동시에 변경되지 않도록 하여, 이로 인하여 발생될 수 있는 글리치를 방지할 수 있다.
도 1은 본 개시의 일실시예에 따른 위상 보간기를 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 위상 보간기를 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따른 위상 보간기의 위상 선택부를 구체적으로 나타내는 블록도이다.
도 4a는 본 개시의 일 실시예에 따른 코어스 위상 구간 및 보간 위상을 설명하기 위한 도면이다.
도 4b는 도 3의 위상 선택부에 인가되는 선택 제어 신호의 일 예를 나타내는 도면이다.
도 5는 본 개시의 일 실시예에 따른 위상 선택부의 선택 지연 클록 신호 쌍을 선택하는 동작을 설명하기 위한 순서도이다.
도 6은 본 개시의 일 실시예에 따른 글리치 방지를 위한 위상 보간기를 나타내는 블록도이다.
도 7a는 본 개시의 일 실시예에 따른 도 2의 위상 믹서에 포함된 제1 믹서를 구체적으로 나타내는 블록도이다.
도 7b는 본 개시의 일 실시예에 따른 위상 믹서에 포함된 드라이버를 구체적으로 나타내는 회로도이다.
도 8a는 본 개시의 일 실시예에 따른 도 2의 위상 믹서에 포함된 제1 믹서를 구체적으로 나타내는 블록도이다.
도 8b 및 도 8c는 본 개시의 일 실시예에 따른 위상 믹서에 포함된 드라이버를 구체적으로 나타내는 회로도이다.
도 9는 본 개시의 일 실시예에 따른 도 6의 컨트롤 회로의 글리치를 방지하기 위한 동작을 설명하기 위한 도면이다.
도 10은 본 개시의 일 실시예에 따른 도 6의 컨트롤 회로의 위상 보간 동작 제어를 통해 위상 보간 클록 신호를 생성하는 것을 설명하기 위한 그래프이다.
도 11은 본 개시의 일 실시예에 따른 컨트롤 회로의 위상 보간 동작 제어를 위한 신호 생성 방법을 설명하기 위한 순서도이다.
도 12a 및 도 12b는 본 개시의 일 실시예에 따른 위상 보간기의 동작을 구체적으로 설명하기 위한 도면이다.
도 13은 본 개시의 일 실시예에 따른 효율적인 데이터 샘플링 동작을 수행하기 위한 컨트롤 회로의 동작을 설명하기 위한 블록도이다.
도 14는 본 개시의 일 실시예에 따른 위상 보간기를 나타내는 블록도이다.
도 15는 본 개시의 일 실시예에 따른 통신 동작을 수행하는 장치들을 포함하는 시스템을 나타내는 블록도이다.
도 16은 본 개시의 일 실시예에 따른 CDR 장치를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 위상 보간기를 나타내는 블록도이다 .
도 1을 참조하면, 위상 보간기(100)는 외부로부터 다수 개의 지연 클록 신호들(D_CLK_a~D_CLK_nB)을 수신하고, 다수 개의 지연 클록 신호들을 이용하여 위상 보간 동작을 수행함으로써 다양한 보간된 위상을 갖는 위상 보간 클록 신호(PI_CLK_out)을 생성할 수 있다. 다수 개의 지연 클록 신호들(D_CLK_a~D_CLK_n, D_CLK_aB~D_CLK_nB)은 소정의 클록 신호에 대하여 클록 신호의 주기에 해당되는 만큼의 지연 위상을 균등 또는 불균등하게 배분하여 다수 개의 지연 유닛을 통해 클록 신호를 지연시켜 생성된 것일 수 있다. 다수 개의 지연 클록 신호들(D_CLK_a~D_CLK_n, D_CLK_aB~D_CLK_nB)은 기준 클록 신호 생성부로부터 생성될 수 있으며, 이에 대한 구체적인 내용은 후술한다. 예를 들어, 클록 신호의 주기에 해당되는 만큼의 위상을 8등분한 경우에 지연 클록 신호들(D_CLK_a~D_CLK_n)은 각각 0도, 90도, 45도, 135도의 위상을 가질 수 있으며, 지연 클록 반전 신호들(D_CLK_aB~D_CLK_nB)은 각각 180도, 270도, 225도, 315도의 위상을 가질 수 있다. 다만, 이는 본 개시의 예시적인 실시예에 불과한 바, 이에 국한되지 않고, 클록 신호의 주기에 해당되는 만큼의 지연 위상을 다양하게 배분하여 다양한 지연 위상을 갖는 지연 클록 신호들(D_CLK_a~D_CLK_nB)이 생성되어 위상 보간기(100)에 제공될 수 있다.
위상 보간기(Phase Interpolator, 100)는 위상 선택부(110), 위상 믹서(120) 및 컨트롤 회로(130)를 포함할 수 있다. 위상 선택부(110) 및 위상 믹서(120)를 포함하는 구성은 신호 생성부(SG)로 지칭될 수 있다. 다만, 이는 예시적 실시예에 불과한 바, 위상 보간기(100)와 별도로 컨트롤 회로(130)가 구현될 수 있다. 이하에서는, 컨트롤 회로(130)를 포함하는 위상 보간기(100)를 중심으로 서술한다. 위상 선택부(110)는 외부로부터 다수 개의 반전 지연 클록 쌍들(Pair_1~Pair_n)을 수신할 수 있다. 즉, 위상 선택부(110)는 서로 반주기 지연 위상 차를 갖는 두 개의 지연 클록 신호들을 포함하는 반전 지연 클록 신호 쌍 단위로 수신할 수 있다. 예를 들면, 제1 반전 지연 클록 신호 쌍(Pair_1)의 제1 지연 클록 신호(D_CLK_a)와 제1 지연 클록 반전 신호(D_CLK_b)는 서로 180도 위상 차를 가질 수 있다. 위상 선택부(110)는 컨트롤 회로(130)로부터 수신한 선택 제어 신호(sel_CS)에 기초하여 반전 지연 클록 신호 쌍들(Pair_1~Pair_n) 중 코어스(Coarse) 위상 구간에 대응하는 선택 지연 클록 신ㄴㄴ호 쌍(sel_CLK_1, sel_CLK_2) 및 선택 지연 클록 신호 쌍(sel_CLK_1, sel_CLK_2)에 대한 반전 신호 쌍(sel_CLK_1B, sel_CLK_2B)을 선택하여 위상 믹서(120)에 출력할 수 있다. 코어스 위상 구간은 컨트롤 회로(130)에 의해 선택될 수 있다. 이에 대한 구체적인 내용은 도 4a에서 서술하도록 한다.
위상 믹서(120)는 선택 지연 클록 신호 쌍(sel_CLK_1, sel_CLK_2)를 수신하고, 컨트롤 회로(130)로부터 수신한 가중치 설정 신호에 기초하여 위상 보간 클록 신호(PI_CLK_out)를 생성할 수 있다. 위상 믹서(120)는 제1 선택 지연 클록 신호(sel_CLK_1)의 지연 위상과 제2 선택 지연 클록 신호(sel_CLK_2)의 지연 위상 내의 보간된 위상을 갖는 위상 보간 클록 신호(PI_CLK_out)를 생성할 수 있다. 또한, 위상 믹서(120)는 제1 선택 지연 클록 신호(sel_CLK_1)와 반전 관계를 갖는 제1 선택 지연 클록 반전 신호(sel_CLK_1B)와 제2 선택 지연 클록 신호(sel_CLK_2)와 반전 관계를 갖는 제2 선택 지연 클록 반전 신호(sel_CLK_2B)를 수신하고, 컨트롤 회로(130)로부터 수신한 가중치 설정 신호에 기초하여 위상 보간 클록 신호(PI_CLK_out)와 반전 관계를 갖는 위상 보간 클록 반전 신호(PI_CLK_outB)를 생성할 수 있다.
컨트롤 회로(130)는 코어스 위상 구간을 선택하여, 선택 제어 신호(sel_CS)를 생성하고, 위상 선택부(110)에 제공함으로써, 위상 선택부(110)가 코어스 위상 구간에 대응하는 선택 지연 클록 신호 쌍(sel_CLK_1, sel_CLK_2)을 선택할 수 있도록 제어할 수 있다. 또한, 컨트롤 회로(130)는 코어스 위상 구간 내의 보간된 위상을 갖는 위상 보간 클록 신호(PI_CLK_out)를 생성하기 위한 가중치 설정 신호(w_SS)를 생성하고, 위상 믹서(120)에 제공함으로써, 위상 믹서(120)가 선택 지연 클록 신호 쌍(sel_CLK_1, sel_CLK_2) 및 가중치 설정 신호(w_SS)를 이용하여 위상 보간 클록 신호(PI_CLK_out)를 생성하도록 제어할 수 있다. 더 나아가, 컨트롤 회로(130)는 위상 믹서(120)가 선택 지연 클록 반전 신호 쌍(sel_CLK_1B, sel_CLK_2B) 및 가중치 설정 신호(w_SS)를 이용하여 위상 보간 클록 반전 신호(PI_CLK_outB)를 생성하도록 제어할 수 있다.
본 개시의 따른 위상 보간기(100)는 반전 지연 클록 신호 쌍들(Pair_1~Pair_n)을 수신하여, 이들 중 적어도 두 개의 반전 지연 클록 신호 쌍들을 선택하고, 선택된 반전 지연 클록 신호 쌍들을 이용하여 위상 보간 클록 신호(PI_CLK_out) 및 위상 보간 클록 반전 신호(PI_CLK_outB)를 효율적으로 생성할 수 있으며, 위상 보간기(100)에 대한 회로 설계 사이즈를 줄일 수 있는 효과가 있다.
도 2는 본 개시의 일 실시예에 따른 위상 보간기를 나타내는 블록도이다 .
도 2를 참조하면, 위상 보간기(200)는 위상 선택부(210), 위상 믹서(220) 및 컨트롤 회로(230)를 포함할 수 있다. 위상 선택부(210)는 제1 반전 지연 클록 신호 쌍들(G1)을 수신하는 제1 선택부(Selector_1, 212) 및 제2 반전 지연 클록 신호 쌍들(G2)을 수신하는 제2 선택부(Selector_2, 214)를 포함할 수 있다. 제1 반전 지연 클록 신호 쌍들(G1)간의 위상 차는 제2 반전 지연 클록 신호 쌍들(G2)간의 위상 차와 동일할 수 있다. 제1 반전 지연 클록 신호 쌍들(G1)간의 위상 차는 제1 반전 지연 클록 신호 쌍들(G1)에 포함된 지연 클록 신호들(D_CLK_a1~D_CLK_m1)간에 위상 차를 지칭할 수 있다. 또한, 제2 반전 지연 클록 신호 쌍들(G2)간의 위상 차는 제2 반전 지연 클록 신호 쌍들(G2)에 포함된 지연 클록 신호들(D_CLK_a2~D_CLK_m2)간에 위상 차를 지칭할 수 있다. 또한, 일 실시예로, 제1 반전 지연 클록 신호 쌍들(G1)간의 위상 차와 제2 반전 지연 클록 신호 쌍들(G2)간의 위상 차는 각각 코어스 위상 구간 간격보다 클 수 있다. 이에 대한 구체적인 내용은 도 3 및 도 4a에서 서술한다.
제1 선택부(212)는 컨트롤 회로(230)로부터 수신한 선택 제어 신호(sel_CS)에 기초하여 코어스 위상 구간에 대응하는 제1 선택 지연 클록 신호(sel_CLK_1) 및 이의 반전 신호(sel_CLK_1B)를 선택하여 위상 믹서(220)에 출력할 수 있다. 제2 선택부(212)는 선택 제어 신호(sel_CS)에 기초하여 코어스 위상 구간에 대응하는 제2 선택 지연 클록 신호(sel_CLK_2) 및 이의 반전 신호(sel_CLK_2B)를 선택하여 위상 믹서(220)에 출력할 수 있다.
위상 믹서(220)는 위상 보간 클록 신호(PI_CLK_out)를 생성하는 제1 믹서(Mixer_1, 222) 및 위상 보간 클록 반전 신호(PI_CLK_outB)를 생성하는 제2 믹서(Mixer_2, 224)를 포함할 수 있다. 따라서, 제1 선택부(212)는 선택한 제1 선택 지연 클록 신호(sel_CLK_1)를 제1 믹서(222)로 출력하고, 선택한 제1 선택 지연 클록 반전 신호(sel_CLK_1B)를 제2 믹서(224)로 출력할 수 있다. 또한, 제2 선택부(214)는 선택한 제2 선택 지연 클록 신호(sel_CLK_2)를 제1 믹서(222)로 출력하고, 선택한 제2 선택 지연 클록 반전 신호(sel_CLK_2B)를 제2 믹서(224)로 출력할 수 있다. 제1 믹서(222)는 컨트롤 회로(230)로부터 수신한 가중치 설정 신호(w_SS)에 기초하여, 제1 선택 지연 클록 신호(sel_CLK_1) 및 제2 선택 지연 클록 신호(sel_CLK_2)를 이용해 위상 보간 클록 신호(PI_CLK_out)를 생성할 수 있다. 제2 믹서(224)는 가중치 설정 신호(w_SS)에 기초하여, 제1 선택 지연 클록 반전 신호(sel_CLK_1B) 및 제2 선택 지연 클록 반전 신호(sel_CLK_2B)를 이용해 위상 보간 클록 반전 신호(PI_CLK_outB)를 생성할 수 있다.
도 3은 본 개시의 일 실시예에 따른 위상 보간기의 위상 선택부를 구체적으로 나타내는 블록도이다 . 도 4a는 본 개시의 일 실시예에 따른 코어스 위상 구간 및 보간 위상을 설명하기 위한 도면이고, 도 4b는 도 3의 위상 선택부에 인가되는 선택 제어 신호의 일 예를 나타내는 도면이다.
이하에서는, 지연 클록 신호들(D_CLK)은 각각 0도, 45도, 90도, 135도, 180도, 225도, 270도, 315도, 360도의 위상을 갖는 것을 가정하여 서술하도록 한다. 다만, 이는 예시적인 실시예에 불과한 바, 이에 국한되지 않으며, 다양한 간격의 위상을 갖는 지연 클록 신호들(D_CLK)을 수신하는 위상 보간기에도 이하 설명하는 본 개시의 사상이 적용될 수 있음은 분명하다.
도 3을 참조하면, 위상 보간기(200a)는 위상 선택부(210a) 및 위상 믹서(220a)를 포함할 수 있다. 위상 선택부(210a)는 제1 선택부(212a) 및 제2 선택부(214a)를 포함할 수 있다. 일 실시예에 따라, 제1 선택부(212a)는 제1 차동 먹스(212a_1), 제1 먹스(212a_2) 및 제2 먹스(212a_3)를 포함할 수 있으며, 제2 선택부(214a)는 제2 차동 먹스(214a_1), 제3 먹스(214a_2) 및 제4 먹스(214a_3)를 포함할 수 있다.
도 4a를 더 참조하면, 컨트롤 회로가 선택할 수 있는 하나의 코어스 위상 구간은 45도 위상 차를 가질 수 있다. 즉, 컨트롤 회로는 제1 코어스 위상 구간(Interval_1)을 선택하고, 이에 부합하는 선택 제어 신호(sel_CS)를 위상 선택부(210a)에 제공하고, 위상 선택부(210a)는 0도의 위상(PH0)을 갖는 선택 지연 클록 신호와 45도의 위상(PH45)을 갖는 선택 지연 클록 신호를 선택할 수 있다. 또한, 컨트롤 회로는 제2 코어스 위상 구간(Interval_2)을 선택하고, 이에 부합하는 선택 제어 신호(sel_CS)를 위상 선택부(210a)에 제공하고, 위상 선택부(210a)는 45도의 위상(PH45)을 갖는 선택 지연 클록 신호와 90도의 위상(PH90)을 갖는 선택 지연 클록 신호를 선택할 수 있다. 이와 같은 방식으로, 위상 선택부(210a)는 선택 제어 신호(sel_CS)에 기초하여 제1 내지 제8 코어스 위상 구간(Interval_1~Interval_8)에 대응하는 선택 지연 클록 신호들을 선택할 수 있다.
위상 믹서(220a)는 가중치 설정 신호(w_SS)에 기초하여, 위상 보간 동작을 수행한 결과, 위상 선택부(210a)는 선택된 코어스 위상 구간 내의 보간된 위상을 갖는 위상 보간 클록 신호를 생성할 수 있다. 예를 들어, 제1 코어스 위상 구간(Interval_1)이 선택된 때에, 위상 믹서(220a)는 가중치 설정 신호(w_SS)에 기초하여, 0도부터 45도내에 있는 다수 개의 보간된 위상들(PH0, PHa1, PHa2, PHa3, PHa4, PHa5, PHa6, PHa7, PH45) 중 어느 하나를 갖는 위상 보간 클록 신호를 생성할 수 있다. 일 실시예로, 다수 개의 보간된 위상들(PH0, PHa1, PHa2, PHa3, PHa4, PHa5, PHa6, PHa7, PH45) 각각의 간격은 균등하거나 불균등할 수 있다. 또한, 가중치 설정 신호(w_SS)의 비트 수에 따라, 위상 믹서(220a)가 생성할 수 있는 보간된 위상들의 개수는 달라질 수 있다. 즉, 가중치 설정 신호(w_SS)의 비트 수가 많아질수록, 위상 믹서(220a)가 생성할 수 있는 보간된 위상들(INTERPOLATED PHASES)의 개수는 많아질 수 있다. 이에 대한 구체적인 서술은 후술한다. 위상 믹서(220a)가 선택된 코어스 위상 구간을 이용한 위상 보간 동작은 파인(Fine) 위상 조절 동작으로 지칭될 수 있다.
도 3을 다시 참조하면, 제1 차동 먹스(212a_1)는 제1 반전 지연 클록 신호 쌍(Pair_a1) 및 제2 반전 지연 클록 신호 쌍(Pair_b1)을 수신할 수 있다. 제1 반전 지연 클록 신호 쌍(Pair_a1)은 0도의 위상을 갖는 제1 지연 클록 신호(D_CLK_0) 및 180도의 위상을 갖는 제1 지연 클록 반전 신호(D_CLK_180)를 포함할 수 있고, 제2 반전 지연 클록 신호 쌍(Pair_a2)은 90도의 위상을 갖는 제2 지연 클록 신호(D_CLK_90) 및 270도의 위상을 갖는 제2 지연 클록 반전 신호(D_CLK_270)를 포함할 수 있다. 제2 차동 먹스(214a_1)는 제3 반전 지연 클록 신호 쌍(Pair_a2) 및 제4 반전 지연 클록 신호 쌍(Pair_b2)을 수신할 수 있다. 제3 반전 지연 클록 신호 쌍(Pair_a2)은 45도의 위상을 갖는 제3 지연 클록 신호(D_CLK_45) 및 225도의 위상을 갖는 제3 지연 클록 반전 신호(D_CLK_135)를 포함할 수 있고, 제4 반전 지연 클록 신호 쌍(Pair_b2)은 135도의 위상을 갖는 제4 지연 클록 신호(D_CLK_135) 및 315도의 위상을 갖는 제4 지연 클록 반전 신호(D_CLK_315)를 포함할 수 있다.
도 2에서 서술한 바와 같이, 제1 차동 먹스(212a_1)가 수신하는 제1 지연 클록 신호(D_CLK_0)와 제2 지연 클록 신호(D_CLK_90)의 위상 차는 제2 차동 먹스(214a_1)가 수신하는 제3 지연 클록 신호(D_CLK_45)와 제4 지연 클록 신호(D_CLK_135)의 위상 차는 동일할 수 있다. 또한, 도 4와 같이, 하나의 코어스 위상 구간의 간격이 45도인 때에, 제1 지연 클록 신호(D_CLK_0)와 제2 지연 클록 신호(D_CLK_90)의 위상 차와 제3 지연 클록 신호(D_CLK_45)와 제4 지연 클록 신호(D_CLK_135)의 위상 차는 90도로 코어스 위상 구간의 간격보다 클 수 있다. 제1 선택부(212a)와 제2 선택부(214a)가 위와 같은 관계를 갖는 반전 지연 클록 신호 쌍들(Pair_a1, Pair_b1, Pair_a2, Pair_b2)을 수신함으로써, 제1 선택부(212a)는 선택된 코어스 위상 구간에 대응하는 제1 선택 지연 클록 신호(sel_CLK_1) 및 이의 반전 신호(sel_CLK_1B)를 선택할 수 있으며, 제2 선택부(214a)는 선택된 코어스 위상 구간에 대응하는 제2 선택 지연 클록 신호(sel_CLK_2) 및 이의 반전 신호(sel_CLK_2B)를 선택할 수 있다.
도 4b의 테이블(Table_1)을 더 참조하면, 컨트롤 회로가 생성하는 선택 제어 신호(sel_CS<3:0>)는 4비트 신호일 수 있다. 일 실시예로, 컨트롤 회로가 도 4a의 제1 코어스 위상 구간(Interval_1)을 선택한 때에, 4'b000 의 값을 갖는 선택 제어 신호(sel_CS<3:0>)를 생성하여, 위상 선택부(210a)에 제공할 수 있다. 이후, 제1 차동 먹스(212a_1)는 선택 제어 신호(sel_CS<0>)에 기초하여, 제1 반전 지연 클록 신호 쌍(Pair_a1)을 선택하여, 제1 먹스(212a_2) 및 제2 먹스(212a_3)에 제공할 수 있다. 제1 먹스(212a_2)는 선택 제어 신호(sel_CS<1>)에 기초하여, 제1 지연 클록 신호(D_CLK_0)를 제1 선택 지연 클록 신호(sel_CLK_1)로서 선택하여, 제1 믹서(222_a)에 제공할 수 있다. 제2 먹스(212a_3)는 선택 제어 신호(sel_CS<1>)에 기초하여, 제1 지연 클록 반전 신호(D_CLK_180)를 제1 선택 지연 클록 반전 신호(sel_CLK_1B)로서 선택하여, 제2 믹서(224_a)에 제공할 수 있다. 제2 차동 먹스(214a_1)는 선택 제어 신호(sel_CS<2>)에 기초하여, 제3 반전 지연 클록 신호 쌍(Pair_a2)을 선택하여, 제3 먹스(214a_2) 및 제4 먹스(214a_3)에 제공할 수 있다. 제3 먹스(214a_2)는 선택 제어 신호(sel_CS<3>)에 기초하여, 제3 지연 클록 신호(D_CLK_45)를 제2 선택 지연 클록 신호(sel_CLK_2)로서 선택하여, 제1 믹서(222_a)에 제공할 수 있다. 제2 먹스(214a_3)는 선택 제어 신호(sel_CS<3>)에 기초하여, 제3 지연 클록 반전 신호(D_CLK_225)를 제2 선택 지연 클록 반전 신호(sel_CLK_2B)로서 선택하여, 제2 믹서(224_a)에 제공할 수 있다.
일 실시예로, 컨트롤 회로가 제1 코어스 위상 구간(Interval_1)에서 제2 코어스 위상 구간(Interval_2)으로 선택한 때에, 4'b001 의 값을 갖는 선택 제어 신호(sel_CS<3:0>)를 생성하여, 위상 선택부(210a)에 제공할 수 있다. 전술한 방법과 같이, 제1 선택부(212a)는 제2 지연 클록 신호(D_CLK_90)를 제1 선택 지연 클록 신호(sel_CLK_1)로서 선택하여 제1 믹서(222a)에 제공하고, 제2 지연 클록 반전 신호(D_CLK_90)를 제1 선택 지연 클록 반전 신호(sel_CLK_1B)로서 선택하여 제2 믹서(224a)에 제공할 수 있다. 제2 선택부(214a)는 이전과 같이, 제3 지연 클록 신호(D_CLK_45)를 제2 선택 지연 클록 신호(sel_CLK_2)로서 선택하여 제1 믹서(222a)에 제공하고, 제3 지연 클록 반전 신호(D_CLK_45)를 제2 선택 지연 클록 반전 신호(sel_CLK_2B)로서 선택하여 제2 믹서(224a)에 제공할 수 있다.
위와 같은 방식으로, 위상 선택부(210a)는 선택 제어 신호(sel_CS<3:0>)에 기초하여, 선택된 코어스 위상 구간에 대응하는 제1 선택 지연 클록 신호(sel_CLK_1) 및 제2 선택 지연 클록 신호(sel_CLK_2)를 선택하여, 위상 믹서(220a)에 제공할 수 있다. 더 나아가, 위상 선택부(210a)는 제1 선택 지연 클록 반전 신호(sel_CLK_1B) 및 제2 선택 지연 클록 반전 신호(sel_CLK_2B)를 선택하여, 선택 지연 클록 신호들(sel_CLK_1, sel_CLK_2)과 구분하여 위상 믹서(220a)에 제공할 수 있다.
도 5는 본 개시의 일 실시예에 따른 위상 선택부의 선택 지연 클록 신호 쌍을 선택하는 동작을 설명하기 위한 순서도이다 .
도 5를 참조하면, 위상 선택부는 다수 개의 반전 지연 클록 신호 쌍들 및 선택된 코어스 위상 구간에 부합하는 선택 제어 신호를 수신한다(S110). 위상 선택부는 선택 제어 신호에 응답하여 반전 지연 클록 신호 쌍들 중 적어도 두 개의 반전 지연 클록 쌍들을 선택한다(S120). 위상 선택부는 선택된 반전 지연 클록 신호 쌍들 중 코어스 위상 구간에 대응하는 선택 지연 클록 신호 쌍을 선택한다(S130). 위상 선택부는 선택한 선택 지연 클록 신호 쌍을 위상 믹서에 제공한다(S140). 이후, 위상 믹서는 선택 지연 클록 신호 쌍을 이용하여 위상 보간 클록 신호를 생성할 수 있다.
도 6은 본 개시의 일 실시예에 따른 글리치 방지를 위한 위상 보간기를 나타내는 블록도이다 .
도 6을 참조하면, 위상 보간기(300)는 위상 선택부(310), 위상 믹서(320) 및 컨트롤 회로(330)를 포함할 수 있다. 위상 믹서(320)는 제1 믹서(322) 및 제2 믹서(324)를 포함할 수 있다. 일 실시예에 따른 컨트롤 회로(330)는 선택 제어 신호(sel_CS)와 가중치 설정 신호(w_SS)가 동시에 변경되지 않도록 할 수 있다. 일 실시예로, 컨트롤 회로(330)는 위상 보간기(300)의 위상 보간 동작을 제어하기 위해 선택 제어 신호(sel_CS) 및 가중치 설정 신호(w_SS) 중 어느 하나를 선택하여 값을 변경할 수 있다. 구체적으로, 컨트롤 회로(330)가 다른 코어스 위상 구간을 선택하여, 그에 부합하는 선택 제어 신호(sel_CS')로 변경하여 위상 선택부(310)에 제공하는 때에, 컨트롤 회로(330)는 세이프 코드(Safe_Code)를 포함하는 가중치 설정 신호(w_SS')를 생성하여 위상 믹서(320)에 제공할 수 있다. 일 실시예로, 세이프 코드(Safe_Code)는 선택 제어 신호(sel_CS')가 변경되기 직전에 생성한 가중치 설정 신호(w_SS)의 값과 동일할 수 있다.
위상 선택부(310)는 변경된 선택 제어 신호(sel_CS')에 기초하여, 선택 지연 클록 신호들(sel_CLK_1', sel_CLK_2)을 선택하여, 제1 믹서(322)에 제공할 수 있다. 제1 믹서(322)는 세이프 코드(Safe_Code)를 포함하는 가중치 설정 신호(w_SS')에 기초하여, 선택 제어 신호(sel_CS')가 변경되기 직전에 생성한 위상 보간 클록 신호와 동일한 신호(PI_CLK_out)를 생성할 수 있다. 또한, 위상 선택부(310)는 변경된 선택 제어 신호(sel_CS')에 기초하여, 선택 지연 클록 반전 신호들(sel_CLK_1B', sel_CLK_2B)을 선택하여, 제2 믹서(324)에 제공할 수 있다. 제2 믹서(324)는 세이프 코드(Safe_Code)를 포함하는 가중치 설정 신호(w_SS')에 기초하여, 선택 제어 신호(sel_CS')가 변경되기 직전에 생성한 위상 보간 클록 반전 신호와 동일한 신호(PI_CLK_outB)를 생성할 수 있다.
본 개시에 따른 컨트롤 회로(330)는 선택 제어 신호(sel_CS) 및 가중치 설정 신호(w_SS) 중 어느 하나만이 변경되도록 함으로써, 신호 변경으로 기인되어 발생할 수 있는 글리치를 최소화하여 위상 보간기(300)의 위상 보간 동작을 효율적으로 제어할 수 있는 효과가 있다.
도 7a는 본 개시의 일 실시예에 따른 도 2의 위상 믹서에 포함된 제1 믹서를 구체적으로 나타내는 블록도이고 , 도 7b는 본 개시의 일 실시예에 따른 위상 믹서에 포함된 드라이버를 구체적으로 나타내는 회로도이다.
도 7a를 참조하면, 제1 믹서(400)는 다수의 먹스들(410) 및 다수의 드라이버들(420)을 포함할 수 있다. 일 실시예로, 제1 믹서(400)가 가중치 설정 신호(w_SS)에 기초하여 생성할 수 있는 위상 보간 클록 신호(PI_CLK_out)의 위상의 개수에 따라 제1 믹서(400)는 다양한 개수의 다수의 먹스들(410) 및 다수의 드라이버들(420)을 포함할 수 있다. 예를 들어, 제1 믹서(400)는 가중치 설정 신호(w_SS)에 기초하여 생성할 수 있는 보간된 위상의 개수가 많아질수록, 더 많은 수의 먹스들(410) 및 드라이버들(420)을 포함할 수 있다. 도 7a에서는 가중치 설정 신호(w_SS<7:0>)는 8비트 신호이고, 이에 따라 8개의 먹스들(410) 및 8개의 드라이버들(420)을 포함하는 예시적 실시예를 나타낸다. 다만, 이는 예시적 실시예에 불과한 바, 이에 국한되지 않으며, 제1 믹서(400)는 다양한 개수의 먹스들(410) 및 드라이버들(420)을 포함할 수 있다. 또한, 도 2의 위상 믹서(222)에 포함된 제2 믹서(224)도 도 7a에 도시된 제1 믹서(400)와 동일한 구성을 가질 수 있다.
먹스(410)는 위상 선택부으로부터 선택된 제1 선택 지연 클록 신호(sel_CLK_1), 제2 선택 지연 클록 신호(sel_CLK_2) 및 가중치 설정 신호(w_SS<n>)를 수신할 수 있다. 먹스(410)는 가중치 설정 신호(w_SS<n>)에 기초하여 제1 선택 지연 클록 신호(sel_CLK_1) 및 제2 선택 지연 클록 신호(sel_CLK_2) 중 어느 하나를 선택할 수 있다. 먹스(410)는 선택한 선택 지연 클록 신호를 각각에 대응되는 드라이버(420)에 제공할 수 있다. 이와 같이, 드라이버들(420)은 선택된 선택 지연 클록 신호를 이용하여 위상 보간 클록 신호(PI_CLK_out)를 생성할 수 있다.
도 7b를 참조하면, 드라이버(420)는 CMOS 인버터로 구현될 수 있다. 구체적으로, 드라이버(420)는 전원 전압(VDD)와 연결된 PMOS 트랜지스터(PM) 및 접지전압(VSS)과 연결된 NMOS 트랜지스터(NM)를 포함할 수 있다. 드라이버(420)의 입력 단자(IN)에는 각각의 먹스(410)로부터 선택 지연 클록 신호가 입력되고, 선택 지연 클록 신호의 레벨 상태에 따라 전원 전압(VDD)과 접지 전압(VSS)에 연결됨으로써 출력신호를 생성하여 출력 단자(OUT)를 통해 출력할 수 있다. 제1 믹서(400)는 드라이버들(420)의 출력신호들에 통해 위상 보간 클록 신호(PI_CLK_out)를 생성할 수 있다.
도 8a는 본 개시의 일 실시예에 따른 도 2의 위상 믹서에 포함된 제1 믹서를 구체적으로 나타내는 블록도이고 , 도 8b 및 도 8c는 본 개시의 일 실시예에 따른 위상 믹서에 포함된 드라이버를 구체적으로 나타내는 회로도이다.
도 8a를 참조하면, 제1 믹서(500)는 도 7a의 제1 믹서(400)와 달리 먹스들을 포함하지 않고, 드라이버들(520, 530)을 포함할 수 있다. 일 실시예로, 제1 믹서(500)가 가중치 설정 신호(w_SS)에 기초하여 생성할 수 있는 위상 보간 클록 신호(PI_CLK_out)의 위상의 개수에 따라 제1 믹서(500)는 다양한 개수의 드라이버들(520, 530)을 포함할 수 있다. 도 8a에서는 가중치 설정 신호(w_SS<7:0>)는 8비트 신호이고, 이에 따라 8개의 제1 드라이버들(510) 및 8개의 제2 드라이버들(520)을 포함하는 예시적 실시예를 나타낸다. 다만, 이는 예시적 실시예에 불과한 바, 이에 국한되지 않으며, 제1 믹서(500)는 다양한 개수의 드라이버들(520, 530)을 포함할 수 있다. 또한, 도 2의 위상 믹서(222)에 포함된 제2 믹서(224)도 도 8a에 도시된 제1 믹서(500)와 동일한 구성을 가질 수 있다.
제1 드라이버(520)는 위상 선택부로부터 선택된 제1 선택 지연 클록 신호(sel_CLK_1) 및 가중치 설정 신호(w_SS<n>)를 수신할 수 있다. 제1 드라이버(520)는 가중치 설정 신호(w_SS<n>)에 기초하여, 선택적으로 인에이블(Enable) 또는 디스에이블(Disable)될 수 있다. 제1 드라이버(520)는 인에이블 상태인 때에, 제1 선택 지연 클록 신호(sel_CLK_1)를 이용하여 제1 출력신호를 생성할 수 있다. 제2 드라이버(530)는 위상 선택부로부터 선택된 제2 선택 지연 클록 신호(sel_CLK_2) 및 가중치 설정 신호(w_SS<n>)를 수신할 수 있다. 제2 드라이버(530)는 가중치 설정 신호(w_SS<n>)에 기초하여, 선택적으로 인에이블 또는 디스에이블될 수 있다. 제2 드라이버(530)는 인에이블 상태인 때에, 제2 선택 지연 클록 신호(sel_CLK_2)를 이용하여 제2 출력신호를 생성할 수 있다. 제2 믹서(500)는 드라이버들(520, 530)의 제1 출력신호들 및 제2 출력신호들을 통해 위상 보간 클록 신호(PI_CLK_out)를 생성할 수 있다.
도 8b를 참조하면, 제1 드라이버(520)는 CMOS 인버터로 구현될 수 있다. 구체적으로, 제1 드라이버(520)는 PMOS 트랜지스터(PM), NMOS 트랜지스터(NM), 전원 전압(VDD)과 PMOS 트랜지스터(PM) 사이에 연결된 제1 스위치 소자(SW_a1), 접지 전압(VSS)과 NMOS 트랜지스터(NM) 사이에 연결된 제2 스위치 소자(SW_a2) 및 인버터(INV_a)를 포함할 수 있다. 일 실시예로, 제1 스위치 소자(SW_a1)는 PMOS 트랜지스터(PM')로 구현될 수 있으며, 제2 스위치 소자(SW_a2)는 NMOS 트랜지스터(NM')로 구현될 수 있다. 제1 드라이버(520)는 가중치 설정 신호(w_SS<n>)에 의하여 인에이블 또는 디스에이블될 수 있다. 구체적으로, 제2 스위치 소자(SW_a2)는 인버터(INV_a)와 직접 연결될 수 있으며, 가중치 설정 신호(w_SS<n>)는 제1 스위치 소자(SW_a1)에 입력되고, 가중치 설정 신호(w_SS<n>)가 인버터(INV_a)에 의해 반전된 신호는 제2 스위치 소자(SW_a2)에 입력될 수 있다. 가중치 설정 신호(w_SS<n>)에 기초한 제1 스위치 소자(SW_a1) 및 제2 스위치 소자(SW_a2)의 스위칭 동작을 통해 제1 드라이버(520)는 인에이블 또는 디스에이블될 수 있다. 예를 들어, 가중치 설정 신호(w_SS<n>)가 '1' 값을 갖는 하이 레벨인 때에, 제1 스위치 소자(SW_a1) 및 제2 스위치 소자(SW_a2)는 오프되어, 제1 드라이버(520)는 디스에이블 될 수 있다. 또한, 가중치 설정 신호(w_SS<n>)가 '0' 값을 갖는 로우 레벨인 때에, 제1 스위치 소자(SW_a1) 및 제2 스위치 소자(SW_a2)는 온되어, 제1 드라이버(520)는 인에이블 될 수 있다. 제1 드라이버(520)의 입력 단자(IN)에는 제1 선택 지연 클록 신호(sel_CLK_1)가 입력되고, 제1 선택 지연 클록 신호(sel_CLK_1)의 레벨 상태에 따라 전원 전압(VDD)과 접지 전압(VSS)에 연결됨으로써 제1 출력신호를 생성하여 출력 단자(OUT)를 통해 출력할 수 있다.
도 8c를 참조하면, 제2 드라이버(530)는 도 8b의 제1 드라이버(520)와 유사한 구성을 가질 수 있으며, 다만, 제2 드라이버(530)는 제1 드라이버(520)와 달리, 인버터(INV_b)는 제1 스위치 소자(SW_b1)와 직접 연결될 수 있다. 따라서, 가중치 설정 신호(w_SS<n>)는 제2 스위치 소자(SW_b2)에 입력되고, 가중치 설정 신호(w_SS<n>)가 인버터(INV_b)에 의해 반전된 신호는 제1 스위치 소자(SW_b1)에 입력될 수 있다. 이와 같은 구성을 통하여, 제1 드라이버(520)와 제2 드라이버(530)에 동일한 가중치 설정 신호(w_SS<n>)가 입력된 때에도, 제1 드라이버(520)와 제2 드라이버(530)는 서로 다른 상태를 가질 수 있다. 제2 드라이버(530)의 입력 단자(IN)에는 제2 선택 지연 클록 신호(sel_CLK_2)가 입력되고, 제2 선택 지연 클록 신호(sel_CLK_2)의 레벨 상태에 따라 전원 전압(VDD)과 접지 전압(VSS)에 연결됨으로써 제2 출력신호를 생성하여 출력 단자(OUT)를 통해 출력할 수 있다.
본 개시에 따른 제1 믹서(500)의 먹스들을 포함하지 않는 구성을 통하여 선택 지연 클록 신호들(sel_CLK_1, sel_CLK_2)을 별도의 먹스를 통하지 않고, 바로 드라이버들(520, 530)에 입력시킬 수 있어, 위상 선택부로부터 드라이버들(520, 530) 사이의 신호 라인을 짧게 하여, 신호 라인의 길이에 의해 발생하는 클록 왜곡을 최소화할 수 있는 효과가 있다.
도 9는 본 개시의 일 실시예에 따른 도 6의 컨트롤 회로의 글리치를 방지하기 위한 동작을 설명하기 위한 도면이고, 도 10은 본 개시의 일 실시예에 따른 도 6의 컨트롤 회로의 위상 보간 동작 제어를 통해 위상 보간 클록 신호를 생성하는 것을 설명하기 위한 그래프이다.
도 6 및 도 9의 테이블(Table_2)을 참조하면, 일 실시예로, 컨트롤 회로(330)는 선택 제어 신호(sel_CS) 및 가중치 설정 신호(w_SS)를 생성하여, 위상 보간기(300)의 위상 보간 동작을 제어할 수 있다. 테이블(Table_2)에서는 선택 제어 신호(sel_CS)의 값과 가중치 설정 신호(w_SS)의 값에 따라 생성된 위상 보간 클록 신호(PI_CLK_out)의 위상을 나타낸다. 일 실시예에 따라, 컨트롤 회로(330)는 선택 제어 신호(sel_CS)에 해당하는 4비트의 MSB(Most Significant Bit) 및 가중치 설정 신호(w_SS)에 해당하는 8비트의 LSB(Least Significant Bit)를 포함하는 비트 신호를 생성할 수 있다. 또한, 컨트롤 회로(330)는 선택 제어 신호(sel_CS)를 바이너리 코드(binary code)로 가중치 설정 신호(w_SS)는 서모미터 코드(thermometer code)로 생성할 수 있다.
도 4a를 더 참조하면, 예를 들어, 컨트롤 회로(330)는 제1 코어스 위상 구간(Interval_1)을 선택하고, 4'b0000 의 값을 갖는 선택 제어 신호(sel_CS)를 생성하여, 위상 선택부(310)에 제공할 수 있다. 또한, 컨트롤 회로(330)는 가중치 설정 신호(w_SS)를 생성하여, 위상 믹서(320)에 제공할 수 있다. 이와 같이, 컨트롤 회로(330)는 코어스 위상 구간들(Interval_1~Interval_8) 중 어느 하나를 선택하고, 선택한 코어스 위상 구간내에 보간된 위상을 갖는 위상 보간 클록 신호(PI_CLK_out)의 생성을 제어할 수 있다.
일 실시예로, 컨트롤 회로(330)는 다른 코어스 위상 구간을 선택하고, 선택 제어 신호(sel_CS)를 변경할 때에, 세이프 코드(Safe_Code)를 포함하는 가중치 설정 신호(w_SS)를 생성할 수 있다. 이를 통해, 컨트롤 회로(330)는 선택 제어 신호(sel_CS)와 가중치 설정 신호(w_SS)의 값이 동시에 변경되는 것을 방지함으로써, 신호 변경으로 발생할 수 있는 글리치를 최소화할 수 있다. 세이프 코드(Safe_Code)는 선택 제어 신호(sel_CS)의 값을 변경하기 직전에 컨트롤 회로(330)가 생성한 가중치 설정 신호(w_SS)의 값과 동일할 수 있다. 따라서, 컨트롤 회로(330)가 제1 코어스 위상 구간(Interval_1)에서 제2 코어스 위상 구간(Interval_2)을 선택하고, 선택 제어 신호(sel_CS)를 b'0000 에서 b'0001 로 1비트 변경할 때에, 8'b11111111의 값을 갖는 세이프 코드(Safe_Code)를 포함하는 가중치 설정 신호(w_SS)를 생성할 수 있다.
일 실시예로, 위상 믹서(320)는 컨트롤 회로(330)로부터 세이프 코드(Safe_Code)를 포함하는 가중치 설정 신호(w_SS)를 수신한 때에, 종전에 생성한 위상 보간 클록 신호(PI_CLK_out)와 동일한 신호를 생성할 수 있다. 예를 들면, 컨트롤 회로(330)가 4b'0000 의 선택 제어 신호(sel_CS) 및 8'b11111111 의 가중치 설정 신호(w_SS)를 위상 선택부(310) 및 위상 믹서(320)에 제공했을 때에, 위상 믹서(320)는 45도의 위상을 갖는 위상 보간 클록 신호(PI_CLK_out)를 생성할 수 있으며, 이후, 컨트롤 회로(330)가 4'b0001 의 선택 제어 신호(sel_CS) 및 세이프 코드(Safe_Code)를 포함하는 가중치 설정 신호(w_SS)를 위상 선택부(310) 및 위상 믹서(320)에 제공했을 때에는, 위상 믹서(320)는 45도의 위상을 갖는 위상 보간 클록 신호(PI_CLK_out)를 생성할 수 있다.
이와 같이, 컨트롤 회로(330)는 선택 제어 신호(sel_CS)와 가중치 설정 신호(w_SS)를 포함하는 비트 신호 중 1비트를 순차적으로 변경하고, 순차적으로 변경된 비트 신호를 위상 선택부(310) 및 위상 믹서(320)에 제공함으로써, 보간 동작을 제어할 수 있다. 테이블(Table_2)에 도시된 선택 제어 신호(sel_CS)의 값과 가중치 설정 신호(w_SS)의 값, 이에 따른 생성된 위상 보간 클록 신호(PI_CLK_out)의 위상은 예시적 실시예에 불과한 바, 이에 국한되지 않으며, 다양한 실시예가 도출 가능하다.
도 8a 및 도 10을 참조하면, 제1 믹서(500)는 제1 선택 지연 클록 신호(sel_CLK_1) 및 제2 선택 지연 클록 신호(sel_CLK_2)를 이용하여 위상 보간 클록 신호(PI_CLK_out)를 생성할 수 있다. 구체적으로, 제1 선택 지연 클록 반전 신호(sel_CLK_1B(OUT))가 제1 시간(Ta)에 하이 레벨에서 로우 레벨로 천이되는 때에, 제1 드라이버들(520) 중 가중치 설정 신호(w_SS)에 기초하여 인에이블된 드라이버들이 출력신호를 생성하여 출력할 수 있다. 제1 시간(Ta) 내지 제2 시간(Tb)에서 선택된 제1 드라이버들(520)의 개수에 따라 위상 보간 클록 신호(PI_CLK_out)가 로우 레벨에서 하이 레벨로 천이되는 기울기가 달라질 수 있다. 또한, 제2 선택 지연 클록 반전 신호(sel_CLK_2B(OUT))가 제2 시간(Ta)에 하이 레벨에서 로우 레벨로 천이되는 때에, 제2 드라이버들(530) 중 가중치 설정 신호(w_SS)에 기초하여 인에이블된 드라이버들이 출력신호를 생성하여 출력할 수 있다. 제2 시간(Tb)내지 제3 시간(Tc)에서 위상 보간 클록 신호(PI_CLK_out)가 로우 레벨에서 하이 레벨로 천이되는 기울기는 동일할 수 있다. 이와 같은, 제1 믹서(500)의 동작을 통해, 위상 보간 클록 신호(PI_CLK_out)의 위상을 선택할 수 있다. 즉, 제1 믹서(500)는 선택 가능한 위상(Selectable_PD) 중 어느 하나를 선택하여 선택한 위상을 갖는 위상 보간 클록 신호(PI_CLK_out)를 생성할 수 있다.
본 개시에 따른 선택 가능한 위상(Selectable_PD)은, 세이프 코드(Safe_Code)를 포함하는 가중치 설정 신호(w_SS)에 의하여, 제1 선택 지연 클록 신호(sel_CLK_1) 및 제2 선택 지연 클록 신호(sel_CLK_2)와 동일한 위상을 포함할 수 있다.
도 11은 본 개시의 일 실시예에 따른 컨트롤 회로의 위상 보간 동작 제어를 위한 신호 생성 방법을 설명하기 위한 순서도이다 .
도 11을 참조하면, 먼저, 컨트롤 회로는 N번째 데이터 샘플링 동작을 수행하기 위해 필요한 위상 보간 클록 신호를 생성하기 위해 선택 제어 신호 및 가중치 설정신호를 생성한다(S210). 이후, 컨트롤 회로는 N+1번째 데이터 샘플링 동작 수행을 위해 선택 제어 신호를 변경해야 되는지 여부를 판단한다(S220). 선택 제어 신호를 변경하는 때에(S220, YES), 컨트롤 회로는 변경된 선택 제어 신호 및 세이프 코드를 포함하는 가중치 설정 신호를 생성한다(S230). 선택 제어 신호를 변경하지 않은 때에(S220, NO), N번째 데이터 샘플링 동작 수행시 생성한 선택 제어 신호와 동일한 선택 제어 신호 및 변경된 가중치 설정신호를 생성한다(S240). 컨트롤 회로는 샘플링 동작 수행 완료 여부를 판단한다(S250). 컨트롤 회로는 샘플링 동작 수행을 완료한 때에(S250, YES)에는 위상 보간 동작 제어를 종료하고, 샘플링 동작 수행이 완료되지 않은 때에(S250, NO), N에 대한 카운트 업 동작을 수행하고(S260), 다음 데이터 샘플링 동작 수행을 위해 필요한 위상 보간 클록 신호를 생성하기 위해 선택 제어 신호 및 가중치 설정신호를 생성한다.
도 12a 및 도 12b는 본 개시의 일 실시예에 따른 위상 보간기의 동작을 구체적으로 설명하기 위한 도면이다.
도 12a를 참조하면, 위상 보간기(600)는 위상 선택부(610), 위상 믹서(620) 및 컨트롤 회로(630)를 포함할 수 있다. 위상 선택부(610)는 제1 선택부(612) 및 제2 선택부(614)를 포함하고, 위상 믹서(620)는 제1 믹서(622) 및 제2 믹서(624)를 포함할 수 있다. 일 실시예에 따라, 제1 선택부(612)는 제1 반전 지연 클록 신호 쌍(Pair_a1) 및 제2 반전 지연 클록 신호 쌍(Pair_b1)을 수신할 수 있다. 제2 선택부(614)는 제3 반전 지연 클록 신호 쌍(Pair_a2) 및 제4 반전 지연 클록 신호 쌍(Pair_b2)을 수신할 수 있다.
도 9에 도시된 바와 같이, 컨트롤 회로(630)는 b'0000 의 값을 갖는 선택 제어 신호(sel_CS)를 위상 선택부(610)에 제공하고, 제1 선택부(612)는 선택 제어 신호(sel_CS)에 기초하여, 제1 지연 클록 신호(sel_CLK_0) 및 제1 지연 클록 반전 신호(sel_CLK_180)를 선택할 수 있다. 제1 선택부(612)는 제1 지연 클록 신호(sel_CLK_0)를 제1 선택 지연 클록 신호로서 제1 믹서(622)에 제공하고, 제1 지연 클록 반전 신호(sel_CLK_180)를 제1 선택 지연 클록 반전 신호로서 제2 믹서(624)에 제공할 수 있다. 제2 선택부(614)는 선택 제어 신호(sel_CS)에 기초하여, 제3 지연 클록 신호(sel_CLK_45) 및 제3 지연 클록 반전 신호(sel_CLK_225)를 선택할 수 있다. 제2 선택부(614)는 제3 지연 클록 신호(sel_CLK_45)를 제2 선택 지연 클록 신호로서 제1 믹서(622)에 제공하고, 제3 지연 클록 반전 신호(sel_CLK_225)를 제2 선택 지연 클록 반전 신호로서 제2 믹서(624)에 제공할 수 있다.
컨트롤 회로(630)는 8b'11111111 의 값을 갖는 가중치 설정 신호(w_SS)를 위상 믹서(620)에 제공하고, 제1 믹서(622)는 가중치 설정 신호(w_SS)에 기초하여, 45도 위상을 갖는 위상 보간 클록 신호(PI_CLK_45)를 생성할 수 있다. 제2 믹서(624)는 가중치 설정 신호(w_SS)에 기초하여, 225도 위상을 갖는 위상 보간 클록 반전 신호(PI_CLK_225)를 생성할 수 있다.
도 12b를 참조하면, 컨트롤 회로(630)는 다른 코어스 위상 구간을 선택하고, b'0001로 변경된 값을 갖는 선택 제어 신호(sel_CS')를 위상 선택부(610)에 제공하고, 제1 선택부(612)는 선택 제어 신호(sel_CS')에 기초하여, 제2 지연 클록 신호(sel_CLK_90) 및 제2 지연 클록 반전 신호(sel_CLK_270)를 선택할 수 있다. 제1 선택부(612)는 제2 지연 클록 신호(sel_CLK_0)를 제1 선택 지연 클록 신호로서 제1 믹서(622)에 제공하고, 제2 지연 클록 반전 신호(sel_CLK_270)를 제2 믹서(624)에 제공할 수 있다. 제2 선택부(614)는 도 12a에서 서술한 동작과 동일한 동작을 수행한다.
컨트롤 회로(630)는 전술한 바와 같이, 선택 제어 신호(sel_CS')를 변경하는 때에, 세이프 코드(Safe_Code)를 포함하는 가중치 설정 신호(w_SS')를 위상 믹서(620)에 제공할 수 있다. 일 실시예로, 세이프 코드(Safe_Code)는 도 12a에서 생성한 가중치 설정 신호(w_SS)와 동일한 값을 가질 수 있다. 제1 믹서(622)는 가중치 설정 신호(w_SS')에 기초하여, 도 12a에서 생성한 위상 보간 클록 신호와 동일한 45도 위상을 갖는 위상 보간 클록 신호(PI_CLK_45)를 생성할 수 있다. 또한, 제2 믹서(624)도 가중치 설정 신호(w_SS)에 기초하여, 도 12a에서 생성한 위상 보간 클록 신호와 동일한 225도 위상을 갖는 위상 보간 클록 반전 신호(PI_CLK_225)를 생성할 수 있다.
도 13는 본 개시의 일 실시예에 따른 효율적인 데이터 샘플링 동작을 수행하기 위한 컨트롤 회로의 동작을 설명하기 위한 블록도이다 .
도 13를 참조하면, 위상 보간기(700)는 위상 선택부(710), 위상 믹서(720) 및 컨트롤 회로(730)를 포함할 수 있다. 일 실시예에 따른 컨트롤 회로(730)는 데이터 샘플러(DS)에 클록 정보(CLK_Info)를 제공할 수 있으며, 클록 정보(CLK_Info)는 현재 수신하는 위상 보간 클록 신호가 종전의 위상 보간 클록 신호와 동일한 위상을 가지는지 여부를 나타내는 정보일 수 있다. 데이터 샘플러(DS)는 클록 정보(CLK_Info)에 기초하여, 데이터 샘플링 동작을 수행할지 여부를 결정할 수 있다. 구체적으로, 데이터 샘플러(DS)는 클록 정보(CLK_Info)를 참조하여, 현재 수신하는 위상 보간 클록 신호가 종전의 위상 보간 클록 신호와 동일한 위상을 갖는 것으로 판별된 경우에는, 현재 수신하는 위상 보간 클록 신호를 이용한 데이터 샘플링 동작을 스킵할 수 있다.
특히, EOM(Eye Opening Monitor) 역할에 위상 보간기가 사용 될 경우, 위와 같은 구성을 통하여, 위상 보간기(700)는 데이터 샘플러(DS)가 효율적으로 데이터 샘플링 동작을 수행하도록 할 수 있다.
도 14는 본 개시의 일 실시예에 따른 위상 보간기를 나타내는 블록도이다 .
도 14를 참조하면, 위상 보간기(800)는 위상 선택부(810), 위상 믹서(820), 컨트롤 회로(830), 버퍼부(840), DCC(Duty Cycle Corrector, 850) 및 주파수 분주기(860)를 포함할 수 있다. 버퍼부(840)는 컨트롤 회로(830)로부터 수신한 버퍼링 제어 신호(buff_CS)에 기초하여, 위상 선택부(810)로부터 수신한 선택 지연 클록 신호 쌍(sel_CLK_1, sel_CLK_2) 및 선택 지연 클록 반전 신호 쌍(sel_CLK_1B, sel_CLK_2B)의 슬루 레이트(slew rate)를 조절하는 버퍼링 동작을 수행할 수 있다. DCC(850)는 컨트롤 회로(830)로부터 수신한 DCC 제어 신호(DCC_CS)에 기초하여, 위상 믹서(820)로부터 수신한 위상 보간 클록 신호 및 위상 보간 클록 반전 신호의 듀티 사이클을 보정할 수 있다. 또한, 주파수 분주기(860)는 컨트롤 회로(830)로부터 수신한 분주 제어 신호(Div_CS)에 기초하여, 주파수가 분주된 위상 보간 클록 신호(PI_CLK_out) 및 위상 보간 클록 반전 신호(PI_CLK_outB)를 생성할 수 있다.
도 15는 본 개시의 일 실시예에 따른 통신 동작을 수행하는 장치들을 포함하는 시스템을 나타내는 블록도이다 .
시스템(900)은 제1 장치(910) 및 제2 장치(920)를 포함할 수 있으며, 제1 장치(910)와 제2 장치(920)는 서로 통신 동작을 수행할 수 있다. 제1 장치(910) 및 제2 장치(920)는 컴퓨터, 네트워크 엘리먼트(예를 들면, 라우터, 스위치들), 포터블 통신 장치 등을 포함하는 프로세싱 장치일 수 있다. 제1 장치(910)는 위상 보간기(911), PLL(Phase Locked Loop)/DLL(Delay Locked Loop) 회로(912), 리시버(913), 데이터 샘플러(914), 데이터 프로세싱부(915) 및 RAM(916)를 포함할 수 있다. 제2 장치(920)는 트랜스미터(923), 데이터 프로세싱부(925) 및 RAM(926)을 포함할 수 있다. 데이터 프로세싱부(915, 925)는 마이크로 프로세서 또는 CPU(Central Processing Unit)일 수 있다. RAM(916, 926)은 DRAM(Dynamic RAM), SDRAM(Synchronous DRAM), DDR SDRAM(Double data rate SDRAM) 및 SRAM(Static RAM)등을 포함할 수 있다.
제2 장치(920)의 트랜스미터(923)는 데이터 스트림을 통신 채널(901)을 통해 제1 장치(910)의 리시버(913)에 제공할 수 있다. 리시버(913)는 수신한 데이터 스트림을 데이터 샘플러(914)에 제공할 수 있다. 위상 보간기(911)는 도 1 등에서 서술한 바와 같이, PLL/DLL 회로(912)로부터 기준 신호들, 즉 다수 개의 지연 클록 신호들을 수신하고, 이를 이용하여 다양한 위상을 갖는 위상 보간 클록 신호들을 생성하여 데이터 샘플러(914)에 제공할 수 있다. 데이터 샘플러(914)는 데이터 스트림을 위상 보간 클록 신호들을 이용하여 데이터 샘플링 동작을 다수회 수행하여 샘플 데이터를 생성할 수 있다. 데이터 샘플러(914)는 샘플 데이터를 데이터 프로세싱부(915)에 제공할 수 있다. 데이터 프로세싱부(915)는 RAM(916)을 이용하여 데이터 샘플을 처리할 수 있다. 또한, 데이터 프로세싱부(915)는 데이터 스트림에 대한 처리 결과를 기반으로, 데이터 EYE의 크기를 측정하여 통신 채널의 상태 정보를 출력할 수 있다. 이와 같이, 데이터 프로세싱부(915)는 EOM(Eye Opening Monitor) 동작을 수행할 수 있다. 위상 선택부(810), 위상 믹서(820) 및 컨트롤 회로(830)의 구체적인 동작은 전술한 바, 이하 생략한다.
도 16은 본 개시의 일 실시예에 따른 CDR 장치를 나타내는 블록도이다 .
도 16을 참조하면, CDR(Clock and Data Recovery) 장치(1000)는 PLL/DLL 회로(1200) 및 CDR 루프 회로(1400)를 포함할 수 있다. CDR 루프 회로(1400)는 위상 보간기(1410), 데이터 샘플러(1420) 및 CDR 루프 제어 회로(1430)를 포함할 수 있다. PLL/DLL 회로(1200)는 외부로부터 크리스탈 기준 클록 신호(crystal_ref_CLK)를 수신하고, 이를 이용하여 기준 클록 신호(ref_CLK)를 생성할 수 있다. 전술한 바와 같이, 위상 보간기(1410)는 기준 클록 신호(ref_CLK)를 수신하고, CDR 루프 제어 회로(1430)로부터 수신한 루프 제어 신호(L_CS)에 기초하여 위상 보간 클록 신호(PI_CLK_out)를 생성할 수 있다. 구체적으로, 위상 보간기(1410)의 컨트롤 회로는 루프 제어 신호(L_CS)에 기초하여, 선택 제어 신호 및 가중치 설정 신호를 생성할 수 있으며, 선택 제어 신호 및 가중치 설정 신호에 기초하여, 위상 보간기(1410)의 신호 생성부는 위상 보간 클록 신호를 생성할 수 있다. 데이터 샘플러(1420)는 외부로부터 데이터 스트림(DATA Stream)을 수신하고, 위상 보간 클록 신호(PI_CLK_out)를 이용하여 샘플링 동작을 수행하여 샘플 데이터(DATA_samples)를 생성할 수 있다. 데이터 샘플러(1420)는 샘플 데이터(DATA_samples)를 CDR 루프 제어 회로(1430)에 제공할 수 있으며, CDR 루프 제어 회로(1430)는 클록 및 데이터 리커버리 동작 수행 결과에 기초하여 루프 제어 신호(L_CS)를 생성할 수 있다. 구체적으로, CDR 루프 제어 회로(1430)는 4 페이즈 (DATA0, EDGE0, DATA1, EDGE1) 샘플 데이터(DATA_samples)로 위상 보간기(1410)로부터 생성된 위상 보간 클록 신호(PI_CLK_out)가 샘플 데이터(DATA_samples)의 중앙(center)에 위치하는지 판단한다. 판단 결과를 통해 CDR 루프 제어 회로는 루프 제어 신호(L_CS)를 생성한다. 이와 같은 CDR 루프 동작을 통해, 위상 보간기(1410)는 리커버리 클록 신호(recovered_CLK)를 생성하여, 데이터 샘플러(1420)에 제공할 수 있으며, 데이터 샘플러(1420)는 리커버리 클록 신호(recovered_CLK)를 이용하여 리커버리 데이터(recovered_DATA)를 생성할 수 있다. 이와 같이, CDR 루프 회로(1430)는 리커버리 클록 신호(recovered_CLK) 및 리커버리 데이터(recovered_DATA)를 생성하여 CDR 장치(1000)의 프로세싱부에 제공할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 선택된 코어스 위상 구간에 부합하는 선택 제어 신호를 생성하며, 상기 코어스 위상 구간 내의 보간된 위상을 갖는 위상 보간 클록 신호를 생성하기 위한 가중치 설정 신호를 생성하는 컨트롤 회로;
    외부로부터 다수 개의 반전 지연 클록 신호 쌍들을 수신하고, 상기 선택 제어 신호에 기초하여 상기 반전 지연 클록 신호 쌍들 중 적어도 두 개의 반전 지연 클록 신호 쌍들을 선택하고, 선택된 상기 반전 지연 클록 신호 쌍들 중 상기 코어스 위상 구간에 대응하는 선택 지연 클록 신호 쌍을 선택하여 이를 출력하는 위상 선택부; 및
    상기 위상 선택부로부터 상기 선택 지연 클록 신호 쌍을 수신하고, 상기 가중치 설정 신호에 기초하여 상기 위상 보간 클록 신호를 생성하는 위상 믹서를 포함하는 위상 보간기.
  2. 제1항에 있어서,
    상기 위상 선택부는,
    상기 다수 개의 반전 지연 클록 신호 쌍들을 수신하고, 상기 반전 지연 클록 신호 쌍을 선택하는 다수 개의 차동 먹스들을 포함하는 것을 특징으로 하는 위상 보간기.
  3. 제2항에 있어서,
    상기 위상 선택부는,
    상기 다수 개의 차동 먹스들로부터 선택된 상기 반전 지연 클록 신호 쌍들을 각각 수신하고, 상기 선택 지연 클록 신호를 선택하는 다수 개의 먹스들을 포함하는 것을 특징으로 하는 위상 보간기.
  4. 제1항에 있어서,
    상기 위상 선택부는,
    선택된 상기 반전 지연 클록 신호 쌍들 중 상기 선택 지연 클록 신호 쌍에 대한 반전 신호 쌍을 선택하여 출력하는 것을 특징으로 하는 위상 보간기.
  5. 제4항에 있어서,
    상기 위상 믹서는,
    상기 위상 선택부로부터 상기 반전 신호 쌍을 더 수신하여, 상기 가중치 설정 신호에 기초하여 상기 위상 보간 클록 신호에 대한 반전 신호를 생성하는 것을 특징으로 하는 위상 보간기.
  6. 제1항에 있어서,
    상기 컨트롤 회로는,
    위상 보간 동작을 제어하기 위해 상기 선택 제어 신호 및 상기 가중치 설정 신호 중 어느 하나를 선택하여 값을 변경하고, 상기 위상 선택부 또는 상기 위상 믹서에 제공하는 것을 특징으로 하는 위상 보간기.
  7. 제6항에 있어서,
    상기 컨트롤 회로는,
    다른 코어스 위상 구간을 선택하고, 상기 선택 제어 신호의 값을 변경하여 상기 위상 선택부에 제공하며, 상기 선택 제어 신호의 값을 변경하기 직전에 생성한 제1 가중치 설정 신호와 동일한 값을 갖는 제2 가중치 설정 신호를 상기 위상 믹서에 제공하는 것을 특징으로 하는 위상 보간기.
  8. 제1항에 있어서,
    상기 위상 믹서는,
    상기 위상 보간 클록 신호를 생성하기 위한 CMOS 인버터를 구비하는 다수 개의 드라이버를 포함하는 것을 특징으로 하는 위상 보간기.
  9. 제8항에 있어서,
    상기 드라이버는,
    상기 가중치 설정 신호에 기초하여, 선택적으로 인에이블/디스에이블되는 것을 특징으로 하는 위상 보간기.
  10. 코어스 위상 구간에 대응하는 제1 선택 지연 클록 신호 및 제2 선택 지연 클록 신호를 선택하고 이를 출력하는 위상 선택부; 및
    상기 코어스 위상 구간 내의 보간된 위상을 갖는 위상 보간 클록 신호를 생성하는 위상 믹서를 포함하고,
    상기 위상 선택부는,
    제1 반전 지연 클록 신호 쌍들을 수신하고, 상기 제1 반전 지연 클록 신호 쌍들 중에서 상기 제1 선택 지연 클록 신호 및 이의 반전 신호를 선택하여 상기 위상 믹서에 출력하는 제1 선택부; 및
    제2 반전 지연 클록 신호 쌍들을 수신하고, 상기 제2 반전 지연 클록 신호 쌍들 중에서 상기 제2 지연 클록 신호 및 이의 반전 신호를 선택하여 상기 위상 믹서에 출력하는 제2 선택부를 포함하는 것을 특징으로 하는 위상 보간기.
  11. 제10항에 있어서,
    상기 제1 반전 지연 클록 신호 쌍들간의 위상 차는 상기 제2 반전 지연 클록 신호 쌍들간의 위상 차와 동일한 것을 특징으로 하는 위상 보간기.
  12. 제10항에 있어서,
    상기 제1 반전 지연 클록 신호 쌍들간의 위상 차 및 상기 제2 반전 지연 클록 신호 쌍들간의 위상 차는 상기 코어스 위상 구간 간격보다 큰 것을 특징으로 하는 위상 보간기.
  13. 제10항에 있어서,
    상기 위상 믹서는, 제1 믹서 및 제2 믹서를 포함하고,
    상기 제1 선택부는,
    상기 선택 제1 지연 클록 신호를 선택하여 상기 제1 믹서로 출력하고, 상기 제1 선택 지연 클록 신호의 반전 신호를 선택하여 상기 제2 믹서로 출력하며,
    상기 제2 선택부는,
    상기 제2 지연 클록 신호를 선택하여 상기 제1 믹서로 출력하고, 상기 제2 지연 클록 신호의 반전 신호를 선택하여 상기 제2 믹서로 출력하는 것을 특징으로 하는 위상 보간기.
  14. 코어스 위상 구간 내에 보간된 위상을 갖는 위상 보간 클록 신호를 생성하는 신호 생성부 및 상기 코어스 위상 구간을 선택하기 위한 선택 제어 신호 및 상기 위상 보간 클록 신호를 생성하기 위한 가중치 설정 신호를 상기 신호 생성부에 제공하는 컨트롤 회로를 구비하는 위상 보간기; 및
    상기 위상 보간 클록 신호를 이용하여 데이터 스트림을 샘플링하여 샘플 데이터를 생성하는 데이터 샘플러를 포함하고,
    상기 컨트롤 회로는,
    상기 코어스 위상 구간과 다른 코어스 위상 구간을 선택하고, 상기 선택 제어 신호의 값을 변경할 때에, 세이프 코드를 포함하는 상기 가중치 설정 신호를 생성하는 것을 특징으로 하는 장치.
  15. 제14항에 있어서,
    상기 신호 생성부는,
    변경된 상기 선택 제어 신호 및 상기 세이프 코드를 포함하는 상기 가중치 설정 신호를 수신한 때에, 이전에 생성하여 상기 데이터 샘플러에 제공되었던 상기 위상 보간 클록 신호와 동일한 위상 지연을 갖는 위상 보간 클록 신호를 생성하는 것을 특징으로 하는 장치.
  16. 제14항에 있어서,
    상기 세이프 코드는,
    상기 선택 제어 신호의 값을 변경하기 직전에 생성한 상기 가중치 설정 신호의 값과 동일한 것을 특징으로 하는 장치.
  17. 제14항에 있어서,
    상기 컨트롤 회로는,
    상기 선택 제어 신호에 해당하는 MSB(Most Significant Bit) 및 상기 가중치 설정 신호에 해당하는 LSB(Least Significant Bit)를 포함하는 비트 신호를 생성하고,
    상기 컨트롤 회로는,
    상기 비트 신호 중 1비트를 순차적으로 변경하고, 순차적으로 변경된 각각의 상기 비트 신호를 상기 신호 생성부에 제공하여 상기 신호 생성부가 지연 위상이 변경되는 상기 위상 보간 클록 신호를 생성하도록 제어하는 것을 특징으로 하는 장치.
  18. 제14항에 있어서,
    상기 장치는,
    다수 개의 반전 지연 클록 신호 쌍들을 생성하고, 상기 신호 생성부에 제공하는 DLL(Delay Lock Loop) 회로를 더 포함하는 것을 특징으로 하는 장치.
  19. 제14항에 있어서,
    상기 데이터 샘플러는, 통신 채널을 통해 상기 데이터 스트림을 수신하고,
    상기 장치는,
    상기 샘플링 데이터에 대한 처리 동작을 수행하고, 처리 결과를 기반으로 상기 통신 채널의 상태 정보를 출력하는 데이터 프로세서를 더 포함하는 것을 특징으로 하는 장치.
  20. 제14항에 있어서,
    상기 장치는,
    상기 샘플링 데이터 및 상기 위상 보간 클록 신호를 이용하여 클록 및 데이터 리커버리 동작을 제어하는 CDR 루프 제어 회로(Clock and Data Recovery Loop Control Circuit)을 더 포함하고,
    상기 CDR 루프 제어 회로는,
    상기 클록 및 데이터 리커버리 동작 수행 결과에 기초하여 루프 제어 신호를 생성하고, 상기 루프 제어 신호를 상기 위상 보간기에 제공하는 것을 특징으로 하는 장치.
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US15/426,330 US10171091B2 (en) 2016-11-30 2017-02-07 Phase interpolator for interpolating phase of delay clock signal and device including the same and for performing data sampling by using phase interpolated clock signal
DE102017105745.5A DE102017105745A1 (de) 2016-11-30 2017-03-17 Phaseninterpolator zum Interpolieren der Phase eines Verzögerungs-Takt-Signals und Vorrichtung die diesen enthält und zum Durchführen eines Datenabtastens (Datensampling) unter Verwendung des phaseninterpolierten Taktsignals

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10484167B2 (en) * 2018-03-13 2019-11-19 Xilinx, Inc. Circuit for and method of receiving a signal in an integrated circuit device
KR20210125799A (ko) * 2020-04-09 2021-10-19 에스케이하이닉스 주식회사 지연 회로 및 위상 보간기
US11626865B1 (en) * 2021-09-22 2023-04-11 Qualcomm Incorporated Low-power high-speed CMOS clock generation circuit
US11711200B2 (en) 2021-12-16 2023-07-25 Analog Devices, Inc. Multiphase clock generators with digital calibration
CN114421967B (zh) * 2022-01-24 2024-05-31 高澈科技(上海)有限公司 相位插值电路、锁相环、芯片及电子设备
TWI806416B (zh) * 2022-02-10 2023-06-21 瑞昱半導體股份有限公司 時脈產生電路與時脈信號產生方法
CN115576386B (zh) * 2022-11-14 2023-06-27 南京芯驰半导体科技有限公司 一种信号延时调节芯片、方法、设备及存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990088317A (ko) * 1998-05-18 1999-12-27 클라크 3세 존 엠. Ｄｌｌ교정위상멀티플렉서및보간기
US20120182059A1 (en) * 2005-07-21 2012-07-19 Micron Technology, Inc. Seamless coarse and fine delay structure for high performance dll
CN103259537A (zh) * 2013-04-12 2013-08-21 南京邮电大学 一种基于相位选择插值型时钟数据恢复电路
CN104811165A (zh) * 2014-01-23 2015-07-29 成都国腾电子技术股份有限公司 一种相位插值器控制电路

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100282227B1 (ko) * 1998-10-29 2001-02-15 김영환 지연동기루프회로
US7050522B2 (en) 2000-05-26 2006-05-23 International Business Machines Corporation Phase rotator and data recovery receiver incorporating said phase rotator
US7095816B2 (en) 2001-03-07 2006-08-22 Nippon Telegraph And Telephone Corporation Clock/data recovery circuit
KR100418524B1 (ko) 2001-10-06 2004-02-11 삼성전자주식회사 디지털 제어 내부클럭 발생회로 및 그에 따른 내부클럭발생방법
KR100645461B1 (ko) * 2004-06-30 2006-11-15 주식회사 하이닉스반도체 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프 및그의 제어 방법
US7190198B2 (en) * 2004-11-30 2007-03-13 Agere Systems Inc. Voltage controlled delay loop with central interpolator
JP4676792B2 (ja) 2005-03-17 2011-04-27 株式会社リコー データリカバリ方法、データリカバリ回路、データ送受信装置及び情報処理装置
US7593496B2 (en) 2005-12-27 2009-09-22 Intel Corporation Phase interpolator
KR100809692B1 (ko) * 2006-08-01 2008-03-06 삼성전자주식회사 작은 지터를 갖는 지연동기 루프 회로 및 이의 지터감소방법
WO2008032701A1 (en) * 2006-09-13 2008-03-20 Nec Corporation Clock adjusting circuit and semiconductor integrated circuit device
US8242850B2 (en) 2008-08-28 2012-08-14 Resonance Semiconductor Corporation Direct digital synthesizer for reference frequency generation
US7872507B2 (en) * 2009-01-21 2011-01-18 Micron Technology, Inc. Delay lines, methods for delaying a signal, and delay lock loops
CN101902218B (zh) * 2009-07-03 2013-03-27 四川和芯微电子股份有限公司 一种自适应修调高线性度插值器
US8081024B1 (en) 2009-12-17 2011-12-20 Cadence Design Systems, Inc. CMOS phase interpolation system
US8559587B1 (en) 2012-03-21 2013-10-15 Integrated Device Technology, Inc Fractional-N dividers having divider modulation circuits therein with segmented accumulators
JP5948195B2 (ja) * 2012-09-14 2016-07-06 ザインエレクトロニクス株式会社 クロック生成装置およびクロックデータ復元装置
US8872686B2 (en) 2013-03-14 2014-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Low glitch current digital-to-analog converter
JP2015149669A (ja) 2014-02-07 2015-08-20 富士通株式会社 クロック制御回路，受信器および通信装置
US9484939B2 (en) * 2014-05-16 2016-11-01 Lattice Semiconductor Corporation Techniques for fractional-N phase locked loops
KR20160042496A (ko) * 2014-10-10 2016-04-20 삼성전자주식회사 듀티 사이클 에러 검출 장치 및 이를 포함하는 듀티 사이클 보정 장치
KR102240275B1 (ko) * 2014-12-01 2021-04-14 삼성전자주식회사 지연 고정 루프 및 이를 포함하는 메모리 장치
US9236873B1 (en) 2014-12-17 2016-01-12 Integrated Device Technology, Inc. Fractional divider based phase locked loops with digital noise cancellation
US9337874B1 (en) 2014-12-18 2016-05-10 Intel IP Corporation High-speed digital signal processing systems
CN204578498U (zh) * 2015-05-20 2015-08-19 灿芯半导体(上海)有限公司 改进的相位插值器
CN104821807B (zh) * 2015-05-20 2017-06-06 灿芯半导体(上海)有限公司 改进的相位插值器
CN105634451B (zh) * 2015-12-29 2018-08-28 龙迅半导体（合肥）股份有限公司 一种数据时钟恢复电路及其相位插值器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990088317A (ko) * 1998-05-18 1999-12-27 클라크 3세 존 엠. Ｄｌｌ교정위상멀티플렉서및보간기
US20120182059A1 (en) * 2005-07-21 2012-07-19 Micron Technology, Inc. Seamless coarse and fine delay structure for high performance dll
CN103259537A (zh) * 2013-04-12 2013-08-21 南京邮电大学 一种基于相位选择插值型时钟数据恢复电路
CN104811165A (zh) * 2014-01-23 2015-07-29 成都国腾电子技术股份有限公司 一种相位插值器控制电路

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