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KR100282227B1 - 지연동기루프회로 - Google Patents

지연동기루프회로 Download PDF

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KR100282227B1
KR100282227B1 KR1019980045679A KR19980045679A KR100282227B1 KR 100282227 B1 KR100282227 B1 KR 100282227B1 KR 1019980045679 A KR1019980045679 A KR 1019980045679A KR 19980045679 A KR19980045679 A KR 19980045679A KR 100282227 B1 KR100282227 B1 KR 100282227B1
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Abstract

본 발명은 지연동기루프회로에 관한 것으로, 인터폴에이터에 입력되는 두 클럭의 위상차의 중간값 근처에서는 인터폴레이션이 이루어지지 않도록 하여, 인터폴레이션 방식을 사용하는 지연동기루프회로에서 발생하는 과도현상을 방지하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 위상 발생부와 클럭 선택부, 인터폴레이션 제어부, 인터폴레이터, 지연 제어부를 포함하여 이루어진다. 위상 발생부는 외부클럭보다 일정각도의 배수의 위상을 갖는 다수의 클럭을 발생시킨다. 클럭 선택부는 제 1 제어신호를 입력받아 위상 발생부에서 발생한 다수의 클럭 가운데 제 1 제어신호의 값에 따라 선택되는 인접한 두 개의 클럭을 출력한다. 인터폴레이션 제어부는 클럭 선택부에서 출력되는 두 개의 클럭을 입력받아, 두 개의 클럭의 위상차의 중앙 근처에서는 일정 시간동안 인터폴레이션이 이루어지지 않도록 제어한다. 인터폴레이터는 제 2 제어신호와 인터폴레이션 제어부에서 출력되는 두 개의 클럭을 입력받아, 제 2 제어신호를 통하여 제공되는 지연정보에 따라 두 개의 클럭을 인터폴레이션하여 내부클럭을 발생시킨다. 위상 검출부는 외부클럭과 내부클럭의 위상차를 검출한다. 지연 제어부는 위상차 검출부에 의해 검출된 위상차로부터 제 1 제어신호를 발생시켜서 클럭 선택부와 인터폴레이션 제어부로 출력하고, 제 2 제어신호를 발생시켜서 인터폴레이터로 출력한다.

Description

지연동기루프회로
본 발명은 지연동기루프회로에 관한 것으로, 특히 인터폴레이션 방식(Interpolation Method)을 이용하여 지연동작을 제어하는 지연동기루프회로에 관한 것이다.
지연동기루프회로는 입력신호와 클럭신호의 위상차에 따라 출력신호를 지연시켜 출력함으로써 입력신호와 출력신호의 위상을 일치시키는 회로이다. 이와 같은 지연동기루프회로 중에서 인터폴레이션 방식을 사용하는 종래의 지연동기루프회로를 도 1에 나타내었다.
위상 발생부(102)는 외부클럭(CLK_EXT)을 입력받아 이 외부클럭(CLK_EXT)보다 45도 크기의 배수의 위상을 갖는 다수의 클럭을 발생시킨다. 예를 들면, 외부클럭(CLK_EXT)의 위상이 x일 때 x+0°, x+45°, x+90°, ···, x+315°, x+360°의 위상을 갖는 클럭을 발생시키는 것이다.
클럭 선택부(104)는 지연 제어부(112)로부터 출력되는 제 1 제어신호(114)를 입력받아 위상 발생부(102)에서 발생한 다수의 클럭 가운데 제 1 제어신호(114)의 값에 따라 결정되는 인접한 두 개의 클럭을 선택하여 인터폴레이터(106)로 출력한다.
인터폴레이터(106)는 클럭 선택부(104)에서 출력되는 두 개의 클럭과 제 2 제어신호(116)를 입력받는다. 인터폴레이터(106)는 제 2 제어신호(116)를 통하여 제공되는 지연정보에 따라 두 개의 클럭을 인터폴레이션하여 내부클럭(CLK_INT)을 발생시킨다. 인터폴레이터(106)에는 두 개의 드라이버가 구비되어 있다. 이 두 개의 드라이버는 입력된 두 개의 클럭에 의해 각각 구동되는데, 이 가운데 위상이 앞서는(지연이 작은) 클럭에 의해 구동되는 드라이버가 내부클럭(CLK_INT)의 위상을 결정한다.
위상 검출부(108)는 외부클럭(CLK_EXT)과 내부클럭(CLK_INT)을 입력받아 그 위상차를 검출한다.
지연 제어부(112)는 위상차 검출부(108)에 의해 검출된 위상차를 바탕으로 하여 제 1 제어신호(114)와 제 2 제어신호(116)를 발생시킨다. 제 1 제어신호(114)는 클럭 선택부(104)에 입력되고, 제 2 제어신호(116)는 인터폴레이터(106)에 입력된다. 제 1 제어신호(114)는 상술한 것처럼 클럭 선택부(104)에서 인접한 두 개의 클럭을 선택하는데 사용되며, 제 2 제어신호(116)는 인터폴레이터(106)의 인터폴레이션 제어값으로 사용된다.
이와 같은 종래의 지연동기루프회로는 인터폴레이션 방식을 사용한다. 인터폴레이션은 비선형 전달함수의 특성을 나타내며, 이와 같은 인터폴레이션의 비선형 특성곡선을 도 2에 나타내었다. 도 2에서 세로축은 클럭 선택부(104)에 의해 선택된 두 개의 클럭의 위상을 나타낸 것으로, x+0°와 x+45°의 경우를 나타내었다. 세로축의 값이 0일 때에는 위상이 앞서는 클럭에 의한 드라이버의 구동능력이 최대인 것을 의미하고, 1일 때에는 위상이 느린 클럭에 의한 드라이버의 구동능력이 최대인 것을 의미한다.
도 2의 특성곡선을 보면, 두 클럭의 위상의 중간값인 x+22.5°근처에서 드라이버의 구동능력의 변화율이 매우 작다. 역으로, 드라이버 구동능력의 작은 차이에도 위상이 과도한 변화율을 갖게되는 것이다. 이처럼 위상의 변화율과 구동능력의 변화율이 비례적이지 않기 때문에 종래의 지연동기루프회로에서는 안정된 내부클럭 발생동작을 기대하기 어렵다.
이에 본 발명은 인터폴에이터에 입력되는 두 클럭의 위상차의 중간값 근처에서는 인터폴레이션이 이루어지지 않도록 하여, 인터폴레이션 방식을 사용하는 지연동기루프회로에서 발생하는 과도현상을 방지하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 위상 발생부와 클럭 선택부, 인터폴레이션 제어부, 인터폴레이터, 지연 제어부를 포함하여 이루어진다.
위상 발생부는 외부클럭보다 일정각도의 배수의 위상을 갖는 다수의 클럭을 발생시킨다. 클럭 선택부는 제 1 제어신호를 입력받아 위상 발생부에서 발생한 다수의 클럭 가운데 제 1 제어신호의 값에 따라 선택되는 인접한 두 개의 클럭을 출력한다. 인터폴레이션 제어부는 클럭 선택부에서 출력되는 두 개의 클럭을 입력받아, 두 개의 클럭의 위상차의 중앙 근처에서는 일정 시간동안 인터폴레이션이 이루어지지 않도록 제어한다. 인터폴레이터는 제 2 제어신호와 인터폴레이션 제어부에서 출력되는 두 개의 클럭을 입력받아, 제 2 제어신호를 통하여 제공되는 지연정보에 따라 두 개의 클럭을 인터폴레이션하여 내부클럭을 발생시킨다. 위상 검출부는 외부클럭과 내부클럭의 위상차를 검출한다. 지연 제어부는 위상차 검출부에 의해 검출된 위상차로부터 제 1 제어신호를 발생시켜서 클럭 선택부와 인터폴레이션 제어부로 출력하고, 제 2 제어신호를 발생시켜서 인터폴레이터로 출력한다.
도 1은 인터폴레이션 방식을 사용하는 종래의 지연동기루프회로의 블록도.
도 2는 종래의 지연동기루프회로의 특성곡선을 나타낸 그래프.
도 3은 본 발명에 따른 지연동기루프회로의 블록도.
도 4는 본 발명에 따른 지연동기루프회로의 인터폴레이션 제어부를 나타낸 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
102, 302 : 위상 발생부 104, 304 : 클럭 선택부
106, 306 : 인터폴레이터 108, 308 : 위상 검출부
112, 312 : 지연 제어부 318 : 인터폴레이션 제어부
402, 404 : 가변 지연부 406 : 회피 제어부
412 : 회피값 결정부 416 : 카운터
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 3 내지 도 4를 참조하여 설명하면 다음과 같다. 먼저 도 3은 본 발명에 따른 지연동기루프회로의 블록도이다.
위상 발생부(302)는 외부클럭(CLK_EXT)을 입력받아 이 외부클럭(CLK_EXT)보다 45도 크기의 배수의 위상을 갖는 다수의 클럭을 발생시킨다. 예를 들면, 외부클럭(CLK_EXT)의 위상이 x일 때 x+0°, x+45°, x+90°, ···, x+315°, x+360°의 위상을 갖는 클럭을 발생시키는 것이다.
클럭 선택부(304)는 지연 제어부(312)로부터 출력되는 제 1 제어신호(314)를 입력받아 위상 발생부(302)에서 발생한 다수의 클럭 가운데 제 1 제어신호(314)의 값에 따라 결정되는 인접한 두 개의 클럭을 선택하여 인터폴레이션 제어부(318)로 출력한다.
인터폴레이션 제어부(318)는 클럭 선택부(304)에서 출력되는 두 개의 클럭을 입력받아, 두 개의 클럭의 위상차의 중간값 근처에서는 일정 시간동안 인터폴레이션이 이루어지지 않도록 제어한다.
인터폴레이터(306)는 인터폴레이션 제어부(318)에서 출력되는 두 개의 클럭과 제 2 제어신호(316)를 입력받는다. 인터폴레이터(306)는 제 2 제어신호(316)를 통하여 제공되는 지연정보에 따라 두 개의 클럭을 인터폴레이션하여 내부클럭(CLK_INT)을 발생시킨다. 인터폴레이터(306)에는 두 개의 드라이버가 구비되어 있다. 이 두 개의 드라이버는 입력된 두 개의 클럭에 의해 각각 구동되는데, 이 가운데 위상이 앞서는(지연이 작은) 클럭에 의해 구동되는 드라이버가 내부클럭(CLK_INT)의 위상을 결정한다.
위상 검출부(308)는 외부클럭(CLK_EXT)과 내부클럭(CLK_INT)을 입력받아 그 위상차를 검출한다.
지연 제어부(312)는 위상차 검출부(308)에 의해 검출된 위상차를 바탕으로 하여 제 1 제어신호(314)와 제 2 제어신호(316)를 발생시킨다. 제 1 제어신호(314)는 클럭 선택부(304)와 인터폴레이션 제어부(318)에 입력되고, 제 2 제어신호(316)는 인터폴레이터(306)에 입력된다.
제 1 제어신호(314)는 상술한 것처럼 클럭 선택부(304)에서 인접한 두 개의 클럭을 선택하는데 사용되며, 또 인터폴레이션 제어부(318)에서 회피값을 결정하는데 사용된다. 제 2 제어신호(316)는 인터폴레이터(306)의 인터폴레이션 제어값으로 사용된다.
도 4는 본 발명에 따른 지연동기루프회로의 인터폴레이션 제어부를 나타낸 블록도이다.
제 1 가변 지연부(402)에는 인터폴레이션 제어부(318)에 입력된 두 개의 클럭 가운데 하나가 입력되고, 제 2 가변 지연부(404)에는 나머지 하나의 클럭이 입력된다. 이 두 개의 가변 지연부(402)(404)는 카운터(416)에서 출력되는 제 3 제어신호(418)에 의해 지연 크기가 결정된다.
회피값 결정부(412)는 제 1 제어신호(314)를 입력받아, 이로부터 회피값(414)을 결정하여 카운터(412)로 출력한다. 회피값(414)은 상술한 두 개의 가변 지연부(402)(404)에 입력된 두 개의 클럭의 위상차의 중간값을 중심으로 하여 인터폴레이션이 이루어지지 않도록 하고자 하는 구간을 결정하기 위한 값이다.
회피값(414)을 입력받은 카운터(416)는 회피값(414)만큼 카운트하여 제 3 제어신호(418)를 발생시킨다. 이 제 3 제어신호(418)는 제 1 가변 지연부(402)와 제 2 가변 지연부(404)의 지연값을 결정한다.
위상 발생부(302)에서 발생하는 각각의 클럭의 위상차는 45°씩이므로, 이 45°의 중간값은 22.5°이다. 지연 제어부(312)에서 출력되는 제 2 제어신호(316)의 비트수가 8비트인 경우에는 45°의 인터폴레이션을 위하여 8비트 모두가 1의 논리값을 갖게될 것이다. 그러나 22.5°의 인터폴레이션을 위해서라면 8비트 가운데 최상위 비트만이 논리값 1을 갖게될 것이며(즉, 1/2로 감소), 이를 십진수로 바꾸면 128이 된다. 따라서 제 2 제어신호(316)의 값이 128 근처이면 위상차가 중간값의 근처임을 알 수 있다.
외부클럭(CLK_EXT)과 내부클럭(CLK_INT)의 위상차가 11.25°(=90°/4)라면, 제 2 제어신호(316)의 값은 64가된다. 따라서 카운터(416)는 64(=128-64)만큼 카운트를 수행하여 두 개의 가변 지연부(402)(404)를 제어한다. 이로써 가변 지연부(402)(404)에서 출력되는 두 클럭의 위상이 급격하게 변화하지 않는 것이다.
도 4에서 회피 제어부(406)의 역할은 다음과 같다. 상술한 11.25°의 위상차가 발생한 경우 인터폴레이터(306)에서는 업 카운트가 수행되는 것이 원칙이지만, 위상 검출부(308)의 출력에 따라 카운트가 수행되지 않거나, 다운 카운트될 수 있다. 뿐만 아니라 카운터(416)에서도 카운트가 수행되지 않을 수 있다. 이는 지연동기루프회로의 전체적인 동작의 균형을 맞추기 위한 것이다.
예를 들면, 위상 검출부에 의해 검출된 위상차에 따라 인터폴레이터(306)의 제어값(즉 제 2 제어신호 316)을 감소시켜야 한다면 카운터(416)는 정지하고, 제 2 제어신호(316)의 값은 감소시킨다. 반대로 인터폴레이터(306)의 제어값인 제 2 제어신호(316)를 증가시켜야 한다면 카운터(416)는 업카운트 되도록 하고 제 2 제어신호(316)의 값은 그대로 유지시킨다. 이와 같은 제어기능이 회피 제어부(406) 및 회피 제어부(406)에서 출력되는 제어신호(320)(408)(410)에 의해 이루어진다.
본 발명은 인터폴에이터에 입력되는 두 클럭의 위상차의 중간값 근처에서는 인터폴레이션이 이루어지지 않도록 하여, 인터폴레이션 방식을 사용하는 지연동기루프회로에서 발생하는 과도현상을 방지한다.

Claims (3)

  1. 지연동기루프회로에 있어서,
    외부클럭보다 일정각도의 배수의 위상을 갖는 다수의 클럭을 발생시키는 위상 발생부와;
    제 1 제어신호가 입력되고, 상기 위상 발생부에서 발생한 다수의 클럭 가운데 상기 제 1 제어신호의 값에 따라 선택되는 인접한 두 개의 클럭을 출력하는 클럭 선택부와;
    상기 클럭 선택부에서 출력되는 두 개의 클럭이 입력되고, 상기 두 개의 클럭의 위상차의 중앙 근처에서는 일정 시간동안 인터폴레이션이 이루어지지 않도록 제어하는 인터폴레이션 제어부와;
    제 2 제어신호가 입력되고, 상기 인터폴레이션 제어부에서 출력되는 두 개의 클럭이 입력되며, 상기 제 2 제어신호를 통하여 제공되는 지연정보에 따라 상기 두 개의 클럭을 인터폴레이션하여 내부클럭을 발생시키는 인터폴레이터와;
    상기 외부클럭과 상기 내부클럭의 위상차를 검출하는 위상 검출부와;
    상기 위상차 검출부에 의해 검출된 위상차로부터 상기 제 1 제어신호를 발생시켜서 상기 클럭 선택부와 상기 인터폴레이션 제어부로 출력하고, 상기 제 2 제어신호를 발생시켜서 상기 인터폴레이터로 출력하는 지연 제어부를 포함하는 지연동기루프회로.
  2. 청구항 1에 있어서, 상기 제 2 제어신호가 상기 인터폴레이터의 인터폴레이션 제어값인 것이 특징인 지연동기루프회로.
  3. 청구항 1에 있어서, 상기 인터폴레이션 제어부는,
    상기 두 개의 클럭 가운데 하나가 입력되고, 제 3 제어신호에 의해 지연 크기가 결정되도록 이루어지는 제 1 가변 지연부와;
    상기 두 개의 클럭 가운데 나머지 하나가 입력되고, 상기 제 3 제어신호에 의해 지연 크기가 결정되도록 이루어지는 제 2 가변 지연부와;
    상기 제 1 제어신호로부터 회피값을 결정하여 출력하는 회피값 결정부와;
    상기 회피값만큼 카운트하여 상기 제 1 가변 지연부와 상기 제 2 가변 지연부의 지연값을 결정하는 상기 카운터를 포함하여 이루어지는 것이 특징인 지연동기루프회로.
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KR100768090B1 (ko) * 2006-06-19 2007-10-17 한국전자통신연구원 디코딩의 계산량 감소를 위한 파형 인터폴레이션 인코딩장치 및 그 방법
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