CN103259537A - 一种基于相位选择插值型时钟数据恢复电路 - Google Patents

Abstract

本发明提出了一种基于相位选择插值型时钟数据恢复电路。所述电路包括Bang-Bang型鉴相器、n级分接器、相位选择器、相位插值器、数字滤波器、数字控制器以及外环参考时钟；通过n级分接器、数字滤波器连接Bang-Bang型鉴相器与数字控制器，实现滤波和降速的功能，使得数字控制器在接收正确的前级输出信号同时，可以工作在较低的速率上，保证了整体电路的性能，同时n级分接器根据输出需求进行数量上的削减，进一步降低了电路的功耗。

Description

一种基于相位选择插值型时钟数据恢复电路

技术领域

本发明属于半导体集成电路设计技术领域，涉及用于高速串行通信的时钟数据恢复电路，具体指的是一种基于相位选择插值型时钟数据恢复电路。

背景技术

在现代社会，为了满足人们日趋多样化的通信性需求，迫切需要一些新的高速高效的串行通信技术。一个典型的高速串行链路通常包括发送器、信道和接收器三个部分，其中时钟数据恢复电路是接收器的核心部分，它的作用是从受干扰畸变的数据流中提取出时钟信号，并通过其对数据进行判决和重新定时，因此时钟数据恢复电路的性能直接制约着高速串行通信的质量。目前大多数时钟数据恢复电路采用反馈相位跟踪型结构，其中包括基于相位选择/插值型的时钟数据恢复电路。

传统的基于相位选择插值型的时钟数据恢复电路结构如图1所示。该电路由Bang-Bang型鉴相器（Bang-Bang PhaseDetector，BBPD）、UP/DN滤波器、相位选择器（Phase Selector，PS）、相位插值器（Phase Interpolator，PI）、控制器以及外环参考时钟（Reference Clocks，Ref Clks）组成。其中Ref Clks提供4相时钟Clk0°、Clk180°、Clk90°和Clk270°分别给PS_1和PS_2，二者根据控制器的控制信号C_PS1和C_PS2分别进行2选1的操作生成Clk_1和Clk_2，PI根据控制信号C_PI对Clk_1和Clk_2做相位插值的操作生成Re_Clk，BBPD比较Data和Re_Clk的相位关系生成相应的超前up和滞后dn信号，UP/DN滤波器对up和dn信号滤波后生成UP_F和DN_F，控制器接收UP_F和DN_F信号并根据Re_Clk时钟信号生成控制两个PS和PI的控制信号C_PS1、C_PS2和C_PI。整个时钟数据恢复环路如同锁相环，直到Re_Clk和Data的相位对准即达到环路锁定，此时的Re_Clk即从数据中恢复出的时钟信号，进一步对Data进行判决和重新定时得到恢复出的数据信号，即Re_Data。如果控制器采用综合后的数字电路实现，则其工作的速率不能太高一般约100Mbps，因此当输入数据信号速率为几个Gbps甚至更高时，这种模拟与数字接口转换问题将影响整体电路的性能。

发明内容

本发明针对现有技术中存在的不足，提出一种基于相位选择插值型时钟数据恢复电路。

本发明为解决上述技术问题，采用如下技术方案：

一种基于相位选择插值型时钟数据恢复电路，所述时钟数据恢复电路包括Bang-Bang型鉴相器、n级分接器、数字滤波器、数字控制器、第一相位选择器、第二相位选择器、相位插值器、以及外环参考时钟；

所述Bang-Bang型鉴相器接收输入数据和相位插值器输出的恢复时钟信号，比较二者的相位关系生成超前信号和滞后信号；超前信号和滞后信号输入到n级分接器，n为自然数；

所述n级分接器在相位插值器输出的恢复时钟信号控制下，将超前信号和滞后信号分别处理生成k位超前信号和k位滞后信号，并对相位插值器输出的恢复时钟信号分频生成分频时钟信号，k为自然数；

所述数字滤波器接收k位超前信号和k位滞后信号，生成滤波后超前信号和滤波后滞后信号；

所述数字控制器在分频时钟信号控制下，接收滤波后超前信号和滤波后滞后信号，输出第一相位选择控制信号、第二相位选择控制信号和相位插值器控制信号，分别控制第一相位选择器、第二相位选择器和相位插值器；

所述第一相位选择器接收外环参考时钟输出的相位分别为0°和180°的2路时钟信号，在第一相位选择控制信号控制下，进行2选1的操作生成第一时钟信号；

所述第二相位选择器接收外环参考时钟输出的相位分别为90°和270°的2路时钟信号，在第二相位选择控制信号控制下，进行2选1的操作生成第二时钟信号；

所述相位插值器接收第一时钟信号和第二时钟信号，并在相位插值器控制信号控制下，对第一时钟信号和第二时钟信号做相位插值生成恢复时钟信号；

所述时钟数据恢复电路直到恢复时钟信号和输入数据的相位对准即达到环路锁定，此时的恢复时钟信号即是从数据中恢复出的时钟信号，进一步对输入数据进行判决和重新定时得到恢复的数据信号。

所述n级分接器，为n级树形结构；其中，第i级为2ⁱ个1:2分接器，分别将前级2^i-1个分接器输出的信号分接输出2路信号，1≤i≤n，i是自然数；经过n级分接器分接后，超前信号和滞后信号分别分接出2ⁿ个信号；在分接出的两路2ⁿ个信号中的对应位置，分别任取k位信号，作为n级分接器的输出信号，2<k<2ⁿ。

所述数字滤波器将n级分接器输出的信号通过内部逻辑算法生成滤波后超前信号和滤波后滞后信号；其具体过程如下：

计数接收的k位超前信号高电平的数目为s，接收的k位滞后信号中高电平的数目为t；设定阀值m，k/2<m<k，m为自然数；

如果，s-t>m，则输出滤波后超前信号为高电平和滤波后滞后信号为低电平；

如果，t-s>m，则输出滤波后超前信号为低电平和滤波后滞后信号为高电平；

其它，则输出滤波后超前信号和滤波后滞后信号都为低电平。

本发明的有益效果是：本发明提出了一种基于相位选择插值型时钟数据恢复电路。所述电路包括Bang-Bang型鉴相器、n级分接器、相位选择器、相位插值器、数字滤波器、数字控制器以及外环参考时钟；通过n级分接器、数字滤波器连接Bang-Bang型鉴相器与数字控制器，实现滤波和降速的功能，使得数字控制器在接收正确的前级输出信号同时，可以工作在较低的速率上，保证了整体电路的性能，同时n级分接器根据输出需求进行数量上的削减，进一步降低了电路的功耗。

附图说明

图1为传统基于相位选择插值型的时钟数据恢复电路示意图。

图2为本发明的一种基于相位选择插值型的时钟数据恢复电路示意图。

图3为n级DEMUX的结构示意图。

图4为本发明实例5级DEMUX的结构示意图。

图5为数字滤波器逻辑算法流程图。

图6为仿真后BBPD输出的up、dn信号结果示意图。

图7为仿真后DEMUXs输出的up<7:0>信号结果示意图。

图8为仿真后DEMUXs输出的dn<7:0>信号结果示意图。

图9为仿真后数字滤波器输出的up_out、dn_out信号结果示意图。

图10为仿真锁定后PI输出的Re_Clk的眼图。

图11为仿真锁定后BBPD输出的Re_Data的眼图。

具体实施方式

为了进一步说明本发明的优势所在以及具体采取的技术手段，以下结合附图对本发明一种基于相位选择插值型时钟数据恢复电路的具体实施方式作进一步详细的描述。

一种基于相位选择插值型时钟数据恢复电路，所述时钟数据恢复电路包括Bang-Bang型鉴相器BBPD、n级分接器DEMUXs、数字滤波器DF、数字控制器DC、第一相位选择器PS_1、第二相位选择器PS_2、相位插值器PI、以及外环参考时钟Ref Clks；

所述Bang-Bang型鉴相器BBPD接收输入数据Data和相位插值器PI输出的恢复时钟信号Re_Clk，比较二者的相位关系生成超前信号up和滞后信号dn；超前信号up和滞后信号dn输入到n级分接器DEMUXs；n为自然数；

所述n级分接器DEMUXs在相位插值器PI输出时钟信号Re_Clk控制下，将超前信号up和滞后信号dn分别处理生成k位超前信号up<k-1:0>和k位滞后信号dn<k-1:0>，并对相位插值器PI输出时钟信号Re_Clk分频生成分频时钟信号clk；k为自然数；

所述数字滤波器DF接收k位超前信号up<k-1:0>和k位滞后信号dn<k-1:0>，生成滤波后超前信号up_out和滤波后滞后信号dn_out；

所述数字控制器DC在分频时钟信号clk信号控制下，接收滤波后超前信号up_out和滤波后滞后信号dn_out，输出第一相位选择控制信号C_PS1、第二相位选择控制信号C_PS2和相位插值器PI控制信号C_PI，分别控制第一相位选择器PS_1、第二相位选择器PS_2和相位插值器PI；

所述第一相位选择器PS_1接收外环参考时钟Ref Clks输出的2路时钟信号Clk0°、Clk180°，在第一相位选择控制信号C_PS1控制下，进行2选1的操作生成第一时钟信号Clk_1；

所述第二相位选择器PS_2接收外环参考时钟Ref Clks输出的2路时钟信号Clk90°、Clk270°，在第二相位选择控制信号C_PS2控制下，进行2选1的操作生成第二时钟信号Clk_2；

所述相位插值器PI接收第一时钟信号Clk_1和第二时钟信号Clk_2，在控制信号C_PI控制下，对第一时钟信号Clk_1和第二时钟信号Clk_2做相位插值生成恢复时钟信号Re_Clk；

所述时钟数据恢复电路直到恢复时钟信号Re_Clk和输入数据Data的相位对准即达到环路锁定，此时的恢复时钟信号Re_Clk即是从数据中恢复出的时钟信号，进一步对Data进行判决和重新定时可以得到恢复的数据信号Re_Data。

所述n级分接器DEMUXs，为n级树形结构分接器，即其中第一级为2个1:2分接器DEMUX，分别将超前信号up和滞后信号dn分接输出2路信号；第二级为4个DEMUX，分别将前级2个DEMUX输出的信号分接输出2路信号…第n级为2ⁿ个DEMUX，分别将前级2^n-1个DEMUX输出的信号分接输出2路信号，共2ⁿ⁺¹路信号，此时上面2^n-1个DEMUX分接出的2ⁿ路信号依次为up<0>、up<1>…up<2ⁿ>、up<2ⁿ-1>，下面2^n-1个DEMUX分接出的2ⁿ路信号依次为dn<0>、dn<1>…dn<2ⁿ>、dn<2ⁿ-1>。从up<2ⁿ-1:0>和dn<2ⁿ-1:0>中对应任取k位（2<k<2ⁿ）输出，即up<k-1:0>和dn<k-1:0>，如果第n级某个DEMUX的两个输出均未被选取，则该DEMUX可以去除，进一步若其相邻的DEMUX也可以去除，则将2路信号传给这两个DEMUX的对应的第n-1级DEMUX亦可去除。经过上述处理，最终DEMUXs的输出为k位up<k-1:0>信号和k位dn<k-1:0>信号。

所述数字滤波器DF将DEMUXs输出的up<k-1:0>和dn<k-1:0>信号通过内部逻辑算法生成up_out和dn_out信号。该逻辑算法的原理，即将每次接收的k位up信号中高电平的数目计为i_up，接收的k位dn信号中高电平的数目记为i_dn，如果i_up与i_dn之差大于m（k/2<m<k）则up_out输出为高，dn_out输出为低，同理如果i_dn与i_up之差大于m则dn_out输出为高，up_out输出为低，其余情况up_out和dn_out输出均为低。

如图2所示，本发明所提供的一种基于相位选择插值型的时钟数据恢复电路包括：Bang-Bang型鉴相器、n级分接器、相位选择器、相位插值器、数字滤波器、数字控制器以及外环参考时钟，其特征在于：所述BBPD接收输入数据和PI输出的恢复时钟，比较Data和Re_Clk的相位关系，生成误差信号up和dn，同时可以恢复出数据，若Data相位超前则up信号为高，若Data相位滞后则dn信号为高，up和dn信号传给DEMUXs。

图3所示为n级DEMUX，为n级树形结构分接器，即其中第一级为2个DEMUX，分别将BBPD输出的up、dn信号分接输出2路信号；第二级为4个DEMUX，分别将前级2个DEMUX输出的信号分接输出2路信号…第n级为2ⁿ个DEMUX，分别将前级2^n-1个DEMUX输出的信号分接输出2路信号，共2ⁿ⁺¹路信号，此时上面2^n-1个DEMUX分接出的2ⁿ路信号依次为up<0>、up<1>…up<2ⁿ>、up<2ⁿ-1>，下面2^n-1个DEMUX分接出的2ⁿ路信号依次为dn<0>、dn<1>…dn<2ⁿ>、dn<2ⁿ-1>。从up<2ⁿ-1:0>和dn<2ⁿ-1:0>中对应任取k位（2<k<2ⁿ）输出，即up<k-1:0>和dn<k-1:0>，如果第n级某个DEMUX的两个输出均未被选取，则该DEMUX可以去除，进一步若其相邻的DEMUX也可以去除，则将2路信号传给这两个DEMUX的对应的第n-1级DEMUX亦可去除。

本发明实例中输入数据速率为3.125Gbps，为了满足DC工作速率在100Mbps以下，DEMUXs采用的是削减数量后的5级DEMUX，如图4所示，其中第一级为2个DEMUX，即DEMUX_11和DEMUX_12，分别将前面所述BBPD输出的up、dn信号分接成2路信号，并分别只将分接出的第二路信号，即up_1和dn_1传给下一级；第二级为2个DEMUX，即DEMUX_21和DEMUX_22，分别将前级输出的up_1和dn_1分接成2路信号，并分别只将分接出的第二路信号，即up_2和dn_2传给下一级；第三极也为2个DEMUX，即DEMUX_31和DEMUX_32，分别将前级输出分接成2路信号，并将分接出的4路信号，即up_31、up_32和dn_31、dn_32传给下一级；第四级为4个DEMUX，即DEMUX_41、DEMUX_42、DEMUX_43和DEMUX_44，分别将前级输出分接成2路信号，并将分接出的8路信号，即up_41、up_42、up_43、up_44和dn_41、dn_42、dn_43、dn_44传给下一级；第五级为8个DEMUX，即DEMUX_51、DEMUX_52、DEMUX_53、DEMUX_54、DEMUX_55、DEMUX_56、DEMUX_57、DEMUX_58，分别将前级输出分接成2路信号，此时这8个DEMUX中前4个DEMUX分接出的8路信号分别为up<0>、up<1>…up<7>，后4个DEMUX分接出的8路信号分别为dn<0>、dn<1>…dn<7>，DIV_1、DIV_2、DIV_3、DIV_4、DIV_5为对应每级的二分频器，将PI输出的时钟Re_Clk进行五次二分频，即Clk_1、Clk_2、Clk_3、Clk_4、Clk_5，并分别输入给第一到五级DEMUX。

如图4所示，本发明实例5级DEMUX输出的为8位up<7:0>和8位dn<7:0>，然后传输给所述DF，将输入的up<7:0>和dn<7:0>通过简单的逻辑算法处理输出up_out和dn_out信号并传给下级的DC，该算法流程图如图5所示，在本实例中即将每次接收的8位up信号中高电平的数目计为i_up，接收的8位dn信号中高电平的数目记为i_dn，如果i_up比i_dn至少大6则up_out输出为高，dn_out输出为低，同理如果i_dn比i_up至少大6则dn_out输出为高，up_out输出为低，其余情况up_out和dn_out输出均为低。

所述DC根据DF输出的up_out和dn_out信号，判决目前Data和Re_Clk的相位误差情况，经过内部类似状态机数字逻辑，输出控制信号C_PS1、C_PS2和C_PI，其中C_PS1、C_PS2分别决定PS_1和PS_2输出哪一路时钟信号，C_PI为16位温度计码决定PI插值操作的权重系数，即决定输出信号的相位。另外所述DC需要第五级DIV二分频后的时钟clk，即图4所示的Clk_5供逻辑算法所用；所述Ref Clks产生4相时钟信号Clk0°、Clk90°、Clk180°和Clk270°，其中Clk0°和Clk180°传给PS_1，Clk90°和Clk270°传给PS_2；所述PS_1和PS_2分别将RefClks产生的Clk0°、Clk180°和Clk90°、Clk270°根据相应的控制信号C_PS1和C_PS2进行2选1的操作，即输出其中一个时钟信号，分别作为Clk_1和Clk_2传给下级PI；所述PI将PS_1和PS_2输出的Clk_1和Clk_2根据控制信号C_PI，按照一定的权重值进行相位插值操作，即生成一个相位介于Clk_1和Clk_2相位之间的时钟信号Re_Clk。

本发明实例仿真过程，输入数据为3.125Gbps的伪随机序列，仿真时长为2us，整体时钟数据恢复环路在约100ns左右锁定，即数据与PI输出的时钟边沿对齐，着重观察本发明涉及的n级DEMUX和DF的信号传输情况，选取0～200ns时间段，图6所示为BBPD输出的up和dn信号，可见高电平集中在一个时间段内，其中的高电平脉冲信号非常密集，显然不能直接传给数字模块处理；图7所示为DEMUXs输出的up<7:0>信号，经过DEMUXs分接处理后，8路up信号每一路里的高电平信号数都减少很多，可以直接进行观测；图8所示为dn<7:0>信号，效果同上；图9所示为DC输出的up_out和dn_out信号，可以直观地发现，较BBPD输出的原始up、dn信号，经过分接、滤波后的up_out和dn_out高电平信号很少，极大地减轻了后级数字电路的工作负担，同时逻辑上也没有出错，保证了整体时钟数据恢复环路的预定功能，图10所示为锁定后PI输出的Re_Clk信号的眼图，图11所示为锁定后BBPD输出的Re_Data的眼图，二者均选取1～2us的时间段，可知恢复出的时钟和数据信号状态良好。

综上所述，本发明的特征是数字控制器用综合后的数字电路实现，通过n级分接器和数字滤波器连接Bang-Bang型鉴相器与数字控制器，实现滤波和降速的功能，使得数字控制器在接受正确的前级输出信号同时，可以工作在较低的速率上，保证了整体电路的性能，同时n级分接器可以根据输出需求进行数量上的削减，进一步降低了电路的功耗。

对该技术领域的普通技术人员而言，根据以上实施类可以很容易联想其他的优点和变形。因此，本发明并不局限于上述具体实例，其仅仅作为例子对本发明的一种形态进行详细、示范性的说明。在不背离本发明宗旨的范围内，本领域普通技术人员根据上述具体实例通过各种等同替换所得到的技术方案，均应包含在本发明的权利要求范围及其等同范围之内。

Claims (3)

1.一种基于相位选择插值型时钟数据恢复电路，其特征在于，所述时钟数据恢复电路包括Bang-Bang型鉴相器、n级分接器、数字滤波器、数字控制器、第一相位选择器、第二相位选择器、相位插值器、以及外环参考时钟；

所述Bang-Bang型鉴相器接收输入数据和相位插值器输出的恢复时钟信号，比较二者的相位关系生成超前信号和滞后信号；超前信号和滞后信号输入到n级分接器，n为自然数；

所述n级分接器在相位插值器输出的恢复时钟信号控制下，将超前信号和滞后信号分别处理生成k位超前信号和k位滞后信号，并对相位插值器输出的恢复时钟信号分频生成分频时钟信号，k为自然数；

所述数字滤波器接收k位超前信号和k位滞后信号，生成滤波后超前信号和滤波后滞后信号；

所述数字控制器在分频时钟信号控制下，接收滤波后超前信号和滤波后滞后信号，输出第一相位选择控制信号、第二相位选择控制信号和相位插值器控制信号，分别控制第一相位选择器、第二相位选择器和相位插值器；

所述第一相位选择器接收外环参考时钟输出的相位分别为0°和180°的2路时钟信号，在第一相位选择控制信号控制下，进行2选1的操作生成第一时钟信号；

所述第二相位选择器接收外环参考时钟输出的相位分别为90°和270°的2路时钟信号，在第二相位选择控制信号控制下，进行2选1的操作生成第二时钟信号；

所述相位插值器接收第一时钟信号和第二时钟信号，并在相位插值器控制信号控制下，对第一时钟信号和第二时钟信号做相位插值生成恢复时钟信号；

所述时钟数据恢复电路直到恢复时钟信号和输入数据的相位对准即达到环路锁定，此时的恢复时钟信号即是从数据中恢复出的时钟信号，进一步对输入数据进行判决和重新定时得到恢复的数据信号。

2.根据权利要求1所述的一种基于相位选择插值型时钟数据恢复电路，其特征在于，所述n级分接器，为n级树形结构；其中，第i级为2ⁱ个1:2分接器，分别将前级2^i-1个分接器输出的信号分接输出2路信号，1≤i≤n，i是自然数；经过n级分接器分接后，超前信号和滞后信号分别分接出2ⁿ个信号；在分接出的两路2ⁿ个信号中的对应位置，分别任取k位信号，作为n级分接器的输出信号，2<k<2ⁿ。

3.根据权利要求1所述的一种基于相位选择插值型时钟数据恢复电路，其特征在于，所述数字滤波器将n级分接器输出的信号通过内部逻辑算法生成滤波后超前信号和滤波后滞后信号；其具体过程如下：

计数接收的k位超前信号高电平的数目为s，接收的k位滞后信号中高电平的数目为t；设定阀值m，k/2<m<k，m为自然数；

如果，s-t>m，则输出滤波后超前信号为高电平和滤波后滞后信号为低电平；

如果，t-s>m，则输出滤波后超前信号为低电平和滤波后滞后信号为高电平；

其它，则输出滤波后超前信号和滤波后滞后信号都为低电平。

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