KR19990088317A

KR19990088317A - Ｄｌｌ교정위상멀티플렉서및보간기

Info

Publication number: KR19990088317A
Application number: KR1019990017467A
Authority: KR
Inventors: 가우뎃브리안
Original assignee: 클라크 3세 존 엠.; 내셔널 세미콘덕터 코포레이션
Priority date: 1998-05-18
Filing date: 1999-05-15
Publication date: 1999-12-27
Also published as: DE19922712C2; KR100332246B1; US6121808A; DE19922712A1

Abstract

N개의 선형 분포된 위상 단계들을 가진 클럭 신호의 기간 범위에 걸치는 프로그래밍가능한 위상 조정기가 개시되었다. 결과로 나타나는 위상 조정 분해능은 주어진 프로세서에 있어 인버터 지연의 분해능보다 미세하다. 위상 피커 CRM 구조의 위상 분해능 개선으로 인해 전력과 영역을 최소화하고 다중 채널에 대한 최적화를 허용하는 방법으로 높은 데이터 속도 데이터 스트림으로부터 클럭 신호를 복구하는 구조의 사용이 가능하다.

Description

ＤＬＬ 교정 위상 멀티플렉서 및 보간기{DLL CALIBRATED PHASE MULTIPLEXER AND INTERPOLATOR}

본 발명은 데이터 스트림으로부터 클럭 신호를 복구하는 회로에 관한 것이며, 특히, 복구된 클럭 신호 기간 범위에 걸쳐있는 일련의 균일한 간격의 위상 단계들을 생성하는 프로그래밍가능한 위상 보간기에 관한 것이다. 위상 분해능을 개선함으로써 데이터 스트림으로부터 클럭 신호와 데이터를 보다 정확히 복구할 수 있다.

송신 및 수신 스테이션의 공통적인 기능은 스테이션간 전송된 데이터 스트림으로부터 클럭 신호를 추출하고, 데이터의 샘플링 및 디코딩 등과 같이 입력 데이터상에 실행되는 작동들을 적절히 동기화하기 위해 복구된 클럭 신호를 사용하는 것이다. 클럭 신호를 사용하기 위해서는, 전송된 데이터 스트림과 가능한한 동일한 주파수와 근접한 위상을 가져야 한다.

위상 피커 클럭 복구 구조는 위상 검출기에 의해 제공된 필터링된 위상 에러에 대응하여, 복구된 클럭 신호의 위상을 조정한다. 위상 검출기는 복구된 클럭 신호의 위상을 입력 데이터와 비교하며, 두 신호간의 위상 차이를 나타내는 에러 신호를 생성한다. 에러 신호는, 업데이트 클럭 신호가 되도록 클럭 생성 모듈(CGM)에 의해 제공된 기준 클럭 신호의 N개의 위상들의 상이한 위상을 선택하여 위상 차이를 최소화하는 적응 제어 루프를 구동한다. 클럭 생성 모듈에 의해 생성된 기준 클럭 신호의 N개의 위상들은 N/2 단계 차동 전압 제어 발진기(VCO)를 탭오프함으로써 제공된다. 기준 클럭 신호의 선택된 위상은 복구된 클럭 신호로 사용되며 에러 기간 업데이트를 위해 데이터 스트림과 비교된다. 기준 신호의 N개의 위상들을 입력으로서 가지는 N:1 위상 멀티플렉서는 실제 위상 선택을 위해 사용된다.

위상 피커 클럭 복구 시스템의 루프 파라미터는 PVT(process-voltage -temperature)에 독립적이며, CRM(clock recovery module)은 완전히 디지털이다.

이러한 구조의 한계는 위상 피커 CRM이 협대역 클럭 복구 어플리케이션만을 위해 작동한다는 것이다. 이러한 것이 문제가 되지 않는 경우도 있다. 예를 들면, 이더넷 10BT, 100BT, 1000BT 표준에서는 협대역 CRM이 적합하다. 그러나, 100mb, 1000mb 이더넷과 같이 고 주파수 프로토콜을 위한 클럭을 복구하기 위해 위상 피커형 CRM을 확장함에 있어 문제는 지터 허용 한계가 위상 멀티플렉서의 위상 조정 분해능에 의해 제한된다는 것이다. 실리콘에 연관된 플랫폼을 사용하는 시뮬레이션 결과, 100mb 이더넷 클럭 복구를 위해서는 200ps의 위상 조정 분해능이 요구되며 1000mb 이더넷을 위해서는 30ps 위상 분해능이 요구된다는 것이다. 30ps의 위상 조정 단계는 저속 PVT에서 30ps 이하의 지연의 차동 VCO 단계를 요구한다. 이는, 지연이 거의 500ps인 현재의 CMOS 프로세스에서는 구현되기가 불가능하다.

위상 피커 구조를 사용하지 않는 경우, 회로의 클럭 복구 기능을 개선하기 위해 위상 멀티플렉서의 분해능을 개선하는 몇 가지 방법이 있다.

단일 VCO에서 획득되는 위상 단계수를 개선하기 위해 결합 VCO가 사용된다. 예를 들면, 스탠포드 대학, 1994년 6월 John Maneatis의 논문 "Precise-Delay Generation Using Coupled Oscillators"에는 MN 단계 링 발진기의 결합방법이 설명되어 있다. 이 방법은 VCO 주파수의 M*N 위상들을 제공하며, 인접 위상들간의 위상차이는 단일 N-위상 VCO을 이용하여 인수 M 만큼 개선된다.

다른 방법으로서, 지연 로크된 루프(DLL)의 배열을 사용하는 방법이 있다. 이 방법은 J. Christianson, CERN, Geneva "An Integrated High Resolution CMOS Timing Generator Based on an Array of Delay Locked Loops"에 설명되어 있다. 이 방법은 N 단계의 M 지연 로크된 루프를 이용하며, 이 루프의 입력은 M 단계 지연 로크된 루프의 연속적인 단계로부터 발생된다. 이렇게 하면, M으로 나눈 N 단계 위상 로크된 루프에서의 지연의 분해능이 제공된다.

위상 분해능을 개선하는 또 다른 방법으로서, 두 개의 CGM 위상들간을 보간하는 믹서를 사용하여 위상의 수와 위상 조정 분해능을 두 배로 늘일 수 있다. 이 과정은 반복될 수 있으나(이때, 위상의 수와 위상 조정 분해능은 다시 두 배가 된다), 시뮬레이션 결과 두 번의 배가 후에는 개선된 위상 분해능 단계의 정밀도는 떨어진다는 것을 알 수 있다.

마지막으로, 조정가능한 지연을 생성하기 위해 스위칭 가능한 로드를 가진 인버터를 이용하는 비보상 보간 방법이 M. Bazes et al. "An Interpolating Clock Synthesizer", IEEE Journal of Solid-State Circuits, Vol. 31, No.9, September 1996에 설명되어 있다. 이 방법에서는 조정가능한 지연을 생성하기 위해 N 스위칭가능한 로드를 가진 인버터를 사용한다. 지연 보간기는 총 하나의 위상 단계 범위에 걸쳐 연결되기 위해 요구되는 로드 수를 결정하여 교정된다. 이 수가 결정되면, 잔여 로드들은 불능상태가 된다. 보간 변경에서의 포인트 수는 PVT에 좌우된다. 예를 들면, 빠른 PVT를 위해서는 총 위상 단계 범위를 위해 10개의 로드가 요구되며, 느린 PVT에서는 3개만이 요구된다. 이렇게 하면, 보간기의 실제 지연 단계를 CGM에 수용가능한 PVT의 기능이 되나, 위상 단계 분해능이 임계 파라미터인 CRM에는 수용될 수 없다.

클럭 복구 회로의 일부이며 기존 장치의 한계를 극복한 위상 멀티플렉서에 의해 선택된 클럭 신호의 위상 분해능을 증가시키는 장치가 바람직하다.

본 발명의 목적은 N개의 선형 분포된 위상 단계들을 가진 클럭 신호의 기간 범위에 걸치는 프로그래밍가능한 위상 보간기를 제공하는 것이다. 결과로 나타나는 위상 조정 분해능은 주어진 프로세스에 대한 인버터 지연의 위상 조정 분해능보다 세부적이다.

본 발명의 주요한 어플리케이션은 위상 피커 CRM 구조의 위상 분해능을 개선하는 것이다. 이렇게 하면, 높은 데이터 속도 데이터 스트림으로부터 클럭 신호를 복구하는 구조를 사용할 수 있다. 이를 위해, 본 발명에서는 전력소모와 영역을 최소화하고 이더넷 스위치와 리피터 등의 다중 채널 어플리케이션에 대한 최적화를 허용한다.

본 발명의 또 다른 목적과 이점들은 본 발명의 원리가 적용된 실시예를 보여주는 아래의 상세한 설명과 첨부된 도면들로부터 보다 명확해질 것이다.

도 1은 본 발명에 따른 단일 클럭 생성 모듈(CGM), 위상 멀티플렉서 및 보간기 블럭을 이용하여 멀티 데이터 속도, 멀티 채널 환경에서 위상 조정 기능을 제공하는 것을 도시한 블럭도.

도 2는 도 1의 회로에서 사용가능한 중앙 지연 보간기 교정 회로의 일실시예를 도시한 블럭도.

도 3은 도 2의 회로에서 사용가능한 위상 멀티플렉서 및 보간 회로의 일실시예를 도시한 블럭도.

도 4는 도 3의 회로에서 사용가능한 지연 보간 회로의 일실시예를 도시한 블럭도.

지금부터 본 발명은 250Mhz 클럭 신호의 12개 미분 위상들을 제공하기 위해 클럭 생성 모듈(CGM)을 사용하는 위상 피커형 클럭 복구 모듈(CRM)의 맥락에서 설명될 것이다. 상기 위상들은 위상 멀티플렉서와, 위상 멀티플렉서로부터의 333ps(pico-second) 크기의 위상 단계들을 55ps 크기의 위상 단계들로 분해하는 DLL 교정 조정가능 로드 지연 보간기에 제공된다.

도 1에서, 본 발명은 다중포트, 다중채널 환경과 연관되어 설명된다. 채널 각각에 대해서 단일 클럭 생성 모듈(CGM)과 N 위상 멀티플렉서들이 사용되어 각 채널에 대해 M 위상들 중 하나를 선택한다. 위상 보간기는 위상 멀티플렉서의 코스(coarse) 위상 단계들 사이에 균일한 간격으로 다수의 지연 단계들을 생성함으로써 필요한 위상 분해능을 제공한다. 각 위상 멀티플렉서는 각 채널의 클럭 복구 루프에 포함된 위상 비교기와 펄스 생성기로부터 수신된 펌프업 또는 펌프다운 펄스 스트림에 대응하여 선행 또는 지연된다.

도 1은 각 채널이 10mb CRM과 100mb CRM으로 구성된 실시예를 보여준다. 도 1에 도시된 시스템은 본 원과 동일한 날짜에 접수된 U.S. Patent Application "10/100MB Clock recovery Architecture for Switches, Repeaters and Multi-Physical Layer Ports", Attorney Docket No. NSC1-C3700에 보다 상세히 설명되어 있다. 상기 NSC1-C3700은 전체적으로 본 발명에서 인용된다.

위상 멀티플렉서 및 보간기 회로(10)는 도 2에 도시된 중앙 지연 보간기 교정 블럭을 포함한다. 이 블럭의 기능은 각 포트의 위상 보간기 블럭에 6개의 전류 기준을 제공하는 것이다. 각 전류는 6비트 온도계 눈금 디지털->아날로그 변환기(DAC)(100)로부터 상이한 지연을 제공하는 전류로 이동한다. 아래의 표는 제어 설정과 출력 전류간의 관계를 나타낸다.

제어 설정	출력 전력
6'b000000	Iconst + 0 * delta_I
6'b100000	Iconst + 1 * delta_I
6'b110000	Iconst + 2 * delta_I
6'b111000	Iconst + 3 * delta_I
6'b111100	Iconst + 4 * delta_I
6'b111110	Iconst + 5 * delta_I
6'b111111	Iconst + 6 * delta_I

기준 전류는 아래와 같다.

idly X0[6:1] 가변 지연 단계에서 지연 생성

idly X1[6:1] 가변 지연 단계에서 지연 + 55ps 생성

idly X2[6:1] 가변 지연 단계에서 지연 + 110ps 생성

idly X3[6:1] 가변 지연 단계에서 지연 + 165ps 생성

idly X4[6:1] 가변 지연 단계에서 지연 + 220ps 생성

idly X5[6:1] 가변 지연 단계에서 지연 + 275ps 생성

여기에서, 인덱스는 전류에 대한 종착 포트를 나타낸다. idly X6 전류 출력은 지연 교정기 내부에서만 사용되고 포트에는 전송되지 않음에 유의한다. 이것에 대한 이유는 아래의 설명에서 명확해진다.

기준 전류는 지연 보간기 블럭에서 사용되어 정지연에서 정지연 + 275ps까지 55ps씩 증가하여 6개의 지연들을 생성한다. 도 2의 교정기 블럭의 기능은 지연이 55ps씩 발생하도록 하는 것이다. DAC(100) 상수에 대한 기준 전류 I_ref에 관해 설명하자면, 빠른 PVT에서는 각 지연 증가는 느린 PVT에서보다 작다. 이렇게 하여, 교정기 블럭은 최소 지연으로 설정된 지연 보간기 블럭과 최대 지연으로 설정된 지연 보간기 블럭간의 지연 차이가 1 총 위상단계(이 경우에는 333ps)와 정확히 동등해질 때까지 Iout_dac를 조정한다.

도 2에 도시된 바와 같이, 지연 보간기 교정기는 모두 0으로 설정된(완전 지연) 제어 입력을 가지며 CGM 위상 phi2를 입력으로 가지는 가변 지연 요소(102)를 바이어스하는 DAC'(100)와, 모두 1로 설정된(최소 지연) 제어 입력을 가지며 CGM 위상 phi1을 입력으로 가지는 가변 지연 요소(104)를 바이어스하는 DAC''(100)를 포함한다. 여기에서, phi2는 phi1보다 333ps 선행한다.

가변 지연 단계(102, 104)는 종래의 전류 제어 지연 단계들이다. 이 단계들의 기본적인 기능은 이러한 단계들을 거친 지연은 제어 전류가 감소하면 증가한다는 것이다. 가변 지연 단계(102, 104)의 출력은 지연 로크된 루프(DLL)에서 위상 비교기에 입력된다.

DLL 블럭(106)은 지연 로크된 루프의 위상 비교기와 디지털 루프 필터를 구현한다. 이것의 기능은, 교정 입력(가변 지연 단계(102)의 출력)이 기준 입력(가변 지연 단계(104)의 출력)을 리드하는 경우, 제어 워드 출력은 감소한다. 리드하는 경우가 아니면, 제어 워드는 증가한다. 교정과 기준 입력의 리드 및 래그에 관련된 제어 워드의 조정은 직접적이지는 않으나, 비례 제어로 감쇄된다. DLL 블럭(106)은 전류 미러(110)를 통해 공급된 DACs(100', 100'')에 대한 바이어스 전류가 DAC(100')(최대 지연으로 설정)와 DAC(100'')(최소 지연으로 설정)의 지연 차이가 phi1과 phi2간의 위상 차이(정확히 333ps)와 동일해지도록, DAC(108)에 대한 제어 워드를 수정한다.

DAC(108)는 8비트 바이너리 중량의 디지털->아날로그 변환기이다. DAC(108)에 제공되는 8비트 제어 워드는 아래의 수식에 따라 출력 전류 Iout_dac를 제어한다.

Iout_dac = control_word[7:0] * I_ref

전류 미러(110)는 입력 전류를 취하여 입력 전류와 동등한 값의 다수의 출력 전류를 생성한다.

이렇게 하여, 각 DAC(100)는 실제 클럭 복구 채널에서 위상 멀티플렉싱과 보간을 제공하는 블럭에 반조된 6개의 전류를 출력한다. 이것은 클럭 복구 채널의 지연으로서 지연 선택기로부터의 보간기 블럭의 입력 제어가 1 비트만큼 변경되었음을 의미한다. 델타 지연은 정확히 55ps이다. 위에서 설명한 바와 같이, DAC(100)에 의해 제공된 각 전류 소스는 가변 지연 단계의 비선형 지연 대 전류 특성을 보상하기 위해 조금씩 가중된다.

도 3에서, 위상 멀티플렉서와 보간기 블럭은 위상 멀티플렉서(111), 위상 선택기(112), 위상 보간기(114), 지연 선택기(116)를 포함한다.

상기한 바와 같이, 위상 피커 PLL의 디지털 루프 필터는 아래의 방법으로 지연 선택기(116)의 6비트 제어 워드 출력을 수정하는 펌프업 및 펌프다운 펄스 스트림을 출력한다. 6비트 제어 워드는 "1"로 설정된 하나의 비트와 0으로 설정된 나머지 비트를 항상 포함한다. 모든 펌프업 펄스는 제어 워드 중 "1"을 우측으로 한자리 이동하도록 하며, 모든 펌프다운 펄스는 제어 워드 중 "1"을 좌측으로 한자리 이동하도록 한다. 예를 들면, 지연 선택기(116)가 01000을 포함한 경우, 2개의 펌프업 펄스는 00010 값의 결과를 가진다. 이로부터, 3개의 펌프다운 펄스는 10000 값의 결과를 가진다.

지연 선택기(116)의 값을 이용하여 위상 멀티플렉서(111)의 출력의 6개의 비연된 버전들 중 하나를 선택하며, 이 때 각각의 지연들은 55ps씩의 차이를 가진다. 아래의 표는 제어 워드와 그에 연관된 지연 및 교정 블럭으로부터의 제어 전류를 보여준다.

제어 워드	선택된 가변 지연에 사용된 전류	지연
6'h100000	IdlyX5 [n]	정지연 + 275ps
6'h010000	IdlyX4 [n]	정지연 + 220ps
6'h001000	IdlyX3 [n]	정지연 + 165ps
6'h000100	IdlyX2 [n]	정지연 + 110ps
6'h000010	IdlyX1 [n]	정지연 + 055ps
6'h000001	IdlyX0 [n]	정지연 + 000ps

지연 선택기(116)가 000001을 포함하고, 펌프업 펄스가 수신되면, 지연 선택기(116)는 100000으로 쉬프트하며, 펌프업 펄스가 위상 선택기 쉬프트 레지스터(112)로 전송된다. 이렇게 하면, 위상 멀티플렉서(111)가 현재의 위상으로부터 333ps 선행된 위상을 선택한다. 예를 들면, 현재의 위상이 phi3이면, 위상 멀티플렉서(111)는 phi4를 선택한다. 지연 선택기(116)는 위상 멀티플렉서(111)가 333ps만큼 위상을 선행함과 동시에 100000으로 쉬프팅하므로, 순수한 결과는 55ps만큼 위상을 선행한 것이 되며, 이것은 지연 선택기(116)의 값이 010000(또는 000001이 아닌 다른 값)일 때 지연 선택기(116)가 펌프업 펄스를 수신하여 지연 선택기(116)가 001000으로 이동한 경우와 동일하다. 지연 선택기(116)가 100000을 포함하고, 펌프다운 펄스가 수신되면, 지연 선택기(116)는 000001로 쉬프트하며, 펌프다운 펄스가 위상 선택기 쉬프트 레지스터(112)로 전송된다. 이렇게 하면, 위상 멀티플렉서(111)가 현재의 위상으로부터 333ps 지연된 위상을 선택한다. 예를 들면, 현재의 위상이 phi3이면, 위상 멀티플렉서(111)는 phi4를 선택한다. 지연 선택기(116)는 위상 멀티플렉서(111)가 333ps만큼 위상을 지연함과 동시에 000001로 쉬프팅하므로, 순수한 결과는 55ps만큼 위상을 지연한 것이 되며, 이것은 지연 선택기(116)의 값이 001000(또는 100000이 아닌 다른 값)일 때 지연 선택기(116)가 펌프다운 펄스를 수신하여 지연 선택기(116)가 010000으로 이동한 경우와 동일하다.

위상 선택기(112)는 항상 동일하게 설정된 1비트를 가진 양방향 쉬프트 레지스터이며, 이 1비트와 QZ는 위상 멀티플렉서(111)에서 12개의 전송 게이트들 중 하나를 턴온한다. 지연 선택기(116) 또한 항상 동일하게 설정된 1비트를 가진 양방향 쉬프트 레지스터이며, Q와 QZ는 지연 선택기(114)에서 6개의 전송 게이트들 중 하나를 턴온한다. 지연 선택기(114)에서의 멀티플렉서는 파인 튜닝 위상 쉬프터로 간주되며, 위상 멀티플렉서(111)는 코스(coarse) 튜닝 위상 쉬프터로 간주된다.

아래의 표는 펌프업 신호에 대응하여 계속적으로 위상을 선행하는 동안의 코스 및 파인 위상 튜너의 값의 예들을 보여준다.

pi_digital (4)	clkmux_sr (1)	최종위상으로부터 코스 위상 조정	최종위상으로부터 파인 위상 조정	최종위상으로부터부터 총 조정
6'b001000	12'b00001000000	적용 불가	적용 불가	적용 불가
6'b000100	12'b00001000000	0	-55ps	-55ps
6'b000010	12'b00001000000	0	-55ps	-55ps
6'b000001	12'b00001000000	0	-55ps	-55ps
6'b100000	12'b00000100000	-333ps	+275ps	-55ps
6'b010000	12'b00000100000	0	-55ps	-55ps

매우 정확한 지연 보간을 위해, 채널당 두 개의 위상 멀티플렉서를 가지며, 보간을 실행하는 보간기와 동일한 보간기를 사용하여 각 채널은 각자의 교정을 실행하는 구조가 바람직하다. 제 2 위상 멀티플렉서는 현재의 위상으로부터 선행한 위상을 항상 선택하며, 이러한 제 2 위상 멀티플렉서에 대한 지연 선택기는 I_ref가 정확히 교정된 경우 두 개의 지연 보간기 출력간의 지연이 항상 667ps가 되도록 설정된다. 이러한 방법은 전력과 영역을 추가하나 일부의 어플리케이션에 적당하다. 중앙 교정 회로를 사용하는 것이 100BT에 충분하나, 1000BT에서는 채널당 교정기가 요구된다.

물리적으로 위상 멀티플렉서 및 위상 보간기는 CGM에 매우 근접하게 위치된다. 이들은 매우 작은 영역(.35um 프로세스에서 단일 위상 멀티플렉서 및 위상 보간기에 대해 10sq mils정도)을 차지함으로써, CGM에 근접하여 패킹될 수 있어 스큐 제어를 허용한다. 위상 보간기의 출력은 비-스큐 임계 신호이며, CRM은 CGM으로부터 매우 멀리, 바람직하게는 각 포트에서 TP-PMD 블럭에 근접하도록 위치한다. 또한, 펄스 스트림 결합기로부터의 펌프업 및 펌프다운 출력은 비-스큐 임계 신호이다.

상기 설명된 증가 위상 분해능에 대한 본 발명의 방법은 종래의 방법에 비해 몇 가지 이점을 가진다. 보간기 자체가 CGM으로부터의 단일 위상(채널의 위상 멀티플렉서의 출력)에 대해서만 작동하며, 총 위상 단계들 사이에서 지연을 선형적으로 조정한다. 이렇게 하면, CRM 채널당 하나의 위상 멀티플렉서가 가능하다. 교정기에 의해 두 개의 클럭 신호 위상들이 요구되는 반면, 하나의 교정기만이 요구되며 CRM 채널의 수에 상관없이 공유된다. 또한, 이러한 유형의 보간기는 적은 수의 VCO 단계(본 예에서는 6), 작은 위상 멀티플렉서 (본 예에서는 12:1), 교정 블럭에 의해 바이어스된 6개의 상이한 지연 단계들, 6개의 지연 단계 출력들 중 하나를 선택하는 제 2 위상 멀티플렉서(본 예에서는 6:1)를 사용하므로 매우 강력하고 영역면에서 효율적이다. 작은 수의 위상을 가진 CGM은 보간기에 의해 위상 분해능이 개선될 수 있도록 한다. 이와 반대로, 결합 VCO 방법은 VCO 단계의 수를 M으로 곱하도록 한다. 여기에서, M은 위상 분해능에 대해 원하는 개선 계수이다. 지연 로크된 루프의 사용에 기초한 방법은 M + 1 DLL을 요구한다. 여기에서, M은 원하는 개선 계수이다. 믹서 방법은 분해능을 이등분하기 위해 N/2 믹서를 요구한다. 보간 기능은 멀티플렉싱 후에 실행되므로 위상 멀티플렉서에 입력되는 N CGM 위상상의 스큐는 루트되는 신호수가 작으므로 보다 미세한 정밀도로 제어될 수 있다.

상기 설명된 다른 위상 분해능 방법과의 비교를 위해, 80ps의 위상 분해능을 요구하는 12개의 집적 클럭 복구 채널을 가진 장치를 고려해보자. 본 발명의 방법은 12-위상 250mhz CGM 하나; 지연 보간기들을 위한 DLL 교정기 하나; 12:1 위상 멀티플렉서 12개; 교정에 의해 바이어스된 6개의 지연단계들과 6개의 지연 단계 출력으로부터 하나를 선택하는 제 2 위상 멀티플렉서(본 예에서는 6:1)로 구성된 지연 보간기 12개를 구비한 회로를 요구한다.

비교를 위해, 결합 링 발진기 방법은 50-위상 결합 링 VCO 하나와 50:1 위상 멀티플렉서 12개를 요구한다(이러한 팬인을 가진 스큐를 멀티플렉서에 매치하기는 매우 어렵다).

100BT 이더넷을 위해 정확한 위상 에러 양자화가 요구되는 것은 아니나, 위상 보간기는 정확한 양자화가 요구되지 않는 PLL을 위한 위상 에러 양자화 방법을 제공한다. 이것은 지터 예산의 DCD 부분이 전체 지터 예산의 큰 부분을 차지하는 전형적인 경우이다.

바이모드 지터 분포의 중앙으로 로크하려면 위상 에러를 양자화할 수 있어야 한다. 양자화의 분해능은 바이모드 분포의 중앙으로 정확히 로크하는 루프의 기능을 제한한다.

위상 에러를 양자화하는 한 가지 방법은 125Mhz 클럭에서 완만히 상승하는 에지와 상승 에지가 설정된 레벨에 도착하면 빠른 에지가 트리거되도록 레벨을 설정한 비교기를 사용하는 것이다. 이렇게 하면, N 125Mhz 클럭의 결과가 나타난다. 여기에서, N은 비교기의 수이다. 클럭간의 지연은 상승 에지의 상승 균일도와 비교기 이동 포인트의 정확도에 좌우된다. 그러나, 이 방법은 PVT보다 강력하지는 않다.

다른 방법으로서 입력 신호를 샘플링하고 지연 라인의 분해능에 기초하여 위상 에러를 양자화하는 정밀 지연 라인를 생성하는 지연 로크된 루프를 사용하는 방법이 있다. 이 방법은 프로세스가 제한되는 지연 라인에서 가능한 최소 지연과 비교해 볼 때 분해능을 제한한다.

이와 반대로, 본 발명은 정확한 간격을 가진 11개의 지연을 생성하는 위상 보간기를 사용하며, 여기에서 지연의 차이는 TP-PMD 명세서에 명시된 고정 지터의 범위인 1.3ns 이내이다. 이렇게 하면, 동일한 프로세스를 이용한 지연 라인으로 4배나 작은 118ps의 위상 양자화 분해능을 얻을 수 있다. 각 지연은 거의 1ns이나, 델타 지연은 PVT에서 118ps로 유지된다. 델타 지연은 지연 보간기를 이용하여 교정되며, 하나의 위상 단계가 아닌 2개의 위상 단계로 분리된 CGM으로부터의 2개의 위상들이 최소 및 최대 지연 단계로 입력이 차이가 된다. 이렇게 하면, 보간기의 범위를 두 배로 늘이는 효과가 있다.

위상 멀티플렉서로부터의 Clk125m은, 118ps 증분의 지연 + 0ns에서 지연 + 1.3ns의 범위의 균일한 간격을 가진 11개의 지연 각각으로 입력된다. 중앙 지연은 RXC가 되며, 5개의 하위 지연은 점차 선행한 RXC이며, 5개의 상위 탭은 점차 지연된 RXC이다. RXC및 선행, 지연된 RXC는 11개의 플롭에 D입력된다. 이 플롭들은 동일한 설정과 홀드 타임을 가짐으로써 나이프 에지 위상 검출기의 역할을 하도록 특별 디자인된 것들이다. 플롭의 클럭들은 입력 데이터 스트림에 연결된다. 데이터의 각 상승 에지에서, 11개의 플롭들 Q는 3비트 리드 벡터와 3비트 래그 벡터를 생성하며, 각 벡터는 118ps 증분에서 리드 또는 래그 에러량을 제공한다.

아래의 hdl에 의해 이 방법을 설명할 수 있다.

위상 비교기(1), (2)에서 사용된 동일한 특별 플롭인 데이터 복구 블럭에서 데이터가 복구된다. RXC의 하강 에지에 의해 플롭이 클럭되며, D입력은 RX_P이다. 로크된 루프에서, RXC의 하강 에지는 옵션인 샘플링 위치이다.

여기에서 사용된 용어와 표현들은 설명을 위한 것이며 제한되지 않는다. 이러한 용어와 표현의 사용에 있어 도시되고 설명된 특징 또는 부분에 상당하는 등가물도 포함될 수 있으며, 본 발명의 범위를 벗어나지 않는 한도내에서 여러 가지 변형이 가능하다.

Claims

VCO로부터 인접 코스(coarse) 위상 신호를 수신하고 폐쇄 루프 피드백을 사용하여, DAC의 전체 범위가 선형적 방법으로 두개의 인접 코스 위상 단계들간의 위상 차이와 동일한 지연의 범위에 전류 제어 지연 셀이 걸치도록 온도계 코드된 DAC를 바이어스하는 기준 전류를 생성하는 하는 것을 특징으로 하는 위상 보간기 교정기.
위상 멀티플렉서로부터 수신된 클럭 신호 출력을 소정의 위상 지연의 정배수 N에 의해 지연시키며, 상기 지연은 제 1항의 상기 위상 보간기 교정기에 의해 교정되는 지연 보간기;

상기 지연 보간기에 N값을 제공하기 위해 지연 보간기에 연결된 지연 조정기;

대응하는 제 1 및 제 2 제어 신호를 제공함으로써 입력 데이터 신호와 기준 신호간의 위상 차이에 대응하는 위상 차이 신호에 응답하며, 상기 제 1 제어 신호는 N값을 결정하는 지연 조정기에 제공되는 지연 선택기; 및

위상 멀티플렉서에 코스 위상 선택 신호를 제공함으로써 상기 제 2 제어 신호에 대응하며, 상기 코스 위상 선택 신호는 위상 멀티플렉서에 입력으로 제공된 복수의 코스 분리 위상 클럭 신호 중에서 클럭 신호를 위상 멀티플렉서가 선택하도록 하는 코스 위상 선택기를 포함하는 것을 특징으로 하는 지연 보간 회로.