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KR20170102376A - 적층형 메모리 패키지, 그의 제조 방법, 및 ic 패키지 기판의 핀아웃 설계 - Google Patents

적층형 메모리 패키지, 그의 제조 방법, 및 ic 패키지 기판의 핀아웃 설계 Download PDF

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KR20170102376A
KR20170102376A KR1020177024060A KR20177024060A KR20170102376A KR 20170102376 A KR20170102376 A KR 20170102376A KR 1020177024060 A KR1020177024060 A KR 1020177024060A KR 20177024060 A KR20177024060 A KR 20177024060A KR 20170102376 A KR20170102376 A KR 20170102376A
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KR
South Korea
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data
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package
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KR1020177024060A
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KR101893318B1 (ko
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앤토니 패이
에반 알. 보일
지핑 양
종화 우
Original Assignee
애플 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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Abstract

적층형 반도체 메모리 패키지들에 대한 시스템들 및 방법들이 제공된다. 각각의 패키지는 두 개의 채널들을 통해 패키지 내에 적층된 메모리 다이들로 데이터를 송신할 수 있는 집적회로("IC") 패키지 기판을 포함할 수 있다. 각각의 채널은 IC 패키지 기판의 한쪽 측부 상에 위치될 수 있고, 각각의 채널로부터의 신호들이 그들의 각자의 측부들로부터 메모리 다이들로 라우팅될 수 있다.

Description

적층형 메모리 패키지, 그의 제조 방법, 및 IC 패키지 기판의 핀아웃 설계{STACKED MEMORY PACKAGE, METHOD OF MANUFACTURING THEREOF AND PINOUT DESIGNS OF IC PACKAGE SUBSTRATE}
플래시 메모리(예컨대, NAND 플래시 메모리 및 NOR 플래시 메모리)와 같은 다양한 유형들의 비휘발성 메모리("NVM")가 대용량 저장에 사용될 수 있다. 예를 들어, 소비자 전자기기 디바이스들(예컨대, 휴대용 미디어 플레이어들)은 플래시 메모리를 사용하여, 음악, 비디오, 이미지, 및 기타 미디어 또는 유형의 정보를 포함하는 데이터를 저장한다. 소비자 전자기기 업계에서의 진행중인 동향은 더 작은 디바이스들에 더 많은 NVM들을 활용하여, 데이터 저장 밀도를 증가시키는 창의적인 패키징 솔루션들에 대한 필요성을 생성하는 것을 수반한다.
적층형 반도체 메모리 디바이스들에 대한 시스템들 및 방법들이 제공된다. 적층형 반도체 메모리 패키지는 화살표 형상 적층체에 배열되는 다수의 NVM 다이들 및 패키지 기판을 포함할 수 있다. NVM 다이 적층체는 예를 들어 랜드 그리드 어레이("LGA")와 같은 표면 실장 소켓을 갖는 패키지 기판 상에 실장될 수 있고, 그에 연통가능하게 커플링될 수 있다. NVM 다이들은 화살표 형상 구성으로 패키지 내에 적층될 수 있는데, 여기서 NVM 다이들의 반부는 제1 방향으로 계단을 형성하고, NVM 다이들의 반부는 180° 회전되어 제2의 반대 방향으로 적층을 계속한다. 메모리 제어기가 인쇄 회로 보드("PCB") 또는 인쇄 배선 보드("PWB"), 패키지 기판, 및 와이어-접합들에 의해 의해 제공되는 전기 접속부들을 통해 NVM 다이들과 연통할 수 있다.
일부 실시예들에 따르면, 신규한 표면 실장 핀아웃 설계가 전술한 적층형 반도체 메모리 디바이스와 함께 사용될 수 있다. 핀아웃 설계는, 예를 들어 고속 신호들을 전달하는 접속부들의 차동 쌍들 사이의 거리를 최소화함으로써, 와이어-접합 길이를 최소화함으로써, 패키지 내부의 고속 신호들의 교차를 회피시킴으로써, 고속 핀들의 중심에 접지("GND") 핀을 제공함으로써, 그리고 고속 및 저속 핀들을 분리시킴으로써, 신호 무결성을 향상시키도록 구성될 수 있다. 추가 실시예들에 따르면, 고속 핀들의 배치는 각각의 개별 NVM 패키지 내에서 또는 전체 NVM 시스템 전반에 걸쳐서 신호 무결성을 개선하기 위해 최적화될 수 있다. 표면 실장 핀아웃 설계는 각각의 채널의 대응하는 핀들이 180° 회전 시에 대칭으로 배치되도록 구성되는 두 개의 연통 채널들을 수용할 수 있다.
또한, 접촉부들의 어레이 - 상기 접촉부들의 어레이는 복수의 데이터 I/O 접촉부들을 포함함 - 를 포함하는 저부 표면을 포함하는 집적회로("IC") 패키지 기판으로서, 상기 복수의 데이터 I/O 접촉부들의 제1 서브세트가 상기 저부 표면의 제1 부분 상에 배열되는 제1 C 형상 레이아웃을 형성하고; 상기 복수의 데이터 I/O 접촉부들의 제2 서브세트가 상기 저부 표면의 제2 부분 상에 배열되는 제2 C 형상 레이아웃을 형성하고; 상기 제1 부분 및 상기 제2 부분은 중심축을 중심으로 반사성 대칭인, IC 패키지 기판이 제공된다.
일부 실시예들에 따르면, 상기 접촉부들의 어레이는 복수의 접지("GND") 접촉부들을 추가로 포함하고, 상기 복수의 GND 접촉부들 중 적어도 하나의 GND 접촉부는 상기 복수의 데이터 I/O 접촉부들의 상기 제1 서브세트 및 상기 제2 서브세트 각각의 상기 데이터 I/O 접촉부들로 둘러싸일 수 있다.
일부 실시예들에 따르면, 상기 접촉부들의 어레이는 복수의 데이터 큐 스트로크("DQS") 접촉부들을 추가로 포함하고, 상기 복수의 DQS 접촉부들 중 적어도 하나의 DQS 접촉부는 상기 복수의 데이터 I/O 접촉부들의 상기 제1 서브세트 및 상기 제2 서브세트 각각의 상기 데이터 I/O 접촉부들로 둘러싸일 수 있다.
일부 실시예들에 따르면, 상기 복수의 데이터 I/O 접촉부들의 상기 제1 서브세트는 제1 연통 채널을 포함하고, 상기 복수의 데이터 I/O 접촉부들의 상기 제2 서브세트는 제2 연통 채널을 포함할 수 있다.
일부 실시예들에 따르면, 상기 접촉부들의 어레이는 복수의 칩 인에이블("CE") 접촉부들을 추가로 포함하고, 상기 복수의 CE 접촉부들의 제1 서브세트는 대칭축을 중심으로 상기 복수의 CE 접촉부들의 제2 서브세트와 반사성 대칭일 수 있다.
일부 실시예들에 따르면, 상기 CE 접촉부들의 상기 제1 서브세트는 제1 세트의 메모리 다이들이 상기 제1 연통 채널을 통해 신호들을 전송하는 것 및 수신하는 것 중 적어도 하나를 할 수 있게 하고, 상기 CE 접촉부들의 상기 제2 서브세트는 제2 세트의 메모리 다이들이 상기 제2 연통 채널을 통해 신호들을 전송하는 것 및 수신하는 것 중 적어도 하나를 할 수 있게 할 수 있다.
일부 실시예들에 따르면, 상기 접촉부들의 어레이는 상기 접촉부들의 어레이의 에지들에서 평행한 축들에 배열되는 복수의 공급 전압("Vcc") 및 GND 접촉부들을 추가로 포함하고, 상기 제1 C 형상 레이아웃 및 상기 제2 C 형상 레이아웃은 상기 평행한 축들 사이에 중심이 있을 수 있다.
본 발명의 상기 및 다른 태양들, 그의 특성 및 다양한 특징들은 첨부 도면들과 관련하여 취해진 하기의 상세한 설명을 고찰할 때 더 명백해질 것이며, 도면들에서 유사한 참조 부호들은 전체에 걸쳐 유사한 부분들을 나타낸다.
도 1은 다양한 실시예들에 따른, 메모리 제어기와 함께 호스트 및 NVM 패키지를 포함하는 예시적인 시스템을 도시하는 다이어그램이고;
도 2는 다양한 실시예들에 따른 도 1의 NVM 패키지의 단면도이고;
도 3은 다양한 실시예들에 따른 미처리 NVM 패키지의 단면도이고;
도 4는 다양한 실시예들에 따른 핀아웃 설계를 도시하는 표면 실장 패키지 기판의 저부 평면도이고;
도 5는 다양한 실시예들에 따른 다른 핀아웃 설계를 도시하는 표면 실장 패키지 기판의 다른 저부 평면도이고;
도 6은 다양한 실시예들에 따른 적층형 반도체 메모리 디바이스를 제조하기 위한 공정의 흐름도이다.
집적회로("IC")들에 대한 표면 실장 패키지들은 각각의 IC에 대해 요구되는 상호접속부들의 개수가 전통적인 스루홀 IC 패키지들(예컨대, 이중 인라인 패키지(dual-inline package, "DIP")들 및 핀 그리드 어레이("PGA")들)의 능력 이상으로 증가함에 따라 최근 널리 쓰이게 되었다. 표면 실장 IC 패키지들의 예들은 볼 그리드 어레이("BGA")들 및 랜드 그리드 어레이("LGA")들을 포함한다. BGA 또는 LGA는 패키지 기판의 저부 표면 상의 x-y 평면에 배열되는 접촉부들의 어레이를 포함할 수 있다. 접촉부들은 예를 들어 PCB 또는 PWB와 같은 제2 기판의 대응하는 접촉부들에 솔더링될 수 있다. 제2 기판은 신호들을 IC 패키지로 그리고 IC 패키지로부터 전달하기 위한 전도성 트레이스들을 포함할 수 있다.
본 명세서에 개시된 예시적인 실시예들은 IC 패키지 기판들을 언급할 수 있는데, 이들은 명료성을 위해 LGA들로 지칭된다. 그러나, 당업자는 임의의 적합한 유형의 표면 실장 패키지 또는 스루홀 패키지가 본 발명의 사상으로부터 벗어남이 없이 LGA로 대체될 수 있다는 것을 이해할 수 있다.
구체적으로, LGA의 저부 표면 상의 접촉부들은 패키지 기판을 통과해서 형성되는 전도성 비아들을 사용하여 상부 표면에 라우팅될 수 있다. LGA는 또한 LGA의 상부에 실장된 하나 이상의 IC들에 연통가능하게 커플링시키기 위한, 패키지 기판의 상부 표면 상의 전도성 패드들 및/또는 트레이스들을 포함할 수 있다. 일부 실시예들에서, 와이어-접합 패드들이 접촉부들을 IC(들)에 연통가능하게 커플링시키기 위해 LGA의 상부 표면 상에 형성될 수 있다. 추가로, 적층체에서의 제1 IC는 패키지 기판의 상부 표면에 플립칩-접합(flip-chip bond)될 수 있다. 일부 실시예들에서, IC 패키지는 NVM 패키지일 수 있고, 플립칩-접합된 IC는 NVM 패키지를 위한 메모리 제어기일 수 있다.
일부 실시예들에서, NVM 패키지는 LGA의 상부 표면에 실장되는 NVM 다이들의 적층체를 포함할 수 있다. 적층체는 화살표 형상일 수 있는데, NVM 다이들의 제1 반부는 제1 방향으로 계단을 형성하고, NVM 다이들의 제2 반부는 적층을 계속하여 반대 방향으로 계단을 형성한다. 이러한 화살표 형상 적층형 다이 레이아웃은 와이어-접합 와이어들을 수용하기 위해 각각의 NVM 다이의 상부 표면 상에 노출 부분을 제공할 수 있다. NVM 다이들의 제1 반부는 계단의 스텝들에 인접한 LGA의 측부로부터 패키지 기판에 와이어-접합될 수 있고, 반면에 NVM 다이들의 제2 반부는 반대쪽 측부로부터 LGA에 (즉, 제2 계단의 스텝들에 인접하게) 와이어-접합될 수 있다. 제2 계단에서의 NVM 다이들은 제1 반부에 있는 것들로부터 180° 회전되어, 접합 패드들이 정확한 방향으로 대면하여 와이어-접합 와이어들을 수용하게 할 수 있다.
LGA의 저부 측 상에 형성된 접촉부들은 접촉부들의 제1 세트(예컨대, 제1 채널)가 제1 계단의 스텝들에 가장 가까운 패키지 기판의 측부 상에 배열되어 그들 접촉부들과 상부 표면 상의 와이어-접합 패드들 사이의 배선 거리를 최소화할 수 있도록 배열될 수 있다. 접촉부들의 제1 세트는 NVM 다이들의 제1 반부에 전용될 수 있다. 유사하게, 접촉부들의 제2 세트(예컨대, 제2 채널)가 제2 계단의 스텝들에 가장 가까운 패키지 기판의 측부 상에 배열될 수 있다. 접촉부들의 제2 세트는 NVM 다이들의 제2 반부에 전용될 수 있다. 다양한 접촉부 배열들의 추가적인 최적화가 도 4 및 도 5와 관련하여 하기에서 더 상세히 논의될 것이다.
도 1은 호스트(102) 및 NVM 패키지(104)를 포함하는 시스템(100)을 도시한 다이어그램이다. 호스트(102)는 메모리 제어기(106), 호스트 인터페이스(110), 및 대응하는 NVM들(128a 내지 128n)을 갖는 메모리 다이들(112a 내지 112n)을 포함할 수 있는 NVM 패키지(104)와 연통할 수 있다. 호스트(102)는 휴대용 미디어 플레이어, 셀룰러 전화, 포켓 크기의 개인 컴퓨터, 개인 디지털 어시스턴트("PDA"), 테스크톱 컴퓨터, 랩톱 컴퓨터, 및/또는 태블릿 컴퓨팅 디바이스와 같은 다양한 호스트 디바이스들 및/또는 시스템들 중 임의의 것일 수 있다. NVM 패키지(104)는 NVM들(128a 내지 128n)을 (예컨대, 메모리 다이들(112a 내지 112n) 내에) 포함할 수 있고, 볼 그리드 어레이 패키지 또는 다른 적합한 유형의 집적회로("IC") 패키지일 수 있다. NVM 패키지(104)는 호스트(102)의 일부분일 수 있고, 그리고/또는 그로부터 분리될 수 있다. 예를 들어, 호스트(102)는 보드 레벨 디바이스일 수 있고, NVM 패키지(104)는 보드 레벨 디바이스에 설치되는 메모리 서브시스템일 수 있다. 다른 실시예들에서, NVM 패키지(104)는 유선(예컨대, SATA) 또는 무선(예컨대, 블루투스™) 인터페이스로 호스트(102)에 커플링될 수 있다.
호스트(102)는 NVM 패키지(104)와 상호작용하도록 구성되는 호스트 제어기(114)를 포함할 수 있다. 예를 들어, 호스트(102)는 NVM 패키지(104)에 판독, 프로그램, 및 소거 동작들과 같은 다양한 액세스 요청들을 송신할 수 있다. 호스트 제어기(114)는 소프트웨어 및/또는 펌웨어 명령어들의 실행에 기초하여 동작들을 수행하도록 구성되는 하나 이상의 프로세서들 및/또는 마이크로프로세서들을 포함할 수 있다. 추가적으로 그리고/또는 대안적으로, 호스트 제어기(114)는 다양한 동작들을 수행하도록 구성되는 하드웨어 기반 컴포넌트들, 예컨대 주문형 반도체("ASIC")들을 포함할 수 있다. 호스트 제어기(114)는 호스트(102)와 NVM 패키지(104) 사이에 공유되는 통신 프로토콜에 따라 NVM 패키지(104)에 송신되는 정보(예컨대, 커맨드, 데이터)를 포맷화할 수 있다.
호스트(102)는 휘발성 메모리(108)를 포함할 수 있는 저장 컴포넌트(134)를 포함할 수 있다. 휘발성 메모리(108)는 다양한 휘발성 메모리 유형들 중 임의의 것, 예컨대 캐시 메모리 또는 RAM일 수 있다. 호스트(102)는 메모리 동작들을 수행하는 데 그리고/또는 NVM 패키지(104)로부터/로 판독/기록되고 있는 데이터를 일시적으로 저장하는 데 휘발성 메모리(108)를 사용할 수 있다. 예를 들어, 휘발성 메모리(108)는 NVM 패키지(104)에 전송되거나 또는 그로부터 수신된 데이터를 저장하는 메모리 동작들의 큐를 일시적으로 저장할 수 있다.
호스트(102)는 연통 채널(116)을 통해 NVM 패키지(104)와 연통할 수 있다. 연통 채널(116)은 고정식(예컨대, 고정된 연통 채널), 탈착식(예컨대, 범용 직렬 버스(USB), SATA(serial advanced technology), 또는 무선(예컨대, 블루투스™)일 수 있다. NVM 패키지(104)와의 상호작용들은 액세스 요청들을 제공하는 것, 및 데이터, 예컨대 메모리 다이들(112a 내지 112n) 중 하나 이상에 프로그래밍될 데이터를 NVM 패키지(104)로 송신하는 것을 포함할 수 있다. 연통 채널(116)을 통한 연통은 NVM 패키지(104)의 호스트 인터페이스(110)에서 수신될 수 있다. 호스트 인터페이스(110)는 메모리 제어기(106)의 일부분일 수 있고 그리고/또는 그에 연통가능하게 접속될 수 있다. 일부 실시예들에서, 예를 들어 메모리 제어기(106)가 NVM 패키지(104) 외부에 위치되는 경우, 호스트 인터페이스(110)는 또한 NVM 패키지(104)로부터 생략될 수 있다.
호스트 제어기(114)와 유사하게, 메모리 제어기(106)는 소프트웨어 및/또는 펌웨어 명령어들의 실행에 기초하여 동작들을 수행하도록 구성되는 하나 이상의 프로세서들 및/또는 마이크로프로세서들(120)을 포함할 수 있다. 추가적으로 그리고/또는 대안적으로, 메모리 제어기(106)는 다양한 동작들을 수행하도록 구성되는 하드웨어 기반 컴포넌트들, 예컨대 ASIC들을 포함할 수 있다. 메모리 제어기(106)는 호스트(102)에 의해 개시되는 액세스 요청들을 수행하는 것과 같은 다양한 동작들을 수행할 수 있다.
호스트 제어기(114) 및 메모리 제어기(106)는, 단독으로 또는 조합해서, 다양한 메모리 관리 기능들, 예컨대 가비지 콜렉션(garbage collection) 및 웨어 레벨링(wear leveling)을 수행할 수 있다. 메모리 제어기(106)가 적어도 일부의 메모리 관리 기능들을 수행하도록 구성되는 구현예들에서, NVM 패키지(104)는 "매니지드 NVM(managed NVM)"(또는 NAND 플래시 메모리를 위한 "매니지드 NAND")로 지칭될 수 있다. 이는, NVM 패키지(104) 외부의 호스트 제어기(114)가 NVM 패키지(104)를 위한 메모리 관리 기능들을 수행하는 "미처리 NVM"(또는 NAND 플래시 메모리를 위한 "미처리 NAND")와는 대조적일 수 있다.
일부 실시예들에서, 메모리 제어기(106)는 메모리 다이들(112a 내지 112n)과 동일한 패키지 내에 포함될 수 있다. 다른 실시예들에서, 메모리 제어기(106)는, 물리적으로, 호스트(102)와 분리된 패키지 내에 또는 그와 동일한 패키지 내에 위치될 수 있다. 일부 실시예들에서, 메모리 제어기(106)는 생략될 수 있으며, 메모리 제어기(106)에 의해 일반적으로 수행되는 모든 메모리 관리 기능들(예컨대, 가비지 콜렉션 및 웨어 레벨링)이 호스트 제어기(예컨대, 호스트 제어기(114))에 의해 수행될 수 있다.
메모리 제어기(106)는 휘발성 메모리(122) 및 NVM(124)을 포함할 수 있다. 휘발성 메모리(122)는 다양한 휘발성 메모리 유형들 중 임의의 것, 예컨대 캐시 메모리 또는 RAM일 수 있다. 예를 들어, 메모리 제어기(106)는 액세스 요청들을 수행하는 데 그리고/또는 메모리 다이들(112a 내지 112n) 내의 NVM들(128a 내지 128n)로부터/로 판독/기록되고 있는 데이터를 일시적으로 저장하는 데 휘발성 메모리(122)를 사용할 수 있다. 추가로, 휘발성 메모리(122)는 펌웨어를 저장할 수 있고, 메모리 제어기(106)는 NVM 패키지(104)에 대한 동작들(예컨대, 판독/프로그램 동작들)을 수행하는 데 펌웨어를 이용할 수 있다.
메모리 제어기(106)는 NVM들(128a 내지 128n)에 액세스하는 데 공용 내부 버스(126)를 사용할 수 있는데, 이는 지속적인 데이터 저장에 사용될 수 있다. NVM 패키지(104)에 오직 하나의 공용 내부 버스(126)가 도시되지만, NVM 패키지는 하나 초과의 공용 내부 버스를 포함할 수 있다. 각각의 내부 버스는 메모리 다이들(112a 내지 112n)에 대해서 도시된 바와 같은 다수(예컨대, 2개, 3개, 4개, 8개, 32개 등)의 메모리 다이들에 접속될 수 있다. 메모리 다이들(112a 내지 112n)은 적층형 구성을 비롯한 다양한 구성들로 물리적으로 배열될 수 있고, 일부 실시예들에 따르면, IC 다이들일 수 있다. 일부 실시예들에 따라, 적층형 구성들로 배열된 메모리 다이들(112a 내지 112n)은 전도성 에폭시 트레이스들로 메모리 제어기(106)에 전기적으로 커플링될 수 있다. 이들 실시예들은 도 3 내지 도 5와 관련하여 하기에 더 상세히 논의될 것이다.
NVM들(128a 내지 128n)은 다양한 NVM 중 임의의 것, 예컨대 플로팅 게이트 또는 전하 트래핑 기술에 기초한 NAND 플래시 메모리, NOR 플래시 메모리, 소거가능 프로그래머블 판독 전용 메모리(erasable programmable read only memory, "EPROM"), 전기적 소거가능 프로그래머블 판독 전용 메모리(electrically erasable programmable read only memory, "EEPROM"), 강유전성 RAM(ferroelectric RAM, "FRAM"), 자기 저항성 RAM(magnetoresistive RAM, "MRAM"), 상변화 메모리(phase change memory, "PCM"), 또는 이들의 임의의 조합일 수 있다.
도 2는 다양한 실시예들에 따른 NVM 패키지(204)의 단면도이다. NVM 패키지(204)는 메모리 다이들(212a 내지 212h) 및 LGA(230)를 포함할 수 있는데, 이들은, 전술한 바와 같이, 예를 들어 LGA, BGA, 또는 PGA와 같은 임의의 적합한 패키지 기판일 수 있다. NVM 패키지(204) 및 메모리 다이들(212a 내지 212h)은 각각 도 1의 NVM 패키지(104) 및 메모리 다이들(112a 내지 112n)에 대응할 수 있다. NVM 패키지(204)는 또한 인캡슐레이트(232) 및 와이어-접합 와이어들(240)을 포함할 수 있다. 구체적으로, NVM 패키지(204)는 예를 들어 메모리 제어기(106)와 같은 전용의 패키지 내 메모리 제어기를 포함하지 않는 "미처리" NVM 패키지일 수 있다.
전술한 요소들은, 예를 들어 전체 NVM 시스템(예컨대, 도 1의 시스템(100)) 또는 NVM 시스템의 일부분을 위한 PCB 또는 PWB와 같은 기판일 수 있는 기판(234) 상에 실장될 수 있다. 기판(234)은 시스템의 다수의 컴포넌트들 사이의 접속성을 가능하게 하는 전도성 리드들을 포함할 수 있다. 예를 들어, NVM 패키지(204)의 LGA(230)는 (예컨대, 솔더를 사용하여) 기판(234)의 접촉부들(도시되지 않음)에 연통가능하게 커플링될 수 있고, 인쇄 전도체들(도시되지 않음)이 메모리 다이들(212a 내지 212h)을 호스트 제어기(예컨대, 도 1의 호스트 제어기(114)) 및/또는 다른 시스템 컴포넌트들에 전기적으로 커플링시킬 수 있다.
동작 동안에 또는 극한 조건들에서 NVM 패키지(204)에 대한 손상을 방지하기 위해, LGA(230), 인캡슐레이트(232), 및 메모리 다이들(212a 내지 212h)은 유사한 열 팽창 계수를 갖는 재료로 제조될 수 있다. 예를 들어, 메모리 다이들(212a 내지 212h)은 Si 웨이퍼 상에서 처리되는 집적회로 다이들일 수 있고, LGA(230)는 직물 또는 섬유 재료들 및 수지로 된 층들로부터 형성되는 라미네이트일 수 있고, 인캡슐레이트(232)는 플라스틱, 세라믹, 또는 실리콘 고무 합성물일 수 있다. 다른 실시예들에서, 메모리 제어기(206)는 임의의 적합한 기판(예컨대, Ge, GaAs, InP) 상에서 처리될 수 있고, 인캡슐레이트(232)는 메모리 제어기(206)에 물리적 및 환경적 보호를 제공하는 임의의 적합한 인캡슐레이트 재료일 수 있다. 인캡슐레이트(232)는 또한 메모리 다이들(212a 내지 212h)로부터 열을 효율적으로 방산시키도록 선택될 수 있다.
NVM 패키지(204)는 전자기 간섭("EMI") 차폐부(236) 내에 전체적으로 또는 부분적으로 밀봉될 수 있다. EMI 차폐부(236)는 NVM 패키지(204)의 컴포넌트들로부터 전자기 방사선의 방출을 방지할 수 있다. 유사하게, EMI 차폐부(236)는 외부 소스들에 의해 방출되는 전자기 및/또는 고주파 간섭으로부터 NVM 패키지(204)의 컴포넌트들에 대한 손상을 방지할 수 있다. 대체로, EMI 차폐부(236)는 패러데이 케이지(Faraday cage)로서 기능할 수 있는데, 이는 전기장 및/또는 전자기장의 전파를 차단할 수 있다. 게다가, EMI 차폐부(236)는 전기 전하를 방산시키기 위해 접지에 커플링될 수 있다. 도 2에 도시된 바와 같이, EMI 차폐부(236)는 NVM 패키지(204)의 일부분 또는 전체를 밀봉하는 "깡통"형 EMI 차폐부일 수 있다. 일부 실시예들에 따르면, EMI 차폐부(236) 내의 공간은 비어 있을 수 있다(예컨대, 공기로 충전될 수 있다). 다른 실시예들에서, EMI 차폐부(236) 내의 공간은 적합한 유전체 재료로 충전될 수 있다. EMI 차폐부(236)는 또한, 일부 실시예들에 따르면, 표준 코팅 기법들(예컨대, 물리적 증착("PVD"), 화학적 증착("CVD"), 스핀 코팅 등)을 이용하여 컨포멀 전도성 박막(conformal conducting thin film)으로서 캡슐레이트(232) 재료 위에 침착될 수 있다.
본 명세서에 기술되는 실시예들이 특정 반도체 다이들(예컨대, 메모리 제어기들 및 메모리 다이들)을 언급하지만, 당업자는 반도체 패키지(예컨대, NVM 패키지(204))가 반도체 다이들의 임의의 적합한 조합을 포함할 수 있다는 것을 이해할 것이다. 예를 들어, 패키지는 휘발성 메모리, 비휘발성 메모리, 및/또는 하나 이상의 아날로그 회로 다이들을 비롯한 다른 반도체 다이들의 적층체에 접속되는 마이크로프로세서 다이를 포함할 수 있을 것이다.
NVM 패키지(204)는 적층형 반도체 다이 구성의 일례일 수 있는데, 그 이유는 하나 이상의 개별 반도체 칩들(예컨대, 메모리 다이들(212a 내지 212h))이 적층형 구성으로 배열되기 때문이다. 일부 실시예들에서, 메모리 다이들(212a 내지 212h)은 임의의 적합한 접착제(예컨대, 에폭시)를 사용하여 LGA(230)의 표면에 그리고 서로에게 고정했다. 적층형 반도체 다이 구성들은 개별 반도체 칩들이 회로 보드 상에 횡방향으로 실장되는 회로 보드 구성들 이상의 다수의 이점들을 제공할 수 있다. 예를 들어, 적층형 구성들에서의 다이들은 더 작은 "풋프린트"를 갖는데, 이는 작은 전체 디바이스 크기가 희망되는 응용물들에서 이로울 수 있다. 사실상, 패키지의 풋프린트가 최대 반도체 칩의 치수에 매우 가까울 수 있기 때문에, NVM 패키지(204)는 "칩 스케일 패키지"로 지칭될 수 있다. 메모리 다이들을 적층하는 것은 또한 전자 디바이스의 데이터 저장 밀도를 증가시켜, 더 많은 데이터가 동일한 물리적 공간에 저장되게 한다.
8개의 메모리 다이들이 도 2에 도시되어 있지만, 당업자는 임의의 적합한 개수의 메모리 다이들이 NVM 패키지(204) 내에 포함되어 공간, 배선, 및/또는 구조적 제한사항들의 영향을 받게 될 수 있다는 것을 이해할 것이다.
개별 메모리 다이들은, 일부 실시예들에 따르면, 와이어-접합 와이어들(240)을 사용하여 LGA(230)에 연통가능하게 커플링될 수 있다. 와이어-접합 공정은 LGA(230)의 제1 표면(238) 상의 접합 패드들(260)로부터 메모리 다이들(212a 내지 212h) 상에 형성된 접합 패드들(262)로 가요성 와이어들을 부착하는 것을 수반할 수 있다. 와이어들은 임의의 적합한 고도 전도성의 연성 금속(예컨대, Al, Au, Cu)으로 제조될 수 있다. 요구되는 외부 접속부들의 개수에 따라, LGA(230) 및/또는 메모리 다이들(212a 내지 212h) 상의 접합 패드들이 스태거링될 수 있다. 접합 패드들을 스태거링하는 것은 접합 패드 피치(접합 패드들 사이의 중심간 거리)를 감소시킬 수 있고, 인라인 접합 패드들보다 더 많은 외부 접속부들을 허용할 수 있다. 스태거링된 접합 패드들은 인접 와이어들 사이에서의 단락화를 방지하도록 LGA(230) 상의 접합 패드들이 테라싱(terrace)될 것을 요구할 수 있다.
이러한 와이어-접합 공정을 통해, 메모리 다이들(212a 내지 212h)은 LGA(230) 및 다양한 다른 시스템 컴포넌트들(예컨대, 도 1의 호스트(102))에 연통가능하게 커플링될 수 있다. 조합된 와이어-접합 와이어들(240) 및 LGA(230)와 기판(234)의 전기 접속부들은 예를 들어 도 1의 공용 내부 버스(126)를 나타낼 수 있다.
도 2에 도시된 화살표 형상 구조물을 형성하기 위해, 개별 메모리 다이들(212a 내지 212h)은 함께 적층되어 접착될 수 있고, 이 때, 인접 메모리 다이들은 서로로부터 약간 오프셋되어, 각각의 메모리 다이 상에 노출 표면을 생성하게 된다. 메모리 다이들(212a 내지 212h)의 노출 표면들은 와이어-접합 와이어들(240)에 커플링시키기 위한 접합 패드들(262)을 포함할 수 있다. 도 2에 도시된 바와 같이, 메모리 다이들의 반부(즉, 메모리 다이들(212a 내지 212d))는 NVM 패키지(204)의 제1 에지에 더 가까운 노출 표면들을 남겨두는 제1 방향으로 계단을 형성할 수 있고, 메모리 다이들의 반부(즉, 메모리 다이들(212e 내지 212h))는 제1 에지에 반대되는 NVM 패키지(204)의 제2 에지에 더 가까운 노출 표면들을 남겨두는 제2 방향으로 계단을 형성할 수 있다. 와이어-접합 와이어들(240)은 NVM 패키지(204)의 제1 측부 및 제2 측부로부터 각각 메모리 다이들(212a 내지 212d) 및 메모리 다이들(212e 내지 212h)에 커플링될 수 있다.
도 3은 다양한 실시예들에 따른 NVM 패키지(304)의 단면도이다. NVM 패키지(304)는 메모리 제어기(306), 메모리 다이들(312a 내지 312f), 및 LGA(330)를 포함할 수 있다. NVM 패키지(304), 메모리 제어기(306), 및 메모리 다이들(312a 내지 312h)은 예를 들어 각각 도 1의 NVM 패키지(104), 메모리 제어기(106), 및 메모리 다이들(112a 내지 112n)에 대응할 수 있다. NVM 패키지(304)는 또한 인캡슐레이트(332) 및 와이어-접합 와이어들(340)을 포함할 수 있다. 상기의 요소들은 전체 NVM 시스템(예컨대, 도 1의 시스템(100)) 또는 NVM 시스템의 일부분을 위한 기판일 수 있는 기판(334) 상에 실장될 수 있다. NVM 패키지(304)가 메모리 제어기(306)를 포함할 수 있기 때문에, NVM 패키지(304)는 "매니지드" NVM일 수 있다.
도 3에 도시된 바와 같이, 메모리 제어기(306)는 임의의 적합한 접착제(예컨대, 에폭시)로 LGA(330)에 접합될 수 있는데, LGA(330)는, 전술한 바와 같이, 예를 들어 LGA, BGA, 또는 PGA와 같은 임의의 적합한 패키지 기판일 수 있다. 또한, 메모리 제어기(306)는 활성 표면(350) 및 비활성 표면(352)을 포함할 수 있다. 이들 실시예들에서, 메모리 제어기(306)의 활성 표면(350)은 LGA(330)의 제1 표면(338)에 플립칩-접합될 수 있다. 따라서, 메모리 제어기(306)는 활성 표면(350) 상에 형성되는 솔더 범프들(316)을 포함할 수 있는데, 이들은 메모리 제어기(306)를 LGA(330)의 제1 표면(338)에 플립칩-접합하는 데 사용될 수 있다. 메모리 다이들(312a 내지 312h)은 임의의 적합한 접착제(예컨대, 에폭시)를 사용하여 메모리 제어기(306)의 비활성 표면(352) 상에 실장될 수 있다.
대체로, 플립칩-접합들은 다른 접합 방법들(예컨대, 와이어-접합 및 TAB 접합)에 비해 칩-패키지 상호접속 길이를 감소시켜, 감소된 인덕턴스, 및 그에 따라 개선된 고속 신호 무결성을 생성할 수 있다. 솔더 범프들(316)은 웨이퍼 처리 동안에 메모리 제어기 다이들에 추가될 수 있다. 메모리 제어기(306) 및 LGA(330)가 적절히 정렬되는 경우, 솔더 범프들(316)은 메모리 제어기(306)와 LGA(330)의 제1 표면(338) 사이에 전기 접속부를 생성하도록 리플로우될 수 있다. 언더필 접착제(underfill adhesive)가 메모리 제어기(306)와 LGA(330) 사이에 추가되어 솔더 범프들(316) 상의 응력을 감소시킬 수 있다.
도면에 도시되지 않은 다른 실시예들에서, 메모리 제어기(306)는 LGA(330)에 커플링될 수 있고, 이 때, 활성 표면(350)은 LGA(330)의 제1 표면(338)으로부터 떨어져 대면하고 있다. 이들 실시예들에서, 메모리 제어기(306)는 메모리 다이들(312a 내지 312h)과 함께 와이어-접합 와이어들(340)을 통해 LGA(330)에 연통가능하게 커플링될 수 있다. 따라서, 메모리 제어기(306)는 와이어-접합 와이어들(340)에 커플링하기 위해 노출 표면 상에 와이어-접합 패드들을 포함할 수 있다.
도 4는 일부 실시예들에 따른 LGA(430)의 하부측의 예시적인 평면도이다. LGA(430)는 예를 들어 도 2의 LGA(230)에 대응할 수 있다. 접촉부들(450)의 어레이가 NVM 패키지(예컨대, NVM 패키지(204))와 다양한 다른 시스템 컴포넌트들(예컨대, 도 1의 호스트(102)) 사이에서 신호들을 전달하기 위해 LGA(430)의 하부측 상에 배열될 수 있다. 접촉부들(450)은 NVM 패키지 내의 하나 이상의 다이들과 연통하기에 적합한 하기의 접촉부들을 포함할 수 있다:
Figure pat00001
Vcc: 공급 전압(판독)(x4)
Figure pat00002
VccQ: 공급 전압(I/O)(x4)
Figure pat00003
Vpp: 공급 전압(프로그램/소거)
Figure pat00004
Vref: 기준 전압
Figure pat00005
GND: 접지(x6)
Figure pat00006
PPM0-PPM1 입력: 전력 제어 입력 채널들 0,1
Figure pat00007
PPM0-PPM1 출력: 전력 제어 출력 채널들 0,1
Figure pat00008
WE0#-WE1#: 기록 인에이블 채널들 0,1
Figure pat00009
CLE0-CLE1: 커맨드 래치 인에이블 채널들 0,1
Figure pat00010
ALE0-ALE1: 어드레스 래치 인에이블 채널들 0,1
Figure pat00011
RE0-RE1: 판독 인에이블 채널들 0,1
Figure pat00012
RE0#-RE1#: 판독 인에이블 채널들 0,1
Figure pat00013
CE0#-CE7#: 칩 인에이블 0-7
Figure pat00014
R/B0-R/B1: 준비/비지 채널들 0,1
Figure pat00015
DQS0-DQS1: 데이터 큐 스트로브 채널들 0,1
Figure pat00016
DQS0#-DQS1#: 데이터 큐 스트로브 채널들 0,1
Figure pat00017
IO(0-7)-0: 데이터 I/O 핀들 0-7 채널 0
Figure pat00018
IO(0-7)-1: 데이터 I/O 핀들 0-7 채널 1
접촉부들(450)의 어레이는 0으로부터 8까지 연장되는 로우(row)(y 축) 좌표들과, 어레이의 에지들에 배열될 수 있는 전력 및 접지 핀들에 대해 OA로부터 OF까지 연장되고 그리고 y 축에 대해 어레이에서 대체로 중심에 배열될 수 있는 신호 핀들에 대해 A로부터 N까지 연장되는 컬럼(column) 좌표들을 갖는 x-y에 배열될 수 있다. 당업자는, 핀 좌표계가 자의적이고 임의의 적합한 좌표계가 채용될 수 있다는 것을 이해할 것이다.
데이터 I/O 핀들(예컨대, IO(0-7)-0 및 IO(0-7)-1)은 NVM 패키지 내의 하나 이상의 NVM 다이들(예컨대, 도 1의 메모리 다이들(112a 내지 112n))에 고속 데이터 신호들을 연통시키는 데 사용될 수 있다. 구체적으로, 데이터 I/O 핀들의 각각의 세트는 제어기와 NVM 다이(예컨대, 도 2의 메모리 다이들(212a 내지 212h) 중 하나) 사이의 8-비트 연통 채널을 나타낼 수 있다. 예를 들어, 도 2와 관련하여 전술한 미처리 NAND NVM 패키지의 경우, 제어기는 호스트 디바이스의 제어기(예컨대, 도 1의 호스트 제어기(114))일 수 있다. 반면, 도 3과 관련하여 전술한 매니지드 NAND NVM 패키지의 경우, 제어기는 NMV 패키지의 메모리 제어기(예컨대, 도 3의 메모리 제어기(306))일 수 있다.
고속 응용물들에 있어서, 차동 쌍들 사이의 거리를 최소화하는 것 및 신호가 이동해야 하는 전체 거리를 감소시키는 것은 데이터 I/O 핀들 이상으로 신호 무결성을 개선하는 것을 도울 수 있다. 구체적으로, 차동 쌍 접촉부들 사이의 거리는 사전결정된 임계 거리 미만일 것을 요구받을 수 있다. 따라서, 최적의 핀아웃 설계는 차동 쌍 신호들을 전달하는 핀들 사이의 거리뿐만 아니라 이들 신호들이 이동하는 전체 거리를 감소시킬 수 있다. 이들 목적들은 대체로 도 4에 디스플레이된 핀 배열에 의해 충족될 수 있다.
각각의 채널의 데이터 I/O 핀들은 GND 핀을 둘러싸는 루프 형상으로 배열될 수 있다. 차동 쌍 신호들은 루프 형상 레이아웃들 내의 인접 데이터 I/O 핀들을 통해 전달될 수 있다. 예를 들어, 하기의 핀들은 채널 0에 대한 차동 쌍 신호들을 전달할 수 있다: IO0-0과 IO3-0; IO1-0과 IO2-0; IO4-0과 IO7-0; 및 IO5-0과 IO6-0. 필요한 부분만 약간 수정하여, 채널 1에 대한 데이터 I/O 핀들에 동일한 사항이 적용될 수 있다. 루프 형상 데이터 I/O 핀 레이아웃 내에의 GND 핀의 포함은 각각의 차동 쌍의 핀들 사이에서 접지 오프셋을 감소시킴으로써 신호 무결성을 개선하는 것을 추가로 도울 수 있다. 루프 형상 레이아웃은 또한 NVM 패키지 내에서 고속 신호 캐리어들을 교차시킬 필요성을 감소시켜, 캐리어들 사이의 누화를 감소시킬 수 있고 그에 의해 신호 무결성을 개선할 수 있다.
추가적인 핀들은 예를 들어 RE0, RE1, RE0#, RE1#, DQS0#, 및 DQS1# 핀들을 포함하는 루프 형상 데이터 I/O 핀 레이아웃의 일부분일 수 있다.
데이터 I/O 핀들의 루프 형상 레이아웃들은 y 축 상에서 서로 오프셋될 수 있고, 비-데이터 I/O 활성에 전용되는 핀들의 로우들 사이에 배열될 수 있다. 예를 들어, GND, VccQ, Vcc, PPM0 입력, 및 PPM1 입력 핀들은 어레이의 상부 및 저부 에지들을 따르는 로우들로 배열될 수 있고, 루프 형상 데이터 I/O 핀 레이아웃은 그들 로우들 사이에 배열될 수 있다. 기록 인에이블, 칩 인에이블, 어드레스 래치 인에이블, PPM 출력, 및 커맨드 래치 인에이블 핀들을 비롯한 추가적인 핀들이 루프 형상 레이아웃들 사이에 있는 대각선 로우들에 배열될 수 있다.
일부 실시예들에 따르면, 각각의 채널에 전용되는 핀들은 회전 대칭 중심 지점(470)을 중심으로 대칭으로 배치될 수 있다. 각각의 채널에 전용되는 핀들은 회전 대칭 지점을 관통해서 도시된 중심축(472)의 양쪽 측부 상에 배열될 수 있다. 따라서, 도 4에 도시된 바와 같이, 데이터 I/O 핀들 IO(0-7)-0은 회전 대칭 지점을 중심으로 반사되는 데이터 I/O 핀들 IO(0-7)-1에 대응할 수 있다. 유사하게, 채널 0의 각각의 핀은 대칭축을 중심으로 반사되는 경우에 채널 1의 대응 핀에 맵핑한다.
LGA(430)는 예를 들어 도 2의 NVM 패키지(204)와 같은 적층형 NVM 패키지의 NVM 다이에 신호들을 라우팅하는 데 특히 유용할 수 있다. 메모리 다이들의 반부(즉, 메모리 다이들(212a 내지 212d))가 NVM 패키지(204)의 제1 에지에 더 가까운 노출 표면들을 남겨두는 제1 방향으로 계단을 형성할 수 있기 때문에, 단일 채널(예컨대, 채널 0)에 전용되고 LGA(430)의 일부분(예컨대, NVM 패키지(204)의 제1 에지에 더 가까움) 상에 배열되는 접촉부들(450)의 서브세트로부터 라우팅되는 신호들이 최소 신호 캐리어 길이로 메모리 다이들(212a 내지 212d)의 접합 패드들로 라우팅될 수 있다. 예를 들어, 채널 0에 전용되는 접촉부들(450)의 제1 서브세트(452)는 메모리 다이들(212a 내지 212d)의 노출 표면들에 가장 가까운 LGA(430)의 일부분 상에 배열될 수 있다. 채널 1에 전용되는 접촉부들(450)의 제2 서브세트(454)는 어레이의 반대쪽 측부(예컨대, 중심축(472)의 반대쪽 측부) 상에 배열될 수 있고, 그에 따라 메모리 다이들(212e 내지 212h)의 노출 표면들에 가장 가까울 수 있다. 메모리 다이들(212e 내지 212h)이 메모리 다이들(212a 내지 212d)로부터 180° 회전될 수 있고 채널 0이 채널 1로부터 180° 회전될 수 있기 때문에, 각각의 채널은 (서로로부터 180° 회전되었지만) 동일한 배선 레이아웃들을 이용하여 메모리 다이들의 각각의 세트로 라우팅될 수 있다.
도 5는 일부 실시예들에 따른 LGA(530)의 하부측의 예시적인 평면도이다. LGA(530)는 예를 들어 도 2의 LGA(230)에 대응할 수 있다. 접촉부들(550)의 어레이가 NVM 패키지(예컨대, NVM 패키지(204))와 다양한 다른 시스템 컴포넌트들(예컨대, 도 1의 호스트(102)) 사이에서 신호들을 전달하기 위해 LGA(530)의 하부측 상에 배열될 수 있다. 접촉부들(550)은 NVM 패키지 내의 하나 이상의 다이들과 연통하기에 적합한 하기의 접촉부들을 포함할 수 있다:
Figure pat00019
Vcc: 공급 전압(판독)(x4)
Figure pat00020
VccQ: 공급 전압(I/O)(x4)
Figure pat00021
Vpp: 공급 전압(프로그램/소거)
Figure pat00022
Vref: 기준 전압
Figure pat00023
GND: 접지(x6)
Figure pat00024
PPM0-PPM1 입력: 전력 제어 입력 채널들 0,1
Figure pat00025
PPM0-PPM1 출력: 전력 제어 출력 채널들 0,1
Figure pat00026
WE0#-WE1#: 기록 인에이블 채널들 0,1
Figure pat00027
CLE0-CLE1: 커맨드 래치 인에이블 채널들 0,1
Figure pat00028
ALE0-ALE1: 어드레스 래치 인에이블 채널들 0,1
Figure pat00029
RE0-RE1: 판독 인에이블 채널들 0,1
Figure pat00030
RE0#-RE1#: 판독 인에이블 채널들 0,1
Figure pat00031
CE0#-CE7#: 칩 인에이블 0-7
Figure pat00032
R/B0-R/B1: 준비/비지 채널들 0,1
Figure pat00033
DQS0-DQS1: 데이터 큐 스트로브 채널들 0,1
Figure pat00034
DQS0#-DQS1#: 데이터 큐 스트로브 채널들 0,1
Figure pat00035
IO(0-7)-0: 데이터 I/O 핀들 0-7 채널 0
Figure pat00036
IO(0-7)-1: 데이터 I/O 핀들 0-7 채널 1
접촉부들(550)의 어레이는 0으로부터 8까지 연장되는 로우(y 축) 좌표들과, 전력 및 접지 핀들에 대해 OA로부터 OF까지 연장되고 그리고 신호 핀들에 대해 A로부터 N까지 연장되는 컬럼(x 축) 좌표들을 갖는 x-y에 배열될 수 있다. 도 5에 도시된 바와 같이, 전력 및 접지 핀들은 어레이의 에지들에 배열되는 어레이의 에지들에 배열되고, 신호 핀들은 대체로 어레이의 중심에 배열된다. 당업자는, 핀 좌표계가 자의적이고 임의의 적합한 좌표계가 채용될 수 있다는 것을 이해할 것이다.
데이터 I/O 핀들(예컨대, IO(0-7)-0 및 IO(0-7)-1)은 NVM 패키지 내의 하나 이상의 NVM 다이들(예컨대, 도 1의 메모리 다이들(112a 내지 112n))에 고속 데이터 신호들을 연통시키는 데 사용될 수 있다. 구체적으로, 데이터 I/O 핀들의 각각의 세트는 제어기와 NVM 다이(예컨대, 도 2의 메모리 다이들(212a 내지 212h) 중 하나) 사이의 8-비트 연통 채널을 나타낼 수 있다. 예를 들어, 도 2와 관련하여 전술한 미처리 NAND NVM 패키지의 경우, 제어기는 호스트 디바이스의 제어기(예컨대, 도 1의 호스트 제어기(114))일 수 있다. 반면, 도 3과 관련하여 전술한 매니지드 NAND NVM 패키지의 경우, 제어기는 NMV 패키지의 메모리 제어기(예컨대, 도 3의 메모리 제어기(306))일 수 있다.
도 5에 디스플레이된 핀 배열은 데이터 I/O 핀들을 통해 신호 무결성을 개선하기 위한 대안적인 실시예를 나타낼 수 있다.
각각의 채널의 데이터 I/O 핀들은 GND 핀을 둘러싸는 C 형상으로 배열될 수 있다. 차동 쌍 신호들은 C 형상 레이아웃들 내의 인접 데이터 I/O 핀들을 통해 전달될 수 있다. 예를 들어, 하기의 핀들은 채널 0에 대한 차동 쌍 신호들을 전달할 수 있다: IO0-0과 IO1-0; IO2-0과 IO3-0; IO4-0과 IO5-0; 및 IO6-0과 IO7-0. 필요한 부분만 약간 수정하여, 채널 1에 대한 데이터 I/O 핀들에 동일한 사항이 적용된다. C 형상 데이터 I/O 핀 레이아웃 내에의 GND 핀의 포함은 각각의 차동 쌍의 핀들 사이에서 접지 오프셋을 감소시킴으로써 신호 무결성을 개선하는 것을 추가로 도울 수 있다. C 형상 레이아웃은 또한 NVM 패키지 내에서 고속 신호 캐리어들을 교차시킬 필요성을 감소시켜, 캐리어들 사이의 누화를 감소시킬 수 있고 그에 의해 신호 무결성을 개선할 수 있다.
추가적인 핀들은 예를 들어 RE0, RE1, RE0#, RE1#, DQS0#, 및 DQS1# 핀들을 포함하는 C 형상 데이터 I/O 핀 레이아웃의 일부분일 수 있다.
데이터 I/O 핀들의 C 형상 레이아웃은 비-데이터 I/O 활성에 전용되는 핀들의 로우들 사이에서 y 축 상에 중심이 있을 수 있다. 예를 들어, GND, VccQ, Vcc, PPM0 입력, 및 PPM1 입력 핀들은 어레이의 상부 및 저부 에지들을 따르는 로우들로 배열될 수 있고, C 형상 데이터 I/O 핀 레이아웃은 그들 로우들 사이에 중심이 있을 수 있다. 기록 인에이블, 칩 인에이블, 어드레스 래치 인에이블, PPM 출력, 및 커맨드 래치 인에이블 핀들을 비롯한 추가적인 핀들이 에지 로우들과 C 형상 레이아웃 사이에 설정된 로우들에 배열될 수 있다.
일부 실시예들에 따르면, 각각의 채널에 전용되는 핀들은 중심의 y 축 배향 대칭축을 중심으로 대칭으로 배치될 수 있다. 각각의 채널에 전용되는 핀들은 제2 LGA가 대칭축을 따라서 위아래가 전도되게 회전될 수 있도록 대칭축(570)의 양쪽 측부 상에 배열될 수 있다 그 결과, 제2 LGA의 핀들은 LGA(530)의 핀들과 조화될 수 있다. 따라서, 도 5에 도시된 바와 같이, 데이터 I/O 핀들 IO(0-7)-0은 대칭축을 중심으로 반사되는 데이터 I/O 핀들 IO(0-7)-1에 대응할 수 있다. 유사하게, 채널 0의 각각의 핀은 대칭축을 중심으로 반사되는 경우에 채널 1의 대응 핀에 맵핑한다.
LGA(530)는 예를 들어 도 2의 NVM 패키지(204)와 같은 적층형 NVM 패키지에 사용될 수 있다. 전술한 바와 같이, 채널 0에 전용되고 대칭축(570)의 한쪽 측부 상에 배열되는 접촉부들(550)의 제1 서브세트(552)는 예를 들어 최소 신호 캐리어 거리로 라우팅되어 제1 서브세트(552)를 메모리 다이들(212a 내지 212d)의 노출 표면들 상의 접합 패드들과 연통가능하게 커플링시킬 수 있다. 유사하게, 채널 1에 전용되고 대칭축(570)의 다른 쪽 측부 상에 배열되는 접촉부들의 제2 서브세트(554)는 최소 신호 캐리어 거리로 라우팅되어 서브세트(554)를 메모리 다이들(212e 내지 212h)의 노출 표면들 상의 접합 패드들과 연통가능하게 커플링시킬 수 있다. 접촉부들(550)이 소정 지점을 중심으로 회전 대칭이 아닐 수 있기 때문에, NVM 패키지(204) 내의 배선은 변경되어, 각각의 채널이 메모리 다이들(212a 내지 212d)을 메모리 다이들(212e 내지 212h)로부터 180° 회전시키는 것을 처리하게 할 필요가 있을 수 있다.
도 6은 일부 실시예들에 따른 적층형 반도체 메모리 디바이스를 제조하기 위한 공정(600)의 흐름도이다. 단계 601에서, IC 패키지 기판(예컨대, 도 2의 LGA(230))이 제공될 수 있다. LGA의 저부 표면은 LGA를 시스템 기판(예컨대, 도 2의 기판(234))과 연통가능하게 커플링시키기 위한 접촉부들의 어레이를 포함할 수 있다. 접촉부들의 어레이는 예를 들어 도 4 및 도 5와 관련하여 전술한 바와 같이 배열될 수 있다. 따라서, 제1 연통 채널은 LGA의 저부 표면의 제1 부분 상에 제공될 수 있고, 제2 연통 채널은 LGA의 저부 표면의 제2 부분 상에 제공될 수 있다. 또한, LGA는 LGA의 저부 표면 상의 접촉부들을 LGA의 상부 표면 상의 전도성 특징부들(예컨대, 접합 패드들)로 라우팅하기 위한 임의의 적합한 비아들 및/또는 트레이스들을 포함할 수 있다.
다음, 단계 603에서, 메모리 제어기(예컨대, 도 3의 메모리 제어기(306))가 선택적으로 LGA에 물리적으로 커플링될 수 있다. 일부 실시예들에서, 메모리 제어기는 플립칩 구성에서 패키지 기판에 커플링될 수 있다. 이들 실시예들에서, 메모리 제어기의 활성 표면은 메모리 제어기와 LGA 사이의 직접 접속을 허용하는 다수의 솔더 범프들을 포함할 수 있다. 다른 실시예들에서, 메모리 제어기는 LGA의 제1 표면 상에 제공되는 접합 패드들에 와이어-접합될 수 있다. 다른 추가 실시예들에서, 메모리 제어기는 적층형 반도체 메모리 디바이스가 미처리 NVM 디바이스가 되도록 전체적으로 생략될 수 있다.
단계 605에서, NVM 다이들(예컨대, 메모리 다이들(212a 내지 212h))의 적층체가 적합한 접착제로 화살표 형상 구성에서 LGA의 상부 표면 또는 메모리 제어기에 커플링될 수 있다. 일부 실시예들에서, 에폭시가 각각의 메모리 다이 사이에 도입될 수 있다. 이어서, 적층체는 화살표 형상 적층체 내에 배열될 수 있다. 마지막으로, 에폭시는 메모리 다이들의 적층체를 응고시키도록 경화될 수 있다. 이어서, 메모리 다이들(212a 내지 212h)의 적층체는 임의의 적합한 방법을 이용하여 LGA(230)에 부착될 수 있다. 일부 실시예들에 따르면, 메모리 다이들(212a 내지 212c)의 적층체는 LGA(230)에 에폭시-접착될 수 있고, 그와 동시에 적층체 자체가 형성되고 있다.
임의의 수의 NVM 다이들이 적층체에 포함되어, 공간, 배선, 및/또는 구조적 제한사항들의 영향을 받게 될 수 있다. 각각의 NVM 다이는 적합한 접착제로 인접 다이에 물리적으로 커플링될 수 있고, 다이들은 NVM 다이들의 제1 반부가 제1 방향으로 계단을 형성하고 NVM 다이들의 제2 반부가 180° 회전되어 제2 방향으로 계단을 형성하도록 배열될 수 있다. 생성된 화살표 형상 적층체는 접합 패드들이 제공될 수 있는 각각의 NVM 다이 상에 노출 표면을 제공할 수 있다. 전도성 재료들을 침착하고 표면으로부터 제거하기 위한 임의의 적합한 기법들이 접합 패드들을 제공하는 데 이용될 수 있다.
단계 607에서, 화살표 형상 적층체의 제1 반부 내의 NVM 다이들의 에지들 상에 제공된 접합 패드들은 제1 연통 채널과 관련된 LGA의 접촉부들의 제1 서브세트(예컨대, 도 5의 제1 서브세트(552))에 전기적으로 커플링될 수 있다. 일부 실시예들에서, 와이어-접합 와이어들은 도 2와 관련하여 전술한 바와 같이 이러한 목적을 위해 사용될 수 있다. 유사하게, 단계 609에서, 화살표 형상 적층체의 제2 반부 내의 NVM 다이들의 에지들 상에 제공된 접합 패드들은 제2 연통 채널과 관련된 LGA의 접촉부들의 제2 서브세트(예컨대, 도 5의 서브세트(554))에 전기적으로 커플링될 수 있다.
다음, 단계 611에서, EMI 차폐부(예컨대, 도 3의 EMI 차폐부(336))가 선택적으로 적층형 반도체 메모리 패키지에 커플링될 수 있다. EMI 차폐부는 적층형 반도체 메모리 패키지의 전체 또는 일부분을 커버할 수 있는 중공 깡통형 EMI 차폐부일 수 있다. 일부 실시예들에서, EMI 차폐부와 메모리 디바이스의 컴포넌트들 사이의 공간은 유전체 재료로 충전될 수 있다. 그들 실시예들에서, 전도성 박막이 유전체 재료 상에 침착되어 EMI 차폐부를 형성할 수 있다. 전하를 방산하기 위해, EMI 차폐부는 접지(예컨대, 인근 회로 보드 상의 접지 핀)로 배선 처리될 수 있다.
도 6의 공정(600)에 나타난 단계들은 단지 예시적인 것이고, 기존의 단계들은 수정되거나 또는 생략될 수 있고, 추가적인 단계들이 추가될 수 있으며, 소정 단계들의 순서가 변경될 수 있다는 것을 이해해야 할 것이다.
적층형 반도체 메모리 디바이스들에 대한 시스템들 및 방법들이 개시되었지만, 본 발명의 사상 및 범주로부터 벗어남이 없이 시스템들 및 방법들에서 많은 변화들이 이루어질 수 있다는 것을 이해해야 할 것이다. 당업자의 관점에서 보아 청구되는 주제로부터의, 알려져 있지 않거나 추후에 고안되는 비현실적인 변화들이 청구범위의 범주 내에 동등하게 있는 것으로 명확히 고려된다. 따라서, 현재 또는 추후에 당업자에게 알려지는 명확한 대안물들이 정의된 요소들의 범주 내에 있는 것으로 규정된다.
본 발명의 기재된 실시예들은 예시의 목적을 나타내고 제한을 나타내지 않는다.

Claims (17)

  1. 집적회로("IC") 패키지 기판으로서,
    접촉부들의 어레이를 포함하는 저부 표면- 상기 접촉부들의 어레이는 복수의 데이터 I/O 접촉부들을 포함함 -
    을 포함하고,
    상기 복수의 데이터 I/O 접촉부들의 제1 서브세트는 상기 저부 표면의 제1 부분 상에 배열되는 제1 C 형상 레이아웃을 형성하고;
    상기 복수의 데이터 I/O 접촉부들의 제2 서브세트는 상기 저부 표면의 제2 부분 상에 배열되는 제2 C 형상 레이아웃을 형성하고;
    상기 제1 부분 및 상기 제2 부분은 중심축을 중심으로 반사성 대칭인, IC 패키지 기판.
  2. 제1항에 있어서,
    상기 접촉부들의 어레이는 복수의 접지("GND") 접촉부들을 더 포함하고, 상기 복수의 GND 접촉부들 중 적어도 하나의 GND 접촉부는 상기 복수의 데이터 I/O 접촉부들의 상기 제1 서브세트 및 상기 제2 서브세트 각각의 상기 데이터 I/O 접촉부들로 둘러싸이는, IC 패키지 기판.
  3. 제1항에 있어서,
    상기 접촉부들의 어레이는 복수의 데이터 큐 스트로크("DQS") 접촉부들을 더 포함하고, 상기 복수의 DQS 접촉부들 중 적어도 하나의 DQS 접촉부는 상기 복수의 데이터 I/O 접촉부들의 상기 제1 서브세트 및 상기 제2 서브세트 각각의 상기 데이터 I/O 접촉부들로 둘러싸이는, IC 패키지 기판.
  4. 제1항에 있어서,
    상기 복수의 데이터 I/O 접촉부들의 상기 제1 서브세트는 제1 연통 채널을 포함하고, 상기 복수의 데이터 I/O 접촉부들의 상기 제2 서브세트는 제2 연통 채널을 포함하는, IC 패키지 기판.
  5. 제4항에 있어서,
    상기 접촉부들의 어레이는 복수의 칩 인에이블("CE") 접촉부들을 더 포함하고, 상기 복수의 CE 접촉부들의 제1 서브세트는 대칭축을 중심으로 상기 복수의 CE 접촉부들의 제2 서브세트와 반사성 대칭인, IC 패키지 기판.
  6. 제5항에 있어서,
    상기 CE 접촉부들의 상기 제1 서브세트는 제1 세트의 메모리 다이들이 상기 제1 연통 채널을 통해 신호들을 전송하는 것 및 수신하는 것 중 적어도 하나를 할 수 있게 하고, 상기 CE 접촉부들의 상기 제2 서브세트는 제2 세트의 메모리 다이들이 상기 제2 연통 채널을 통해 신호들을 전송하는 것 및 수신하는 것 중 적어도 하나를 할 수 있게 하는, IC 패키지 기판.
  7. 제1항에 있어서,
    상기 접촉부들의 어레이는 상기 접촉부들의 어레이의 에지들에서 평행한 축들에 배열되는 복수의 공급 전압("Vcc") 및 GND 접촉부들을 더 포함하고, 상기 제1 C 형상 레이아웃 및 상기 제2 C 형상 레이아웃은 상기 평행한 축들 사이에 중심이 있는, IC 패키지 기판.
  8. 집적회로("IC") 패키지 기판으로서,
    메모리 제어기 또는 비휘발성 메모리 다이들의 적층체 중 하나에 커플링된 상부 표면; 및
    접촉부들의 어레이를 포함하는 저부 표면- 상기 접촉부들의 어레이는 복수의 데이터 I/O 접촉부들을 포함함 -
    을 포함하고,
    상기 복수의 데이터 I/O 접촉부들의 제1 서브세트는 상기 저부 표면의 제1 측부 상에 배열되는 제1 C 형상 레이아웃을 형성하고;
    상기 복수의 데이터 I/O 접촉부들의 제2 서브세트는 상기 저부 표면의 제2 측부 상에 배열되는 제2 C 형상 레이아웃을 형성하고;
    상기 제1 측부 및 상기 제2 측부는 중심축을 중심으로 반사성 대칭이고;
    상기 접촉부들의 어레이는 복수의 접지("GND") 접촉부들을 더 포함하고,
    상기 복수의 GND 접촉부들 중 2개의 GND 접촉부들 만이 상기 복수의 데이터 I/O 접촉부들의 상기 제1 서브세트 및 상기 제2 서브세트의 상기 데이터 I/O 접촉부들로 둘러싸이는, IC 패키지 기판.
  9. 제8항에 있어서,
    상기 접촉부들의 어레이는 복수의 데이터 큐 스트로크("DQS") 접촉부들을 더 포함하고, 상기 복수의 DQS 접촉부들 중 적어도 하나의 DQS 접촉부는 상기 복수의 데이터 I/O 접촉부들의 상기 제1 서브세트 및 상기 제2 서브세트 각각의 상기 데이터 I/O 접촉부들로 둘러싸이는, IC 패키지 기판.
  10. 제8항에 있어서,
    상기 복수의 데이터 I/O 접촉부들의 상기 제1 서브세트는 제1 연통 채널을 포함하고, 상기 복수의 데이터 I/O 접촉부들의 상기 제2 서브세트는 제2 연통 채널을 포함하는, IC 패키지 기판.
  11. 제8항에 있어서,
    상기 접촉부들의 어레이는 상기 제1 C 형상 레이아웃과 상기 제2 C 형상 레이아웃 사이에서 2개의 평행한 대각선 축들에 배열되는 복수의 기록 인에이블(write enable, "WE") 접촉부들을 더 포함하는, IC 패키지 기판.
  12. 제11항에 있어서,
    상기 WE 접촉부들의 제1 서브세트는 상기 제1 C 형상 레이아웃에 인접한 상기 2개의 평행한 대각선 축들 중 제1 대각선 축에 배열되고, 상기 WE 접촉부들의 제2 서브세트는 상기 제2 C 형상 레이아웃에 인접한 상기 2개의 평행한 대각선 축들 중 제2 대각선 축에 배열되는, IC 패키지 기판.
  13. 제12항에 있어서,
    상기 WE 접촉부들의 상기 제1 서브세트는 상기 중심축 상에 위치된 대칭점을 중심으로 180° 회전 시에 상기 복수의 WE 접촉부들의 상기 제2 서브세트의 대응하는 WE 접촉부들에 매핑하는, IC 패키지 기판.
  14. 반도체 패키지로서,
    복수의 전도성 접촉부들을 포함하는 집적회로("IC") 패키지 기판을 포함하고,
    상기 복수의 전도성 접촉부들은 상기 IC 패키지 기판의 저부 표면 상에 형성되고, 복수의 데이터 I/O 접촉부들 및 복수의 접지("GND") 접촉부들을 더 포함하고,
    상기 복수의 GND 접촉부들 중 2개의 GND 접촉부들 만이 상기 복수의 전도성 접촉부들의 서브세트들의 제1 C 형상 레이아웃 및 제2 C 형상 레이아웃 중 각각의 C 형상 레이아웃과 연관되는 상기 데이터 I/O 접촉부들에 의해 둘러싸이는, 반도체 패키지.
  15. 제14항에 있어서,
    상기 2개의 GND 접촉부들 중 제1 GND 접촉부는 상기 제1 C 형상 레이아웃과 연관되고, 상기 2개의 GND 접촉부들 중 제2 GND 접촉부는 상기 제2 C 형상 레이아웃과 연관되는, 반도체 패키지.
  16. 제14항에 있어서,
    제1 연통 채널에 대응하는 상기 제1 C 형상 레이아웃은 상기 IC 패키지 기판의 상기 저부 표면의 제1 측부 상에 배열되고,
    제2 연통 채널에 대응하는 상기 제2 C 형상 레이아웃은 상기 IC 패키지 기판의 상기 저부 표면의 제2 측부 상에 배열되는, 반도체 패키지.
  17. 제14항에 있어서,
    상기 IC 패키지 기판은 랜드 그리드 어레이("LGA"), 볼 그리드 어레이("BGA"), 및 핀 그리드 어레이("PGA") 중 하나를 포함하는, 반도체 패키지.
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