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JP6709180B2 - メモリシステムおよび制御方法 - Google Patents

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Description

本発明の実施形態は、不揮発性メモリを制御する技術に関する。
近年、不揮発性メモリを備えるメモリシステムが広く普及している。
このようなメモリシステムの一つとして、NANDフラッシュ技術ベースのソリッドステートドライブ(SSD)が知られている。SSDは、その低電力消費、高性能という特徴により、様々なコンピュータのストレージとして使用されている。
通常、SSDにおいては、その大容量化のために多数の不揮発性メモリダイが搭載されている。個々の不揮発性メモリダイは独立して動作することができる。このため、各不揮発性メモリは並列処理の単位として機能し得る。
米国特許出願公開第2013/019057号明細書
しかし、通常、一つの不揮発性メモリダイに対する動作は、並列には実行されず、逐次的に実行される。このため、もし書き込み動作が実行されている不揮発性メモリダイへのリード要求が起きると(ダイコンテンション)、そのリード要求の応答時間(リードレイテンシ)は非常に長くなる場合がある。
したがって、ホストがダイコンテンション無しでSSDをアクセスすることを可能にするための新たな機能の実現が必要とされる。
本発明が解決しようとする課題は、ダイコンテンション無しで不揮発性メモリをアクセスすることができるメモリシステムおよび制御方法を提供することである。
実施形態によれば、実施形態によれば、ホストに接続可能なメモリシステムは、複数のチャンネルに接続された複数の不揮発性メモリダイを含む不揮発性メモリと、前記複数のチャンネルを介して前記不揮発性メモリを制御するように構成されたコントローラとを具備する。各不揮発性メモリダイは複数のブロックを含む。前記コントローラは、前記複数の不揮発性メモリダイを、前記複数のチャンネルの第1のチャンネルにそれぞれ接続された複数の第1の不揮発性メモリダイの集合を含む第1のダイグループと、前記複数のチャンネルの第2のチャンネルにそれぞれ接続された複数の第2の不揮発性メモリダイの集合を含む第2のダイグループとに分類する。前記第1のダイグループおよび前記第2のダイグループには、前記ホストによってアクセス対象の領域として指定可能な第1領域および第2領域がそれぞれ関連付けられている。前記コントローラは、前記第1のダイグループに対応する前記第1領域を識別するための第1の識別子を指定する前記ホストからの第1のI/Oコマンドに応じて、前記第1のチャンネルを介して前記第1のダイグループに対するデータ書き込み/読み出し動作を実行する。前記コントローラは、前記第2のダイグループに対応する前記第2領域を識別するための第2の識別子を指定する前記ホストからの第2のI/Oコマンドに応じて、前記第2のチャンネルを介して前記第2のダイグループに対するデータ書き込み/読み出し動作を実行する。前記不揮発性メモリは一つ以上のメモリパッケージを備え、各メモリパッケージは、積層された複数の不揮発性メモリダイを備え、前記積層された複数の不揮発性メモリダイは複数の垂直ビアによって相互接続され、少なくとも一つのチャンネルに対応する複数の信号が前記複数の垂直ビアを介して前記積層された複数の不揮発性メモリダイに伝送される。
実施形態のメモリシステムの構成例を示すブロック図。 同実施形態のメモリシステム内の複数のNAND型フラッシュメモリダイを分類することによって得られる、各々が複数のチャンネルに跨がった複数の不揮発性メモリセット(NVMセット)を示すブロック図。 図2の各NVMセットに対応するブロック管理と各NVMセットに対応する一つ以上の領域(ネームスペース)との関係を示すブロック図。 同実施形態のメモリシステムによって実行される分離されたNVMセットのためのホスト書き込み/ガベージコレクション動作を説明するための図。 同実施形態のメモリシステムによって実行される共有NVMセットのためのホスト書き込み/ガベージコレクション動作を説明するための図。 同実施形態のメモリシステム内の複数のNAND型フラッシュメモリダイを分類することによって得られる、同一チャンネルに接続されたNAND型フラッシュメモリダイの集合を各々が含む複数のNVMセットを示すブロック図。 図6の各NVMセットに対応するブロック管理と各NVMセットに対応する一つ以上の領域(ネームスペース)との関係を示すブロック図。 同実施形態のメモリシステムに適用されるフラッシュメモリパッケージを模式的に示す図。 図8のフラッシュメモリパッケージの構造を示す断面図。 同一チャンネルに接続されたNAND型フラッシュメモリダイの集合を各々が含む複数のNVMセットとこれらNVMセットとして使用される1つ以上のフラッシュメモリパッケージとの関係を示す図。 同実施形態のメモリシステムによって実行される、あるNVMサブセットに対するガベージコレクション動作の一部分を示す図。 同実施形態のメモリシステムによって実行される、あるNVMサブセットに対するガベージコレクション動作の残りの一部分を示す図。 同実施形態のメモリシステムによって実行される、あるNVMサブセットに対するガベージコレクション動作の残りの他の部分を示す図。 同実施形態のメモリシステムによって実行されるNVMセット間コピー動作を示す図。 図14のNVMセット間コピー動作の前のアドレス変換テーブルの内容とNVMセット間コピー動作の後のアドレス変換テーブルの内容との関係を示す図。 同実施形態のメモリシステムによって実行されるNVMセット間コピー動作の一部分を示す図。 同実施形態のメモリシステムによって実行されるNVMセット間コピー動作の残りの一部分を示す図。 同実施形態のメモリシステムによって実行されるNVMセット間コピー動作の残りの他の部分を示す図。 同実施形態のメモリシステムによって実行されるNVMセット交換動作の概要を説明するための図。 NVMセット交換動作の前の2つのNVMセットのために実行される、ホスト書き込み/ガベージコレクション動作を説明するための図。 NVMセット交換動作のために2つのNVMセット間で実行されるホスト書き込み/ガベージコレクション動作を説明するための図。 同実施形態のメモリシステムによって実行される新NVMセット作成動作の概要を示す図。 新NVMセット作成のために実行されるホスト書き込み/ガベージコレクション動作を説明するための図。 同実施形態のメモリシステムによって実行される新NVMセット作成動作の一部分を示す図。 同実施形態のメモリシステムによって実行される新NVMセット作成動作の残りの一部分を示す図。 同実施形態のメモリシステムによって実行される新NVMセット作成動作の残りの他の部分を示す図。 同実施形態のメモリシステムによって実行されるNVMセット結合動作の概要を示す図。 NVMセット結合のために実行されるホスト書き込み/ガベージコレクション動作を説明するための図。 同実施形態のメモリシステムによって実行されるデータ書き込み/読み出し動作の手順の一部分を示すフローチャート。 同実施形態のメモリシステムによって実行されるデータ書き込み/読み出し動作の手順の残り部分を示すフローチャート。 同実施形態のメモリシステムによって、あるNVMサブセット毎に実行されるガベージコレクション動作の手順を示すフローチャート。 同実施形態のメモリシステムによって実行されるNVMセット間コピー動作の手順を示すフローチャート。 同実施形態のメモリシステムによって実行されるNVMセット間コピー動作の別の手順を示すフローチャート。 同実施形態のメモリシステムによって実行される新NVMセット作成動作の手順を示すフローチャート。 同実施形態のメモリシステムによって実行される新NVMセット作成動作の別の手順を示すフローチャート。 同実施形態のメモリシステムに適用されるホストの構成例を示すブロック図。 同実施形態のメモリシステムとホストとを含むコンピュータの構成例を示すブロック図。
以下、図面を参照して、実施形態を説明する。
まず、図1を参照して、一実施形態に係るメモリシステムを含む情報処理システム1の構成を説明する。
このメモリシステムは、不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。このメモリシステムは、例えば、NANDフラッシュ技術ベースのソリッドステートドライブ(SSD)3として実現されている。
情報処理システム1は、ホスト(ホストデバイス)2と、SSD3とを含む。ホスト2は、サーバ、パーソナルコンピュータのような情報処理装置である。ホスト2として機能するサーバの典型例としては、データセンター内のサーバが挙げられる。
ホスト2がデータセンター内のサーバによって実現されるケースにおいては、このホスト(サーバ)2は、ネットワーク50を介して複数のエンドユーザ端末51に接続されてもよい。ホスト2は、これらエンドユーザ端末51に対して様々なサービスを提供することができる。複数の仮想マシンが、このホスト(サーバ)2として機能する物理サーバ上で実行されてもよい。これら仮想マシンは、対応するクライアント(エンドユーザ端末51)に各種サービスを提供するように構成された仮想サーバとして機能することができる。
SSD3は、ホスト2として機能する情報処理装置(コンピューティングデバイス)のメインストレージとして使用され得る。SSD3は、情報処理装置に内蔵されてもよいし、情報処理装置にケーブルまたはネットワークを介して接続されてもよい。
ホスト2とSSD3とを相互接続するためのインタフェースとしては、SCSI、Serial Attached SCSI(SAS)、ATA、Serial ATA(SATA)、PCI Express(PCIe)、Ethernet(登録商標),Fibre channel、NVM Express(NVMe)(登録商標)等を使用し得る。
SSD3は、コントローラ4および不揮発性メモリ(NAND型フラッシュメモリ)5を備える。SSD3は、ランダムアクセスメモリ、例えば、DRAM6も備えていてもよい。
NAND型フラッシュメモリ5は、マトリクス状に配置された複数のメモリセルを含むメモリセルアレイを含む。NAND型フラッシュメモリ5は、2次元構造のNAND型フラッシュメモリであってもよいし、3次元構造のNAND型フラッシュメモリであってもよい。
NAND型フラッシュメモリ5のメモリセルアレイは、複数のブロックB0〜Bm−1を含む。ブロックB0〜Bm−1の各々は多数のページ(ここではページP0〜Pn−1)によって編成される。ブロックB0〜Bm−1は、消去単位として機能する。ブロックは、「消去ブロック」、または「物理ブロック」と称されることもある。ページP0〜Pn−1の各々は、同一ワード線に接続された複数のメモリセルを含む。ページP0〜Pn−1は、データ書き込み動作およびデータ読み込み動作の単位である。
コントローラ4は、Toggle、オープンNANDフラッシュインタフェース(ONFI)のようなNANDインタフェース13、および複数のチャンネル(Ch)を介して、NAND型フラッシュメモリ5に電気的に接続されている。NANDインタフェース13は、NAND型フラッシュメモリ5を制御するように構成されたNAND制御回路として機能する。
NAND型フラッシュメモリ5は、図2に示すように、複数のNAND型フラッシュメモリダイ(図2においては「NANDダイ」として示されている)を含む。各NAND型フラッシュメモリダイは、複数のブロックを含むメモリセルアレイとこのメモリセルアレイを制御する周辺回路とを含む不揮発性メモリダイである。個々のNAND型フラッシュメモリダイは独立して動作可能である。このため、NAND型フラッシュメモリダイは、単一の並列動作単位として機能する。NAND型フラッシュメモリダイは、「NAND型フラッシュメモリチップ」とも称される。
図2においては、NANDインタフェース13に複数のチャンネルCh0、Ch1、Ch2、…ChNが接続されており、これらチャンネルCh0、Ch1、Ch2、…ChNの各々に、同数(例えばチャンネル当たりK個のダイ、Kは2以上の整数)のNAND型フラッシュメモリダイそれぞれが接続されている場合が例示されている。各チャンネルは、対応するNAND型フラッシュメモリダイと通信するための通信線(メモリバス)を含む。
図2においては、NAND型フラッシュメモリダイ600、601、602〜606はチャンネルCh0に接続されている。NAND型フラッシュメモリダイ610、611、612〜616はチャンネルCh1に接続されている。NAND型フラッシュメモリダイ620、621、622〜626はチャンネルCh2に接続されている。同様に、NAND型フラッシュメモリダイ640、641、642〜646はチャンネルChNに接続されている。
コントローラ4は、チャンネルCh0、Ch1、Ch2、…ChNを介してNAND型フラッシュメモリ5を制御する。コントローラ4は、チャンネルCh0、Ch1、Ch2、…ChNを同時に駆動することができる。つまり、NANDインタフェース13はチャンネルCh0、Ch1、Ch2、…ChNにそれぞれ対応するN個のNAND制御回路を含んでいる。コントローラ4は、これらNAND制御回路を使用することによって、チャンネルCh0、Ch1、Ch2、…ChNを互いに独立して駆動することができる。
本実施形態では、コントローラ4は、NAND型フラッシュメモリダイの各々が一つのダイグループにのみ属するように、K×N個のNAND型フラッシュメモリダイ600〜646を、複数のダイグループに分類する。以下では、このダイグループを「不揮発性メモリサブセット(NVMセット)」と称する。
図2においては、各NVMセットは、複数のチャンネルCh0、Ch1、Ch2、…ChNに跨がっている。例えば、NVMセット60は、チャンネルCh0、Ch1、Ch2、…ChNにそれぞれ接続されたNAND型フラッシュメモリダイ600、610、620、…640を含む。NVMセット61は、チャンネルCh0、Ch1、Ch2、…ChNにそれぞれ接続されたNAND型フラッシュメモリダイ601、611、621、…641を含む。NVMセット62は、チャンネルCh0に接続されたNAND型フラッシュメモリダイ602、603、…605、606、チャンネルCh1に接続されたNAND型フラッシュメモリダイ612、613、…615、616、チャンネルCh2に接続されたNAND型フラッシュメモリダイ622、623、…625、626、そして、チャンネルChNに接続されたNAND型フラッシュメモリダイ642、643、…645、646を含む。
このように、図2においては、K×N個のNAND型フラッシュメモリダイ600〜646は、各々が複数のチャンネルに跨がっている複数のNVMセットに分類されている。各NVMセットにおいては、最大N個のNAND型フラッシュメモリダイに対するデータ書き込み/読み出し動作を同時に実行することができる。
これら複数のNVMセットには、ホスト2によって指定可能な複数の領域をそれぞれ関連付けることができる。これら複数の領域は、ホスト2によってアクセス可能な論理的な領域である。各NVMセットに対応する領域の数は1つであってもよいし、2以上であってもよい。さらに、各NVMセットに対応する領域の数は、NVMセット毎に異なっていてもよい。
コントローラ4は、異なるNVMセットに対応する異なる領域をそれぞれ指定する複数のI/Oコマンド(ライトコマンド、またはリードコマンド)を、ダイコンテンション無しで、同時に実行することができる。したがって、例えば、NVMセット60に対するデータ書き込み動作の実行中にNVMセット61に対応する領域に向けたリードコマンドがホスト2から受信されたとしても、コントローラ4は、このデータ書き込み動作の完了を待つことなく、このリードコマンドに対応するデータ読み出し動作を即座に実行することができる。
図1に示されるSSD3においては、コントローラ4は、NAND型フラッシュメモリ5のデータ管理とNAND型フラッシュメモリ5のブロック管理とを実行するように構成されたフラッシュトランスレーション層(FTL)としても機能することができる。
このFTLによって実行されるデータ管理には、(1)論理アドレスそれぞれとNAND型フラッシュメモリ5の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理、(2)ページ単位のリード/ライトとブロック単位の消去動作とを隠蔽するための処理、等が含まれる。論理アドレスは、SSD3をアドレス指定するためにホスト2によって使用されるアドレスである。この論理アドレスとしては、通常、論理ブロックアドレス(LBA)が使用される。
論理ブロックアドレス(LBA)それぞれと物理アドレスそれぞれとの間のマッピングの管理は、アドレス変換テーブル(論理物理アドレス変換テーブル)として機能するルックアップテーブル(LUT)を用いて実行される。あるLBAに対応する物理アドレスは、このLBAのデータがライトされたNAND型フラッシュメモリ5内の物理記憶位置を示す。ルックアップテーブル(LUT)はSSD3の電源オン時にNAND型フラッシュメモリ5からDRAM6にロードされてもよい。一般に、各ルックアップテーブルのサイズは、比較的大きい。したがって、各ルックアップテーブルの少なくとも一部がDRAM6にアドレス変換テーブルキャッシュとして格納されてもよい。
NAND型フラッシュメモリ5において、ページへのデータ書き込みは、1消去サイクル当たり1回のみ可能である。このため、コントローラ4は、あるLBAに対応する更新データを、このLBAに対応する以前のデータが格納されている物理記憶位置ではなく、別の物理記憶位置に書き込む。そして、コントローラ4は、対応するルックアップテーブル(LUT)を更新してこのLBAをこの別の物理記憶位置に関連付ける。これにより、このLBAに対応する以前のデータは無効化される。
本実施形態では、複数のルックアップテーブル(LUT)40、41、42…が使用される。これらルックアップテーブル(LUT)40、41、42…は、基本的には、複数のNVMセットにそれぞれ対応している。なお、各ルックアップテーブルは、ある一つの領域に対応付けられていてもよいし、ガベージコレクションの一つのグループに対応付けられていてもよい。
各NVMセットは、ガベージコレクション用のグループを少なくとも一つ含む。ガベージコレクション用のグループは、複数のブロックを含み、ガベージコレクションが施される単位として使用される。ガベージコレクション用のグループを一つのみ含むNVMセットについては、一つのルックアップテーブルのみが用いられてもよい。ガベージコレクション用のグループを複数含むNVMセットについては、複数のルックアップテーブルが用いられてもよい。
コントローラ4は、さらに、マルチネームスペースコントロール機能を有している。マルチネームスペースコントロール機能は、一つのストレージデバイスを複数のドライブであるかのように扱うことを可能にするために、SSD3に複数の論理アドレス空間(LBA空間)を割り当てることを可能にする。
上述の複数の領域の各々は、ネームスペースによって実現されてもよい。各ネームスペースは、NAND型フラッシュメモリ5内の領域に相当する。各ネームスペースには、論理アドレス範囲(LBA範囲)が割り当てられる。LBA範囲のサイズ(つまりLBAの数)は、ネームスペース毎に可変である。各LBA範囲は、LBA0から始まる。個々のネームスペースは、これらネームスペースの識別子によって識別される。
ホスト2からのライトコマンドは、特定のネームスペースの識別子、つまりネームスペースID(NSID)を含む。コントローラ4は、ホスト2からのライトコマンド内のネームスペースIDに基づいて、ライトデータが書き込まれるべきアクセス対象の領域(ネームスペース)を決定する。同様に、ホスト2からのリードコマンドも、特定のネームスペースに対応するネームスペースIDを含む。コントローラ4は、ホスト2からのリードコマンド内のネームスペースIDに基づいて、データが読み出されるべきアクセス対象の領域(ネームスペース)を決定する。
ブロック管理には、バッドブロックの管理と、ウェアレベリングと、ガベージコレクション等が含まれる。
ウェアレベリングは、ブロックそれぞれの消耗を均一化するための動作である。
ガベージコレクションは、データを書き込むことが可能なフリーブロックの個数を増やすための動作である。ガベージコレクション動作においては、コントローラ4は、有効データと無効データとが混在する幾つかのブロック内の有効データのみを、別のブロック(例えばフリーブロック)にコピーする。ここで、有効データとは、LUTから参照されているデータ(すなわち論理アドレスから最新のデータとして紐付けられているデータ)であって、後にホスト2からリードされる可能性があるデータを意味する。無効データとは、もはやホスト2からリードされる可能性が無いデータを意味する。例えば、ある論理アドレスに関連付けられているデータは有効データであり、どの論理アドレスにも関連付けられていないデータは無効データである。そして、コントローラ4は、コピーされた有効データのLBAそれぞれを、その有効データのコピー先物理アドレスにマッピングする。有効データが別のブロックにコピーされることによって無効データのみになったブロックは、フリーブロックとして解放される。これによって、このブロックはその消去動作が実行された後に再利用することが可能となる。
次に、コントローラ4の構成について説明する。
コントローラ4は、ホストインタフェース11、CPU12、NANDインタフェース13、およびDRAMインタフェース14等を含む。これらCPU12、NANDインタフェース13、DRAMインタフェース14は、バス10を介して相互接続される。
このホストインタフェース11は、ホスト2との通信を実行するように構成されたホストインタフェース回路である。このホストインタフェース11は、例えば、PCIeコントローラ(NVMeコントローラ)であってよい。ホストインタフェース11は、ホスト2から様々なコマンド(ライトコマンド、リードコマンド、各種制御コマンド、アンマップ(UNMAP)コマンド、等)を受信する。
ライトコマンドは、SSD3に対し、このライトコマンドによって指定されたデータをライトするように要求する。ライトコマンドは、開始LBA、転送長、およびIDを含んでいてもよい。ライトコマンド内のIDは、データが書き込まれるべき領域を一意に識別するための識別子である。このIDは、ネームスペースIDであってもよい。リードコマンドは、SSD3に対し、このリードコマンドによって指定されたデータをリードするように要求する。リードコマンドは、開始LBA、転送長、およびIDを含んでいてもよい。リードコマンド内のIDは、データが読み出されるべき領域を一意に識別するための識別子である。このIDは、ネームスペースIDであってもよい。
CPU12は、ホストインタフェース11、NANDインタフェース13、DRAMインタフェース14を制御するように構成されたプロセッサである。CPU12は、SSD3の電源オンに応答してNAND型フラッシュメモリ5または図示しないROMから制御プログラム(ファームウェア)をDRAM6にロードし、そしてこのファームウェアを実行することによって様々な処理を行う。なお、ファームウェアはコントローラ4内の図示しないSRAM上にロードされてもよい。このCPU12は、例えば、上述のFTLの処理に加え、ホスト2からの様々なコマンドを処理するためのコマンド処理等を実行することができる。CPU12の動作は、CPU12によって実行される上述のファームウェアによって制御される。なお、FTL処理およびコマンド処理の一部または全部は、コントローラ4内の専用ハードウェアによって実行してもよい。
CPU12は、NVMセット制御部21、ガベージコレクション(GC)動作制御部22、NVMセット間コピー制御部23、新NVMセット作成制御部24、NVMセット交換制御部25、NVMセット結合部26として機能することができる。
NVMセット制御部21は、K×N個のNAND型フラッシュメモリダイ600〜646の各々が一つのNVMセットにのみ属するようにK×N個のNAND型フラッシュメモリダイ600〜646を複数のNVMセットに分類する。そして、NVMセット制御部21は、各NVMセットに対応する少なくとも一つの領域を含む複数の領域のいずれか一つを指定するホスト2からのI/Oコマンドに応じて、複数のNVMセット内の一つのNVMセットに対するデータ書き込み/読み出し動作を実行する。例えば、複数のNVMセットが第1のNVMセットと第2のNVMセットとを有するケースにおいては、NVMセット制御部21は、第1のNVMセットに対応する少なくとも一つの領域を指定するホスト2からの第1のI/Oコマンドに応じて、第1のNVMセットに対するデータ書き込み/読み出し動作を実行し、第2のNVMセットに対応する少なくとも一つの領域を指定するホスト2からの第2のI/Oコマンドに応じて、第2のNVMセットに対するデータ書き込み/読み出し動作を実行する。
また、NVMセット制御部21は、NAND型フラッシュメモリ5(多数のNAND型フラッシュメモリダイ)5内のフリーブロック群を、複数のNVMセットにそれぞれ対応する複数のフリーブロックプールによってNVMセット毎に個別に管理する。フリーブロックは有効データを保持しないブロックを意味する。例えば、第1のNVMセットに属するフリーブロックそれぞれは、第1のNVMセットに対応する第1のフリーブロックプールによって管理され、第2のNVMセットに属するフリーブロックそれぞれは、第2のNVMセットに対応する第2のフリーブロックプールによって管理される。SSD3を初期化する動作時においては、NVMセット制御部21は、第1のNVMセットに属する全てのブロックを第1のフリーブロックプールに配置し、第2のNVMセットに属する全てのブロックを第2のフリーブロックプールに配置する。
複数のNVMセットの各々について、NVMセット制御部21は、対応するフリーブロックプール内のフリーブロックの一つをユーザデータ(ホスト2からのライトデータ、またはガベージコレクションのためにコピーされるべきデータ)が書き込まれるべきブロックとして割り当てる動作と、このユーザデータを割り当てられたブロックに書き込む動作と、このユーザデータで満たされたブロックをデータブロックプール(アクティブブロックプールとも云う)によって管理する動作と、データブロックプールによって管理され且つ有効データを保持しないブロックを、対応するフリーブロックプールに返却する動作とを実行する。
これにより、あるNVMセットに対応するフリーブロックプールに配置されたブロック群をこのNVMセットに対応する1以上の領域によってのみ使用することができるので、複数のNVMセット間でダイコンテンションが起きないことを保証することが可能となる。なお、データブロックプールとは、対応するNVMセットに属し且つ有効データを保持するブロックそれぞれを管理するためのプールを意味する。
本実施形態では、分離されたNVMセットと共有NVMセットとの2種類のNVMセットを扱うことができる。
分離されたNVMセットは、一つのみのガベージコレクション用グループ(一つのみのデータブロックプール)を含むNVMセットである。つまり、分離されたNVMセットに対応するフリーブロックプールは、このNVMセットに属し且つ有効データを保持するブロックそれぞれを管理する単一のデータブロックプールに専用のフリーブロックプールである。分離されたNVMセットにおいては、単一のデータブロックプールが、分離されたNVMセットに対応するフリーブロックプールを占有する。
共有NVMセットは、複数のガベージコレクション用グループ(複数のデータブロックプール)を含むNVMセットである。つまり、共有NVMセットに対応するフリーブロックプールは、このNVMセットに属し且つ有効データを保持するブロックそれぞれを管理する複数のデータブロックプールによって共有されるフリーブロックプールである。共有NVMセットにおいては、複数のデータブロックプールが、共有NVMセットに対応するフリーブロックプールを共有する。
ガベージコレクション(GC)動作制御部22は、上述のガベージコレクション用グループ毎にガベージコレクションを独立して実行する。
分離されたNVMセットのガベージコレクション、つまり分離されたNVMセットに属する単一のデータブロックプール内のブロック群のガベージコレクションにおいては、GC動作制御部22は、(1)分離されたNVMセットに対応するフリーブロックプール内のフリーブロックの一つをコピー先ブロックとして割り当て、(2)このデータブロックプールに含まれ且つ有効データと無効データとが混在する一つ以上のブロックから有効データのみをコピー先ブロックにコピーし、(3)コピー先ブロックへの有効データのコピーによって無効データのみになったブロックを、分離されたNVMセットに対応するフリーブロックプールに返却する、動作を実行する。これにより、ある分離されたNVMセットのGCによって作成されたフリーブロックをこのNVMセットに対応する1以上の領域のみによって使用することができるので、複数のNVMセット間でダイコンテンションが起きないことを保証することが可能となる。
共有NVMセットのガベージコレクション、つまり共有NVMセットに属する複数のデータブロックプールの一つのデータブロックプール内のブロック群のガベージコレクションにおいては、GC動作制御部22は、(1)共有NVMセットに対応するフリーブロックプール内のフリーブロックの一つをコピー先ブロックとして割り当て、(2)一つのデータブロックプールに含まれ且つ有効データと無効データとが混在する一つ以上のブロックから有効データのみをコピー先ブロックにコピーし、(3)コピー先ブロックへの有効データのコピーによって無効データのみになった一つ以上のブロックを、共有NVMセットに対応するフリーブロックプールに返却する、動作を実行する。これにより、ある共有NVMセットのGCによって作成されたフリーブロックをこの共有NVMセットに対応する1以上の領域のみによって使用することができるので、複数のNVMセット間でダイコンテンションが起きないことを保証することが可能となる。
NVMセット間コピー制御部23は、NVMセットそれぞれの消耗度(プログラム/消去サイクルの数)を均一にするために、NVMセット間コピー動作を実行する。このNVMセット間コピー動作は、例えば、高い消耗度を有する分離されたNVMセットに格納されている有効データを、低い消耗度を有する分離されたNVMセットにコピーするために使用できる。これによってこれらNVMセットの消耗度を均一にすることができる。ホスト2は、コピー元NVMセットとコピー先NVMセットとを指定するパラメータを含むNVMセット間コピーコマンドをSSD3に送出することができる。
NVMセット間コピー制御部23は、(1)コピー元NVMセットに属するブロックから有効データを保持するブロックをコピー元ブロックとして選択し、(2)コピー元ブロック内の有効データのみを、コピー先NVMセットに対応するフリーブロックプールから割り当てられたコピー先ブロックにコピーし、(3)論理アドレスそれぞれとコピー元NVMセットの物理アドレスそれぞれとの間のマッピングを管理するルックアップテーブルを更新して、コピーされた有効データに対応する論理アドレスに、有効データがコピーされたコピー先ブロック内の物理記憶位置を示す物理アドレスをマッピングし、(4)コピー元ブロックから有効データが無くなった場合、コピー元ブロックを、コピー元NVMセットに対応するフリーブロックプールに返却し、(5)コピー元NVMセットに有効データを保持するブロックが存在しなくなるまで(1)〜(4)の動作を繰り返す。これにより、コピー元NVMセット内のデータ(高い更新頻度を有するデータ)を、少ないプログラム/消去サイクルの数を有するコピー先NVMセットに移動することが可能となる。この結果、消耗度の低いコピー先NVMセットが、高い更新頻度を有するデータの書き込みに利用される。よって、コピー元NVMセットのプログラム/消去サイクルの数が制限値に達するタイミングを遅らせることが可能となる。
新NVMセット作成制御部24は、他のNVMセットから新たなNVMセットを作成する。例えば、新NVMセット作成制御部24は、あるNVMセット内の一部のNAND型フラッシュメモリダイ集合を新たなNVMセットとして作成することができる。これにより、一つのNVMセットを2つのNVMセットに分割することが可能となる。
NVMセット交換制御部25は、NVMセットそれぞれの消耗度(プログラム/消去サイクルの数)を均一にするために、NVMセット交換動作を実行する。このNVMセット交換動作は、例えば、高い消耗度を有する分離されたNVMセットと低い消耗度を有する分離されたNVMセットとの間でデータを交換するために使用できる。これによってこれらNVMセットの消耗度を均一にすることができる。ホスト2は、格納されているデータが交換されるべき2つのNVMセット(第1NVMセット、第2NVMセット)を指定するパラメータを含むNVMセット交換コマンドをSSD3に送出することができる。
NVMセット交換制御部25は、第1のNVMセット内の有効データのみを第2のNVMセットにコピーする動作と、第2のNVMセット内の有効データのみを第1のNVMセットにコピーする動作とを実行する。
第1のNVMセット内の有効データのみを第2のNVMセットにコピーする動作においては、NVMセット交換制御部25は、(1)第1のNVMセットに属するブロックから有効データを保持するブロックをコピー元ブロックとして選択し、(2)コピー元ブロック内の有効データのみを、第2のNVMセットに対応するフリーブロックプールから割り当てられたコピー先ブロックにコピーし、(3)論理アドレスそれぞれと第1のNVMセットの物理アドレスそれぞれとの間のマッピングを管理するルックアップテーブルを更新して、コピーされた有効データに対応する論理アドレスに、有効データがコピーされたコピー先ブロック内の物理記憶位置を示す物理アドレスをマッピングし、(4)コピー元ブロックから有効データが無くなった場合、コピー元ブロックを、第1のNVMセットに対応するフリーブロックプールに返却し、(5)第1のNVMセットに有効データを保持するブロックが存在し無くなるまで(6)〜(9)の動作を繰り返す。
第2のNVMセット内の有効データのみを第1のNVMセットにコピーする動作においては、NVMセット交換制御部25は、(1)第2のNVMセットに属するブロックから有効データを保持するブロックをコピー元ブロックとして選択し、(2)コピー元ブロック内の有効データのみを、第1のNVMセットに対応するフリーブロックプールから割り当てられたコピー先ブロックにコピーし、(3)論理アドレスそれぞれと第2のNVMセットの物理アドレスそれぞれとの間のマッピングを管理するルックアップテーブルを更新して、コピーされた有効データに対応する論理アドレスに、有効データがコピーされたコピー先ブロック内の物理記憶位置を示す物理アドレスをマッピングし、(4)コピー元ブロックから有効データが無くなった場合、コピー元ブロックを、第2のNVMセットに対応するフリーブロックプールに返却し、(5)第2のNVMセットに有効データを保持するブロックが存在し無くなるまで(1)〜(4)の動作を繰り返す。
これにより、これら2つのNVMセットの消耗度を均一化することが可能となる。
NVMセット結合部26は、2以上のNVMセットを一つのNVMセットに結合する。結合対象の2以上のNVMセットおよび結合先の一つのNVMセットはホスト2によって指定することができる。
NANDインタフェース13は、CPU12の制御の下、NAND型フラッシュメモリ5を制御する。DRAMインタフェース14は、CPU12の制御の下、DRAM6を制御するように構成されたDRAMコントローラである。DRAM6の記憶領域の一部は、ホスト2からのライトデータを一時的に格納するためのライトバッファ(WB)として利用される。本実施形態では、複数のライトバッファ(WB)30、31、32…が利用される。少なくとも一つのライトバッファ(WB)がNVMセット毎に準備されてもよい。また、DRAM6の記憶領域の他の一部は、上述のルックアップテーブル(LUT)40、41、42…の格納に利用される。
図3は、図2の各NVMセットに対応するブロック管理と各NVMセットに対応する一つ以上の領域(ネームスペース)との関係の例を示す。
NVMセット60は、チャンネルCh0に接続されたNAND型フラッシュメモリダイ600、チャンネルCh1に接続されたNAND型フラッシュメモリダイ610、チャンネルCh2に接続されたNAND型フラッシュメモリダイ620、…チャンネルChNに接続されたNAND型フラッシュメモリダイ640を含む。NVMセット60に属し且つ有効データを保持しないブロック(フリーブロック)それぞれは、NVMセット60に対応するフリーブロックプール80によって管理される。SSD3を初期化する処理においては、コントローラ4は、NVMセット60に属する全てのブロック、つまりNAND型フラッシュメモリダイ600、610、620、…640内の全てのブロックを、NVMセット60に対応するフリーブロックプール80に配置する。
NVMセット60に属するブロックは、フリーブロックプール80とNVMサブセット90とを用いて管理される。NVMサブセット90は、NVMセット60に属し且つ有効データを保持するブロックそれぞれを管理するためのデータブロックプールである。このNVMサブセット90に含まれるブロック群が、一つのガベージコレクション用グループを構成する。
フリーブロックプール80は一つのNVMサブセット90に専用のフリーブロックプールである。したがって、NVMセット60は、一つのNVMサブセット90によって専有されるNVMセット(分離されたNVMセット)として機能する。NVMサブセット90には、一つのライトバッファ(WB)30が関連付けられる。
NVMセット60は、ホスト2によって指定可能な少なくとも一つの領域(ネームスペース)のための物理記憶スペースとして利用される。NVMセット60は一つのネームスペースのみに専用の物理記憶スペースであってもよい。図3においては、NVMセット60が2つのネームスペース100、101用の物理記憶スペースとして利用される場合が例示されている。
NVMセット61は、チャンネルCh0に接続されたNAND型フラッシュメモリダイ601、チャンネルCh1に接続されたNAND型フラッシュメモリダイ611、チャンネルCh2に接続されたNAND型フラッシュメモリダイ621、…チャンネルChNに接続されたNAND型フラッシュメモリダイ641を含む。NVMセット61に属し且つ有効データを保持しないブロック(フリーブロック)それぞれは、NVMセット61に対応するフリーブロックプール81によって管理される。SSD3を初期化する処理においては、コントローラ4は、NVMセット61に属する全てのブロック、つまりNAND型フラッシュメモリダイ601、611、621、…641内の全てのブロックを、NVMセット61に対応するフリーブロックプール81に配置する。
NVMセット61に属するブロックは、フリーブロックプール81とNVMサブセット91とを用いて管理される。NVMサブセット91は、NVMセット61に属し且つ有効データを保持するブロックそれぞれを管理するためのデータブロックプールである。このNVMサブセット91に含まれるブロック群が、一つのガベージコレクション用グループを構成する。フリーブロックプール81は一つのNVMサブセット91に専用のフリーブロックプールである。したがって、NVMセット61は、一つのNVMサブセット91によって専有されるNVMセット(分離されたNVMセット)として機能する。NVMサブセット91には、一つのライトバッファ(WB)31が関連付けられる。
NVMセット61は、少なくとも一つの領域(ネームスペース)のための物理記憶スペースとして利用される。NVMセット61は一つのネームスペースのみに専用の物理記憶スペースであってもよい。図3においては、NVMセット61が一つのネームスペース102用の物理記憶スペースとして利用される場合が例示されている。
NVMセット62は、チャンネルCh0に接続されたNAND型フラッシュメモリダイ602、603、…605、606、チャンネルCh1に接続されたNAND型フラッシュメモリダイ612、613、…615、616、チャンネルCh2に接続されたNAND型フラッシュメモリダイ622、623、…625、626、…チャンネルChNに接続されたNAND型フラッシュメモリダイ642、643、…645、646を含む。NVMセット62に属し且つ有効データを保持しないブロック(フリーブロック)それぞれは、NVMセット62に対応するフリーブロックプール82によって管理される。SSD3を初期化する処理においては、コントローラ4は、NVMセット62に属する全てのブロック、つまりNAND型フラッシュメモリダイ602〜646内の全てのブロックを、NVMセット62に対応するフリーブロックプール82に配置する。
NVMセット62に属するブロックは、フリーブロックプール82とNVMサブセット92、93、94、95とを用いて管理される。NVMサブセット92、93、94、95の各々は、NVMセット62に属し且つ有効データを保持するブロックそれぞれを管理するためのデータブロックプールである。NVMサブセット92に含まれるブロック群が一つのガベージコレクション用グループを構成し、NVMサブセット93に含まれるブロック群が別のガベージコレクション用グループを構成し、NVMサブセット94に含まれるブロック群がさらに別のガベージコレクション用グループを構成し、NVMサブセット95に含まれるブロック群がさらに別のガベージコレクション用グループを構成する。フリーブロックプール82はNVMサブセット92、93、94、95によって共有されるフリーブロックプールである。したがって、NVMセット62は、複数のNVMサブセット92〜95によって共有される共有NVMセットとして機能する。NVMサブセット92、93、94、95には、ライトバッファ(WB)32、33、34、35がそれぞれ関連付けられる。
NVMセット62は、少なくとも一つの領域(ネームスペース)のための物理記憶スペースとして利用される。NVMセット62は一つのネームスペースのみに専用の物理記憶スペースであってもよいし、複数のネームスペースのための物理記憶スペースであってもよい。図3においては、NVMセット62が4つのネームスペース103、104、105、106用の物理記憶スペースとして利用される場合が例示されている。
また、図3においては、ネームスペース103が、2つのNVMサブセット92、93を使用する場合が例示されている。例えば、ネームスペース103に対応するLBA範囲が2つのサブLBA範囲に分割されてもよい。一方のサブLBA範囲に対応するライトデータ(例えば、更新頻度の低いコールドデータ)は、ライトバッファ(WB)32を介して、NVMサブセット92用のインプットブロック(書き込み先ブロック)に書き込まれてもよい。他方のサブLBA範囲に対応するライトデータ(例えば、更新頻度の高いホットデータ(メタデータ)は、ライトバッファ(WB)33を介して、NVMサブセット93用のインプットブロック(書き込み先ブロック)に書き込まれてもよい。
図3においては、ネームスペース100または101のIDを含むホスト2からのI/Oコマンドに応じてNVMセット60に対するデータ書き込み/読み出し動作が実行される。また、ネームスペース102のIDを含むホスト2からのI/Oコマンドに応じてNVMセット61に対するデータ書き込み/読み出し動作が実行される。また、ネームスペース103〜106の何れかのネームスペースのIDを含むホスト2からのI/Oコマンドに応じてNVMセット62に対するデータ書き込み/読み出し動作が実行される。したがって、NVMセット60、61、62それぞれを同時にアクセスすることができ、ダイコンテンションに起因する長いレイテンシ(特に長いリードレイテンシ)を抑制することができる。
また、ガベージコレクションはNVMサブセット毎に独立して実行されるので、一つ以上のNVMサブセットを専有するネームスペースは、他のネームスペースによって使用される他のNVMサブセットのガベージコレクションによる影響(GCコンテンション)を受けない。
共有NVMセット62は、以下の特徴を有する。
共有NVMセット62の内部においては、複数のNVMサブセット92〜95間でフリーブロックプール82が共有されているため、ダイコンテンションが発生する場合がある。しかし、あるNVMサブセット用の新規のインプットブロックの割り当てが必要とされた時、コントローラ4は、共有フリーブロックプール82内のフリーブロック群からプログラム/イレーズサイクルの数が少ないブロックを選択し、この選択したブロックを新規のインプットブロックとして割り当てることができる。これにより、NVMサブセット92、93、94、95それぞれの消耗を均一にすることができる。
また、分離されたNVMセット60、61は、以下の特徴を有する。
分離されたNVMセット60、61の各々の内部においては、一つのNVMサブセットが一つのフリーブロックプールを専有することができる。したがって、この一つのNVMサブセットに一つのネームスペースが対応しているならば、このネームスペースは、ダイコンテンション無しで、分離されたNVMセットを専有することができる。しかし、分離されたNVMセットは他のNVMセットとフリーブロック群を共有していないため、もしある特定の分離されたNVMセットに格納されるデータの書き換え頻度が高いならば、このNVMセットの消耗度が他のNVMセットの消耗度よりも高くなるという状態が生じうる。このように不均等な消耗はSSD3の寿命を低減させる要因となる。
本実施形態では、共有NVMセットと分離されたNVMセットとを1台のSSD3内に共存させることができる。したがって、例えば、ワークロードに応じて、共有NVMセットと分離されたNVMセットとを使い分けることが可能となる。
また、図3のケースにおいては、個々のネームスペースに対して以下の環境が提供される。
<NVMセット60>
ネームスペース100、101は、一つのNVMサブセット90を共有する。ネームスペース100、101と他のネームスペースとの間のダイコンテンションは生じないが、ネームスペース100、101間のGCコンテンションは生じうる。
<NVMセット61>
ネームスペース102は、一つのNVMサブセット91を専有する。ネームスペース102と他のネームスペースとの間のダイコンテンション、GCコンテンションは生じない。
<NVMセット62>
ネームスペース103は、2つのNVMサブセット92、93を専有する。ネームスペース103とNVMセット62を使用する他のネームスペースとの間のダイコンテンションは生じうるが、ネームスペース103と他のネームスペースとの間のGCコンテンションは生じない。
ネームスペース104、105は、一つのNVMサブセット94を共有する。ネームスペース104、105とNVMセット62を使用する他のネームスペースとの間のダイコンテンションは生じうる。また、ネームスペース104、105と他のネームスペースとの間のGCコンテンションは生じないが、ネームスペース104、105間のGCコンテンションは生じうる。
ネームスペース106は、一つのNVMサブセット95を専有する。ネームスペース106とNVMセット62を使用する他のネームスペースとの間のダイコンテンションは生じうるが、ネームスペース106と他のネームスペースとの間のGCコンテンションは生じない。
次に、図4を参照して、分離されたNVMセット60、61のためのホスト書き込み/ガベージコレクション動作を説明する。
図4の左上部は、NVMセット60のためのホスト書き込み/ガベージコレクション動作を示している。
(1)ユーザインプットブロックの割り当て
はじめに、フリーブロックプール80内の1つのフリーブロックがユーザインプットブロック210として割り当てられる。ユーザインプットブロック210とは、ホスト2からのライトデータを書き込むためのブロックのことであり、書き込み先ブロックとも云う。なお、ユーザインプットブロック210がすでに割り当てられていれば、この動作は実行されない。
(2)ホスト書き込み
ホスト2からのライトデータがライトバッファ30からユーザインプットブロック210に書き込まれる。ライトバッファ30にはネームスペース100またはネームスペース101に関連付けられたライトデータが一時的に格納されている。そして、NVMセット60に対応するルックアップテーブルが更新され、これによってライトデータに対応する論理アドレス(LBA)に、このライトデータが書き込まれたユーザインプットブロック210内の物理記憶位置を示す物理アドレスがマッピングされる。
(3)ユーザインプットブロックの移動
ユーザインプットブロック210がライトデータで満たされると、そのユーザインプットブロック210は、NVMサブセット(データブロックプール)90に移動される。つまり、データで満たされたユーザインプットブロック210はNVMサブセット(データブロックプール)90によって管理される。
(4)GCインプットブロックの割り当て
NVMセット60においてガベージコレクションの実行が必要になった場合、他のNVMセットとは独立して、NVMサブセット90内のブロック群のためのガベージコレクション動作が実行される。例えば、NVMサブセット90に含まれているブロック数が、NVMサブセット90に対応するある閾値X1よりも多い場合に、ガベージコレクション動作が必要と判断されてもよい。閾値X1は、NVMサブセット90用に割り当て可能なブロックの総数に基づいて決定されてもよい。例えば、NVMサブセット90用に割り当て可能なブロックの総数から所定数を引いた残りの値が、NVMサブセット90に対応するある閾値X1として利用されてもよい。
NVMセット60においてガベージコレクション動作が必要になった場合、フリーブロックプール80内の1つのフリーブロックがGCインプットブロック200として割り当てられる。GCインプットブロック210とは、ガベージコレクションにおいて有効データのコピー先となるブロックのことであり、コピー先ブロックとも云う。
(5)有効データのコピー
NVMサブセット90内のブロックの中から有効データと無効データとが混在する一つ以上のブロックがコピー元ブロックとして選択される。その選択されたブロックの有効データのみがGCインプットブロック200にコピーされる。そして、NVMセット60に対応するルックアップテーブルが更新され、これによって、コピーされた有効データに対応する論理アドレス(LBA)に、この有効データがコピーされたGCインプットブロック200内の物理記憶位置を示す物理アドレスがマッピングされる。
(6)GCインプットブロックの移動
GCインプットブロック200が有効データで満たされると、GCインプットブロック200はNVMサブセット90に移動される。つまり、有効データで満たされたGCインプットブロック200はNVMサブセット(データブロックプール)90によって管理される。
(7)ブロックの返却
NVMサブセット90によって管理されており且つ有効データを保持しないブロックは、NVMサブセット90からフリーブロックプール80に返却される。有効データを保持しないブロックは、ホスト書き込みによってその全てのデータが無効化されたブロック、またはガベージコレクション動作によってその全ての有効データがコピー先ブロックにコピーされたブロックである。
図4の左下部は、NVMセット61のためのホスト書き込み/ガベージコレクション動作を示している。
(1)ユーザインプットブロックの割り当て
フリーブロックプール81内の1つのフリーブロックがユーザインプットブロック211として割り当てられる。
(2)ホスト書き込み
ホスト2からのライトデータがライトバッファ31からユーザインプットブロック211に書き込まれる。ライトバッファ31にはネームスペース102に関連付けられたライトデータが一時的に格納されている。そして、NVMセット61に対応するルックアップテーブルが更新され、これによってライトデータに対応する論理アドレス(LBA)に、このライトデータが書き込まれたユーザインプットブロック211内の物理記憶位置を示す物理アドレスがマッピングされる。
(3)ユーザインプットブロックの移動
ユーザインプットブロック211がライトデータで満たされると、そのユーザインプットブロック211は、NVMサブセット(データブロックプール)91に移動される。つまり、データで満たされたユーザインプットブロック211はNVMサブセット(データブロックプール)91によって管理される。
(4)GCインプットブロックの割り当て
NVMセット61においてガベージコレクションの実行が必要になった場合、他のNVMセットとは独立して、NVMサブセット91内のブロック群のためのガベージコレクション動作が実行される。例えば、NVMサブセット91に含まれているブロック数が、NVMサブセット91に対応するある閾値X1よりも多い場合に、ガベージコレクション動作が必要と判断されてもよい。閾値X1は、NVMサブセット91用に割り当て可能なブロックの総数に基づいて決定されてもよい。例えば、NVMサブセット91用に割り当て可能なブロックの総数から所定数を引いた残りの値が、NVMサブセット91に対応するある閾値X1として利用されてもよい。
NVMセット61においてガベージコレクション動作が必要になった場合、フリーブロックプール81内の1つのフリーブロックがGCインプットブロック201として割り当てられる。
(5)有効データのコピー
NVMサブセット91内のブロックの中から有効データと無効データとが混在する一つ以上のブロックがコピー元ブロックとして選択される。その選択されたブロックの有効データのみがGCインプットブロック201にコピーされる。そして、NVMセット61に対応するルックアップテーブルが更新され、これによって、コピーされた有効データに対応する論理アドレス(LBA)に、この有効データがコピーされたGCインプットブロック201内の物理記憶位置を示す物理アドレスがマッピングされる。
(6)GCインプットブロックの移動
GCインプットブロック201が有効データで満たされると、GCインプットブロック201はNVMサブセット91に移動される。つまり、有効データで満たされたGCインプットブロック201はNVMサブセット(データブロックプール)91によって管理される。
(7)ブロックの返却
NVMサブセット91によって管理されており且つ有効データを保持しないブロックは、NVMサブセット91からフリーブロックプール81に返却される。有効データを保持しないブロックは、ホスト書き込みによってその全てのデータが無効化されたブロック、またはガベージコレクション動作によってその全ての有効データがコピー先ブロックにコピーされたブロックである。
図5は、共有NVMセット62のために実行されるホスト書き込み/ガベージコレクション動作を示す。ここでは、共有NVMセット62が、2つのNVMサブセット94、95のみを含む場合を想定する。
NVMサブセット94用のホスト書き込み/ガベージコレクション動作は以下のように実行される。
(1)ユーザインプットブロックの割り当て
フリーブロックプール82内の1つのフリーブロックがユーザインプットブロック214として割り当てられる。
(2)ホスト書き込み
ホスト2からのライトデータがライトバッファ34からユーザインプットブロック214に書き込まれる。ライトバッファ34にはネームスペース104または105に関連付けられたライトデータが一時的に格納されている。そして、NVMサブセット94に対応するルックアップテーブルが更新され、これによってライトデータに対応する論理アドレス(LBA)に、このライトデータが書き込まれたユーザインプットブロック214内の物理記憶位置を示す物理アドレスがマッピングされる。
(3)ユーザインプットブロックの移動
ユーザインプットブロック214がライトデータで満たされると、そのユーザインプットブロック214は、NVMサブセット(データブロックプール)94に移動される。つまり、データで満たされたユーザインプットブロック214はNVMサブセット(データブロックプール)94によって管理される。
(4)GCインプットブロックの割り当て
NVMサブセット(データブロックプール)94においてガベージコレクションの実行が必要になった場合、他のNVMセットおよびNVMセット62内の他のNVMサブセットとは独立して、NVMサブセット94内のブロック群のためのガベージコレクション動作が実行される。例えば、NVMサブセット94に含まれているブロック数が、NVMサブセット94に対応するある閾値X1よりも多い場合に、ガベージコレクション動作が必要と判断されてもよい。閾値X1は、NVMサブセット94用に割り当て可能なブロックの総数に基づいて決定されてもよい。例えば、NVMサブセット94用に割り当て可能なブロックの総数から所定数を引いた残りの値が、NVMサブセット94に対応するある閾値X1として利用されてもよい。
NVMサブセット94においてガベージコレクション動作が必要になった場合、フリーブロックプール82内の1つのフリーブロックがGCインプットブロック204として割り当てられる。
(5)有効データのコピー
NVMサブセット94内のブロックの中から有効データと無効データとが混在する一つ以上のブロックがコピー元ブロックとして選択される。その選択されたブロックの有効データのみがGCインプットブロック204にコピーされる。そして、NVMサブセット94に対応するルックアップテーブルが更新され、これによって、コピーされた有効データに対応する論理アドレス(LBA)に、この有効データがコピーされたGCインプットブロック204内の物理記憶位置を示す物理アドレスがマッピングされる。
(6)GCインプットブロックの移動
GCインプットブロック204が有効データで満たされると、GCインプットブロック204はNVMサブセット94に移動される。つまり、有効データで満たされたGCインプットブロック204はNVMサブセット(データブロックプール)94によって管理される。
(7)ブロックの返却
NVMサブセット94によって管理されており且つ有効データを保持しないブロックは、NVMサブセット94からフリーブロックプール82に返却される。有効データを保持しないブロックは、ホスト書き込みによってその全てのデータが無効化されたブロック、またはガベージコレクション動作によってその全ての有効データがコピー先ブロックにコピーされたブロックである。
NVMサブセット95用のホスト書き込み/ガベージコレクション動作も、NVMサブセット94用のホスト書き込み/ガベージコレクション動作と同様の手順で実行される。
図6は、複数のNVMセットの別の構成例を示す。
図6では、各NVMセットは、同一チャンネルに接続されたNAND型フラッシュメモリダイの集合を含む。すなわち、NVMセット110は、チャンネルCh0に接続されたNAND型フラッシュメモリダイ600、601、602、603、…605、606を含む。NVMセット111は、チャンネルCh1に接続されたNAND型フラッシュメモリダイ610、611、612、613、…615、616を含む。NVMセット112は、チャンネルCh2に接続されたNAND型フラッシュメモリダイ620、621、622、623、…625、626と、…チャンネルChNに接続されたNAND型フラッシュメモリダイ640、641、642、643、…645、646とを含む。
図6のNVMセット構成においては、NVMセット110、111、112へのアクセスは、異なるチャンネルを介して実行される。したがって、あるNVMセット内のどのNAND型フラッシュメモリダイに対するデータ書き込み/読み出し動作の実行中であっても、他のNVMセット内の任意のNAND型フラッシュメモリダイに対するデータ書き込み/読み出し動作を即座に実行することができる。
各NVMセットが複数のチャンネルに跨がっている図2のNVMセット構成においては、一つのチャンネルがNVMセット間で共有される。したがって、図2のNVMセット構成において、もしNVMセット60内のNAND型フラッシュメモリダイ600へのライト/リード要求とNVMセット61内のNAND型フラッシュメモリダイ601へのライト/リード要求とが同時に起こると、チャンネルCh0へのアクセスの競合に起因するレイテンシの増加が発生する場合がある。
図6のNVMセット構成においては、NVMセット110、111、112へのアクセスは異なるチャンネルを介して実行されるので、たとえNVMセット110、111、112それぞれに対するライト/リード要求が同時に発生しても、これらライト/リード要求を即座に実行することができる。したがって、ホスト2からのアクセス要求に対するレイテンシを低減することができる。
しかし、図6のNVMセット構成においては、各NVMセットのピークI/O性能は、単一チャンネルの性能に制限される。したがって、図6のNVMセット構成は、単一チャンネルの性能を向上させることが可能な機構と組み合わせて利用することが好適である。
図7は、図6の各NVMセットに対応するブロック管理と各NVMセットに対応する一つ以上の領域(ネームスペース)との関係を示す。
NVMセット110は、図2のNVMセット60と同様に、分離されたNVMセットとして機能し得る。SSD3を初期化する処理においては、NVMセット110に属する全てのブロックは、NVMサブセット90に専用のフリーブロックプール80に配置される。NVMセット111は、図2のNVMセット61と同様に、分離されたNVMセットとして機能し得る。SSD3を初期化する処理においては、NVMセット111に属する全てのブロックは、NVMサブセット91に専用のフリーブロックプール81に配置される。NVMセット112は、図2のNVMセット62と同様に、共有NVMセットとして機能し得る。SSD3を初期化する処理においては、NVMセット112に属する全てのブロックは、NVMサブセット92〜95によって共有されるフリーブロックプール82に配置される。
図8は、SSD3に搭載されるNAND型フラッシュメモリ5として使用可能なフラッシュメモリパッケージを模式的に示す。
このフラッシュメモリパッケージ910は、パッケージ内の積層されたNAND型フラッシュメモリダイの内部を垂直に貫通する電極を使用するTSV(スルー・シリコン・ビア)技術によって、データ入出力の高速化と消費電力の低減を可能にしたメモリパッケージである。フラッシュメモリパッケージ910においては、積層された複数のNAND型フラッシュメモリダイが単一のパッケージ内に収容されている。ここでは、8個のNAND型フラッシュメモリダイD0〜D7が単一のパッケージ内に収容されている場合が例示されているが、パッケージ内に収容されるNAND型フラッシュメモリダイの数はこの例に限定されない。
このフラッシュメモリパッケージ910は、プリント配線基板のようなパッケージ基板911、インタフェースダイ(インタフェースチップとも云う)Ce、上述の積層されたNAND型フラッシュメモリダイD0〜D7を含む。パッケージ基板911の裏面には、信号を入出力するための複数の外部I/O端子(電極)として機能する複数のはんだバンプ916が配置されている。これら信号には、8ビット幅のI/O信号と、様々な制御信号(複数のチップイネーブル信号CE、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WE、リードイネーブル信号RE、複数のレディー/ビジー信号RB、等)が含まれる。8ビット幅のI/O信号は、コマンド、アドレス、データ、等の伝送に使用される。アドレスの一部は、チップアドレスを含んでいてもよい。アクセス対象のNAND型フラッシュメモリダイは、チップイネーブル信号CEとチップアドレスとの組み合わせによって選択されてもよい。
パッケージ基板911の表面には、インタフェースダイCeが配置されている。インタフェースダイCeは図示しない配線層を介して複数のはんだバンプ916に接続されている。
積層されたNAND型フラッシュメモリダイD0〜D7は、多数の垂直ビア925によって相互接続されている。インタフェースダイCeは、これら多数の垂直ビア925を介して、I/O信号、チップイネーブル信号CE、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WE、リードイネーブル信号RE等をNAND型フラッシュメモリダイD0〜D7に伝送し、またこれら多数の垂直ビア925を介して、I/O信号、レディー/ビジー信号RB等をNAND型フラッシュメモリダイD0〜D7から受信する。
インタフェースダイCeは、パラレル/シリアル変換回路を内蔵していてもよい。インタフェースダイCeは、コントローラ4からの8ビット幅のI/O信号をパラレル/シリアル変換回路を使用して例えば64ビット幅のI/O信号に変換し、これら64ビット幅のI/O信号を、多数の垂直ビア925内に含まれる特定の64本の垂直ビアを介してNAND型フラッシュメモリダイD0〜D7に伝送してもよい。
垂直ビア925の各々は、積層されたNAND型フラッシュメモリダイD0〜D7それぞれの半導体基板を貫通する複数の貫通電極Vと、積層されたNAND型フラッシュメモリダイD0〜D7間をそれぞれ接続する複数のバンプ電極(はんだバンプ)919とを含む。
ワイヤボンディングを使用する従来のメモリパッケージにおいては、積層されるダイの数が増えると、パッケージの外部I/O端子の寄生容量、寄生抵抗が増大し、これによってメモリパッケージを高い周波数で動作させることが困難となる。
図8のフラッシュメモリパッケージ910においては、ボンディングワイヤーの代わりに、多数の垂直ビア925によって、積層されたNAND型フラッシュメモリダイD0〜D7が相互接続される。したがって、外部I/O端子の寄生容量、寄生抵抗を低減でき、フラッシュメモリパッケージ910内の各NAND型フラッシュメモリダイを高い周波数で動作させることが可能となる。
図9は、フラッシュメモリパッケージ910の断面図である。
支持基板912の表面上には、積層されたNAND型フラッシュメモリダイD0〜D7が実装されている。NAND型フラッシュメモリダイD0〜D7の各々には、貫通電極Vが埋め込まれている。貫通電極Vは、対応するNAND型フラッシュメモリダイ内の半導体基板を貫通する電極である。隣接する2つのNAND型フラッシュメモリダイの貫通電極Vの間は、はんだバンプ919によって接続される。この場合、各NAND型フラッシュメモリダイの表面においては、貫通電極Vは、その半導体基板の上方に設けられた配線層を介して、はんだバンプ919に接続されてもよい。また、隣接する2つのNAND型フラッシュメモリダイ間は接着層915を介して物理的に結合されてもよい。
支持基板912の裏面上には、インタフェースダイCeが実装されている。支持基板912には配線層923が形成されている。インタフェースダイCeは、複数のはんだバンプ918を介して配線層923に接続される。最下層のNAND型フラッシュメモリダイD0の各貫通電極Vは配線層923に接続される。これにより、インタフェースダイCeは、NAND型フラッシュメモリダイD0〜D7と電気的に接続される。
支持基板912は複数のはんだバンプ917を介してパッケージ基板911に接続されている。インタフェースダイCeは、封止樹脂921で封止されている。NAND型フラッシュメモリダイD0〜D7は、封止樹脂922で封止されている。封止樹脂921、922の外周は、封止樹脂920で封止されているとともに、封止樹脂922の上部は金属板913で封止されている。
図10は、図6で説明した複数のNVMセットこれらNVMセットとして使用される1つ以上のフラッシュメモリパッケージとの関係を示す
図10では、NAND型フラッシュメモリ5内の多数のNAND型フラッシュメモリダイが2つのNVMセット130、131に分類されている場合が例示されている。NVMセット130、131は、図6で説明した分離されたNVMセット110、111にそれぞれ対応する。NVMセット130は、チャンネルCh0にそれぞれ接続されたNAND型フラッシュメモリダイD0〜D7を含み、NVMセット131は、チャンネルCh1にそれぞれ接続されたNAND型フラッシュメモリダイD10〜D17を含む。
NVMセット130内のNAND型フラッシュメモリダイD0〜D7は、単一のフラッシュメモリパッケージ910によって実現されている。フラッシュメモリパッケージ910においては、図8、図9で説明したように、NAND型フラッシュメモリダイD0〜D7が積層されており、且つこれらNAND型フラッシュメモリダイD0〜D7が多数の垂直ビア(各垂直ビアは貫通電極V及びはんだバンプ919を含む)によって相互接続されている。フラッシュメモリパッケージ910のパッケージ基板911の裏面に設けられた複数の外部I/O端子(はんだバンプ916)は、チャンネルCh0内の複数の信号線に接続されている。これら信号線は、8ビット幅のI/O信号線と、様々な制御信号(複数のチップイネーブル信号CE、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WE、リードイネーブル信号RE、複数のレディー/ビジー信号RB、等)のための複数の制御信号線を含み得る。NANDインタフェース13からチャンネルCh0を介して受信されるこれら信号は、インタフェースダイCeおよび多数の垂直ビアを介して、NAND型フラッシュメモリダイD0〜D7に伝送される。
同様に、NVMセット131内のNAND型フラッシュメモリダイD10〜D17も、単一のフラッシュメモリパッケージ930によって実現されている。フラッシュメモリパッケージ930は、フラッシュメモリパッケージ910と同様の構造を有している。すなわち、フラッシュメモリパッケージ930においては、NAND型フラッシュメモリダイD10〜D17が積層されており、且つこれらNAND型フラッシュメモリダイD10〜D17が多数の垂直ビア(各垂直ビアは貫通電極V及びはんだバンプ939を含む)によって相互接続されている。フラッシュメモリパッケージ930のパッケージ基板931の裏面に設けられた複数の外部I/O端子(はんだバンプ936)は、チャンネルCh1内の複数の信号線に接続されている。これら信号線は、8ビット幅のI/O信号線と、様々な制御信号(複数のチップイネーブル信号CE、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WE、リードイネーブル信号RE、複数のレディー/ビジー信号RB、等)のための複数の制御信号線を含み得る。NANDインタフェース13からチャンネルCh1を介して受信されるこれら信号は、インタフェースダイCeおよび多数の垂直ビアを介して、NAND型フラッシュメモリダイD10〜D17に伝送される。
コントローラ4は、NVMセット130に対応する領域(ネームスペース)を指定するホスト2からのI/Oコマンドに応じて、チャンネルCh0を介してNVMセット130に対するデータ書き込み/読み出し動作を実行する。また、コントローラ4は、NVMセット131に対応する領域(ネームスペース)を指定するホスト2からのI/Oコマンドに応じて、チャンネルCh1を介してNVMセット131に対するデータ書き込み/読み出し動作を実行する。
図10の構成においては、各NVMセットのピークI/O性能は、単一チャンネルの性能に制限されるものの、各チャンネルの性能は、ワイヤボンディングで複数のダイを接続する通常のメモリパッケージを使用した場合よりも向上される。したがって、図10の構成は、NVMセット130、131それぞれに対するライト/リード要求を同時に実行することを可能とし、且つ各NVMセットのピークI/O性能の低下を最小限に抑えることを可能とする。
なお、図10では、各分離されたNVMセットに含まれる複数のNAND型フラッシュメモリダイを多数の垂直ビア(TSV)を使用したメモリパッケージによって実現する場合を例示したが、共有NVMセットに含まれる複数のNAND型フラッシュメモリダイも、多数の垂直ビア(TSV)を使用したメモリパッケージによって実現することができる。
また、多数の垂直ビア(TSV)を使用した単一のメモリパッケージが2以上のチャンネルをサポートしている場合には、2以上のチャンネルに対応する2以上のNVMセットに含まれる複数のNAND型フラッシュメモリダイを、単一のメモリパッケージによって実現してもよい。
次に、図11〜図13を参照して、図2、3で説明したNVMセット60に対するガベージコレクション動作について具体的に説明する。
図11〜図13では、図示を簡単にするために、NVMセット60が2つのNAND型フラッシュメモリダイ1〜2を含み、各ダイが、ページP1〜P4を含む2つのブロックを有する場合を想定する。
図11に示すように、フリーブロックプール80内のフリーブロック(ここでは、フリーブロック#21)がGCインプットブロック200として割り当てられる。
続いて、NVMサブセット90から有効データと無効データとが混在するブロック(ブロック#11)がコピー元ブロックとして選択され、この選択されたコピー元ブロック(ブロック#11)内の有効データのみがGCインプットブロック200(ブロック#21)にコピーされる。
ブロック#11において、有効データd1、d3と無効データd2、d4とが混在している場合には、有効データd1およびデータd3のみがGCインプットブロック200(ブロック#21)にコピーされる。このとき、データd1はブロック#21のページP1にコピーされ、データd3はブロック#21のページP2にコピーされる。
ブロック#11の有効データ(データd1およびデータd3)がGCインプットブロック200(ブロック#21)にコピーされると、ブロック#11のデータd1およびデータd3は無効化される。これにより、ブロック#11は有効データを保持しないブロックとなったため、図12に示すように、ブロック#11はフリーブロックプール80に返却される。
NVMサブセット90には、有効データd5、d7と、無効データd6、d8とが混在するブロック#12が存在する。ブロック#12がコピー元ブロックとして選択されると、ブロック#12の有効データ(データd5およびデータd7)のみがGCインプットブロック200(ブロック#21)にコピーされる。このとき、データd5は、ブロック#21のページP3にコピーされ、データd7は、ブロック#21のページP4にコピーされる。
ブロック#12の有効データ(データd5およびデータd7)がGCインプットブロック200(ブロック#21)にコピーされると、ブロック#12のデータd5およびデータd7は無効化される。これにより、ブロック#12は有効データを保持しないブロックとなったため、図13に示すように、ブロック#12はフリーブロックプール80に返却される。また、データd5およびデータd7がGCインプットブロック200(ブロック#21)にコピーされると、ブロック#21は、有効データで満たされる。この場合、ブロック#21は、NVMサブセット90に移動される。
図14は、NVMセット間コピー動作を示す。ここでは、図2におけるNVMセット60がコピー元NVMセット、図2におけるNVMセット61がコピー先NVMセットであるとして説明する。ホスト2は、コピー元NVMセットとコピー先NVMセットとを指定することができる。コピー先NVMセットは、ホスト2によって現在利用されていないNVMセットであってよい。ホスト2によって現在利用されていないNVMセットをコピー先NVMセットとして使用することにより、NVMセット間コピー動作によってホットデータとコールドデータとがコピー先NVMセットに混在してしまうことを防止することができる。なお、現在利用されていないNVMセットが存在しない場合には、ホスト2は、新たなNVMセットの作成を要求するコマンドをSSD3に送出してもよい。
NVMセット間コピー動作は以下の手順で実行される。
(1)ユーザインプットブロックの割り当て
コピー先NVMセット(NVMセット61)では、フリーブロックプール81内の1つのフリーブロックがユーザインプットブロック211として割り当てられる。
(2)ホスト書き込み
ホスト2からのライトデータがライトバッファ31からユーザインプットブロック211に書き込まれる。通常、ライトバッファ31には、コピー先NVMセットに対応するネームスペース102に関連付けられたライトデータが格納されるが、NVMセット間コピー動作が開始された後は、コピー元NVMセットに対応するネームスペース100または101に関連付けられたライトデータがライトバッファ31に格納される。そして、NVMサブセット90に対応するルックアップテーブルが更新され、これによってライトデータに対応する論理アドレス(LBA)に、このライトデータが書き込まれたユーザインプットブロック211内の物理記憶位置を示す物理アドレスがマッピングされる。
このように、NVMセット間コピー動作の前では、ネームスペース101またはネームスペース100に関連付けられたライトデータの書き込み先はコピー元NVMセット(NVMセット60)のユーザインプットブロック210であったが、NVMセット間コピー動作後には、ネームスペース101またはネームスペース100に関連付けられたライトデータの書き込み先は、コピー先NVMセット(NVMセット61)のユーザインプットブロック211となる。
(3)ユーザインプットブロックの移動
ユーザインプットブロック211がライトデータで満たされると、そのユーザインプットブロック211は、NVMサブセット(データブロックプール)91に移動される。つまり、データで満たされたユーザインプットブロック211はNVMサブセット(データブロックプール)91によって管理される。
(4)GCインプットブロックの割り当て
コピー先NVMセット(NVMセット61)において、フリーブロックプール81内の1つのフリーブロックがGCインプットブロック201として割り当てられる。
(5)コピー元NVMセットからコピー先NVMセットへの有効データのコピー
コピー元NVMセット(NVMセット60)のNVMサブセット90内のブロックから、有効データを保持するブロックがコピー元ブロックとして選択される。そして、このコピー元ブロック内の有効データのみがコピー先NVMセット(NVMセット61)のGCインプットブロック(コピー先ブロック)201にコピーされる。この場合、まず、このコピー元ブロックからコピー対象の有効データが選択される。そして、この選択された有効データがこのコピー元ブロックから読み出され、そしてGCインプットブロック(コピー先ブロック)201に書き込まれる。
有効データがGCインプットブロック201にコピーされると、NVMサブセット90に対応するルックアップテーブルが更新され、これによって、コピーされた有効データに対応する論理アドレス(LBA)に、この有効データがコピーされたGCインプットブロック201内の物理記憶位置を示す物理アドレスがマッピングされる。
(6)GCインプットブロックの移動
コピー先NVMセット(NVMセット61)において、GCインプットブロック201がコピー元NVMセット(NVMセット60)のブロックからの有効データで満たされると、GCインプットブロック201はNVMサブセット91に移動される。つまり、有効データで満たされたGCインプットブロック201はNVMサブセット(データブロックプール)91によって管理される。
(7)ブロックの返却
コピー先NVMセット(NVMセット61)において、NVMサブセット91によって管理されており且つ有効データを保持しないブロックは、NVMサブセット91からフリーブロックプール81に返却される。例えば、NVMサブセット91内のあるブロックに保持されている全てのデータが、ユーザインプットブロック211への新たなライトデータの書き込みによって無効化されると、このブロックが、NVMサブセット91からフリーブロックプール81に返却される。
(7)’コピー元ブロックの返却
コピー元NVMセット(NVMセット60)において、コピー元ブロックの有効データがGCインプットブロック201にコピーされることによってこのコピー元ブロックに有効データが存在しなくなった場合、このコピー元ブロックは、NVMサブセット90からフリーブロックプール80に返却される。
このNVMセット間コピー動作により、例えば、コピー元NVMセットに格納されているデータ(ホットデータ)用の物理記憶スペースを、少ない書き換え回数(少ないプログラム/イレーズサイクルの数)を有するコピー先NVMセットに変更することができる。よって、NVMセット間の消耗度を均一化するウェアレベリングを実行することができる。
なお、コピー対象として選択された有効データが実際にGCインプットブロック201にコピーされる前に、この有効データのLBAxと同じLBAxを有するライトデータ(このLBAxに対応する新データ)がユーザインプットブロック211に書き込まれる場合がある。ライトデータ(このLBAxに対応する新データ)がユーザインプットブロック211に書き込まれると、NVMサブセット90に対応するルックアップテーブルが更新され、これによって、このライトデータに対応するLBAxに、このライトデータが書き込まれたユーザインプットブロック211内の物理記憶位置を示す物理アドレスがマッピングされる。
この場合、選択された有効データはもはやホスト2によってリードされない古いデータとなる。したがって、もしコピー対象として選択された有効データが実際にGCインプットブロック201にコピーされる前に、この有効データのLBAxと同じLBAxを有するライトデータがユーザインプットブロック211に書き込まれたならば、この有効データのコピー動作は中止されてもよい。これにより、無駄なコピー動作が実行されることを防ぐことができる。
あるいは、有効データのコピー動作を中止する代わりに、選択された有効データのコピー動作自体は実行し且つNVMサブセット90に対応するルックアップテーブルを更新しないようにしてもよい。これにより、LBAxに対応する物理アドレスが、この有効データ(古いデータ)がコピーされた物理記憶位置を示す値に変更されてしまうことを防止することができる。より詳しくは、あるLBAに対応する有効データがGCインプットブロック201にコピーされる度に、ルックアップテーブルを参照することによってこのLBAに対応する物理アドレスがコピー元NVMセット(NVMセット60)またはコピー先NVMセット(NVMセット61)のいずれに対応する物理アドレスであるかが判定されてもよい。もしこの物理アドレスがコピー先NVMセット(NVMセット61)に対応する物理アドレスであるならば、このLBAに対応する新データがユーザインプットブロック211に書き込まれたと認識され、ルックアップテーブルの更新は実行されない。一方、この物理アドレスがコピー元NVMセット(NVMセット60)に対応する物理アドレスであるならば、コピーされた有効データがこのLBAに対応する最新のデータであると認識され、ルックアップテーブルが更新される。ルックアップテーブルの更新により、このLBAには、有効データがコピーされた物理記憶位置を示す物理アドレスがマッピングされる。
図15は、図14のNVMセット間コピー動作の前のアドレス変換テーブルの内容とNVMセット間コピー動作の後のアドレス変換テーブルの内容との関係を示す。
NVMセット間コピー動作が実行される前、NVMサブセット90に対応するLUT40は、コピー元NVMセット(NVMセット60)の物理アドレスのみを保持している。
コピー元NVMセット(NVMセット60)からコピー先NVMセット(NVMセット61)へNVMセット間コピー動作が開始されると、LUT40の物理アドレスが順次更新されていく。例えば、LBA10に対応するデータd10がコピー元NVMセット(NVMセット60)からコピー先NVMセット(NVMセット61)のGCインプットブロック201にコピーされた場合、LUT40のLBA10に、データd10がコピーされたコピー先NVMセット(NVMセット61)内の物理記憶位置を示す物理アドレスがマッピングされる。よって、NVMセット間コピー動作が完了すると、LUT40は、NVMセット61の物理アドレスのみを保持するようになる。
このように、GCと同様の仕組みを使用してNVMセット間コピー動作を実行することにより、コントローラ4は、コピー先NVMセット(NVMセット61)にコピーされたデータに対応するアドレス変換情報を作成するための特別な処理を行うこと無く、ホスト2から要求されるデータを、LUT40を参照することによってコピー先NVMセット(NVMセット61)から読み出すことができる。
次に、図16〜図18を参照して、NVMセット間コピー動作について具体的に説明する。
図16〜図18では、図示を簡単にするために、NVMセット60がNAND型フラッシュメモリダイ1〜2を含み、NVMセット61がNAND型フラッシュメモリダイ3〜4を含み、各ダイは、ページP1〜P4を各々が含む2つのブロックを有する場合を想定する。また、NVMセット60からNVMセット61へ有効データがコピーされることを想定する。
図16に示すように、コピー先NVMセット(NVMセット61)においてフリーブロックプール81内のフリーブロック(ここでは、ブロック#41)がGCインプットブロック201として割り当てられる。
続いて、コピー元NVMセット(NVMセット60)では、NVMサブセット90内のブロックから有効データを保持するブロックがコピー元ブロックとして選択され、この選択されたコピー元ブロック(ブロック#11)内の有効データのみがコピー先NVMセット(NVMセット61)のGCインプットブロック201(ブロック#41)にコピーされる。
ブロック#11において、有効データd1、d3と無効データd2、d4とが混在している場合には、有効データd1およびデータd3のみがGCインプットブロック201(ブロック#41)にコピーされる。このとき、データd1はブロック#41のページP1にコピーされ、データd3はブロック#41のページP2にコピーされる。
ブロック#11の有効データ(データd1およびデータd3)がGCインプットブロック201(ブロック#41)にコピーされると、ブロック#11のデータd1およびデータd3は無効化される。これにより、ブロック#11は有効データを保持しないブロックとなったため、図17に示すように、ブロック#11はフリーブロックプール80に返却される。
NVMサブセット90には、有効データd5、d7と、無効データd6、d8とが混在するブロック#12が存在する。ブロック#12がコピー元ブロックとして選択されると、ブロック#12の有効データ(データd5およびデータd7)のみがGCインプットブロック201(ブロック#41)にコピーされる。このとき、データd5は、ブロック#41のページP3にコピーされ、データd7は、ブロック#41のページP4にコピーされる。
ブロック#12の有効データ(データd5およびデータd7)がGCインプットブロック201(ブロック#41)にコピーされると、ブロック#12のデータd5およびデータd7は無効化される。これにより、ブロック#12は有効データを保持しないブロックとなったため、図18に示すように、ブロック#12はフリーブロックプール80に返却される。また、データd5およびデータd7がGCインプットブロック201(ブロック#41)にコピーされると、ブロック#41は、有効データで満たされる。この場合、ブロック#41は、NVMサブセット91に移動される。
図19は、2つのNVMセット(NVMセット#1、NVMセット#2)間でデータを交換するNVMセット交換動作の概要を示す。
ここでは、NVMセット#1がNVMセット60であり、NVMセット#2がNVMセット61であることを想定する。また、NVMセット交換動作前において、NVMセット#1(NVMセット60)にデータA(高い更新頻度を有するデータ)が格納されており、NVMセット#2(NVMセット61)にデータB(低い更新頻度を有するデータ)が格納されていることを想定する。
この場合、NVMセット#1(NVMセット60)の書き換え回数(プログラム/イレーズサイクルの数)は、NVMセット#2(NVMセット61)の書き換え回数(プログラム/イレーズサイクルの数)よりも多くなる。ここで、NVMセットの書き換え回数(プログラム/イレーズサイクルの数)は、このNVMセットに所属する全ブロックのプログラム/イレーズサイクルの数の平均によって表されてもよいし、このNVMセットに所属する全ブロックのプログラム/イレーズサイクルの数の合計によって表されてもよい。
例えば、NVMセット#1(NVMセット60)は、100日の期間中に800回書き換えられるのに対し(プログラム/イレーズサイクルの数=800)、NVMセット#2(NVMセット61)は、同じ100日の期間中に100回しか書き換えられない(プログラム/イレーズサイクルの数=100回)。個々のブロックの書き換え回数の制限値が例えば1000回である場合、NVMセット#1において、200回(=1000回−800回)分の書き換え(プログラム/イレーズ動作)が実行されると、NVMセット#1の書き換え回数がこの制限値に達する。この場合、NVMセット#1内の各ブロックはもはや正常に機能できなくなる可能性が高い。
本実施形態では、必要に応じて、NVMセット#1(NVMセット60)とNVMセット#2(NVMセット61)との間でデータを交換する動作を実行することができる。例えば、SSD3の使用開始から100日経過した時点で、NVMセット交換を要求するホスト2からのコマンドに応じて、NVMセット#1(NVMセット60)とNVMセット#2(NVMセット61)との間でデータが交換されてもよい。
NVMセット交換動作では、NVMセット#1(NVMセット60)に格納されている有効データがNVMセット#2(NVMセット61)にコピーされる。そして、NVMセット#1(NVMセット60)に対応するルックアップテーブルが更新され、これによって、コピーされた有効データに対応する論理アドレス(LBA)に、この有効データがコピーされたNVMセット#2(NVMセット61)内の物理記憶位置を示す物理アドレスがマッピングされる。
また、NVMセット#2(NVMセット61)に格納されている有効データがNVMセット#1(NVMセット60)にコピーされる。そして、NVMセット#2(NVMセット61)に対応するルックアップテーブルが更新され、これによって、コピーされた有効データに対応する論理アドレス(LBA)に、この有効データがコピーされたNVMセット#1(NVMセット60)内の物理記憶位置を示す物理アドレスがマッピングされる。
NVMセット交換動作が完了すると、データA(高い更新頻度を有するデータ)用の物理記憶スペースはNVMセット#2(NVMセット61)に変更され、データB(低い更新頻度を有するデータ)用の物理記憶スペースはNVMセット#1(NVMセット60)に変更される。
NVMセット交換動作の完了直後のNVMセット#2(NVMセット61)の書き換え回数は100回であり、データ交換の完了直後のNVMセット#2(NVMセット61)の書き換え回数は100回であり、NVMセット#1(NVMセット60)の書き換え回数は800回である。
この後、データAが再び高い頻度で更新され、これによりNVMセット#2の書き換え回数は100日間に800回増加する。一方、データBも比較的低い頻度で更新され、これによってNVMセット#1の書き換え回数は100日間に100回増加する。この結果、初期状態から200日経過時(NVMセット交換から100日経過時)において、NVMセット#2(NVMセット61)の書き換え回数は900回、NVMセット#1(NVMセット60)の書き換え回数は900回となる。
このように、NVMセット交換動作を実行することで、NVMセット#1(NVMセット60)とNVMセット#2(NVMセット61)間で、それぞれに所属するブロックの書き換え回数を均一化することができる。このため、NVMセット間の消耗度を均一化することができる。
図20は、NVMセット交換動作の前の2つのNVMセットのために実行される、ホスト書き込み/ガベージコレクション動作を示す。
NVMセット交換動作の実行前において、NVMセット#1(NVMセット60)と、NVMセット#2(NVMセット61)では、ホスト書き込み/ガベージコレクション動作が互いに独立して実行されている。詳しくは、図4で説明した通りである。
図21は、NVMセット交換動作のために2つのNVMセット間で実行されるホスト書き込み/ガベージコレクション動作を示す。
(1)ユーザインプットブロックの割り当て
NVMセット#1では、フリーブロックプール80内の1つのブロックがユーザインプットブロック210として割り当てられる。また、NVMセット#2では、フリーブロックプール81内の1つのブロックがユーザインプットブロック211として割り当てられる。
(2)ホスト書き込み
ホスト2からのライトデータがライトバッファ30からユーザインプットブロック210に書き込まれる。通常、ライトバッファ30には、NVMセット#1(NVMセット60)に対応するネームスペース100またはネームスペース101に関連付けられたライトデータが格納されるが、NVMセット交換動作が開始された後は、NVMセット#2(NVMセット61)に対応するネームスペース102に関連付けられたライトデータがライトバッファ30に格納される。そして、NVMセット#2(NVMセット61)に対応するルックアップテーブルが更新され、これによってライトデータに対応する論理アドレス(LBA)に、このライトデータが書き込まれたユーザインプットブロック210内の物理記憶位置を示す物理アドレスがマッピングされる。
このように、NVMセット交換動作の前では、ネームスペース102に関連付けられたライトデータの書き込み先はNVMセット#2(NVMセット61)のユーザインプットブロック211であったが、NVMセット交換動作が開始されると、ネームスペース102に関連付けられたライトデータの書き込み先は、NVMセット#1(NVMセット60)のユーザインプットブロック210に変更される。
また、ホスト2からのライトデータがライトバッファ31からユーザインプットブロック211に書き込まれる。通常、ライトバッファ31には、NVMセット#2(NVMセット61)に対応するネームスペース102に関連付けられたライトデータが格納されるが、NVMセット交換動作が開始された後は、NVMセット#1(NVMセット60)に対応するネームスペース100または101に関連付けられたライトデータがライトバッファ31に格納される。そして、NVMセット#1(NVMセット60)に対応するルックアップテーブルが更新され、これによってライトデータに対応する論理アドレス(LBA)に、このライトデータが書き込まれたユーザインプットブロック211内の物理記憶位置を示す物理アドレスがマッピングされる。
このように、NVMセット交換動作の前では、ネームスペース101またはネームスペース100に関連付けられたライトデータの書き込み先はNVMセット#1(NVMセット60)のユーザインプットブロック210であったが、NVMセット交換動作が開始されると、ネームスペース101またはネームスペース100に関連付けられたライトデータの書き込み先は、NVMセット#2(NVMセット61)のユーザインプットブロック211に変更される。
(3)ユーザインプットブロックの移動
ユーザインプットブロック210がライトデータで満たされると、そのユーザインプットブロック210は、NVMサブセット(データブロックプール)90に移動される。つまり、データで満たされたユーザインプットブロック210はNVMサブセット(データブロックプール)90によって管理される。
また、ユーザインプットブロック211がライトデータで満たされると、そのユーザインプットブロック211は、NVMサブセット(データブロックプール)91に移動される。つまり、データで満たされたユーザインプットブロック211はNVMサブセット(データブロックプール)91によって管理される。
(4)GCインプットブロックの割り当て
NVMセット#1(NVMセット60)において、フリーブロックプール80内の1つのフリーブロックがGCインプットブロック200として割り当てられる。
また、NVMセット(NVMセット61)において、フリーブロックプール81内の1つのフリーブロックがGCインプットブロック201として割り当てられる。
(5)有効データの交換
コピー元NVMセット(NVMセット60)のNVMサブセット90内のブロックから、有効データを保持するブロックがコピー元ブロックとして選択される。そして、このコピー元ブロック内の有効データのみが、NVMセット#2(NVMセット61)のGCインプットブロック201にコピーされる。そして、NVMサブセット90に対応するルックアップテーブルが更新され、これによって、コピーされた有効データに対応する論理アドレス(LBA)に、この有効データがコピーされたGCインプットブロック201内の物理記憶位置を示す物理アドレスがマッピングされる。
NVMセット#2(NVMセット61)のNVMサブセット91内のブロックから、有効データを保持するブロックがコピー元ブロックとして選択される。そして、このコピー元ブロック内の有効データのみが、NVMセット#1(NVMセット60)のGCインプットブロック200にコピーされる。そして、NVMサブセット91に対応するルックアップテーブルが更新され、これによって、コピーされた有効データに対応する論理アドレス(LBA)に、この有効データがコピーされたGCインプットブロック200内の物理記憶位置を示す物理アドレスがマッピングされる。
(6)GCインプットブロックの移動
NVMセット#1(NVMセット60)において、GCインプットブロック200がNVMセット#2(NVMセット61)の1以上のブロックからの有効データで満たされると、GCインプットブロック200はNVMサブセット90に移動される。つまり、有効データで満たされたGCインプットブロック200はNVMサブセット(データブロックプール)90によって管理される。
また、NVMセット#2(NVMセット61)において、GCインプットブロック201がNVMセット#1(NVMセット60)の1以上のブロックからの有効データで満たされると、GCインプットブロック201はNVMサブセット91に移動される。つまり、有効データで満たされたGCインプットブロック201はNVMサブセット(データブロックプール)91によって管理される。
(7)コピー元ブロックの返却
NVMセット#1(NVMセット60)において、NVMサブセット90によって管理されており且つ有効データを保持しないブロックは、NVMサブセット90からフリーブロックプール80に返却される。例えば、NVMサブセット90内のあるブロックによって保持されている全てのデータが、ユーザインプットブロック210への新たなライトデータの書き込みによって無効化されると、このブロックが、NVMサブセット90からフリーブロックプール80に返却される。
NVMセット#2(NVMセット61)において、NVMサブセット91によって管理されており且つ有効データを保持しないブロックは、NVMサブセット91からフリーブロックプール81に返却される。例えば、NVMサブセット91内のあるブロックによって保持されている全てのデータが、ユーザインプットブロック211への新たなライトデータの書き込みによって無効化されると、このブロックが、NVMサブセット91からフリーブロックプール81に返却される。
図22は、新NVMセット作成動作の概要を示す。
いま、NAND型フラッシュメモリダイ600〜606、610〜616、620〜626、…640〜646を含むNVMセット160が利用されている場合を想定する。このNVMセット160には、フリーブロックプール180が存在する。フリーブロックプール180は、NVMサブセット190BおよびNVMサブセット190Cによって共有されている。さらに、NVMサブセット190Bに対応してライトバッファ130Bが設けられ、NVMサブセット190Cに対応してライトバッファ130Cが設けられている。
コントローラ4は、図22の下部に示すように、NVMセット160から新たなNVMセット161を作成することができる。この場合、まず、NVMセット160に含まれる複数のNAND型フラッシュメモリダイの中から新たなNVMセット161用に確保すべきNAND型フラッシュメモリダイが決定される。図22の例では、NVMセット161用のNAND型フラッシュメモリダイとしてNAND型フラッシュメモリダイ600,610,620,…640が決定されている。これらNAND型フラッシュメモリダイ600,610,620,…640内の有効データは、NVMセット160内の残りのNAND型フラッシュメモリダイに属するブロック群にコピーされる。
これにより、NVMセット161用のフリーブロックプール181、NVMサブセット190A、ライトバッファ130Aが作成される。NAND型フラッシュメモリダイ600,610,620,…640内のフリーブロックそれぞれは、NVMセット161用のフリーブロックプール181によって管理される。元のNVMセット160は縮小されたNVMセットとなる。フリーブロックプール180は、NAND型フラッシュメモリダイ600,610,620,…640を除く残りのダイに属するフリーブロック群のみを管理する。
図23は、新NVMセット作成のために実行されるホスト書き込み/ガベージコレクション動作を示す。ここでは、2つのNVMサブセットを含む元のNVMセット160から新たなNVMセット161を作成する場合を想定する。
(1)ユーザインプットブロックの割り当て
元のNVMセット160に対応するフリーブロックプール180内の1つのフリーブロックがNVMサブセット190Bに対応するユーザインプットブロック410として割り当てられる。また、フリーブロックプール180内の1つのフリーブロックがNVMサブセット190Cに対応するユーザインプットブロック411として割り当てられる。なお、ユーザインプットブロック410,411がすでに割り当てられていれば、この動作は実行されない。
(2)ホスト書き込み
ホスト2からのライトデータがライトバッファ130Bからユーザインプットブロック410に書き込まれる。そして、NVMサブセット190Bに対応するルックアップテーブルが更新され、これによってライトデータに対応する論理アドレス(LBA)に、このライトデータが書き込まれたユーザインプットブロック410内の物理記憶位置を示す物理アドレスがマッピングされる。
また、ホスト2からのライトデータがライトバッファ130Cからユーザインプットブロック411に書き込まれる。そして、NVMサブセット190Cに対応するルックアップテーブルが更新され、これによってライトデータに対応する論理アドレス(LBA)に、このライトデータが書き込まれたユーザインプットブロック411内の物理記憶位置を示す物理アドレスがマッピングされる。
(3)ユーザインプットブロックの移動
ユーザインプットブロック410がライトデータで満たされると、そのユーザインプットブロック410は、NVMサブセット(データブロックプール)190Bに移動される。つまり、データで満たされたユーザインプットブロック410はNVMサブセット(データブロックプール)190Bによって管理される。
また、ユーザインプットブロック411がライトデータで満たされると、そのユーザインプットブロック411は、NVMサブセット(データブロックプール)190Cに移動される。つまり、データで満たされたユーザインプットブロック411はNVMサブセット(データブロックプール)190Cによって管理される。
(4)GCインプットブロックの割り当て
元のNVMセット(NVMセット160)において、フリーブロックプール180内のフリーブロックから1つのブロックがNVMサブセット190Bに対応するGCインプットブロック400として割り当てられる。また、フリーブロックプール180内のフリーブロックから1つのブロックがNVMサブセット190Cに対応するGCインプットブロック401として割り当てられる。
(5)有効データのコピー
NVMサブセット190B(またはNVMサブセット190C)内のブロックから、有効データと無効データとが混在する一つ以上のブロックがコピー元ブロックとして選択され、コピー元ブロック内の有効データのみがGCインプットブロック400(またはGCインプットブロック401)にコピーされる。そして、NVMサブセット190B(またはNVMサブセット190C)に対応するルックアップテーブルが更新され、これによって、コピーされた有効データに対応する論理アドレス(LBA)に、この有効データがコピーされたGCインプットブロック400(またはGCインプットブロック401)内の物理記憶位置を示す物理アドレスがマッピングされる。
(6)GCインプットブロックの移動
GCインプットブロック400(またはGCインプットブロック401)が有効データで満たされると、GCインプットブロック400(またはGCインプットブロック401)はNVMサブセット190B(またはNVMサブセット190C)に移動される。つまり、有効データで満たされたGCインプットブロックは対応するNVMサブセット(データブロックプール)によって管理される。
(7)、(7)’ブロックの返却
NVMサブセット190B(またはNVMサブセット190C)によって管理されており且つ有効データを保持しないブロックは、フリーブロックに返却される。この場合、新たなNVMセット161に割り当てるべきダイ集合に属さないブロックは、NVMサブセット190B(またはNVMサブセット190C)からフリーブロックプール180に返却される。一方、新たなNVMセット161に割り当てるべきダイ集合に属さないブロックは、NVMサブセット190B(またはNVMサブセット190C)から新NVMセットのフリーブロックプール181に返却される。
なお、上述の説明では、元のNVMセット160全体に対するGCを行う場合を説明したが、新たなNVMセット161に割り当てるべきダイ集合に属するブロックから有効データを保持するブロックを優先的にコピー元ブロックとして選択し、このコピー元ブロック内の有効データのみをGCインプットブロック(コピー先ブロック)にコピーしてもよい。これにより、新たなNVMセット161を短時間で作成することが可能となる。
次に、図24〜図26を用いて新NVMセット作成動作を具体的に説明する。図24〜図26では、図示を簡単にするために、NVMセット330(NVMセットA)が、NAND型フラッシュメモリダイ1〜4を含み、各ダイが、ページP1〜P4を各々が含む2つのブロックを有する場合を想定する。
まず、NVMセットAに所属するNAND型フラッシュメモリダイ1〜4から、新たなNVMセットB用に確保すべきNAND型フラッシュメモリダイ1〜2が決定される。
次に、図24に示すように、NVMセットAのフリーブロックプール300内のブロック(ここでは、ブロック#41)がGCインプットブロック320として割り当てられる。また、NVMセットB用に確保されたNAND型フラッシュメモリダイ1〜2のブロックから有効データを保持するブロック(ここでは、ブロック#11)がコピー元ブロックとして選択され、この選択されたコピー元ブロック(ブロック#11)内の有効データがGCインプットブロック320(ブロック#41)にコピーされる。
ブロック#11において、有効データd1、d3と無効データd2、d4とが混在している場合には、有効データd1およびデータd3のみがGCインプットブロック320(ブロック#41)にコピーされる。このとき、データd1はブロック#41のページP1にコピーされ、データd3はブロック#41のページP2にコピーされる。
ブロック#11の有効データ(データd1およびデータd3)がGCインプットブロック320(ブロック#41)にコピーされると、ブロック#11のデータd1およびデータd3は無効化される。これにより、ブロック#11は有効データを保持しないブロックとなったため、図25に示すように、ブロック#11は、NVMセットB(新たなNVMセット)用に新たに作成されるフリーブロックプール301に返却される。
NVMセットB用に確保されたNAND型フラッシュメモリダイの中に、有効データd5、d7と、無効データd6、d8とが混在するブロック#12が存在する。ブロック#12がコピー元ブロックとして選択されると、ブロック#12の有効データ(データd5およびデータd7)のみがGCインプットブロック320(ブロック#41)にコピーされる。このとき、データd5は、ブロック#21のページP3にコピーされ、データd7は、ブロック#41のページP4にコピーされる。
ブロック#12の有効データ(データd5およびデータd7)がGCインプットブロック320(ブロック#41)にコピーされると、ブロック#12のデータd5およびデータd7は無効化される。これにより、ブロック#12は有効データを保持しないブロックとなったため、図26に示すように、ブロック#12はNVMセットB(新たなNVMセット)フリーブロックプール301に返却される。
図27は、NVMセット結合動作の概要を示す。
図27には、NVMセット#1(NVMセット163)およびNVMセット#2(NVMセット164)をNVMセット#3(NVMセット165)に結合する動作が示されている。
NVMセット#1(NVMセット163)は、NAND型フラッシュメモリダイ600,610,620,…640を含む。NVMセット#2(NVMセット164)は、NAND型フラッシュメモリダイ601,611,621,…641を含む。NVMセット#3(NVMセット165)は、NAND型フラッシュメモリダイ602〜606、612〜616、622〜626、…642〜646を含む。
NVMセット#1(NVMセット163)およびNVMセット#2(NVMセット164)がNVMセット#3(NVMセット165)と結合された場合、NVMセット#1(NVMセット163)に対応するフリーブロックプール183、およびNVMセット#2(NVMセット164)に対応するフリーブロックプール184もNVMセット#1(NVMセット165)に対応するフリーブロックプール185と結合される。また、NVMセット#1(NVMセット163)のNVMサブセット190A、およびNVMセット#2(NVMセット164)のNVMサブセット190BもNVMセット#3(NVMセット165)のNVMサブセット190Cと結合される。
図28は、NVMセット結合のために実行されるホスト書き込み/ガベージコレクション動作を示す。
NVMセット結合動作が実行される前において、NVMセット#1〜#3では、互いに独立してライトデータの書き込み動作およびガベージコレクション動作が実行される。
(1)ユーザインプットブロックの割り当て
フリーブロックプール183内の1つのフリーブロックがユーザインプットブロック413として割り当てられる。また、フリーブロックプール184内の1つのフリーブロックがユーザインプットブロック414として割り当てられる。さらにフリーブロックプール185内の1つのフリーブロックがユーザインプットブロック415として割り当てられる。なお、ユーザインプットブロック413,414,415がすでに割り当てられていれば、この動作は実行されない。
(2)ホスト書き込み
NVMセット#1(NVMセット163)において、ホスト2からのライトデータがライトバッファ130Aからユーザインプットブロック413に書き込まれる。ライトバッファ130AにはNVMサブセット190Aに対応付けられたライトデータが一時的に格納されている。そして、NVMセット163に対応するルックアップテーブルが更新され、これによってライトデータに対応する論理アドレス(LBA)に、このライトデータが書き込まれたユーザインプットブロック413内の物理記憶位置を示す物理アドレスがマッピングされる。
また、NVMセット#2(NVMセット164)において、ホスト2からのライトデータがライトバッファ130Bからユーザインプットブロック414に書き込まれる。ライトバッファ130BにはNVMサブセット190Bに対応付けられたライトデータが一時的に格納されている。そして、NVMセット164に対応するルックアップテーブルが更新され、これによってライトデータに対応する論理アドレス(LBA)に、このライトデータが書き込まれたユーザインプットブロック414内の物理記憶位置を示す物理アドレスがマッピングされる。
さらに、NVMセット#3(NVMセット165)において、ホスト2からのライトデータがライトバッファ130Cからユーザインプットブロック415に書き込まれる。ライトバッファ130CにはNVMサブセット190Cに対応付けられたライトデータが一時的に格納されている。そして、NVMセット165に対応するルックアップテーブルが更新され、これによってライトデータに対応する論理アドレス(LBA)に、このライトデータが書き込まれたユーザインプットブロック415内の物理記憶位置を示す物理アドレスがマッピングされる。
(3)ユーザインプットブロックの移動
NVMセット#3において、ユーザインプットブロック415がライトデータで満たされると、そのユーザインプットブロック415は、NVMサブセット(データブロックプール)190Cに移動される。つまり、データで満たされたユーザインプットブロック415はNVMサブセット(データブロックプール)190Cによって管理される。
NVMセット結合動作が実行される前は、NVMセット#1において、ユーザインプットブロック413がライトデータで満たされると、そのユーザインプットブロック413は、NVMサブセット(データブロックプール)190Aに移動され、NVMセット#2において、ユーザインプットブロック414がライトデータで満たされると、そのユーザインプットブロック414は、NVMサブセット(データブロックプール)190Bに移動される。しかし、NVMセット結合動作が実行された後は、(3)の替りに(3)’で示す動作が実行される。
(3)’結合先NVMセットへのユーザインプットブロックの移動
NVMセット#1内のユーザインプットブロック413がライトデータで満たされると、そのユーザインプットブロック413は、NVMセット#3のNVMサブセット190Cに移動される。つまり、データで満たされたユーザインプットブロック413はNVMサブセット(データブロックプール)190Cによって管理される。
また、NVMセット#2内のユーザインプットブロック414がライトデータで満たされると、そのユーザインプットブロック414は、NVMセット#3のNVMサブセット190Cに移動される。つまり、データで満たされたユーザインプットブロック414はNVMサブセット(データブロックプール)190Cによって管理される。
(4)GCインプットブロックの割り当て
NVMサブセット(データブロックプール)190Aにおいてガベージコレクションの実行が必要になった場合、他のNVMセットとは独立して、NVMサブセット190A内のブロック群のためのガベージコレクション動作が実行される。例えば、NVMサブセット190Aに含まれているブロック数が、NVMサブセット190Aに対応するある閾値X1よりも多い場合に、ガベージコレクション動作が必要と判断されてもよい。閾値X1は、NVMサブセット190A用に割り当て可能なブロックの総数に基づいて決定されてもよい。例えば、NVMサブセット190A用に割り当て可能なブロックの総数から所定数を引いた残りの値が、NVMサブセット190Aに対応するある閾値X1として利用されてもよい。
NVMサブセット190Aにおいてガベージコレクション動作が必要になった場合、フリーブロックプール183内の1つのフリーブロックがGCインプットブロック403として割り当てられる。
また、NVMサブセット(データブロックプール)190Bにおいてガベージコレクションの実行が必要になった場合、他のNVMセットとは独立して、NVMサブセット190B内のブロック群のためのガベージコレクション動作が実行される。例えば、NVMサブセット190Bに含まれているブロック数が、NVMサブセット190Bに対応するある閾値X1よりも多い場合に、ガベージコレクション動作が必要と判断されてもよい。閾値X1は、NVMサブセット190B用に割り当て可能なブロックの総数に基づいて決定されてもよい。例えば、NVMサブセット190B用に割り当て可能なブロックの総数から所定数を引いた残りの値が、NVMサブセット190Bに対応するある閾値X1として利用されてもよい。
NVMサブセット190Bにおいてガベージコレクション動作が必要になった場合、フリーブロックプール184内の1つのフリーブロックがGCインプットブロック404として割り当てられる。
NVMサブセット(データブロックプール)190Cにおいてガベージコレクションの実行が必要になった場合、他のNVMセットとは独立して、NVMサブセット190C内のブロック群のためのガベージコレクション動作が実行される。例えば、NVMサブセット190Cに含まれているブロック数が、NVMサブセット190Cに対応するある閾値X1よりも多い場合に、ガベージコレクション動作が必要と判断されてもよい。閾値X1は、NVMサブセット190C用に割り当て可能なブロックの総数に基づいて決定されてもよい。例えば、NVMサブセット190C用に割り当て可能なブロックの総数から所定数を引いた残りの値が、NVMサブセット190Cに対応するある閾値X1として利用されてもよい。
NVMサブセット190Cにおいてガベージコレクション動作が必要になった場合、フリーブロックプール185内の1つのフリーブロックがGCインプットブロック405として割り当てられる。
(5)有効データのコピー
NVMサブセット190A内のブロックの中から有効データと無効データとが混在する一つ以上のブロックがコピー元ブロックとして選択される。その選択されたブロックの有効データのみがGCインプットブロック403にコピーされる。そして、NVMセット163に対応するルックアップテーブルが更新され、これによって、コピーされた有効データに対応する論理アドレス(LBA)に、この有効データがコピーされたGCインプットブロック403内の物理記憶位置を示す物理アドレスがマッピングされる。
また、NVMサブセット190B内のブロックの中から有効データと無効データとが混在する一つ以上のブロックがコピー元ブロックとして選択される。その選択されたブロックの有効データのみがGCインプットブロック404にコピーされる。そして、NVMセット164に対応するルックアップテーブルが更新され、これによって、コピーされた有効データに対応する論理アドレス(LBA)に、この有効データがコピーされたGCインプットブロック404内の物理記憶位置を示す物理アドレスがマッピングされる。
さらに、NVMサブセット190C内のブロックの中から有効データと無効データとが混在する一つ以上のブロックがコピー元ブロックとして選択される。その選択されたブロックの有効データのみがGCインプットブロック405にコピーされる。そして、NVMセット165に対応するルックアップテーブルが更新され、これによって、コピーされた有効データに対応する論理アドレス(LBA)に、この有効データがコピーされたGCインプットブロック405内の物理記憶位置を示す物理アドレスがマッピングされる。
(6)GCインプットブロックの移動
NVMセット#3において、GCインプットブロック405が有効データで満たされると、GCインプットブロック403はNVMサブセット190Cに移動される。つまり、有効データで満たされたGCインプットブロック405はNVMサブセット(データブロックプール)190Cによって管理される。
NVMセット結合動作が実行される前は、NVMセット#1において、GCインプットブロック403が有効データで満たされると、GCインプットブロック403はNVMサブセット190Aに移動され、NVMセット#2において、GCインプットブロック404が有効データで満たされると、GCインプットブロック404はNVMサブセット190Bに移動される。しかし、NVMセット結合動作が実行された後は、(6)の替りに(6)’で示す動作が実行される。
(6)’結合先NVMセットへのGCインプットブロックの移動
NVMセット#1内のGCインプットブロック403が有効データで満たされると、GCインプットブロック403はNVMセット#3内のNVMサブセット190Cに移動される。有効データで満たされたユーザインプットブロック403はNVMサブセット(データブロックプール)190Cによって管理される。
また、NVMセット#2内のGCインプットブロック404が有効データで満たされると、GCインプットブロック404はNVMセット#3内のNVMサブセット190Cに移動される。有効データで満たされたユーザインプットブロック403はNVMサブセット(データブロックプール)190Cによって管理される。
(7)ブロックの返却
NVMセット#3において、NVMサブセット190Cによって管理されており且つ有効データを保持しないブロックは、NVMサブセット190Cからフリーブロックプール185に返却される。有効データを保持しないブロックは、ホスト書き込みによってその全てのデータが無効化されたブロック、またはガベージコレクション動作によってその全ての有効データがコピー先ブロックにコピーされたブロックである。
NVMセット結合動作が実行される前は、NVMセット#1において、NVMサブセット190Aによって管理されており且つ有効データを保持しないブロックは、NVMサブセット190Aからフリーブロックプール183に返却され、NVMサブセット190Bによって管理されており且つ有効データを保持しないブロックは、NVMサブセット190Bからフリーブロックプール184に返却される。しかし、NVMセット結合動作が実行された後は、(7)の替りに(7)’で示す動作が実行される。
(7)’結合先NVMセットへのNVMサブセットのブロックの移動
NVMサブセット190AのブロックがNVMセット#3のNVMサブセット190Cに移動される。つまり、NVMサブセット190AのブロックはNVMサブセット(データブロックプール)190Cによって管理される。
また、NVMサブセット190BのブロックがNVMセット#3のNVMサブセット190Cに移動される。つまり、NVMサブセット190BのブロックはNVMサブセット(データブロックプール)190Cによって管理される。
(8)結合先NVMセットへのフリーブロックの移動
NVMセット#1のフリーブロックプール183内のフリーブロックがNVMセット#3のフリーブロックプール185に移動される。また、NVMセット#2のフリーブロックプール184内のフリーブロックがNVMセット#3のフリーブロックプール185に移動される。
図29および図30のフローチャートは、コントローラ4によって実行されるデータ書き込み/読み出し動作の手順を示す。
ホスト2からのコマンドが受信されると(ステップS101のYES)、NVMセット制御部21は、受信されたコマンドに含まれるネームスペースIDをチェックする(ステップS102)。受信されたコマンドによってNVMセット#1に対応する領域が指定されたならば(ステップS103のYES)、NVMセット制御部21は、NVMセット#1をアクセス対象に決定する(ステップS104)。例えば、NVMセット#1にNSID1のネームスペースが対応しているケースでは、受信されたコマンドがNSID1を含むならば、NVMセット#1に対応する領域が指定されたと判定されてもよい。
受信されたコマンドがライトコマンドであったならば(ステップS105のYES)、NVMセット制御部21は、新規ユーザインプットブロックの割り当てが必要か否かを判定する(ステップS106)。新規ユーザインプットブロックの割り当てが必要であるならば(ステップS106のYES)、NVMセット制御部21は、NVMセット#1のフリーブロックプール内のフリーブロックをユーザインプットブロックとして割り当て(ステップS107)、割り当てられたユーザインプットブロックにライトデータを書き込む(ステップS108)。新規ユーザインプットブロックの割り当てが不要であるならば(ステップS106のNO)、NVMセット制御部21は、すでに割り当てられているユーザインプットブロックにライトデータを書き込む(ステップS108)。
ユーザインプットブロックにライトデータが書き込まれた場合、NVMセット制御部21は、NVMセット#1に対応するLUTを更新する(ステップS109)。そして、NVMセット制御部21は、ライト完了のレスポンスをホスト2へ返す(ステップS110)。
受信されたコマンドがリードコマンドであったならば(ステップS105のNO、ステップS111のYES)、NVMセット制御部21はNVMセット#1に対応するLUTを参照して(ステップS112)、リードコマンド内の開始LBAに対応する物理アドレスを得る。NVMセット制御部21は、この物理アドレスに基づいて、リードコマンドによって指定されたデータを、NVMセット#1に所属するNVMサブセットのブロックから読み出す(ステップS113)。そして、NVMセット制御部21は、読み出したデータおよびリード完了のレスポンスをホスト2に返す(ステップS114)。
受信されたコマンドによってNVMセット#1に対応する領域が指定されなかったならば(ステップS103のNO)、NVMセット制御部21は、受信されたコマンドによってNVMセット#2に対応する領域が指定されたか否かを判定する(ステップS115)。受信されたコマンドによってNVMセット#2に対応する領域が指定されたならば(ステップS115のYES)、NVMセット制御部21は、NVMセット#2をアクセス対象に決定する(ステップS116)。例えば、NVMセット#2にNSID2のネームスペースが対応しているケースでは、受信されたコマンドがNSID2を含むならば、NVMセット#2に対応する領域が指定されたと判定されてもよい。
受信されたコマンドがライトコマンドであったならば(ステップS117のYES)、NVMセット制御部21は、新規ユーザインプットブロックの割り当てが必要か否かを判定する(ステップS118)。新規ユーザインプットブロックの割り当てが必要であるならば(ステップS118のYES)、NVMセット制御部21は、NVMセット#2のフリーブロックプール内のフリーブロックをユーザインプットブロックとして割り当て(ステップS119)、割り当てられたユーザインプットブロックにライトデータを書き込む(ステップS120)。新規ユーザインプットブロックの割り当てが不要であるならば(ステップS118のNO)、NVMセット制御部21は、すでに割り当てられているユーザインプットブロックにライトデータを書き込む(ステップS120)。
ユーザインプットブロックにライトデータが書き込まれた場合、NVMセット制御部21は、NVMセット#2に対応するLUTを更新する(ステップS121)。そして、NVMセット制御部21は、ライト完了のレスポンスをホスト2へ返す(ステップS122)。
受信されたコマンドがリードコマンドであったならば(ステップS117のNO、ステップS123のYES)、NVMセット制御部21はNVMセット#2に対応するLUTを参照して(ステップS124)、リードコマンド内の開始LBAに対応する物理アドレスを得る。NVMセット制御部21は、この物理アドレスに基づいて、リードコマンドによって指定されたデータを、NVMセット#2に所属するNVMサブセットのブロックから読み出す(ステップS125)。そして、NVMセット制御部21は、読み出したデータおよびリード完了レスポンスをホスト2に返す(ステップS126)。
図31のフローチャートは、GC動作制御部22によってあるNVMセットに所属するNVMサブセット毎に実行されるガベージコレクション動作の手順を示す。
GC動作制御部22は、NVMセット#1に所属するNVMサブセット#1に含まれているブロック数がNVMサブセット#1に対応する閾値X1に達したか否かを判定する(ステップS201)。NVMセット#1に所属するNVMサブセット#1に含まれているブロック数が閾値X1に達したならば(ステップS201のYES)、GC動作制御部22は、NVMサブセット#1のGCを開始する。
GC動作制御部22は、まず、NVMセット#1のフリーブロックプール内のフリーブロックをコピー先ブロックとして割り当てる(ステップS202)。そして、GC動作制御部22は、NVMサブセット#1のブロックから、有効データと無効データとが混在するブロックをコピー元ブロックとして選択する(ステップS203)。
次に、GC動作制御部22は、選択されたブロック(コピー元ブロック)の有効データのみをコピー先ブロックにコピーする(ステップS204)。そして、GC動作制御部22は、NVMサブセット#1に対応するLUTを更新する(ステップS205)。その後、GC動作制御部22は、無効データのみになったブロック(コピー元ブロック)をNVMセット#1のフリーブロックプールに返却する(ステップS206)。
続いて、GC動作制御部22は、NVMサブセット#1に含まれるブロック数がNVMサブセット#1に対応する閾値X2(<X1)以下まで低下したか否か判定する(ステップS207)。NVMサブセット#1に含まれるブロック数が閾値X2(<X1)以下まで低下したならば(ステップS207のYES)、GC動作制御部22はガベージコレクション動作を終了する。NVMサブセット#1に含まれるブロック数が閾値X2(<X1)以下まで低下していなければ(ステップS207のNO)、GC動作制御部22はガベージコレクション動作を続行する(ステップS202〜S206)。
図32のフローチャートは、NVMセット間コピー制御部23によって実行されるNVMセット間コピー動作の手順を示す。
コピー元NVMセットとコピー先NVMセットとを指定するパラメータを含むホスト2からのNVMセット間コピーコマンドが受信されると(ステップS301のYES)、NVMセット間コピー制御部23はコピー先NVMセットのフリーブロックプール内のフリーブロックをコピー先ブロックとして割り当てる(ステップS302)。そして、NVMセット間コピー制御部23はコピー元NVMセットに属するブロックから有効データを有するブロックをコピー元ブロックとして選択する(ステップS303)。
次に、NVMセット間コピー制御部23は、コピー元ブロックからコピー先ブロックに有効データをコピーする(ステップS304)。有効データのコピーが行われると、NVMセット間コピー制御部23は、コピー元NVMセットのNVMサブセットに対応するLUTを更新する(ステップS305)。
続いて、NVMセット間コピー制御部23は、有効データを持たなくなったコピー元ブロックをコピー元NVMセットのフリーブロックプールに返却する(ステップS306)。
NVMセット間コピー制御部23は、コピー元NVMセットに有効データを有するブロックが存在しなくなるまで、ステップS302〜S306の処理を繰り返す(ステップS307)。
図33のフローチャートは、NVMセット間コピー制御部23によって実行されるNVMセット間コピー動作の別の手順を示す。ここでは、NVMセット間コピー動作中におけるホスト書き込み動作を許可する場合が想定されている。
コピー元NVMセットとコピー先NVMセットとを指定するパラメータを含むホスト2からのNVMセット間コピーコマンドが受信されると(ステップS401のYES)、NVMセット間コピー制御部23は、コピー先NVMセットのフリーブロックプール内のフリーブロックをコピー先ブロックとして割り当てる(ステップS402)。そして、NVMセット間コピー制御部23はコピー元NVMセットに属するブロックから有効データを有するブロックをコピー元ブロックとして選択する(ステップS403)。
次に、NVMセット間コピー制御部23は、コピー元ブロックからコピー先ブロックに有効データをコピーする(ステップS404)。有効データのコピーが行われると、NVMセット間コピー制御部23は、コピー元NVMセットのNVMサブセットに対応するLUTを更新する(ステップS405)。
続いて、NVMセット間コピー制御部23は、有効データを持たなくなったコピー元ブロックをコピー元NVMセットのフリーブロックプールに返却する(ステップS406)。
次に、NVMセット間コピー制御部23は、コピー元NVMセットに有効データを有するブロックが存在しないか否かを判定する(ステップS407)。コピー元NVMセットに有効データを有するブロックが存在しないならば(ステップS407のYES)、NVMセット間コピー制御部23は、NVMセット間コピー動作を終了する。
一方、コピー元NVMセットに有効データを有するブロックが存在するならば(ステップS407のNO)、コントローラ4のNVMセット制御部21は、コピー元NVMセットに所属するNVMサブセットへのライトデータが受信されたか否かを判定する(ステップS408)。コピー元NVMセットに所属するNVMサブセットへのライトデータが受信されていなければ(ステップS408のNO)、処理は、ステップS402に進む。
コピー元NVMセットに所属するNVMサブセットへのライトデータが受信されていれば(ステップS408のYES)、NVM制御部21は、コピー先NVMセットのフリーブロックプールのフリーブロックを書き込み先ブロックとして割り当てる(ステップS409)。そして、NVM制御部21はその割り当てられたブロックにライトデータを書き込む(ステップS410)。ライトデータが書き込まれると、NVM制御部21は、コピー元NVMセットに所属するNVMサブセットに対応するLUTを更新する(ステップS411)。
次に、コントローラ4は、ライト完了のレスポンスをホスト2へ返す(ステップS412)。ライト完了のレスポンスがホスト2に返されると、処理は、ステップS402に進む。
コピー元NVMセットに有効データを有するブロックが存在しなくなるまで、ステップS402〜S412の処理が繰り返される(ステップS407)。
図34のフローチャートは、新NVMセット作成制御部24によって実行される新NVMセット作成動作の手順を示す。
新NVMセット作成コマンドが受信されると(ステップS501のYES)、新NVMセット作成制御部24は、元のNVMセットに属する全てのNAND型フラッシュメモリダイの中から、新NVMセット用に確保すべきNAND型フラッシュメモリダイのグループを決定する(ステップS502)。元のNVMセットは新NVMセット作成コマンドによってしていてされてもよい。
続いて、新NVMセット作成制御部24は、元のNVMセットのフリーブロックプールのフリーブロックをコピー先ブロックとして割り当てる(ステップS503)。そして、新NVMセット作成制御部24は、新NVMセットに属するブロック(つまり確保されたNAND型フラッシュメモリダイのグループに属するブロック)から、有効データを保持するブロックをコピー元ブロックとして選択する(ステップS504)。
次に、新NVMセット作成制御部24は、コピー元ブロックからコピー先ブロックに有効データをコピーする(ステップS505)。有効データがコピーされると、新NVMセット作成制御部24は、コピー元NVMセットのNVMサブセットに対応するLUTを更新する(ステップS506)。続いて、新NVMセット作成制御部24は、有効データを持たなくなったコピー元ブロックを新NVMセットのフリーブロックプールに返却する(ステップS507)。
次に、新NVMセット作成制御部24は、新NVMセットに有効データを有するブロックが存在しないか否かを判定する(ステップS508)。新NVMセットに有効データを有するブロックが存在しないならば(ステップS508のYES)、新NVMセット作成制御部24は新NVMセット作成動作を終了する。新NVMセットに有効データを有するブロックが存在するならば(ステップS508のNO)、新NVMセット作成制御部24は新NVMセット作成動作を続行する(ステップS503〜S507)。
新NVMセットに有効データを有するブロックが存在しなくなるまで、ステップS503〜S507の処理が繰り返される。
図35のフローチャートは、新NVMセット作成制御部24によって実行される新NVMセット作成動作の別の手順を示す。ここでは、新NVMセット作成動作と元のNVMセットにおけるガベージコレクション動作とを並行して実行する手順が示されている。
新NVMセット作成コマンドが受信されると(ステップS601)、新NVMセット作成制御部24は、新NVMセット用に確保すべきNAND型フラッシュメモリダイのグループを決定する(ステップS602)。続いて、新NVMセット作成制御部24は、元のNVMセットのフリーブロックプールのフリーブロックをコピー先ブロックとして割り当てる(ステップS603)。そして、新NVMセット作成制御部24は、元のNVMセットに属するブロックから、有効データと無効データが混在するブロックをコピー元ブロックとして選択する(ステップS604)。ステップS604では、新NVMセット作成制御部24は、有効データの少ないブロックを優先的にコピー元ブロックとして選択してもよい。
次に、新NVMセット作成制御部24は、コピー元ブロックからコピー先ブロックに有効データをコピーする(ステップS605)。有効データがコピーされると、新NVMセット作成制御部24は、コピー元NVMセットのNVMサブセットに対応するLUTを更新する(ステップS606)。
続いて、新NVMセット作成制御部24は、有効データを持たなくなったコピー元ブロックの物理位置が新NVMセットに属するか否かを判定する(ステップS607)。有効データを持たなくなったコピー元ブロックの物理位置が新NVMセットに属するならば(ステップS607のYES)、新NVMセット作成制御部24は、有効データを持たなくなったコピー元ブロックを新NVMセットのフリーブロックプールに返却する(ステップS608)。有効データを持たなくなったコピー元ブロックの物理位置が新たなNVMセットに属しないならば(ステップS607のNO)、新NVMセット作成制御部24は、有効データを持たなくなったコピー元ブロックを元のNVMセットのフリーブロックプールに返却する(ステップS609)。
次に、新NVMセット作成制御部24は、新NVMセットに有効データを有するブロックが存在しないか否かを判定する(ステップS610)。新NVMセットに有効データを有するブロックが存在しないならば(ステップS610のYES)、新NVMセット作成制御部24は新NVMセット作成動作を終了する。新NVMセットに有効データを有するブロックが存在するならば(ステップS610のNO)、新NVMセット作成制御部24はステップS603の処理を実行する。
新NVMセットに有効データを有するブロックが存在しなくなるまで、ステップS603〜S607の処理が繰り返される。
図36は、ホスト2として機能する情報処理装置(コンピューティングデバイス)のハードウェア構成例を示す。
この情報処理装置は、サーバのようなコンピューティングデバイスとして実現される。この情報処理装置は、プロセッサ(CPU)801、メインメモリ802、BIOS−ROM803、ネットワークコントローラ805、周辺インタフェースコントローラ806、コントローラ807、およびエンベデッドコントローラ(EC)808等を含む。
プロセッサ801は、この情報処理装置の各コンポーネントの動作を制御するように構成されたCPUである。このプロセッサ801は、複数のSSD3のいずれか1つからメインメモリ802にロードされる様々なプログラムを実行する。メインメモリ802は、DRAMのようなランダムアクセスメモリから構成される。また、このプログラムには、上述のNVMセット間コピー、NVMセット交換、新NVMセット作成、およびNVMセット結合を指示するコマンドを発行するための設定プログラムが含まれていてもよい。
また、プロセッサ801は、不揮発性メモリであるBIOS−ROM803に格納された基本入出力システム(BIOS)も実行する。BIOSはハードウェア制御のためのシステムプログラムである。
ネットワークコントローラ805は、有線LANコントローラ、無線LANコントローラのような通信デバイスである。周辺インタフェースコントローラ806は、USBデバイスのような周辺デバイスとの通信を実行するように構成されている。
コントローラ807は、複数のコネクタ807Aにそれぞれ接続されるデバイスとの通信を実行するように構成されている。複数のSSD3が複数のコネクタ807Aにそれぞれ接続されてもよい。コントローラ807は、SAS expander、PCIe Switch、PCIe expander、フラッシュアレイコントローラ、またはRAIDコントローラ等である。
EC808は、情報処理装置の電力管理を実行するように構成されたシステムコントローラとして機能する。
図37は、複数のSSD3とホスト2とを含む情報処理装置(サーバ)の構成例を示す。
この情報処理装置(サーバ)は、ラックに収容可能な薄い箱形の筐体901を備える。多数のSSD3は筐体901内に配置されてもよい。この場合、各SSD3は筐体901の前面901Aに設けられたスロットに取り外し可能に挿入されてもよい。
システムボード(マザーボード)902は筐体901内に配置される。システムボード(マザーボード)902上においては、CPU801、メインメモリ802、ネットワークコントローラ805、コントローラ807を含む様々な電子部品が実装されている。これら電子部品がホスト2として機能する。
以上説明したように、本実施形態によれば、積層された複数の不揮発性メモリダイが複数の垂直ビアによって相互接続されたメモリパッケージが用いられるとともに、これら複数のNAND型フラッシュメモリダイは、第1のチャンネルにそれぞれ接続された複数の第1のNAND型フラッシュメモリダイの集合を含む第1のNVMセットと、第2のチャンネルにそれぞれ接続された複数の第2のNAND型フラッシュメモリダイの集合を含む第2のNVMセットとに分類される。そして、第1のNVMセットに対応する第1領域を指定するホスト2からの第1のI/Oコマンドに応じて、第1のチャンネルを介して第1のNVMセットに対するデータ書き込み/読み出し動作が実行される。また、第2のNVMセットに対応する第2領域を指定するホスト2からの第2のI/Oコマンドに応じて、第2のチャンネルを介して第2のNVMセットに対するデータ書き込み/読み出し動作が実行される。このように、積層された複数の不揮発性メモリダイが複数の垂直ビアによって相互接続されたメモリパッケージと、複数のNVMセットへのアクセスが異なるチャンネルを介して実行される構成とを組み合わせることにより、各NVMセットのピークI/O性能の低下を最小限に抑えることができ、しかも、NVMセットそれぞれに対するライト/リード要求が同時に発生しても、これらライト/リード要求を即座に実行することができる。
また、NAND型フラッシュメモリ5のフリーブロック群は、複数のNVMセットに対応する複数のフリーブロックプールによってNVMセット毎に個別に管理される。そして、複数のNVMセットの各々について、対応するフリーブロックプール内のフリーブロックの一つをインプットブロック(ユーザインプットブロックまたはGCインプットブロック)として割り当てる動作と、ライトデータをインプットブロックに書き込む動作と、ライトデータで満たされたインプットブロックをNVMサブセットによって管理する動作と、NVMサブセットによって管理され且つ有効データを保持しないブロックを対応するフリーブロックプールに返却する動作とが実行される。このように、複数のNVMセットそれぞれに対応するフリーブロックを使用することにより、インプットブロックの割り当てとフリーブロックの返却を、NVMセット毎に独立して実行することができる。これにより、あるNVMセットに属するダイ内のブロックが別のNVMセット用のインプットブロックとして割り当てられること等を防止することができる。よって、ダイコンテンションが起きないことを保証することが可能となる。
なお、本実施形態では、不揮発性メモリとしてNAND型フラッシュメモリを例示した。しかし、本実施形態の機能は、例えば、MRAM(Magnetoresistive Random Access Memory)、PRAM(Phase change Random Access Memory)、ReRAM(Resistive Random Access Memory)、又は、FeRAM(Ferroelectric Random Access Memory)のような他の様々な不揮発性メモリにも適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
2…ホスト、3…SSD、4…コントローラ、5…NAND型フラッシュメモリ、21…NVMセット制御部、22…GC動作制御部、23…NVMセット間コピー制御部、24…新NVMセット作成制御部、25…NVM交換制御部、26…NVMセット結合部、60、61、62…NVMセット、80、81、82…フリーブロックプール、90、91、92、93、94、95…NVMサブセット。

Claims (12)

  1. ホストに接続可能なメモリシステムであって、
    複数のチャンネルに接続された複数の不揮発性メモリダイを含む不揮発性メモリであって、各不揮発性メモリダイが複数のブロックを含む、不揮発性メモリと、
    前記複数のチャンネルを介して前記不揮発性メモリを制御するように構成されたコントローラとを具備し、
    前記コントローラは、
    前記複数の不揮発性メモリダイを、前記複数のチャンネルの第1のチャンネルにそれぞれ接続された複数の第1の不揮発性メモリダイの集合を含む第1のダイグループと、前記複数のチャンネルの第2のチャンネルにそれぞれ接続された複数の第2の不揮発性メモリダイの集合を含む第2のダイグループとに分類し、前記第1のダイグループおよび前記第2のダイグループには、前記ホストによってアクセス対象の領域として指定可能な第1領域および第2領域がそれぞれ関連付けられており、
    前記第1のダイグループに対応する前記第1領域を識別するための第1の識別子を指定する前記ホストからの第1のI/Oコマンドに応じて、前記第1のチャンネルを介して前記第1のダイグループに対するデータ書き込み/読み出し動作を実行し、前記第2のダイグループに対応する前記第2領域を識別するための第2の識別子を指定する前記ホストからの第2のI/Oコマンドに応じて、前記第2のチャンネルを介して前記第2のダイグループに対するデータ書き込み/読み出し動作を実行するように構成され、
    前記不揮発性メモリは一つ以上のメモリパッケージを備え、各メモリパッケージは、積層された複数の不揮発性メモリダイを備え、前記積層された複数の不揮発性メモリダイは複数の垂直ビアによって相互接続され、少なくとも一つのチャンネルに対応する複数の信号が前記複数の垂直ビアを介して前記積層された複数の不揮発性メモリダイに伝送される、メモリシステム。
  2. 前記複数の垂直ビアの各々は、前記積層された複数の不揮発性メモリダイそれぞれの半導体基板を貫通する複数の貫通電極と、前記積層された複数の不揮発性メモリダイ間をそれぞれ接続する複数のバンプ電極とを含む請求項1記載のメモリシステム。
  3. 前記コントローラは、
    前記第1のダイグループのフリーブロック群を前記第1のダイグループに対応する第1のフリーブロックプールによって管理し、前記第2のダイグループのフリーブロック群を前記第2のダイグループに対応する第2のフリーブロックプールによって管理し、
    前記第1のフリーブロックプール内のフリーブロックの一つを前記第1領域に対応する第1のユーザデータが書き込まれるべきブロックとして割り当て、前記第1のユーザデータを前記割り当てられたブロックに書き込み、前記第1のユーザデータで満たされた前記ブロックを第1のデータブロックプールによって管理し、前記第1のデータブロックプールによって管理され且つ有効データを保持しないブロックを前記第1のフリーブロックプールに返却する、動作を実行し、
    前記第2のフリーブロックプール内のフリーブロックの一つを前記第2領域に対応する第2のユーザデータが書き込まれるべきブロックとして割り当て、前記第2のユーザデータを前記割り当てられたブロックに書き込み、前記第2のユーザデータで満たされた前記ブロックを第2のデータブロックプールによって管理し、前記第2のデータブロックプールによって管理され且つ有効データを保持しないブロックを前記第2のフリーブロックプールに返却する、動作を実行するように構成されている請求項1記載のメモリシステム。
  4. 前記第1のフリーブロックプールは、前記第1のダイグループに属し且つ有効データを保持するブロックそれぞれを管理する第1のデータブロックプールに専用のフリーブロックプールであり、前記第2のフリーブロックプールは、前記第2のダイグループに属し且つ有効データを保持するブロックそれぞれを管理する複数の第2のデータブロックプールによって共有される共有フリーブロックプールである請求項3記載のメモリシステム。
  5. 前記第1のフリーブロックプールは、前記第1のダイグループに属し且つ有効データを保持するブロックそれぞれを管理する第1のデータブロックプールに専用のフリーブロックプールであり、前記第2のフリーブロックプールは、前記第2のダイグループに属し且つ有効データを保持するブロックそれぞれを管理する第2のデータブロックプールに専用のフリーブロックプールである請求項3記載のメモリシステム。
  6. 前記コントローラは、
    前記第1のデータブロックプール内のブロック群のガベージコレクションにおいては、前記第1のフリーブロックプール内のフリーブロックの一つを第1のコピー先ブロックとして割り当て、前記第1のデータブロックプールに含まれ且つ有効データと無効データとが混在する一つ以上のブロックから有効データのみを前記第1のコピー先ブロックにコピーし、前記第1のコピー先ブロックへの前記有効データのコピーによって無効データのみになった前記一つ以上のブロックを前記第1のフリーブロックプールに返却する、動作を実行し、
    前記複数の第2のデータブロックプールの一つの第2のデータブロックプール内のブロック群のガベージコレクションにおいては、前記複数の第2のデータブロックプールによって共有される前記第2のフリーブロックプール内のフリーブロックの一つを第2のコピー先ブロックとして割り当て、前記一つの第2のデータブロックプールに含まれ且つ有効データと無効データとが混在する一つ以上のブロックから有効データのみを前記第2のコピー先ブロックにコピーし、前記第2のコピー先ブロックへの前記有効データのコピーによって無効データのみになった前記一つ以上のブロックを前記第2のフリーブロックプールに返却する、動作を実行するように構成されている請求項5記載のメモリシステム。
  7. 前記第1のフリーブロックプールは、前記第1のダイグループに属し且つ有効データを保持するブロックそれぞれを管理する第1のデータブロックプールに専用のフリーブロックプールであり、前記第2のフリーブロックプールは、前記第2のダイグループに属し且つ有効データを保持するブロックそれぞれを管理する第2のデータブロックプールに専用のフリーブロックプールである請求項3記載のメモリシステム。
  8. 前記コントローラは、
    前記第1のデータブロックプール内のブロック群のガベージコレクションにおいては、前記第1のフリーブロックプール内のフリーブロックの一つを第1のコピー先ブロックとして割り当て、前記第1のデータブロックプールに含まれ且つ有効データと無効データとが混在する一つ以上のブロックから有効データのみを前記第1のコピー先ブロックにコピーし、前記第1のコピー先ブロックへの前記有効データのコピーによって無効データのみになった前記一つ以上のブロックを前記第1のフリーブロックプールに返却する、動作を実行し、
    前記第2のデータブロックプール内のブロック群のガベージコレクションにおいては、前記第2のフリーブロックプール内のフリーブロックの一つを第2のコピー先ブロックとして割り当て、前記第2のデータブロックプールに含まれ且つ有効データと無効データとが混在する一つ以上のブロックから有効データのみを前記第2のコピー先ブロックにコピーし、前記第2のコピー先ブロックへの前記有効データのコピーによって無効データのみになった前記一つ以上のブロックを前記第2のフリーブロックプールに返却する、動作を実行するように構成されている請求項7記載のメモリシステム。
  9. 前記第1のフリーブロックプールは、前記第1のダイグループに属し且つ有効データを保持するブロックそれぞれを管理する複数の第1のデータブロックプールによって共有される共有フリーブロックプールであり、前記第2のフリーブロックプールは、前記第2のダイグループに属し且つ有効データを保持するブロックそれぞれを管理する複数の第2のデータブロックプールによって共有される共有フリーブロックプールである請求項3記載のメモリシステム。
  10. 前記コントローラは、
    前記複数の第1のデータブロックプールの一つの第1のデータブロックプール内のブロック群のガベージコレクションにおいては、前記複数の第1のデータブロックプールによって共有される前記第1のフリーブロックプール内のフリーブロックの一つを第1のコピー先ブロックとして割り当て、前記一つの第1のデータブロックプールに含まれ且つ有効データと無効データとが混在する一つ以上のブロックから有効データのみを前記第1のコピー先ブロックにコピーし、前記第1のコピー先ブロックへの前記有効データのコピーによって無効データのみになった前記一つ以上のブロックを前記第1のフリーブロックプールに返却する、動作を実行し、
    前記複数の第2のデータブロックプールの一つの第2のデータブロックプール内のブロック群のガベージコレクションにおいては、前記複数の第2のデータブロックプールによって共有される前記第2のフリーブロックプール内のフリーブロックの一つを第2のコピー先ブロックとして割り当て、前記一つの第2のデータブロックプールに含まれ且つ有効データと無効データとが混在する一つ以上のブロックから有効データのみを前記第2のコピー先ブロックにコピーし、前記第2のコピー先ブロックへの前記有効データのコピーによって無効データのみになった前記一つ以上のブロックを前記第2のフリーブロックプールに返却する、動作を実行するように構成されている請求項9記載のメモリシステム。
  11. 複数のチャンネルに接続された複数の不揮発性メモリダイを含む不揮発性メモリを前記複数のチャンネルを介して制御する制御方法であって、各不揮発性メモリダイが複数のブロックを含み、
    前記複数の不揮発性メモリダイを、前記複数のチャンネルの第1のチャンネルにそれぞれ接続された複数の第1の不揮発性メモリダイの集合を含む第1のダイグループと、前記複数のチャンネルの第2のチャンネルにそれぞれ接続された複数の第2の不揮発性メモリダイの集合を含む第2のダイグループとに分類することと、前記第1のダイグループおよび前記第2のダイグループには、ホストによってアクセス対象の領域として指定可能な第1領域および第2領域がそれぞれ関連付けられており、
    前記第1のダイグループに対応する前記第1領域を識別するための第1の識別子を指定する前記ホストからの第1のI/Oコマンドに応じて、前記第1のチャンネルを介して前記第1のダイグループに対するデータ書き込み/読み出し動作を実行することと、
    前記第2のダイグループに対応する前記第2領域を識別するための第2の識別子を指定する前記ホストからの第2のI/Oコマンドに応じて、前記第2のチャンネルを介して前記第2のダイグループに対するデータ書き込み/読み出し動作を実行することとを具備し、
    前記不揮発性メモリは一つ以上のメモリパッケージを備え、各メモリパッケージは、積層された複数の不揮発性メモリダイを備え、前記積層された複数の不揮発性メモリダイは複数の垂直ビアによって相互接続され、少なくとも一つのチャンネルに対応する複数の信号が前記複数の垂直ビアを介して前記積層された複数の不揮発性メモリダイに伝送される、制御方法。
  12. 前記第1のダイグループのフリーブロック群を前記第1のダイグループに対応する第1のフリーブロックプールによって管理し、前記第2のダイグループのフリーブロック群を前記第2のダイグループに対応する第2のフリーブロックプールによって管理することと、
    前記第1のフリーブロックプール内のフリーブロックの一つを前記第1領域に対応する第1のユーザデータが書き込まれるべきブロックとして割り当て、前記第1のユーザデータを前記割り当てられたブロックに書き込み、前記第1のユーザデータで満たされた前記ブロックを第1のデータブロックプールによって管理し、前記第1のデータブロックプールによって管理され且つ有効データを保持しないブロックを前記第1のフリーブロックプールに返却する、動作を実行することと、
    前記第2のフリーブロックプール内のフリーブロックの一つを前記第2領域に対応する第2のユーザデータが書き込まれるべきブロックとして割り当て、前記第2のユーザデータを前記割り当てられたブロックに書き込み、前記第2のユーザデータで満たされた前記ブロックを第2のデータブロックプールによって管理し、前記第2のデータブロックプールによって管理され且つ有効データを保持しないブロックを前記第2のフリーブロックプールに返却する、動作を実行することとをさらに具備する請求項11記載の制御方法。
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