JP5096730B2

JP5096730B2 - 半導体装置

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Publication number: JP5096730B2
Application number: JP2006306677A
Authority: JP
Inventors: 三香子余川; 智和石川
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-11-13
Filing date: 2006-11-13
Publication date: 2012-12-12
Anticipated expiration: 2026-11-13
Also published as: JP2008124256A

Description

本発明は、半導体装置に関し、特に、積層された複数の半導体チップを有する半導体装置に適用して有効な技術に関する。

チップ積層型パッケージ素子は、実装面及び下面を有する基板と、下、上部半導体チップとを備える。下部半導体チップは、上面及び下面を有し、下面は前記基板の実装面に貼付けられ、上面には複数の電極パッドが形成されている。上部半導体チップは、上面及び下面を有し、下面は前記下部半導体チップの上面に貼付けられ、上面には電極パッドが形成され、下面には前記下部半導体チップの上面の電極パッドに対応する位置にトレンチが形成されている技術がある（例えば、特許文献１参照）。
特開２００３−７８１０６号公報（図１）

近年、集積回路が搭載された複数の半導体チップを高密度に実装し、高速・高機能なシステムを実現するＳＩＰ（System In Package)技術が注目されている。ＳＩＰの代表的な構造としては、複数のメモリチップと、これらのメモリチップを制御する制御用チップとが搭載されており、制御用チップ上に複数のメモリチップが積層されている。このような構造では、メモリチップでは同一チップが積層される場合が多く、その際、同一方向で積層される。

しかしながら、図８〜図１０の比較例のＳＩＰ２０に示すように、メモリチップを単純に同一方向にて積層すると、チップ自体の薄型化が進んでいるため、図９のＣ部や図１０のＤ部に示すように、十分なワイヤクリアランスが確保できず、ワイヤの接触不良を引き起こすことが問題となる。

その結果、ＳＩＰ（半導体装置）の品質や信頼性が低下することが問題である。

なお、前記特許文献１（特開２００３−７８１０６号公報）に記載されているチップ積層型のパッケージでは、上部半導体チップの下面（裏面）にトレンチが形成されていることで、同一サイズの半導体チップを積層した場合でも、ワイヤを接続することは可能ではあるが、上部のワイヤと下部のワイヤとが近接しており、十分なワイヤクリアランスを確保できないことが問題である。

本発明の目的は、ワイヤクリアランスを確保して半導体装置の品質や信頼性を向上させることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。

すなわち、本発明は、平面形状が四角形から成る上面、前記上面に形成された複数の第１ボンディング電極、前記上面に形成された複数の第２ボンディング電極、および前記上面とは反対側の下面を有する配線基板と、表面、前記表面に形成された複数の電極パッド、および前記表面とは反対側の裏面を有し、前記配線基板の前記上面上に搭載された制御用チップと、第１主面、前記第１主面に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記制御用チップと対向するように、前記制御用チップ上に積層された第１メモリチップと、第２主面、前記第２主面に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第１メモリチップの前記第１主面と対向するように、前記第１メモリチップ上に積層された第２メモリチップと、前記第１メモリチップの前記複数の第１電極パッドと前記配線基板の前記複数の第１ボンディング電極とを、それぞれ電気的に接続する複数の第１ワイヤと、前記第２メモリチップの前記複数の第２電極パッドと前記配線基板の前記複数の第２ボンディング電極とを、それぞれ電気的に接続する複数の第２ワイヤと、前記制御用チップ、前記第１メモリチップ、前記第２メモリチップ、前記複数の第１ワイヤ、および前記複数の第２ワイヤを封止する樹脂体と、前記配線基板の前記下面に設けられた複数の外部端子と、を含み、前記配線基板の前記上面は、第１基板辺と、前記第１基板辺と交差する第２基板辺とを有し、前記複数の第１ボンディング電極は、前記配線基板の前記第１基板辺に沿って形成され、前記複数の第２ボンディング電極は、前記配線基板の前記第２基板辺に沿って形成され、前記第１メモリチップの前記第１主面の平面形状は、第１チップ辺、および前記第１チップ辺と対向する第２チップ辺を有する四角形からなり、前記複数の第１電極パッドは、前記第１主面の前記第１チップ辺のみに沿って形成され、前記第１メモリチップは、前記第１主面の前記第１チップ辺が前記第１基板辺と並ぶように、前記制御用チップ上に積層され、前記第２メモリチップの前記第２主面の平面形状は、第１チップ辺、および前記第１チップ辺と対向する第２チップ辺を有する四角形からなり、前記複数の第２電極パッドは、前記第２主面の前記第１チップ辺のみに沿って形成され、前記第２メモリチップは、前記第２主面の前記第１チップ辺が前記第２基板辺と並ぶように、前記第１メモリチップ上に積層され、前記第２メモリチップは、前記第１メモリチップと同一サイズのチップであり、前記第２メモリチップは、平面視において前記第１メモリチップの前記複数の第１電極パッドが露出するように、かつ平面視において前記第２メモリチップの前記複数の第２電極パッドが前記第１メモリチップと重なるように、前記第２メモリチップの中心を前記第１メモリチップの前記第１主面の前記第１チップ辺よりも前記第１主面の前記第２チップ辺側にずらして前記第１メモリチップ上に積層されているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

配線基板上の制御用チップ上に積層される第１メモリチップと第２メモリチップとがそれぞれ接続されるボンディング電極のボンディング電極列に応じて方向を変えて積層され、かつ交互に積層されることにより、同一方向の上下のワイヤ間で、間に介在するチップ厚の分ワイヤクリアランスを大きくとることができる。これにより、上下のワイヤ間で十分なワイヤクリアランスを確保することができる。その結果、上下のワイヤによる接触不良を防止でき、半導体装置の品質や信頼性を向上させることができる。

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例を樹脂体を透過して示す平面図、図２は図１に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３は図１に示すＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。また、図４は本発明の実施の形態の変形例の半導体装置の構造を樹脂体を透過して示す平面図、図５は図４に示すＡ−Ａ線に沿って切断した構造を示す断面図、図６は図４に示すＢ−Ｂ線に沿って切断した構造を示す断面図、図７は本発明の実施の形態の他の変形例の半導体装置の構造を樹脂体を透過して示す平面図である。さらに、図８は比較例の半導体装置の構造を樹脂体を透過して示す平面図、図９は図８に示すＡ−Ａ線に沿って切断した構造を示す断面図、図１０は図８に示すＢ−Ｂ線に沿って切断した構造を示す断面図、図１１は他の比較例の半導体装置の構造を樹脂体を透過して示す平面図である。

本実施の形態の半導体装置は、配線基板７上に複数の半導体チップが積層された半導体パッケージであり、本実施の形態では、前記半導体装置の一例として、配線基板７上に複数の半導体チップを高密度に実装し、高速・高機能なシステムを実現するＳＩＰ１０を取り上げて説明する。すなわち、ＳＩＰ１０には、配線基板７上に複数のメモリチップと、これらのメモリチップを制御する制御用チップ５が積層されている。

図１〜図３に示すＳＩＰ１０では、配線基板７上に１つの制御用チップ５がフリップチップ接続によって搭載され、この制御用チップ５上に４つのメモリチップが積層されており、これら４つのメモリチップは、それぞれワイヤ８によって配線基板７に電気的に接続されている。

ＳＩＰ１０の詳細構造について説明すると、主面７ａとこれに対向する裏面７ｂを有し、かつ主面７ａ上に複数のボンディング電極７ｃが設けられた配線基板７と、配線基板７の主面７ａ上に搭載され、かつ主面（表面）５ａに複数の電極パッド５ｃが設けられた制御用チップ５と、制御用チップ５上に積層され、かつそれぞれの表面に複数の電極が設けられた４つのメモリチップとを有している。さらに、配線基板７のボンディング電極７ｃと制御用チップ５の電極パッド５ｃ、及び配線基板７のボンディング電極７ｃと前記メモリチップの電極を電気的に接続する複数のワイヤ８と、制御用チップ５及び４つのメモリチップや複数のワイヤ８を樹脂封止する樹脂体９と、配線基板７の裏面７ｂに設けられた複数の外部端子である半田ボール６とを有している。

なお、図１に示すように、配線基板７の複数のボンディング電極７ｃは、配線基板７の主面７ａの交差する２つの辺の何れか一方もしくは他方に沿って並んでおり、ここでは、何れか一方の辺に沿って第１のボンディング電極列７ｄが形成され、かつ何れか他方の辺に沿って第２のボンディング電極列７ｅが形成されている。

また、４つのメモリチップは、第１のボンディング電極列７ｄのボンディング電極７ｃにワイヤ８を介してそれぞれ接続するメモリチップ（第１メモリチップ）１及びメモリチップ（第１メモリチップ）２と、第２のボンディング電極列７ｅのボンディング電極７ｃにワイヤ８を介してそれぞれ接続するメモリチップ（第２メモリチップ）３及びメモリチップ（第２メモリチップ）４とを含んでいる。

さらに、メモリチップ１及びメモリチップ２と、メモリチップ３及びメモリチップ４とがそれぞれ接続されるボンディング電極７ｃのボンディング電極列に応じて方向を変えて積層され、かつ交互に積層されている。

すなわち、図１及び図３に示すように、メモリチップ１とメモリチップ２は、配線基板７の第１のボンディング電極列７ｄのボンディング電極７ｃにワイヤ接続されており、一方、メモリチップ３とメモリチップ４は、図１及び図２に示すように、第２のボンディング電極列７ｅのボンディング電極７ｃにワイヤ接続されている。

さらに、メモリチップ１及びメモリチップ２と、メモリチップ３及びメモリチップ４とが交互に積層されている。ここでは、メモリチップ１上にメモリチップ３が搭載され、メモリチップ３上にメモリチップ２が搭載され、メモリチップ２上にメモリチップ４が搭載されている。

その際、第１のボンディング電極列７ｄと第２のボンディング電極列７ｅは、主面７ａの交差する２つの辺にそれぞれ沿って並んで配置されている。したがって、第１のボンディング電極列７ｄのボンディング電極７ｃとワイヤ接続するメモリチップ１及びメモリチップ２と、第２のボンディング電極列７ｅのボンディング電極７ｃとワイヤ接続するメモリチップ３及びメモリチップ４とは、配線基板７の主面７ａに平行な平面方向に沿って９０°向きを変えて積層されている。

すなわち、メモリチップ（第１メモリチップ）１上に積層されたメモリチップ（第２メモリチップ）３は、メモリチップ１と９０°向きを変えて積層されており、また、メモリチップ３上に積層されたメモリチップ（第１メモリチップ）２は、メモリチップ３と９０°向きを変え、かつメモリチップ１と同方向を向いて積層されている。さらに、メモリチップ２上に積層されたメモリチップ（第２メモリチップ）４は、メモリチップ２と９０°向きを変え、かつメモリチップ３と同方向を向いて積層されている。

なお、本実施の形態のＳＩＰ１０では、制御用チップ５による４つのメモリチップの制御が、第１のボンディング電極列７ｄのボンディング電極７ｃを使用した第１系統と、第２のボンディング電極列７ｅのボンディング電極７ｃを使用した第２系統との２系統に分けられている。さらに、４つのメモリチップは、同一サイズのチップ（同一チップ）である。

このように、ＳＩＰ１０では、制御用チップ５上に４つの同一チップを積層する際に、下段メモリチップと９０°異なる向きに上段メモリチップを積層するとともに、積層されるメモリチップの平面方向の向きを、その電極列の方向が回転方向に０°と９０°で配置され、これら０°のメモリチップと９０°のメモリチップが交互に積層されている。

なお、制御用チップ５は、配線基板７と金バンプ１１を介してフリップチップ接続されており、制御用チップ５の主面５ａと配線基板７の主面７ａとが対向している。フリップチップ接続部には、アンダーフィル材１２が注入されている。これにより、フリップチップ接続部は保護されている。

また、制御用チップ５上に積層されたメモリチップ１は、ワイヤ接続用にその主面（表面）１ａを上方に向けて積層されており、したがって、制御用チップ５の裏面５ｂとメモリチップ１の裏面１ｂとが接続されている。メモリチップ１の主面１ａに設けられた複数の電極パッド１ｃのそれぞれは、これらに対応する配線基板７の第１のボンディング電極列７ｄのボンディング電極７ｃとワイヤ８を介して電気的に接続されている。

また、メモリチップ１上に積層されたメモリチップ３は、ワイヤ接続用にその主面（表面）３ａを上方に向けて積層されており、したがって、メモリチップ１の主面１ａとメモリチップ３の裏面３ｂとが接続されている。メモリチップ３の主面３ａに設けられた複数の電極パッド３ｃのそれぞれは、これらに対応する配線基板７の第２のボンディング電極列７ｅのボンディング電極７ｃとワイヤ８を介して電気的に接続されている。

また、メモリチップ３上に積層されたメモリチップ２は、ワイヤ接続用にその主面（表面）２ａを上方に向けて積層されており、したがって、メモリチップ３の主面３ａとメモリチップ２の裏面２ｂとが接続されている。メモリチップ２の主面２ａに設けられた複数の電極パッド２ｃのそれぞれは、これらに対応する配線基板７の第１のボンディング電極列７ｄのボンディング電極７ｃとワイヤ８を介して電気的に接続されている。

また、メモリチップ２上に積層されたメモリチップ４は、ワイヤ接続用にその主面（表面）４ａを上方に向けて積層されており、したがって、メモリチップ２の主面２ａとメモリチップ４の裏面４ｂとが接続されている。メモリチップ４の主面４ａに設けられた複数の電極パッド４ｃのそれぞれは、これらに対応する配線基板７の第２のボンディング電極列７ｅのボンディング電極７ｃとワイヤ８を介して電気的に接続されている。

なお、樹脂体９を形成する封止用樹脂は、例えば、エポキシ系の熱硬化性樹脂等である。さらに、ワイヤ８は、例えば、金線である。

本実施の形態のＳＩＰ１０においては、配線基板７上に搭載された制御用チップ５上に積層される第１メモリチップ（メモリチップ１、メモリチップ２）と第２メモリチップ（メモリチップ３、メモリチップ４）とがそれぞれ接続されるボンディング電極７ｃのボンディング電極列に応じて方向を９０°変えて積層され、かつ第１メモリチップと第２メモリチップが交互に積層されている。これにより、図２のＣ部及び図３のＤ部に示すように、同一方向の上下のワイヤ間で、間に介在するチップ厚の分ワイヤクリアランスを大きくとることができる。

すなわち、上段のメモリチップを下段のメモリチップと９０°異なる向きに積層することにより、ワイヤ８の段数を削減することができ、かつ０°回転と９０°回転を交互に積層することで、間に挟まれるチップ厚の分だけワイヤクリアランスが有利となる。

これにより、上下のワイヤ間で十分なワイヤクリアランスを確保することができ、上下のワイヤ８による接触不良を防止できる。

その結果、ワイヤクリアランスを確保してＳＩＰ１０（半導体装置）の品質や信頼性を向上させることができる。

次に、図４〜図６に示す本実施の形態の変形例のＳＩＰ１３について説明する。

ＳＩＰ１３は、配線基板７上に制御用チップ５が搭載され、さらに制御用チップ５上にメモリチップ（第１メモリチップ）１が積層され、かつメモリチップ１上にメモリチップ（第２メモリチップ）３が積層されている。ＳＩＰ１０と同様に、メモリチップ１とその上に積層されたメモリチップ３とは、９０°向きを変えて積層されている。

すなわち、メモリチップ１の主面１ａの電極パッド１ｃの列が、配線基板７の第１のボンディング電極列７ｄに沿って並ぶようにメモリチップ１が搭載され、かつ、メモリチップ３の主面３ａの電極パッド３ｃの列が、配線基板７の第２のボンディング電極列７ｅに沿って並ぶようにメモリチップ３が搭載されている。

さらに、ＳＩＰ１３では、制御用チップ５の電極のうち、配線基板７の第１のボンディング電極列７ｄのボンディング電極７ｃに接続される複数の電極パッド５ｃによるメモリインターフェイス用電極列５ｄは、第１のボンディング電極列７ｄに沿って並んでいる。また、制御用チップ５の電極のうち、配線基板７の第２のボンディング電極列７ｅのボンディング電極７ｃに接続される複数の電極パッド５ｃによるメモリインターフェイス用電極列５ｄが、第２のボンディング電極列７ｅに沿って並ぶように制御用チップ５は搭載されている。

すなわち、制御用チップ５は、配線基板７の第１のボンディング電極列７ｄに対応するメモリインターフェイス用電極列５ｄと、このメモリインターフェイス用電極列５ｄの電極パッド５ｃに電気的に接続されるメモリチップ１の電極パッド１ｃの列とが同一方向となるように配置されている。さらに、配線基板７の第２のボンディング電極列７ｅに対応するメモリインターフェイス用電極列５ｄと、このメモリインターフェイス用電極列５ｄの電極パッド５ｃに電気的に接続されるメモリチップ３の電極パッド３ｃの列とが同一方向となるように配置されている。

これにより、図６に示すように、制御用チップ５の電極パッド５ｃと配線基板７の第１のボンディング電極列７ｄのボンディング電極７ｃとを接続する配線基板７の内部配線７ｆ及び、図５に示すように、制御用チップ５の電極パッド５ｃと配線基板７の第２のボンディング電極列７ｅのボンディング電極７ｃとを接続する配線基板７の内部配線７ｇの長さをそれぞれ短くすることができる。

その結果、配線基板７における配線の引き回しを容易にすることができる。

次に、図７に示す他の変形例のＳＩＰ１４は、ＳＩＰ１０と同じ構造の半導体パッケージであるが、図１１の比較例に示すＳＩＰ３０のように、基板中心１５と、積層したチップ中心１６とが一致するように複数の半導体チップを配線基板７上に搭載するのではなく、図７に示すＳＩＰ１４では、チップ中心１６が、配線基板７の平面方向に対して同一の角部に向かって偏心するように複数の半導体チップを配置している。

これにより、図７に示すＳＩＰ１４では、図１１に示す比較例のＳＩＰ３０に比べてパッケージサイズの小型化を図ることができる。

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、前記実施の形態では、ＳＩＰ１０，１３，１４において制御用チップ５上に２つもしくは４つのメモリチップが積層されている場合を説明したが、積層されるメモリチップの数は第１メモリチップと第２メモリチップを含んで２段以上であれば何段であってもよい。

本発明は、複数の半導体チップを有する電子装置に好適である。

本発明の実施の形態の半導体装置の構造の一例を樹脂体を透過して示す平面図である。図１に示すＡ−Ａ線に沿って切断した構造の一例を示す断面図である。図１に示すＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。本発明の実施の形態の変形例の半導体装置の構造を樹脂体を透過して示す平面図である。図４に示すＡ−Ａ線に沿って切断した構造を示す断面図である。図４に示すＢ−Ｂ線に沿って切断した構造を示す断面図である。本発明の実施の形態の他の変形例の半導体装置の構造を樹脂体を透過して示す平面図である。比較例の半導体装置の構造を樹脂体を透過して示す平面図である。図８に示すＡ−Ａ線に沿って切断した構造を示す断面図である。図８に示すＢ−Ｂ線に沿って切断した構造を示す断面図である。他の比較例の半導体装置の構造を樹脂体を透過して示す平面図である。

符号の説明

１メモリチップ（第１メモリチップ）
１ａ主面（表面）
１ｂ裏面
１ｃ電極パッド
２メモリチップ（第１メモリチップ）
２ａ主面（表面）
２ｂ裏面
２ｃ電極パッド
３メモリチップ（第２メモリチップ）
３ａ主面（表面）
３ｂ裏面
３ｃ電極パッド
４メモリチップ（第２メモリチップ）
４ａ主面（表面）
４ｂ裏面
４ｃ電極パッド
５制御用チップ
５ａ主面（表面）
５ｂ裏面
５ｃ電極パッド
５ｄメモリインターフェイス用電極列
６半田ボール（外部端子）
７配線基板
７ａ主面
７ｂ裏面
７ｃボンディング電極
７ｄ第１のボンディング電極列
７ｅ第２のボンディング電極列
７ｆ内部配線
７ｇ内部配線
８ワイヤ
９樹脂体
１０ＳＩＰ（半導体装置）
１１金バンプ
１２アンダーフィル材
１３ＳＩＰ（半導体装置）
１４ＳＩＰ（半導体装置）
１５基板中心
１６チップ中心
２０ＳＩＰ
３０ＳＩＰ

Claims

平面形状が四角形から成る上面、前記上面に形成された複数の第１ボンディング電極、前記上面に形成された複数の第２ボンディング電極、および前記上面とは反対側の下面を有する配線基板と、
表面、前記表面に形成された複数の電極パッド、および前記表面とは反対側の裏面を有し、前記配線基板の前記上面上に搭載された制御用チップと、
第１主面、前記第１主面に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記制御用チップと対向するように、前記制御用チップ上に積層された第１メモリチップと、
第２主面、前記第２主面に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第１メモリチップの前記第１主面と対向するように、前記第１メモリチップ上に積層された第２メモリチップと、
前記第１メモリチップの前記複数の第１電極パッドと前記配線基板の前記複数の第１ボンディング電極とを、それぞれ電気的に接続する複数の第１ワイヤと、
前記第２メモリチップの前記複数の第２電極パッドと前記配線基板の前記複数の第２ボンディング電極とを、それぞれ電気的に接続する複数の第２ワイヤと、
前記制御用チップ、前記第１メモリチップ、前記第２メモリチップ、前記複数の第１ワイヤ、および前記複数の第２ワイヤを封止する樹脂体と、
前記配線基板の前記下面に設けられた複数の外部端子と、
を含み、
前記配線基板の前記上面は、第１基板辺と、前記第１基板辺と交差する第２基板辺とを有し、
前記複数の第１ボンディング電極は、前記配線基板の前記第１基板辺に沿って形成され、
前記複数の第２ボンディング電極は、前記配線基板の前記第２基板辺に沿って形成され、
前記第１メモリチップの前記第１主面の平面形状は、第１チップ辺、および前記第１チップ辺と対向する第２チップ辺を有する四角形からなり、
前記複数の第１電極パッドは、前記第１主面の前記第１チップ辺のみに沿って形成され、
前記第１メモリチップは、前記第１主面の前記第１チップ辺が前記第１基板辺と並ぶように、前記制御用チップ上に積層され、
前記第２メモリチップの前記第２主面の平面形状は、第１チップ辺、および前記第１チップ辺と対向する第２チップ辺を有する四角形からなり、
前記複数の第２電極パッドは、前記第２主面の前記第１チップ辺のみに沿って形成され、
前記第２メモリチップは、前記第２主面の前記第１チップ辺が前記第２基板辺と並ぶように、前記第１メモリチップ上に積層され、
前記第２メモリチップは、前記第１メモリチップと同一サイズのチップであり、
前記第２メモリチップは、平面視において前記第１メモリチップの前記複数の第１電極パッドが露出するように、かつ平面視において前記第２メモリチップの前記複数の第２電極パッドが前記第１メモリチップと重なるように、前記第２メモリチップの中心を前記第１メモリチップの前記第１主面の前記第１チップ辺よりも前記第１主面の前記第２チップ辺側にずらして前記第１メモリチップ上に積層されていることを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記第１メモリチップは、第１系統のメモリチップであり、
前記第２メモリチップは、第２系統のメモリチップであり、
前記制御用チップは、前記第１系統のメモリチップと、前記第２系統のメモリチップとを制御する制御用チップであることを特徴とする半導体装置。
請求項２記載の半導体装置において、
前記配線基板は、前記第１基板辺に沿って形成された複数の第３ボンディング電極と、前記第２基板辺に沿って形成された複数の第４ボンディング電極とを有し、
前記第２メモリチップ上には、平面形状が第１チップ辺、および前記第１チップ辺と対向する第２チップ辺を有する四角形からなる第３主面、前記第３主面の前記第１チップ辺のみに沿って形成された複数の第３電極パッド、および前記第３主面とは反対側の第３裏面を有する第３メモリチップが、前記第３メモリチップの前記第３裏面が前記第２メモリチップの前記第２主面と対向し、前記第１チップ辺が前記第１基板辺と並ぶように、積層されており、
前記第３メモリチップの前記複数の第３電極パッドは、複数の第３ワイヤを介して前記配線基板の前記複数の第３ボンディング電極とそれぞれ電気的に接続され、
前記第３メモリチップ上には、平面形状が第１チップ辺、および前記第１チップ辺と対向する第２チップ辺を有する四角形からなる第４主面、前記第４主面の前記第１チップ辺のみに沿って形成された複数の第４電極パッド、および前記第４主面とは反対側の第４裏面を有する第４メモリチップが、前記第４メモリチップの前記第４裏面が前記第３メモリチップの前記第３主面と対向し、前記第１チップ辺が前記第２基板辺と並ぶように、積層されており、
前記第４メモリチップの前記複数の第４電極パッドは、複数の第４ワイヤを介して前記配線基板の前記複数の第４ボンディング電極とそれぞれ電気的に接続されていることを特徴とする半導体装置。
請求項３記載の半導体装置において、
前記制御用チップは、前記制御用チップの前記表面が前記配線基板の前記上面と対向するように、複数の金バンプを介して前記配線基板の前記上面上に搭載されており、
前記制御用チップの前記表面と前記配線基板の前記上面との間には、アンダーフィル材が注入されていることを特徴とする半導体装置。