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KR20160129372A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20160129372A
KR20160129372A KR1020150061423A KR20150061423A KR20160129372A KR 20160129372 A KR20160129372 A KR 20160129372A KR 1020150061423 A KR1020150061423 A KR 1020150061423A KR 20150061423 A KR20150061423 A KR 20150061423A KR 20160129372 A KR20160129372 A KR 20160129372A
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contact plug
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conductive
metal silicide
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이화성
조근휘
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삼성전자주식회사
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Abstract

반도체 장치는 기판 상에 제2 방향으로 연장된 게이트 구조물, 제2 방향과 교차하는 제1 방향으로 게이트 구조물에 인접한 기판의 부분 상에 형성된 소스/드레인 층, 게이트 구조물 상에 형성된 제1 도전성 콘택 플러그, 및 소스/드레인 층 상에 형성되며, 제2 방향을 따라 배치되어 서로 접촉하는 제2 도전성 콘택 플러그 및 절연막 패턴을 갖는 제2 콘택 플러그 구조물을 포함한다. 제1 도전성 콘택 플러그와 절연막 패턴은 제1 방향으로 서로 인접하되, 제1 및 제2 도전성 콘택 플러그들은 서로 이격된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 콘택 플러그를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
로직 소자에서 콘택 플러그는 게이트 전극 상면에 접촉하거나, 혹은 액티브 영역 상에 형성되는 소스/드레인 층 상면에 접촉하도록 형성될 수 있다. 그런데, 일 방향으로 연장되는 게이트 전극 상면에 접촉하는 제1 콘택 플러그는 소스/드레인 층에 접촉하는 제2 콘택 플러그와의 전기적 쇼트를 방지하기 위해서, 상기 방향으로 배치된 소스/드레인 층들 사이에 형성되며, 이는 집적도 향상에 장애가 된다.
본 발명의 일 과제는 향상된 집적도를 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 과제는 향상된 집적도를 갖는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 제2 방향으로 연장된 게이트 구조물, 상기 제2 방향과 교차하는 제1 방향으로 상기 게이트 구조물에 인접한 상기 기판의 부분 상에 형성된 소스/드레인 층, 상기 게이트 구조물 상에 형성된 제1 도전성 콘택 플러그, 및 상기 소스/드레인 층 상에 형성되며, 상기 제2 방향을 따라 배치되어 서로 접촉하는 제2 도전성 콘택 플러그 및 절연막 패턴을 갖는 제2 콘택 플러그 구조물을 포함한다. 상기 제1 도전성 콘택 플러그와 상기 절연막 패턴은 상기 제1 방향으로 서로 인접하되, 상기 제1 및 제2 도전성 콘택 플러그들은 서로 이격된다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 소스/드레인 층 상면에 형성된 금속 실리사이드 패턴을 더 포함할 수 있으며, 상기 제2 콘택 플러그 구조물은 상기 금속 실리사이드 패턴 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 금속 실리사이드 패턴은 상기 소스/드레인 층 상면에 전면적으로 형성될 수 있으며, 상기 제2 도전성 콘택 플러그는 상기 금속 실리사이드 패턴 상면의 일부에만 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전성 콘택 플러그와 상기 절연막 패턴은 서로 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 제1 방향으로의 상기 게이트 구조물의 양 측벽에 형성된 게이트 스페이서를 더 포함할 수 있으며, 상기 제2 콘택 플러그 구조물은 상기 게이트 스페이서의 외측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 소스/드레인 층과 상기 제2 콘택 플러그 구조물 사이에 순차적으로 적층된 금속 실리사이드 패턴 및 도전 패턴 구조물을 더 포함할 수 있으며, 상기 금속 실리사이드 패턴의 상면 일부 및 상기 도전 패턴 구조물의 상면은 상기 제2 콘택 플러그 구조물에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 금속 실리사이드 패턴은 상기 소스/드레인 층 상부에 형성된 리세스의 내벽 상에 형성될 수 있고, 상기 도전 패턴 구조물은 상기 금속 실리사이드 패턴 상에 상기 리세스의 나머지 부분을 채울 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴 구조물은 제1 도전 패턴, 및 상기 제1 도전 패턴의 측벽 및 저면을 커버하는 제1 배리어 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전 패턴은 텅스텐을 포함할 수 있고, 상기 제1 배리어 패턴은 티타늄 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 방향으로의 상기 게이트 구조물의 양 측벽에 형성된 게이트 스페이서를 더 포함할 수 있으며, 상기 제2 콘택 플러그 구조물은 상기 게이트 스페이서의 외측벽에 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 패턴은 저유전 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전성 콘택 플러그는 제2 도전 패턴, 및 상기 제2 도전 패턴의 저면 및 측벽을 커버하는 제2 배리어 패턴을 포함할 수 있으며, 상기 제2 도전성 콘택 플러그는 제3 도전 패턴, 및 상기 제3 도전 패턴의 저면 및 측벽을 커버하는 제3 배리어 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 및 제3 도전 패턴들은 텅스텐을 포함할 수 있고, 상기 제2 및 제3 배리어 패턴들은 티타늄 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 기판 상에 형성된 소자 분리막 패턴, 및 상기 기판 상부로 돌출되며 상기 소자 분리막 패턴에 의해 하부 측벽이 감싸지는 액티브 핀(active fin)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상기 소스/드레인 층은 상기 복수 개의 액티브 핀들 중에서 상기 제2 방향으로 서로 이웃한 제1 액티브 핀들 상에 공통적으로 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상기 제2 콘택 플러그 구조물은 상기 각 소스/드레인 층들에 수직적으로 오버랩될 수 있고, 상기 제1 도전성 콘택 플러그는 상기 제1 방향을 따라 상기 제2 콘택 플러그 구조물에 인접한 상기 게이트 구조물 상에 형성될 수 있으며, 상기 제1 도전성 콘택 플러그 및 상기 제2 콘택 플러그 구조물은 상기 제2 방향을 따라 서로 이격된 상기 소스/드레인 층들 사이에는 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 기판 상에 형성된 소자 분리막 패턴을 더 포함할 수 있으며, 상기 기판은 상기 소자 분리막 패턴에 의해 액티브 영역 및 필드 영역으로 구분될 수 있고, 상기 액티브 영역은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층은 상기 제2 방향을 따라 서로 이격된 상기 액티브 영역들 상에 각각 형성될 수 있으며, 상기 제1 도전성 콘택 플러그 및 상기 제2 콘택 플러그 구조물은 상기 각 액티브 영역들에 수직적으로 오버랩될 수 있고, 상기 제2 방향을 따라 서로 이격된 상기 액티브 영역들 사이의 상기 필드 영역 상에는 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층은 불순물이 도핑된 단결정 실리콘, 단결정 실리콘-게르마늄, 혹은 단결정 실리콘 탄화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 게이트 전극, 및 상기 게이트 전극의 저면 및 측벽을 커버하는 게이트 절연막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 금속을 포함할 수 있고, 상기 게이트 절연막 패턴은 고유전 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 기판 및 상기 게이트 절연막 패턴 사이에 형성되고 산화물을 포함하는 인터페이스 막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치는 기판 상부로 돌출되어 제1 방향으로 각각 연장되고 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 제1 거리만큼 서로 이격된 복수 개의 제1 액티브 핀들을 각각 포함하며, 상기 제2 방향을 따라 상기 제1 거리보다 큰 제2 거리만큼 서로 이격된 복수 개의 제1 액티브 핀 그룹들, 상기 제1 액티브 핀 그룹들이 형성된 상기 기판 상에 상기 제2 방향으로 연장된 게이트 구조물, 상기 게이트 구조물에 인접한 상기 각 제1 액티브 핀 그룹들 부분 상에 형성되어 상기 제2 방향을 따라 서로 이격된 복수 개의 소스/드레인 층들, 상기 소스/드레인 층들 상에 각각 형성된 금속 실리사이드 패턴들, 상기 각 금속 실리사이드 패턴들 상면 일부에 접촉하는 제2 도전성 콘택 플러그, 및 상기 제1 방향으로 상기 각 소스/드레인 층들에 인접한 상기 게이트 구조물 부분 상면에 접촉하며, 상기 제2 도전성 콘택 플러그와 서로 이격된 제1 도전성 콘택 플러그를 포함한다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 각 금속 실리사이드 패턴들 상면의 나머지 부분에 접촉하고 상기 제2 방향을 따라 상기 제2 도전성 콘택 플러그와 나란하게 배치되어 상기 제2 도전성 콘택 플러그와 접촉하는 절연막 패턴을 더 포함할 수 있으며, 상기 제2 도전성 콘택 플러그와 상기 절연막 패턴은 제2 콘택 플러그 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 각 금속 실리사이드 패턴들과 상기 제2 콘택 플러그 구조물 사이에 형성된 도전 패턴 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴 구조물은 금속을 포함하는 제1 도전 패턴, 및 상기 제1 도전 패턴의 측벽 및 저면을 커버하며 금속 질화물을 포함하는 제1 배리어 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 패턴은 저유전 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 제1 방향으로의 상기 게이트 구조물의 양 측벽에 형성된 게이트 스페이서를 더 포함할 수 있으며, 상기 제2 콘택 플러그 구조물은 상기 게이트 스페이서의 외측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 제1 방향으로의 상기 게이트 구조물의 양 측벽에 형성된 게이트 스페이서를 더 포함할 수 있으며, 상기 제2 콘택 플러그 구조물은 상기 게이트 스페이서의 외측벽에 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 도전성 콘택 플러그들 및 상기 절연막 패턴의 상면은 서로 실질적으로 동일한 높이에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 도전성 콘택 플러그들은 서로 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 각 액티브 핀들의 하부 측벽을 커버하며 상기 기판 상에 형성된 소자 분리막 패턴을 더 포함할 수 있으며, 상기 게이트 구조물은 상기 제1 액티브 핀들 및 상기 소자 분리막 패턴 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상기 각 소스/드레인 층들은 상기 게이트 구조물들 사이의 상기 각 제1 액티브 핀 그룹들 부분 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 소스/드레인 층들은 불순물이 도핑된 단결정 실리콘, 단결정 실리콘-게르마늄, 혹은 단결정 실리콘 탄화물을 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는 기판 상에 형성된 소자 분리막 패턴에 의해 정의되며 제1 방향으로 연장된 액티브 영역, 상기 기판의 액티브 영역 및 상기 소자 분리막 패턴 상에 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장된 게이트 구조물, 상기 제1 방향으로의 상기 게이트 구조물 양 측의 상기 액티브 영역 부분 상에 형성된 소스/드레인 층, 상기 소스/드레인 층 상에 형성된 금속 실리사이드 패턴, 상기 금속 실리사이드 패턴 상면 일부에 접촉하는 제2 도전성 콘택 플러그, 및 상기 액티브 영역에 수직적으로 오버랩되는 상기 게이트 구조물 부분 상면에 접촉하며, 상기 제2 도전성 콘택 플러그와 서로 이격된 제1 도전성 콘택 플러그를 포함한다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 금속 실리사이드 패턴 상면의 나머지 부분에 접촉하고, 상기 제2 방향을 따라 상기 제2 도전성 콘택 플러그와 나란하게 배치되어 이에 접촉하는 절연막 패턴을 더 포함할 수 있으며, 상기 제2 도전성 콘택 플러그와 상기 절연막 패턴은 제2 콘택 플러그 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 금속 실리사이드 패턴과 상기 제2 콘택 플러그 구조물 사이에 형성된 도전 패턴 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 도전성 콘택 플러그들 및 상기 절연막 패턴의 상면은 서로 실질적으로 동일한 높이에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 영역은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상기 제1 및 제2 도전성 콘택 플러그들은 상기 제2 방향으로 서로 이격된 상기 액티브 영역들 사이에는 형성되지 않을 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 제2 방향으로 연장되는 더미 게이트 구조물을 형성한다. 상기 제2 방향과 교차하는 제1 방향으로 상기 더미 게이트 구조물에 인접한 상기 기판의 부분 상에 소스/드레인 층을 형성한다. 상기 더미 게이트 구조물을 게이트 구조물로 치환한다. 상기 게이트 구조물 상면 일부에 제1 도전성 콘택 플러그를 형성한다. 상기 소스/드레인 층 상에 상기 제2 방향을 따라 배치되어 서로 접촉하는 제2 도전성 콘택 플러그 및 절연막 패턴을 갖는 제2 콘택 플러그 구조물을 형성한다. 이때, 상기 제1 도전성 콘택 플러그와 상기 절연막 패턴은 상기 제1 방향으로 서로 인접하도록 형성되며, 상기 제1 및 제2 도전성 콘택 플러그들은 서로 이격되도록 형성된다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물을 상기 게이트 구조물로 치환한 이후에, 상기 소스/드레인 층 상면에 금속 실리사이드 패턴을 형성할 수 있으며, 상기 제2 콘택 플러그 구조물은 상기 금속 실리사이드 패턴 상면에 접촉하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 금속 실리사이드 패턴을 형성할 때, 상기 게이트 구조물 및 상기 소스/드레인 층을 커버하는 층간 절연막을 상기 기판 상에 형성하고, 상기 소스/드레인 층 상면을 노출시키는 제1 개구를 형성하고, 상기 노출된 소스/드레인 층 상면, 상기 제1 개구의 측벽 및 상기 층간 절연막 상에 금속막을 형성하고, 열처리 공정을 수행하여 상기 금속막과 상기 노출된 소스/드레인 층 상면을 반응시켜 상기 금속 실리사이드 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 금속막을 형성한 이후에, 상기 금속막 상에 제1 배리어막을 형성하고, 상기 제1 배리어막 상에 상기 제1 개구의 나머지 부분을 채우는 제1 도전막을 형성할 수 있으며, 상기 열처리 공정은 상기 제1 도전막을 형성한 이후에 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 열처리 공정을 수행한 이후에, 상기 제1 도전막 및 상기 제1 배리어막을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전막 및 상기 제1 배리어막은 부분적으로만 제거될 수 있으며, 이에 따라 상기 금속 실리사이드 패턴 상에 순차적으로 적층된 제1 배리어 패턴 및 제1 도전 패턴이 잔류할 수 있다.
예시적인 실시예들에 있어서, 상기 금속 실리사이드 패턴을 형성한 이후에, 상기 제1 개구를 채우는 절연막을 상기 금속 실리사이드 패턴 및 상기 층간 절연막 상에 형성하고, 상기 절연막을 부분적으로 제거하여 상기 금속 실리사이드 패턴 상면을 부분적으로 노출시키는 제2 개구를 형성하고, 상기 제2 개구를 채우는 희생막을 상기 노출된 금속 실리사이드 패턴 상면 부분, 상기 층간 절연막, 및 상기 절연막 상에 형성하고, 상기 희생막, 상기 절연막 및 상기 층간 절연막을 부분적으로 제거하여 상기 게이트 구조물 상면을 부분적으로 노출시키는 제3 개구를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물 상면 일부에 상기 제1 도전성 콘택 플러그를 형성하고 상기 소스/드레인 층 상에 상기 제2 콘택 플러그 구조물을 형성할 때, 상기 희생막을 제거하여 상기 금속 실리사이드 패턴 상면을 부분적으로 노출시키는 상기 제2 개구를 다시 형성하고, 상기 노출된 금속 실리사이드 패턴 상면 부분, 상기 노출된 게이트 구조물 상면 부분, 및 상기 제2 및 제3 개구들의 내벽 상에 제2 배리어막을 형성하고, 상기 제2 및 제3 개구들의 나머지 부분을 채우는 제2 도전막을 상기 제2 배리어막 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전막, 상기 제2 배리어막, 및 상기 절연막 상부를 평탄화할 수 있으며, 이에 따라 상기 게이트 구조물 상면 부분에 순차적으로 적층된 제2 배리어 패턴 및 제2 도전 패턴을 포함하는 상기 제1 도전성 콘택 플러그가 형성될 수 있고, 상기 금속 실리사이드 패턴 상면 부분에 상기 절연막 패턴, 및 순차적으로 적층된 제3 배리어 패턴 및 제3 도전 패턴을 포함하며 상기 절연막 패턴에 상기 제2 방향으로 나란하게 배치되는 상기 제2 도전성 콘택 플러그를 갖는 상기 제2 콘택 플러그 구조물이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물을 형성한 이후에, 상기 제1 방향으로의 상기 게이트 구조물의 양 측벽에 게이트 스페이서를 형성할 수 있으며, 상기 제2 콘택 플러그 구조물은 상기 게이트 스페이서의 외측벽에 접촉하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 더미 게이트 구조물을 형성하기 이전에, 상기 기판에 트렌치를 형성하여 상기 기판 상부로 돌출되는 액티브 핀을 형성하고, 상기 트렌치를 부분적으로 채움에 따라 상기 액티브 핀의 하부 측벽을 감싸는 소자 분리막 패턴을 상기 기판 상에 형성할 수 있으며, 상기 더미 게이트 구조물은 상기 액티브 핀 및 상기 소자 분리막 패턴 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀을 형성할 때 상기 제2 방향을 따라 서로 이격되는 복수 개의 액티브 핀들을 형성할 수 있으며, 상기 소스/드레인 층을 형성할 때, 상기 복수 개의 액티브 핀들 중에서 상기 제2 방향으로 서로 이웃한 제1 액티브 핀들 상에 공통적으로 접촉하도록 상기 소스/드레인 층을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층을 형성할 때, 상기 제2 방향을 따라 서로 이격되는 복수 개의 소스/드레인 층들을 형성할 수 있으며, 상기 제2 콘택 플러그 구조물은 상기 각 소스/드레인 층들에 수직적으로 오버랩되도록 형성될 수 있고, 상기 제1 도전성 콘택 플러그는 상기 제1 방향으로 상기 제2 콘택 플러그 구조물에 인접한 상기 게이트 구조물 상에 형성될 수 있으며, 상기 제1 도전성 콘택 플러그 및 상기 제2 콘택 플러그 구조물은 상기 제2 방향을 따라 서로 이격된 상기 소스/드레인 층들 사이에는 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 더미 게이트 구조물을 형성하기 이전에, 상기 기판 상에 소자 분리막 패턴을 형성할 수 있고, 이에 따라 상기 기판이 액티브 영역 및 필드 영역으로 구분될 수 있으며, 상기 액티브 영역은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 상기 소스/드레인 층을 형성할 때, 상기 제2 방향을 따라 서로 이격된 상기 액티브 영역들 상에 소스/드레인 층들을 각각 형성할 수 있으며, 상기 제1 도전성 콘택 플러그 및 상기 제2 콘택 플러그 구조물은 상기 각 액티브 영역들에 수직적으로 오버랩되도록 형성될 수 있고, 상기 제2 방향을 따라 서로 이격된 상기 액티브 영역들 사이에는 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 트렌치 및 소자 분리막 패턴을 형성하여, 각각이 상기 기판 상부로 돌출되되 하부 측벽이 상기 소자 분리막 패턴에 의해 감싸지고 제1 방향으로 연장되며 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 제1 거리만큼 서로 이격된 복수 개의 제1 액티브 핀들을 각각 포함하며, 상기 제2 방향을 따라 상기 제1 거리보다 큰 제2 거리만큼 서로 이격된 복수 개의 제1 액티브 핀 그룹들을 형성한다. 상기 제1 액티브 핀 그룹들 및 상기 소자 분리막 패턴 상에 상기 제2 방향으로 연장되는 더미 게이트 구조물을 형성한다. 상기 더미 게이트 구조물에 인접한 상기 각 제1 액티브 핀 그룹들의 부분 상에 소스/드레인 층을 형성한다. 상기 더미 게이트 구조물을 게이트 구조물로 치환한다. 상기 각 소스/드레인 층들 상에 금속 실리사이드 패턴을 형성한다. 상기 각 금속 실리사이드 패턴들 상면 일부에 접촉하는 제2 도전성 콘택 플러그, 및 상기 제1 방향으로 상기 각 소스/드레인 층들에 인접한 상기 게이트 구조물 부분 상면에 접촉하면서 상기 제2 도전성 콘택 플러그와 서로 이격되는 제1 도전성 콘택 플러그를 형성한다.
예시적인 실시예들에 있어서, 상기 금속 실리사이드 패턴들을 형성한 이후에, 상기 각 금속 실리사이드 패턴들 상면의 나머지 부분에 접촉하면서 측벽이 상기 제2 도전성 콘택 플러그의 측벽에 접촉하는 절연막 패턴을 형성할 수 있으며, 상기 제2 도전성 콘택 플러그와 상기 절연막 패턴은 제2 콘택 플러그 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 패턴을 형성하기 이전에, 상기 각 금속 실리사이드 패턴들 상에 도전 패턴 구조물을 형성할 수 있다.
예시적인 실시예들에 따른 반도체 장치는 하나의 제1 액티브 핀 그룹에 속하는 제1 액티브 핀들 상에 공통적으로 형성되는 소스/드레인 층 상면에 전체적으로 형성되는 금속 실리사이드 패턴을 포함할 수 있으며, 이에 따라 이의 상면에 접촉하는 제1 및 제2 도전성 콘택 플러그들과의 접촉 저항이 낮을 수 있다. 한편, 상기 제1 및 제2 도전성 콘택 플러그들은 상기 하나의 제1 액티브 핀 그룹이 형성되는 영역에 오버랩되도록 형성될 수 있으며, 이에 따라 상기 제2 방향으로 서로 이격된 복수 개의 상기 제1 액티브 핀 그룹들 사이의 공간에는 형성되지 않을 수 있으므로, 상기 반도체 장치는 향상된 집적도를 가질 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도들 및 단면도들이다.
도 6 내지 도 50은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 51 내지 도 55는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 56 내지 도 62는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 63 내지 도 67은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 68 내지 도 77은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 78 내지 도 82는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1a 및 도 1b는 상기 반도체 장치를 설명하기 위한 평면도들이고, 도 2 내지 도 5는 상기 반도체 장치를 설명하기 위한 단면도들이다.
이때, 도 2는 도 1b의 A-A'선을 따라 절단한 단면도이고, 도 3은 도 1b의 B-B'선을 따라 절단한 단면도이며, 도 4는 도 1b의 C-C'선을 따라 절단한 단면도이고, 도 5는 도 1b의 D-D'선을 따라 절단한 단면도이다. 한편, 도 1b는 도 1a의 X 영역에 대한 확대 평면도이며, 도 1a에는 도면의 복잡성을 피하기 위하여 액티브 핀, 게이트 구조물, 게이트 스페이서, 및 소스/드레인 층만이 도시되어 있다. 특별한 경우를 제외하고 이하에서는 상기 X 영역에 대한 도면들을 가지고 상기 반도체 장치 및 그 제조 방법을 설명하기로 한다.
도 1 내지 도 5를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 게이트 구조물(270), 소스/드레인 층(210), 제1 도전성 콘택 플러그(432), 및 제2 콘택 플러그 구조물을 포함한다. 또한 상기 반도체 장치는 액티브 핀(105), 게이트 스페이서(180), 핀 스페이서(190), 게이트 마스크(280), 금속 실리사이드 패턴(340), 및 제1 및 제2 층간 절연막들(220, 290)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100) 상에는 소자 분리막 패턴(130)이 형성될 수 있으며, 이에 따라 기판(100)은 상면이 소자 분리막 패턴(130)에 의해 커버된 필드 영역, 및 상면이 소자 분리막 패턴(130)에 의해 커버되지 않으며 소자 분리막 패턴(130) 상부로 부분적으로 돌출된 액티브 영역으로 구분될 수 있다. 이때, 상기 액티브 영역은 기판(100)의 상면으로부터 상부로 돌출된 액티브 핀(active fin)(105)이 형성된 영역일 수 있으며, 상기 필드 영역은 액티브 핀(105)이 형성되지 않은 영역일 수 있다. 액티브 핀(105)은 기판(100) 상부를 식각하여 트렌치들(101, 103, 도 8 및 도 9 참조)을 형성함으로써, 트렌치들(101, 103)이 형성되지 않은 기판(100) 부분의 상부로 돌출되도록 형성되므로, 기판(100)과 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(105)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다. 이하에서 상기 각 제1 및 제2 방향들은 도 1 내지 도 5에서와 동일한 방향을 가리키는 것으로 한다.
예시적인 실시예들에 있어서, 액티브 핀들(105) 중에서 상기 제2 방향으로 서로 이웃하는 복수 개의 제1 액티브 핀들(105)은 하나의 제1 액티브 핀 그룹을 형성할 수 있으며, 상기 제1 액티브 핀 그룹은 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 도면 상에서는 상기 하나의 제1 액티브 핀 그룹이 3개의 제1 액티브 핀들(105)을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 상기 하나의 제1 액티브 핀 그룹은 임의의 복수 개의 제1 액티브 핀들(105)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 하나의 제1 액티브 핀 그룹 내에 포함된 제1 액티브 핀들(105)은 상기 제2 방향을 따라 제1 거리(D1)만큼 서로 이격될 수 있으며, 상기 복수 개의 제1 액티브 핀 그룹들은 상기 제2 방향을 따라 제1 거리(D1)보다 큰 제2 거리(D2)만큼 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(105)은 소자 분리막 패턴(130)에 의해 측벽이 커버되는 하부 액티브 패턴(105b)과, 소자 분리막 패턴(130)에 의해 측벽이 커버되지 않고 노출되는 상부 액티브 패턴(105a)을 포함할 수 있다. 한편, 소자 분리막 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
게이트 구조물(270)은 기판(100)의 액티브 핀(105) 및 소자 분리막 패턴(130) 상에 제2 방향으로 연장될 수 있으며, 상기 제1 방향으로 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(270)은 순차적으로 적층된 게이트 절연막 패턴(250) 및 게이트 전극(260)을 포함할 수 있다. 또한, 게이트 구조물(270)은 액티브 핀(105)과 게이트 절연막 패턴(250) 사이에 형성된 인터페이스 막 패턴(240)을 더 포함할 수도 있다.
게이트 절연막 패턴(250)은 액티브 핀(105) 중에서 상부 액티브 패턴(105a)의 상면 및 측벽, 소자 분리막 패턴(130)의 상면, 및 게이트 스페이서(180)의 내측벽 상에 형성될 수 있으며, 게이트 전극(260)의 저면 및 측벽을 커버할 수 있다. 또한, 인터페이스 막 패턴(240)은 액티브 핀(105) 중에서 상부 액티브 패턴(105a)의 상면 및 측벽 상에 형성될 수 있으며, 경우에 따라서는 형성되지 않고 생략될 수도 있다. 혹은 이와는 달리, 인터페이스 막 패턴(240)은 액티브 핀(105) 중에서 상부 액티브 패턴(105a)의 상면 및 측벽, 소자 분리막 패턴(130)의 상면, 및 게이트 스페이서(180)의 내측벽 상에 형성될 수도 있으며, 이 경우에 게이트 절연막 패턴(250)은 인터페이스 막 패턴(240) 상에만 형성될 수 있다.
인터페이스 막 패턴(240)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 절연막 패턴(250)은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있으며, 게이트 전극(260)은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속과 이의 질화물을 포함할 수 있다. 이와는 달리, 게이트 전극(260)은 불순물이 도핑된 폴리실리콘을 포함할 수도 있다.
게이트 스페이서(180)는 게이트 구조물(270)의 상기 제1 방향으로의 양 측벽 상에 형성될 수 있으며, 핀 스페이서(190)는 액티브 핀(105) 중에서 상부 액티브 패턴(105a)의 상기 제2 방향으로의 양 측벽 상에 형성될 수 있다. 게이트 스페이서(180) 및 핀 스페이서(190)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN)과 같은 질화물을 포함할 수 있으며, 서로 실질적으로 동일한 물질을 포함할 수 있다. 이에 따라 게이트 스페이서(180)와 핀 스페이서(190)가 서로 접촉하는 영역에서는 서로가 구분되지 않고 병합될 수도 있다.
한편, 게이트 마스크(280)는 상기 제2 방향으로 연장되어 각 게이트 구조물들(270) 상면을 커버하도록 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이때, 게이트 마스크(280)는 게이트 스페이서(180)의 상면도 커버할 수 있으나, 반드시 이에 한정되는 것은 아니며, 게이트 스페이서(180)의 상면은 게이트 마스크(280)에 의해 커버되지 않고 노출될 수도 있다.
소스/드레인 층(210)은 게이트 구조물(270)에 상기 제1 방향으로 인접한 기판(100)의 액티브 핀(105) 부분 상에 형성될 수 있다. 구체적으로, 소스/드레인 층(210)은 상기 제1 방향으로 서로 이격된 게이트 구조물들(270) 사이의 액티브 핀(105) 부분 상부에 형성되어 핀 스페이서(190)의 내측벽을 측벽으로 갖는 제1 리세스(200, 도 18 내지 도 20 참조)를 채울 수 있다. 이때, 제1 리세스(200)는 상부 액티브 패턴(105a) 및/또는 하부 액티브 패턴(105b)이 부분적으로 제거되어 형성될 수 있으며, 소스/드레인 층(210)은 제1 리세스(200)를 채울 뿐만 아니라 상부로 더 성장하여 그 상면이 게이트 스페이서(180)의 일부와 접촉할 수도 있다. 이때, 소스/드레인 층(210)은 핀 스페이서(190) 상부에서는 수직 방향뿐만 아니라 수평 방향으로도 성장할 수 있으며, 이에 따라 상기 제2 방향으로의 단면은 오각형 혹은 육각형에 유사한 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향을 따라 제1 거리(D1)로 서로 이격된 각 제1 액티브 핀들(105) 상면에 형성되는 소스/드레인 층들(210)은 성장하여 서로 병합될 수 있다. 이에 따라, 상기 하나의 제1 액티브 핀 그룹에 포함된 제1 액티브 핀들(105) 상에는 서로 병합된 하나의 소스/드레인 층(210)만이 형성될 수 있다. 물론, 상기 제2 방향으로 서로 이격된 상기 복수 개의 제1 액티브 핀 그룹들 상에는 이에 대응하여 복수 개의 소스/드레인 층들(210)이 각각 형성될 수 있으며, 이들은 상기 제2 방향을 따라 서로 이격될 수 있다.
소스/드레인 층(210)은 예를 들어, n형 불순물이 도핑된 단결정 실리콘 탄화물 층 혹은 불순물이 도핑된 단결정 실리콘 층을 포함할 수 있으며, 이에 따라 엔모스 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다. 이와는 달리, 소스/드레인 층(210)은 예를 들어, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 포함할 수 있으며, 이에 따라 피모스 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
금속 실리사이드 패턴(340)은 소스/드레인 층(210) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(340)은 상기 제2 방향으로의 양단을 제외하고는 소스/드레인 층(210) 상면 전체에 형성될 수 있다. 금속 실리사이드 패턴(340)은 예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
제1 층간 절연막(220)은 기판(100)의 액티브 핀(105) 및 소자 분리막 패턴(130) 상에 형성되어, 게이트 구조물(270)의 측벽 상에 형성된 게이트 스페이서(180)의 외측벽을 커버하면서 소스/드레인 층(210), 금속 실리사이드 패턴(340) 및 핀 스페이서(190)를 덮을 수 있다. 또한, 제2 층간 절연막(290)은 제1 층간 절연막(220) 상에 형성되어, 게이트 마스크(280)를 덮을 수 있다. 제1 및 제2 층간 절연막들(220, 290)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 서로 실질적으로 동일한 물질을 포함하여 병합될 수도 있고, 서로 다른 물질을 포함할 수도 있다.
제1 도전성 콘택 플러그(432)는 제2 층간 절연막(290) 및 게이트 마스크(280)를 관통하여 게이트 구조물(270) 상면에 접촉할 수 있다. 이때, 제1 도전성 콘택 플러그(432)는 게이트 스페이서(180)의 상면에도 접촉할 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
상기 제2 콘택 플러그 구조물은 상기 제2 방향으로 나란하게 배치되어 서로 접촉하는 제2 도전성 콘택 플러그(434) 및 절연막 패턴(355)을 포함할 수 있으며, 제1 및 제2 층간 절연막들(220, 290)을 관통하여 금속 실리사이드 패턴(340) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 콘택 플러그 구조물은 게이트 스페이서(180)의 외측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 도전성 콘택 플러그(432)와 절연막 패턴(355)은 상기 제1 방향으로 서로 인접할 수 있으며, 나아가 서로 접촉할 수도 있다. 하지만, 제1 및 제2 도전성 콘택 플러그들(432, 434)은 서로 접촉하지 않고 이격될 수 있다.
즉, 제2 도전성 콘택 플러그(434)는 하나의 소스/드레인 층(210) 상에 형성된 금속 실리사이드 패턴(340) 상면의 제1 부분에 접촉할 수 있고, 제1 도전성 콘택 플러그(432)는 상기 하나의 소스/드레인 층(210) 상에 형성된 금속 실리사이드 패턴(340) 상면의 제2 부분에 인접한 게이트 구조물(270) 상면 부분에 접촉할 수 있다. 이때, 금속 실리사이드 패턴(340)의 상기 제1 및 제2 부분들은 상기 제2 방향을 따라 서로 이격될 수 있으며, 이에 따라 제1 및 제2 도전성 콘택 플러그들(432, 434)은 서로 접촉하지 않고 상기 제2 방향으로 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 금속 실리사이드 패턴(340)의 상기 제1 부분은 상기 하나의 제1 액티브 핀 그룹에 포함된 제1 액티브 핀들(105) 중에서 하나의 제1 액티브 핀(105) 상에 형성된 소스/드레인 층(210) 부분 상에 형성된 부분일 수 있고, 금속 실리사이드 패턴(340)의 상기 제2 부분은 상기 하나의 제1 액티브 핀 그룹에 포함된 제1 액티브 핀들(105) 중에서 다른 하나의 제1 액티브 핀(105) 상에 형성된 소스/드레인 층(210) 부분 상에 형성된 부분일 수 있으며, 이때 상기 제1 및 제2 부분들은 상기 제2 방향을 따라 서로 이격될 수 있다.
제1 도전성 콘택 플러그(432)는 제2 도전 패턴(422), 및 이의 측벽 및 저면을 커버하는 제2 배리어 패턴(412)을 포함할 수 있으며, 제2 도전성 콘택 플러그(434)는 제3 도전 패턴(424), 및 이의 측벽 및 저면을 커버하는 제3 배리어 패턴(414)을 포함할 수 있다.
절연막 패턴(355)은 저유전 물질을 포함할 수 있다. 또한, 절연막 패턴(355)은 갭필 특성이 우수하며 평탄화가 용이한 물질을 포함할 수 있다. 이에 따라, 절연막 패턴(355)은 예를 들어, SLAM(Single Layer Alumina Metalized)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 도전성 콘택 플러그(434) 및 절연막 패턴(355)은 상기 제1 방향으로 서로 실질적으로 동일한 폭을 가질 수 있으며, 제1 및 제2 도전성 콘택 플러그들(432, 434) 및 절연막 패턴(355)은 서로 실질적으로 동일한 높이의 상면을 가질 수 있다. 이때, 제1 및 제2 도전성 콘택 플러그들(432, 434) 및 절연막 패턴(355)의 상면은 제2 층간 절연막(290)의 상면과 서로 실질적으로 동일한 높이를 가질 수 있다.
상기 반도체 장치는 상기 하나의 제1 액티브 핀 그룹에 속하는 제1 액티브 핀들(105) 상에 공통적으로 형성되는 소스/드레인 층(210) 상면에 전체적으로 형성되는 금속 실리사이드 패턴(340)을 포함할 수 있으며, 이에 따라 이의 상면에 접촉하는 제1 및 제2 도전성 콘택 플러그들(432, 434)과의 접촉 저항이 낮을 수 있다. 한편, 제1 및 제2 도전성 콘택 플러그들(432, 434)은 상기 하나의 제1 액티브 핀 그룹이 형성되는 영역에 오버랩되도록 형성될 수 있으며, 이에 따라 상기 제2 방향으로 서로 이격된 복수 개의 상기 제1 액티브 핀 그룹들 사이의 공간에는 형성되지 않을 수 있으므로, 상기 반도체 장치는 향상된 집적도를 가질 수 있다.
도 6 내지 도 50은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 6, 8, 10, 12, 15, 18, 21, 24, 27, 29, 32, 35, 44 및 47은 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 7, 9, 11, 13-14, 16-17, 19-20, 22-23, 25-26, 28, 30-31, 33-34, 36-43, 45-46 및 48-50은 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이때, 도 7, 9, 11, 13, 31 및 33은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 14, 16, 19, 22, 25, 28, 30, 34, 36, 38, 40, 42, 45 및 48은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 17, 20, 23, 26, 37, 39, 41, 43, 46 및 49는 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 50은 대응하는 평면도의 D-D'선을 따라 절단한 단면도이다.
도 6 및 도 7을 참조하면, 기판(100) 상면에 평행한 제1 방향으로 각각 연장되는 복수 개의 마스크들(110)을, 기판(100) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 기판(100) 상에 형성하고, 마스크들(110) 중 일부를 커버하는 제1 포토레지스트 패턴(120)을 기판(100) 상에 형성한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들을 서로 직교할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 마스크들(110)은 상기 제2 방향을 따라 일정한 간격으로 서로 이격되도록 형성될 수 있으며, 제1 포토레지스트 패턴(120)은 상기 제1 방향으로 연장되어, 마스크들(110) 중에서 서로 이웃하는 복수 개의 제1 마스크들(110)을 커버하도록 형성될 수 있다. 도 6 및 도 7에서는 제1 포토레지스트 패턴(120)이 서로 이웃하는 3개의 제1 마스크들(110)을 커버하도록 형성되는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 제1 포토레지스트 패턴(120)은 서로 이웃하는 임의의 개수의 제1 마스크들(110)을 커버할 수 있다.
한편, 제1 포토레지스트 패턴(120)에 의해 커버되는 서로 이웃하는 제1 마스크들(110)은 하나의 제1 마스크 그룹을 형성할 수 있으며, 상기 제1 마스크 그룹은 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
각 마스크들(110)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 8 및 도 9를 참조하면, 제1 포토레지스트 패턴(120)을 식각 마스크로 사용하여 이에 의해 커버되지 않는 마스크들(110)을 제거한 후, 제1 포토레지스트 패턴(120)을 제거한다. 예시적인 실시예들에 있어서, 제1 포토레지스트 패턴(120)은 애싱(ashing) 및/또는 스트립(stripping) 공정에 의해 제거될 수 있다.
이후, 제거되지 않고 잔류하는 제1 마스크들(110)을 식각 마스크로 사용하여 기판(100) 상부를 부분적으로 식각함으로써 제1 및 제2 트렌치들(101, 103)을 형성할 수 있다.
이때, 제1 트렌치(101)는 상기 하나의 제1 마스크 그룹 내에 포함되어 상기 제2 방향으로 서로 이격된 제1 마스크들(110) 사이에 형성될 수 있으며, 제2 트렌치(103)는 상기 제2 방향으로 서로 이격된 상기 복수 개의 제1 마스크 그룹들 사이에 형성될 수 있다. 이에 따라, 각 제1 마스크들(110) 하부에는 트렌치들(101, 103)이 형성된 기판(100) 부분의 상면으로부터 상부로 돌출된 액티브 핀(105)이 형성될 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(105)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이때, 상기 하나의 제1 마스크 그룹에 의해 형성된 액티브 핀들(105)은 하나의 제1 액티브 핀 그룹을 형성할 수 있으며, 상기 제1 액티브 핀 그룹은 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 하나의 제1 액티브 핀 그룹 내에 포함된 액티브 핀들(105), 즉 제1 액티브 핀들(105)은 상기 제2 방향을 따라 제1 거리(D1)만큼 서로 이격될 수 있으며, 상기 복수 개의 제1 액티브 핀 그룹들은 상기 제2 방향을 따라 제1 거리(D1)보다 큰 제2 거리(D2)만큼 서로 이격될 수 있다(도 1a 참조).
도 10 및 도 11을 참조하면, 각 제1 및 제2 트렌치들(101, 103)의 하부를 채우는 소자 분리막 패턴(130)을 형성한다.
예시적인 실시예들에 있어서, 소자 분리막 패턴(130)은 트렌치들(101, 103)을 충분히 채우는 소자 분리막을 기판(100) 및 제1 마스크들(110) 상에 형성하고, 액티브 핀(105)의 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 트렌치들(101, 103) 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다. 상기 소자 분리막을 평탄화할 때, 마스크들(110)이 함께 제거될 수 있다.
한편, 상기 소자 분리막 상부를 제거할 때, 이에 인접하는 액티브 핀(105) 상부가 함께 부분적으로 제거될 수도 있으며, 이에 따라 소자 분리막 패턴(130)에 의해 측벽이 커버되는 액티브 핀(105)의 하부 액티브 패턴(105b)에 비해 소자 분리막 패턴(130)에 의해 측벽이 커버되지 않는 액티브 핀(105)의 상부 액티브 패턴(105a) 부분의 폭이 더 작게 형성될 수도 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
이와는 달리, 제1 마스크들(110)을 먼저 제거한 후, 트렌치들(101, 103)을 충분히 채우는 소자 분리막을 기판(100) 상에 형성하고 액티브 핀(105)의 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 트렌치들(101, 103)의 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 소자 분리막 패턴(130)을 형성할 수도 있다.
한편, 기판(100)은 상면이 소자 분리막 패턴(130)에 의해 커버된 필드 영역, 및 상면이 소자 분리막 패턴(130)에 의해 커버되지 않으며 소자 분리막 패턴(130) 상부로 부분적으로 돌출된 액티브 영역으로 구분될 수 있다. 즉, 상기 액티브 영역은 액티브 핀(105)이 형성된 영역일 수 있으며, 상기 필드 영역은 액티브 핀(105)이 형성되지 않은 영역일 수 있다.
도 12 내지 도 14를 참조하면, 기판(100) 상에 더미(dummy) 게이트 구조물(170)을 형성할 수 있다.
더미 게이트 구조물(170)은 기판(100)의 액티브 핀(105) 및 소자 분리막 패턴(130) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 제2 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 더미 게이트 마스크 막을 패터닝하여 더미 게이트 마스크(160)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 더미 게이트 구조물(170)은 기판(100)의 액티브 핀(105) 및 상기 제2 방향으로 이에 인접하는 소자 분리막 패턴(130) 부분 상에 순차적으로 적층된 더미 게이트 절연막 패턴(140), 더미 게이트 전극(150) 및 더미 게이트 마스크(160)를 포함하도록 형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 상기 더미 게이트 절연막은 상부 액티브 패턴(105a) 상면에만 형성될 수 있다. 한편, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 더미 게이트 구조물(170)은 기판(100)의 액티브 핀들(105) 및 소자 분리막 패턴(130) 상에 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 이온 주입 공정을 수행하여, 더미 게이트 구조물(170)에 인접하는 액티브 핀(105) 상부에 불순물 영역(도시되지 않음)을 형성할 수도 있다.
도 15 내지 도 17을 참조하면, 더미 게이트 구조물(170)의 측벽 및 상부 액티브 패턴(105a)의 측벽 상에 게이트 스페이서(180) 및 핀 스페이서(fin spacer)(190)를 각각 형성한다.
예시적인 실시예들에 있어서, 게이트 스페이서(180) 및 핀 스페이서(190)는 더미 게이트 구조물(170), 액티브 핀(105) 및 소자 분리막 패턴(130) 상에 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 이에 따라 게이트 스페이서(180)와 핀 스페이서(190)가 서로 접촉하는 영역에서는 서로가 구분되지 않고 병합될 수도 있다. 상기 스페이서 막은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN)과 같은 질화물을 포함하도록 형성할 수 있다.
게이트 스페이서(180)는 더미 게이트 구조물(170)의 상기 제1 방향으로의 양 측벽 상에 형성될 수 있으며, 핀 스페이서(190)는 액티브 핀(105)의 상기 제2 방향으로의 양 측벽 상에 형성될 수 있다.
도 18 내지 도 20을 참조하면, 노출된 액티브 핀(105) 상부를 제거하여 제1 리세스(200)를 형성할 수 있다.
예시적인 실시예들에 있어서, 액티브 핀(105) 중에서 상부 액티브 패턴(105a)이 제거되어 제1 리세스(200)가 형성될 수 있으며, 이에 따라 하부 액티브 패턴(105b)의 상면이 노출될 수 있다. 이때, 하부 액티브 패턴(105b)의 상부가 함께 제거될 수도 있다. 이와는 달리, 상부 액티브 패턴(105a)만이 부분적으로 제거되어 제1 리세스(200)가 형성될 수도 있으며, 이에 따라 하부 액티브 패턴(105b)은 노출되지 않을 수도 있다.
도 21 내지 도 23을 참조하면, 제1 리세스(200)를 채우는 소스/드레인 층(210)을 액티브 핀(105) 상에 형성한다.
예시적인 실시예들에 있어서, 소스/드레인 층(210)은 제1 리세스(200)에 의해 노출된 액티브 핀(105) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(210)은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스 및 SiH3CH3 가스와 같은 탄소 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 이와는 달리, 소스/드레인 층(210)은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스만을 사용하여 SEG 공정을 수행함으로써 형성될 수도 있으며, 이에 따라 단결정 실리콘 층이 형성될 수 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, 불순물이 도핑된 단결정 실리콘 탄화물 층 혹은 불순물이 도핑된 단결정 실리콘 층을 형성할 수 있다. 이에 따라, 소스/드레인 층(210)은 엔모스 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
이와는 달리, 소스/드레인 층(210)은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다. 이에 따라, 소스/드레인 층(210)은 피모스 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
소스/드레인 층(210)은 제1 리세스(200)를 채울 뿐만 아니라 상부로 더 성장하여 그 상면이 게이트 스페이서(180)의 일부와 접촉할 수도 있다. 이때, 소스/드레인 층(210)은 핀 스페이서(190) 상에서 수직 방향뿐만 아니라 수평 방향으로도 성장할 수 있으며, 이에 따라 상기 제2 방향으로의 단면은 오각형 혹은 육각형에 유사한 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 상기 제2 방향을 따라 제1 거리(D1)로 서로 이격된 제1 액티브 핀들(105) 상면에 형성되는 소스/드레인 층들(210)은 성장하여 서로 병합될 수 있다. 이에 따라, 상기 하나의 제1 액티브 핀 그룹에 포함된 제1 액티브 핀들(105) 상에는 서로 병합된 하나의 소스/드레인 층(210)이 형성될 수 있다. 물론, 상기 제2 방향으로 서로 이격된 상기 복수 개의 제1 액티브 핀 그룹들 상에는 이에 대응하여 복수 개의 소스/드레인 층들(210)이 각각 형성될 수 있으며, 이들은 상기 제2 방향을 따라 서로 이격될 수 있다.
도 24 내지 도 26을 참조하면, 더미 게이트 구조물(170), 게이트 스페이서(180), 및 소스/드레인 층(210)을 덮는 제1 층간 절연막(220)을 액티브 핀(105) 및 소자 분리막 패턴(130) 상에 충분한 높이로 형성한 후, 더미 게이트 구조물(170)에 포함된 더미 게이트 전극(150)의 상면이 노출될 때까지 제1 층간 절연막(220)을 평탄화한다. 이때, 더미 게이트 마스크(160)도 함께 제거될 수 있으며, 게이트 스페이서(180)의 상부도 부분적으로 제거될 수 있다.
제1 층간 절연막(220)은 예를 들어, 실리콘 산화물을 포함하도록 형성할 수 있다. 한편, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
도 27 및 도 28을 참조하면, 노출된 더미 게이트 전극(150) 및 그 하부의 더미 게이트 절연막 패턴(140)을 제거하여, 게이트 스페이서(180)의 내측벽 및 액티브 핀(105) 즉, 상부 액티브 패턴(105a)의 상면을 노출시키는 제1 개구(230)를 형성한다.
예시적인 실시예들에 있어서, 더미 게이트 전극(150)은 1차적으로 건식 식각 공정을 수행한 후, 2차적으로 암모니아수(NH4OH) 등의 식각액을 사용하는 습식 식각 공정을 수행함으로써 충분히 제거될 수 있다. 또한, 더미 게이트 절연막 패턴(140)은 건식 식각 공정 및/또는 예를 들어 HF를 식각액으로 사용하는 습식 식각 공정을 통해 제거될 수 있다.
도 29 내지 도 31을 참조하면, 제1 개구(230)를 채우는 게이트 구조물(270)을 형성한다.
구체적으로, 제1 개구(230)에 의해 노출된 액티브 핀(105) 상면에 대한 열산화 공정을 수행하여 인터페이스 막 패턴(240)을 형성한 후, 인터페이스 막 패턴(240), 소자 분리막 패턴(130), 게이트 스페이서(180) 및 제1 층간 절연막(220) 상에 게이트 절연막을 형성하고, 제1 개구(230)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 게이트 절연막 상에 형성한다.
상기 게이트 절연막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있으며, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속과 이의 질화물을 포함하도록 형성될 수 있으며, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다. 이와는 달리, 상기 게이트 전극막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다.
한편, 인터페이스 막 패턴(240)은 상기 게이트 절연막 혹은 상기 게이트 전극막과 유사하게, 열산화 공정 대신에 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 인터페이스 막 패턴(240)은 액티브 핀(105) 상면뿐만 아니라 소자 분리막 패턴(130) 상면 및 게이트 스페이서(180)의 내측벽 상에도 형성될 수 있다.
이후, 제1 층간 절연막(220)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 게이트 절연막을 평탄화하여, 인터페이스 막 패턴(240) 상면, 소자 분리막 패턴(130) 상면, 및 게이트 스페이서(180)의 내측벽 상에 게이트 절연막 패턴(250)을 형성하고, 게이트 절연막 패턴(250) 상에 제1 개구(230)의 나머지 부분을 채우는 게이트 전극(260)을 형성할 수 있다. 이에 따라, 게이트 전극(260)의 저면 및 측벽은 게이트 절연막 패턴(250)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
순차적으로 적층된 인터페이스 막 패턴(240), 게이트 절연막 패턴(250), 및 게이트 전극(260)은 게이트 구조물(270)을 형성할 수 있으며, 이에 인접하는 소스/드레인 층(210)과 함께 엔모스 또는 피모스 트랜지스터를 형성할 수 있다.
도 32 내지 도 34를 참조하면, 게이트 구조물(270)의 상면을 커버하는 게이트 마스크(280)를 형성할 수 있다.
게이트 마스크(280)는 게이트 구조물(270), 게이트 스페이서(180) 및 제1 층간 절연막(220) 상에 게이트 마스크 막을 형성한 후, 이를 패터닝함으로써 형성될 수 있다. 상기 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 게이트 마스크(280)는 상기 제2 방향으로 연장되어 각 게이트 구조물들(270) 상면을 커버하도록 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이때, 게이트 마스크(280)는 게이트 스페이서(180) 상면도 커버할 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 35 내지 도 37을 참조하면, 게이트 마스크(280)를 덮는 제2 층간 절연막(290)을 제1 층간 절연막(220) 상에 형성한 후, 제1 및 제2 층간 절연막들(220, 290)을 부분적으로 식각하여 소스/드레인 층(210) 상면을 노출시키는 제2 개구(300)를 형성한다.
제1 및 제2 층간 절연막들(220, 290)에 대한 식각 공정은 제3 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 수행될 수 있다. 제2 층간 절연막(290)은 예를 들어, 실리콘 산화물을 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 개구(300)는 소스/드레인 층(210)의 상면을 전체적으로 노출시킬 수 있다. 즉, 제2 개구(300)는 상기 하나의 제1 액티브 핀 그룹에 포함된 제1 액티브 핀들(105) 상에 공통적으로 형성되어 상기 제2 방향으로 연장된 하나의 소스/드레인 층(210)의 상기 제2 방향으로의 양단 부분을 제외하고는 소스/드레인 층(210)의 상면 전체를 노출시키도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(300)는 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성된 각 소스/드레인 층들(210)을 노출시키도록 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 또한, 제2 개구(300)는 상기 제1 방향을 따라 형성된 게이트 구조물들(270) 사이에 형성된 각 소스/드레인 층들(210)을 노출시키도록 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 개구(300)는 각 게이트 구조물들(270)의 상기 제1 방향으로의 양 측벽에 형성된 게이트 스페이서(180)에 셀프 얼라인되도록 형성될 수 있다. 이때, 제2 개구(300)가 게이트 스페이서(180)에 미스 얼라인되도록 형성되더라도, 게이트 구조물(270)은 상부에 형성된 게이트 마스크(280)에 의해 보호될 수 있다.
도 38 및 도 39를 참조하면, 노출된 소스/드레인 층(210) 상면, 제2 개구(300)의 측벽 및 제2 층간 절연막(290) 상면에 금속막(310)을 형성한 후, 금속막(310) 상에 제1 배리어막(320)을 형성하고 제1 배리어막(320) 상에 제2 개구(300)의 나머지 부분을 채우는 제1 도전막(330)을 형성한다.
이와는 달리, 금속막(310)을 형성한 후, 제1 배리어막(320) 및 제1 도전막(330)은 형성하지 않을 수도 있다.
금속막(310)은 예를 들어, 티타늄, 코발트, 니켈 등과 같은 금속을 포함하도록 형성될 수 있고, 제1 배리어막(320)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있으며, 제1 도전막(330)은 예를 들어, 텅스텐, 알루미늄 등과 같은 금속을 포함하도록 형성될 수 있다.
도 40 및 도 41을 참조하면, 기판(100)에 열처리 공정을 수행함으로써, 금속막(310)과 소스/드레인 층(210) 상부를 서로 반응시켜 금속 실리사이드 패턴(340)을 형성할 수 있다.
이에 따라, 소스/드레인 층(210) 상면에 형성된 금속막(310) 부분과 이에 접촉하는 소스/드레인 층(210) 상부는 금속 실리사이드 패턴(340)으로 변환될 수 있으며, 제2 개구(300)의 측벽과 제2 층간 절연막(290) 상면에는 금속막(310)이 잔류할 수 있다.
예시적인 실시예들에 있어서, 금속 실리사이드 패턴(340)은 상기 제2 방향으로의 양단을 제외하고는 소스/드레인 층(210) 상면 전체에 형성될 수 있다. 금속 실리사이드 패턴(340)은 예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
도 42 및 도 43을 참조하면, 제1 도전막(330), 제1 배리어막(320) 및 잔류하는 금속막(310)을 제거하여 금속 실리사이드 패턴(340)을 노출시키는 제2 개구(300)를 다시 형성한 후, 노출된 금속 실리사이드 패턴(340) 및 제2 층간 절연막(290) 상에 제2 개구(300)를 채우는 절연막(350)을 형성한다.
제1 도전막(330), 제1 배리어막(320) 및 잔류하는 금속막(310)은 건식 식각 공정 혹은 습식 식각 공정을 통해 제거될 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정에서 제1 도전막(330) 및 제1 배리어막(320)은 완전히 제거될 수 있다. 다른 실시예들에 있어서, 상기 식각 공정에서 제1 도전막(330) 및 제1 배리어막(320)은 완전히 제거되지 않고 일부가 잔류하여, 제1 도전 패턴(도시되지 않음) 및 제1 배리어 패턴(도시되지 않음)을 포함하는 도전 패턴 구조물(도시되지 않음)을 형성할 수도 있다.
절연막(350)은 저유전 물질을 포함하도록 형성될 수 있다. 또한, 절연막(350)은 갭필 특성이 우수하며 평탄화가 용이한 물질을 포함할 수 있다. 이에 따라, 절연막(350)은 예를 들어, SLAM(Single Layer Alumina Metalized)을 포함할 수 있다.
도 44 내지 도 46을 참조하면, 절연막(350) 상에 제4 포토레지스트 패턴(360)을 형성한 후, 이를 식각 마스크로 사용하여 절연막(350)을 식각함으로써, 금속 실리사이드 패턴(340) 상면의 일부를 노출시키는 제3 개구(370)를 형성할 수 있다.
이때, 제3 개구(370)는 제2 층간 절연막(290)의 상면 및 측벽 일부, 게이트 마스크(280)의 측벽, 및 게이트 스페이서(180)의 측벽 일부도 함께 노출시킬 수 있다.
예시적인 실시예들에 있어서, 제3 개구(370)는 금속 실리사이드 패턴(340)의 상면 전체를 노출시키지는 않으며, 예를 들어, 상기 하나의 제1 액티브 핀 그룹에 포함된 제1 액티브 핀들(105) 중에서 하나의 제1 액티브 핀(105) 상에 형성된 소스/드레인 층(210) 부분 상면에 형성된 금속 실리사이드 패턴(340) 부분의 상면만을 노출시킬 수 있다.
도 47 내지 도 50을 참조하면, 제4 포토레지스트 패턴(360)을 제거한 후, 상기 노출된 금속 실리사이드 패턴(340) 상면 부분 및 절연막(350) 상에 제3 개구(370)를 채우는 희생막(380)을 형성한다. 이후, 희생막(380) 상에 제5 포토레지스트 패턴(390)을 형성하고, 이를 식각 마스크로 사용하여 희생막(380), 절연막(350), 제2 층간 절연막(290) 및 게이트 마스크(280)를 부분적으로 식각함으로써, 게이트 구조물(270) 상면 일부를 노출시키는 제4 개구(400)를 형성할 수 있다.
희생막(380)은 식각이 용이한 절연 물질, 예를 들어, 실리콘 기반 스핀-온 하드마스크(Si-based SOH) 혹은 탄소 기반 스핀-온 하드마스크(C-based SOH)를 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제4 개구(400)는 상기 하나의 제1 액티브 핀 그룹 상에 형성된 소스/드레인 층(210)에 인접하는 게이트 구조물(270) 상면 부분 전체를 노출시키지는 않으며, 예를 들어, 상기 하나의 제1 액티브 핀 그룹에 포함된 제1 액티브 핀들(105) 중에서 하나의 제1 액티브 핀(105) 상에 형성된 소스/드레인 층(210) 부분에 인접한 게이트 구조물(270) 부분의 상면만을 노출시킬 수 있다. 즉, 제3 개구(370)는 하나의 소스/드레인 층(210) 상에 형성된 금속 실리사이드 패턴(340) 상면의 제1 부분을 노출시킬 수 있고, 제4 개구(400)는 상기 하나의 소스/드레인 층(210) 상에 형성된 금속 실리사이드 패턴(340) 상면의 제2 부분에 인접한 게이트 구조물(270) 상면 부분을 노출시킬 수 있으며, 이때 상기 제1 및 제2 부분들은 상기 제2 방향을 따라 서로 이격될 수 있다.
도 1 내지 도 5를 다시 참조하면, 제5 포토레지스트 패턴(390) 및 희생막(380)을 제거하여 제3 개구(370)를 다시 형성한 후, 노출된 금속 실리사이드 패턴(340) 상면 부분, 노출된 게이트 구조물(270) 상면 부분, 제3 및 제4 개구들(370, 400)의 측벽, 제2 층간 절연막(290) 상면, 및 절연막(350) 상면에 제2 배리어막을 형성하고, 상기 제2 배리어막 상에 제3 및 제4 개구들(370, 400)의 나머지 부분을 충분히 채우는 제2 도전막을 형성한다.
이후, 제2 층간 절연막(290)의 상면이 노출될 때까지 상기 제2 도전막 및 상기 제2 배리어막을 평탄화함으로써, 제3 및 제4 개구들(370, 400)을 각각 채우며 금속 실리사이드 패턴(340) 상면 및 게이트 구조물(270) 상면에 각각 접촉하는 제2 및 제1 도전성 콘택 플러그들(434, 432)을 형성할 수 있으며, 절연막(350)은 절연막 패턴(355)으로 변환될 수 있다.
상기 제2 배리어막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있으며, 상기 제2 도전막은 예를 들어, 텅스텐, 알루미늄 등과 같은 금속을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 배리어막 및 상기 제2 도전막은 각각 제1 배리어막(320) 및 제1 도전막(330)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있다.
제1 도전성 콘택 플러그(432)는 제2 도전 패턴(422), 및 이의 측벽 및 저면을 커버하는 제2 배리어 패턴(412)을 포함할 수 있으며, 제2 도전성 콘택 플러그(434)는 제3 도전 패턴(424), 및 이의 측벽 및 저면을 커버하는 제3 배리어 패턴(414)을 포함할 수 있다. 제2 도전성 콘택 플러그(434) 및 절연막 패턴(355)은 상기 제2 방향으로 서로 접촉하도록 배치되어 제2 콘택 플러그 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 도전성 콘택 플러그(432)와 절연막 패턴(355)은 상기 제1 방향으로 서로 인접할 수 있으며, 나아가 서로 접촉할 수 있다. 하지만, 제1 및 제2 도전성 콘택 플러그들(432, 434)은 서로 접촉하지 않고 이격될 수 있다. 즉, 제2 도전성 콘택 플러그(434)는 하나의 소스/드레인 층(210) 상에 형성된 금속 실리사이드 패턴(340) 상면의 상기 제1 부분에 접촉할 수 있고, 제1 도전성 콘택 플러그(432)는 상기 하나의 소스/드레인 층(210) 상에 형성된 금속 실리사이드 패턴(340) 상면의 상기 제2 부분에 인접한 게이트 구조물(270) 상면 부분에 접촉할 수 있으며, 이때 금속 실리사이드 패턴(340)의 상기 제1 및 제2 부분들이 상기 제2 방향을 따라 서로 이격되므로, 제1 및 제2 도전성 콘택 플러그들(432, 434)은 서로 접촉하지 않고 상기 제2 방향으로 서로 이격될 수 있다.
전술한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
상기 반도체 장치의 제조 방법에서, 상기 하나의 제1 액티브 핀 그룹에 속하는 제1 액티브 핀들(105) 상에 공통적으로 형성되는 소스/드레인 층(210) 상면을 전체적으로 노출시키는 제2 개구(300)를 형성하고, 제2 개구(300)에 의해 노출되는 소스/드레인 층(210) 상면을 실리사이드 화할 수 있다. 이에 따라, 소스/드레인 층(210)의 상면 전체에 금속 실리사이드 패턴(340)을 형성하여 낮은 저항을 구현할 수 있다.
또한, 금속 실리사이드 패턴(340) 상에 제2 개구(300)를 채우는 절연막(350)을 형성하고, 절연막(350)을 부분적으로 제거하여 금속 실리사이드 패턴(340)의 일부만을 노출시키는 제3 개구(370), 및 게이트 구조물(270) 상면의 일부만을 노출시키는 제4 개구(400)를 형성한 후, 이들을 각각 채우는 제2 및 제1 도전성 콘택 플러그들(434, 432)을 형성할 수 있다. 이에 따라, 서로 이격되어 전기적으로 쇼트되지 않으면서 게이트 구조물(270) 및 금속 실리사이드 패턴(340)에 각각 접촉하는 제1 및 제2 도전성 콘택 플러그들(432, 434)을 상기 하나의 제1 액티브 핀 그룹이 형성되는 영역에 오버랩되도록 형성할 수 있으며, 이들은 상기 제2 방향으로 서로 이격된 복수 개의 상기 제1 액티브 핀 그룹들 사이의 공간에는 형성되지 않을 수 있으므로, 상기 반도체 장치의 집적도를 향상시킬 수 있다.
도 51 내지 도 55는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 51은 상기 반도체 장치를 설명하기 위한 평면도이고, 도 52 내지 도 55는 상기 반도체 장치를 설명하기 위한 단면도들이다.
이때, 도 52는 도 51의 A-A'선을 따라 절단한 단면도이고, 도 53은 도 51의 B-B'선을 따라 절단한 단면도이며, 도 54는 도 51의 C-C'선을 따라 절단한 단면도이고, 도 55는 도 51의 D-D'선을 따라 절단한 단면도이다.
상기 반도체 장치는 게이트 마스크, 금속 실리사이드 패턴, 도전 패턴 구조물, 제1 도전성 콘택 플러그, 및 제2 콘택 플러그 구조물을 제외하고는 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 51 내지 도 55를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 게이트 구조물(270), 소스/드레인 층(210), 제1 도전성 콘택 플러그(432), 제2 콘택 플러그 구조물, 및 도전 패턴 구조물을 포함한다. 또한 상기 반도체 장치는 액티브 핀(105), 게이트 스페이서(180), 핀 스페이서(190), 금속 패턴(315), 금속 실리사이드 패턴(340), 및 제1 및 제2 층간 절연막들(220, 290)을 더 포함할 수 있다.
도 1 내지 도 5를 참조로 설명한 반도체 장치와는 달리, 도 51 내지 도 55에 도시된 상기 반도체 장치는 게이트 마스크를 포함하지 않을 수 있다. 하지만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 경우에 따라 상기 반도체 장치는 게이트 마스크를 더 포함할 수도 있다.
금속 실리사이드 패턴(340)은 소스/드레인 층(210) 상부에 형성된 제2 리세스(도시되지 않음)의 저면 및 측벽 상에 형성될 수 있으며, 이에 따라 상기 제1 방향으로 자른 단면이 상부를 향해 오목한 형상을 가질 수 있다. 또한, 금속 실리사이드 패턴(340)은 상기 각 제1 및 제2 방향들로의 양단을 제외하고는 소스/드레인 층(210) 상면에 전체적으로 형성될 수 있다.
상기 도전 패턴 구조물은 상기 오목한 형상의 금속 실리사이드 패턴(340) 상에 형성되어 저면과 측벽이 금속 실리사이드 패턴(340)에 의해 커버될 수 있다. 예시적인 실시예들에 있어서, 상기 도전 패턴 구조물의 상면의 높이는 금속 실리사이드 패턴(340)의 최상면의 높이와 실질적으로 동일할 수 있으며, 금속 실리사이드 패턴(340)이 형성되지 않은 소스/드레인 층(210)의 최상면의 높이와 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴 구조물은 금속 실리사이드 패턴(340) 상에 형성된 제1 배리어 패턴(325), 및 제1 배리어 패턴(325) 상에 형성되어 저면 및 측벽이 커버되는 제1 도전 패턴(335)을 포함할 수 있다. 제1 배리어 패턴(325)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 제1 도전 패턴(335)은 예를 들어, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다.
한편, 소스/드레인 층(210)의 상기 제2 방향으로의 양단 상에는 금속 패턴(315)이 잔류할 수 있다. 예시적인 실시예들에 있어서, 상기 금속 패턴(315)의 상면의 높이는 상기 도전 패턴 구조물의 상면의 높이와 실질적으로 동일할 수 있다. 금속 패턴(315)은 예를 들어, 티타늄, 코발트, 니켈 등과 같은 금속을 포함할 수 있다.
제1 도전성 콘택 플러그(432)는 제2 층간 절연막(290)을 관통하여 게이트 구조물(270) 상면에 접촉할 수 있다. 이때, 제1 도전성 콘택 플러그(432)는 게이트 스페이서(180)의 상면에도 접촉할 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
상기 제2 콘택 플러그 구조물은 상기 제2 방향으로 나란하게 배치되어 서로 접촉하는 제2 도전성 콘택 플러그(434) 및 절연막 패턴(355)을 포함할 수 있으며, 제1 및 제2 층간 절연막들(220, 290)을 관통하여 상기 도전 패턴 구조물의 상면 및 금속 실리사이드 패턴(340)의 상면 일부에 접촉할 수 있다. 이때, 상기 제2 콘택 플러그 구조물은 게이트 스페이서(180)의 외측벽에 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 제1 도전성 콘택 플러그(432)와 절연막 패턴(355)은 상기 제1 방향으로 서로 인접할 수 있으나, 서로 접촉하지는 않을 수 있다. 또한, 제1 및 제2 도전성 콘택 플러그들(432, 434)은 서로 접촉하지 않고 이격될 수 있다.
한편, 도 1 내지 도 5를 참조로 설명한 것과 유사하게, 제2 도전성 콘택 플러그(434)는 하나의 소스/드레인 층(210) 상에 형성된 금속 실리사이드 패턴(340) 및 상기 도전 패턴 구조물 상면의 제1 부분에 접촉할 수 있고, 제1 도전성 콘택 플러그(432)는 상기 하나의 소스/드레인 층(210) 상에 형성된 금속 실리사이드 패턴(340) 및 상기 도전 패턴 구조물 상면의 제2 부분에 인접한 게이트 구조물(270) 상면 부분에 접촉할 수 있으며, 이때 상기 제1 및 제2 부분들이 상기 제2 방향을 따라 서로 이격되어, 제1 및 제2 도전성 콘택 플러그들(432, 434)은 서로 접촉하지 않고 상기 제2 방향으로 서로 이격될 수 있다.
상기 반도체 장치 역시, 도 1 내지 도 5를 참조로 설명한 반도체 장치와 유사하게, 상기 하나의 제1 액티브 핀 그룹에 속하는 제1 액티브 핀들(105) 상에 공통적으로 형성되는 소스/드레인 층(210)의 가장자리 부분을 제외한 전체 상면에 형성되는 금속 실리사이드 패턴(340) 및 상기 도전 패턴 구조물을 포함할 수 있으며, 이에 따라 이들의 상면에 접촉하는 제1 및 제2 도전성 콘택 플러그들(432, 434)과의 접촉 저항이 낮을 수 있다. 한편, 제1 및 제2 도전성 콘택 플러그들(432, 434)은 상기 하나의 제1 액티브 핀 그룹이 형성되는 영역에 오버랩되도록 형성될 수 있으며, 이에 따라 상기 제2 방향으로 서로 이격된 복수 개의 상기 제1 액티브 핀 그룹들 사이의 공간에는 형성되지 않을 수 있으므로, 상기 반도체 장치는 향상된 집적도를 가질 수 있다.
도 56 내지 도 62는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 56은 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도이고, 도 57 내지 도 62는 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이때, 도 57, 59 및 61은 도 56의 B-B'선을 따라 절단한 단면도들이며, 도 58, 60 및 62는 도 56의 C-C'선을 따라 절단한 단면도들이다.
상기 반도체 장치의 제조 방법은 도 6 내지 도 50 및 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 6 내지 도 31을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이후, 도 32 내지 도 34를 참조로 설명한 게이트 마스크(280) 형성 공정을 수행할 수도 있고 수행하지 않을 수도 있다. 이하에서는 상기 게이트 마스크(280) 형성 공정을 수행하지 않는 경우에 대해서만 설명하기로 한다.
이후 도 56 내지 도 58을 참조하면, 도 35 내지 도 37을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 게이트 구조물(270)을 덮는 제2 층간 절연막(290)을 제1 층간 절연막(220) 상에 형성한 후, 제1 및 제2 층간 절연막들(220, 290)을 부분적으로 식각하여 소스/드레인 층(210) 상면을 노출시키는 제2 개구(300)를 형성한다.
예시적인 실시예들에 있어서, 제2 개구(300)는 소스/드레인 층(210)의 상면 중에서 상기 제1 방향으로의 양단 및 상기 제2 방향으로의 양단을 제외하고는 이를 전체적으로 노출시킬 수 있다. 즉, 도 35 내지 도 37을 참조로 설명한 공정에서는, 제2 개구(300)가 상기 제2 방향으로의 양단을 제외하고는 소스/드레인 층(210) 상면을 전체적으로 노출시키도록 게이트 스페이서(180)의 외측벽에 셀프 얼라인되도록 형성되었지만, 도 56 내지 도 58을 참조로 설명하는 공정에서는, 제2 개구(300)가 게이트 스페이서(180)의 외측벽에 셀프 얼라인되도록 형성되지 않을 수 있다. 이에 따라, 제2 개구(300)가 당초 설계에 대해 다소 미스 얼라인되도록 형성되더라도, 게이트 마스크(280) 없이도 게이트 구조물(270)이 제2 개구(300) 형성 공정에 의해 손상되지 않을 수 있다. 하지만, 제2 개구(300)는 여전히 상기 제2 방향으로는 그 양단을 제외하고는 소스/드레인 층(210) 상면을 전체적으로 노출시키도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(300)는 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성된 각 소스/드레인 층들(210)을 노출시키도록 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 또한, 제2 개구(300)는 상기 제1 방향을 따라 형성된 게이트 구조물들(270) 사이에 형성된 각 소스/드레인 층들(210)을 노출시키도록 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(300) 형성 공정 시 노출되는 소스/드레인 층(210)의 상부도 부분적으로 함께 제거될 수 있으며, 이에 따라 제2 개구(300)의 저면은 제2 개구(300)가 형성되지 않은 소스/드레인 층(210) 부분의 최상면보다 낮을 수 있다. 이는 후속하여 형성되는 금속 실리사이드 패턴(340, 도 59 및 도 60 참조)이 제2 도전성 콘택 플러그(434, 도 51 내지 도 55 참조)와 보다 확실하게 접촉하도록 함으로써, 접촉 저항 증가를 방지하기 위한 것이다.
도 59 및 도 60을 참조하면, 도 38 내지 도 41을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제2 개구(300)의 저면 및 측벽, 및 제2 층간 절연막(290) 상에 금속막(310) 및 제1 배리어막(320)을 순차적으로 형성한 후, 제2 개구(300)의 나머지 부분을 충분히 채우는 제1 도전막(330)을 형성한다. 이후, 기판(100)에 열처리 공정을 수행함으로써 금속막(310)과 소스/드레인 층(210) 상부를 서로 반응시켜 금속 실리사이드 패턴(340)을 형성할 수 있다.
예시적인 실시예들에 있어서, 금속 실리사이드 패턴(340)은 제2 개구(300)에 의해 노출된 소스/드레인 층(210) 상부에 형성될 수 있으며, 상기 각 제1 및 제2 방향들로의 양단을 제외하고는 소스/드레인 층(210) 상면 전체에 형성될 수 있다. 이때, 금속 실리사이드 패턴(340)은 상기 제1 방향으로 자른 단면이 상부를 향해 오목한 형상을 가질 수 있다.
도 60 및 도 61을 참조하면, 도 42 및 도 43을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1 도전막(330), 제1 배리어막(320) 및 금속막(310)을 제거하여 제2 리세스(도시되지 않음)를 형성한 후, 상기 제2 리세스를 충분히 채우는 절연막(350)을 제2 층간 절연막(290) 상에 형성할 수 있다.
다만, 제2 개구(300) 형성 공정과는 달리, 상기 제2 리세스 형성 공정 시, 제1 도전막(330), 제1 배리어막(320) 및 금속막(310)은 완전히 제거되지 않고 부분적으로 잔류할 수 있으며, 이에 따라 금속 실리사이드 패턴(340)이 노출되지 않을 수 있다. 예시적인 실시예들에 있어서, 상기 제2 리세스 형성 공정은 건식 식각 공정을 통해 수행될 수 있으며, 당초 제2 개구(300)가 형성되지 않은 소스/드레인 층(210) 상면이 노출될 때까지 제1 도전막(330), 제1 배리어막(320) 및 금속막(310)을 제거할 수 있다.
이에 따라, 제2 개구(300) 저면 및 측벽 부근에 형성된 오목한 형상의 금속 실리사이드 패턴(340) 상에는 제1 배리어 패턴(325) 및 제1 도전 패턴(335)이 잔류할 수 있으며, 이들은 도전 패턴 구조물을 형성할 수 있다. 이때, 제1 도전 패턴(335)의 측벽 및 저면은 제1 배리어 패턴(325)에 의해 커버될 수 있다. 한편, 소스/드레인 층(210)의 상기 제2 방향으로의 양단 상에는 금속 패턴(315)이 잔류할 수 있다.
예시적인 실시예들에 있어서, 상기 도전 패턴 구조물 및 금속 패턴(315)의 상면은 오목한 형상의 금속 실리사이드 패턴(340)의 최상면과 실질적으로 동일한 높이에 형성될 수 있으며, 또한 금속 실리사이드 패턴(340)이 형성되지 않은 소스/드레인 층(210)의 최상면과 실질적으로 동일한 높이에 형성될 수 있다.
도 51 내지 도 55를 다시 참조하면, 도 44 내지 도 50 및 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
이에 따라, 게이트 구조물(270)의 일부 상면에 접촉하는 제1 도전성 콘택 플러그(432), 상기 도전 패턴 구조물 상면 및 금속 실리사이드 패턴(340)의 일부 상면에 접촉하는 제2 콘택 플러그 구조물을 형성할 수 있으며, 상기 제2 콘택 플러그 구조물은 상기 제2 방향으로 배치되어 서로 접촉하는 제2 도전성 콘택 플러그(434) 및 절연막 패턴(355)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 도전성 콘택 플러그(432)와 절연막 패턴(355)은 상기 제1 방향으로 서로 인접할 수 있다. 하지만 도 1 내지 도 5를 참조로 설명한 것과는 달리, 제1 도전성 콘택 플러그(432)는 절연막 패턴(355)과 서로 접촉하지 않고 이격될 수 있다. 또한, 상기 제2 콘택 플러그 구조물 역시 게이트 스페이서(180)의 외측벽에 접촉하지 않을 수 있다.
한편, 도 1 내지 도 5를 참조로 설명한 것과 유사하게, 제2 도전성 콘택 플러그(434)는 하나의 소스/드레인 층(210) 상에 형성된 금속 실리사이드 패턴(340) 및 상기 도전 패턴 구조물 상면의 제1 부분에 접촉할 수 있고, 제1 도전성 콘택 플러그(432)는 상기 하나의 소스/드레인 층(210) 상에 형성된 금속 실리사이드 패턴(340) 및 상기 도전 패턴 구조물 상면의 제2 부분에 인접한 게이트 구조물(270) 상면 부분에 접촉할 수 있으며, 이때 상기 제1 및 제2 부분들이 상기 제2 방향을 따라 서로 이격되어, 제1 및 제2 도전성 콘택 플러그들(432, 434)은 서로 접촉하지 않고 상기 제2 방향으로 서로 이격될 수 있다.
도 63 내지 도 67은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 63은 상기 반도체 장치를 설명하기 위한 평면도이고, 도 64 내지 도 67은 상기 반도체 장치를 설명하기 위한 단면도들이다.
이때, 도 64는 도 63의 A-A'선을 따라 절단한 단면도이고, 도 65는 도 63의 B-B'선을 따라 절단한 단면도이며, 도 66은 도 63의 C-C'선을 따라 절단한 단면도이고, 도 67은 도 64의 D-D'선을 따라 절단한 단면도이다.
상기 반도체 장치는 액티브 영역을 제외하고는 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 63 내지 도 67을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 게이트 구조물(270), 소스/드레인 층(210), 제1 도전성 콘택 플러그(432), 및 제2 콘택 플러그 구조물을 포함한다. 또한 상기 반도체 장치는 게이트 스페이서(180), 게이트 마스크(280), 금속 실리사이드 패턴(340), 및 제1 및 제2 층간 절연막들(220, 290)을 더 포함할 수 있다.
기판(100) 상에는 소자 분리막 패턴(130)이 형성될 수 있으며, 이에 따라 기판(100)에는 상면이 소자 분리막 패턴(130)에 의해 커버된 필드 영역, 및 상면이 소자 분리막 패턴(130)에 의해 커버되지 않는 액티브 영역(107)이 정의될 수 있다. 예시적인 실시예들에 있어서, 액티브 영역(107)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
하나의 액티브 영역(107) 상에 형성된 소스/드레인 층(210)의 상기 제2 방향으로의 양단을 제외한 전체 상면에는 금속 실리사이드 패턴(340)이 형성될 수 있으며, 이에 따라 이에 접촉하는 제2 도전성 콘택 플러그(434) 와의 접촉 저항이 낮을 수 있다.
또한, 제2 도전성 콘택 플러그(434)는 금속 실리사이드 패턴(340) 상면의 제1 부분에 접촉할 수 있으며, 제1 도전성 콘택 플러그(432)는 금속 실리사이드 패턴(340) 상면의 제2 부분에 인접한 게이트 구조물(270) 상면 부분에 접촉할 수 있다. 이에 따라, 서로 이격되어 접촉하지 않는 제1 및 제2 도전성 콘택 플러그들(432, 434)이 하나의 액티브 영역(107) 상에 형성될 수 있으며, 이들은 상기 제2 방향을 따라 서로 이격된 복수 개의 액티브 영역들(105) 사이에 형성되지 않을 수 있다. 따라서 상기 반도체 장치는 향상된 집적도를 가질 수 있다.
도 68 내지 도 77은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 68, 70, 72 및 75는 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 69, 71, 73-74 및 76-77은 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이때, 도 69는 대응하는 평면도의 A-A'선을 따라 절단한 단면도이고, 도 71, 73 및 76은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 74 및 77은 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이다.
상기 반도체 장치의 제조 방법은 도 6 내지 도 50 및 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 68 및 도 69를 참조하면, 제1 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하여 기판(100) 상부를 부분적으로 제거함으로써 트렌치(도시되지 않음)를 형성한 후, 상기 트렌치를 채우며 상기 트렌치가 형성되지 않은 기판(100) 상면과 실질적으로 동일한 높이의 상면을 갖는 소자 분리막 패턴(130)을 기판(100) 상에 형성한다.
이에 따라, 기판(100)에는 상면이 소자 분리막 패턴(130)에 의해 커버된 필드 영역, 및 상면이 소자 분리막 패턴(130)에 의해 커버되지 않는 액티브 영역(107)이 정의될 수 있다. 예시적인 실시예들에 있어서, 액티브 영역(107)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
도 70 및 도 71을 참조하면, 도 12 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 기판(100)의 액티브 영역(107) 및 소자 분리막 패턴(130) 상에 상기 제2 방향으로 연장되는 더미 게이트 구조물(170)을 형성한 후, 더미 게이트 구조물(170)의 상기 제1 방향으로의 측벽 상에 게이트 스페이서(180)를 형성할 수 있다. 이때, 액티브 영역(107)의 상기 제2 방향으로의 측벽 상에 핀 스페이서(도시되지 않음)가 더 형성될 수도 있다.
도 72 내지 도 74를 참조하면, 도 18 내지 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 더미 게이트 구조물(170) 및 게이트 스페이서(180)에 의해 커버되지 않고 노출된 액티브 영역(107) 상부를 제거하여 제1 리세스(도시되지 않음)를 형성한 후, 상기 제1 리세스를 채우는 소스/드레인 층(210)을 액티브 영역(107) 상에 형성한다.
도 75 내지 도 77을 참조하면, 도 24 내지 도 37을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1 층간 절연막(220), 게이트 구조물(270), 게이트 마스크(280)를 형성하고, 게이트 마스크(280)를 덮는 제2 층간 절연막(290)을 형성한 후, 제1 및 제2 층간 절연막들(220, 290)을 부분적으로 식각하여 소스/드레인 층(210) 상면을 노출시키는 제2 개구(300)를 형성한다.
예시적인 실시예들에 있어서, 제2 개구(300)는 소스/드레인 층(210)의 상면을 전체적으로 노출시킬 수 있다. 즉, 제2 개구(300)는 액티브 영역(107) 상에 형성된 소스/드레인 층(210)의 상기 제2 방향으로의 양단 부분을 제외하고는 소스/드레인 층(210)의 상면 전체를 노출시키도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(300)는 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성된 각 소스/드레인 층들(210)을 노출시키도록 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 또한, 제2 개구(300)는 상기 제1 방향을 따라 형성된 게이트 구조물들(270) 사이에 형성된 각 소스/드레인 층들(210)을 노출시키도록 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 개구(300)는 각 게이트 구조물들(270)의 상기 제1 방향으로의 양 측벽에 형성된 게이트 스페이서(180)에 셀프 얼라인되도록 형성될 수 있다.
다시 도 63 내지 도 67을 참조하면, 도 38 내지 도 50 및 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 상기 제2 방향으로의 양단을 제외한 소스/드레인 층(210) 상면 전체에 금속 실리사이드 패턴(340)을 형성하고, 금속 실리사이드 패턴(340) 상면의 제1 부분에 접촉하는 제2 도전성 콘택 플러그(434), 금속 실리사이드 패턴(340) 상면의 나머지 부분에 접촉하는 절연막 패턴(355), 및 금속 실리사이드 패턴(340) 상면의 제2 부분에 인접한 게이트 구조물(270) 상면 부분에 접촉하는 제1 도전성 콘택 플러그(432)를 형성할 수 있다. 이때 금속 실리사이드 패턴(340)의 상기 제1 및 제2 부분들은 상기 제2 방향을 따라 서로 이격될 수 있으며, 이에 따라 제1 및 제2 도전성 콘택 플러그들(432, 434)은 서로 접촉하지 않고 상기 제2 방향으로 서로 이격되도록 형성될 수 있다.
전술한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
상기 반도체 장치의 제조 방법에서, 하나의 액티브 영역(107) 상에 형성되는 소스/드레인 층(210) 상면을 전체적으로 노출시키는 제2 개구(300)를 형성하고, 제2 개구(300)에 의해 노출되는 소스/드레인 층(210) 상면을 실리사이드 화할 수 있다. 이에 따라, 소스/드레인 층(210)의 상면 전체에 금속 실리사이드 패턴(340)을 형성하여 낮은 저항을 구현할 수 있다.
또한, 금속 실리사이드 패턴(340) 상에 제2 개구(300)를 채우는 절연막을 형성하고, 상기 절연막을 부분적으로 제거하여 금속 실리사이드 패턴(340)의 일부만을 노출시키는 제3 개구(도시되지 않음), 및 게이트 구조물(270) 상면의 일부만을 노출시키는 제4 개구(도시되지 않음)를 형성한 후, 이들을 각각 채우는 제2 및 제1 도전성 콘택 플러그들(434, 432)을 형성할 수 있다. 이에 따라, 서로 이격되어 전기적으로 쇼트되지 않으면서 게이트 구조물(270) 및 금속 실리사이드 패턴(340)에 각각 접촉하는 제1 및 제2 도전성 콘택 플러그들(432, 434)을 하나의 액티브 영역(107)에 오버랩되도록 형성할 수 있다. 이에 따라, 제1 및 제2 도전성 콘택 플러그들(432, 434)이 상기 제2 방향으로 서로 이격된 복수 개의 액티브 영역들(105) 사이의 공간에는 형성되지 않을 수 있으므로, 상기 반도체 장치의 집적도가 향상될 수 있다.
도 78 내지 도 82는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 78은 상기 반도체 장치를 설명하기 위한 평면도이고, 도 79 내지 도 82는 상기 반도체 장치를 설명하기 위한 단면도들이다.
이때, 도 79는 도 78의 A-A'선을 따라 절단한 단면도이고, 도 80은 도 78의 B-B'선을 따라 절단한 단면도이며, 도 81은 도 78의 C-C'선을 따라 절단한 단면도이고, 도 82는 도 78의 D-D'선을 따라 절단한 단면도이다.
상기 반도체 장치는 게이트 마스크, 금속 실리사이드 패턴, 도전 패턴 구조물, 제1 도전성 콘택 플러그, 및 제2 콘택 플러그 구조물을 제외하고는 도 63 내지 도 67을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 또한 상기 반도체 장치의 상기 게이트 마스크, 금속 실리사이드 패턴, 도전 패턴 구조물, 제1 도전성 콘택 플러그, 및 제2 콘택 플러그 구조물은 도 51 내지 도 55를 참조로 설명한 반도체 장치의 대응하는 요소들과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 78 내지 도 82를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 게이트 구조물(270), 소스/드레인 층(210), 제1 도전성 콘택 플러그(432), 제2 콘택 플러그 구조물, 및 도전 패턴 구조물을 포함한다. 또한 상기 반도체 장치는 게이트 스페이서(180), 금속 패턴(315), 금속 실리사이드 패턴(340), 및 제1 및 제2 층간 절연막들(220, 290)을 더 포함할 수 있다.
기판(100)에는 소자 분리막 패턴(130)에 의해 커버된 필드 영역, 및 상면이 소자 분리막 패턴(130)에 의해 커버되지 않는 액티브 영역(107)이 정의될 수 있다. 예시적인 실시예들에 있어서, 액티브 영역(107)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
하나의 액티브 영역(107) 상에 형성된 소스/드레인 층(210)의 상기 각 제1 및 제2 방향들로의 양단을 제외한 전체 상면에는 금속 실리사이드 패턴(340)이 형성될 수 있으며, 금속 실리사이드 패턴(340) 상에는 상기 도전 패턴 구조물이 형성될 수 있다. 이에 따라 상기 도전 패턴 구조물의 상면 및 금속 실리사이드 패턴(340)의 상면 일부에 접촉하는 제2 도전성 콘택 플러그(434) 와의 접촉 저항이 낮을 수 있다.
제2 도전성 콘택 플러그(434)는 하나의 소스/드레인 층(210) 상에 형성된 금속 실리사이드 패턴(340) 및 상기 도전 패턴 구조물 상면의 제1 부분에 접촉할 수 있고, 제1 도전성 콘택 플러그(432)는 상기 하나의 소스/드레인 층(210) 상에 형성된 금속 실리사이드 패턴(340) 및 상기 도전 패턴 구조물 상면의 제2 부분에 인접한 게이트 구조물(270) 상면 부분에 접촉할 수 있다. 이때, 상기 제1 및 제2 부분들은 상기 제2 방향을 따라 서로 이격될 수 있으며, 이에 따라 제1 및 제2 도전성 콘택 플러그들(432, 434)은 서로 접촉하지 않고 상기 제2 방향으로 서로 이격될 수 있다.
또한, 제1 및 제2 도전성 콘택 플러그들(432, 434)은 상기 하나의 액티브 영역(107)에 오버랩되도록 형성될 수 있으며, 상기 제2 방향으로 서로 이격된 복수 개의 액티브 영역(107)들 사이의 공간에는 형성되지 않을 수 있으므로, 상기 반도체 장치는 향상된 집적도를 가질 수 있다.
전술한 반도체 장치 및 그 제조 방법은 콘택 플러그를 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다. 예를 들어, 상기 반도체 장치 및 그 제조 방법은 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치 및 그 제조 방법에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 액티브 핀
105a, 105b: 상부, 하부 액티브 패턴
107: 액티브 영역 110: 마스크
120, 360, 390: 제1, 제4, 제5 포토레지스트 패턴
130: 소자 분리막 패턴 140: 더미 게이트 절연막 패턴
150: 더미 게이트 전극 160: 더미 게이트 마스크
170: 더미 게이트 구조물 180: 게이트 스페이서
190: 핀 스페이서 200: 제1 리세스
210: 소스/드레인 층 220, 290: 제1, 제2 층간 절연막
230, 300, 370, 400: 제1 내지 제4 개구
240: 인터페이스 막 패턴 250: 게이트 절연막 패턴
260: 게이트 전극 270: 게이트 구조물
280: 게이트 마스크 310: 금속막
315: 금속 패턴 320: 제1 배리어막
325: 제1 배리어 패턴 330: 제1 도전막
335: 제1 도전 패턴 380: 희생막
412, 414: 제2, 제3 배리어 패턴 422, 424: 제2, 제3 도전 패턴
432, 434: 제1, 제2 도전성 콘택 플러그

Claims (20)

  1. 기판 상에 제2 방향으로 연장된 게이트 구조물;
    상기 제2 방향과 교차하는 제1 방향으로 상기 게이트 구조물에 인접한 상기 기판의 부분 상에 형성된 소스/드레인 층;
    상기 게이트 구조물 상에 형성된 제1 도전성 콘택 플러그; 및
    상기 소스/드레인 층 상에 형성되며, 상기 제2 방향을 따라 배치되어 서로 접촉하는 제2 도전성 콘택 플러그 및 절연막 패턴을 갖는 제2 콘택 플러그 구조물을 포함하며,
    상기 제1 도전성 콘택 플러그와 상기 절연막 패턴은 상기 제1 방향으로 서로 인접하되, 상기 제1 및 제2 도전성 콘택 플러그들은 서로 이격된 반도체 장치.
  2. 제 1 항에 있어서, 상기 소스/드레인 층 상면에 형성된 금속 실리사이드 패턴을 더 포함하며, 상기 제2 콘택 플러그 구조물은 상기 금속 실리사이드 패턴 상면에 접촉하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 금속 실리사이드 패턴은 상기 소스/드레인 층 상면에 전면적으로 형성되며, 상기 제2 도전성 콘택 플러그는 상기 금속 실리사이드 패턴 상면의 일부에만 접촉하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 제1 도전성 콘택 플러그와 상기 절연막 패턴은 서로 접촉하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 제1 방향으로의 상기 게이트 구조물의 양 측벽에 형성된 게이트 스페이서를 더 포함하며, 상기 제2 콘택 플러그 구조물은 상기 게이트 스페이서의 외측벽에 접촉하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 소스/드레인 층과 상기 제2 콘택 플러그 구조물 사이에 순차적으로 적층된 금속 실리사이드 패턴 및 도전 패턴 구조물을 더 포함하며, 상기 금속 실리사이드 패턴의 상면 일부 및 상기 도전 패턴 구조물의 상면은 상기 제2 콘택 플러그 구조물에 접촉하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 금속 실리사이드 패턴은 상기 소스/드레인 층 상부에 형성된 리세스의 내벽 상에 형성되고, 상기 도전 패턴 구조물은 상기 금속 실리사이드 패턴 상에 상기 리세스의 나머지 부분을 채우는 반도체 장치.
  8. 제 7 항에 있어서, 상기 도전 패턴 구조물은 제1 도전 패턴, 및 상기 제1 도전 패턴의 측벽 및 저면을 커버하는 제1 배리어 패턴을 포함하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 제1 도전 패턴은 텅스텐을 포함하고, 상기 제1 배리어 패턴은 티타늄 질화물을 포함하는 반도체 장치.
  10. 제 6 항에 있어서, 상기 제1 방향으로의 상기 게이트 구조물의 양 측벽에 형성된 게이트 스페이서를 더 포함하며, 상기 제2 콘택 플러그 구조물은 상기 게이트 스페이서의 외측벽에 접촉하지 않는 반도체 장치.
  11. 제 1 항에 있어서, 상기 절연막 패턴은 저유전 물질을 포함하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 기판 상에 형성된 소자 분리막 패턴; 및
    상기 기판 상부로 돌출되며 상기 소자 분리막 패턴에 의해 하부 측벽이 감싸지는 액티브 핀(active fin)을 더 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 액티브 핀은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 소스/드레인 층은 상기 복수 개의 액티브 핀들 중에서 상기 제2 방향으로 서로 이웃한 제1 액티브 핀들 상에 공통적으로 접촉하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 소스/드레인 층은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 제2 콘택 플러그 구조물은 상기 각 소스/드레인 층들에 수직적으로 오버랩되고, 상기 제1 도전성 콘택 플러그는 상기 제1 방향을 따라 상기 제2 콘택 플러그 구조물에 인접한 상기 게이트 구조물 상에 형성되며, 상기 제1 도전성 콘택 플러그 및 상기 제2 콘택 플러그 구조물은 상기 제2 방향을 따라 서로 이격된 상기 소스/드레인 층들 사이에는 형성되지 않는 반도체 장치.
  15. 기판 상부로 돌출되어 제1 방향으로 각각 연장되고 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 제1 거리만큼 서로 이격된 복수 개의 제1 액티브 핀들을 각각 포함하며, 상기 제2 방향을 따라 상기 제1 거리보다 큰 제2 거리만큼 서로 이격된 복수 개의 제1 액티브 핀 그룹들;
    상기 제1 액티브 핀 그룹들이 형성된 상기 기판 상에 상기 제2 방향으로 연장된 게이트 구조물;
    상기 게이트 구조물에 인접한 상기 각 제1 액티브 핀 그룹들 부분 상에 형성되어 상기 제2 방향을 따라 서로 이격된 복수 개의 소스/드레인 층들;
    상기 소스/드레인 층들 상에 각각 형성된 금속 실리사이드 패턴들;
    상기 각 금속 실리사이드 패턴들 상면 일부에 접촉하는 제2 도전성 콘택 플러그; 및
    상기 제1 방향으로 상기 각 소스/드레인 층들에 인접한 상기 게이트 구조물 부분 상면에 접촉하며, 상기 제2 도전성 콘택 플러그와 서로 이격된 제1 도전성 콘택 플러그를 포함하는 반도체 장치.
  16. 제 15 항에 있어서, 상기 각 금속 실리사이드 패턴들 상면의 나머지 부분에 접촉하고 상기 제2 방향을 따라 상기 제2 도전성 콘택 플러그와 나란하게 배치되어 상기 제2 도전성 콘택 플러그와 접촉하는 절연막 패턴을 더 포함하며,
    상기 제2 도전성 콘택 플러그와 상기 절연막 패턴은 제2 콘택 플러그 구조물을 형성하는 반도체 장치.
  17. 기판 상에 형성된 소자 분리막 패턴에 의해 정의되며 제1 방향으로 연장된 액티브 영역;
    상기 기판의 액티브 영역 및 상기 소자 분리막 패턴 상에 상기 제1 방향에 실질적으로 수직한 제2 방향으로 연장된 게이트 구조물;
    상기 제1 방향으로의 상기 게이트 구조물 양 측의 상기 액티브 영역 부분 상에 형성된 소스/드레인 층;
    상기 소스/드레인 층 상에 형성된 금속 실리사이드 패턴;
    상기 금속 실리사이드 패턴 상면 일부에 접촉하는 제2 도전성 콘택 플러그; 및
    상기 액티브 영역에 수직적으로 오버랩되는 상기 게이트 구조물 부분 상면에 접촉하며, 상기 제2 도전성 콘택 플러그와 서로 이격된 제1 도전성 콘택 플러그를 포함하는 반도체 장치.
  18. 제 17 항에 있어서, 상기 금속 실리사이드 패턴 상면의 나머지 부분에 접촉하고, 상기 제2 방향을 따라 상기 제2 도전성 콘택 플러그와 나란하게 배치되어 이에 접촉하는 절연막 패턴을 더 포함하며,
    상기 제2 도전성 콘택 플러그와 상기 절연막 패턴은 제2 콘택 플러그 구조물을 형성하는 반도체 장치.
  19. 기판 상에 제2 방향으로 연장되는 더미 게이트 구조물을 형성하고;
    상기 제2 방향과 교차하는 제1 방향으로 상기 더미 게이트 구조물에 인접한 상기 기판의 부분 상에 소스/드레인 층을 형성하고;
    상기 더미 게이트 구조물을 게이트 구조물로 치환하고;
    상기 게이트 구조물 상면 일부에 제1 도전성 콘택 플러그를 형성하고; 그리고
    상기 소스/드레인 층 상에 상기 제2 방향을 따라 배치되어 서로 접촉하는 제2 도전성 콘택 플러그 및 절연막 패턴을 갖는 제2 콘택 플러그 구조물을 형성하되,
    상기 제1 도전성 콘택 플러그와 상기 절연막 패턴은 상기 제1 방향으로 서로 인접하도록 형성되며, 상기 제1 및 제2 도전성 콘택 플러그들은 서로 이격되도록 형성되는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서, 상기 더미 게이트 구조물을 상기 게이트 구조물로 치환한 이후에, 상기 소스/드레인 층 상면에 금속 실리사이드 패턴을 형성하는 것을 더 포함하며,
    상기 제2 콘택 플러그 구조물은 상기 금속 실리사이드 패턴 상면에 접촉하도록 형성되는 반도체 장치의 제조 방법.
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TW105100859A TWI682511B (zh) 2015-04-30 2016-01-13 半導體裝置
US15/001,568 US9984886B2 (en) 2015-04-30 2016-01-20 Semiconductor devices and methods of manufacturing the same
CN201610282358.7A CN106098775B (zh) 2015-04-30 2016-04-29 半导体器件
US15/969,137 US10410871B2 (en) 2015-04-30 2018-05-02 Semiconductor devices and methods of manufacturing the same

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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102400375B1 (ko) 2015-04-30 2022-05-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102366976B1 (ko) 2015-05-04 2022-02-24 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법
KR102588209B1 (ko) * 2016-11-22 2023-10-13 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10651201B2 (en) * 2017-04-05 2020-05-12 Samsung Electronics Co., Ltd. Integrated circuit including interconnection and method of fabricating the same, the interconnection including a pattern shaped and/or a via disposed for mitigating electromigration
US10417369B2 (en) 2017-05-26 2019-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, corresponding mask and method for generating layout of same
KR102336827B1 (ko) * 2017-06-08 2021-12-09 삼성전자주식회사 반도체 장치
KR102414182B1 (ko) * 2017-06-29 2022-06-28 삼성전자주식회사 반도체 소자
US10720358B2 (en) 2017-06-30 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a liner layer with a configured profile and method of fabricating thereof
DE102018104944B4 (de) 2017-06-30 2024-12-12 Parabellum Strategic Opportunities Fund Llc Halbleiter-Bauelement mit einer Auskleidungsschicht mit einem konfigurierten Profil und Verfahren zu dessen Herstellung
KR102337408B1 (ko) * 2017-09-13 2021-12-10 삼성전자주식회사 수직 채널을 가지는 반도체 소자 및 그 제조 방법
US11444173B2 (en) * 2017-10-30 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with salicide layer and method for forming the same
KR102323733B1 (ko) 2017-11-01 2021-11-09 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법
US10529712B2 (en) * 2017-11-07 2020-01-07 Samsung Electronics Co., Ltd. Semiconductor device
KR102432894B1 (ko) 2017-11-17 2022-08-17 삼성전자주식회사 반도체 소자
KR102476142B1 (ko) 2018-03-14 2022-12-09 삼성전자주식회사 반도체 장치
US20190305105A1 (en) * 2018-04-02 2019-10-03 Globalfoundries Inc. Gate skirt oxidation for improved finfet performance and method for producing the same
KR102541010B1 (ko) * 2018-07-12 2023-06-07 삼성전자주식회사 반도체 장치
KR102609372B1 (ko) 2018-08-31 2023-12-06 삼성전자주식회사 반도체 소자
US10868118B2 (en) * 2018-08-31 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming epitaxial source/drain features in semiconductor devices
US10957604B2 (en) 2018-10-31 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10840345B2 (en) * 2018-11-13 2020-11-17 International Business Machines Corporation Source and drain contact cut last process to enable wrap-around-contact
KR102609556B1 (ko) 2018-11-23 2023-12-04 삼성전자주식회사 집적회로 장치
KR102491555B1 (ko) * 2018-11-30 2023-01-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102704931B1 (ko) * 2019-06-21 2024-09-09 삼성전자주식회사 반도체 장치
KR20210064593A (ko) 2019-11-26 2021-06-03 삼성전자주식회사 반도체 장치
KR20210092074A (ko) * 2020-01-15 2021-07-23 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20210153385A (ko) * 2020-06-10 2021-12-17 삼성전자주식회사 집적회로 장치
CN113838933B (zh) * 2020-06-23 2024-08-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11688731B2 (en) * 2021-01-29 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method
CN117525030A (zh) * 2022-07-25 2024-02-06 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090014796A1 (en) * 2007-07-09 2009-01-15 Jhon-Jhy Liaw Semiconductor Device with Improved Contact Structure and Method of Forming Same
KR20110065355A (ko) * 2009-12-07 2011-06-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 멀티 핀을 가진 ＦｉｎＦＥＴ들을 구비한 ＳＲＡＭ 구조
US20140145246A1 (en) * 2011-04-06 2014-05-29 International Business Machines Corporation Junction field effect transistor with an epitaxially grown gate structure
KR20140070306A (ko) * 2012-11-30 2014-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｓｒａｍ 셀의 컨택 플러그 및 이의 형성 방법
KR20150015778A (ko) * 2013-08-01 2015-02-11 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8994104B2 (en) 1999-09-28 2015-03-31 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
US6690040B2 (en) * 2001-09-10 2004-02-10 Agere Systems Inc. Vertical replacement-gate junction field-effect transistor
US7425740B2 (en) * 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
US7666723B2 (en) 2007-02-22 2010-02-23 International Business Machines Corporation Methods of forming wiring to transistor and related transistor
WO2009016778A1 (ja) * 2007-07-27 2009-02-05 Panasonic Corporation 半導体装置及びその製造方法
JP2010057673A (ja) * 2008-09-03 2010-03-18 Universal Entertainment Corp 遊技機
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8551874B2 (en) 2010-05-08 2013-10-08 International Business Machines Corporation MOSFET gate and source/drain contact metallization
CN102299177B (zh) 2010-06-22 2014-12-10 中国科学院微电子研究所 一种接触的制造方法以及具有该接触的半导体器件
KR101718981B1 (ko) 2010-06-30 2017-03-23 삼성전자주식회사 콘택 플러그를 포함하는 반도체 소자
US8901537B2 (en) 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8624326B2 (en) * 2011-10-20 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
KR101560112B1 (ko) 2011-12-20 2015-10-13 인텔 코포레이션 콘택 저항의 감소를 위한 자가-정렬된 콘택 금속화
US9281378B2 (en) 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
US8912606B2 (en) * 2012-04-24 2014-12-16 Globalfoundries Inc. Integrated circuits having protruding source and drain regions and methods for forming integrated circuits
US8524592B1 (en) 2012-08-13 2013-09-03 Globalfoundries Inc. Methods of forming semiconductor devices with self-aligned contacts and low-k spacers and the resulting devices
CN103855077B (zh) * 2012-12-05 2018-07-10 联华电子股份有限公司 具有接触插栓的半导体结构与其形成方法
KR20140099743A (ko) 2013-02-04 2014-08-13 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8921191B2 (en) 2013-02-05 2014-12-30 GlobalFoundries, Inc. Integrated circuits including FINFET devices with lower contact resistance and reduced parasitic capacitance and methods for fabricating the same
US20140252491A1 (en) 2013-03-05 2014-09-11 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of the same
US9059095B2 (en) 2013-04-22 2015-06-16 International Business Machines Corporation Self-aligned borderless contacts using a photo-patternable dielectric material as a replacement contact
BR122016009112A2 (pt) * 2013-06-26 2019-08-27 Intel Corp estrutura semicondutora e método para fabricação de uma estrutura semicondutora
US9202918B2 (en) * 2013-09-18 2015-12-01 Globalfoundries Inc. Methods of forming stressed layers on FinFET semiconductor devices and the resulting devices
KR102400375B1 (ko) 2015-04-30 2022-05-20 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090014796A1 (en) * 2007-07-09 2009-01-15 Jhon-Jhy Liaw Semiconductor Device with Improved Contact Structure and Method of Forming Same
KR20110065355A (ko) * 2009-12-07 2011-06-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 멀티 핀을 가진 ＦｉｎＦＥＴ들을 구비한 ＳＲＡＭ 구조
US20140145246A1 (en) * 2011-04-06 2014-05-29 International Business Machines Corporation Junction field effect transistor with an epitaxially grown gate structure
KR20140070306A (ko) * 2012-11-30 2014-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｓｒａｍ 셀의 컨택 플러그 및 이의 형성 방법
KR20150015778A (ko) * 2013-08-01 2015-02-11 삼성전자주식회사 반도체 장치 및 그 제조 방법

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