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KR102366976B1 - 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법 - Google Patents

콘택 플러그를 갖는 반도체 소자 및 그 형성 방법 Download PDF

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KR102366976B1
KR102366976B1 KR1020150062534A KR20150062534A KR102366976B1 KR 102366976 B1 KR102366976 B1 KR 102366976B1 KR 1020150062534 A KR1020150062534 A KR 1020150062534A KR 20150062534 A KR20150062534 A KR 20150062534A KR 102366976 B1 KR102366976 B1 KR 102366976B1
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문혜림
최명훈
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삼성전자주식회사
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Abstract

병합 콘택 플러그(merged contact plugs)를 갖는 반도체 소자에 관한 것이다. 기판 상에 N개의 하위-핀들(sub-fin)을 갖는 멀티-핀 활성영역이 형성된다. 상기 하위-핀들 상에 불순물 영역들이 형성된다. 상기 불순물 영역들 상에 상기 멀티-핀 활성영역보다 좁은 폭을 갖는 콘택 플러그가 형성된다. N는 8 이상 1000 이하의 정수이다. 상기 N개의 하위-핀들은 상기 멀티-핀 활성영역 내의 최 외곽에 형성된 제1 하위-핀 및 상기 제1 하위-핀에 가까운(near) 제2 하위-핀을 갖는다. 상기 콘택 플러그의 측면을 지나고 상기 기판의 표면에 수직한 직선은 상기 제1 하위-핀 및 상기 제2 하위-핀의 사이를 지나거나 상기 제2 하위-핀 상을 지난다.

Description

콘택 플러그를 갖는 반도체 소자 및 그 형성 방법{Semiconductor device having contact plug and method of forming the same}
병합 콘택 플러그(merged contact plugs)를 갖는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화에 따라 콘택 플러그의 누설전류를 차단하는 것은 점점 어려워지고 있다. 상기 콘택 플러그는 하부 패턴들 및 상부 배선들 사이에 전기적인 접속을 제공하는 역할을 한다. 상기 하부 패턴들은 회로의 구성을 목적으로 다양한 간격으로 형성된다. 다양한 간격을 갖는 하부 패턴들 상에 상기 콘택 플러그를 형성하는 것은 누설 전류의 증가와 같은 다양한 난관에 직면하게 된다.
본 발명이 해결하고자 하는 과제는, 우수한 전기적 특성을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 우수한 전기적 특성을 갖는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 기판 상에 형성된 N개의 하위-핀들(sub-fin)을 갖는 멀티-핀 활성영역을 포함한다. 상기 하위-핀들 상에 불순물 영역들이 형성된다. 상기 불순물 영역들 상에 상기 멀티-핀 활성영역보다 좁은 폭을 갖는 콘택 플러그가 형성된다. N는 8 이상 1000 이하의 정수이다. 상기 N개의 하위-핀들은 상기 멀티-핀 활성영역 내의 최 외곽에 형성된 제1 하위-핀 및 상기 제1 하위-핀에 가까운(near) 제2 하위-핀을 포함한다. 상기 콘택 플러그의 측면을 지나고 상기 기판의 표면에 수직한 직선은 상기 제1 하위-핀 및 상기 제2 하위-핀의 사이를 지나거나 상기 제2 하위-핀 상을 지난다.
상기 N개의 하위-핀들은 서로 평행하고 실질적으로 동일한 피치(pitch; P)를 보일 수 있다. 상기 콘택 플러그의 수평 폭은 (N-3)P이상이고 (N-1.5)P이하 일 수 있다.
상기 콘택 플러그의 측면을 지나고 상기 기판의 표면에 수직한 직선은 상기 제1 하위-핀 및 상기 제2 하위-핀의 사이에 위치할 수 있다.
상기 N개의 하위-핀들은 상기 제1 하위-핀, 제N번째 하위-핀, 상기 제2 하위-핀 내지 제N-1번째 하위-핀을 포함할 수 있다. 상기 제2 하위-핀 내지 상기 제N-1번째 하위-핀은 상기 제1 하위-핀 및 상기 제N번째 하위-핀 사이에 위치할 수 있다. 상기 제1 하위-핀 및 상기 제N번째 하위-핀은 상기 콘택 플러그의 외측에 정렬될 수 있다.
상기 콘택 플러그는 상기 제2 하위-핀 내지 상기 제N-1번째 하위-핀 상에 중첩될 수 있다.
상기 제1 하위-핀 및 상기 제N번째 하위-핀은 상기 콘택 플러그와 중첩되지 않는다.
상기 멀티-핀 활성영역은 제1 도전 형 불순물들을 포함할 수 있다. 상기 불순물 영역들은 상기 제1 도전 형 불순물들과 다른 제2 도전 형 불순물들을 포함할 수 있다. 상기 불순물 영역들은 상기 제1 하위-핀 상에 형성된 제1 불순물 영역, 상기 제2 하위-핀 상에 형성된 제2 불순물 영역, 상기 제N-1번째 하위-핀 상에 형성된 제3 불순물 영역, 및 상기 제N번째 하위-핀 상에 형성된 제4 불순물 영역을 포함할 수 있다. 상기 콘택 플러그는 상기 제2 불순물 영역 및 상기 제3 불순물 영역 상에 중첩될 수 있다.
상기 제1 불순물 영역 및 상기 제4 불순물 영역은 상기 콘택 플러그와 중첩되지 않는다.
상기 제2 불순물 영역 및 상기 제3 불순물 영역 상에 형성된 금속 실리사이드 층을 포함할 수 있다. 상기 제1 불순물 영역 및 상기 제4 불순물 영역은 상기 금속 실리사이드 층과 떨어질 수 있다.
상기 불순물 영역들의 각각은 상기 N개의 하위-핀들 중 대응하는 하나보다 큰 수평 폭을 보일 수 있다.
상기 불순물 영역들은 결정 성장된 반도체 물질을 포함할 수 있다.
상기 콘택 플러그 및 상기 멀티-핀 활성영역 사이에 형성된 금속 실리사이드 층을 포함할 수 있다. 상기 금속 실리사이드 층은 상기 콘택 플러그의 하부에 선택적으로 형성될 수 있다.
상기 기판 상에 형성된 소자 분리 층을 포함할 수 있다. 상기 소자 분리 층은 상기 N개의 하위-핀들의 사이에 형성된 제1 부분, 및 상기 멀티-핀 활성영역의 외측에 형성된 제2 부분을 포함할 수 있다. 상기 제2 부분의 하단은 상기 제1 부분의 하단보다 낮은 레벨에 형성될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상에 형성된 N개의 하위-핀들(sub-fin)을 갖는 멀티-핀 활성영역을 포함한다. 상기 멀티-핀 활성영역을 가로지르는 게이트 전극이 형성된다. 상기 게이트 전극에 인접하고 상기 하위-핀들 상에 형성된 소스/드레인 영역들이 배치된다. 상기 소스/드레인 영역들 상에 형성되고 상기 멀티-핀 활성영역보다 좁은 폭을 갖는 콘택 플러그가 배치된다. N는 8 이상 1000 이하의 정수이다. 상기 N개의 하위-핀들은 상기 멀티-핀 활성영역 내의 최 외곽에 형성된 제1 하위-핀 및 상기 제1 하위-핀에 가까운(near) 제2 하위-핀을 포함한다. 상기 콘택 플러그의 측면을 지나고 상기 기판의 표면에 수직한 직선은 상기 제1 하위-핀 및 상기 제2 하위-핀의 사이 또는 상기 제2 하위-핀 상을 지난다.
상기 게이트 전극은 상기 멀티-핀 활성영역을 완전히 가로지를 수 있다.
상기 게이트 전극은 상기 N개의 하위-핀들의 사이에 신장될 수 있다. 상기 게이트 전극의 하단은 상기 N개의 하위-핀들의 상단보다 낮은 레벨에 형성될 수 있다.
상기 콘택 플러그 하부의 상기 소스/드레인 영역들 상에 선택적으로 형성된 금속 실리사이드 층을 포함할 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상에 형성되고 제1 도전 형 불순물들을 갖는 웰(well)을 포함한다. 상기 웰 상에 한정된 N개의 하위-핀들(sub-fin)을 갖는 제1 멀티-핀 활성영역이 배치된다. 상기 하위-핀들 상에 형성되고 상기 제1 도전 형 불순물들과 다른 제2 도전 형 불순물들을 갖는 제1 불순물 영역들이 배치된다. 상기 제1 불순물 영역들 상에 형성되고 상기 제1 멀티-핀 활성영역보다 좁은 폭을 갖는 제1 콘택 플러그가 배치된다. 상기 웰(well)에 접속된 제2 콘택 플러그가 배치된다. N는 8 이상 1000 이하의 정수이다. 상기 N개의 하위-핀들은 상기 제1 멀티-핀 활성영역 내의 최 외곽에 형성된 제1 하위-핀 및 상기 제1 하위-핀에 가까운(near) 제2 하위-핀을 포함한다. 상기 제1 콘택 플러그의 측면을 지나고 상기 기판의 표면에 수직한 직선은 상기 제1 하위-핀 및 상기 제2 하위-핀의 사이 또는 상기 제2 하위-핀 상을 지난다.
상기 웰 상에 한정된 M개의 하위-핀들(sub-fin)을 갖는 제2 멀티-핀 활성영역을 포함할 수 있다. M은 8 이상 1000 이하의 정수이다. 상기 제2 콘택 플러그는 상기 제2 멀티-핀 활성영역 상에 정렬될 수 있다.
상기 제2 콘택 플러그의 수평 폭은 상기 제2 멀티-핀 활성영역의 수평 폭 보다 좁을 수 있다.
상기 제2 멀티-핀 활성영역의 상기 M개의 하위-핀들 상에 형성된 제2 불순물 영역들을 포함할 수 있다. 상기 제2 불순물 영역들은 상기 제2 콘택 플러그 및 상기 M개의 하위-핀들 사이에 형성될 수 있다.
상기 제2 불순물 영역들은 상기 제1 도전 형 불순물들을 포함할 수 있다.
상기 제2 불순물 영역들은 상기 제2 도전 형 불순물들을 포함할 수 있다.
상기 제2 콘택 플러그 및 상기 제2 멀티-핀 활성영역 사이에 형성된 금속 실리사이드 층을 포함할 수 있다. 상기 금속 실리사이드 층은 상기 제2 콘택 플러그의 하부에 선택적으로 형성될 수 있다.
나아가서, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상에 형성된 N개의 하위-핀들(sub-fin)을 갖는 멀티-핀 활성영역을 포함한다. 상기 멀티-핀 활성영역 상에 형성되고 상기 멀티-핀 활성영역보다 좁은 폭을 갖는 콘택 플러그가 배치된다. N는 8 이상 1000 이하의 정수이다. 상기 N개의 하위-핀들의 각각은 수평 폭보다 수직 높이가 크다. 상기 N개의 하위-핀들은 상기 멀티-핀 활성영역 내의 최 외곽에 형성된 제1 하위-핀 및 상기 제1 하위-핀에 가까운(near) 제2 하위-핀을 포함한다. 상기 콘택 플러그의 측면을 지나고 상기 기판의 표면에 수직한 직선은 상기 제1 하위-핀 및 상기 제2 하위-핀의 사이 또는 상기 제2 하위-핀 상을 지난다. 상기 N개의 하위-핀들은 서로 평행하고 실질적으로 동일한 피치(pitch; P)를 가진다. 상기 콘택 플러그의 수평 폭은 (N-3)P이상 (N-1.5)P이하이다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 멀티-핀 활성 영역보다 좁은 수평 폭을 갖는 콘택 플러그가 형성된다. 상기 멀티-핀 활성 영역 및 상기 콘택 플러그 사이에 금속 실리사이드 층이 형성된다. 상기 금속 실리사이드 층은 상기 콘택 플러그의 하단에 선택적으로 형성된다. 상기 콘택 플러그의 누설 전류를 현저히 감소할 수 있다. 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도 이다.
도 2는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이다.
도 3 및 도 4는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 5내지 도 12는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 13은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이다.
도 14 및 도 15는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 16은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도 이다.
도 17내지 도 22는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 23은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이다.
도 24내지 도 30은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 31 내지 도 38은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 이다.
도 39 및 도 40은 본 발명의 기술적 사상의 실시 예에 따른 전자 장치의 시스템 블록도들 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도 이다.
도 1을 참조하면, 기판(21) 상에 웰(well; 23), 소자 분리 층(26), 제1 멀티-핀 활성 영역(30), 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58), 식각 정지 층(67), 하부 절연 층(69), 상부 절연 층(71), 제1 금속 실리사이드 층(175), 및 제1 콘택 플러그(179)가 형성될 수 있다. 상기 제1 멀티-핀 활성 영역(30)은 N개의 하위-핀들(sub-fin; 31, 32, 33, 34, 35, 36, 37, 38)을 포함할 수 있다. 상기 제1 멀티-핀 활성 영역(30)은 제1 하위-핀(sub-fin; 31), 제2 하위-핀(32), 제3 하위-핀(33), 제4 하위-핀(34), 제N-3번째 하위-핀(35), 제N-2번째 하위-핀(36), 제N-1번째 하위-핀(37), 및 제N번째 하위-핀(38)을 포함할 수 있다. N는 8보다 크고 1000보다 작은 정수일 수 있다. 상기 제1 콘택 플러그(179)는 제1 배리어 층(176) 및 제1 도전 층(177)을 포함할 수 있다. 상기 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)은 소스/드레인 영역으로 해석될 수 있다.
도 2는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이다.
도 2를 참조하면, 제1 멀티-핀 활성 영역(30)을 가로지르는 게이트 전극들(63)이 형성될 수 있다. 상기 게이트 전극들(63) 사이의 상기 제1 멀티-핀 활성 영역(30) 상에 제1 콘택 플러그들(179)이 형성될 수 있다. 제1 하위-핀(31) 내지 제N번째 하위-핀(38)은 서로 평행할 수 있다. 상기 제1 콘택 플러그들(179)은 제2 하위-핀(32) 내지 제N-1번째 하위-핀(37)을 가로지를 수 있다. 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(38)은 상기 제1 콘택 플러그들(179)의 외측에 위치할 수 있다. 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(38)은 상기 제1 콘택 플러그들(179)과 중첩되지 않는다.
도 3은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도 이다.
도 3을 참조하면, 기판(21) 상에 웰(well; 23), 제3 하위-핀(33), 불순물 영역(53), 하부 게이트 유전 층(61), 상부 게이트 유전 층(62), 게이트 전극(63), 스페이서(65), 식각 정지 층(67), 하부 절연 층(69), 상부 절연 층(71), 제1 금속 실리사이드 층(175), 및 제1 콘택 플러그(179)가 형성될 수 있다.
도 4는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도 이다.
도 4를 참조하면, 기판(21) 상에 웰(well; 23), 소자 분리 층(26), 제1 멀티-핀 활성 영역(30), 하부 게이트 유전 층(61), 상부 게이트 유전 층(62), 게이트 전극(63), 및 상부 절연 층(71)이 형성될 수 있다.
도 1은 도 2의 절단선 I-I'에 따라 취해진 단면도이며, 도 3은 도 2의 절단선 II-II'에 따라 취해진 단면도이고, 도 4는 도 2의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도 이다. 본 발명 기술적 사상의 실시 예에 따른 반도체 소자는 입/출력 소자(I/O device) 또는 다이오드(diode) 일 수 있다.
도 1 내지 도 4를 다시 참조하면, 상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판일 수 있다. 예를 들면, 상기 기판(21)은 P형 불순물들을 포함하는 단결정 실리콘 웨이퍼일 수 있다. 상기 웰(well; 23)은 상기 기판(21) 상에 형성될 수 있다. 예를 들면, 상기 웰(23)은 제1 도전 형 불순물들을 포함하는 반도체 층일 수 있다.
상기 소자 분리 층(26)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다. 상기 소자 분리 층(26)은 제1 부분(26A) 및 제2 부분(26B)을 포함할 수 있다. 상기 소자 분리 층(26)의 상기 제1 부분(26A)은 상기 제1 멀티-핀 활성 영역(30)의 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38) 사이에 형성될 수 있다. 상기 소자 분리 층(26)의 상기 제2 부분(26B)은 상기 제1 멀티-핀 활성 영역(30)의 외측에 형성될 수 있다. 상기 제2 부분(26B)의 하단은 상기 제1 부분(26A)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 제2 부분(26B)의 수평 폭은 상기 제1 부분(26A)의 수평 폭보다 클 수 있다.
상기 제1 멀티-핀 활성 영역(30)은 상기 소자 분리 층(26)에 의하여 상기 웰(well; 23) 상에 한정될 수 있다. 상기 제1 멀티-핀 활성 영역(30)은 상기 웰(well; 23) 과 동일한 도전 형의 불순물들을 포함하는 반도체 층일 수 있다. 예를 들면, 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)의 각각은 제1 도전 형 불순물들을 포함하는 실리콘 층일 수 있다. 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)의 각각은 평면도 상에서 라인(line) 모양 또는 바아(bar) 모양을 보일 수 있다. 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)의 각각은 단면도 상에서 수평 폭 보다 수직 높이가 클 수 있다. 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)의 각각은 서로 평행할 수 있다. 상기 제1 하위-핀(sub-fin; 31) 및 상기 제N번째 하위-핀(38)은 상기 제1 멀티-핀 활성 영역(30)의 최 외곽에 형성될 수 있다. 상기 제2 하위-핀(32) 내지 상기 제N-1번째 하위-핀(37)은 상기 제1 하위-핀(sub-fin; 31) 및 상기 제N번째 하위-핀(38) 사이에 차례로 형성될 수 있다.
상기 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)은 상기 제1 하위-핀(sub-fin; 31) 상에 형성된 제1 불순물 영역(51), 상기 제2 하위-핀(32) 상에 형성된 제2 불순물 영역(52), 상기 제3 하위-핀(33) 상에 형성된 제3 불순물 영역(53), 상기 제4 하위-핀(34) 상에 형성된 제4 불순물 영역(54), 상기 제N-3번째 하위-핀(35) 상에 형성된 제5 불순물 영역(55), 상기 제N-2번째 하위-핀(36) 상에 형성된 제6 불순물 영역(56), 상기 제N-1번째 하위-핀(37) 상에 형성된 제7 불순물 영역(57), 및 상기 제N번째 하위-핀(38) 상에 형성된 제8 불순물 영역(58)을 포함할 수 있다. 상기 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)은 결정 성장된 물질을 포함할 수 있다. 상기 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 반도체 층을 포함할 수 있다. 상기 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58) 각각의 수평 폭은 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38) 중 대응하는 하나의 수평 폭보다 클 수 있다. 상기 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)의 상단은 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)의 상단보다 높은 레벨에 돌출될 수 있다. 상기 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)은 상기 제1 도전 형 불순물들과 다른 제2 도전 형 불순물들을 포함할 수 있다.
예를 들면, 상기 제1 도전 형 불순물들은 N형 불순물들이고, 상기 제2 도전 형 불순물들은 P형 불순물들 일 수 있다. 상기 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)은 P형 불순물들을 함유하는 SiGe층, Si층, 또는 이들의 조합을 포함할 수 있다.
다른 실시 예에서, 상기 제1 도전 형 불순물들은 P형 불순물들이고, 상기 제2 도전 형 불순물들은 N형 불순물들 일 수 있다. 상기 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)은 N형 불순물들을 함유하는 SiC층, Si층, 또는 이들의 조합을 포함할 수 있다.
상기 하부 게이트 유전 층(61)은 상기 게이트 전극(63) 및 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38) 사이에 형성될 수 있다. 상기 하부 게이트 유전 층(61)은 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38) 상에 직접적으로 접촉될 수 있다. 상기 상부 게이트 유전 층(62)은 상기 하부 게이트 유전 층(61) 상에 형성될 수 있다. 상기 상부 게이트 유전 층(62)은 상기 게이트 전극(63)의 바닥 및 측면을 감쌀 수 있다.
상기 게이트 전극(63)은 상기 제1 멀티-핀 활성 영역(30)을 완전히 가로지르고 상기 소자 분리 층(26)의 상기 제2 부분(26B) 상에 연장될 수 있다. 상기 게이트 전극(63)은 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38) 사이에 신장될 수 있다. 상기 게이트 전극(63)은 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)의 상부 표면들 및 측면들을 덮을 수 있다. 상기 게이트 전극(63)의 하단은 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 스페이서(65)는 상기 게이트 전극(63)의 측면 상에 형성될 수 있다. 상기 상부 게이트 유전 층(62)은 상기 게이트 전극(63) 및 상기 스페이서(65) 사이에 보존될 수 있다.
상기 하부 게이트 유전 층(61)은 세정공정에 의하여 형성된 화학적 산화물(chemical oxide)을 포함할 수 있다. 상기 하부 게이트 유전 층(61)은 H2O2 및 Si의 반응에 의한 실리콘 산화물을 포함할 수 있다. 상기 하부 게이트 유전 층(61)은 계면 산화물(interfacial oxide)로 지칭될 수 있다. 상기 상부 게이트 유전 층(62)은 고 유전물(High-K dielectrics)을 포함할 수 있다. 상기 게이트 전극(63)은 일-함수 금속 층(work-function metal layer) 및 도전 층을 포함할 수 있다. 상기 스페이서(65)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다.
상기 식각 정지 층(67)은 상기 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58) 및 상기 소자 분리 층(26) 상을 덮을 수 있다. 상기 식각 정지 층(67)은 상기 스페이서(65)의 측면을 덮을 수 있다. 상기 식각 정지 층(67)은 상기 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 식각 정지 층(67)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다.
상기 하부 절연 층(69)은 상기 식각 정지 층(67) 상에 형성될 수 있다. 상기 하부 절연 층(69)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다. 상기 식각 정지 층(67)은 상기 하부 절연 층(69)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 하부 절연 층(69)은 TEOS층과 같은 실리콘 산화물을 포함할 수 있으며, 상기 식각 정지 층(67)은 실리콘 질화물을 포함할 수 있다. 상기 게이트 전극(63), 상기 상부 게이트 유전 층(62), 상기 스페이서(65), 상기 식각 정지 층(67), 및 상기 하부 절연 층(69)의 상단들은 실질적으로 동일 평면을 이룰 수 있다.
상기 상부 절연 층(71)은 상기 게이트 전극(63), 상기 상부 게이트 유전 층(62), 상기 스페이서(65), 상기 식각 정지 층(67), 및 상기 하부 절연 층(69) 상을 덮을 수 있다. 상기 상부 절연 층(71)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 층을 포함할 수 있다.
상기 제1 금속 실리사이드 층(175)은 상기 제2 불순물 영역(52) 내지 상기 제7 불순물 영역(57) 상에 형성될 수 있다. 상기 제1 콘택 플러그(179)는 상기 상부 절연 층(71), 상기 하부 절연 층(69), 및 상기 식각 정지 층(67)을 관통하여 상기 제2 불순물 영역(52) 내지 상기 제7 불순물 영역(57) 상에 접촉될 수 있다. 상기 제1 배리어 층(176)은 상기 제1 도전 층(177)의 바닥 및 측면을 둘러쌀 수 있다. 상기 제1 배리어 층(176)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 제1 도전 층(177)은 W, WN, Ru, Al, Cu, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.
상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)은 실질적으로 동일한 피치(pitch; P)를 보일 수 있다. 상기 피치(pitch; P)는 제1 치수(d1)으로 표기될 수 있다. 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)의 각각은 실질적으로 동일한 수평 폭 및 간격을 보일 수 있다. 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)의 각각의 수평 폭은 제2 치수(d2)로 표기될 수 있다. 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38) 각각의 간격은 제3 치수(d3)로 표기될 수 있다. 상기 제2 치수(d2)는 상기 제3 치수(d3)와 실질적으로 동일할 수 있다. 상기 제2 치수(d2)는 상기 피치(pitch; P)의 0.5배에 해당될 수 있다. 상기 제3 치수(d3)는 상기 피치(pitch; P)의 0.5배에 해당될 수 있다. 상기 제1 멀티-핀 활성 영역(30)의 수평 폭은 제4 치수(d4)로 표기될 수 있다. 상기 제4 치수(d4)는 상기 피치(pitch; P)의 (N-0.5)배에 해당될 수 있다. 상기 제1 콘택 플러그(179)의 수평 폭은 상기 제1 멀티-핀 활성 영역(30)의 수평 폭보다 좁을 수 있다. 상기 제1 콘택 플러그(179)의 수평 폭은 제5 치수(d5)로 표기될 수 있다. 상기 제1 콘택 플러그(179)의 수평 폭은 상기 피치(pitch; P)의 (N-3)배보다 크거나 같고 (N-1.5)배보다 작거나 같을 수 있다. d1=P이고, d2=d3=0.5P이며, d4=(N-0.5)P=NP-0.5 이고, (N-3)P≤d5≤(N-1.5)P, 또는 NP-3P≤d5≤NP-1.5P 로 해석될 수 있다.
상기 제1 콘택 플러그(179)의 측면을 지나고 상기 기판(21)에 수직한 직선은 상기 제1 하위-핀(31) 및 상기 제2 하위-핀(32)의 사이 또는 상기 제2 하위-핀(32) 상을 지날 수 있다. 상기 제1 콘택 플러그(179)의 측면을 지나고 상기 기판(21)에 수직한 직선은 상기 제1 콘택 플러그(179)의 바닥 가장자리를 지날 수 있다. 상기 제1 콘택 플러그(179)의 바닥 가장자리는 상기 제1 콘택 플러그(179)의 측면에서 연장되는 선과, 상기 제1 콘택 플러그(179)의 하단과 접촉하고 상기 기판(21)의 표면에 평행한 수평선의 교차점으로 정의될 수 있다. 예를 들면, 상기 제1 콘택 플러그(179)의 측면을 지나고 상기 기판(21)에 수직한 직선은 상기 제1 하위-핀(31) 및 상기 제2 하위-핀(32)의 사이에 정렬될 수 있다. 상기 제1 콘택 플러그(179)는 상기 제2 하위-핀(32) 내지 상기 제N-1번째 하위-핀(37) 상을 덮을 수 있다. 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(38)은 상기 제1 콘택 플러그(179)의 외측에 형성될 수 있다. 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(38)은 상기 제1 콘택 플러그(179)와 중첩되지 않는다.
상기 제1 콘택 플러그(179)는 상기 제2 불순물 영역(52) 내지 상기 제7 불순물 영역(57) 상을 덮을 수 있다. 상기 제1 콘택 플러그(179)는 상기 제2 불순물 영역(52) 내지 상기 제7 불순물 영역(57)에 전기적으로 접속될 수 있다. 상기 제1 불순물 영역(51) 및 상기 제8 불순물 영역(58)은 상기 제1 콘택 플러그(179)의 외측에 형성될 수 있다. 상기 제1 불순물 영역(51) 및 상기 제8 불순물 영역(58)은 상기 제1 콘택 플러그(179)와 중첩되지 않는다. 상기 제1 불순물 영역(51) 및 상기 제8 불순물 영역(58)은 상기 제1 콘택 플러그(179)와 분리될 수 있다.
상기 제1 금속 실리사이드 층(175)은 상기 제1 콘택 플러그(179)의 하단에 정렬될 수 있다. 상기 제1 금속 실리사이드 층(175)은 상기 제2 불순물 영역(52) 내지 상기 제7 불순물 영역(57) 상에 선택적으로 형성될 수 있다. 상기 제1 불순물 영역(51) 및 상기 제8 불순물 영역(58) 상에는 상기 제1 금속 실리사이드 층(175)이 형성되지 않는다. 상기 제1 콘택 플러그(179)는 상기 제1 금속 실리사이드 층(175) 상에 직접적으로 접촉될 수 있다.
도 5내지 도 12는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위하여 도 2의 절단선 I-I'에 따라 취해진 단면도들 이다.
도 2 및 도 5를 참조하면, 소자 분리 층(26)은 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38) 사이에 형성된 제1 부분(26A) 및 제1 멀티-핀 활성 영역(30)의 외측에 형성된 제2 부분(26B)을 포함할 수 있다. 상기 제2 부분(26B)의 상단은 상기 제1 부분(26A)의 상단보다 낮은 레벨에 형성될 수 있다. 제1 불순물 영역(51)의 상기 제2 부분(26B)에 가까운(near) 측면은 상기 제1 부분(26A)에 가까운(near) 측면에 비하여 상대적으로 볼록할 수 있다.
도 2 및 도 6을 참조하면, 소자 분리 층(26)은 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38) 사이에 형성된 제1 부분(26A) 및 제1 멀티-핀 활성 영역(30)의 외측에 형성된 제2 부분(26B)을 포함할 수 있다. 상기 제1 부분(26A)의 하단은 둥글게 형성될 수 있다.
도 2 및 도 7을 참조하면, 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)의 측면들은 서로 접촉될 수 있다.
도 2 및 도 8을 참조하면, 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)의 측면들은 서로 접촉될 수 있다. 소자 분리 층(26)의 제1 부분(26A)의 하단은 둥글게 형성될 수 있다.
도 2 및 도 9를 참조하면, 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)의 측면들은 서로 접촉될 수 있다. 소자 분리 층(26)의 제1 부분(26A)의 하단은 둥글게 형성될 수 있다. 제1 불순물 영역(51)의 상기 소자 분리 층(26)의 제2 부분(26B)에 가까운(near) 측면은 상기 제1 부분(26A)에 가까운(near) 측면에 비하여 상대적으로 볼록할 수 있다.
도 2 및 도 10을 참조하면, 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)은 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)의 상부 영역 내부에 불순물들을 주입하여 형성될 수 있다.
도 2 및 도 11을 참조하면, 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)은 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)의 상부 영역 내부에 불순물들을 주입하여 형성될 수 있다. 소자 분리 층(26)은 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38) 사이에 형성된 제1 부분(26A) 및 제1 멀티-핀 활성 영역(30)의 외측에 형성된 제2 부분(26B)을 포함할 수 있다. 상기 제2 부분(26B)의 상단은 상기 제1 부분(26A)의 상단보다 낮은 레벨에 형성될 수 있다.
도 2 및 도 12를 참조하면, 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)은 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)의 상부 영역 내부에 불순물들을 주입하여 형성될 수 있다. 소자 분리 층(26)의 제2 부분(26B)의 상단은 상기 소자 분리 층(26)의 제1 부분(26A)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 소자 분리 층(26)의 상기 제1 부분(26A)의 하단은 둥글게 형성될 수 있다.
도 13은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이다. 본 발명 기술적 사상의 실시 예에 따른 반도체 소자는 다이오드(diode) 일 수 있다.
도 13을 참조하면, 제1 멀티-핀 활성 영역(30), 제2 멀티-핀 활성 영역(40), 제1 콘택 플러그들(179), 및 제2 콘택 플러그들(189)이 형성될 수 있다. 상기 제1 멀티-핀 활성 영역(30)은 제1 하위-핀(sub-fin; 31), 제2 하위-핀(32), 제3 하위-핀(33), 제4 하위-핀(34), 제N-3번째 하위-핀(35), 제N-2번째 하위-핀(36), 제N-1번째 하위-핀(37), 및 제N번째 하위-핀(38)을 포함할 수 있다. 상기 제2 멀티-핀 활성 영역(40)은 M개의 하위-핀 들(41, 42, 43, 44, 45, 46)을 포함할 수 있다. 상기 제2 멀티-핀 활성 영역(40)은 제1 하위-핀(41), 제2 하위-핀(42), 제3 하위-핀(43), 제M-2번째 하위-핀(44), 제M-1번째 하위-핀(45), 및 제M번째 하위-핀(46)을 포함할 수 있다. N 및 M의 각각은 8보다 크고 1000보다 작은 정수일 수 있다.
상기 제1 콘택 플러그들(179)은 서로 평행할 수 있다. 상기 제1 멀티-핀 활성 영역(30)의 상기 제1 하위-핀(31) 내지 상기 제N번째 하위-핀(38)은 서로 평행할 수 있다. 상기 제1 콘택 플러그들(179)은 상기 제1 멀티-핀 활성 영역(30)의 상기 제2 하위-핀(32) 내지 상기 제N-1번째 하위-핀(37)을 가로지를 수 있다. 상기 제1 멀티-핀 활성 영역(30)의 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(38)은 상기 제1 콘택 플러그들(179)의 외측에 위치할 수 있다. 상기 제1 멀티-핀 활성 영역(30)의 상기 제1 하위-핀(31) 및 상기 제N번째 하위-핀(38)은 상기 제1 콘택 플러그들(179)과 중첩되지 않는다.
상기 제2 콘택 플러그들(189)은 서로 평행할 수 있다. 상기 제2 멀티-핀 활성 영역(40)의 상기 제1 하위-핀(41) 내지 상기 제M번째 하위-핀(46)은 서로 평행할 수 있다. 상기 제2 콘택 플러그들(189)은 상기 제2 멀티-핀 활성 영역(40)의 상기 제2 하위-핀(42) 내지 상기 제M-1번째 하위-핀(45)을 가로지를 수 있다. 상기 제2 멀티-핀 활성 영역(40)의 상기 제1 하위-핀(41) 및 상기 제M번째 하위-핀(46)은 상기 제2 콘택 플러그들(189)의 외측에 위치할 수 있다. 상기 제2 멀티-핀 활성 영역(40)의 상기 제1 하위-핀(41) 및 상기 제M번째 하위-핀(46)은 상기 제2 콘택 플러그들(189)과 중첩되지 않는다.
상기 제1 콘택 플러그들(179)은 다이오드의 제1 전극에 해당될 수 있으며, 상기 제2 콘택 플러그들(189)은 다이오드의 제2 전극에 해당될 수 있다.
도 14 및 도 15는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위하여 도 13의 절단선 Ⅳ-Ⅳ'에 따라 취해진 단면도들 이다.
도 13 및 도 14를 참조하면, 기판(21) 상에 웰(well; 23), 소자 분리 층(26), 제1 멀티-핀 활성 영역(30), 제2 멀티-핀 활성 영역(40), 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58), 식각 정지 층(67), 하부 절연 층(69), 상부 절연 층(71), 제1 금속 실리사이드 층(175), 제2 금속 실리사이드 층(185), 제1 콘택 플러그(179), 및 제2 콘택 플러그(189)가 형성될 수 있다. 상기 제1 콘택 플러그(179)는 제1 배리어 층(176) 및 제1 도전 층(177)을 포함할 수 있다. 상기 제2 콘택 플러그(189)는 제2 배리어 층(186) 및 제2 도전 층(187)을 포함할 수 있다.
상기 소자 분리 층(26)은 제1 부분(26A) 및 제2 부분(26B)을 포함할 수 있다. 상기 소자 분리 층(26)의 상기 제1 부분(26A)은 상기 제1 멀티-핀 활성 영역(30)의 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38) 사이와 상기 제2 멀티-핀 활성 영역(40)의 상기 M개의 하위-핀 들(41, 42, 43, 44, 45, 46) 사이에 형성될 수 있다. 상기 소자 분리 층(26)의 상기 제2 부분(26B)은 상기 제1 멀티-핀 활성 영역(30) 및 상기 제2 멀티-핀 활성 영역(40)의 외측에 형성될 수 있다. 상기 제2 부분(26B)의 하단은 상기 제1 부분(26A)의 하단보다 낮은 레벨에 형성될 수 있다.
상기 제2 멀티-핀 활성 영역(40)은 상기 웰(well; 23) 상에 상기 제1 멀티-핀 활성 영역(30)과 거리를 두고 형성될 수 있다.
상기 제2 멀티-핀 활성 영역(40)은 상기 웰(well; 23) 과 동일한 도전 형의 불순물들을 포함하는 반도체 층일 수 있다. 예를 들면, 상기 M개의 하위-핀 들(41, 42, 43, 44, 45, 46)의 각각은 제1 도전 형 불순물들을 포함하는 실리콘 층일 수 있다. 상기 M개의 하위-핀 들(41, 42, 43, 44, 45, 46)의 각각은 평면도 상에서 라인(line) 모양 또는 바아(bar) 모양을 보일 수 있다. 상기 M개의 하위-핀 들(41, 42, 43, 44, 45, 46)의 각각은 단면도 상에서 수평 폭 보다 수직 높이가 클 수 있다. 상기 M개의 하위-핀 들(41, 42, 43, 44, 45, 46)의 각각은 서로 평행할 수 있다. 상기 제1 하위-핀(sub-fin; 41) 및 상기 제M번째 하위-핀(46)은 상기 제2멀티-핀 활성 영역(40)의 최 외곽에 형성될 수 있다. 상기 제2 하위-핀(42) 내지 상기 제M-1번째 하위-핀(45)은 상기 제1 하위-핀(41) 및 상기 제M번째 하위-핀(46) 사이에 차례로 형성될 수 있다.
상기 식각 정지 층(67)은 상기 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58), 상기 M개의 하위-핀 들(41, 42, 43, 44, 45, 46), 및 상기 소자 분리 층(26) 상을 덮을 수 있다.
상기 제2 금속 실리사이드 층(185)은 상기 제2 하위-핀(42) 내지 상기 제M-1번째 하위-핀(45) 상에 형성될 수 있다. 상기 제2 콘택 플러그(189)는 상기 상부 절연 층(71), 상기 하부 절연 층(69), 및 상기 식각 정지 층(67)을 관통하여 상기 제2 하위-핀(42) 내지 상기 제M-1번째 하위-핀(45) 상에 접속될 수 있다. 상기 제2 배리어 층(186)은 상기 제2 도전 층(187)의 바닥 및 측면을 둘러쌀 수 있다. 상기 제2 배리어 층(186)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 제2 도전 층(187)은 W, WN, Ru, Al, Cu, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.
상기 제2 콘택 플러그(189)의 측면을 지나고 상기 기판(21)에 수직한 직선은 상기 제2 멀티-핀 활성 영역(40)의 상기 제1 하위-핀(41) 및 상기 제2 하위-핀(42)의 사이 또는 상기 제2 하위-핀(42) 상을 지날 수 있다. 예를 들면, 상기 제2 콘택 플러그(189)의 측면을 지나고 상기 기판(21)에 수직한 직선은 상기 제1 하위-핀(41) 및 상기 제2 하위-핀(42)의 사이에 정렬될 수 있다. 상기 제2 콘택 플러그(189)는 상기 제2 하위-핀(42) 내지 상기 제M-1번째 하위-핀(45) 상을 덮을 수 있다. 상기 제1 하위-핀(41) 및 상기 제M번째 하위-핀(46)은 상기 제2 콘택 플러그(189)의 외측에 형성될 수 있다. 상기 제1 하위-핀(41) 및 상기 제M번째 하위-핀(46)은 상기 제2 콘택 플러그(189)와 중첩되지 않는다.
상기 제2 금속 실리사이드 층(185)은 상기 제2 콘택 플러그(189)의 하단에 정렬될 수 있다. 상기 제2 금속 실리사이드 층(185)은 상기 제2 하위-핀(42) 내지 상기 제M-1번째 하위-핀(45) 상에 선택적으로 형성될 수 있다. 상기 제1 하위-핀(41) 및 상기 제M번째 하위-핀(46) 상에는 상기 제2 금속 실리사이드 층(185)이 형성되지 않는다. 상기 제2 콘택 플러그(189)는 상기 제2 금속 실리사이드 층(185) 상에 직접적으로 접촉될 수 있다.
도 13 및 도 15를 참조하면, 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58, 81, 82, 83, 84, 85, 86)이 형성될 수 있다. 상기 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58, 81, 82, 83, 84, 85, 86)은 제1 불순물 영역(51), 제2 불순물 영역(52), 제3 불순물 영역(53), 제4 불순물 영역(54), 제5 불순물 영역(55), 제6 불순물 영역(56), 제7 불순물 영역(57), 제8 불순물 영역(58), 상기 제2 멀티-핀 활성 영역(40)의 상기 제1 하위-핀(41) 상에 형성된 제9 불순물 영역(81), 상기 제2 하위-핀(42) 상에 형성된 제10 불순물 영역(82), 상기 제3 하위-핀(43) 상에 형성된 제11 불순물 영역(83), 상기 제M-2번째 하위-핀(44) 상에 형성된 제12 불순물 영역(84), 상기 제M-1번째 하위-핀(45) 상에 형성된 제13 불순물 영역(85), 및 상기 제M번째 하위-핀(46) 상에 형성된 제14 불순물 영역(86)을 포함할 수 있다.
상기 제9 불순물 영역(81) 내지 상기 제14 불순물 영역(86)은 M개의 하위-핀 들(41, 42, 43, 44, 45, 46)의 상부 영역 내부에 불순물들을 주입하여 형성될 수 있다. 상기 제9 불순물 영역(81) 내지 상기 제14 불순물 영역(86)은 상기 제2 멀티-핀 활성 영역(40) 및 상기 웰(well; 23)과 다른 도전 형의 불순물들을 포함하는 반도체 층일 수 있다. 예를 들면, 상기 제9 불순물 영역(81) 내지 상기 제14 불순물 영역(86)의 각각은 제2 도전 형 불순물들을 포함하는 실리콘 층일 수 있다.
다른 실시 예에서, 상기 제9 불순물 영역(81) 내지 상기 제14 불순물 영역(86)은 상기 제2 멀티-핀 활성 영역(40) 및 상기 웰(well; 23)과 동일한 도전 형의 불순물들을 포함하는 반도체 층일 수 있다. 예를 들면, 상기 제9 불순물 영역(81) 내지 상기 제14 불순물 영역(86)의 각각은 제1 도전 형 불순물들을 포함하는 실리콘 층일 수 있다.
상기 제2 금속 실리사이드 층(185)은 상기 제10 불순물 영역(82) 내지 상기 제13 불순물 영역(85) 상에 선택적으로 형성될 수 있다.
도 16은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도 이다.
도 16을 참조하면, 제2 콘택 플러그(189)는 상부 절연 층(71), 하부 절연 층(69), 식각 정지 층(67), 및 소자 분리 층(26)을 관통하여 웰(well; 23) 상에 접속될 수 있다. 제2 금속 실리사이드 층(185)은 상기 웰(23) 및 상기 제2 콘택 플러그(189) 사이에 형성될 수 있다. 상기 제2 금속 실리사이드 층(185)은 상기 제2 콘택 플러그(189)의 하부에 선택적으로 형성될 수 있다.
도 17내지 도 22는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위하여 도 13의 절단선 Ⅳ-Ⅳ'에 따라 취해진 단면도들 이다.
도 13 및 도 17을 참조하면, M개의 하위-핀 들(41, 42, 43, 44, 45, 46) 상에 제9 불순물 영역(81) 내지 제14 불순물 영역(86)이 형성될 수 있다. 상기 제9 불순물 영역(81) 내지 상기 제14 불순물 영역(86)은 결정 성장된 물질을 포함할 수 있다. 상기 제9 불순물 영역(81) 내지 상기 제14 불순물 영역(86)은 상기 제2 멀티-핀 활성 영역(40) 및 상기 웰(well; 23)과 다른 도전 형의 불순물들을 포함하는 반도체 층일 수 있다.
다른 실시 예에서, 상기 제9 불순물 영역(81) 내지 상기 제14 불순물 영역(86)은 상기 제2 멀티-핀 활성 영역(40) 및 상기 웰(well; 23)과 동일한 도전 형의 불순물들을 포함하는 반도체 층일 수 있다.
상기 제2 금속 실리사이드 층(185)은 상기 제10 불순물 영역(82) 내지 상기 제13 불순물 영역(85) 상에 선택적으로 형성될 수 있다.
도 13 및 도 18을 참조하면, 소자 분리 층(26)은 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38) 사이와 상기 제2 멀티-핀 활성 영역(40)의 상기 M개의 하위-핀 들(41, 42, 43, 44, 45, 46) 사이에 형성된 제1 부분(26A) 및 상기 제1 멀티-핀 활성 영역(30)의 외측과 상기 제2 멀티-핀 활성 영역(40)의 외측에 형성된 제2 부분(26B)을 포함할 수 있다. 상기 제2 부분(26B)의 상단은 상기 제1 부분(26A)의 상단보다 낮은 레벨에 형성될 수 있다. 제9 불순물 영역(81)의 상기 제2 부분(26B)에 가까운(near) 측면은 상기 제1 부분(26A)에 가까운(near) 측면에 비하여 상대적으로 볼록할 수 있다.
도 13 및 도 19를 참조하면, 소자 분리 층(26)의 제1 부분(26A)의 하단은 둥글게 형성될 수 있다.
도 13 및 도 20을 참조하면, 제9 불순물 영역(81) 내지 제14 불순물 영역(86)의 측면들은 서로 접촉될 수 있다.
도 13 및 도 21을 참조하면, 제9 불순물 영역(81) 내지 제14 불순물 영역(86)의 측면들은 서로 접촉될 수 있다. 소자 분리 층(26)의 제1 부분(26A)의 하단은 둥글게 형성될 수 있다. 상기 제9 불순물 영역(81)의 상기 소자 분리 층(26)의 제2 부분(26B)에 가까운(near) 측면은 상기 제1 부분(26A)에 가까운(near) 측면에 비하여 상대적으로 볼록할 수 있다.
도 13 및 도 22를 참조하면, 제1 내지 제8 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)은 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)의 상부 영역 내부에 불순물들을 주입하여 형성될 수 있다. 소자 분리 층(26)의 제2 부분(26B)의 상단은 상기 소자 분리 층(26)의 제1 부분(26A)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 소자 분리 층(26)의 상기 제1 부분(26A)의 하단은 둥글게 형성될 수 있다. 제2 금속 실리사이드 층(185)은 제2 하위-핀(42) 내지 제M-1번째 하위-핀(45) 상에 형성될 수 있다.
도 23은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 레이아웃 이고, 도 24내지 도 30은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위하여 도 23의 절단선 Ⅴ-Ⅴ'에 따라 취해진 단면도들 이다. 본 발명 기술적 사상의 실시 예에 따른 반도체 소자는 다이오드(diode) 일 수 있다.
도 23 및 도 24를 참조하면, 제1 멀티-핀 활성 영역(30), 제2 멀티-핀 활성 영역(40), 제1 콘택 플러그들(179), 및 제2 콘택 플러그들(199)이 형성될 수 있다. 상기 제1 멀티-핀 활성 영역(30)은 제1 하위-핀(sub-fin; 31), 제2 하위-핀(32), 제3 하위-핀(33), 제4 하위-핀(34), 제N-3번째 하위-핀(35), 제N-2번째 하위-핀(36), 제N-1번째 하위-핀(37), 및 제N번째 하위-핀(38)을 포함할 수 있다. 상기 제2 멀티-핀 활성 영역(40)은 M개의 하위-핀 들(41, 42, 43, 44, 45, 46)을 포함할 수 있다. 상기 제2 멀티-핀 활성 영역(40)은 제1 하위-핀(41), 제2 하위-핀(42), 제3 하위-핀(43), 제M-2번째 하위-핀(44), 제M-1번째 하위-핀(45), 및 제M번째 하위-핀(46)을 포함할 수 있다. N 및 M의 각각은 8보다 크고 1000보다 작은 정수일 수 있다.
상기 제2 콘택 플러그들(199)은 서로 평행할 수 있다. 상기 제2 멀티-핀 활성 영역(40)의 상기 제1 하위-핀(41) 내지 상기 제M번째 하위-핀(46)은 서로 평행할 수 있다. 상기 제2 콘택 플러그들(199)은 상기 제2 멀티-핀 활성 영역(40)의 상기 제1 하위-핀(41) 내지 상기 제M번째 하위-핀(46) 상에 형성될 수 있다.
상기 제1 콘택 플러그들(179)은 다이오드의 제1 전극에 해당될 수 있으며, 상기 제2 콘택 플러그들(199)은 다이오드의 제2 전극에 해당될 수 있다.
상기 제2 콘택 플러그(199)는 제2 배리어 층(196) 및 제2 도전 층(197)을 포함할 수 있다.
상기 제2 금속 실리사이드 층(195)은 상기 제1 하위-핀(41) 내지 상기 제M번째 하위-핀(46) 상에 형성될 수 있다. 상기 제2 콘택 플러그(199)는 상기 상부 절연 층(71), 상기 하부 절연 층(69), 및 상기 식각 정지 층(67)을 관통하여 상기 제1 하위-핀(41) 내지 상기 제M번째 하위-핀(46) 상에 접속될 수 있다.
도 23 및 도 25를 참조하면, 제9 불순물 영역(81) 내지 제14 불순물 영역(86)은 M개의 하위-핀 들(41, 42, 43, 44, 45, 46)의 상부 영역 내부에 불순물들을 주입하여 형성될 수 있다. 제2 금속 실리사이드 층(195)은 상기 제9 불순물 영역(81) 내지 상기 제14 불순물 영역(86) 상에 선택적으로 형성될 수 있다.
도 23 및 도 26을 참조하면, M개의 하위-핀 들(41, 42, 43, 44, 45, 46) 상에 제9 불순물 영역(81) 내지 제14 불순물 영역(86)이 형성될 수 있다. 상기 제9 불순물 영역(81) 내지 상기 제14 불순물 영역(86)은 결정 성장된 물질을 포함할 수 있다. 제2 금속 실리사이드 층(195)은 상기 제9 불순물 영역(81) 내지 상기 제14 불순물 영역(86) 상에 선택적으로 형성될 수 있다.
도 23 및 도 27을 참조하면, 제9 불순물 영역(81)의 제2 부분(26B)에 가까운(near) 측면은 제1 부분(26A)에 가까운(near) 측면에 비하여 상대적으로 볼록할 수 있다. 제2 금속 실리사이드 층(195)은 상기 제9 불순물 영역(81) 내지 상기 제14 불순물 영역(86) 상에 선택적으로 형성될 수 있다.
도 23 및 도 28을 참조하면, 소자 분리 층(26)의 제1 부분(26A)의 하단은 둥글게 형성될 수 있다.
도 23 및 도 29를 참조하면, 제9 불순물 영역(81) 내지 제14 불순물 영역(86)의 측면들은 서로 접촉될 수 있다.
도 23 및 도 30을 참조하면, 제9 불순물 영역(81) 내지 제14 불순물 영역(86)의 측면들은 서로 접촉될 수 있다. 소자 분리 층(26)의 제1 부분(26A)의 하단은 둥글게 형성될 수 있다. 상기 제9 불순물 영역(81)의 상기 소자 분리 층(26)의 제2 부분(26B)에 가까운(near) 측면은 상기 제1 부분(26A)에 가까운(near) 측면에 비하여 상대적으로 볼록할 수 있다.
상기 제1 멀티-핀 활성 영역(30) 및 상기 제2 멀티-핀 활성 영역(40)은 서로 인접할 수 있다. 상기 제2 멀티-핀 활성 영역(40)에서, 상기 제1 멀티-핀 활성 영역(30)과 인접하는 최외곽의 제1 하위-핀(41)은 제1 핀 패턴으로 지칭될 수 있고, 상기 제1 핀 패턴(41) 바로 옆의 제2 하위-핀(42)은 제2 핀 패턴으로 지칭될 수 있다. 상기 제1 핀 패턴(41)의 바로 옆에서 상기 제1 멀티-핀 활성 영역(30)과 인접하는 제1 돌출 부분(23p1)이 배치될 수 있다. 상기 제1 멀티-핀 활성 영역(30)에서 상기 제2 멀티-핀 활성 영역(40)과 인접하는 제N번째 하위-핀(38)의 바로 옆에 제2 돌출 부분(23p2)이 배치될 수 있다. 상기 제1 및 제2 돌출 부분들(23p1, 23p2)은 서로 인접할 수 있다. 상기 소자분리 층(26)은 상기 제1 돌출 부분(23p1)과 상기 제2 돌출 부분(23p2) 사이에 위치하는 제1 소자분리 부분 및 상기 제1 돌출 부분(23p1)과 상기 제1 핀 패턴(41) 사이에 위치하는 제2 소자분리 부분을 포함하고,상기 제1 소자분리 부분의 최하단은 상기 제2 소자분리 부분의 최하단 보다 낮을 수 있다. 상기 제1 핀 패턴(41)의 적어도 일부는 상기 제1 돌출 부분(23p1) 및 상기 제2 핀 패턴(42) 사이에 배치될 수 있다. 상기 제2 콘택 플러그(199)는 상기 제1 핀 패턴(41) 상의 불순물 영역, 즉 소스/드레인 영역(81)과 부분적으로 중첩하면서 상기 제2 핀 패턴(42) 상의 소스/드레인 영역(82)과 전체적으로 중첩할 수 있다. 상기 제2 콘택 플러그(199)는 상기 제1 돌출 부분(23p1)과 중첩하지 않을 수 있다. 상기 제2 콘택 플러그(199)는 상기 제1 돌출 부분(23p1)과 전기적으로 연결되지 않을 수 있다. 상기 제1 돌출 부분(23p1)의 최상단은 상기 소자분리 층(26)의 상부 표면 아래에 있을 수 있다. 상기 제2 콘택 플러그(199)와 접촉하는 상기 제1 핀 패턴(41) 상의 소스/드레인 영역(81)은 부분적으로 식각될 수 있다. 상기 제1 및 제2 핀 패턴들(41, 42) 상의 소스/드레인 영역(81, 82)의 대부분은 상기 소자분리 층(26)의 상부면 위에 있을 수 있다. 상기 제2 콘택 플러그는 파형(wave form)을 갖는 바닥면을 포함할 수 있다.
도 31 내지 도 38은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 이다.
도 31 내지 도 34, 및 도 37은 본 발명 기술적 사상의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 2의 절단선 I-I'에 따라 취해진 단면도들 이고, 도 35 및 도 38은 도 2의 절단선 II-II'에 따라 취해진 단면도들 이며, 도 36은 도 2의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도 이다.
도 2 및 도 31을 참조하면, 기판(21) 상의 소정 영역에 웰(well; 23)이 형성될 수 있다. 상기 기판(21)을 패터닝하여 상부 트렌치들(24T)이 형성될 수 있다. 상기 상부 트렌치들(24T)에 의하여 상기 웰(well; 23) 상에 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)을 갖는 제1 멀티-핀 활성 영역(30)이 형성될 수 있다.
도 2 및 도 32를 참조하면, 상기 기판(21)을 패터닝하여 하부 트렌치들(25T)이 형성될 수 있다. 상기 하부 트렌치들(25T)의 바닥은 상기 상부 트렌치들(24T)의 바닥보다 낮은 레벨에 형성될 수 있다. 상기 하부 트렌치들(25T)은 상기 제1 멀티-핀 활성 영역(30)의 외측에 형성될 수 있다.
도 2 및 도 33을 참조하면, 상기 하부 트렌치들(25T) 및 상기 상부 트렌치들(24T) 내에 소자 분리 층(26)이 형성될 수 있다. 상기 소자 분리 층(26)의 상단은 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)의 상부 표면 및 측면들은 상기 소자 분리 층(26)보다 높은 레벨에 돌출될 수 있다. 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38)의 상부 모서리들은 둥글게 형성될 수 있다.
상기 소자 분리 층(26)은 제1 부분(26A) 및 제2 부분(26B)을 포함할 수 있다. 상기 소자 분리 층(26)의 상기 제1 부분(26A)은 상기 제1 멀티-핀 활성 영역(30)의 상기 N개의 하위-핀들(31, 32, 33, 34, 35, 36, 37, 38) 사이에 형성될 수 있다. 상기 소자 분리 층(26)의 상기 제2 부분(26B)은 상기 제1 멀티-핀 활성 영역(30)의 외측에 형성될 수 있다. 상기 제2 부분(26B)의 하단은 상기 제1 부분(26A)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 제2 부분(26B)의 수평 폭은 상기 제1 부분(26A)의 수평 폭보다 클 수 있다.
도 2, 및 도 34 내지 도 36을 참조하면, 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58), 하부 게이트 유전 층(61), 상부 게이트 유전 층(62), 게이트 전극(63), 스페이서(65), 식각 정지 층(67), 및 하부 절연 층(69)이 형성될 수 있다. 상기 불순물 영역들(51, 52, 53, 54, 55, 56, 57, 58)은 상기 제1 하위-핀(sub-fin; 31) 상에 형성된 제1 불순물 영역(51), 상기 제2 하위-핀(32) 상에 형성된 제2 불순물 영역(52), 상기 제3 하위-핀(33) 상에 형성된 제3 불순물 영역(53), 상기 제4 하위-핀(34) 상에 형성된 제4 불순물 영역(54), 상기 제N-3번째 하위-핀(35) 상에 형성된 제5 불순물 영역(55), 상기 제N-2번째 하위-핀(36) 상에 형성된 제6 불순물 영역(56), 상기 제N-1번째 하위-핀(37) 상에 형성된 제7 불순물 영역(57), 및 상기 제N번째 하위-핀(38) 상에 형성된 제8 불순물 영역(58)을 포함할 수 있다.
도 2, 도 4, 도 37, 및 도 38을 참조하면, 상부 절연 층(71)이 형성될 수 있다. 상기 상부 절연 층(71), 상기 하부 절연 층(69), 및 상기 식각 정지 층(67)을 관통하여 상기 제2 불순물 영역(52) 내지 상기 제7 불순물 영역(57)을 노출하는 콘택 홀(173T)이 형성될 수 있다.
도 1 내지 도 4를 다시 참조하면, 상기 콘택 홀(173T) 내에 제1 금속 실리사이드 층(175) 및 제1 콘택 플러그(179)가 형성될 수 있다.
도 39 및 도 40은 본 발명의 기술적 사상의 실시 예에 따른 전자 장치의 시스템 블록도들 이다.
도 39를 참조하면, 도 1 내지 도 38을 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로프로세서 (MicroProcessor; 2120), 파워(Power; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러(Display Controller; 2150)를 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로프로세서(2120), 상기 파워(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러(2150)는 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이(2160)가 배치될 수 있다. 예를 들면, 상기 디스플레이(2160)는 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워(2130)는 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로프로세서(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로프로세서(2120)는 상기 파워(2130)로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이(2160)를 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이(2160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 38을 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서(2120)에 적용될 수 있다.
도 40을 참조하면, 전자 시스템(2400)은 본 발명 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416), 버스(2420), 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 메모리 시스템(2412), 및 상기 유저 인터페이스(2418)는 상기 버스(2420)를 경유하여 상호 접속될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 데이터를 입력하거나 상기 전자 시스템(2400)으로부터 데이터를 출력하는데 사용될 수 있다. 상기 마이크로프로세서(2414)는 상기 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 상기 램(2416)은 상기 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 1 내지 도 38을 참조하여 설명한 것과 유사한 반도체 소자는 상기 마이크로프로세서(2414), 상기 램(2416), 또는 상기 메모리 시스템(2412)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
21: 기판 23: 웰
26: 소자 분리 층 30, 40: 멀티-핀 활성 영역
51, 52, 53, 54, 55, 56, 57, 58, 81, 82, 83, 84, 85, 86: 불순물 영역
61: 하부 게이트 유전 층
62: 상부 게이트 유전 층
63: 게이트 전극 65: 스페이서
67: 식각 정지 층 69: 하부 절연 층
71: 상부 절연 층 175, 185, 195: 금속 실리사이드 층
176, 186, 196: 배리어 층
177, 187, 197: 도전 층
179, 189, 199: 콘택 플러그
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서
2130: 파워 2140: 기능 유닛
2150: 디스플레이 컨트롤러
2160: 디스플레이
2170: 외부 장치 2180: 통신 유닛
2400: 전자 시스템
2412: 메모리 시스템 2414: 마이크로프로세서
2416: 램 2418: 유저 인터페이스
2420: 버스

Claims (20)

  1. 기판 상에 구비된 N개의 하위-핀들(sub-fin)을 갖는 멀티-핀 활성영역;
    상기 멀티-핀 활성영역을 가로지르는 게이트 전극;
    상기 게이트 전극에 인접하고 상기 하위-핀들 상에 배치된 소스/드레인 영역들; 및
    상기 소스/드레인 영역들 상에 배치되고, 상기 멀티-핀 활성 영역을 가로지르는 방향에서, 상기 멀티-핀 활성영역보다 좁은 폭을 갖는 콘택 플러그를 포함하되,
    상기 N개의 하위-핀들은 상기 멀티-핀 활성영역 내의 최 외곽에 구비된 제1 하위-핀 및 상기 제1 하위-핀에 가까운(near) 제2 하위-핀을 포함하고,
    상기 콘택 플러그의 바닥 가장자리를 지나고 상기 기판의 표면에 수직한 직선은, 상기 제1 하위-핀 및 상기 제2 하위-핀의 사이 또는 상기 제2 하위-핀 상을 지나고,
    상기 콘택 플러그의 바닥 가장자리는, 상기 콘택 플러그의 측면에서 연장되는 선과, 상기 콘택 플러그의 하단과 접촉하고 상기 기판의 표면에 평행한 수평선의 교차점으로 정의되는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 전극은 상기 멀티-핀 활성영역 상에 배치되어 상기 멀티-핀 활성 영역을 가로지르고,
    상기 게이트 전극은 상기 멀티-핀 활성 영역을 가로지르는 방향에서, 상기 멀티-핀 활성영역보다 넓은 폭을 갖는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트 전극은 상기 N개의 하위-핀들의 사이에 신장되고, 상기 게이트 전극의 하단은 상기 N개의 하위-핀들의 상단보다 낮은 레벨에 위치하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 콘택 플러그 하부의 상기 소스/드레인 영역들 상에 배치된 금속 실리사이드 층을 더 포함하는 반도체 소자.
  5. 기판 상에 구비된 N개의 하위-핀들(sub-fin)을 갖는 멀티-핀 활성영역; 및
    상기 멀티-핀 활성영역 상에 배치되고, 상기 멀티-핀 활성영역을 가로지르는 방향에서, 상기 멀티-핀 활성영역보다 좁은 수평 폭을 갖는 콘택 플러그를 포함하되,
    상기 N개의 하위-핀들의 각각은 수평 폭보다 수직 높이가 크고,
    상기 N개의 하위-핀들은 상기 멀티-핀 활성영역 내의 최 외곽에 구비된 제1 하위-핀 및 상기 제1 하위-핀에 가까운(near) 제2 하위-핀을 포함하고,
    상기 콘택 플러그의 바닥 가장자리를 지나고 상기 기판의 표면에 수직한 직선은, 상기 제1 하위-핀 및 상기 제2 하위-핀의 사이 또는 상기 제2 하위-핀 상을 지나고,
    상기 콘택 플러그의 바닥 가장자리는, 상기 콘택 플러그의 측면에서 연장되는 선과, 상기 콘택 플러그의 하단과 접촉하고 상기 기판의 표면에 평행한 수평선의 교차점으로 정의되고,
    상기 N개의 하위-핀들은 서로 평행하고 동일한 피치(pitch; P)를 갖는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 콘택 플러그의 상기 수평 폭은 (N-3)P이상 (N-1.5)P이하인 반도체 소자.
  7. 기판 상의 제1 핀 패턴 및 제2 핀 패턴;
    상기 기판 상의 제1 돌출 부분, 상기 제1 핀 패턴의 적어도 일부는 상기 제1 돌출 부분 및 상기 제2 핀 패턴 사이에 배치되고;
    상기 기판 상의 소자분리 층, 상기 소자분리 층의 제1 부분은 상기 제1 핀 패턴과 상기 제2 핀 패턴 사이에 배치되고;
    상기 제1 핀 패턴 및 상기 제2 핀 패턴 상에 배치된 소스/드레인 영역; 및
    상기 제1 핀 패턴 상의 소스/드레인 영역과 부분적으로 중첩하면서 상기 제2 핀 패턴 상의 소스/드레인 영역과 전체적으로 중첩하는 콘택 플러그를 포함하되,
    상기 콘택 플러그는 상기 제1 돌출 부분과 중첩하지 않는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1 돌출 부분의 최상단은 상기 소자분리 층의 상부 표면 아래에 있는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 콘택 플러그는, 상기 제1 핀 패턴 상의 소스/드레인 영역의 상부면에 구비된 리세스 영역 내에 배치되는 부분을 포함하는 반도체 소자.
  10. 제 7 항에 있어서,
    상기 콘택 플러그는, 상기 제2 핀 패턴 상의 소스/드레인 영역의 상부면에 구비된 리세스 영역 내에 배치되는 부분을 포함하는 반도체 소자.
  11. 제 7 항에 있어서,
    상기 제1 및 제2 핀 패턴들 상의 소스/드레인 영역은, 상기 소자분리 층의 상부면 위에 있는 부분을 포함하는 반도체 소자.
  12. 제 7 항에 있어서,
    상기 콘택 플러그는 파형(wave form)을 갖는 바닥면을 포함하는 반도체 소자.
  13. 제 7 항에 있어서,
    상기 기판 상의 제2 돌출 부분을 더 포함하되,
    상기 소자분리 층의 제2 부분은 상기 제1 돌출 부분과 상기 제2 돌출 부분 사이에 위치하는 제1 소자분리 부분 및 상기 제1 돌출 부분과 상기 제1 핀 패턴 사이에 위치하는 제2 소자분리 부분을 포함하고,
    상기 제1 소자분리 부분의 최하단은 상기 제2 소자분리 부분의 최하단 보다 낮은 반도체 소자.
  14. 기판 상의 제1 핀 패턴;
    상기 기판 상의 제1 돌출 부분, 상기 제1 돌출 부분은 상기 제1 핀 패턴의 바로 옆에 인접하고;
    상기 기판 상에서 상기 제1 핀의 측면들의 적어도 일부 상에 배치되는 소자분리 층; 및
    상기 제1 핀 패턴 상의 콘택 플러그를 포함하되,
    상기 콘택 플러그는 상기 제1 돌출 부분과 전기적으로 연결되지 않는 반도체 소자.
  15. 제 14 항에 있어서,
    상기 제1 돌출 부분의 최상단은 상기 소자분리 층의 상부 표면 아래에 있는 반도체 소자.
  16. 제 14 항에 있어서,
    상기 제1 핀 패턴 상에 배치된 제1 소스/드레인 영역을 더 포함하되,
    상기 콘택 플러그는, 상기 제1 핀 패턴 상의 제1 소스/드레인 영역의 상부면에 구비된 리세스 영역 내에 배치되는 부분을 포함하는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 기판 상의 제2 핀 패턴;
    상기 제2 핀 패턴 상에 배치된 제2 소스/드레인 영역을 더 포함하되,
    상기 콘택 플러그는, 상기 제2 핀 패턴 상의 제2 소스/드레인 영역의 상부면에 구비된 리세스 영역 내에 배치되는 부분을 포함하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 제1 및 제2 핀 패턴들 상의 상기 제1 및 제2 소스/드레인 영역들은, 상기 소자분리 층의 상부면 위에 있는 부분을 포함하는 반도체 소자.
  19. 제 14 항에 있어서,
    상기 콘택 플러그는 파형(wave form)을 갖는 바닥면을 포함하는 반도체 소자.
  20. 제 14 항에 있어서,
    상기 기판 상의 제2 돌출 부분을 더 포함하되,
    상기 소자분리 층은 상기 제1 돌출 부분과 상기 제2 돌출 부분 사이에 위치하는 제1 소자분리 부분 및 상기 제1 돌출 부분과 상기 제1 핀 패턴 사이에 위치하는 제2 소자분리 부분을 포함하고,
    상기 제1 소자분리 부분의 최하단은 상기 제2 소자분리 부분의 최하단 보다 낮은 반도체 소자.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102366976B1 (ko) * 2015-05-04 2022-02-24 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법
KR102221220B1 (ko) * 2017-05-24 2021-03-03 삼성전자주식회사 반도체 장치
US11094594B2 (en) * 2017-09-12 2021-08-17 Mediatek Inc. Semiconductor structure with buried power rail, integrated circuit and method for manufacturing the semiconductor structure
EP3514833B1 (en) * 2018-01-22 2022-05-11 GLOBALFOUNDRIES U.S. Inc. A semiconductor device and a method
CN111341847B (zh) * 2018-12-19 2023-03-28 联华电子股份有限公司 半导体结构及其制作方法
KR20210012084A (ko) 2019-07-23 2021-02-03 삼성전자주식회사 반도체 장치
CN114068710B (zh) * 2020-08-03 2024-06-18 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120025316A1 (en) 2010-08-02 2012-02-02 Advanced Micro Devices, Inc. Process for Forming FINS for a FinFET Device
US20130043506A1 (en) 2011-08-17 2013-02-21 Chen-Hua Tsai Fin-FET and Method of Forming the Same
US20130171790A1 (en) 2012-01-03 2013-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of Manufacturing Semiconductor Devices and Transistors
US20140183641A1 (en) 2012-12-31 2014-07-03 Taiwan Semiconductor Manufacturing Comapny, Ltd. High efficiency finfet diode
US20140346612A1 (en) 2013-05-23 2014-11-27 International Business Machines Corporation Bulk semiconductor fins with self-aligned shallow trench isolation structures

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US62691A (en) * 1867-03-05 Elkathan sampson
KR100828030B1 (ko) * 2006-10-25 2008-05-08 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그제조 방법
US7678632B2 (en) * 2006-11-17 2010-03-16 Infineon Technologies Ag MuGFET with increased thermal mass
KR20180070718A (ko) * 2011-12-30 2018-06-26 인텔 코포레이션 집적 회로 구조물 및 집적 회로 구조물의 제조 방법
KR102049774B1 (ko) * 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9620502B2 (en) * 2013-04-10 2017-04-11 Samsung Electronics Co., Ltd. Semiconductor device including an extended impurity region
CN104253046B (zh) * 2013-06-26 2016-12-28 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
KR102068980B1 (ko) * 2013-08-01 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102400375B1 (ko) * 2015-04-30 2022-05-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102366976B1 (ko) * 2015-05-04 2022-02-24 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120025316A1 (en) 2010-08-02 2012-02-02 Advanced Micro Devices, Inc. Process for Forming FINS for a FinFET Device
US20130043506A1 (en) 2011-08-17 2013-02-21 Chen-Hua Tsai Fin-FET and Method of Forming the Same
US20130171790A1 (en) 2012-01-03 2013-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of Manufacturing Semiconductor Devices and Transistors
US20140183641A1 (en) 2012-12-31 2014-07-03 Taiwan Semiconductor Manufacturing Comapny, Ltd. High efficiency finfet diode
US20140346612A1 (en) 2013-05-23 2014-11-27 International Business Machines Corporation Bulk semiconductor fins with self-aligned shallow trench isolation structures

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