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KR20160019252A - 반도체 디바이스의 제조 방법 - Google Patents

반도체 디바이스의 제조 방법 Download PDF

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KR20160019252A
KR20160019252A KR1020140103751A KR20140103751A KR20160019252A KR 20160019252 A KR20160019252 A KR 20160019252A KR 1020140103751 A KR1020140103751 A KR 1020140103751A KR 20140103751 A KR20140103751 A KR 20140103751A KR 20160019252 A KR20160019252 A KR 20160019252A
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KR
South Korea
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interposer
circuit board
semiconductor die
attaching
underfill
Prior art date
Application number
KR1020140103751A
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English (en)
Inventor
도원철
박진희
Original Assignee
앰코 테크놀로지 코리아 주식회사
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Publication date
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Priority to US14/822,487 priority patent/US10867956B2/en
Priority to TW104126062A priority patent/TWI666739B/zh
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Abstract

본 발명은 회로 기판과 반도체 다이를 연결하는 인터포저의 휨현상을 방지할 수 있는 반도체 디바이스의 제조 방법에 관한 것이다.
일례로, 회로 기판을 준비하는 회로 기판 준비 단계; 상기 회로 기판의 상부에 인터포저를 안착시키고, 제 1 리플로우 공정을 통해 상기 인터포저를 상기 회로 기판에 부착하는 인터포저 부착 단계; 상기 인터포저의 상부에 반도체 다이를 안착시키고, 제 2 리플로우 공정을 통해 상기 반도체 다이를 상기 인터포저에 부착하는 반도체 다이 부착 단계; 및 상기 회로 기판과 인터포저 사이 및 상기 인터포저와 반도체 다이 사이에 언더필을 주입하는 언더필 주입 단계를 포함하는 반도체 디바이스의 제조 방법을 개시한다.

Description

반도체 디바이스의 제조 방법{Manufacturing method of semiconductor device}
본 발명은 반도체 디바이스의 제조 방법에 관한 것이다.
최근 모바일 폰이나 PMP 등 휴대용 전자기기는 고기능화와 동시에 소형, 경량 및 낮은 가격이 요구되고 있다. 이러한 추세에 따라 휴대용 전자기기에 탑재되는 반도체 패키지(Semiconductor Package)는 보다 혁신적으로 가격경쟁력이 있는 3D 패키지 형태로 발전하고 있다. 3D 반도체 패키지의 기술로는 관통 전극(Through Mold Via)을 이용한 반도체 패키지의 적층 기술이 사용되고 있다. 예를 들어, 관통 전극을 이용한 반도체 패키지의 적층 기술은 반도체 다이와 인터포저를 수직으로 적층하여 초소형의 반도체 패키지의 구현이 가능하다. 그러나 한편으로, 적층된 반도체 다이와 인터포저 사이의 결합력이나 휨현상 등과 같은 신뢰성에 대한 문제가 제기되고 있다.
한국공개특허공보 10-2009-0097317(2009.09.16)
본 발명은 회로 기판과 반도체 다이를 연결하는 인터포저의 휨현상을 방지할 수 있는 반도체 디바이스의 제조 방법을 제공한다.
본 발명에 의한 반도체 디바이스의 제조 방법은 회로 기판을 준비하는 회로 기판 준비 단계; 상기 회로 기판의 상부에 인터포저를 안착시키고, 제 1 리플로우 공정을 통해 상기 인터포저를 상기 회로 기판에 부착하는 인터포저 부착 단계; 상기 인터포저의 상부에 반도체 다이를 안착시키고, 제 2 리플로우 공정을 통해 상기 반도체 다이를 상기 인터포저에 부착하는 반도체 다이 부착 단계; 및 상기 회로 기판과 인터포저 사이 및 상기 인터포저와 반도체 다이 사이에 언더필을 주입하는 언더필 주입 단계를 포함하는 것을 특징으로 한다.
또한, 상기 언더필 주입 단계에서 상기 언더필은 상기 회로 기판과 인터포저 사이 및 상기 인터포저와 반도체 다이 사이에 한번에 주입될 수 있다.
또한, 상기 인터포저는 상기 회로 기판 및 상기 반도체 다이에 비해 상대적으로 두께가 얇을 수 있다.
또한, 상기 인터포저는 상기 제 1 리플로우 공정에서 휘어졌다가 상기 제 2 리플로우 공정에서 평평하게 펴질 수 있다.
또한, 상기 회로 기판은 절연층과, 상기 절연층의 상면에 형성된 제 1 배선 패턴과, 상기 절연층의 하면에 형성된 제 2 배선 패턴과, 상기 제 1 배선 패턴의 일부를 노출시키는 제 1 패시베이션층 및 상기 제 2 배선 패턴의 일부를 노출시키는 제 2 패시베이션층을 포함할 수 있다.
또한, 상기 인터포저는 절연체와, 상기 절연체를 관통하며 상기 절연체의 상면과 하면을 연결하는 도전성 비아 및 상기 절연체의 하면에 형성된 솔더볼을 포함하고, 상기 인터포저 부착 단계에서 상기 솔더볼은 상기 제 1 배선 패턴에 용착될 수 있다.
또한, 상기 반도체 다이는 하면에 형성된 본드 패드와 상기 본드 패드에 형성된 도전성 범프를 포함하고, 상기 반도체 다이 부착 단계에서 상기 도전성 범프는 상기 도전성 비아에 전기적으로 연결될 수 있다.
또한, 상기 언더필 주입 단계에서 상기 언더필은 상기 솔더볼의 주위와 상기 도전성 범프 주위에 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 회로 기판의 상부에 인터포저를 안착시키고 제 1 리플로우 공정을 수행하고, 상기 인터포저의 상부에 반도체 다이를 안착시키고 제 2 리플로우 공정을 수행하며, 상대적으로 얇은 인터포저는 제 1 리플로우 공정 중 미세하게 휘어졌다가 제 2 리플로우 공정을 통해 다시 평평하게 펴지게 된다. 즉, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 두 번의 리플로우 공정을 통해 상대적으로 얇은 인터포저가 휘어지는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 도시한 순서도이다. 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 회로 기판 준비 단계(S1), 인터포저 부착 단계(S2), 반도체 다이 부착 단계(S3) 및 언더필 주입 단계(S4)를 포함한다. 이하에서는 도 1의 각 단계들을 도 2a 내지 도 2d를 참조하여 설명하기로 한다.
상기 회로 기판 준비 단계(S1)는 본 발명의 일 실시예에 따른 반도체 디바이스의 기본이 되는 회로 기판을 준비하는 단계이다.
도 2a를 참조하면, 상기 회로 기판 준비 단계(S1)에서는 절연층(111), 상기 절연층(111)의 상면에 형성된 제 1 배선 패턴(112), 상기 절연층(111)의 하면에 형성된 제 2 배선 패턴(113), 상기 상면에 형성되어 상기 제 1 배선 패턴(112)의 일부를 노출시키는 제 1 패시베이션층(114) 및 상기 하면에 형성되어 상기 제 2 배선 패턴(113)의 일부를 노출시키는 제 2 패시베이션층(115)을 포함하는 회로 기판(110)을 준비한다. 상기 회로 기판(110)은 인쇄회로기판(PCB)일 수 있다.
상기 인터포저 부착 단계(S2)는 상기 회로 기판(110)의 상부에 인터포저(120)를 부착하는 단계이다.
도 2b를 참조하면, 상기 인터포저 부착 단계(S2)에서는 인터포저(120)를 상기 회로 기판(110)의 상부에 안착시키고, 제 1 리플로우(reflow) 공정을 통해 상기 인터포저(120)를 상기 회로 기판(110)에 부착시킨다.
상기 인터포저(120)는 절연체(121)와, 상기 절연체(121)를 관통하며 상기 절연체(121)의 상면과 하면을 연결하는 도전성 비아(122)를 포함한다. 또한, 상기 인터포저(120)의 하면에는 솔더볼(123)이 형성된다. 이때, 상기 인터포저(120)의 하면에는 배선 패턴(미도시)이 형성되어, 상기 솔더볼(123)이 상기 인터포저(120)의 하면에 용착될 수 있다. 물론, 상기 인터포저(120)의 상면에도 배선 패턴(미도시)이 형성되어 상기 인터포저(120)의 상부에 메모리 칩 또는 로직 칩과 같은 반도체 다이(110)를 적층할 수 있다. 이러한 인터포저(120)는 실리콘 기판 또는 인쇄회로기판일 수 있다.
상기 인터포저 부착 단계(S2)에서 상기 인터포저(120)의 솔더볼(123)은 상기 회로 기판(110)의 제 1 배선 패턴(112)에 용착된다. 상기 인터포저(120)는 상기 회로 기판(110)에 비해 상대적으로 매우 얇은 기판으로 형성된다. 따라서, 상기 제 1 리플로우 공정 시 상기 인터포저(120)는 미세하게 휘어질 수 있다.
상기 반도체 다이 부착 단계(S3)는 상기 인터포저(120)의 상부에 반도체 다이(130)를 부착하는 단계이다.
도 2c를 참조하면, 상기 반도체 다이 부착 단계(S3)에서는 적어도 하나의 반도체 다이(130)를 상기 인터포저(120)의 상부에 안착시키고, 제 2 리플로우 공정을 통해 상기 반도체 다이(130)를 상기 인터포저(120)의 상부에 부착시킨다.
상기 반도체 다이(130)는 실리콘 재질로 형성되며 그 내부에는 다수의 반도체 소자들이 형성된다. 또한, 상기 반도체 다이(130)의 하면에는 다수의 본드 패드(131)가 형성되고, 상기 본드 패드(131)에는 도전성 범프(132)가 형성된다. 도면에서 상기 반도체 다이(130)는 2개인 것으로 도시하였으나, 상기 반도체 다이(130)의 개수는 이보다 많거나 적을 수 있다.
상기 반도체 다이 부착 단계(S3)에서 상기 도전성 범프(132)는 상기 인터포저(120)의 상면에 형성된 배선 패턴(미도시)에 용착되어, 상기 도전성 비아(122)와 전기적으로 연결된다. 즉, 상기 반도체 다이(130)는 상기 도전성 비아(122)를 통해 상기 회로 기판(110)과 전기적으로 연결된다. 상기 반도체 다이(130)는 상기 인터포저(120)에 비해 상대적으로 두껍게 형성된다.
상기 반도체 다이 부착 단계(S3)에서 제 2 리플로우 공정을 수행할 때, 상기 도전성 범프(132)뿐만 아니라 상기 인터포저(120)의 솔더볼(123)도 다시 한번 리플로우 공정을 수행하게 된다. 이때, 상기 인터포저(120)의 상부에는 반도체 다이(130)가 안착되어 있으므로, 상기 인터포저 부착 단계(S2)에서 미세하게 휘어졌던 인터포저(120)는 다시 평평하게 펴지게 된다. 즉, 상기 인터포저(120)는 상기 인터포저 부착 단계(S2)에서 수행한 제 1 리플로우 공정을 통해 휘어졌다가, 상기 반도체 다이 부착 단계(S3)에서 수행한 제 2 리플로우 공정을 통해 다시 평평하게 펴지게 된다.
상기 언더필 주입 단계(S4)는 상기 회로 기판(110)과 상기 인터포저(120) 사이 및 상기 인터포저(120)와 반도체 다이(130) 사이에 언더필(underfill)(140)을 주입하는 단계이다.
도 2d를 참조하면, 상기 언더필 주입 단계(S4)에서는 상기 회로 기판(110)과 인터포저(120) 사이 및 상기 인터포저(120)와 반도체 다이(130) 사이에 언더필(140)을 주입하고 이를 경화시켜, 상기 인터포저(120)와 반도체 다이(130)를 상기 회로 기판(110)에 완벽하게 고정시킬 수 있다.
상기 언더필(140)은 상기 회로 기판(110)과 인터포저(120) 사이에 위치하는 솔더볼(123) 주위와 상기 인터포저(120)와 반도체 다이(130) 사이에 위치하는 도전성 범프(132) 주위에 형성된다. 또한, 상기 언더필(140)은 상기 회로 기판(110)과 인터포저(120) 사이 및 상기 인터포저(120)와 반도체 다이(130) 사이에 한번에 주입된 후 경화된다.
상기와 같은 제조 공정을 통해 완성된 반도체 디바이스(100)는 회로 기판(110), 상기 회로 기판(110)의 상부에 안착된 인터포저(120), 상기 인터포저(120)의 상부에 안착된 반도체 다이(130) 및 상기 회로 기판(110)과 인터포저(120) 사이 및 상기 인터포저(120)와 반도체 다이(130) 사이에 주입된 언더필(140)을 포함한다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 회로 기판의 상부에 인터포저를 안착시키고 제 1 리플로우 공정을 수행하고, 상기 인터포저의 상부에 반도체 다이를 안착시키고 제 2 리플로우 공정을 수행한다. 이때, 상대적으로 얇은 인터포저는 제 1 리플로우 공정 중 미세하게 휘어졌다가 제 2 리플로우 공정을 통해 다시 평평하게 펴지게 된다. 즉, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 두 번의 리플로우 공정을 통해 인터포저가 휘어지는 것을 방지하게 된다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 회로 기판의 상부에 인터포저와 반도체 다이를 안착시킨 후 회로 기판과 인터포저 사이 및 인터포저와 반도체 다이 사이에 언더필을 주입하고 이를 경화시킴으로써, 제조 공정을 줄일 수 있으며 이에 따른 비용을 감소시킬 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스의 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100: 반도체 디바이스
110: 회로 기판
120: 인터포저
130: 반도체 다이
140: 언더필

Claims (8)

  1. 회로 기판을 준비하는 회로 기판 준비 단계;
    상기 회로 기판의 상부에 인터포저를 안착시키고, 제 1 리플로우 공정을 통해 상기 인터포저를 상기 회로 기판에 부착하는 인터포저 부착 단계;
    상기 인터포저의 상부에 반도체 다이를 안착시키고, 제 2 리플로우 공정을 통해 상기 반도체 다이를 상기 인터포저에 부착하는 반도체 다이 부착 단계; 및
    상기 회로 기판과 인터포저 사이 및 상기 인터포저와 반도체 다이 사이에 언더필을 주입하는 언더필 주입 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 언더필 주입 단계에서 상기 언더필은 상기 회로 기판과 인터포저 사이 및 상기 인터포저와 반도체 다이 사이에 한번에 주입되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 인터포저는 상기 회로 기판 및 상기 반도체 다이에 비해 상대적으로 두께가 얇은 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 3 항에 있어서,
    상기 인터포저는 상기 제 1 리플로우 공정에서 휘어졌다가 상기 제 2 리플로우 공정에서 평평하게 펴지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 1 항에 있어서,
    상기 회로 기판은 절연층과, 상기 절연층의 상면에 형성된 제 1 배선 패턴과, 상기 절연층의 하면에 형성된 제 2 배선 패턴과, 상기 제 1 배선 패턴의 일부를 노출시키는 제 1 패시베이션층 및 상기 제 2 배선 패턴의 일부를 노출시키는 제 2 패시베이션층을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 5 항에 있어서,
    상기 인터포저는 절연체와, 상기 절연체를 관통하며 상기 절연체의 상면과 하면을 연결하는 도전성 비아 및 상기 절연체의 하면에 형성된 솔더볼을 포함하고,
    상기 인터포저 부착 단계에서 상기 솔더볼은 상기 제 1 배선 패턴에 용착되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 6 항에 있어서,
    상기 반도체 다이는 하면에 형성된 본드 패드와 상기 본드 패드에 형성된 도전성 범프를 포함하고,
    상기 반도체 다이 부착 단계에서 상기 도전성 범프는 상기 도전성 비아에 전기적으로 연결된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 7 항에 있어서,
    상기 언더필 주입 단계에서 상기 언더필은 상기 솔더볼의 주위와 상기 도전성 범프 주위에 형성된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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