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KR20120033006A - 적층형 반도체 패키지 및 그의 제조방법 - Google Patents

적층형 반도체 패키지 및 그의 제조방법 Download PDF

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KR20120033006A
KR20120033006A KR1020100094587A KR20100094587A KR20120033006A KR 20120033006 A KR20120033006 A KR 20120033006A KR 1020100094587 A KR1020100094587 A KR 1020100094587A KR 20100094587 A KR20100094587 A KR 20100094587A KR 20120033006 A KR20120033006 A KR 20120033006A
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KR
South Korea
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semiconductor
semiconductor package
semiconductor chip
chip
package
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Application number
KR1020100094587A
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English (en)
Inventor
황철규
장철호
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하나 마이크론(주)
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Publication date
Application filed by 하나 마이크론(주) filed Critical 하나 마이크론(주)
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

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Abstract

본 발명은 적층형 반도체 패키지 및 그의 제조방법에 관한 것으로, 더욱 구체적으로 살펴보면, 본 발명은 일면의 일부 영역에 구비된 캐비티에, 제1반도체 칩이 구비되어 있는 제1반도체 패키지; 및 일면의 일부 영역에 구비된 캐비티에, 제2반도체 칩이 구비되어 있는 제2반도체 패키지;를 포함하되, 상기 제1반도체 패키지 및 제2반도체 패키지는 상기 제1반도체 칩 및 제2반도체 칩이 서로 마주보도록 적층되되, 각각의 캐비티외에 구비된 제1단자들로 인해 서로 전기적으로 연결되며, 상기 제1반도체 칩 및 제2반도체 칩에 위치된 각각의 제2단자들은 서로 대응하도록 배치되어 있는 것을 특징으로 한다.
이러한 구성에 의해, 본 발명의 적층형 반도체 패키지 및 그의 제조방법은 내장되는 반도체 칩과 기판 사이에 빈 공간 즉, 보이드의 발생을 방지하여, 기판 상 반도체 패키지의 신뢰성을 향상시키는 효과가 있다.

Description

적층형 반도체 패키지 및 그의 제조방법{Stacked semiconductor package and manufacturing method thereof}
본 발명은 적층형 반도체 패키지 및 그의 제조방법에 관한 것으로, 특히 각각 반도체칩을 내부에 구비하는 두 개의 반도체 패키지를 서로 연결한 적층형 반도체 패키지 및 그의 제조방법에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 다양한 요구에 따라 전자기기는 더욱 소형화, 경량화, 고용량화 및 다기능화되고 있는 실정이며, 이를 위해 반도체 패키지의 크기 및 두께를 감소시키는 것이 요구되고 있다.
이러한 반도체 패키지의 크기 및 두께를 감소시키기 위해, 각각 반도체 칩이 내부에 구비된 반도체 패키지를 서로 적층하여 하나의 패키지로 하는 적층형 반도체 패키지(stacked semiconductor package) 기술이 널리 시도되고 있다.
이를 위해, 반도체 칩은 기판 내부에 구비되어야 하는데, 이를 반도체 칩 내장형 기판(embedded PCB)이라 한다. 이와 같은 반도체 칩 내장형 기판을 사용하면, 반도체 칩 내장형 기판을 서로 적층하거나, 반도체 칩 내장형 기판에 반도체 패키지를 적층하는 것으로 기판상 반도체 패키지를 완성한다. 이러한 기판상 반도체 패키지는 복수 개의 반도체 칩을 장착한 것이므로, 전체 반도체 패키지의 크기 및 두께를 크게 감소시킨다.
한편, 이러한 반도체 칩 내장형 기판의 제조에서, 반도체 칩을 기판에 내장하는 방법으로는 반도체 칩이 위치되는 기판 상의 캐비티에 반도체 칩을 고정하는 과정이 포함된다. 이러한 반도체 칩 고정 방법으로는 다양한 방법이 사용되나, 최근 플립칩 본딩 방법을 이용하여 반도체 칩의 단자와 캐비티 내 단자를 서로 연결하는 방법이 널리 사용된다.
그런데, 이러한 과정은 반도체 칩의 단자와 기판의 캐비티 내 단자 사이에 빈공간이 발생되므로, 이러한 공간을 에폭시 수지 등으로 채우는 공정(소위, '언더필'공정이 요구된다.)
그런데, 이러한 언더필 공정에서 에폭시 수지를 상기 공간에 넣을 때, 에폭시 수지가 도입되지 않은 공간 즉, 보이드(void)가 발생할 수 있다. 이와 같이, 보이드가 발생하게 되면, 추후 에폭시의 경화공정 등에서 열이 가해지면, 보이드 내 공기가 팽창하게 되어 반도체 칩이 깨지거나, 반도체 칩이 기판에 대하여 기울어지거나, 정확한 본딩이 이루어지지 않는 등의 반도체 패키지에 대한 다양한 문제점을 야기시킬 수 있다. 이러한 문제점들은 반도체 패키지의 양품율을 떨어뜨린다.
상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명은 반도체 칩이 고정된 기판을 서로 전기적으로 연결할 수 있으며, 이 때 각각의 반도체 칩이 대응하는 기판에 각각 안정적으로 고정될 수 있는 적층형 반도체 패키지 및 그의 제조방법을 제공하고자 한다.
위와 같은 과제를 해결하기 위한 본 발명의 한 특징에 따른 일면의 일부 영역에 구비된 캐비티에, 제1반도체 칩이 구비되어 있는 제1반도체 패키지; 및 일면의 일부 영역에 구비된 캐비티에, 제2반도체 칩이 구비되어 있는 제2반도체 패키지; 를 포함하되, 상기 제1반도체 패키지 및 제2반도체 패키지는 상기 제1반도체 칩 및 제2반도체 칩이 서로 마주보도록 적층되되, 각각의 캐비티외에 구비된 제1단자들로 인해 서로 전기적으로 연결되며, 상기 제1반도체 칩 및 제2반도체 칩에 위치된 각각의 제2단자들은 서로 대응하도록 배치되어 있는 것을 특징으로 한다.
보다 바람직하게는 상기 제1반도체 칩 및 상기 제2반도체 칩 중 적어도 하나는 각각의 제1반도체 패키지 또는 상기 제2반도체 패키지의 외부로 노출되어 있는 것을 특징으로 할 수 있다.
특히, 상기 제1반도체 칩 및 상기 제2반도체 칩에 위치된 각각의 제2단자들은 서로 플립칩 본딩 방법으로 연결될 수 있다.
특히, 상기 제1반도체 패키지 및 상기 제2반도체 패키지에 위치된 각각의 제1단자들은 서로 플립칩 본딩 방법으로 연결될 수 있다.
특히, 상기 제1반도체 칩 및 상기 제2반도체 칩 사이의 전기적 연결을 위한 상기 제2단자가 복수 개의 솔더볼 간 높이오차가 0 내지 2um 이하일 수 있다.
위와 같은 과제를 해결하기 위한 본 발명의 다른 특징에 따른 일면에 캐비티와 제1반도체 칩을 구비하는 제1반도체 패키지를 형성하는 제1반도체패키지형성단계; 일면에 캐비티와 제2반도체 칩을 구비하는 제2반도체 패키지를 형성하는 제2반도체패키지형성단계; 상기 제1반도체패키지의 상부에 상기 제2반도체패키지가 적층되어 제1단자들을 통해 상호 전기적으로 연결되고, 상기 제1반도체 칩과 상기 제2반도체 칩에 위치하는 제2단자들이 서로 대응하도록 배치되는 반도체패키지적층단계;를 포함하는 것을 특징으로 한다.
본 발명의 적층형 반도체 패키지 및 그의 제조방법은 반도체 칩의 단자들이 기판 반대방향이 되도록 기판에 위치시켜, 반도체 칩과 기판간에 플립칩 본딩을 수행할 필요가 없게 되므로, 따라서 내장되는 반도체 칩과 기판 사이에 빈 공간 즉, 보이드의 발생을 방지하여, 기판 상 반도체 패키지의 신뢰성을 향상시키는 효과가 있다.
또한, 본 발명의 적층형 반도체 패키지 및 그의 제조방법은 보이드 발생을 방지함에 따라, 보이드 내 포함된 공기가 후속 고온 공정에서 팽창하는 것을 방지하여, 반도체 패키지의 신뢰성을 향상시키는 효과가 있다.
또한, 본 발명의 적층형 반도체 패키지에서, 반도체 칩이 구비된 각각의 기판은 서로 반도체 칩들이 마주 보도록 위치되는데, 이 때 각각의 반도체 칩은 단자들이 서로 마주보게 되어 서로 연결된다. 이 때, 각각의 반도체 칩에 구비된 단자들 즉, 범프패드들 상에 솔더볼이 위치되는 바, 반도체 칩들 사이에는 적어도 두 개 이상의 솔더볼이 중첩되므로, 중첩된 솔더볼은 1 내지 2um의 오차범위 내에서 동일한 높이를 가지며, 솔더볼의 크기나 솔더볼이 위치하는 단자(범프 형태 가능)의 크기가 작더라도 각각의 반도체 칩들 간의 전기적 연결이 가능하게 된다. 그에 따라, 본 발명의 적층형 반도체 패키지는 각각의 패키지 간을 서로 고정 또는 연결하는 솔더볼의 크기와 상관없이 구비되는 반도체 칩들 간의 전기적 연결이 가능하게 된다. 그에 따라, 반도체 칩들 간의 연결에는 미세피치를 구현할 수 있다.
또한, 본 발명의 적층형 반도체 패키지 및 그의 제조방법은 제1반도체 칩과 제2반도체 칩의 표면에 비전도접합물질을 도포한 후 본딩 시, 경화 또는 몰딩고정과 같은 후속공정을 수행하게 되는 경우, 발생되는 솔더볼의 마모 또는 손상을 방지하는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 반도체 패키지의 단면도이다.
도 2는 본 발명의 다른 실시 예에 따른 적층형 반도체 패키지의 제조방법을 나타낸 공정순서도이다.
이하, 본 발명을 바람직한 실시 예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시 예에 한정되는 것은 아니다.
도 1은 본 발명의 일 실시 예에 따른 적층형 반도체 패키지의 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 적층형 반도체 패키지(100)는 제1반도체 패키지(110) 및 제2반도체 패키지(120)를 포함한다.
제1반도체 패키지(110)는 일면의 일부 영역에 일정깊이로 형성된 캐비티를 포함한다. 이러한 제1반도체 패키지(110)의 캐비티는 이후공정에서, 제1반도체 칩이 실장되는 부분으로, 적어도 실장되는 제1반도체 칩의 길이보다 길고, 실장되는 제1반도체 칩의 두께와 동일한 두께를 갖도록 형성되는 것이 바람직하다. 또한, 상기 제1반도체 패키지(110)는 추후 제2반도체 패키지와의 연결 또는 고정을 위해, 상부면의 일부영역에 제1단자(130)를 구비한다. 이 때, 상기 제1단자(130)는 솔더볼 또는 솔더범프로 이루어진다.
이러한 상기 제1반도체 패키지(110)의 캐비티에 실장되는 제1반도체 칩(112)은 일면에 제2단자(140)를 구비하며, 비전도접합(Non Conductive Paste)공정을 통해, 비전도성물질이 표면 즉, 실장된 제1반도체 칩(112)의 주위로 도포된다. 이때, 상기 제1반도체 칩(112)은 일면에 구비된 제2단자(130)가 상부를 향하도록 상기 제1반도체 패키지(110)에 형성된 캐비티에 페이스업(face-up) 형태로 실장되어, 상기 제1반도체 패키지(110)의 외부로 노출되도록 한다. 이러한 상기 제2단자(140)는 솔더볼 또는 솔더범프를 포함하며, 복수 개의 솔더볼 또는 솔더범프간의 높이오차가 0 내지 2um 인 것이 바람직하다.
이에 따라, 추후 상기 제1반도체 칩(112)과 상기 제2반도체 칩(122) 간에 제1단자(130)를 통한 본딩 시, 상기 비전도접합공정에 의해 경화공정 또는 몰딩공정과 같은 후속공정의 수행 시, 상기 제1반도체 칩(112)의 일면에 구비된 제1단자(130)의 마모 또는 손상을 보호할 수 있게 된다.
제2반도체 패키지(120)는 일면의 일부영역에 일정깊이로 형성된 캐비티를 포함한다. 이러한 제2반도체 패키지(120)의 캐비티는 상술한 제1반도체 패키지(110)와 마찬가지로, 이후공정에서 제2반도체 칩이 실장되는 부분이므로, 적어도 실장되는 제2반도체 칩의 길이보다 길고, 실장되는 제2반도체 칩의 두께와 동일한 두께를 갖도록 형성되는 것이 바람직하다. 또한, 이러한 제2반도체 패키지(120)는 상기 제1반도체 패키지(110)와 서로 마주보도록 상기 제1반도체 패키지(110)의 상부에 적층된다.
이러한 상기 제2반도체 패키지(120)의 캐비티에 실장되는 제2반도체 칩(122)은 일면에 제2단자(140)를 구비하며, 비전도접합(Non Conductive Paste)공정을 통해, 비전도성물질이 표면 즉, 실장된 제2반도체 칩(122)의 주위로 도포된다. 이때, 상기 제2반도체 칩(122)은 일면에 구비된 제2단자(140)가 상부를 향하도록 상기 제2반도체 패키지(120)에 형성된 캐비티에 페이스업(face-up) 형태로 실장되어, 상기 제2반도체 패키지(120)의 외부로 노출되도록 한다. 이러한 상기 제2단자(140)는 솔더볼 또는 솔더범프를 포함하며, 복수 개의 솔더볼 또는 솔더범프간의 높이오차가 0 내지 2um 인 것이 바람직하다.
본 발명의 적층형 반도체 패키지(100)는 상술한 바와 같이, 각각 형성된 상기 제1반도체 패키지와 상기 제2반도체 패키지에 대하여, 상기 제1반도체 패키지(110)의 상부에 상기 제2반도체 패키지(120)가 서로 마주보며 배치되도록 적층된다. 이러한 적층형 반도체 패키지의 배치구조는 상기 제1반도체 패키지(110)와 상기 제2반도체 패키지(120)는 제1단자(130)를 통해 서로 전기적으로 연결되며, 특히 상기 제1반도체 패키지(110)에 실장된 제1반도체 칩(112)과 상기 제2반도체 패키지(120)에 실장된 제2반도체 칩(122)은 상기 제1반도체 칩(112)과 상기 제2반도체 칩(122)의 일면에 각각 구비된 제2단자(140)가 서로 대응하도록 배치된다.
이에 따라, 추후 상기 제2반도체 칩(122)와 상기 제1반도체 칩(112) 간 제2단자(140)를 통해 플립칩 본딩되는 경우, 상기 비전도접합공정에 의해 경화공정 또는 몰딩공정과 같은 후속공정의 수행 시, 상기 제2단자(140)의 마모 또는 손상을 보호할 수 있게 된다.
이처럼, 상기 제1반도체 칩(112)과 상기 제2반도체 칩(122)에 각각 구비된 제2단자(140)가 서로 대응하도록 배치됨에 따라, 상기 제1반도체 패키지(110)와 상기 제2반도체 패키지(120) 사이에 플립칩 본딩되는 제1단자(130)와는 별개로, 상기 제1반도체 패키지(110)의 캐비티에 실장된 제1반도체 칩(112)과, 상기 제2반도체 패키지(120)의 캐비티에 실장된 제2반도체 칩(122)은 각각 일면에 구비되어 맞닿은 상기 제2단자(140)의 플립칩 본딩에 의해 상호 연결 또는 고정된다.
따라서, 상기 제1반도체 칩(112)과 상기 제2반도체 칩(122) 간에 제1단자(140)를 통한 고정의 안정성을 향상시킬 수 있다.
이하, 도 2를 참조하여, 본 발명의 다른 실시예에 따른 적층형 반도체 패키지의 제조방법에 대하여 자세히 살펴보도록 한다.
도 2의 (a)에 도시된 바와 같이, 먼저, 반도체 패키지의 적층을 위한, 제1반도체 패키지(110)를 준비한다.
이어서, 도 (b)에 도시된 바와 같이, 준비된 상기 제1반도체 패키지(110)의 일면 중 일부영역에 일정깊이를 갖는 캐비티(cavity)를 형성한다. 이러한 제1반도체 패키지(110)의 캐비티는 이후공정에서 제1반도체 칩이 실장되는 부분이므로, 적어도 실장되는 제1반도체 칩의 길이보다 길고, 실장되는 제1반도체 칩의 두께와 동일한 두께를 갖도록 형성되는 것이 바람직하다.
이후, 도 (c)에 도시된 바와 같이, 상기 제1반도체 패키지(110)의 일면 중 일부영역에 형성된 캐비티에 임베디드된 제1반도체 칩(112)의 표면 즉, 상기 제1반도체 칩(112)의 주위에 비전도성접합공정을 통해 비전도성물질이 도포된다. 이 후, 비전도성물질이 도포된 상기 제1반도체 칩(112)이 일면에 형성된 제2단자(140)가 상부를 향하도록 페이스업(face-up)의 형태로 실장되어, 상기 제1반도체 칩(110)이 상기 제1반도체 패키지(110)의 외부로 노출되도록 형성된다.
이어서, 도 (d)에 도시된 바와 같이, 상기 제1반도체 칩(112)이 내장된 상기 제1반도체 패키지(110)의 상부면 중 상기 제1반도체 칩(112)이 내장된 영역을 제외한 나머지 영역에 추후 적층되는 제2반도체 패키지(120)와의 연결 또는 고정을 위한 제1단자(130)가 형성된다. 이 때, 상기 제1단자(130)는 솔더볼 또는 솔더범프를 통해 이루어지는 것이 바람직하다.
이어서, 도 2의 (e) 내지 (g)에 도시된 제2반도체 패키지의 형성과정은 앞서 도 2의 (a)내지 (c)에 도시된 상기 제1반도체 패키지의 형성과정과 동일하므로, 상기 제2반도체 패키지의 자세한 형성과정은 이하 생략하도록 한다.
이와 같이, 일면에 일부영역에 형성된 캐비티에 제1반도체 칩(112)과 제2반도체 칩(122)이 각각 내장된 제1반도체 패키지(110)와 제2반도체 패키지(120)는 도 (h)에 도시된 바와 같이, 상기 제1반도체 패키지(110)의 상부에 상기 제2반도체 패키지(120)가 서로 마주보도록 적층된다. 이 때, 상기 제1반도체 패키지(110)와 상기 제2반도체 패키지(120)는 제1단자(130)들의 플립칩 본딩을 통해 서로 전기적으로 연결된다. 또한, 상기 제1반도체 패키지(110)에 임베디드된 제1반도체 칩(112)과, 상기 제2반도체 패키지(120)에 임베디드된 제2반도체 칩(122)은 일면에 각각 구비된 제2단자(140)가 서로 대응하도록 배치되도록 적층됨으로써, 상기 제2단자(140)의 플립칩 본딩을 통해 상기 제1반도체 칩(112)과 상기 제2반도체 칩(122)이 상호 연결된다.
이에 따라, 상기 제1반도체 칩(112)과 상기 제2반도체 칩(122) 간에 제2단자(140)를 통한 플립칩 본딩 공정 중 상기 비전도접합공정에 의해 경화공정 또는 몰딩공정과 같은 후속공정의 수행 시, 상기 제1반도체 칩(112) 및 상기 제2반도체 칩(122)의 일면에 구비된 제2단자(140)의 마모 또는 손상을 보호할 수 있게 된다. 또한, 상기 제1반도체 칩(112)과 상기 제2반도체 칩(122)간에 제2단자(140)를 통한 고정의 안정성을 향상시킬 수 있다.
다시 말해, 상기 제1반도체 칩(112)의 일면에 제2단자(140)가 구비되고, 상기 제2반도체 칩(122)의 일면에 제2단자(140)가 구비되어, 상기 제1반도체 칩(112)의 제2단자(140)와 상기 제2반도체 칩(122)의 제2단자(140)가 서로 대응하도록 배치된다. 따라서, 상기 제1반도체 패키지(110)와 상기 제2반도체 패키지(120)는 제1단자(130)의 플립칩 본딩을 통해 상호 연결 또는 고정되나, 상기 제1반도체 패키지(110)에 임베디드된 제1반도체 칩(112)과 상기 제2반도체 패키지(120)의 일부에 임베디드된 제2반도체 칩(122)은 각각의 일면에 구비된 두 개의 제2단자(140)의 플립칩 본딩을 통해 상호 연결 또는 고정된다.
이에 따라, 상기 제1반도체 칩(112)과 상기 제2반도체 칩(122) 사이에 구비된 제2단자(140)의 크기가 상기 제1반도체 패키지(110)와 상기 제2반도체 패키지(120) 사이에 형성된 제1단자(130)의 크기와 상이하더라도, 상기 제1반도체 칩과 상기 제2반도체 칩 및 상기 제1반도체 패키지와 상기 제2반도체 패키지 간에 상호 연결 또는 고정이 원활하게 이루어지도록 한다.
본 발명의 적층형 반도체 패키지 및 그의 제조방법은 반도체 칩의 단자들이 기판 반대방향이 되도록 기판에 위치시켜, 반도체 칩과 기판간에 플립칩 본딩을 수행할 필요가 없게 되므로, 따라서 내장되는 반도체 칩과 기판 사이에 빈 공간 즉, 보이드의 발생을 방지하여, 기판 상 반도체 패키지의 신뢰성을 향상시키는 효과가 있다.
또한, 본 발명의 적층형 반도체 패키지 및 그의 제조방법은 보이드 발생을 방지함에 따라, 보이드 내 포함된 공기가 후속 고온 공정에서 팽창하는 것을 방지하여, 반도체 패키지의 신뢰성을 향상시키는 효과가 있다.
또한, 본 발명의 적층형 반도체 패키지에서, 반도체 칩이 구비된 각각의 기판은 서로 반도체 칩들이 마주 보도록 위치되는데, 이 때 각각의 반도체 칩은 단자들이 서로 마주보게 되어 서로 연결된다. 이 때, 각각의 반도체 칩에 구비된 단자들 상에 솔더볼이 위치되는 바, 반도체 칩들 사이에는 두 개의 솔더볼이 중첩되므로, 솔더볼의 크기나 솔더볼이 위치하는 단자(범프 형태 가능)의 크기가 작더라도 각각의 반도체 칩들 간의 전기적 연결이 가능하게 된다. 그에 따라, 본 발명의 적층형 반도체 패키지는 각각의 패키지 간을 서로 고정 또는 연결하는 솔더볼의 크기와 상관없이 구비되는 반도체 칩들 간의 전기적 연결이 가능하게 된다. 그에 따라, 반도체 칩들 간의 연결에는 미세피치를 구현할 수 있다.
또한, 본 발명의 적층형 반도체 패키지 및 그의 제조방법은 제1반도체 칩과 제2반도체 칩의 표면에 비전도접합물질을 도포한 후 본딩 시, 경화 또는 몰딩고정과 같은 후속공정을 수행하게 되는 경우, 발생되는 솔더볼의 마모 또는 손상을 방지하는 효과가 있다.
상기에서는 본 발명의 바람직한 실시 예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 첨부된 특허청구범위에 속하는 것은 당연하다.
110: 제1반도체 패키지 112: 제1반도체 칩
120: 제2반도체 패키지 122: 제2반도체 칩
130: 제1단자 140: 제2단자

Claims (5)

  1. 일면의 일부 영역에 구비된 캐비티에 제1반도체 칩이 구비되어 있는 제1반도체 패키지; 및
    일면의 일부 영역에 구비된 캐비티에 제2반도체 칩이 구비되어 있는 제2반도체 패키지;
    를 포함하되,
    상기 제1반도체 패키지 및 제2반도체 패키지는 상기 제1반도체 칩 및 제2반도체 칩이 서로 마주보도록 적층되되, 각각의 캐비티외에 구비된 제1단자들로 인해 서로 전기적으로 연결되며,
    상기 제1반도체 칩 및 제2반도체 칩에 위치된 각각의 제2단자들은 서로 대응하도록 배치되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1반도체 칩 및 상기 제2반도체 칩 중 하나 이상은 각각의 제1반도체 패키지 또는 상기 제2반도체 패키지의 외부로 노출되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1반도체 칩 및 상기 제2반도체 칩에 위치된 각각의 제2단자들은 서로 플립칩 본딩 방법으로 연결되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1반도체 칩 및 상기 제2반도체 칩 사이의 전기적 연결을 위한 상기 제2단자는 복수 개의 솔더볼 간 높이오차가 0 내지 2um인 것을 특징으로 하는 적층형 반도체 패키지.
  5. 일면에 캐비티와 제1반도체 칩을 구비하는 제1반도체 패키지를 형성하는 제1반도체패키지형성단계;
    일면에 캐비티와 제2반도체 칩을 구비하는 제2반도체 패키지를 형성하는 제2반도체패키지형성단계;
    상기 제1반도체패키지의 상부에 상기 제2반도체패키지가 적층되어 제1단자들을 통해 상호 전기적으로 연결되고, 상기 제1반도체 칩과 상기 제2반도체 칩에 위치하는 제2단자들이 서로 대응하도록 배치되는 반도체패키지적층단계;
    를 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.

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* Cited by examiner, † Cited by third party
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CN109643706A (zh) * 2016-09-28 2019-04-16 阿尔特拉公司 嵌入式管芯的互连
US11404394B2 (en) * 2019-09-09 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with integrated device integrated beneath the semiconductor chip
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