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KR101522770B1 - 패키지 정렬 구조물 및 패키지 정렬 구조물의 형성 방법 - Google Patents

패키지 정렬 구조물 및 패키지 정렬 구조물의 형성 방법 Download PDF

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KR101522770B1
KR101522770B1 KR1020130070992A KR20130070992A KR101522770B1 KR 101522770 B1 KR101522770 B1 KR 101522770B1 KR 1020130070992 A KR1020130070992 A KR 1020130070992A KR 20130070992 A KR20130070992 A KR 20130070992A KR 101522770 B1 KR101522770 B1 KR 101522770B1
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alignment
alignment component
bond pad
conductive connector
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밍 카이 리우
치아 천 미아오
카이 치앙 우
시 웨이 리앙
칭 펭 양
엔 핑 왕
춘 린 루
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

실시예는 반도체 디바이스이고, 상기 반도체 디바이스는 제 1 기판 상의 제 1 본드 패드, 및 제 2 기판 상의 제 1 전도성 커넥터를 포함하고, 제 1 본드 패드는 제 1 본드 패드의 센터를 관통하고 제 1 기판의 상단 표면에 직교하는 제 1 센터 라인을 갖고, 제 1 전도성 커넥터는 제 1 전도성 커넥터의 센터를 관통하고 제 2 기판의 상단 표면에 직교하는 제 2 센터 라인을 갖고, 제 2 기판은 제 1 기판 위에 있고, 제 1 기판의 상단 표면은 제 2 기판의 상단 표면과 마주본다. 반도체 디바이스는 제 1 기판 상의 제 1 본드 패드에 인접한 제 1 정렬 컴포넌트를 더 포함하고, 제 1 정렬 컴포넌트는 제 1 센터 라인과 제 2 센터 라인을 정렬하도록 구성된다.

Description

패키지 정렬 구조물 및 패키지 정렬 구조물의 형성 방법{PACKAGE ALIGNMENT STRUCTURE AND METHOD OF FORMING SAME}
본 발명은 반도체 디바이스에 관한 것이다.
전자 장치는 집적 회로(integrated circuit; IC) 칩과 같은 디바이스, 패키지, 인쇄 회로 기판(printed circuit board; PCB) 및 시스템으로 구성된 간단한 계층으로 나누어질 수 있다. 패키지는 컴퓨터 칩과 같은 전자 디바이스와 PCB 간의 인터페이스이다. 디바이스는 실리콘과 같은 반도체 물질로 만들어진다. 집적 회로는 와이어 본딩(wire bonding; WB), 테이프 자동화 본딩(tape automated bonding; TAB), 또는 플립칩(flip chip; FC) 범핑 어셈블리 기술을 이용하여, 쿼드 플렛 팩(quad flat pack; QFP), 핀 그리드 어레이(pin grid array; PGA), 또는 볼 그리드 어레이(ball grid array; BGA)와 같은 패키지에 어셈블리된다. 그런 다음, 패키지되는 디바이스는 다른 유형의 기판에 또는 인쇄 배선 기판 중 어느 하나에 직접적으로 부착되고, 이는 제 2 레벨 패키징으로 정의된다.
볼 그리드 어레이(BGA) 패키징 기술은 일반적으로 진보된 반도체 패키징 기술로서, 이것은 반도체 칩이 기판의 전면 표면 상에 장착되고, 솔더볼과 같은 복수의 전도성 요소들이 기판의 후면 표면 상에서, 습관적으로 볼 그리드 어레이로 언급되는, 매트릭스 어레이로 배렬되는 것을 특징으로 한다. 볼 그리드 어레이는 반도체 패키지가 외부 PCB 또는 다른 전자 디바이스에 본딩 및 전기적으로 접속되도록 허용한다. BGA 패키지는 다이나믹 랜덤 액세스 메모리와 같은 메모리 및 기타 장치에 이용될 수 있다.
기본적인 플립칩(FC) 패키지 기술은 IC, 상호접속 시스템 및 기판을 포함한다. 기능 칩이 복수의 솔더 범프를 이용하여 기판에 접속되고, 이 솔더 범프는 칩과 기판 사이에 금속 상호접속을 형성한다. 기능 칩, 솔더 범프 및 기판은 플립칩 패키지를 형성한다. 게다가, 복수의 볼들은 볼 그리드 어레이(BGA)를 형성한다.
와이어 본딩은 칩 저항 또는 칩 커패시터와 같은 칩 컴포넌트로부터 기판으로의 전기 접속을 만드는데 이용될 수 있다. 2개의 기능 칩들이 복수의 기판층들의 상단에 적층된다. 이 칩들은 복수의 본딩 골드 와이어에 의해 기판에 접속된다. 알루미늄 와이어와 같은 다른 형태의 와이어들이 또한 이용될 수 있다. 기능 칩들, 골드 와이어 및 기판은 와이어 본딩(WB) 패키지를 형성한다.
본 발명의 목적은 패키지 정렬 구조물 및 패키지 정렬 구조물의 형성 방법을 제공하는 것이다.
실시예는 반도체 디바이스이고, 상기 반도체 디바이스는 제 1 기판 상의 제 1 본드 패드, 및 제 2 기판 상의 제 1 전도성 커넥터를 포함하고, 제 1 본드 패드는 제 1 본드 패드의 센터를 관통하고 제 1 기판의 상단 표면에 직교하는 제 1 센터 라인을 갖고, 제 1 전도성 커넥터는 제 1 전도성 커넥터의 센터를 관통하고 제 2 기판의 상단 표면에 직교하는 제 2 센터 라인을 갖고, 제 2 기판은 제 1 기판 위에 있고, 제 1 기판의 상단 표면은 제 2 기판의 상단 표면과 마주본다. 반도체 디바이스는 제 1 기판 상의 제 1 본드 패드에 인접한 제 1 정렬 컴포넌트를 더 포함하고, 제 1 정렬 컴포넌트는 제 1 센터 라인과 제 2 센터 라인을 정렬하도록 구성된다.
다른 실시예는 반도체 디바이스이고, 이 반도체 디바이스는 제 1 기판의 제 1 측면 상의 제 1 세트의 본드 패드, 제 2 기판의 제 1 측면 상의 제 1 세트의 전도성 커넥터, 및 제 1 기판의 제 1 측면 상의 제 1 세트의 정렬 컴포넌트를 포함하고, 제 2 기판의 제 1 측면은 제 1 기판의 제 1 측면을 마주보고, 제 1 세트의 전도성 커넥터는 제 1 세트의 본드 패드에 결합되며, 제 1 세트의 정렬 컴포넌트 각각은 제 1 세트의 본드 패드 중 적어도 하나의 본드 패드에 인접하고, 제 1 세트의 정렬 컴포넌트는 제 1 세트의 본드 패드에 제 1 세트의 전도성 커넥터를 정렬하도록 구성된다. 반도체 디바이스는 제 1 기판의 제 2 측면 상의 제 2 세트의 전도성 커넥터, 및 제 3 기판의 제 1 측면 상에 있는 제 2 세트의 정렬 컴포넌트를 더 포함하고, 제 2 측면은 제 1 기판의 제 1 측면에 대향하고, 제 3 기판의 제 1 측면은 제 1 기판의 제 2 측면을 마주보고, 제 2 세트의 정렬 컴포넌트 각각은 제 2 세트의 전도성 커넥터 중 적어도 하나의 전도성 커넥터에 인접하며, 제 2 세트의 정렬 컴포넌트는 제 3 기판에 제 2 세트의 전도성 커넥터를 정렬하도록 구성된다.
다른 실시예들은 반도체 디바이스를 형성하는 방법이고, 이 방법은 제 1 기판 상에 제 1 본드 패드를 형성하는 단계; 제 2 기판 상에 제 1 전도성 커넥터를 형성하는 단계; 및 제 1 기판 상에 제 1 정렬 컴포넌트를 형성하는 단계를 포함하고, 제 1 정렬 컴포넌트는 제 1 본드 패드에 인접한 것이다. 방법은 정렬 컴포넌트를 이용하여 제 1 기판을 제 2 기판에 정렬하는 단계; 및 제 1 기판을 제 2 기판에 본딩하는 단계를 더 포함하고, 정렬 컴포넌트는 제 1 본드 패드에 제 1 전도성 커넥터를 정렬하며, 제 1 본드 패드는 제 1 전도성 커넥터에 본딩되는 것이다.
본 발명에 따르면, 패키지 정렬 구조물 및 패키지 정렬 구조물의 형성 방법을 제공하는 것이 가능하다.
본 실시예 및 본 실시예의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면들과 함께 이하의 상세한 설명을 참조한다.
도 1은 실시예에 따라 정렬 컴포넌트를 갖는 반도체 디바이스의 횡단면도를 나타낸다.
도 2는 다른 실시예에 따라 정렬 컴포넌트를 갖는 다른 반도체 디바이스의 횡단면도를 나타낸다.
도 3은 실시예에 따라 정렬 컴포넌트를 갖는 반도체 디바이스를 제조하기 위한 방법의 흐름도를 나타낸다.
도 4a 및 도 4b는 실시예에 따라 정렬 컴포넌트를 형성하는 중간 단계들을 나타낸다.
도 5a 및 도 5b는 실시예에 따라 정렬 컴포넌트를 이용하여 반도체 디바이스를 형성하는 중간 단계들을 나타낸다.
도 6은 다른 실시예에 따라 정렬 컴포넌트를 갖는 다른 반도체 디바이스의 횡단면도를 나타낸다.
도 7a 내지 도 7c는 다른 실시예에 따라 정렬 컴포넌트를 형성하는 중간 단계들을 나타낸다.
도 8a 및 도 8b는 다른 실시예에 따라 정렬 컴포넌트를 이용하여 반도체 디바이스를 형성하는 중간 단계들을 나타낸다.
이제, 첨부 도면에 나타난 실시예들을 상세하게 참조할 것이다. 가능하다면, 동일하거나 유사한 부분들을 가리키기 위해 동일한 참조 번호들이 도면 및 설명에 이용된다. 도면에서, 형태 및 두께는 명료함과 편의를 위해 과장될 수 있다. 특히, 이 설명은 본 개시에 따른 방법 및 장치와 더욱 직접적으로 협력하거나, 이들의 일부를 형성하는 요소를 다룰 수 있다. 특별히 도시되거나 기술되지 않은 요소들은 기술 분야의 당업자에게 잘 공지된 다양한 형태를 취할 수 있음이 이해될 것이다. 본 개시가 일단 알려지면, 많은 대안 및 수정이 기술 분야의 당업자에게 명백해질 것이다.
본 명세서 전반에 걸쳐 "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 함께 기술된 특정한 피처, 구조물, 또는 특성이 적어도 하나의 실시예에 포함되어 있다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 장소에서 "일 실시예에서" 또는 "실시예에서" 구절의 출현은 반드시 모두 동일한 실시예를 나타내는 것은 아니다. 더욱이, 특정한 피처, 구조물, 또는 특성은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 다음 도면은 실척도로 도시된 것이 아니라, 이러한 도면들은 오직 예시를 위한 것임을 이해해야 한다.
실시예들은 특정 상황, 즉 패키지 온 패키지(package-on-package; POP) 구조물, 플립칩 구조물, 표면 장착 구조물, 3차원 집적 회로(three-dimensional integrated circuit; 3DIC) 패키지, 2와 1/2 집적 회로(two-and-a-half integrated circuit; 2.5DIC) 패키지 등을 위한 정렬 및 커넥터 형태 제어 컴포넌트에 대하여 설명될 것이다. 그러나, 다른 실시예들은 정렬 및 커넥터 형태 제어가 중요한 다른 구조물에 또한 적용될 수 있다.
이제 도 1을 참조하면, 실시예에 따라 반도체 디바이스(10)가 도시된다. 반도체 디바이스(10)는 제 1 세트의 전도성 조인트(110)를 이용하여 제 1 기판(100)에 부착된 하단 패키지(200), 및 제 2 세트의 전도성 조인트(210)를 이용하여 하단 패키지(200)에 부착된 상단 패키지(300)를 포함할 수 있다. 실시예에서, 반도체 디바이스는 대략 0.9 mm 내지 대략 1.6 mm의 전체 두께를 가질 수 있다.
상단 패키지(300)는 제 3 기판(302)에 결합된, 다이(350)와 같은, 하나 이상의 적층된 다이들을 포함할 수 있다. 예시된 실시예에서, 다이(350)는 와이어 본드(310)에 의해 제 3 기판(302)에 결합되지만, 접촉 범프와 같은 다른 접속이 이용될 수 있다.
다이(350)는 제 3 기판(302)의 상단 표면에서 몰딩 컴파운드(340)로 캡슐화될 수 있다. 몰딩 컴파운드(340)는 폴리머, 몰딩 언더필 등 또는 이들의 조합을 포함할 수 있다. 몰딩 컴파운드(340)는 다이(350) 및 와이어 본드(310)를 둘러싸기 위해서 몰딩 컴파운드(340)를 주입함으로써 형성될 수 있다. 다른 실시예들에서, 상단 패키지(300) 및 하단 패키지(200)는 제 1 기판(100)의 상단 표면에서 몰딩 컴파운드로 캡슐화될 수 있다.
상단 패키지(300)는 제 3 기판(302)의 하단 표면 상의 복수의 본드 패드(330), 전도성 조인트(210), 및 제 2 기판(202)의 상단 표면 상의 본드 패드(230)에 의해 하단 패키지(200)에 결합될 수 있다.
하단 패키지(200)는 전도성 커넥터(410)에 의해 제 2 기판(202)의 상단 표면 및/또는 하단 표면에 부착된 하나 이상의 다이(400), 제 2 세트의 전도성 조인트(210)에 측방향으로 인접한 제 2 기판(202) 상의 제 2 세트의 정렬 컴포넌트(220), 전도성 커넥터(410)에 측방향으로 인접한 제 2 기판(202) 상의 제 4 세트의 정렬 컴포넌트(410), 및 제 2 기판(202)과 다이(400) 사이의 언더필(440)을 포함할 수 있다.
제 2 세트의 정렬 컴포넌트(220)는 상단 패키지(300)를 하단 패키지(200)에 장착하는 동안에 제 2 기판(202) 상의 본드 패드(230)와 상단 패키지(300) 상의 전도성 조인트(210)를 정렬하는데 이용될 수 있다. 정렬 컴포넌트(220)는 볼록하거나 둥근 상단 표면을 가질 수 있다. 이하에 더욱 기술되는 바와 같이, 정렬 컴포넌트(220)는 전도성 조인트(210)로 하여금 본드 패드(230)와 자기 정렬되도록 할 수 있다(도 5a 및 도 5b 참조). 정렬 컴포넌트(220)는 포토레지스트, 에폭시, 실리콘, 폴리다이메틸실록세인(polydimethylsiloxane; PDMS), 또는 폴리에틸렌 글리콜(polyethylene glycol; PEG)과 같은 다른 유기 폴리머 등 또는 이들의 조합을 포함할 수 있다. 정렬 컴포넌트(220)는 벌크로 증착될 수 있고, 리플로우 공정, 에칭, 압축 몰딩 등 또는 이들의 조합에 의해 형상화될 수 있다.
다이(400)는 집적 회로 또는 칩을 포함할 수 있고, 전도성 커넥터(410)를 통해 제 2 기판(202)의 상단 표면 및/또는 하단 표면에 장착될 수 있다. 예시된 실시예에서, 다이(400)는 제 2 기판(202)에 장착될 수 있고, 여기서 전도성 커넥터(410)는 제 2 기판(202) 상의 본드 패드(430)와 접촉하는 접촉 범프이며, 제 2 기판(202)은 차례로 상단 패키지(300) 및/또는 제 1 기판(100)에 전기적으로 접속된다. 다른 실시예에서, 다이(400)는 표면 장착과 같은 기술을 이용하여 제 2 기판(202)에 장착되어 제 2 기판(202) 상의 다이 본드 패드 어레이에 다이(400)의 핀을 접속할 수 있다.
제 4 세트의 정렬 컴포넌트(420)는 다이(400)를 장착하는 동안에 본드 패드(430)와 다이(400) 상의 전도성 커넥터(410)를 정렬하는데 이용될 수 있다. 제 4 세트의 정렬 컴포넌트(420)는 둥글거나 곡선의 상단 표면을 가질 수 있고 앞서 기술된 바와 같은 제 2 세트의 정렬 컴포넌트(220)와 유사한 물질 및 공정으로 형성될 수 있다. 제 2 세트의 정렬 컴포넌트(220) 및 제 4 세트의 정렬 컴포넌트(420)는 동일한 물질이거나 동일한 공정에 의해 형성될 필요는 없다.
하단 패키지(200)는 제 2 기판(202)의 하단 표면 상의 복수의 본드 패드(230), 전도성 커넥터(110), 제 1 기판(100)의 상단 표면 상의 본드 패드(도시되지 않음), 및 제 1 기판(100)의 상단 표면 상의 제 1 세트의 정렬 컴포넌트(120)에 의해 제 1 기판(100)에 결합될 수 있다.
제 1 기판(100)은 제 1 기판(100)의 상단 표면 상에 본드 패드(도시되지 않음)를 가질 수 있다. 실시예에서, 제 1 기판(100)은 실리콘 기판, 실리콘 또는 클래스 인터포저, PCB, 유기 라미네이트 기판 등일 수 있다. 일부 실시예들에서, 제 1 기판(100)은 그 위에 형성된 전기 컴포넌트 및 요소를 포함하거나, 대안적으로, 제 1 기판(100)은 전기 컴포넌트 및 요소가 없을 수 있다.
제 1 세트의 정렬 컴포넌트(120)는 하단 패키지(200)를 제 1 기판(100)에 장착하는 동안에 제 1 기판(100) 상의 본드 패드(도시되지 않음)와 제 2 기판(202) 상의 전도성 커넥터(110)를 정렬하는데 이용될 수 있다. 제 1 기판(100) 상에 어떠한 본드 패드도 없는 다른 실시예들에서, 전도성 커넥터(110)를 제 1 기판(100)에 결합하기 위해서, 정렬 컴포넌트(120)는 제 1 기판(100) 상의 특정한 위치에 하단 패키지(200)를 정렬하는데 이용될 수 있다. 제 1 세트의 정렬 컴포넌트(120)는 둥글거나 곡선의 상단 표면을 가질 수 있고 앞서 기술된 바와 같은 제 2 세트의 정렬 컴포넌트(220)와 유사한 물질 및 공정으로 형성될 수 있다. 제 1 세트의 정렬 컴포넌트(120), 제 2 세트의 정렬 컴포넌트(220) 및 제 4 세트의 정렬 컴포넌트(420)는 동일한 물질이거나 동일한 공정에 의해 형성될 필요는 없다.
앞서 논의된 것와 같은 실시예들은 반도체 디바이스를 위한 어셈블리 공정 동안에 툴, 지그, 스텐실 등에 대한 필요성을 감소시킬 수 있다는 것이 발견되었다. 정렬 컴포넌트에 의해 제공된 자기 정렬은 반도체 디바이스의 컴포넌트들이 정렬되었다는 것을 보장하는데 필요한 단계들 및 어셈블리 비용을 줄일 수 있다. 게다가, 정렬 컴포넌트는 리플로우 공정 동안에 전도성 커넥터들 사이의 브리지를 줄이는데 도움을 줄 수 있는데, 정렬 컴포넌트가 전도성 커넥터들 사이에 있기 때문이다.
도 2는 다른 실시예에 따라 반도체 디바이스(12)를 나타낸다. 이 실시예에서, 반도체 디바이스(12)는 제 2 기판(202)의 상단 표면 상의 제 2 세트의 정렬 컴포넌트(220), 및 제 3 기판(302) 상의 하단 표면 상의 제 3 세트의 정렬 컴포넌트(320)를 포함하고, 정렬 컴포넌트(320)는 정렬 컴포넌트(220) 위에 있고 정렬 컴포넌트(220)와 접촉한다. 도 2에 도시되지 않았지만, 이 실시예는 또한 제 1 세트의 정렬 컴포넌트(120) 및 제 4 세트의 정렬 컴포넌트(420)(도 1 참조)를 포함할 수 있다. 제 2 기판(202)과 제 3 기판(302) 사이의 높이(250)는 제 2 세트의 정렬 컴포넌트(220) 및 제 3 세트의 정렬 컴포넌트(320)에 의해 정확히 제어될 수 있다. 실시예에서, 높이(250)는 제 2 세트의 정렬 컴포넌트(220)의 꼭대기에서의 높이와 제 3 세트의 정렬 컴포넌트(320)의 꼭대기에서의 높이의 합과 실질적으로 동일한 높이일 수 있다.
정렬 컴포넌트들(220 및 320)은 둥글거나 곡선의 상단 표면을 가질 수 있고 앞서 기술된 바와 같은 제 2 세트의 정렬 컴포넌트(220)와 유사한 물질 및 공정으로 형성될 수 있다. 제 1 세트의 정렬 컴포넌트(120), 제 2 세트의 정렬 컴포넌트(220) 및 제 3 세트의 정렬 컴포넌트(320)는 동일한 물질이거나 동일한 공정에 의해 형성될 필요는 없다.
하단 패키지의 상단 표면 상에 그리고 또한 상단 패키지의 하단 표면 상에 정렬 컴포넌트를 구비함으로써, 패키지들 간의 갭[높이(250)를 참조]은 더욱 양호하게 제어될 수 있고, 패키지들 간의 전도성 커넥터의 형태의 신뢰성이 개선될 수 있다.
도 3은 실시예에 따라 반도체 디바이스를 제조하기 위한 방법(500)의 흐름도를 나타낸다. 방법(500)이 일련의 행동 또는 이벤트로 이하에 예시되고 기술되었지만, 이러한 행동 또는 이벤트의 예시된 순서는 특정한 실시예들로 제한되는 것이 아님을 이해할 것이다. 예를 들어, 일부 행동들은 상이한 순서로 발생 및/또는 본 명세서에 예시 및/또는 기술된 것 이외의 다른 행동 또는 이벤트와 함께 동시에 발생할 수 있다. 게다가, 예시된 행동들은 본 명세서의 하나 이상의 양태들 또는 실시예들을 구현하는데 모두 요구되는 것은 아니다. 더욱이, 본 명세서에 도시된 행동들 중 하나 이상은 하나 이상의 별도의 행동 및/또는 단계로 수행될 수 있다.
단계(502)에서, 본드 패드(22)가 제 1 기판(20) 상에 형성된다. 단계(502)는 이하에 기술되는 바와 같이 도 4a에 나타난다.
이제 도 4a를 참조하면, 제 1 기판(20)의 상단 표면 상의 본드 패드(22), 및 본드 패드(22)에 인접하고 제 1 기판(20)의 상단 표면 상의 정렬 컴포넌트(26)를 갖는 제 1 기판(20)이 도시된다. 실시예에서, 제 1 기판(20)은 실리콘 기판, 실리콘 또는 클래스 인터포저, 인쇄 회로 기판(PCB), 유기 라미네이트 기판 등일 수 있다. 일부 실시예들에서, 제 1 기판(20)은 그 위에 형성된 전기 컴포넌트 및 요소를 포함하거나, 대안적으로, 제 1 기판(20)은 전기 컴포넌트 및 요소가 없을 수 있다.
제 1 기판(20)은 금속층(도시되지 않음)을 포함할 수 있다. 금속층은 제 1 기판(20) 위아래의 다이, 칩, 패키지 등과 같은 컴포넌트와 디바이스를 접속하여 기능 회로를 형성하도록 기판 관통 비아(through substrate via; TSV)를 포함할 수 있다. 금속층은 유전층(예컨대, 저유전율 유전체)과 전도성 물질층(예컨대, 구리)을 교대로하여 형성될 수 있고, 임의의 적합한 공정(예컨대, 증착, 다마신, 듀얼 다마신 등)을 통해 형성될 수 있다. 금속층 및 유전층은 금속 라인 및 비아를 포함하여 다비이스와 컴포넌트를 전기적으로 결합할 수 있다. 이것은 예시적인 실시예를 완전히 설명하기에 충분하므로, 오직 제 1 기판(20)의 부분만이 도면에 나타난다.
본드 패드(22)는 알루미늄, 구리, 금, 니켈 등 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 일부 실시예들에서, 유기 솔더 보존제(organic solderability preservative; OSP)가 본드 패드(22)에 적용될 수 있다. 다른 실시예들에서, 본드 패드(22)는 ENEPIG(electroless nickel-electroless palladium-immersion gold) 기술을 이용하여 형성될 수 있다.
단계(504)에서, 정렬 물질(24)이 제 1 기판의 상단 표면 상에 증착 및 패턴화될 수 있다. 단계(504)는 이하에 기술되는 바와 같이 도 4a에 나타난다.
정렬 물질(24)은 포토레지스트, 에폭시, 실리콘, PDMS, 또는 PEG와 같은 다른 유기 폴리머 등 또는 이들의 조합을 포함할 수 있다. 정렬 물질(24)은 벌크로 증착되거나 다른 적합한 방법으로 증착될 수 있다. 정렬 물질(24)은 에칭 또는 다른 적합한 방법에 의해 본드 패드(22)에 인접하도록 패턴화될 수 있다. 실시예에서, 정렬 물질(24)은 제 1 기판(20)의 주표면에 실질적으로 평행한 상단 표면을 가질 수 있다.
단계(506)에서, 정렬 컴포넌트(26)가 정렬 물질(24)로 형성된다. 단계(506)는 이하에 기술되는 바와 같이 도 4b에 나타난다.
정렬 컴포넌트(26)는 둥글거나 곡선의 상단 표면을 갖도록 형상화될 수 있다. 실시예에서, 정렬 컴포넌트(26)는 대략 8분 내지 대략 12분 동안 대략 160℃ 내지 대략 200℃의 온도에서 정렬 물질 상에 리플로우 공정을 수행함으로써 형상화될 수 있다. 다른 실시예에서, 정렬 컴포넌트(26)는 에칭, 몰딩(이하에 기술되는 도 7a 내지 도 7c를 참조), 또는 다른 적합한 방법에 의해 형상화될 수 있다. 정렬 컴포넌트(26)의 볼록한 상단 표면(26A)은 이하에 기술되는 바와 같이 본드 패드(22)를 향한 방향으로 전도성 커넥터(32)(도 5a 및 도 5b를 참조)를 가이드할 수 있다. 정렬 컴포넌트(26)의 에지는 본드 패드(22)의 에지에 맞춰 정렬될 수 있고, 정렬 컴포넌트(26)는 본드 패드(22)와 부분적으로 중첩될 수 있거나, 정렬 컴포넌트(26)는 보드 패드(22)로부터 측방향으로 이격될 수 있다.
단계(508)에서, 전도성 커넥터(32)가 제 1 기판(30) 상에 형성된다. 단계(510)에서, 제 1 기판(20) 및 제 2 기판(30)이 정렬된다. 단계들(508 및 510)은 이하에 기술되는 바와 같이 도 5a에 나타난다.
도 5a는 2개의 본드 패드(22)와 2개의 본드 패드(22)에 인접한 3 개의 정렬 컴포넌트(26)를 갖는 제 1 기판(20)을 나타낸다. 정렬 컴포넌트(26) 중 하나의 정렬 컴포넌트는 본드 패드(22) 사이에 있지만, 나머지 2개의 정렬 컴포넌트는 본드 패드(22)의 바깥 에지에 인접하게 있다. 각각의 전도성 커넥터(32)는 제 2 기판(30)의 상단 표면에 직교하고 전도성 커넥터(32)의 센터를 관통하는 센터 라인(32C)을 갖고, 각각의 본드 패드(22)는 제 1 기판(20)의 상단 표면에 직교하고 본드 패드(22)의 센터를 관통하는 센터 라인(22C)을 갖는다. 전도성 커넥터(32)는 솔더 볼, 마이크로범프, 붕괴 제어형 칩 접속(controlled collapse chip connection; C4) 범프 등일 수 있고, 주석, 은, 무납 주석, 구리 등 또는 이들의 조합과 같은 물질을 포함할 수 있다.
전도성 커넥터(32)가 제 2 기판(30) 상에 형성된 이후에, 제 2 기판(30)은 제 1 기판(20)과 정렬되어 기판들이 서로 본딩되도록 할 수 있다. 실시예에서, 전도성 커넥터(32)가 정렬 컴포넌트(26)에 접촉할 때까지 제 2 기판(30)은 제 1 기판(20)을 향해 낮아질 수 있다. 정렬 컴포넌트(26)의 볼록한 상단 표면 및 전도성 커넥터(32)의 볼록한 상단 표면은 전도성 커넥터(32)의 센터 라인(32C)이 도 5b에 도시된 바와 같이 본드 패드(22)의 센터 라인(22C)을 향해 자기 정렬되도록 한다.
단계(512)에서, 제 1 기판(20)은 제 2 기판(30)에 본딩된다. 단계(512)는 이하에 기술되는 바와 같이 도 5b에 나타난다.
도 5b는 전도성 커넥터(32)가 본드 패드(22)와 정렬된 이후의 전도성 커넥터(32)를 나타낸다. 그런 다음, 전도성 커넥터(32)는 예를 들어 리플로우 공정을 통해 본드 패드(22)에 본딩될 수 있다. 본딩은 본드 패드(22)와 전도성 커넥터(32)를 전기적으로 물리적으로 결합할 것이다. 도 4a 내지 도 5b는 각각의 본드 패드(22)의 2개의 측면 상의 정렬 컴포넌트(26)를 나타냈지만, 예를 들어 체커보드 패턴으로 각각의 본드 패드(22)에 인접한 더욱 많은 정렬 컴포넌트(26)가 있을 수 있고, 여기서 각각의 본드 패드(22)는 본드 패드(22)의 4개의 측면 상의 4개의 정렬 컴포넌트(26)에 의해 둘러싸일 수 있다. 다른 실시예들에서, 도 2에 도시된 바와 같이, 제 1 기판(20)과 제 2 기판(30) 모두 상에 정렬 컴포넌트가 있을 수 있다.
도 6은 다른 실시예에 따라 반도체 디바이스(14)를 나타낸다. 이 실시예에서, 반도체 디바이스(14)는 제 2 기판(202)의 상단 표면 상의 제 2 세트의 오목한 정렬 컴포넌트(222), 및 제 3 기판(302)의 하단 표면 상의 제 3 세트의 정렬 컴포넌트(320)를 포함하고, 여기서 정렬 컴포넌트(320)는 볼록하거나 둥근 형태를 가질 수 있고 오목한 정렬 컴포넌트(222) 위에 있고 오목한 정렬 컴포넌트(222)와 접촉한다. 도 2에 도시되지 않았지만, 이 실시예는 또한 제 1 세트의 정렬 컴포넌트(120) 및 제 4 세트의 정렬 컴포넌트(420)(도 1 참조)를 포함할 수 있다. 제 2 기판(202)과 제 3 기판(302) 사이의 높이(250)는 제 2 세트의 오목한 정렬 컴포넌트(222) 및 제 3 세트의 정렬 컴포넌트(320)에 의해 정확히 제어될 수 있다. 실시예에서, 높이(250)는 제 2 세트의 오목한 정렬 컴포넌트(222)의 밑바닥(nadir)에서의 높이와 제 3 세트의 정렬 컴포넌트(320)의 꼭대기에서의 높이의 합과 실질적으로 동일한 높이일 수 있다.
하단 패키지의 상단 표면 상의 오목한 정렬 컴포넌트 및 상단 패키지의 하단 표면 상의 볼록하거나 둥근 정렬 컴포넌트를 구비함으로써, 패키지들 사이의 갭[높이(250) 참조]은 제어될 수 있고, 상단 패키지 및 하단 패키지는 또한 자기 정렬될 수 있다. 이 실시예에 의해 제공되는 자기 정렬은 반도체 디바이스의 컴포넌트들이 정렬되었다는 것을 보장하는데 필요한 단계들 및 어셈블리 비용을 줄일 수 있으면서, 또한 상단 패키지와 하단 패키지 사이의 잠재적으로 더욱 큰 높이(250) 및 더욱 많은 제어를 허용한다. 게다가, 정렬 컴포넌트는 리플로우 공정 동안에 전도성 커넥터들 사이의 브리지를 줄이는데 도움을 줄 수 있는데, 정렬 컴포넌트가 전도성 커넥터들 사이에 있기 때문이다.
도 7a 내지 도 7c는 실시예에 따라 오목한 정렬 컴포넌트를 형성하는 방법을 나타낸다. 제 1 기판(20) 및 정렬 물질(24)은 도 4a를 참조하여 앞서 기술되었으므로, 본 명세서에서 반복되지 않을 것이다. 제 1 기판(20)은 정렬 물질(24)(도 4a 참조)에 인접한 하나 이상의 본드 패드를 더욱 포함할 수 있다. 몰딩 폼(42)을 갖는 몰딩 베이스(40)가 제 1 기판(20) 및 정렬 물질(24) 위에 있다. 몰딩 베이스(40) 및 몰딩 폼(42)은 금속 또는 몰딩 공정의 압력 및 온도에 적합한 임의의 물질을 포함할 수 있다. 실시예에서, 몰딩 폼(42)은 도 7a에 도시된 바와 같이 볼록하거나 둥근 표면을 가질 수 있다. 다른 실시예에서, 몰딩 폼(42)은 삼각형, 사각형, 다른 다각형 형태 등의 표면을 가질 수 있다.
도 7b는 오목한 정렬 컴포넌트(28)를 형성하기 위한 몰딩 공정을 나타낸다. 정렬 물질(24)은 오목한 상단 표면을 갖도록 형상화될 수 있다. 실시예에서, 정렬 물질(24)은 정렬 물질(24) 상에 리플로우 공정을 수행함으로써 형상화되고, 몰딩 폼(42)은 정렬 물질(24)과 접촉하고 정렬 물질(24)을 형상화하도록 낮아진다. 몰딩 폼(42)의 볼록한 표면은 정렬 컴포넌트(28)의 상단 표면으로 전달되어 정렬 컴포넌트(28)로 하여금 오목한 상단 표면(28A)을 갖도록 한다. 리플로우 공정이 대략 8분 내지 대략 12분 동안 대략 160℃ 내지 대략 200℃의 온도에서 수행될 수 있다. 다른 실시예에서, 오목한 정렬 컴포넌트(28)가 에칭, 또는 다른 적합한 방법에 의해 형상화될 수 있다. 정렬 컴포넌트(28)의 오목한 상단 표면(28A)은 이하에 기술되는 바와 같이 오목한 정렬 컴포넌트(28)의 센터를 향한 방향으로 정렬 컴포넌트(44)(도 8a 및 도 8b를 참조)를 가이드할 수 있다. 오목한 정렬 컴포넌트(28)의 에지는 인접한 본드 패드(도시되지 않음)의 에지에 맞춰 정렬될 수 있고, 오목한 정렬 컴포넌트(28)는 인접한 본드 패드와 부분적으로 중첩될 수 있거나, 오목한 정렬 컴포넌트(28)는 인접한 본드 패드로부터 측방향으로 이격될 수 있다.
도 7c는 몰딩 폼(42)이 제거된 이후의 오목한 정렬 컴포넌트(28)를 나타낸다. 오목한 정렬 컴포넌트(28)의 상단 표면은 몰딩 폼(42)의 둥근 표면으로부터 전달된 바와 같은 오목한 상단 표면을 갖는다.
도 8a 및 도 8b는 제 1 기판(20)과 제 2 기판(30)의 정렬을 나타낸다. 이 실시예에서, 제 2 기판(30) 상의 볼록한 정렬 컴포넌트(44)의 센터 라인(44C)은 실질적으로 제 1 기판 상의 오목한 정렬 컴포넌트(28)의 센터(28C)와 정렬된다(도 8b 참조). 제 1 기판(20)과 제 2 기판(30)의 정렬은 이 기판들이 서로 본딩되도록 할 수 있다. 실시예에서, 볼록한 정렬 컴포넌트(44)가 오목한 정렬 컴포넌트(28)에 접촉할 때까지 제 2 기판(30)은 제 1 기판(20)을 향해 낮아질 수 있다. 볼록한 정렬 컴포넌트(44)의 볼록한 상단 표면 및 오목한 정렬 컴포넌트(28)의 오목한 상단 표면은 볼록한 정렬 컴포넌트(44)의 센터(44C)가 오목한 정렬 컴포넌트의 센터(28C)를 향해 자기 정렬되도록 한다. 실시예에서, 볼록한 정렬 컴포넌트(44)의 볼록한 상단 표면의 꼭대기는 오목한 정렬 컴포넌트(28)의 오목한 상단 표면의 밑바닥과 정렬되고 이에 접촉한다. 정렬 컴포넌트들(44 및 28)이 자기 정렬됨으로써, 제 1 기판(20) 및 제 2 기판(30) 상의 커넥터 및 본드 패드도 또한 자기 정렬될 수 있고, 즉, 도 6의 전도성 조인트(210) 및 본드 패드(230)는 자기 정렬될 수 있다.
실시예는 반도체 디바이스이고, 상기 반도체 디바이스는 제 1 기판 상의 제 1 본드 패드, 및 제 2 기판 상의 제 1 전도성 커넥터를 포함하고, 제 1 본드 패드는 제 1 본드 패드의 센터를 관통하고 제 1 기판의 상단 표면에 직교하는 제 1 센터 라인을 갖고, 제 1 전도성 커넥터는 제 1 전도성 커넥터의 센터를 관통하고 제 2 기판의 상단 표면에 직교하는 제 2 센터 라인을 갖고, 제 2 기판은 제 1 기판 위에 있고, 제 1 기판의 상단 표면은 제 2 기판의 상단 표면과 마주본다. 반도체 디바이스는 제 1 기판 상의 제 1 본드 패드에 인접한 제 1 정렬 컴포넌트를 더 포함하고, 제 1 정렬 컴포넌트는 제 1 센터 라인과 제 2 센터 라인을 정렬하도록 구성된다.
다른 실시예는 반도체 디바이스이고, 이 반도체 디바이스는 제 1 기판의 제 1 측면 상의 제 1 세트의 본드 패드, 제 2 기판의 제 1 측면 상의 제 1 세트의 전도성 커넥터, 및 제 1 기판의 제 1 측면 상의 제 1 세트의 정렬 컴포넌트를 포함하고, 제 2 기판의 제 1 측면은 제 1 기판의 제 1 측면을 마주보고, 제 1 세트의 전도성 커넥터는 제 1 세트의 본드 패드에 결합되며, 제 1 세트의 정렬 컴포넌트 각각은 제 1 세트의 본드 패드 중 적어도 하나의 본드 패드에 인접하고, 제 1 세트의 정렬 컴포넌트는 제 1 세트의 본드 패드에 제 1 세트의 전도성 커넥터를 정렬하도록 구성된다. 반도체 디바이스는 제 1 기판의 제 2 측면 상의 제 2 세트의 전도성 커넥터, 및 제 3 기판의 제 1 측면 상에 있는 제 2 세트의 정렬 컴포넌트를 더 포함하고, 제 2 측면은 제 1 기판의 제 1 측면에 대향하고, 제 3 기판의 제 1 측면은 제 1 기판의 제 2 측면을 마주보고, 제 2 세트의 정렬 컴포넌트 각각은 제 2 세트의 전도성 커넥터 중 적어도 하나의 전도성 커넥터에 인접하며, 제 2 세트의 정렬 컴포넌트는 제 3 기판에 제 2 세트의 전도성 커넥터를 정렬하도록 구성된다.
다른 실시예들은 반도체 디바이스를 형성하는 방법이고, 이 방법은 제 1 기판 상에 제 1 본드 패드를 형성하는 단계; 제 2 기판 상에 제 1 전도성 커넥터를 형성하는 단계; 및 제 1 기판 상에 제 1 정렬 컴포넌트를 형성하는 단계를 포함하고, 제 1 정렬 컴포넌트는 제 1 본드 패드에 인접한 것이다. 방법은 정렬 컴포넌트를 이용하여 제 1 기판을 제 2 기판에 정렬하는 단계; 및 제 1 기판을 제 2 기판에 본딩하는 단계를 더 포함하고, 정렬 컴포넌트는 제 1 본드 패드에 제 1 전도성 커넥터를 정렬하며, 제 1 본드 패드는 제 1 전도성 커넥터에 본딩되는 것이다.
본 개시의 실시예들 및 이들의 장점들을 자세하게 설명하였지만, 본 발명에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 개시의 범위 및 사상으로부터 일탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 더욱이, 본 출원의 범위는 상세한 설명에서 설명된 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 개시에 따라 이용될 수 있는 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 머신, 제품, 문제의 구성, 수단, 방법, 또는 단계를 본 개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 공정, 머신, 제품, 문제의 구성, 수단, 방법, 또는 단계를 청구항의 범위 내에 포함하는 것으로 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제 1 기판 상의 제 1 본드 패드로서, 상기 제 1 본드 패드는, 상기 제 1 본드 패드의 센터를 관통하고 상기 제 1 기판의 상단 표면에 직교하는 제 1 센터 라인을 갖는 것인, 상기 제 1 본드 패드;
    제 2 기판 상의 제 1 전도성 커넥터로서, 상기 제 1 전도성 커넥터는, 상기 제 1 전도성 커넥터의 센터를 관통하고 상기 제 2 기판의 상단 표면에 직교하는 제 2 센터 라인을 갖고, 상기 제 2 기판은 상기 제 1 기판 위에 있고, 상기 제 1 기판의 상단 표면은 상기 제 2 기판의 상단 표면과 마주보는 것인, 상기 제 1 전도성 커넥터;
    상기 제 1 기판 상의 상기 제 1 본드 패드에 인접한 제 1 정렬 컴포넌트로서, 상기 제 1 정렬 컴포넌트는 상기 제 1 센터 라인을 상기 제 2 센터 라인에 정렬시키도록 구성되는 것인, 상기 제 1 정렬 컴포넌트; 및
    상기 제 2 기판 상의 제 2 정렬 컴포넌트로서, 상기 제 2 정렬 컴포넌트는 상기 제 1 정렬 컴포넌트 위에 있고 상기 제 1 정렬 컴포넌트와 접촉하는 것인, 상기 제 2 정렬 컴포넌트를 포함하는 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 정렬 컴포넌트는 볼록한 상단 표면 또는 오목한 상단 표면을 갖는 것인 반도체 디바이스.
  3. 반도체 디바이스에 있어서,
    제 1 기판 상의 제 1 본드 패드로서, 상기 제 1 본드 패드는, 상기 제 1 본드 패드의 센터를 관통하고 상기 제 1 기판의 상단 표면에 직교하는 제 1 센터 라인을 갖는 것인, 상기 제 1 본드 패드;
    제 2 기판 상의 제 1 전도성 커넥터로서, 상기 제 1 전도성 커넥터는, 상기 제 1 전도성 커넥터의 센터를 관통하고 상기 제 2 기판의 상단 표면에 직교하는 제 2 센터 라인을 갖고, 상기 제 2 기판은 상기 제 1 기판 위에 있고, 상기 제 1 기판의 상단 표면은 상기 제 2 기판의 상단 표면과 마주보는 것인, 상기 제 1 전도성 커넥터;
    상기 제 1 기판 상의 상기 제 1 본드 패드에 인접한 제 1 정렬 컴포넌트로서, 상기 제 1 정렬 컴포넌트는 상기 제 1 센터 라인을 상기 제 2 센터 라인에 정렬시키도록 구성되는 것인, 상기 제 1 정렬 컴포넌트;
    상기 제 1 기판 상의 제 2 본드 패드로서, 상기 제 2 본드 패드는, 상기 제 2 본드 패드의 센터를 관통하고 상기 제 1 기판의 상단 표면에 직교하는 제 3 센터 라인을 갖고, 상기 제 2 본드 패드는 상기 제 1 정렬 컴포넌트에 인접하며, 상기 제 1 정렬 컴포넌트는 측방향으로 상기 제 1 본드 패드와 상기 제 2 본드 패드 사이에 있는 것인, 상기 제 2 본드 패드; 및
    상기 제 2 기판 상의 제 2 전도성 커넥터로서, 상기 제 2 전도성 커넥터는, 상기 제 2 전도성 커넥터의 센터를 관통하고 상기 제 2 기판의 상단 표면에 직교하는 제 4 센터 라인을 갖고, 상기 제 1 정렬 컴포넌트는 또한 상기 제 3 센터 라인을 상기 제 4 센터 라인에 정렬시키도록 또한 구성되는 것인, 상기 제 2 전도성 커넥터를 포함하는 반도체 디바이스.
  4. 삭제
  5. 반도체 디바이스에 있어서,
    제 1 기판의 제 1 측면 상의 제 1 세트의 본드 패드;
    제 2 기판의 제 1 측면 상의 제 1 세트의 전도성 커넥터로서, 상기 제 2 기판의 제 1 측면은 상기 제 1 기판의 제 1 측면을 마주보고, 상기 제 1 세트의 전도성 커넥터는 상기 제 1 세트의 본드 패드에 결합되는 것인, 상기 제 1 세트의 전도성 커넥터;
    상기 제 1 기판의 제 1 측면 상의 제 1 세트의 정렬 컴포넌트로서, 상기 제 1 세트의 정렬 컴포넌트 각각은 상기 제 1 세트의 본드 패드 중 적어도 하나의 본드 패드에 인접하고, 상기 제 1 세트의 정렬 컴포넌트는 상기 제 1 세트의 전도성 커넥터를 상기 제 1 세트의 본드 패드에 정렬시키도록 구성되는 것인, 상기 제 1 세트의 정렬 컴포넌트;
    상기 제 1 기판의 제 2 측면 상의 제 2 세트의 전도성 커넥터로서, 상기 제 2 측면은 상기 제 1 기판의 제 1 측면에 대향하는 것인, 상기 제 2 세트의 전도성 커넥터; 및
    제 3 기판의 제 1 측면 상에 있는 제 2 세트의 정렬 컴포넌트로서, 상기 제 3 기판의 제 1 측면은 상기 제 1 기판의 제 2 측면을 마주보고, 상기 제 2 세트의 정렬 컴포넌트 각각은 상기 제 2 세트의 전도성 커넥터 중 적어도 하나의 전도성 커넥터에 인접하며, 상기 제 2 세트의 정렬 컴포넌트는 상기 제 2 세트의 전도성 커넥터를 상기 제 3 기판에 정렬시키도록 구성되는 것인, 상기 제 2 세트의 정렬 컴포넌트를 포함하는 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 제 1 기판의 제 1 측면 상의 제 3 세트의 정렬 컴포넌트로서, 상기 제 3 세트의 정렬 컴포넌트 각각은 상기 제 1 세트의 정렬 컴포넌트 각각 보다 작은 것인, 상기 제 3 세트의 정렬 컴포넌트; 및
    제 3 세트의 전도성 커넥터를 이용하여 상기 제 1 기판의 제 1 측면에 장착되는 다이로서, 상기 제 3 세트의 정렬 컴포넌트 각각은 상기 제 3 세트의 전도성 커넥터 중 적어도 하나의 전도성 커넥터에 인접하고, 상기 제 3 세트의 정렬 컴포넌트는 상기 제 3 세트의 전도성 커넥터를 상기 제 1 기판에 정렬시키도록 구성되는 것인, 상기 다이를 더 포함하는 반도체 디바이스.
  7. 제 5 항에 있어서,
    상기 제 2 기판의 제 1 측면 상의 제 4 세트의 정렬 컴포넌트로서, 상기 제 4 세트의 정렬 컴포넌트 각각은 상기 제 1 세트의 정렬 컴포넌트 중 하나의 정렬 컴포넌트 위에 있고 이에 접촉하며, 상기 제 4 세트의 정렬 컴포넌트 각각은 볼록한 상단 표면을 갖고, 상기 제 1 세트의 정렬 컴포넌트 각각은 오목한 상단 표면을 갖는 것인, 상기 제 4 세트의 정렬 컴포넌트를 더 포함하는 반도체 디바이스.
  8. 반도체 디바이스를 형성하는 방법에 있어서,
    제 1 기판 상에 제 1 본드 패드를 형성하는 단계;
    제 2 기판 상에 제 1 전도성 커넥터 및 제 1 정렬 컴포넌트를 형성하는 단계;
    상기 제 1 기판 상에 제 2 정렬 컴포넌트를 형성하는 단계로서, 상기 제 2 정렬 컴포넌트는 상기 제 1 본드 패드에 인접한 것인, 상기 제 2 정렬 컴포넌트 형성 단계;
    상기 제 1 및 제 2 정렬 컴포넌트를 이용하여 상기 제 1 기판을 상기 제 2 기판에 정렬시키는 단계로서, 상기 제 1 정렬 컴포넌트는 상기 제 2 정렬 컴포넌트 위에 있고 상기 제 2 정렬 컴포넌트와 접촉하는 것인, 상기 제 1 기판을 상기 제 2 기판에 정렬시키는 단계; 및
    상기 제 1 기판을 상기 제 2 기판에 본딩하는 단계로서, 상기 제 1 본드 패드는 상기 제 1 전도성 커넥터에 본딩되는 것인, 상기 제 1 기판을 상기 제 2 기판에 본딩하는 단계를 포함하는 반도체 디바이스 형성 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    제 1 기판 상에 제 1 본드 패드를 형성하는 단계;
    제 2 기판 상에 제 1 전도성 커넥터를 형성하는 단계;
    상기 제 1 기판 상에 제 1 정렬 컴포넌트를 형성하는 단계로서, 상기 제 1 정렬 컴포넌트는 상기 제 1 본드 패드에 인접한 것인, 상기 제 1 정렬 컴포넌트 형성 단계;
    상기 제 1 정렬 컴포넌트를 이용하여 상기 제 1 기판을 상기 제 2 기판에 정렬시키는 단계; 및
    상기 제 1 기판을 상기 제 2 기판에 본딩하는 단계로서, 상기 제 1 본드 패드는 상기 제 1 전도성 커넥터에 본딩되는 것인, 상기 제 1 기판을 상기 제 2 기판에 본딩하는 단계를 포함하고,
    상기 제 1 정렬 컴포넌트 형성 단계는,
    상기 제 1 기판 위에 제 1 층을 퇴적하는 단계로서, 상기 제 1 층은 평면의 상단 표면을 갖는 것인, 상기 제 1 층 퇴적 단계;
    평면의 표면을 갖는 상기 제 1 층의 제 1 부분을 형성하도록 상기 제 1 층을 패턴화하는 단계; 및
    비평면의 상단 표면을 갖도록 상기 제 1 부분을 형상화(shaping)하는 단계를 더 포함하는 것인 반도체 디바이스 형성 방법.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    제 1 기판 상에 제 1 본드 패드를 형성하는 단계;
    제 2 기판 상에 제 1 전도성 커넥터를 형성하는 단계;
    상기 제 1 기판 상에 제 1 정렬 컴포넌트를 형성하는 단계로서, 상기 제 1 정렬 컴포넌트는 상기 제 1 본드 패드에 인접한 것인, 상기 제 1 정렬 컴포넌트 형성 단계;
    상기 제 1 정렬 컴포넌트를 이용하여 상기 제 1 기판을 상기 제 2 기판에 정렬시키는 단계; 및
    상기 제 1 기판을 상기 제 2 기판에 본딩하는 단계로서, 상기 제 1 본드 패드는 상기 제 1 전도성 커넥터에 본딩되는 것인, 상기 제 1 기판을 상기 제2 기판에 본딩하는 단계를 포함하고,
    상기 제 2 기판 상에 제 2 정렬 컴포넌트를 형성하는 단계로서, 상기 제 2 정렬 컴포넌트는 볼록한 상단 표면을 갖고, 상기 제 1 정렬 컴포넌트는 오목한 상단 표면을 갖고, 상기 제 2 정렬 컴포넌트의 볼록한 상단 표면의 꼭대기는 상기 제 1 정렬 컴포넌트의 오목한 상단 표면의 밑바닥에 정렬되고 이에 접촉하는 것인, 상기 제 2 정렬 컴포넌트 형성 단계를 더 포함하는 것인 반도체 디바이스 형성 방법.
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