Nothing Special   »   [go: up one dir, main page]

KR20160007546A - 부품내장기판의 제조방법 및 부품내장기판 - Google Patents

부품내장기판의 제조방법 및 부품내장기판 Download PDF

Info

Publication number
KR20160007546A
KR20160007546A KR1020157034006A KR20157034006A KR20160007546A KR 20160007546 A KR20160007546 A KR 20160007546A KR 1020157034006 A KR1020157034006 A KR 1020157034006A KR 20157034006 A KR20157034006 A KR 20157034006A KR 20160007546 A KR20160007546 A KR 20160007546A
Authority
KR
South Korea
Prior art keywords
terminal
metal layer
insulating layer
forming
layer
Prior art date
Application number
KR1020157034006A
Other languages
English (en)
Inventor
미츠아키 토다
토루 야마모토
세이코 무라타
Original Assignee
메이코 일렉트로닉스 컴파니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 메이코 일렉트로닉스 컴파니 리미티드 filed Critical 메이코 일렉트로닉스 컴파니 리미티드
Publication of KR20160007546A publication Critical patent/KR20160007546A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73217—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10166—Transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

부품내장기판(20)의 제조방법에서는, 외측 금속층(14)의 형성 후에, 외측 금속층(14)으로부터 제 1 절연층(5) 및 제 2 절연층(11)을 관통하여 IC 부품(4)의 제 2 단자(4b)에 도달하는 도통 비아(16)를 형성한다.

Description

부품내장기판의 제조방법 및 부품내장기판{METHOD FOR MANUFACTURING COMPONENT-EMBEDDED SUBSTRATE, AND COMPONENT-EMBEDDED SUBSTRATE}
본 발명은, 전기부품 또는 전자부품을 내장하는 부품내장기판을 제조하기 위한 제조방법, 및 그 제조방법에 의해 제조되는 부품내장기판에 관한 것이다.
종래부터 각종 전기·전자기기의 소형화, 박형화, 경량화 및 다기능화를 도모하기 위한 연구 개발이 이루어지고 있다. 특히, 휴대전화, 노트북 컴퓨터, 디지털 카메라 등의 소비재에서는 다기능화를 도모하면서도 소형화, 박형화 및 경량화가 강하게 요구되고 있다. 또한, 각종 전기·전자기기에서는 전송신호의 고주파화 및 고속화도 도모되고 있으며, 이에 따른 신호 노이즈의 증대를 방지하는 것도 요구되고 있다.
이와 같은 요구를 실현하기 위해, 전기·전자기기에 삽입되는 회로기판으로서, 종래는 기판 표면에 실장되어 있던 각종 전기·전자부품을 기판의 절연층인 절연기재 내에 내장한 구조를 구비하는 부품내장기판이나, 그 부품내장기판을 적층하여 이루어지는 부품내장 다층 회로기판의 연구 개발 및 제조가 종래부터 이루어지고 있다. 예를 들어, 특허문헌 1에 부품내장기판 및 그 제조방법이 개시되어 있다.
특허문헌 1에 개시된 부품내장기판의 제조방법에서는, 지지체 상에 동박(銅箔)으로 이루어진 도전(導電) 박막층을 형성하고, 상기 도전 박막층 상에 접착제를 도포한다. 이어서, 상기 접착제를 통해 내장 부품의 실장을 수행하고, 그 후에 상기 내장 부품을 덮도록 절연기재를 형성한다. 이와 같은 제조공정을 거쳐 형성된 부품내장기판은 기판 자체의 두께가 종래보다 얇아지며, 나아가서는 기판 표면 상에 실장하는 것보다 많은 전기·전자부품을 내장하는 것이 가능해져, 다양한 용도의 전기·전자기기에 이용할 수 있다.
일본 특허 제4874305호공보
내장 부품으로서, 일반적인 금속 산화막 반도체의 전계 효과형 트랜지스터(MOSFET: Metal-Oxide-Semiconductor Field-Effect Transistor)를 사용하는 경우, 전기 특성을 향상시키기 위해 상기 MOSFET의 드레인 단자와 부품내장기판의 배선층을 전기적으로 접속하는 드레인 비아를 형성한다. 그리고 부품내장기판의 다층 배선을 형성하기 위해, 상기 드레인 비아에 접속된 배선층(즉, 내층 배선)을 절연층으로 덮는 동시에, 상기 절연층의 표면 상에 다른 배선층(즉, 외층 배선)을 형성하게 된다.
그러나 일반적인 MOSFET에서는, 드레인 단자 측이 취약한 구조를 가지기 때문에, 외층 배선을 프레스 형성할 때에 있어서 드레인 비아로의 압력 집중에 의해 MOSFET에 크랙이 발생해버린다.
본 발명은 이와 같은 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 부품내장기판의 제조공정 중에도 내장 부품에의 크랙 발생이 억제되는 부품내장기판의 제조방법, 및 내장 부품에의 크랙 발생률이 종래보다 저감된 부품내장기판을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 부품내장기판의 제조방법은, 제 1 표면 측에 제 1 단자를 구비하는 동시에, 상기 제 1 표면 측보다 취약한 구조를 갖는 제 2 표면 측에 제 2 단자를 구비하는 IC 부품을 내장하는 부품내장기판의 제조방법에 있어서, 표면 상에 금속막이 형성된 지지판을 준비하는 준비공정과, 상기 금속막의 표면 상에 접착층을 통해 상기 제 1 단자를 접합하는 동시에, 상기 접착층 측과는 반대측에 상기 제 2 단자를 배치하여 IC 부품을 탑재하는 탑재공정과, 상기 금속막 및 상기 IC 부품을 덮도록 절연수지재료를 적층하여, 상기 IC 부품을 매설하는 제 1 절연층을 형성하는 제 1 절연층 형성공정과, 상기 제 1 절연층의 표면 상에 내측 금속층을 형성하는 내측 금속층 형성공정과, 상기 제 1 단자와 상기 금속막을 전기적으로 접속하여 제 1 단자용 배선패턴을 형성하는 제 1 단자용 배선패턴 형성공정과, 상기 내측 금속층을 덮도록 절연수지재료를 적층하여 제 2 절연층을 형성하는 제 2 절연층 형성공정과, 상기 제 2 절연층의 표면 상에 외측 금속층을 형성하는 외측 금속층 형성공정과, 상기 외측 금속층으로부터 상기 제 1 절연층 및 상기 제 2 절연층을 관통하여 상기 제 2 단자에 도달하는 비아를 형성하고, 상기 비아 내에 도전체를 충전하여 상기 외측 금속층과 상기 제 2 단자를 전기적으로 접속하는 도통 비아를 형성하는 도통 비아 형성공정을 포함하는 것을 특징으로 한다.
상술한 부품내장기판의 제조방법에서, 상기 제 1 단자는 소스 단자 및 게이트 단자 중 적어도 어느 하나이며, 또한 상기 제 2 단자는 드레인 단자라도 좋다.
상술한 어느 하나의 부품내장기판의 제조방법에 있어서 상기 내측 금속층 형성공정에서는, 상기 내측 금속층에 원하는 형상을 형성하는 패턴 형성공정을 포함하고, 상기 도통 비아 형성공정에서는, 상기 내측 금속층의 비형성 부분에 있어서 상기 제 2 절연층을 관통하여, 상기 외측 금속층과 상기 제 2 단자를 직접적으로 접속하여도 좋다.
또한, 상기 외측 금속층과 상기 제 2 단자를 직접적으로 접속하기 위한 비아를 형성하지 않고, 상기 도통 비아 형성공정에서는, 상기 도통 비아와 상기 내측 금속층을 접촉시키면서, 상기 제 2 단자, 상기 내측 금속층 및 상기 외측 금속층을 도통 비아에 의해 전기적으로 접속시켜도 좋다.
상술한 부품내장기판의 제조방법에 있어서 상기 도통 비아 형성공정에서는, 필드 도금(filled plating) 또는 도전성 페이스트(conductive paste)의 충전에 의해 상기 도통 비아를 형성하는 것이 바람직하다.
상술한 부품내장기판의 제조방법에서는, 상기 외측 금속층 형성공정 후에 상기 도통 비아 형성공정을 수행함으로써, 상기 IC 부품에 있어서의 크랙의 발생이 방지되고 있다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 부품내장기판은, 절연수지재료를 포함하는 제 1 절연층과, 제 1 표면 측에 제 1 단자를 구비하는 동시에, 상기 제 1 표면 측보다 취약한 구조를 갖는 제 2 표면 측에 제 2 단자를 구비하는 동시에, 상기 절연층에 매설된 IC 부품과, 상기 IC 부품의 상기 제 1 단자와 상기 제 1 절연층의 외부를 전기적으로 접속하는 제 1 단자용 배선패턴과, 상기 제 1 절연층의 상기 제 1 단자용 배선패턴의 형성면과는 반대측에 형성된 내측 금속층과, 절연수지재료를 포함하며, 상기 내측 금속층을 덮도록 형성된 제 2 절연층과, 상기 제 2 절연층 상에 형성된 외측 금속층과, 상기 제 1 절연층 및 상기 제 2 절연층을 관통하여 상기 외측 금속층과 상기 제 2 단자를 전기적으로 접속하는 도통 비아를 가지며, 상기 도통 비아는, 상기 제 1 절연층을 관통하는 부분과, 상기 제 2 절연층을 관통하는 부분이 동일 공정 내에서 형성되는 것을 특징으로 한다.
상술한 부품내장기판에서, 상기 제 1 단자는 소스 단자 및 게이트 단자 중 적어도 어느 하나이며, 동시에 상기 제 2 단자는 드레인 단자라도 좋다.
상술한 어느 하나의 부품내장기판에서, 상기 도통 비아는, 상기 외측 금속층과 상기 내측 금속층을 전기적으로 접속하지 않고, 상기 외측 금속층과 상기 제 2 단자를 직접적으로 접속하여도 좋다.
또한, 상기 도통 비아가 상기 외측 금속층과 상기 제 2 단자를 직접적으로 접속시키지 않고, 상기 내측 금속층을 관통하면서, 상기 외측 금속층, 상기 내측 금속층 및 상기 제 2 단자를 전기적으로 접속하여도 좋다.
상술한 어느 하나의 부품내장기판에서, 상기 도통 비아는, 필드 도금 또는 도전성 페이스트의 충전에 의해 형성되는 것이 바람직하다.
상술한 어느 하나의 부품내장기판에서, 상기 외측 금속층의 형성 후에 상기 도통 비아를 형성함으로써, 상기 IC 부품에 있어서의 크랙의 발생이 방지되고 있다.
본 발명에 따른 부품내장기판의 제조방법에서는, 외측 금속층 형성 후에, 외측 금속층으로부터 제 1 절연층 및 제 2 절연층을 관통하여 제 2 단자에 도달하는 도통 비아를 형성하기 때문에, 외측 금속층 형성 시에는 IC 부품 및 상기 제 2 단자에 대하여 압력 집중이 생기지 않게 된다. 이 때문에, 부품내장기판의 제조공정 중에, 제 1 절연층 내에 매설된 IC 부품에 크랙이 생기는 일이 없다.
본 발명에 따른 부품내장기판에서는, 외측 금속층으로부터 제 1 절연층 및 제 2 절연층을 관통하여 제 2 단자에 도달하는 도통 비아를 외측 금속층 형성 후 동일 공정 내에서 형성하기 때문에, IC 부품 및 상기 제 2 단자에 대한 압력 집중에 따른 크랙이 생기는 일이 없어, 상기 부품내장기판은 우수한 전기적 특성 및 신뢰성을 갖게 된다.
또한, 본 발명에 따른 부품내장기판에서, 외측 금속층, 내측 금속층, IC 부품의 제 2 단자를 도통 비아에 의해 전기적으로 접속하는 경우에는 전기적 특성이 향상되게 된다.
도 1은 본 발명의 실시예에 따른 부품내장기판의 제조방법의 각 제조공정에 있어서의 개략 단면도이다.
도 2는 본 발명의 실시예에 따른 부품내장기판의 제조방법의 각 제조공정에 있어서의 개략 단면도이다.
도 3은 본 발명의 실시예에 따른 부품내장기판의 제조방법의 각 제조공정에 있어서의 개략 단면도이다.
도 4는 본 발명의 실시예에 따른 부품내장기판의 제조방법의 각 제조공정에 있어서의 개략 단면도이다.
도 5는 본 발명의 실시예에 따른 부품내장기판의 제조방법의 각 제조공정에 있어서의 개략 단면도이다.
도 6은 본 발명의 실시예에 따른 부품내장기판의 제조방법의 각 제조공정에 있어서의 개략 단면도이다.
도 7은 본 발명의 실시예에 따른 부품내장기판의 제조방법의 각 제조공정에 있어서의 개략 단면도이다.
도 8은 본 발명의 실시예에 따른 부품내장기판의 제조방법의 각 제조공정에 있어서의 개략 단면도이다.
도 9는 본 발명의 실시예에 따른 부품내장기판의 제조방법의 각 제조공정에 있어서의 개략 단면도이다.
도 10은 본 발명의 변형예에 따른 부품내장기판의 제조방법의 각 제조공정에 있어서의 개략 단면도이다.
도 11은 본 발명의 변형예에 따른 부품내장기판의 제조방법의 각 제조공정에 있어서의 개략 단면도이다.
도 12는 본 발명의 변형예에 따른 부품내장기판의 제조방법의 각 제조공정에 있어서의 개략 단면도이다.
도 13은 본 발명의 변형예에 따른 부품내장기판의 제조방법의 각 제조공정에 있어서의 개략 단면도이다.
이하, 도면을 참조하여 본 발명의 실시 형태에 대하여 실시예 및 변형예에 기초하여 상세하게 설명한다. 또한, 본 발명은 이하 설명하는 내용에 한정되는 것은 아니며, 그 요지를 변경하지 않는 범위에서 임의로 변경하여 실시하는 것이 가능하다. 또한, 실시예 및 변형예의 설명에 사용하는 도면은 어느 것이나 본 발명에 의한 부품내장기판 및 그 구성 부재를 모식적으로 나타내는 것이며, 이해를 높이기 위해 부분적인 강조, 확대, 축소 또는 생략 등을 행하고 있으며, 부품내장기판 및 그 구성 부재의 축척이나 형상 등을 정확하게 나타내는 것으로는 되지 않는 경우가 있다. 게다가, 실시예 및 변형예에서 이용하는 다양한 수치는 어느 것이나 일례를 나타내는 것이며, 필요에 따라 다양하게 변경하는 것이 가능하다.
<실시예>
이하에서, 본 발명의 실시예에 따른 부품내장기판의 제조방법에 대하여 도 1 내지 도 9를 참조하여 상세하게 설명한다. 여기서, 도 1 내지 도 9는 본 발명의 실시예에 따른 부품내장기판의 제조방법의 각 제조공정에 있어서의 개략 단면도이다.
우선, 도 1에 나타낸 바와 같이, 지지판(1)을 준비하는 준비공정이 이루어진다. 구체적으로는, 강성(剛性)을 갖는 지지판(1) 상에 금속막(2)을 형성하여, 표면이 금속막(2)으로 덮인 지지판(1)을 준비한다. 금속막(2)은 후 제조공정에서, 제 1 단자용 배선패턴의 일부가 되는 것이다. 지지판(1)으로서, 프로세스 조건에서 필요로 되는 정도의 강성을 갖는 것이 이용된다. 예를 들어, 지지판(1)은 강성이 있는 SUS(스테인레스)판 또는 알루미늄판 등으로 형성되어도 좋다. 또한, 본 실시예에서 금속막(2)은 구리(銅)로 구성되어 있다. 예를 들어, 지지판(1)이 SUS판으로 구성되어 있으면 구리 도금을 석출시켜 금속막(2)을 형성할 수 있으며, 지지판(1)이 알루미늄판이면 동박을 붙여 금속막(2)을 형성할 수 있다.
다음으로, 도 2에 나타낸 바와 같이, 예를 들어 디스펜서(dispenser)나 인쇄 등에 의해 절연재료로 이루어진 접착층(3)을 금속막(2) 상에 형성한다. 본 실시예에서는, 상기 접착층(3) 상에 후술하는 IC 부품(4)을 실장함으로써, 상기 IC 부품(4)을 금속막(2) 상에 고착하고 있다. 또한, 본 실시예에서는 1개의 IC 부품을 내장시키기 위해 금속막(2) 상의 1개소에 접착층(3)을 형성했지만, 실장하는 내장 부품의 수량, 크기, 형상에 따라 접착층(3)의 재료는 절연재료로 한정되는 것이 아니며, 솔더 페이스트(solder paste)를 사용해도 좋지만 이 경우에는 후술하는 IC 부품(4)의 단자와 금속막(2)을 전기적으로 접속시키기 위한 공정(비아홀 형성 및 도통 비아 형성)이 불필요하게 된다.
다음으로, 도 3에 나타낸 바와 같이, 접착층(3)을 통해 IC 부품(4)을 금속막(2) 상에 탑재하는 탑재공정이 이루어진다. 여기서, IC 부품(4)은 일반적인 MOSFET이며, 제 1 표면(4a) 측에 게이트 단자 및 소스 단자 중 적어도 한 쪽으로서 기능하는 제 1 단자(4b)를 구비하는 동시에, 제 1 표면(4a)과는 반대에 위치하는 제 2 표면(4c) 측에 드레인 단자로서 기능하는 제 2 단자(4d)를 구비하고 있다. 또한, IC 부품(4)에서, 제 2 단자(4d)의 형성면인 제 2 표면(4c) 측은 드레인 단자인 금속층이 대부분을 차지하고 있기 때문에 비교적으로 취약한 구조를 가지게 되지만, 제 1 단자(4b)의 형성면인 제 1 표면(4a) 측은 금속층 및 절연층 등으로 이루어진 비교적으로 강고한 층 구조를 가지고 있다. 즉, IC 부품(4)에서는, 드레인 단자 측이 게이트 단자 및 소스 단자 측보다 취약한 구조로 되어 있으며, 외부 응력 등의 영향에 의해 크랙이 발생하기 쉽게 되어 있다. 또한, IC 부품의 제 1 표면(4a) 측에 게이트 단자 및 소스 단자가 마련되는 경우에는 적어도 2개 이상의 제 1 단자(4b)가 마련되게 되어, 1개의 제 1 단자(4b)가 게이트 단자로서 기능하고, 다른 제 1 단자(4b)가 소스 단자로서 기능하게 된다.
구체적인 탑재방법으로서는, 흡인 노즐을 구비하는 표면 실장기(칩 마운터)를 사용하여, 내장 부품인 IC 부품(4)을 접착층(3) 상에 실장한다. 여기서, IC 부품(4)의 제 1 표면(4a)을 접착층(3)에 근접시켜, 접착층(3)을 통해 IC 부품(4)의 제 1 단자(4b)를 금속막(2)의 표면에 접합한다. 즉, 제 1 단자(4b)가 금속막(2)에 근접하는 위치에 배치되고, 제 2 단자(4d)가 금속막(2)으로부터 이간(離間)하는 위치에 배치되게 된다.
다음으로, 도 4에 나타낸 바와 같이, 제 1 절연층(5)을 형성하는 제 1 절연층 형성공정이 이루어진다. 상기 제 1 절연층 형성공정에서는, 금속막(2) 및 IC 부품(4)을 덮도록(즉, 금속막(2) 및 IC 부품(4)에 대하여) 제 1 절연층(5)이 될 절연수지재료를 적층하여, IC 부품(4)을 제 1 절연층(5) 내에 매설한다. 구체적으로는, IC 부품(4)에 대하여 금속막(2)이 배치된 측과는 반대측(즉, 제 2 표면(4c) 측)에 프리프레그 등의 절연수지재료를 레이업하고, 이를 진공 하에서 가열하면서 프레스하여 수행한다. 이 프레스는, 예를 들어 진공 가압식의 프레스기를 이용하여 이루어진다. 더욱이, 절연수지재료는 열팽계수가 IC 부품(4)에 가까운 것을 사용하는 것이 바람직하다. 또한, 제 1 절연층(5)의 형성 시에, 금속막(2)이 위치하는 면과는 반대측 표면 상에 제 2 단자(4d) 용의 내측 금속층(6)이 형성된다. 여기서, 내측 금속층(6)은 후 제조공정에서 제 2 단자(4d) 용의 배선패턴의 일부가 되는 것이다.
다음으로, 도 5에 나타낸 바와 같이, 지지판(1)이 제거되는 동시에, 금속막(2) 및 접착층(3)을 관통하여 IC 부품(4)의 제 1 단자(4b)에 도달하는 제 1 비아(7)가 형성된다. 제 1 비아(7)의 형성방법으로서는 지지판(1)을 먼저 제거하고, 그 후에, 예를 들어 CO2 레이저를 비아 형성 개소(箇所)에 조사함으로써, CO2 레이저의 조사 부분의 부재가 제거되어 제 1 비아(7)가 형성된다. 더욱이, CO2 레이저에 한정되는 것이 아니라, 예를 들어 UV-YAG나 엑시머(excimer) 등의 고주파 레이저를 이용해도 좋다.
제 1 비아(7)가 형성된 후, 디스미어(desmear) 처리를 실시하여 비아 형성 시에 잔류하고 있는 수지를 제거하는 것이 바람직하다. 또한, 제 1 단자(4b)에는 또한 소프트 에칭 처리를 실시하여, 비아 형성에 의해 노출된 제 1 단자(4b)의 노출면의 산화물이나 유기물을 제거하는 것이 바람직하다. 이에 따라, 신선한 금속의 표면이 노출되게 되어, 그 후 도금 처리에서 석출되는 금속과의 밀착성이 높아지며, 결과적으로 전기적인 접속 신뢰성이 향상된다.
다음으로, 도 6에 나타낸 바와 같이, 제 1 비아(7) 내에 도전체를 충전하여 제 1 도통 비아(8)를 형성하는 동시에, 금속막(2) 및 내측 금속층(6)의 패터닝을 수행한다. 이에 따라, 제 1 도통 비아(8) 및 패터닝된 금속막(2)으로 이루어진 제 1 단자용 배선 패턴(9)이 형성된다. 구체적으로는, 필요에 따라 제 1 비아(7)에 디스미어나 하프 에칭(half etching) 처리를 실시하고 화학 구리 도금이나 전기 구리 도금 등의 도금 처리를 실시하여, 제 1 비아(7)에 도금을 석출시켜 도전체를 충전하여 제 1 도통 비아(8)를 형성한다. 그리고 제 1 절연층(5)의 양면에 배치된 금속막(2) 및 내측 금속층(6)에 대하여 에칭 처리를 실시한다. 여기서, 내측 금속층(6)에 대한 에칭은 IC 부품(4)의 제 2 단자(4d)의 바로 위 부분에 개구가 형성되도록 이루어진다. 즉, IC 부품(4)의 제 2 단자(4d)의 바로 위 부분에는 내측 금속층(6)이 존재하지 않는 영역이 있으며, 상기 영역 부분에 제 1 절연층(5)이 노출되게 된다. 이와 같은 공정을 거쳐 제 1 절연층(5)의 내부(즉, IC 부품(4)의 제 1 단자(4b))로부터 외부를 향해 연장되면서, 제 1 절연층(5)의 표면 상에서도 연장되는 제 1 단자용 배선패턴(9)이 형성된다.
더욱이, 상술한 제 1 도통 비아(8)의 형성공정에서는 제 1 비아(7)에 도전체인 필드 도금(filled plating)을 충전하여 제 1 도통 비아(8)인 필드 비아를 형성했지만, 제 1 비아(7)에 도전성 페이스트(conductive paste)를 충전하여 제 1 도통 비아(8)를 형성해도 좋다.
다음으로, 도 7에 나타낸 바와 같이, 제 2 절연층(11) 및 제 3 절연층(12)을 형성하는 추가 절연층 형성공정이 이루어진다. 상기 추가 절연층 형성공정에서는, 패터닝된 내측 금속층(6)을 덮도록 제 2 절연층(11)이 될 절연수지재료를 적층함과 동시에, 패터닝된 금속막(2)을 덮도록 제 3 절연층(12)이 될 절연수지재료를 적층하여, IC 부품(4)이 내장된 상태의 중간 형성체를 제 2 절연층(11) 및 제 3 절연층(12)에 의해 사이에 둔다. 본 실시예에서는, 제 2 절연층(11) 및 제 3 절연층(12)의 구체적인 형성방법 및 절연재료는 상술한 제 1 절연층(5)의 형성방법 및 절연재료와 마찬가지이므로 그 설명은 생략하지만, 제 2 절연층(11) 및 제 3 절연층(12)의 형성방법 및 절연재료는 상술한 제 1 절연층(5)의 형성방법 및 절연재료뿐만 아니라, 다른 공지의 형성방법 및 일반적인 다른 절연재료를 사용해도 좋다.
또한, 도 7에 나타낸 바와 같이, 제 2 절연층(11) 및 제 3 절연층(12)의 형성 시에, 제 2 절연층(11) 및 제 3 절연층(12)의 표면 상에 제 1 외측 금속층(13) 및 제 2 외측 금속층(14)이 형성된다. 즉, 추가 금속층이 되는 제 1 외측 금속층(13) 및 제 2 외측 금속층(14)을 형성하는 외측 금속층 형성공정이 이루어진다. 여기서, 제 2 외측 금속층(14)은 후 제조공정에서 제 2 단자(4d) 용의 배선패턴의 일부가 되는 것이다.
다음으로, 도 8에 나타낸 바와 같이, 제 2 외측 금속층(14), 제 2 절연층(11) 및 제 1 절연층(5)을 관통하여 IC 부품(4)의 제 2 단자(4d)에 도달하는 제 2 비아(15)가 형성된다. 제 2 비아(15)의 형성방법으로서는, 제 1 비아(7)의 형성방법과 마찬가지로, 예를 들어 CO2 레이저를 비아 형성 개소에 조사함으로써, CO2 레이저의 조사 부분의 부재가 제거되어 각 비아가 형성된다. 더욱이, CO2 레이저에 한정되는 것이 아니라, 예를 들어 UV-YAG나 엑시머 등의 고주파 레이저를 이용해도 좋다.
여기서, 제 2 비아(15)의 형성공정에서는, 내측 금속층(6)의 패턴 형성에 의해 노출된 제 1 절연층(5)의 바로 위 부분에 위치하는 제 2 절연층(11) 및 제 2 외측 금속층(14)을 관통하도록 제 2 비아(15)를 형성한다. 즉, 제 2 비아(15)는 내측 금속층(6)을 관통하지 않고, 내측 금속층(6)의 패턴 개구 부분을 충전하는 제 2 절연층(11)(환언하면, 내측 금속층(6)의 비형성 부분에 있어서의 제 2 절연층(11))을 관통하게 된다.
제 2 비아(15)가 형성된 후 디스미어 처리를 실시하여 비아 형성 시에 잔류하고 있는 수지를 제거하는 것이 바람직하다. 또한, 제 2 단자(4d)에는 또한 소프트 에칭 처리를 실시하여 비아 형성에 의해 노출된 제 2 단자(4d)의 노출면의 산화물이나 유기물을 제거하는 것이 바람직하다. 이에 따라, 신선한 금속의 표면이 노출되게 되며, 그 후의 도금 처리에서 석출되는 금속과의 밀착성이 높아져, 결과적으로 전기적인 접속 신뢰성이 향상된다.
다음으로, 도 9에 나타낸 바와 같이, 제 2 비아(15) 내에 도전체를 충전하여 제 2 도통 비아(16)를 형성함과 동시에, 제 2 외측 금속층(14)의 패터닝을 수행한다. 이에 따라, 제 2 도통 비아(16) 및 패터닝된 제 2 외측 금속층(14)을 포함하는 제 2 단자용 배선패턴(17)이 형성된다. 즉, 제 2 외측 금속층(14)으로부터 제 1 절연층(5) 및 제 2 절연층(11)을 관통하여 제 2 단자(4d)에 도달하는 제 2 비아(15)를 형성한 후에, 제 2 비아(15)에 도전체를 충전하여 제 2 외측 금속층(14)과 제 2 단자(4d)를 전기적으로 접속하는 제 2 도통 비아(16)를 형성하는 도통 비아 형성공정이 이루어진다. 구체적으로는, 필요에 따라 제 2 비아(15)에 디스미어나 하프 에칭 처리를 실시하고 화학 구리 도금이나 전기 구리 도금 등의 도금 처리를 실시하여, 제 2 비아(15)에 도금을 석출시켜 도전체를 충전하여 제 2 도통 비아(16)를 형성한다. 그리고 제 2 절연층(11)에 형성된 제 2 외측 금속층(14)에 대하여 에칭 처리를 실시한다. 이와 같은 공정을 거쳐, 제 1 절연층(5)의 내부(즉, IC 부품(4)의 제 2 단자(4d))로부터 외부를 향해 연장되면서, 제 2 절연층(11)의 표면 상에서도 연장되는 제 2 단자용 배선패턴(17)이 형성된다.
상술한 바와 같은 제 2 도통 비아(16)의 형성공정이 이루어짐으로써, 제 2 도통 비아(16)를 구성하는 부분 중, 제 1 절연층(5)을 관통하는 부분과 제 2 절연층(11)을 관통하는 부분이, 제 2 외측 금속층(14)의 형성 후 동일 공정 내에서 형성되게 된다. 즉, 제 1 절연층(5)을 관통하는 부분과 제 2 절연층(11)을 관통하는 부분 사이에는 경계가 존재하지 않으며, 제 1 절연층(5)을 관통하는 부분 및 제 2 절연층(11)을 관통하는 부분은 동일 재료에 의해 연속적으로 형성되게 된다.
여기서, 도 9에는 나타나 있지 않지만, 내측 금속층(6)과 제 2 외측 금속층은 다른 도통 비아 등에 의해 전기적으로 접속되어 있다. 즉, 제 2 단자용 배선패턴에는 패터닝된 내측 금속층(6)도 포함되게 된다. 상기 다른 도통 비아의 형성은, 상술한 제 2 비아의 형성 및 제 2 비아로의 도전체의 충전을 수행하는 공정 시에 마찬가지로 이루어지게 된다. 또한, 내측 금속층(6)과 제 2 외측 금속층을 전기적으로 접속시키는 상기 다른 도통 비아를 형성하지 않아도 좋다. 또한, 금속막(2) 및 제 1 도통 비아(8)로 이루어진 제 1 단자용 배선패턴(9)은, 제 3 절연층(12)을 관통하는 다른 도통 비아를 통해 제 1 외측 금속층(13)과 전기적으로 접속되어 있어도 좋다.
이상과 같은 제조공정을 거쳐, 도 9에 나타낸 바와 같은 부품내장기판(20)의 형성이 완료된다. 또한, 실제 부품내장기판(20)의 제조에서는, 복수의 부품내장기판(20)이 1매의 기판으로서 제조되고, 복수의 부품내장기판(20)의 형성 완료 후에 상기 1매의 기판을 절단하여, 최종적으로 복수의 부품내장기판(20)을 동시에 제조하게 된다.
본 실시예의 제조방법에서는, 내측 금속층(6)의 형성 후이자, 제 2 외측 금속층(14)의 형성 전에, IC 부품(4)의 제 2 단자(4d)에 전기적으로 접속하는 도통 비아를 형성하지 않고, 제 2 외측 금속층(14)의 형성 후에 제 1 절연층(5)을 관통하는 도통 비아 및 제 2 절연층(11)을 관통하는 도통 비아를 제 2 도통 비아(16)로서 동시에 형성하고 있다. 이와 같이, 제 2 외측 금속층(14)의 형성 후에 제 2 도통 비아(16)을 형성하기 때문에, 제 2 외측 금속층(14)의 형성 시에는 IC 부품(4)의 드레인 비아(즉, 제 2 도통 비아(16))에 압력 집중이 생기지 않아, IC 부품 자체에도 크랙이 발생하지 않게 된다.
더욱이, 제 1 단자(4b) 측에서는 제 1 외측 금속층의 형성 전에 제 1 도통 비아(8)를 형성하고 있지만, 제 1 단자(4b)는 소스 단자 및 게이트 단자 중 적어도 한 쪽이기 때문에 제 1 단자(4b)의 형성면 측은 비교적으로 강고하다. 이 때문에, 제 1 도통 비아(8)에 압력 집중이 생겼더라도 IC 부품(4) 자재(自在)로 크랙이 생기는 것은 아니다.
또한, 본 실시예의 제조방법에서는, 내측 금속층(6)의 적층 후에 상술한 드레인 비아에 대한 압력 집중이 생기지 않기 때문에, IC 부품(4)에 부하를 발생시켜 IC 부품(4)의 크랙 발생으로 이어지는 제조공정이 존재하지 않게 된다. 마찬가지로, 본 실시예의 부품내장기판(20)에는 경년(經年) 변화에 따라 제품에 문제(不具合)(전기적 특성의 불량)를 일으키는 미소 크랙 등도 생기지 않기 때문에, 부품내장기판(20)은 비상하게 우수한 신뢰성을 구비하게 된다.
게다가, 본 실시예의 부품내장기판(20)에서는, 제 2 외측 금속층(14)과 IC 부품(4)의 제 2 단자(4d)가 전기적으로 직접 접속되어 있기 때문에, 부품내장기판(20)의 제 2 외측 금속층(14)을 접지 전위(그라운드)에 접속함으로써, 부품내장기판(20) 자체의 전기적 특성을 향상시킬 수 있다. 즉, IC 부품(4)의 온 상태 및 오프 상태의 전위차를 크게 할 수 있으며, IC 부품(4)의 온오프를 높은 정밀도로 행할 수 있다.
그리고 본 실시예의 부품내장기판(20)에서는, 제 2 비아(15) 내를 필드 도금 또는 도전성 페이스트에 의해 충전을 수행하여 제 2 도통 비아(16)를 형성하기 때문에 도통 비아 1개당 저항값을 저감할 수 있으며, 부품내장기판(20) 자체의 전기적 특성의 향상을 도모할 수 있다.
이상과 같이, 본 실시예에 따른 부품내장기판(20)의 제조방법에서는, 부품내장기판(20)의 제조공정 중 및 제조공정 후의 각종 처리에 있어서도 IC 부품(4)에의 크랙 발생이 억제되어, IC 부품(4)에의 크랙 발생률이 종래보다 저하된 부품내장기판(20)을 제공할 수 있다.
<변형예>
본 발명에 따른 부품내장기판의 제조방법은, 상술한 실시예에 한정되는 것이 아니라, 제 2 도통 비아가 내측 금속층과 접촉하도록 내측 금속층의 패턴 형성, 제 2 비아 및 제 2 도통 비아의 형성을 행하여도 좋다. 이와 같은 경우의 부품내장기판의 제조방법 및 이에 따라 제조되는 부품내장기판(20')을 도 10 내지 도 13을 참조하면서 설명한다. 여기서, 도 10 내지 도 13은 변형예에 따른 부품내장기판의 제조방법의 각 제조공정에 있어서의 개략 단면도이다. 또한, 상술한 실시예에서의 도 1 내지 도 5의 제조공정(준비공정~제 1 비아(7)의 형성공정)의 설명은, 변형에에 있어서의 제조방법에서도 동일하기 때문에 그 설명은 생략한다. 또한, 상술한 실시예에 따른 부품내장기판(20)과 동일 구성에 대해서는 동일한 부호를 붙이고 그 설명을 생략한다.
도 10에 나타낸 바와 같이, 제 1 비아(7)의 형성 후, 제 1 비아(7) 내에 도전체를 충전하여 제 1 도통 비아(8)를 형성함과 동시에, 금속막(2) 및 내측 금속층(6)의 패터닝을 수행한다. 이에 따라, 제 1 도통 비아(8) 및 패터닝된 금속막(2)으로 이루어진 제 1 단자용 배선패턴(9)이 형성된다. 본 변형예에서는, 내측 금속층(6)에 형성되는 패턴의 개구 직경이 상술한 실시예보다 작게 되어 있다.
다음으로, 도 11에 나타낸 바와 같이, 제 2 절연층(11) 및 제 3 절연층(12)을 형성하는 추가 절연층 형성공정이 이루어진다. 상기 추가 절연층 형성공정에서는, 패터닝된 내측 금속층(6)을 덮도록 제 2 절연층(11)이 될 절연수지재료를 적층하는 동시에, 패터닝된 금속막(2)을 덮도록 제 3 절연층(12)이 될 절연수지재료를 적층하여, IC 부품(4)이 내장된 상태의 중간 형성체를 제 2 절연층(11) 및 제 3 절연층(12)에 의해 사이에 둔다.
또한, 도 11에 나타낸 바와 같이, 제 2 절연층(11) 및 제 3 절연층(12)의 형성 시에, 제 2 절연층(11) 및 제 3 절연층(12)의 표면 상에 제 1 외측 금속층(13) 및 제 2 외측 금속층(14)이 형성된다. 즉, 추가 금속층이 되는 제 1 외측 금속층(13) 및 제 2 외측 금속층(14)을 형성하는 외측 금속층 형성공정이 이루어진다.
다음으로, 도 12에 나타낸 바와 같이, 제 2 외측 금속층(14), 제 2 절연층(11), 내측 금속층(6) 및 제 1 절연층(5)을 관통하여 IC 부품(4)의 제 2 단자(4d)에 도달하는 제 2 비아(21)가 형성된다. 제 2 비아(21)의 형성방법으로서는, 상술한 실시예의 제 1 비아(7)의 형성방법과 마찬가지로, 예를 들어 CO2 레이저를 비아 형성 개소에 조사함으로써, CO2 레이저의 조사 부분의 부재가 제거되어 각 비아가 형성된다. 이 때, 제 2 비아(21)의 측부(側部)가 내측 금속층(6)의 측면과 접촉하도록 한다. 이에 따라, 후술하는 제 2 도통 비아(22)가 내측 금속층(6)과 접촉하게 된다. 또한, CO2 레이저에 한정되는 것이 아니라, 예를 들어 UV-YAG나 엑시머 등의 고주파 레이저를 이용해도 좋다.
다음으로, 도 13에 나타낸 바와 같이, 제 2 비아(21) 내에 도전체를 충전하여 제 2 도통 비아(22)를 형성함과 동시에, 제 2 외측 금속층(14)의 패터닝을 수행한다. 이에 따라, 제 2 도통 비아(22), 패터닝된 제 2 외측 금속층(14), 내측 금속층(6)으로 이루어진 제 2 단자용 배선패턴(17)이 형성된다. 즉, 제 2 외측 금속층(14)으로부터 제 1 절연층(5), 내측 금속층(6) 및 제 2 절연층(11)을 관통하여 제 2 단자(4d)에 도달하는 제 2 비아(21)를 형성한 후에, 제 2 비아(21)에 도전체를 충전하여 제 2 외측 금속층(14), 내측 금속층(6) 및 제 2 단자(4d)를 전기적으로 접속하는 제 2 도통 비아(22)를 형성하는 도통 비아 형성공정이 이루어진다. 도전체를 충전하는 공정에 대해서는 상술한 실시예와 동일하기 때문에 그 설명은 생략한다. 이와 같은 공정을 거쳐, 제 1 절연층(5)의 내부(즉, IC 부품(4)의 제 2 단자(4d))로부터 외부를 향해 연장되면서, 제 1 절연층(5) 및 제 2 절연층(11)의 표면 상에서도 연장되는 제 2 단자용 배선패턴(17)이 형성된다.
이상과 같은 제조공정을 거쳐, 도 13에 나타낸 바와 같은 부품내장기판(20')의 형성이 완료된다. 부품내장기판(20')은 내측 금속층(6)의 형성 면적이 비교적 크고 동시에 제 2 단자용 배선패턴(17)의 형성 면적도 종래보다 크게 되며, 드레인 단자인 제 2 단자(4d)의 전위를 접지 전위에 보다 확실하게 가까이할 수 있어, 부품내장기판(20')의 전기적 특성이 보다 향상되게 된다.
1: 지지판 2: 금속막
3: 접착층 4: IC 부품
4a: 제 1 표면 4b: 제 1 단자
4c: 제 2 표면 4d: 제 2 단자
5: 제 1 절연층 6: 내측 금속층
7: 제 1 비아 8: 제 1 도통 비아
9: 제 1 단자용 배선배턴 11: 제 2 절연층
12: 제 3 절연층 13: 제 1 외측 금속층
14: 제 2 외측 금속층 15: 제 2 비아
16: 제 2 도통 비아 17: 제 2 단자용 배선패턴
20, 20': 부품내장기판
21: 제 2 비아 22: 제 2 도통 비아

Claims (12)

  1. 제 1 표면 측에 제 1 단자를 구비하는 동시에, 상기 제 1 표면 측보다 취약한 구조를 갖는 제 2 표면 측에 제 2 단자를 구비하는 IC 부품을 내장하는 부품내장기판의 제조방법에 있어서,
    표면 상에 금속막이 형성된 지지판을 준비하는 준비공정과,
    상기 금속막의 표면 상에 접착층을 통해 상기 제 1 단자를 접합하는 동시에, 상기 접착층 측과는 반대측에 상기 제 2 단자를 배치하여 IC 부품을 탑재하는 탑재공정과,
    상기 금속막 및 상기 IC 부품을 덮도록 절연수지재료를 적층하여, 상기 IC 부품을 매설하는 제 1 절연층을 형성하는 제 1 절연층 형성공정과,
    상기 제 1 절연층의 표면 상에 내측 금속층을 형성하는 내측 금속층 형성공정과,
    상기 제 1 단자와 상기 금속막을 전기적으로 접속하여 제 1 단자용 배선패턴을 형성하는 배선패턴 형성공정과,
    상기 내측 금속층을 덮도록 절연수지재료를 적층하여 제 2 절연층을 형성하는 제 2 절연층 형성공정과,
    상기 제 2 절연층의 표면 상에 외측 금속층을 형성하는 외측 금속층 형성공정과,
    상기 외측 금속층으로부터 상기 제 1 절연층 및 상기 제 2 절연층을 관통하여 상기 제 2 단자에 도달하는 비아를 형성하고, 상기 비아 내에 도전체를 충전하여 상기 외측 금속층과 상기 제 2 단자를 전기적으로 접속하는 도통 비아를 형성하는 도통 비아 형성공정을 포함하는 것을 특징으로 하는 부품내장기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 단자는 소스 단자 및 게이트 단자 중 적어도 어느 하나이며, 상기 제 2 단자는 드레인 단자인 것을 특징으로 하는 부품내장기판의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 내측 금속층 형성공정에서는, 상기 내측 금속층에 원하는 형상을 형성하는 패턴 형성공정을 포함하고,
    상기 도통 비아 형성공정에서는, 상기 내측 금속층의 비형성 부분에 있어서 상기 제 2 절연층을 관통하여, 상기 외측 금속층과 상기 제 2 단자를 직접적으로 접속하는 것을 특징으로 하는 부품내장기판의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 도통 비아 형성공정에서는, 상기 도통 비아와 상기 내측 금속층을 접촉시키면서, 상기 제 2 단자, 상기 내측 금속층 및 상기 외측 금속층을 도통 비아에 의해 전기적으로 접속시키는 것을 특징으로 하는 부품내장기판의 제조방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 도통 비아 형성공정에서는, 필드 도금(filled plating) 또는 도전성 페이스트(conductive paste)의 충전에 의해 상기 도통 비아를 형성하는 것을 특징으로 하는 부품내장기판의 제조방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 외측 금속층 형성공정 후에 상기 도통 비아 형성공정을 수행함으로써, 상기 IC 부품에 있어서의 크랙의 발생이 방지되고 있는 것을 특징으로 하는 부품내장기판의 제조방법.
  7. 절연수지재료를 포함하는 제 1 절연층과,
    제 1 표면 측에 제 1 단자를 구비하고, 상기 제 1 표면 측보다 취약한 구조를 갖는 제 2 표면 측에 제 2 단자를 구비하는 동시에, 상기 절연층에 매설된 IC 부품과,
    상기 IC 부품의 상기 제 1 단자와 상기 제 1 절연층의 외부를 전기적으로 접속하는 제 1 단자용 배선패턴과,
    상기 제 1 절연층의 상기 제 1 단자용 배선패턴의 형성면과는 반대측에 형성된 내측 금속층과,
    절연수지재료를 포함하며, 상기 내측 금속층을 덮도록 형성된 제 2 절연층과,
    상기 제 2 절연층 상에 형성된 외측 금속층과,
    상기 제 1 절연층 및 상기 제 2 절연층을 관통하여 상기 외측 금속층과 상기 제 2 단자를 전기적으로 접속하는 도통 비아를 가지며,
    상기 도통 비아는, 상기 제 1 절연층을 관통하는 부분과, 상기 제 2 절연층을 관통하는 부분이 동일 공정 내에서 형성되는 것을 특징으로 하는 부품내장기판.
  8. 제 7 항에 있어서,
    상기 제 1 단자는 소스 단자 및 게이트 단자 중 적어도 어느 하나이며, 상기 제 2 단자는 드레인 단자인 것을 특징으로 하는 부품내장기판.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 도통 비아는, 상기 외측 금속층과 상기 내측 금속층을 전기적으로 접속하지 않고, 상기 외측 금속층과 상기 제 2 단자를 직접적으로 접속하는 것을 특징으로 하는 부품내장기판.
  10. 제 7 항 또는 제 8 항에 있어서,
    상기 도통 비아는, 상기 내측 금속층을 관통하면서, 상기 외측 금속층, 상기 내측 금속층 및 상기 제 2 단자를 전기적으로 접속하는 것을 특징으로 하는 부품내장기판.
  11. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 도통 비아는, 필드 도금 또는 도전성 페이스트의 충전에 의해 형성되는 것을 특징으로 하는 부품내장기판.
  12. 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 외측 금속층의 형성 후에 상기 도통 비아를 형성함으로써, 상기 IC 부품에 크랙이 발생하지 않는 것을 특징으로 하는 부품내장기판.
KR1020157034006A 2013-05-14 2013-05-14 부품내장기판의 제조방법 및 부품내장기판 KR20160007546A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/063432 WO2014184873A1 (ja) 2013-05-14 2013-05-14 部品内蔵基板の製造方法及び部品内蔵基板

Publications (1)

Publication Number Publication Date
KR20160007546A true KR20160007546A (ko) 2016-01-20

Family

ID=51897894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157034006A KR20160007546A (ko) 2013-05-14 2013-05-14 부품내장기판의 제조방법 및 부품내장기판

Country Status (7)

Country Link
US (1) US9793218B2 (ko)
EP (1) EP2999319B1 (ko)
JP (1) JP6235575B2 (ko)
KR (1) KR20160007546A (ko)
CN (1) CN105210462B (ko)
TW (1) TWI622333B (ko)
WO (1) WO2014184873A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016160775A1 (en) * 2015-03-30 2016-10-06 Murata Manufacturing Co., Ltd. High-frequency transformer design for dc/dc resonant converters
WO2017103998A1 (ja) * 2015-12-15 2017-06-22 株式会社メイコー 部品内蔵基板、及び部品内蔵基板の製造方法
WO2018182613A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Formation of tall metal pillars using multiple photoresist layers
JP6904055B2 (ja) * 2017-05-19 2021-07-14 Tdk株式会社 半導体ｉｃ内蔵基板及びその製造方法
CN109413892A (zh) * 2018-12-17 2019-03-01 盐城维信电子有限公司 一种柔性线路板的导通孔局部电镀铜方法
CN109661126A (zh) * 2018-12-17 2019-04-19 盐城维信电子有限公司 一种柔性线路板的导通孔整板电镀铜方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007535157A (ja) * 2004-04-27 2007-11-29 イムベラ エレクトロニクス オサケユキチュア 電子モジュール及びその製造方法
JP4874305B2 (ja) 2008-07-22 2012-02-15 株式会社メイコー 電気・電子部品内蔵回路基板とその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053447A (ja) 1999-08-05 2001-02-23 Iwaki Denshi Kk 部品内蔵型多層配線基板およびその製造方法
JP2001332866A (ja) * 2000-05-24 2001-11-30 Matsushita Electric Ind Co Ltd 回路基板及びその製造方法
US6292366B1 (en) * 2000-06-26 2001-09-18 Intel Corporation Printed circuit board with embedded integrated circuit
FI119215B (fi) * 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
FI115285B (fi) * 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
JP4209178B2 (ja) * 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP2005045228A (ja) * 2003-07-09 2005-02-17 Matsushita Electric Ind Co Ltd 光学情報記録媒体とその製造方法
FI20040592A (fi) * 2004-04-27 2005-10-28 Imbera Electronics Oy Lämmön johtaminen upotetusta komponentista
TWI245388B (en) * 2005-01-06 2005-12-11 Phoenix Prec Technology Corp Three dimensional package structure of semiconductor chip embedded in substrate and method for fabricating the same
KR100714196B1 (ko) * 2005-07-11 2007-05-02 삼성전기주식회사 전기소자를 내장한 인쇄회로기판 및 그 제조방법
JP4535002B2 (ja) * 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
JP4826248B2 (ja) * 2005-12-19 2011-11-30 Ｔｄｋ株式会社 Ｉｃ内蔵基板の製造方法
JP4976840B2 (ja) * 2006-12-22 2012-07-18 株式会社東芝 プリント配線板、プリント配線板の製造方法および電子機器
AT10247U8 (de) * 2008-05-30 2008-12-15 Austria Tech & System Tech Verfahren zur integration wenigstens eines elektronischen bauteils in eine leiterplatte sowie leiterplatte
US7902661B2 (en) * 2009-02-20 2011-03-08 National Semiconductor Corporation Integrated circuit micro-module
US8664043B2 (en) 2009-12-01 2014-03-04 Infineon Technologies Ag Method of manufacturing a laminate electronic device including separating a carrier into a plurality of parts
JP2011222554A (ja) 2010-04-02 2011-11-04 Denso Corp 半導体チップ内蔵配線基板
JP2011249745A (ja) * 2010-04-28 2011-12-08 Denso Corp 多層基板
CN102742367B (zh) * 2010-07-23 2015-04-22 欣兴电子股份有限公司 线路板及其制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007535157A (ja) * 2004-04-27 2007-11-29 イムベラ エレクトロニクス オサケユキチュア 電子モジュール及びその製造方法
JP4874305B2 (ja) 2008-07-22 2012-02-15 株式会社メイコー 電気・電子部品内蔵回路基板とその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
일본 공표특허공보 특표2007-535157호(2007.11.29.) 1부. *

Also Published As

Publication number Publication date
CN105210462B (zh) 2018-05-25
US20160099215A1 (en) 2016-04-07
CN105210462A (zh) 2015-12-30
TW201511623A (zh) 2015-03-16
WO2014184873A1 (ja) 2014-11-20
TWI622333B (zh) 2018-04-21
EP2999319A4 (en) 2017-01-25
EP2999319B1 (en) 2020-07-08
JP6235575B2 (ja) 2017-11-22
US9793218B2 (en) 2017-10-17
EP2999319A1 (en) 2016-03-23
JPWO2014184873A1 (ja) 2017-02-23

Similar Documents

Publication Publication Date Title
US20130155639A1 (en) Electronic component and method for manufacturing the same
US20100014265A1 (en) Flex-rigid wiring board and electronic device
US20100155109A1 (en) Flex-rigid wiring board and method for manufacturing the same
TWI478642B (zh) 具有內埋元件的電路板及其製作方法
KR20160007546A (ko) 부품내장기판의 제조방법 및 부품내장기판
KR102194718B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
JPWO2014162478A1 (ja) 部品内蔵基板及びその製造方法
KR20150102504A (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR20160090625A (ko) 전자소자내장형 인쇄회로기판 및 그 제조방법
KR20150081155A (ko) 패키지 기판, 패키지 기판 제조 방법 및 이를 이용한 반도체 패키지
KR20090096809A (ko) 반도체 부품 내장형 인쇄회로기판 제조 방법
KR20150137829A (ko) 패키지 기판 및 패키지 기판 제조 방법
KR20160019297A (ko) 인쇄회로기판 및 그 제조방법
WO2014125567A1 (ja) 部品内蔵基板及びその製造方法
KR20140098675A (ko) 배선 기판 및 그 제조 방법
TWI477214B (zh) 具有內埋元件的電路板及其製作方法
KR101067214B1 (ko) 인쇄회로기판 및 그 제조방법
JP2014232812A (ja) プリント配線板およびその製造方法
WO2014188493A1 (ja) 部品内蔵基板及びその製造方法
CN111629513B (zh) 同时具有贯孔及盲孔的多层电路板结构及其制法
WO2017103998A1 (ja) 部品内蔵基板、及び部品内蔵基板の製造方法
JP6839099B2 (ja) 部品内蔵基板及び部品内蔵基板の製造方法
KR102186150B1 (ko) 절연 필름을 이용한 인쇄회로기판 및 그 제조 방법
KR20140145769A (ko) 인쇄회로기판 및 그의 제조방법
TW202002729A (zh) 構件內置基板以及構件內置基板的製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right