Nothing Special   »   [go: up one dir, main page]

JPWO2014162478A1 - 部品内蔵基板及びその製造方法 - Google Patents

部品内蔵基板及びその製造方法 Download PDF

Info

Publication number
JPWO2014162478A1
JPWO2014162478A1 JP2015509731A JP2015509731A JPWO2014162478A1 JP WO2014162478 A1 JPWO2014162478 A1 JP WO2014162478A1 JP 2015509731 A JP2015509731 A JP 2015509731A JP 2015509731 A JP2015509731 A JP 2015509731A JP WO2014162478 A1 JPWO2014162478 A1 JP WO2014162478A1
Authority
JP
Japan
Prior art keywords
component
protective
insulating layer
embedded
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015509731A
Other languages
English (en)
Inventor
光昭 戸田
戸田　　光昭
松本　徹
徹 松本
聖子 村田
聖子 村田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Meiko Co Ltd
Original Assignee
Meiko Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Meiko Co Ltd filed Critical Meiko Co Ltd
Publication of JPWO2014162478A1 publication Critical patent/JPWO2014162478A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10439—Position of a single component
    • H05K2201/10454—Vertically mounted
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

部品内蔵基板（２０）は、絶縁樹脂材料を含む絶縁層（６）と、絶縁層（６）に埋設された少なくとも１つのＩＣ部品（４）と、ＩＣ部品（４）の接続端子（４ａ、４ｂ）と絶縁層（６）の外部とを電気的に接続する配線パターン（１６）と、絶縁層（６）に埋設され、ＩＣ部品（４）よりも背高であって電気的に機能することがない少なくとも１つの保護部品（５）と、を有する。

Description

本発明は、電気部品又は電子部品を内蔵する部品内蔵基板、及びその製造方法にかんする。
従来から、各種の電気・電子機器の小型化、薄型化、軽量化、及び多機能化を図るための研究開発が行われてきている。特に、携帯電話、ノートパソコン、デジタルカメラ等の民生品では、多機能化を図りつつも小型化、薄型化、及び軽量化が強く求められている。また、各種の電気・電子機器においては、伝送信号の高周波化及び高速化も図られており、これに伴う信号ノイズの増大を防止することも要求されている。
このような要求を実現するために、電気・電子機器に組み込まれる回路基板として、従来は基板表面に実装されていた各種の電気・電子部品を基板の絶縁層である絶縁基材内に内蔵した構造を備える部品内蔵基板や、当該部品内蔵基板を積層してなる部品内蔵多層回路基板の研究開発及び製造が従来から行われてきている。例えば、特許文献１に、部品内蔵基板及びその製造方法が開示されている。
特許文献１に開示された部品内蔵基板の製造方法においては、支持体上に銅箔からなる導電薄膜層を形成して、当該導電薄膜層上に接着剤を塗布する。続いて、当該接着剤を介して内蔵部品の実装を行い、その後に当該内蔵部品を覆うように絶縁基材を形成する。このような製造工程を経て形成された部品内蔵基板は、基板自体の厚さが従来よりも薄くなり、更には基板表面上に実装するよりも多くの電気・電子部品を内蔵することが可能となり、様々な用途の電気・電子機器に用いることができる。
特許第４８７４３０５号公報
しかしながら、内蔵部品として、金属酸化膜半導体の電界効果型トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field-Effect Transistor）、又は誘電率の低い材料（Ｌｏｗ−ｋ材料）を層間絶縁膜材料として使用している集積回路（ＩＣ：Integrated Circuit）等の機械剛性が脆弱なものを使用すると、部品内蔵基板の製造工程中又は部品内蔵基板完成後の部品等の実装処理又は加熱処理等によって、当該内部部品にクラックが生じる問題がある。当該クラックの原因としては、部品内蔵基板に対する機械的な衝撃若しくは曲げ応力、又は当該内蔵部品とそれを封止する樹脂との熱膨張差による内部応力が考えられる。
本発明はこのような課題に鑑みてなされたものであり、その目的とするところは、内蔵部品へのクラック発生率が従来よりも低減された部品内蔵基板と、部品内蔵基板の製造行程中、及び製造工程後の各種の処理においても内蔵部品へのクラック発生が抑制される部品内蔵基板の製造方法を提供することにある。
上記目的を達成するため、本発明の部品内蔵基板は、絶縁樹脂材料を含む絶縁層と、前記絶縁層に埋設された少なくとも１つのＩＣ部品と、前記ＩＣ部品の接続端子と前記絶縁層の外部とを電気的に接続する配線パターンと、前記絶縁層に埋設され、前記ＩＣ部品よりも背高であって電気的に機能することがない少なくとも１つの保護部品と、を有することを特徴とする。
上述した部品内蔵基板において、前記絶縁層に前記ＩＣ部品が１つ埋設され、前記ＩＣ部品の周囲を取り囲むように複数の前記保護部品が配置されていることが好ましい。
また、上述したいずれかの部品内蔵基板において、前記保護部品は、前記ＩＣ部品よりも剛性が高いことが好ましい。
更に、上述したいずれかの部品内蔵基板において、前記保護部品は、絶縁材料から構成されていてもよい。この場合、当該部品内蔵基板は、前記絶縁層の外部から前記保護部品に到達する導通ビアを備えていてもよい。
そして、上述した導通ビアを備える場合、前記導通ビアは、前記絶縁層の表裏面のそれぞれから前記絶縁層の内部に向かって延在するとともに前記保護部品の端部に到達し、前記配線パターンは、前記絶縁層の一端面上に形成された金属層、及び前記金属層から前記絶縁層の内部に向かって延在して前記金属層の形成面側に位置する前記ＩＣ部品の接続端子に到達する他の導通ビアのみからなることが好ましい。
一方、前記保護部品は能動部品又は受動部品であって、前記絶縁層に囲まれることによって電気的に絶縁されていてもよい。
上記目的を達成するため、本発明の部品内蔵基板の製造方法は、表面上に金属層が形成された支持板を準備する準備工程と、前記金属層の表面上に接着層を介し、ＩＣ部品及び前記ＩＣ部品よりも背高の保護部品をそれぞれ少なくとも１つ搭載する搭載工程と、前記金属層、前記ＩＣ部品及び前記保護部品を覆うように絶縁樹脂材料を積層し、前記ＩＣ部品及び前記保護部品を埋設する絶縁層を形成する絶縁層形成工程と、前記ＩＣ部品の接続端子と前記絶縁層の外部とを電気的に接続する配線パターンを形成する配線パターン形成工程と、を有し、前記保護部品を電気的に機能させる導通状態を形成しないことを特徴とする。
上述した部品内蔵基板の製造方法において、前記搭載工程では、前記ＩＣ部品を１つのみ搭載し、前記１つのＩＣ部品の周囲を取り囲むように複数の前記保護部品を配置して搭載することが好ましい。
また、上述したいずれかの部品内蔵基板の製造方法において、前記保護部品は、前記ＩＣ部品よりも剛性が高いことが好ましい。
更に、上述したいずれかの部品内蔵基板の製造方法において、前記配線パターン形成工程は、前記金属層及び前記接着層を貫通して前記接着層側に位置する前記ＩＣ部品の接続端子に到達する第１ビアを形成する工程と、前記第１ビアに導電体を充填する工程と、を含んでいてもよい。この場合に、前記配線パターン形成工程は、前記絶縁層を貫通して前記接着層側とは反対側に位置する前記ＩＣ部品の接続端子に到達する第２ビアを形成する工程と、前記第２ビアに導電体を充填する工程と、を更に含んでいてもよい。
上述した第１ビア及び第２ビアを形成する工程を含む製造方法において、前記保護部品が絶縁材料からなり、前記配線パターン形成工程は、前記金属層及び前記接着層を貫通して前記接着層側に位置する前記保護部品の一端に到達する第３ビアを形成する工程と、前記絶縁層を貫通して前記接着層側とは反対側に位置する前記保護部品の他端に到達する第４ビアを形成する工程と、前記第３ビア及び前記第４ビアに導電体を充填する工程と、を含んでいてもよい。
一方、上述した第１ビア及び第２ビアを形成する工程を含む製造方法において、前記保護部品が能動部品又は受動部品であり、前記保護部品を前記絶縁層に囲まれた状態を維持して電気的に絶縁させてもよい。
そして、上述したいずれかの部品内蔵基板の製造方法において、前記配線パターン形成工程にて、前記金属層にパターニングを施し、前記配線パターンを前記絶縁層の表面上に延在させてもよい。
本発明に係る部品内蔵基板は、脆弱なＩＣ部品と当該ＩＣ部品よりも背高の保護部品とが内蔵部品として絶縁層内に埋設されているため、衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張等のＩＣ部品におけるクラック発生要因の影響が軽減され、従来よりもＩＣ部品におけるクラックの発生が抑制される。
また、本発明に係る部品内蔵基板の製造方法においては、脆弱なＩＣ部品と当該ＩＣ部品よりも背高の保護部品とを内蔵部品として絶縁層内に埋設するため、部品内蔵基板の製造行程中、及び製造工程後の各種の処理においてもＩＣ部品へのクラック発生が抑制される。
本発明の実施例に係る部品内蔵基板の製造方法の各製造工程における概略断面図である。 本発明の実施例に係る部品内蔵基板の製造方法の各製造工程における概略断面図である。 図２に示された製造工程における概略平面図である。 本発明の実施例に係る部品内蔵基板の製造方法の各製造工程における概略断面図である。 図４に示された製造工程における概略平面図である。 本発明の実施例に係る部品内蔵基板の製造方法の各製造工程における概略断面図である。 本発明の実施例に係る部品内蔵基板の製造方法の各製造工程における概略断面図である。 本発明の実施例に係る部品内蔵基板の製造方法の各製造工程における概略断面図である。 本発明の変形例に係る部品内蔵基板の概略断面図である。 本発明の変形例に係る部品内蔵基板の概略断面図である。 本発明の変形例に係る部品内蔵基板の概略断面図である。
以下、図面を参照し、本発明の実施の形態について、実施例及び変形例に基づき詳細に説明する。なお、本発明は以下に説明する内容に限定されるものではなく、その要旨を変更しない範囲において任意に変更して実施することが可能である。また、実施例及び変形例の説明に用いる図面は、いずれも本発明による部品内蔵基板及びその構成部材を模式的に示すものであって、理解を深めるべく部分的な強調、拡大、縮小、または省略などを行っており、部品内蔵基板及びその構成部材の縮尺や形状等を正確に表すものとはなっていない場合がある。更に、実施例及び変形例で用いる様々な数値は、いずれも一例を示すものであり、必要に応じて様々に変更することが可能である。
＜実施例＞
以下において、本発明の実施例に係る部品内蔵基板の製造方法について、図１乃至図８を参照して詳細に説明する。ここで、図１、図２、図４、図６乃至図８は、本実施例に係る部品内蔵基板の製造方法の各製造工程における概略断面図である。また、図３は図２に示された製造工程における概略平面図であり、図５は図４に示された製造工程における概略平面図である。
先ず、図１に示すように、支持板１を準備する準備工程が行われる。具体的には、剛性を有する支持板１上に金属層２を形成し、表面が金属層２に覆われた支持板１を準備する。金属層２は、後の製造工程において、配線パターンの一部となるべきものである。支持板１として、プロセス条件にて必要とされる程度の剛性を有するものが用いられる。例えば、支持板１は、剛性のあるＳＵＳ（ステンレス）板又はアルミ板等で形成されてもよい。また、本実施例において、金属層２は銅から構成されている。例えば、支持板１がＳＵＳ板から構成されていれば銅めっきを析出させて金属層２を形成することができ、支持板１がアルミ板であれば銅箔を貼り付けて金属層２を形成できる。
次に、図２及び図３に示すように、例えばディスペンサーや印刷等によって絶縁材料からなる接着層３を金属層２上に形成する。本実施例においては、後述する図４及び図５の工程において、５つの内蔵部品（１つのＩＣ部品および４つの保護部品）を実装するため、金属層２上の５箇所に接着層３が互いに離間して形成される。また、接着層３の配置構成として、金属層２の中央部に１つの接着層３が配置され、残りの４つの接着層３が当該中央部に形成された１つの接着層３を囲むように配置される。なお、図３においては接着層３を５つ形成していたが、実際の製造工程には、当該５つを１組として、複数組の接着層３が形成されることになる。また、実装する内蔵部品の数量、寸法、形状に応じて接着層３の数量及び配置構成は適宜変更することができる。
次に、図４及び図５に示すように、接着層３を介してＩＣ部品４及び保護部品５を金属層２上に搭載する搭載工程が行われる。具体的には、吸引ノズルを備える表面実装機（チップマウンタ）を用い、内蔵部品であるＩＣ部品４及び保護部品５を接着層３上に搭載する。ここで、ＩＣ部品４は、接続端子４ａ、４ｂを備えるＭＯＳＦＥＴ、又は誘電率の低い材料を層間絶縁膜材料として使用している集積回路等であり、応力等の影響によってクラックが生じやすい比較的に脆弱な部品である。一方、保護部品５は、絶縁材料から構成されており、導電性及び接続端子を有していない。また、保護部品５は、ＩＣ部品よりも背高であり（すなわち、積層方向における厚みが厚い）且つＩＣ部品４よりも剛性が高い部品である。本実施例においては、保護部品５としてガラスエポキシ基板を直方体状に加工したものが用いられている。
また、図４に示すように、ＩＣ部品４は、その接続端子４ａが接着層３と接着するように搭載されている。一方、保護部品５は、直方体の６面の内の１面が接着層３と接着するように搭載されている。更に、図５に示すように、ＩＣ部品４及び保護部品５が搭載されると、ＩＣ部品４の周囲を取り囲むように、保護部品５が配置されることになる。なお、ＩＣ部品４及び保護部品５の搭載は、半田を用いて金属層２上に行ってもよい。
次に、図６に示すように、絶縁層６を形成する絶縁層形成工程が行われる。当該絶縁層形成工程においては、金属層２、ＩＣ部品４及び保護部品５を覆うように、（すなわち、金属層２、ＩＣ部品４及び保護部品５に対して）絶縁層６となるべき絶縁樹脂材料を積層し、ＩＣ部品４及び保護部品５を絶縁層６内に埋設する。具体的には、ＩＣ部品４及び保護部品５に対して金属層２が配された側とは反対側にプリプレグ等の絶縁樹脂材料をレイアップし、これを真空下で加熱しながらプレスして行う。このプレスは、例えば真空加圧式のプレス機を用いて行われる。なお、絶縁樹脂材料は、熱膨張係数がＩＣ部品４に近いものを使用することが好ましい。また、絶縁層６の形成の際に、金属層２が位置する面とは反対側の表面上に、別の金属層７が形成される。ここで、金属層７は、金属層２と同様に、後の製造工程において、配線パターンの一部となるべきものである。
次に、図７に示すように、支持板１が除去されるとともに、第１ビア１１、第２ビア１２、第３ビア１３、及び第４ビア１４が形成される。第１ビア１１〜第４ビア１４の形成方法としては、支持板１を先ず除去し、その後に、例えばＣＯ２レーザをビア形成箇所に照射することにより、ＣＯ２レーザの照射部分の部材が除去されて各ビアが形成される。なお、ＣＯ２レーザに限られることなく、例えば、ＵＶ−ＹＡＧやエキシマ等の高周波レーザを用いてもよい。
ここで、第１ビア１１は、金属層２及び接着層３を貫通し、接着層３側に位置する接続端子４ａに到達している。また、第２ビア１２は、金属層７及び絶縁層６を貫通し、接着層３側とは反対側に位置する接続端子４ｂに到達している。更に、第３ビア１３は、金属層２及び接着層３を貫通し、接着層３側に位置する保護部品５の一端に到達している。そして、第２ビア１２は、金属層７及び絶縁層６を貫通し、接着層３側とは反対側に位置する保護部品５の他端に到達している。
各ビア形成が形成された後、デスミア処理を施し、ビア形成の際に残留している樹脂を除去することが好ましい。また、接続端子４ａ、４ｂには更にソフトエッチング処理を施し、ビア形成によって露出した接続端子４ａ、４ｂの露出面の酸化物や有機物を除去することが好ましい。これにより、新鮮な金属の表面が露出することになり、その後のめっき処理において析出する金属との密着性が高まり、結果として電気的な接続信頼性が向上する。
次に、図８に示すように、各ビア内に導電体を充填して導通ビア１５を形成するとともに、金属層２、７のパターニングを行い、導通ビア１５及びパターニングされた金属層２、７からなる配線パターン１６を形成する。具体的には、必要に応じて各ビアにデスミアやハーフエッチング処理を施して化学銅めっきや電気銅めっき等のめっき処理を施し、各ビア内にめっきを析出させて導電体を充填して導通ビア１５を形成する。そして、絶縁層６の両面に配された金属層２、７に対してエッチング処理を施す。このような工程を経て、絶縁層６の内部から外部に向かって延在しつつ、絶縁層６の表面上においても延在する配線パターン１６が形成される。
ここで、ＩＣ部品４の接続端子４ａ、４ｂから絶縁層６の外部に向かって延在する配線パターン１６は、ＩＣ部品４に対して電力を供給するための導通経路として機能することになる。一方、保護部品５の両端から絶縁層６の外部に向かって延在する配線パターン１６は、ＩＣ部品４と電気的に接続されていない。また、配線パターン１６は、保護部品５自体が絶縁体であるため、導通経路として機能することはない。すなわち、保護部品５が電気的に機能することはなく、保護部品５を電気的に機能させる導通状態が形成されていないことになる。
なお、本実施例においては、ＩＣ部品４の接続端子４ａに電気的に接続される配線パターン１６が表出している面を裏面とし、ＩＣ部品４の接続端子４ｂに電気的に接続される配線パターン１６が表出している面を表面とするが、当該裏面及び表面の定義は、部品内蔵基板の使用方向に応じて入れ替わることもある。
以上のような製造工程を経て、部品内蔵基板２０の形成が完了する。なお、実際の部品内蔵基板２０の製造においては、複数の部品内蔵基板２０が１枚の基板として製造され、複数の部品内蔵基板２０の形成完了後に当該１枚の基板を切断し、最終的に複数の部品内蔵基板２０を同時に製造することになる。
図８に示す部品内蔵基板２０においては、脆弱なＩＣ部品４よりも背高の保護部品５が内蔵されているため、部品内蔵基板２０に対して外部から衝撃が加わったとしても、衝撃荷重が背高の保護部品５に加わり、脆弱なＩＣ部品４に対する当該衝撃荷重が緩和されることになる。このため、外部からの衝撃に伴ってＩＣ部品４にクラックが発生することを抑制できる。また、保護部品５に大きな衝撃荷重が加わることにより、保護部品５にクラックが発生したとしても、保護部品５自体は電気的に動作をすることがないダミー部品（擬似部品）として機能しているため、部品内蔵基板２０自体の特性に影響を与えることがない。
同様に、部品内蔵基板２０に対して外部から曲げ応力が加わったとしても、脆弱なＩＣ部品４よりも背高の保護部品５が内蔵されているため、背高の保護部品５がより大きな曲げ応力を受け、脆弱なＩＣ部品４は保護部品５受ける曲げ応力よりも緩和された曲げ応力を受けることになる。このため、外部から加えられる曲げ応力によってＩＣ部品４にクラックが発生することを抑制できる。
ここで、応力等の緩和の観点からは、ＩＣ部品４を保護部品５の周囲を囲むことが好ましいが、ＩＣ部品４を挟むように２つ背高の保護部品５を配置してもよく、更にはＩＣ部品４に隣接して１つの背高の保護部品５を埋設してもよい。このような場合であっても、衝撃荷重及び外部応力によるクラックの発生を十分に抑制することができる。
また、部品内蔵基板２０においては、ＩＣ部品４の他に、ダミー部品である保護部品５が絶縁層６内に埋設されているため、当該保護部品５が存在しない部品内蔵基板と比較して、絶縁層６の材料である絶縁樹脂材料の量を低減することができる。換言すれば、１つの部品内蔵基板２０内に占める絶縁樹脂材料の体積比率を低減することができる。これにより、絶縁樹脂材料の熱膨張量を減少させて、絶縁樹脂材料の熱膨張に伴う応力の緩和を図ることがき、更にはＩＣ部品４にクラックが発生することを抑制することができる。そして、保護部品５がＩＣ部品４に隣接して設けられているため、ＩＣ部品４の周辺における絶縁樹脂材料の熱膨張を効率よく抑制することもできる。
更に、本実施例の部品内蔵基板２０においては、保護部品５がＩＣ部品４よりも高い剛性を有している。このため、上述した衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張に伴うＩＣ部品４へのクラック発生をより効果的に抑制することができる。
そして、本実施例の部品内蔵基板２０は、１つのＩＣ部品４（シングルチップ）が内蔵されているシングルチップ内蔵型の基板である。特に、本実施例の部品内蔵基板２０においては、１つの部品内蔵基板２０におけるＩＣ部品４の実装面積の割合（すなわち、ＩＣ部品４及び保護部品５が実装される金属層２の表面上におけるＩＣ部品４が占める面積の割合）を約３０％以下に設定している。これは、当該ＩＣ部品４の実装面積の割合を小さくすることにより、脆弱なＩＣ部品４に対する上述した衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張の影響を緩和し、ＩＣ部品４におけるクラックの発生を抑制するためである。
なお、部品内蔵基板２０は、本実施例のようなシングルチップ内蔵型に限定されることなく、複数のＩＣ部品４を内蔵してもよい。
本実施例の部品内蔵基板２０においては、ＩＣ部品４に対する導通ビア１５以外にも、保護部品５に対する導通ビア１５も形成されている。保護部品５に対する導通ビア１５は、保護部品５を電気的に機能させるための導通経路としては機能することがないものの、保護部品５と同様の観点から、脆弱なＩＣ部品４に対する上述した衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張の影響を緩和することができる。このため、本実施例の部品内蔵基板２０は、従来のような保護部品５及びそれに接続された導通ビア１５が無い場合と比較して、ＩＣ部品４におけるクラックの発生をより効果的に抑制することができる。
以上のように、本実施例に係る部品内蔵基板２０は、ＩＣ部品４へのクラック発生率が従来よりも低下しており、その製造方法により、部品内蔵基板２０の製造行程中、及び製造工程後の各種の処理においてもＩＣ部品４へのクラック発生が抑制されることになる。
＜変形例＞
本発明にかかる部品内蔵基板の構造は、上述した実施例に限定することなく、図９に示すような部品内蔵基板２０’、図１０に示すような部品内蔵基板２０’’、又は図１１に示すような部品内蔵基板２０’’’であってもよい。以下において、変形例に係る部品内蔵基板２０’、２０’’、２０’’’及びその製造方法について説明する。ここで、図９、図１０、及び図１１は、本発明の変形例に係る部品内蔵基板の断面図である。なお、上述した実施例に係る部品内蔵基板２０と同一構成については、同一の符号を付し、その説明を省略する。
先ず、図９に示す部品内蔵基板２０’においては、接着層３を貫通する導通ビア１５は存在するものの、接着層３が位置する側とは反対側には、絶縁層６を貫通する導通ビア１５が存在していない。すなわち、ＩＣ部品４は、接着層３を貫通する導通ビア１５を介して、接続端子４ａに電力が供給されることになる。
絶縁層６を貫通する導通ビア１５が存在していないことから、接着層３が位置する面とは反対側の面には、金属層７をパターニングすることによって形成された配線パターン１６’が延在している。ここで、配線パターン１６’は、ＩＣ部品４とは電気的に接続されていないため、ダミー配線として機能することになる。
部品内蔵基板２０’の製造方法は、上述した部品内蔵基板２０とほぼ同一であって、相違点は、接着層３が位置する面とは反対側の面には第２ビア１２及び第４ビア１４を形成しないことである。
図９に示す変形例の場合であっても、脆弱なＩＣ部品４よりも背高な保護部品５が設けられているため、上述した実施例と同様に、上述した衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張に伴うＩＣ部品４へのクラック発生を抑制できる。
次に、図１０に示す部品内蔵基板２０’’においては、上述した実施例に係る部品内蔵基板２０と比較して、接続端子４ｂに対する導通ビア１５のみが存在せず、他の導通ビア１５は存在している。すなわち、ＩＣ部品４は、接着層３を貫通する導通ビア１５を介して、接続端子４ａに電力が供給されることになる。
ＩＣ部品４に対しては、絶縁層６を貫通する導通ビア１５が存在していないことから、接着層３が位置する面とは反対側の面には、金属層７をパターニングすることによって形成された配線パターン１６’が延在している。ここで、配線パターン１６’は、ＩＣ部品４とは電気的に接続されていないため、ダミー配線として機能することになる。
部品内蔵基板２０’’の製造方法は、上述した部品内蔵基板２０とほぼ同一であって、相違点は、接着層３が位置する面とは反対側の面には第２ビア１２を形成しないことである。
図１０に示す変形例の場合であっても、脆弱なＩＣ部品４よりも背高な保護部品５が設けられているため、上述した実施例と同様に、上述した衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張に伴うＩＣ部品４へのクラック発生を抑制できる。
また、本変形例の部品内蔵基板２０’’については、ＩＣ部品４の一端側（接続端子４ｂ側）には導通ビア１５が設けられていないため、ＩＣ部品４に対して上述した衝撃荷重等がより伝わることがなくなる。一方、保護部品５の両端には導通ビア１５が設けられているため、保護部品５の一端のみに導通ビア１５が設けられている場合と比較して、上述した衝撃荷重等をより吸収しやすくなる。以上のことから、本変形例の部品内蔵基板２０’’については、ＩＣ部品４に対する衝撃荷重等の伝達をより低減しつつ、保護部品５における衝撃荷重等の吸収をより増加することができるため、上述した衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張に伴うＩＣ部品４へのクラック発生をより一層抑制することができる。
次に、図１１に示す部品内蔵基板２０’’’においては、絶縁体から保護部品５に代えて、抵抗又はコンデンサ等の電子部品が、保護部品２５としてＩＣ部品４の周囲に搭載されている。保護部品２５は、一般的な電子部品であるため、例えば、その両端に銅からなる接続端子２５ａ、２５ｂを有している。ここで、保護部品２５の接続端子２５ａ、２５ｂには導通ビア１５が接続されておらず、絶縁体（絶縁層６及び接着層３）によって囲まれることにより、電気的に絶縁していることになる。すなわち、保護部品２５は、電気的に機能することがない。
上述したように保護部品２５に対する導通ビア１５が形成されていないため、絶縁層６の表面上には、金属層２又は金属層７をパターニングすることによって形成された配線パターン１６’が、ダミー配線として延在している。
部品内蔵基板２０’’’の製造方法は、上述した部品内蔵基板２０とほぼ同一であって、相違点は、保護部品２５に対する第３ビア１３及び第４ビア１４を形成しないことである。
図１１に示す変形例の場合であっても、脆弱なＩＣ部品４よりも背高な保護部品２５が設けられているため、上述した実施例と同様に、上述した衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張に伴うＩＣ部品４へのクラック発生を抑制できる。
また、抵抗又はコンデンサ等からなる保護部品２５は、ＩＣ部品４よりも剛性が高いことから、上述した衝撃荷重、外部応力、及び絶縁樹脂材料の熱膨張に伴うＩＣ部品４へのクラック発生をより効果的に抑制できる。
更に、抵抗又はコンデンサ等の電子部品は、様々な寸法を有しており、且つ一般に広く流通しているため、ＩＣ部品４よりも背高のものを選択することで、切断等の加工をすることなくＩＣ部品４とともに容易に搭載することができる。このため、部品内蔵基板２０’’’の製造時間の短縮及び製造コストの低減を図ることができる。
なお、本変形例においては、保護部品２５に対する導通ビア１５を形成していなかったが、保護部品２５を電気的に動作させることがなければ、導通ビア１５を形成してもよい。例えば、保護部品２５に対して導通ビア１５を含む配線パターン１６を形成するような場合に、絶縁層６の表面上に形成された配線パターン１６を外部の配線又は外部の接続端子等に接続しなければ、保護部品２５は電気的に動作することがなく、本変形例と同様にダミー部品として機能することになる。このような場合であっても、部品内蔵基板２０’’’における保護部品２５は、電気的に機能する導通状態が形成されていないといえる。
また、抵抗又はコンデンサに代えて、能動素子であるＭＯＳＦＥＴ又は集積回路等の能動素子を保護部品２５として搭載してもよい。このような場合であっても、ＩＣ部品４よりも背高な能動素子をダミー部品として搭載することにより、ＩＣ部品４にクラックが発生することを抑制することができる。
１ 支持板
２ 金属層
３ 接着層
４ ＩＣ部品
４ａ、４ｂ 接続端子
５ 保護部品
６ 絶縁層
７ 金属層
１１ 第１ビア
１２ 第２ビア
１３ 第３ビア
１４ 第４ビア
１５ 導通ビア
１６、１６’ 配線パターン
２０、２０’、２０’’、２０’’’ 部品内蔵基板
２５ 保護部品
２５ａ、２５ｂ 接続端子

Claims (15)

  1. 絶縁樹脂材料を含む絶縁層と、
    前記絶縁層に埋設された少なくとも１つのＩＣ部品と、
    前記ＩＣ部品の接続端子と前記絶縁層の外部とを電気的に接続する配線パターンと、
    前記絶縁層に埋設され、前記ＩＣ部品よりも背高であって電気的に機能することがない少なくとも１つの保護部品と、を有することを特徴とする部品内蔵基板。
  2. 前記絶縁層に前記ＩＣ部品が１つ埋設され、
    前記ＩＣ部品の周囲を取り囲むように複数の前記保護部品が配置されていることを特徴とする請求項１に記載の部品内蔵基板。
  3. 前記保護部品は、前記ＩＣ部品よりも剛性が高いことを特徴とする請求項１又は２に記載の部品内蔵基板。
  4. 前記保護部品は、絶縁材料からなることを特徴とする請求項１乃至３のいずれか１項に記載の部品内蔵基板。
  5. 前記絶縁層の外部から前記保護部品に到達する導通ビアを備えることを特徴とする請求項４に記載の部品内蔵基板。
  6. 前記導通ビアは、前記絶縁層の表裏面のそれぞれから前記絶縁層の内部に向かって延在するとともに前記保護部品の端部に到達し、
    前記配線パターンは、前記絶縁層の一端面上に形成された金属層、及び前記金属層から前記絶縁層の内部に向かって延在して前記金属層の形成面側に位置する前記ＩＣ部品の接続端子に到達する他の導通ビアのみからなることを特徴とする請求項５に記載の部品内蔵基板。
  7. 前記保護部品は能動部品又は受動部品であって、絶縁体に囲まれることによって電気的に絶縁されていることを特徴とする請求項１乃至３のいずれか１項に記載の部品内蔵基板。
  8. 表面上に金属層が形成された支持板を準備する準備工程と、
    前記金属層の表面上に接着層を介し、ＩＣ部品及び前記ＩＣ部品よりも背高の保護部品をそれぞれ少なくとも１つ搭載する搭載工程と、
    前記金属層、前記ＩＣ部品及び前記保護部品を覆うように絶縁樹脂材料を積層し、前記ＩＣ部品及び前記保護部品を埋設する絶縁層を形成する絶縁層形成工程と、
    前記ＩＣ部品の接続端子と前記絶縁層の外部とを電気的に接続する配線パターンを形成する配線パターン形成工程と、を有し、
    前記保護部品を電気的に機能させる導通状態を形成しないことを特徴とする部品内蔵基板の製造方法。
  9. 前記搭載工程において、前記ＩＣ部品を１つのみ搭載し、前記１つのＩＣ部品の周囲を取り囲むように複数の前記保護部品を配置して搭載することを特徴とする請求項８に記載の部品内蔵基板の製造方法。
  10. 前記保護部品は、前記ＩＣ部品よりも剛性が高いことを特徴とする請求項８又は９に記載の部品内蔵基板の製造方法。
  11. 前記配線パターン形成工程は、前記金属層及び前記接着層を貫通して前記接着層側に位置する前記ＩＣ部品の接続端子に到達する第１ビアを形成する工程と、前記第１ビアに導電体を充填する工程と、を含むことを特徴とする請求項７乃至９のいずれか１項に記載の部品内蔵基板の製造方法。
  12. 前記配線パターン形成工程は、前記絶縁層を貫通して前記接着層側とは反対側に位置する前記ＩＣ部品の接続端子に到達する第２ビアを形成する工程と、前記第２ビアに導電体を充填する工程と、を含むことを特徴とする請求項１１に記載の部品内蔵基板の製造方法。
  13. 前記保護部品は絶縁材料からなり、
    前記配線パターン形成工程は、前記金属層及び前記接着層を貫通して前記接着層側に位置する前記保護部品の一端に到達する第３ビアを形成する工程と、前記絶縁層を貫通して前記接着層側とは反対側に位置する前記保護部品の他端に到達する第４ビアを形成する工程と、前記第３ビア及び前記第４ビアに導電体を充填する工程と、を含むことを特徴とする請求項１１又は１２に記載の部品内蔵基板の製造方法。
  14. 前記保護部品は能動部品又は受動部品であり、
    前記保護部品を前記絶縁層に囲まれた状態を維持して電気的に絶縁させることを特徴とする請求項１１又は１２に記載の部品内蔵基板の製造方法。
  15. 前記配線パターン形成工程において、前記金属層にパターニングを施し、前記配線パターンを前記絶縁層の表面上に延在させることを特徴とする請求項７乃至１４のいずれか１項に記載の部品内蔵基板の製造方法。

JP2015509731A 2013-04-01 2013-04-01 部品内蔵基板及びその製造方法 Pending JPWO2014162478A1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/059980 WO2014162478A1 (ja) 2013-04-01 2013-04-01 部品内蔵基板及びその製造方法

Publications (1)

Publication Number Publication Date
JPWO2014162478A1 true JPWO2014162478A1 (ja) 2017-02-16

Family

ID=51657811

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015509731A Pending JPWO2014162478A1 (ja) 2013-04-01 2013-04-01 部品内蔵基板及びその製造方法

Country Status (3)

Country Link
JP (1) JPWO2014162478A1 (ja)
TW (1) TW201511624A (ja)
WO (1) WO2014162478A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019087718A (ja) * 2017-11-01 2019-06-06 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファン−アウト半導体パッケージ

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102194718B1 (ko) * 2014-10-13 2020-12-23 삼성전기주식회사 임베디드 기판 및 임베디드 기판의 제조 방법
CN105810659A (zh) * 2014-12-30 2016-07-27 恒劲科技股份有限公司 封装装置及其制作方法
JP6456174B2 (ja) * 2015-02-04 2019-01-23 株式会社フジクラ 電子部品内蔵多層配線基板及びその製造方法
KR20180103859A (ko) * 2016-01-12 2018-09-19 메이코 일렉트로닉스 컴파니 리미티드 부품 내장 기판 및 부품 내장 기판의 제조 방법
WO2017199825A1 (ja) * 2016-05-18 2017-11-23 株式会社村田製作所 部品内蔵基板、および、部品内蔵基板の製造方法
JP6822192B2 (ja) * 2017-02-13 2021-01-27 Tdk株式会社 電子部品内蔵基板
JP7537635B2 (ja) 2022-06-27 2024-08-21 株式会社村田製作所 基板
JP7537637B2 (ja) 2022-06-27 2024-08-21 株式会社村田製作所 基板

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5692217B2 (ja) * 2010-03-16 2015-04-01 日本電気株式会社 機能素子内蔵基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019087718A (ja) * 2017-11-01 2019-06-06 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファン−アウト半導体パッケージ

Also Published As

Publication number Publication date
WO2014162478A1 (ja) 2014-10-09
TW201511624A (zh) 2015-03-16

Similar Documents

Publication Publication Date Title
JPWO2014162478A1 (ja) 部品内蔵基板及びその製造方法
JP6130344B2 (ja) 印刷回路基板
US9504169B2 (en) Printed circuit board having embedded electronic device and method of manufacturing the same
JP6107941B2 (ja) 複合基板
KR102194721B1 (ko) 인쇄회로기판 및 그 제조 방법
KR102194718B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
JP6235575B2 (ja) 部品内蔵基板の製造方法及び部品内蔵基板
JP6084283B2 (ja) 部品内蔵基板及びその製造方法
KR101167453B1 (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
US9433108B2 (en) Method of fabricating a circuit board structure having an embedded electronic element
TWI477214B (zh) 具有內埋元件的電路板及其製作方法
KR20090123032A (ko) 반도체 칩 내장형 인쇄회로기판 제조 방법
JP2016076509A (ja) 回路モジュール
JP2009289789A (ja) 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法
KR20150059086A (ko) 칩 내장 기판 및 그 제조 방법
TW200931458A (en) Capacitors and method for manufacturing the same
WO2014188493A1 (ja) 部品内蔵基板及びその製造方法
WO2017103998A1 (ja) 部品内蔵基板、及び部品内蔵基板の製造方法
JP2006261658A (ja) 配線基板の製造方法及び配線基板
JP6839099B2 (ja) 部品内蔵基板及び部品内蔵基板の製造方法
JP2016207763A (ja) 部品内蔵配線基板およびその製造方法
KR102186150B1 (ko) 절연 필름을 이용한 인쇄회로기판 및 그 제조 방법
KR100782935B1 (ko) 칩 내장형 인쇄회로기판 및 그 제작방법
KR100565501B1 (ko) 수동소자 매립 회로기판 및 그 제조방법
JP2006210908A (ja) 配線基板及び配線基板の製造方法