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KR20140028376A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20140028376A
KR20140028376A KR1020120094478A KR20120094478A KR20140028376A KR 20140028376 A KR20140028376 A KR 20140028376A KR 1020120094478 A KR1020120094478 A KR 1020120094478A KR 20120094478 A KR20120094478 A KR 20120094478A KR 20140028376 A KR20140028376 A KR 20140028376A
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conductor
recess
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삼성전자주식회사
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 제1 측벽 및 제2 측벽을 포함하는 제1 하부 도전체; 상기 제1 하부 도전체의 제1 측벽에 형성된 제1 영역과, 상기 제1 하부 도전체의 제2 측벽에 형성된 제2 영역을 포함하는 제1 베리어막; 제3 측벽 및 제4 측벽을 포함하는 제2 하부 도전체; 상기 제2 하부 도전체의 제3 측벽에 형성된 제3 영역과, 상기 제2 하부 도전체의 제4 측벽에 형성된 제4 영역을 포함하는 제2 베리어막; 및 상기 제1 하부 도전체 상에 형성된 비아를 포함하고, 상기 제1 베리어막의 제1 영역은 제1 리세스를 포함하여, 상기 제1 영역의 상면은 상기 제1 하부 도전체의 상면보다 낮고, 상기 제2 베리어막의 제3 영역의 상면은, 상기 제2 하부 도전체의 상면보다 같거나 높을 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치에서, 하부 도전체와 상부 도전체는 비아(via)를 통해서 서로 전기적으로 연결한다. 그런데, 반도체 장치의 사이즈가 점점 줄어들면서, 하부 도전체, 상부 도전체, 비아 등의 사이즈가 줄어들고, 이웃하는 도전체 사이의 간격이 점점 줄어들고 있다.
예를 들어, 하부 도전체와 비아 사이에 미스얼라인(misalign)이 발생하면, 하부 도전체와 비아 사이의 저항이 커질 수 있다. 또한, 비아홀을 형성하는 과정에서, 하부 도전체 주변의 층간 절연막도 식각될 수도 있다. 이러한 경우, 반도체 장치의 신뢰성이 떨어질 수 있다.
본 발명이 해결하려는 과제는, 신뢰성이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 신뢰성이 개선된 반도체 장치의 제공 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은, 제1 측벽 및 제2 측벽을 포함하는 제1 하부 도전체; 상기 제1 하부 도전체의 제1 측벽에 형성된 제1 영역과, 상기 제1 하부 도전체의 제2 측벽에 형성된 제2 영역을 포함하는 제1 베리어막; 제3 측벽 및 제4 측벽을 포함하는 제2 하부 도전체; 상기 제2 하부 도전체의 제3 측벽에 형성된 제3 영역과, 상기 제2 하부 도전체의 제4 측벽에 형성된 제4 영역을 포함하는 제2 베리어막; 및 상기 제1 하부 도전체 상에 형성된 비아를 포함하고, 상기 제1 베리어막의 제1 영역은 제1 리세스를 포함하여, 상기 제1 영역의 상면은 상기 제1 하부 도전체의 상면보다 낮고, 상기 제2 베리어막의 제3 영역의 상면은, 상기 제2 하부 도전체의 상면보다 같거나 높을 수 있다.
여기서, 상기 제1 하부 도전체의 상면은, 가운데가 볼록한 형태일 수 있다. 상기 제2 하부 도전체의 상면은 평평한 형태일 수 있다.
상기 제1 베리어막의 제2 영역은 제2 리세스를 포함하여, 상기 제2 영역의 상면은 상기 제1 하부 도전체의 상면보다 낮을 수 있다.
상기 제1 베리어막은 상기 비아보다 일측으로 돌출되고, 상기 제1 베리어막의 제2 영역의 상면은, 상기 제1 하부 도전체의 상면보다 같거나 높을 수 있다.
상기 비아 상에 형성된 제1 상부 도전체를 더 포함하고, 상기 제1 상부 도전체의 측벽과, 상기 비아의 측벽은 서로 연결된 프로파일을 가질 수 있다. 상기 제1 상부 도전체와 나란히 배열된 제2 상부 도전체를 더 포함하고, 상기 제1 상부 도전체와 상기 제2 상부 도전체 사이의 피치는 10nm 이상 100nm 이하일 수 있다. 상기 비아는 듀얼 다마신 비아(dual damascene via)일 수 있다.
상기 제1 하부 도전체 및 상기 제1 베리어막의 주변에 형성되고, 상기 제1 하부 도전체의 상면을 노출하는 제1 절연막을 더 포함하고, 상기 제1 절연막은 상기 제1 리세스에 인접하여 형성된 제3 리세스를 포함할 수 있다. 상기 제1 리세스 및 상기 제3 리세스는 서로 연결되고, 상기 제1 리세스 및 상기 제3 리세스를 포함한 영역은 위로 올라갈수록 폭이 넓어질 수 있다.
상기 제1 하부 도전체와 상기 제2 하부 도전체는 동일한 메탈 레벨일 수 있다. 상기 베리어막은 Ti 또는 TiN 중 적어도 하나를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은 제1 측벽 및 제2 측벽을 포함하는 하부 도전체; 상기 하부 도전체의 제1 측벽에 형성된 제1 영역과, 상기 베리어막의 제2 측벽에 형성된 제2 영역을 포함하는 베리어막; 및 상기 하부 도전체 상에 형성된 비아를 포함하되, 상기 베리어막은 상기 비아보다 일측으로 돌출되고, 상기 베리어막의 제1 영역은 제1 리세스를 포함하여, 상기 제1 영역의 상면은 상기 하부 도전체의 상면보다 낮고, 상기 베리어막의 제2 영역의 상면은 상기 하부 도전체의 상면보다 같거나 높을 수 있다.
상기 비아 상에 형성된 상부 도전체를 더 포함하고, 상기 상부 도전체의 측벽과, 상기 비아의 측벽은 서로 연결된 프로파일을 가질 수 있다.
상기 하부 도전체 및 상기 베리어막의 주변에 형성되고, 상기 하부 도전체의 상면을 노출하는 제1 절연막을 더 포함하고, 상기 제1 절연막은 상기 제1 리세스에 인접하여 형성된 제3 리세스를 포함할 수 있다. 상기 제1 리세스 및 상기 제3 리세스는 서로 연결되고, 상기 제1 리세스 및 상기 제3 리세스를 포함한 영역은 위로 올라갈수록 폭이 넓어질 수 있다.
상기 비아 상에 배치되고, 서로 피치가 일정한 다수의 상부 도전체를 더 포함하고, 상기 비아는 상기 다수의 상부 도전체 중 어느 하나와 연결하고, 상기 피치는 10nm 이상 100nm 이하일 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 제1 측벽 및 제2 측벽을 포함하는 하부 도전체; 상기 하부 도전체의 제1 측벽에 형성된 제1 영역과, 상기 베리어막의 제2 측벽에 형성된 제2 영역을 포함하는 베리어막; 및 상기 하부 도전체 상에 형성된 비아를 포함하되, 상기 비아의 바닥CD는 상기 하부 도전체의 탑CD보다 작고, 상기 베리어막의 제1 영역은 제1 리세스를 포함하여, 상기 제1 영역의 상면은 상기 하부 도전체의 상면보다 낮을 수 있다.
상기 하부 도전체의 상면은, 가운데가 볼록한 형태일 수 있다.
상기 베리어막의 제2 영역은 제2 리세스를 포함하여, 상기 제2 영역의 상면은 상기 하부 도전체의 상면보다 낮을 수 있다.
상기 하부 도전체 및 상기 베리어막의 주변에 형성되고, 상기 하부 도전체의 상면을 노출하는 제1 절연막을 더 포함하고, 상기 제1 절연막은 상기 제1 리세스에 인접하여 형성된 제3 리세스를 포함할 수 있다. 상기 제1 리세스 및 상기 제3 리세스는 서로 연결되고, 상기 제1 리세스 및 상기 제3 리세스를 포함한 영역은 위로 올라갈수록 폭이 넓어질 수 있다.
상기 비아 상에 배치되고, 서로 피치가 일정한 다수의 상부 도전체를 더 포함하고, 상기 비아는 상기 다수의 상부 도전체 중 어느 하나와 연결하고, 상기 피치는 10nm 이상 100nm 이하일 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 제1 측벽 및 제2 측벽을 포함하는 하부 도전체; 상기 하부 도전체의 제1 측벽에 형성된 제1 영역과, 상기 베리어막의 제2 측벽에 형성된 제2 영역을 포함하는 베리어막; 상기 하부 도전체 상에 형성된 비아; 및 상기 비아 상에 형성된 제1 상부 도전체를 포함하고, 상기 제1 상부 도전체의 측벽과, 상기 비아의 측벽은 서로 연결된 프로파일을 갖고, 상기 베리어막의 제1 영역은 제1 리세스를 포함하여, 상기 제1 영역의 상면은 상기 하부 도전체의 상면보다 낮을 수 있다.
상기 하부 도전체 및 상기 베리어막의 주변에 형성되고, 상기 하부 도전체의 상면을 노출하는 제1 절연막을 더 포함하고, 상기 제1 절연막은 상기 제1 리세스에 인접하여 형성된 제3 리세스를 포함할 수 있다.
상기 제1 리세스 및 상기 제3 리세스는 서로 연결되고, 상기 제1 리세스 및 상기 제3 리세스를 포함한 영역은 위로 올라갈수록 폭이 넓어질 수 있다.
상기 제1 상부 도전체와 나란히 배열된 제2 상부 도전체를 더 포함하고, 상기 제1 상부 도전체와 상기 제2 상부 도전체 사이의 피치는 10nm 이상 100nm 이하일 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면은 하부 도전체, 상기 하부 도전체의 측벽에 형성된 베리어막과, 상기 하부 도전체 및 상기 베리어막의 주변에 형성된 제1 절연막을 제공하고, 상기 하부 도전체, 상기 베리어막 및 상기 제1 절연막 상에 제2 절연막을 형성하고, 제2 절연막 상에, 제1 개구부를 포함하는 하드마스크 패턴을 형성하고, 상기 하드마스크 패턴 상에, 제2 개구부를 포함하는 마스크 패턴을 형성하고, 상기 마스크 패턴 및 상기 하드마스크 패턴을 이용하여, 상기 제2 절연막 내에 부분 비아홀(partial via hole)을 형성하고, 상기 마스크 패턴을 제거하고, 상기 하드마스크 패턴을 이용하여, 상기 제2 절연막의 일부를 식각하여 상기 하부 도전체 및 베리어막을 노출하고, 노출된 상기 베리어막의 일부를 식각하여, 상기 베리어막 내에 제1 리세스를 형성하는 것을 포함할 수 있다.
상기 제1 리세스를 형성한 후에, 상기 베리어막에 인접한 제2 절연막의 일부를 제거하여 제3 리세스를 형성하는 것을 더 포함할 수 있다.
상기 하드마스크 패턴은 순차적으로 적층된 금속 하드마스크 패턴과 상기 절연성 하드마스크 패턴을 포함할 수 있다. 상기 금속 하드마스크 패턴과 상기 베리어막은 동일한 물질을 포함할 수 있다. 상기 제1 리세스를 형성하는 것은, 건식 식각을 이용할 수 있다. 상기 제1 리세스를 형성하는 것은, 상기 제1 리세스를 형성하면서 상기 금속 하드마스크 패턴을 제거하는 것을 포함할 수 있다. 상기 하부 도전체 및 베리어막을 노출하는 것은, 상기 하부 도전체 및 베리어막을 노출하면서 상기 제2 절연막 내에 부분 트렌치(partial trench)를 형성하는 것을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 면은 하부 도전체, 상기 하부 도전체의 측벽에 형성된 베리어막과, 상기 하부 도전체 및 상기 베리어막의 주변에 형성된 제1 절연막을 제공하고, 상기 하부 도전체, 상기 베리어막 및 상기 제1 절연막 상에 제2 절연막을 형성하고, 제2 절연막 상에, 제1 개구부를 포함하는 하드마스크 패턴을 형성하되, 상기 하드마스크 패턴은 순차적으로 적층된 금속 하드마스크 패턴과 상기 절연성 하드마스크 패턴을 포함하고, 상기 하드마스크 패턴 상에, 제2 개구부를 포함하는 마스크 패턴을 형성하고, 상기 마스크 패턴 및 상기 하드마스크 패턴을 이용하여, 상기 제2 절연막 내에 부분 비아홀(partial via hole)을 형성하고, 상기 마스크 패턴을 제거하고, 상기 하드마스크 패턴을 이용하여, 상기 부분 비아홀을 상기 하부 도전체와 접속하는 비아홀로 완성하고, 상기 비아홀과 연결된 트렌치를 형성하는 것을 포함할 수 있다.
상기 비아홀을 완성하고 상기 트렌치를 형성한 후에, 상기 금속 하드마스크 패턴을 제거하는 것을 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 반도체 장치의 일부 사시도이다.
도 3은 도 2의 A - A를 따라 절단한 단면도이다.
도 4는 도 3의 C부분을 확대한 도면이다.
도 5는 도 2의 B - B를 따라 절단한 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 10은 도 9의 D - D를 따라서 절단한 단면도이다. 도 11은 도 9의 E - E를 따라서 절단한 단면도이다.
도 12는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
도 16 내지 도 27은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 반도체 장치의 일부 사시도이다. 도 2는 제1 상부 도전체, 제1 하부 도전체, 비아의 관계를 설명하기 위한 사시도이다. 도 3은 도 2의 A - A를 따라 절단한 단면도이다. 도 4는 도 3의 C부분을 확대한 도면이다. 도 5는 도 2의 B - B를 따라 절단한 단면도이다.
도 1 내지 도 5를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는, 제1 상부 도전체(120), 제2 상부 도전체(110), 제3 상부 도전체(130), 제1 하부 도전체(160), 제1 베리어막(170), 비아(150), 제1 절연막(180), 제2 절연막(190), 제3 절연막(195) 등을 포함한다.
제1 절연막(180)은 제1 하부 도전체(160) 및 제1 베리어막(170)의 주변에 형성되고, 제1 하부 도전체(160) 및 제1 베리어막(170)의 상면을 노출시킬 수 있다. 또한, 제2 절연막(190)은 제1 절연막(180) 상에 형성되고, 비아(150) 형성시에 식각 정지막으로 사용될 수 있다. 제3 절연막(195)은 제2 절연막(190) 상에 형성되고, 비아(150), 제1 상부 도전체(120), 제2 상부 도전체(110), 제3 상부 도전체(130)의 주변에 형성될 수 있다. 예를 들어, 제1 절연막(180) 내지 제3 절연막(195)은 SiO2, SiN, SiON, SiCN, 또는 저유전율 물질 등일 수 있으나, 이에 한정되는 것은 아니다.
제1 상부 도전체(120), 제2 상부 도전체, 제3 상부 도전체(130)는 배선(interconnection)일 수 있으나, 이에 한정되는 것은 아니다. 또한, 제1 상부 도전체(120), 제2 상부 도전체, 제3 상부 도전체(130)는 예를 들어, 일 방향을 따라서 길게 연장되어 형성될 수 있다. 제1 상부 도전체(120), 제2 상부 도전체, 제3 상부 도전체(130)는 서로 피치(P)가 일정할 수 있으나, 이에 한정되는 것은 아니다. 피치(P)가 상당히 좁을 수 있는 데, 예를 들어, 피치(P)는 10nm 이상 100nm 이하일 수 있다.
비아(150)는 제1 상부 도전체(120)와 제1 하부 도전체(160)를 전기적으로 연결하는 역할을 한다. 즉, 비아(150)는 제1 하부 도전체(160) 상에 형성되고, 제1 상부 도전체(120) 아래에 형성될 수 있다. 특히, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서 사용되는 비아(150)는, 셀프 얼라인 비아(self-aligned via)일 수 있다. 셀프 얼라인 비아의 제조 방법에 대해서는 도 16 내지 도 27을 참조하여 후술하도록 한다. 셀프 얼라인 비아 공정을 적용할 경우, 제1 상부 도전체(120)의 폭(W1)과 비아(150)의 폭(W5)이 서로 실질적으로 동일할 수 있다. 즉, 제1 상부 도전체(120)의 폭(W1)과 비아(150)의 폭(W5)이 완전히 동일하거나, 공정 조건에 따라 변경될 수 있는 정도 차이날 수 있다. 더 구체적으로, 제1 상부 도전체(120)의 측벽(120a, 120b)과 비아(150)의 측벽(150a, 150b)은 서로 연결된 프로파일을 가질 수 있다(도 3 참조).
또한, 제1 상부 도전체(120)와 비아(150)는 듀얼 다마신(dual damascene) 방식에 의해서 제조될 수 있다. 즉, 제1 상부 도전체(120)는 듀얼 다마신 배선이고, 비아(150)는 듀얼 다마신 비아일 수 있다.
제1 하부 도전체(160)는 컨택(contact)일 수도 있고, 배선일 수도 있으나, 이에 한정되는 것은 아니다. 제1 하부 도전체(160)는 도시된 것과 같이, 아일랜드 형태일 수도 있고, 일방향 또는 타방향으로 길게 연장되어 형성된 형태일 수도 있다. 제1 하부 도전체(160)는 예를 들어, 알루미늄이나 텅스텐을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 하부 도전체(160)는 제1 측벽(160a) 및 제2 측벽(160b)을 포함할 수 있다.
한편, 디자인룰(design rule)에서, 제1 하부 도전체(160)에 대응되는 탑CD(Top Critical Dimension)는, 비아(150)에 대응되는 바닥CD(Bottom Critical Dimension)에 비해서 작을 수 있다. 그 결과, 제1 하부 도전체(160)의 폭(W3)은, 비아(150)의 폭(W5)보다 작을 수 있다.
또한, 제1 베리어막(170)는 제1 영역(170a), 제2 영역(170b), 바닥 영역(170d)을 포함할 수 있다. 제1 영역(170a)은 제1 하부 도전체(160)의 제1 측벽(160a)에 형성되고, 제2 영역(170b)은 제1 하부 도전체(160)의 제2 측벽(160b)에 형성될 수 있다. 바닥 영역(170d)은 제1 하부 도전체(160)의 바닥면에 형성될 수 있다. 이러한 제1 베리어막(170)은 예를 들어, Ti 또는 TiN 중 적어도 하나를 포함할 수 있다. 제1 베리어막(170)즉 Ti/TiN의 적층막일 수도 있다.
그런데, 제1 베리어막(170)의 제1 영역(170a)은 제1 리세스(171)를 포함하여, 제1 영역(170a)의 상면(170c)은 제1 하부 도전체(160)의 상면(160c)보다 낮을 수 있다. 즉, 제1 영역(170a)의 상면(170c)와 제1 하부 도전체(160)의 상면(160c)은 소정의 높이(H)만큼 차이가 날 수 있다. 유사하게, 제1 베리어막(170)의 제2 영역(170b)은 제2 리세스를 포함하여, 제2 영역(170b)의 상면은 제1 하부 도전체(160)의 상면(160c)보다 낮을 수 있다. 제1 리세스(171)는 예를 들어, 60Å ~ 100Å의 깊이로 형성될 수 있다. 더 구체적으로, 제1 리세스(171)는 80Å의 깊이로 형성될 수 있다.
또한, 제1 절연막(180)는 제1 리세스(171)와 인접하여 형성된 제3 리세스(181)를 포함할 수 있다. 도 4에 도시된 것과 같이, 제1 리세스(171)와 제3 리세스(181)를 포함한 영역은, 위로 올라갈수록 폭이 넓어질 수 있다. 제1 리세스(171)와 제3 리세스(181) 내에는 비아(150)가 채워질 수 있다.
제1 리세스(171) 또는 제3 리세스(181)가 없는 경우에, 비아(150) 형성과정에서 미스얼라인이 발생하면, 제1 영역(170a)의 주변의 제1 절연막(180)이 움푹 파이는 현상(즉, 제1 절연막(180)에 송곳니(fang) 형상이 생기는 현상)이 발생될 수 있다. 또한, 제1 하부 도전체(160)의 탑CD(Top Critical Dimension)가 비아(150)의 바닥CD(Bottom Critical Dimension)이 크면, 비아(150) 형성과정에서 미스얼라인이 발생하지 않더라도, 제1 절연막(180)에 송곳니 형상이 생길 수 있다. 이러한 송곳니 형상은, 제1 하부 도전체(160)와 비아(150) 사이의 저항 산포를 크게 할 수 있다. 그런데, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 영역(170a)의 일부를 제거하여(즉, 제1 영역(170a)에는 제1 리세스(171)가 형성됨), 송곳니(fang) 형상이 생기지 않도록 하였다. 또한, 제1 리세스(171)에 비아(150)가 채워지기 때문에, 제1 하부 도전체(160)와 비아(150) 사이의 접촉 면적이 증가하게 된다. 그 결과, 제1 하부 도전체(160)와 비아(150) 사이의 저항이 줄어든다. 또한, 제1 리세스(171)와 제3 리세스(181)를 포함한 영역은, 위로 올라갈수록 폭이 넓어질 수 있다. 따라서, 제1 리세스(171)와 제3 리세스(181)를 포함한 영역으로, 비아(150)가 쉽게 재워질 수 있다.
또한, 제1 하부 도전체(160)의 상면은, 도시된 것과 같이, 가운데가 볼록한 형태(즉, convex 형태)일 수 있다. 즉, 에지(edge) 부분에서 가운데 부분으로 갈수록, 제1 하부 도전체(160)의 높이는 높아질 수 있다. "가운데가 볼록한 형태"라는 의미는, 가운데 부분이 에지 부분에 비해서 돌출되어 있음을 의미한다. 제1 하부 도전체(160)는 예를 들어, 가운데 부분은 평평한 형태이고 에지 부분으로 갈수록 슬로프(slope)를 갖는 형태일 수 있다. 즉, 제1 하부 도전체(160)의 상면이 가운데가 볼록한 형태이기 때문에, 제1 하부 도전체(160)와 비아(150)의 접촉 면적이 넓다. 따라서, 제1 하부 도전체(160)와 비아(150) 사이의 저항이 작다. 비아(150) 형성과정에서 미스얼라인이 발생하더라도, 제1 하부 도전체(160)와 비아(150) 사이의 저항이 크게 증가하지 않을 수 있다. 따라서, 다수의 제1 하부 도전체(160)와 다수의 비아(150) 사이의 저항 산포가 커지지 않는다. 결과적으로, 반도체 장치(1)의 동작 신뢰성이 개선될 수 있다.
도 1에 도시된 제2 개구부(340)는, 제조과정에서 사용되는 마스크 패턴(350)의 제2 개구부(340)를 나타낸다. 이에 대해서는 도 19 내지 도 21을 참조하여 후술한다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치와 실질적으로 동일한 부분에 대해서는 설명을 생략한다.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는, 서로 인접하게 배치된 제1 하부 도전체(160)와 제2 하부 도전체(260)를 포함할 수 있다. 도시된 것과 같이, 제1 하부 도전체(160)와 제2 하부 도전체(260)는 동일한 메탈 레벨일 수 있다. 또는, 제1 하부 도전체(160)와 제2 하부 도전체(260)는 동시에 형성된 것일 수 있다.
전술한 것과 같이, 제1 하부 도전체(160)는 제1 측벽(160a) 및 제2 측벽(160b)을 포함하고, 제1 베리어막(170)이 제1 하부 도전체(160) 주변에 형성될 수 있다. 즉, 제1 베리어막(170)은 제1 하부 도전체(160)의 제1 측벽(160a)에 형성된 제1 영역(170a)과, 제1 하부 도전체(160)의 제2 측벽(160b)에 형성된 제2 영역(170b)을 포함할 수 있다.
제2 하부 도전체(260)는 제3 측벽(260a) 및 제4 측벽(260b)을 포함하고, 제2 베리어막(270)이 제2 하부 도전체(260)의 주변에 형성될 수 있다. 즉, 제2 베리어막(270)은 제2 하부 도전체(260)의 제3 측벽(260a)에 형성된 제3 영역(270a)과, 제2 하부 도전체(260)의 제4 측벽(260b)에 형성된 제4 영역(270b)을 포함할 수 있다.
한편, 제1 하부 도전체(160) 상에는 비아(150)가 형성되어 있다. 제1 베리어막(170)의 제1 영역(170a)은 제1 리세스(171)를 포함하여, 제1 영역(170a)의 상면(170c)은 제1 하부 도전체(160)의 상면(160c)보다 낮을 수 있다. 제1 베리어막(170)의 제2 영역(170b)은 제2 리세스를 포함하여, 제2 영역(170b)의 상면은 제1 하부 도전체(160)의 상면(160c)보다 낮을 수 있다. 제1 절연막(180)은 제1 리세스(171)와 인접하여 형성된 제3 리세스(181)를 포함할 수 있다. 제1 리세스(171)와 제3 리세스(181)를 포함한 영역은, 위로 올라갈수록 폭이 넓어질 수 있다. 제1 리세스(171)와 제3 리세스(181) 내에는 비아(150)가 채워질 수 있다.
반면, 제2 하부 도전체(260) 상에는 비아가 형성되지 않을 수 있다. 제2 베리어막(270)의 제3 영역(270a)의 상면(270c)과 제4 영역(270b)의 상면은, 제2 하부 도전체(260)의 상면(260c)보다 같거나 높을 수 있다. 도면에서는, 예시적으로, 제3 영역(270a)의 상면(270c)과 제4 영역(270b)의 상면이, 제2 하부 도전체(260)의 상면(260c)과 같은 경우를 도시하였다.
또는, 제1 하부 도전체(160)의 상면(160c)은, 제2 하부 도전체(260)의 상면(260c)과 같거나 낮을 수 있다.
후술하겠으나, 비아홀(197)을 형성한 후에, 비아홀(197)에 의해 노출된 제1 영역(170a)의 상면(170c)과 제2 영역(170b)의 상면을 식각하여, 제1 리세스(171)와 제2 리세스를 형성할 수 있다. 따라서, 제2 하부 도전체(260)는 비아(150)와 접속하지 않은 상태이기 때문에, 제2 베리어막(270)의 제3 영역(270a)의 상면(270c)과 제4 영역(270b)의 상면에 리세스가 형성되지 않는다.
또한, 제1 하부 도전체(160)의 상면은, 가운데가 볼록한 형태(즉, convex 형태)이고, 제2 하부 도전체(260)의 상면은 평평한 형태일 수 있다.
후술하겠으나, 비아홀(197)을 형성한 후에, 비아홀(197)에 의해 노출된 제1 하부 도전체(160)의 상면을 convex 형태로 만들 수 있다. 따라서, 제2 하부 도전체(260)는 비아(150)와 접속하지 않은 상태이기 때문에, 제2 하부 도전체(260)의 상면은 평평할 수 있다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치와 실질적으로 동일한 부분에 대해서는 설명을 생략한다.
도 7을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 제1 하부 도전체(160)와 비아(150)는 서로 미스얼라인된다. 즉, 도시된 것과 같이, 제1 하부 도전체(160)(또는, 제1 베리어막(170))이 비아(150)보다 일측으로(도면에서, 우측으로) 돌출될 수 있다.
제1 베리어막(170)의 제1 영역(170a)은 비아(150)와 오버랩되고, 제2 영역(170b)은 비아(150)와 오버랩되지 않는다. 제1 하부 도전체(160)와 비아(150)가 서로 미스얼라인되기 때문이다.
제1 베리어막(170)의 제1 영역(170a)은 제1 리세스(171)를 포함하여, 제1 영역(170a)의 상면은 제1 하부 도전체(160)의 상면보다 낮을 수 있다. 반면, 제1 베리어막(170)의 제2 영역(170b)의 상면은 제1 하부 도전체(160)의 상면보다 같거나 높을 수 있다.
후술하겠으나, 비아홀(197)을 형성한 후에, 비아홀(197)에 의해 노출된 제1 베리어막(170)의 일부를 식각하여 제1 베리어막(170) 내에 리세스를 형성할 수 있다. 그런데, 제1 베리어막(170)의 제1 영역(170a)은 비아홀(197)에 의해 노출되고, 제2 영역(170b)은 비아홀(197)에 의해 노출되지 않는다. 따라서, 제1 영역(170a)에만 제1 리세스(171)가 형성되고, 제2 영역(170b)에는 리세스가 형성되지 않을 수 있다. 따라서, 제1 베리어막(170)의 제2 영역(170b)의 상면은 제1 하부 도전체(160)의 상면보다 같거나 높을 수 있다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치와 실질적으로 동일한 부분에 대해서는 설명을 생략한다.
도 8를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 제1 베리어막(170)의 제1 영역(170a)은 제1 리세스(171)를 포함하여, 제1 영역(170a)의 상면(170c)은 제1 하부 도전체(160)의 상면(160c)보다 낮을 수 있다. 하지만, 제1 리세스(171)와 인접한 영역에, 제3 리세스(도 4의 181 참조)가 형성되지 않을 수 있다.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 10은 도 9의 D - D를 따라서 절단한 단면도이다. 도 11은 도 9의 E - E를 따라서 절단한 단면도이다.
도 9 내지 도 11을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 핀형 트랜지스터(403)는 핀(F1), 게이트 전극(447), 리세스(425), 소오스/드레인(475, 476) 등을 포함할 수 있다.
핀(F1)은 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 핀(F1)은 기판(401)의 일부일 수도 있고, 기판(401)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 소자 분리막(410)은 핀(F1)의 측면을 덮을 수 있다.
게이트 전극(447)은 핀(F1) 상에, 핀(F1)과 교차하도록 형성될 수 있다. 게이트 전극(447)은 제1 방향(X1)으로 연장될 수 있다.
게이트 전극(447)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(447)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(447)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(447)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(445)은 핀(F1)과 게이트 전극(447) 사이에 형성될 수 있다. 게이트 절연막(445)은 핀(F)의 상면과 측면의 상부에 형성될 수 있다. 또한, 게이트 절연막(445)은 게이트 전극(447)과 소자 분리막(410) 사이에 배치될 수 있다. 이러한 게이트 절연막(445)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(445)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
리세스(425)는 게이트 전극(447) 양측의 핀(F1) 내에 형성될 수 있다. 리세스(425)의 측벽은 경사져 있어서, 리세스(425)의 형상은 기판(400)에서 멀어질수록 넓어질 수 있다. 리세스(425)의 폭은 핀(F1)의 폭보다 넓을 수 있다.
소오스/드레인(475, 476)은 리세스(425) 내에 형성된다. 소오스/드레인(475, 476)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(475, 476)의 상면은 제1 층간 절연막(155)의 하면보다 높을 수 있다. 또한, 소오스/드레인(475, 476)과 게이트 전극(447)은 스페이서(151)에 의하여 절연될 수 있다.
핀형 트랜지스터(403)가 PMOS 트랜지스터인 경우, 소오스/드레인(475, 476)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
스페이서(151)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
층간 절연막(465)은 기판(400) 상에, 핀형 트랜지스터(403)와 다수의 컨택(481, 482), 베리어막(491, 492)을 덮도록 형성할 수 있다. 층간 절연막(465)은 SiN, SiO2 등의 물질로 형성될 수 있다.
여기서, 컨택(481, 482)는 도 1 내지 도 8을 이용하여 설명한 제1 하부 도전체(160)에 대응될 수 있다. 베리어막(491, 492)은 컨택(481, 482)을 둘러싸도록 형성될 수 있다. 이러한 베리어막(491, 492)은 도 1 내지 도 8을 이용하여 설명한 제1 베리어막(170)에 대응될 수 있다. 비아(498, 499)는 컨택(481, 482) 상에 형성될 수 있다. 이러한 비아(498, 499)는 도 1 내지 도 8을 이용하여 설명한 비아(150)에 대응될 수 있다.
도 12는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 12를 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 기판(510) 내에 제1 기판영역(520)과 제2 기판영역(530)이 정의될 수 있다. 예를 들어, 제1 기판영역(520)은 SRAM 형성 영역이고, 제2 기판영역(530)은 로직 형성 영역일 수 있다. 또는, 제1 기판영역(520)은 SRAM 및 로직 형성 영역이고, 제2 기판영역(530)은 I/O 형성 영역일 수 있다.
제1 기판영역(520) 내에는, 도 1 내지 도 8을 이용하여 설명한 제1 하부 도전체, 제1 베리어막, 비아가 형성될 수 있다. 즉, 비아의 바닥CD는 제1 하부 도전체의 탑CD보다 작고, 제1 베리어막의 제1 영역은 제1 리세스를 포함하여, 제1 영역의 상면은 제1 하부 도전체의 상면보다 낮을 수 있다.
하지만, 제2 기판영역(530) 내에는, 하부 도전체와, 하부 도전체를 둘러싸는 베리어막과, 하부 도전체 상에 비아가 형성될 수 있다. 하지만, 베리어막의 일부에 리세스가 형성되지 않을 수 있다. 즉, 베리어막의 상면이 하부 도전체의 상면보다 같거나 높을 수 있다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 14는 태블릿 PC이고, 도 15는 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이하에서, 도 16 내지 도 27, 도 1 내지 도 5를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 16 내지 도 27은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다. 도 17, 도 22, 도 24, 도 26은 A - A를 따라 절단한 단면도이다. 도 18, 도 23, 도 25, 도 27은 B - B를 따라 절단한 단면도이다.
도 16 내지 도 18을 참조하면, 기판 상에는 제1 하부 도전체(160)와 제1 베리어막(170)이 형성되어 있다. 제1 하부 도전체(160)와 제1 베리어막(170)의 주변에, 제1 하부 도전체(160)의 상면을 노출하는 제1 절연막(180)이 형성되어 있다.
구체적으로, 제1 하부 도전체(160)는 예를 들어, 알루미늄이나 텅스텐일 수 있으나, 이에 한정되는 것은 아니다. 제1 하부 도전체(160)는 제1 측벽(160a) 및 제2 측벽(160b)을 포함할 수 있다. 제1 베리어막(170)는 제1 영역(170a), 제2 영역(170b), 바닥 영역(170d)을 포함할 수 있다. 제1 영역(170a)은 제1 하부 도전체(160)의 제1 측벽(160a)에 형성되고, 제2 영역(170b)은 제1 하부 도전체(160)의 제2 측벽(160b)에 형성될 수 있다. 바닥 영역(170d)은 제1 하부 도전체(160)의 바닥면에 형성될 수 있다. 이러한 제1 베리어막(170)은 예를 들어, Ti 또는 TiN 중 적어도 하나를 포함할 수 있다. 제1 베리어막(170)즉 Ti/TiN의 적층막일 수도 있다. 제1 절연막(180)은 SiO2, SiN, SiON, SiCN, 또는 저유전율 물질 등일 수 있으나, 이에 한정되는 것은 아니다.
이어서, 제1 하부 도전체(160), 제1 베리어막(170) 및 제1 절연막(180) 상에 제2 절연막(190), 제3 절연막(195)을 형성한다. 구체적으로, 제2 절연막(190)은 SiCN일 수 있고, 제3 절연막(195)은 저유전율 물질일 수 있다.
이어서, 제3 절연막(195) 상에, 식각 정지막(303)과, 제1 개구부(320)를 포함하는 하드마스크 패턴(301)을 형성할 수 있다.
구체적으로, 하드마스크 패턴(301)은 순차적으로 적층된 금속 하드마스크 패턴(305)과 절연성 하드마스크 패턴(307)을 포함할 수 있다. 예를 들어, 금속 하드마스크 패턴(305)은 TiN, Ta 또는 TaN 중 적어도 하나를 포함하고, 절연성 하드마스크 패턴(307)은 SiO2, SiN, SiON, SiCN 중 적어도 하나를 포함할 수 있다.
금속 하드마스크 패턴(305)은 높은 식각 선택비를 갖는다. 예를 들어, 금속 하드마스크 패턴(305)과 제3 절연막(195)(즉, 저유전율 물질)의 식각비는, 1:20 이상일 수 있다. 이와 같이 높은 식각 선택비를 갖는 금속 하드마스크 패턴(305)을 사용함으로써, 비아홀(예를 들어, 도 3의 197 참조)의 폭을 정교하게 유지/조절할 수 있다.
한편, 금속 하드마스크 패턴(305)을 사용하여 비아홀(197)을 형성할 때, 금속 폴리머(metallic polymer)가 발생할 수 있다. 그런데, 절연성 하드마스크 패턴(307)은 금속 폴리머의 형성을 줄일 수 있다. 만약, 절연성 하드마스크 패턴(307)을 사용하지 않고, 금속 하드마스크 패턴(305)을 단독으로 사용하면, 금속 하드마스크 패턴(305)로부터 금속 폴리머가 발생하여, 비아홀(197)의 주변에 증착될 수 있다. 이와 같이 증착된 금속 폴리머는 제거하기 어렵다.
또한, 절연성 하드마스크 패턴(307)을 사용하면, 비아홀(197)의 바닥에 떨어지는 금속 폴리머가 줄어들게 되므로, 비아홀(197)의 바닥 프로파일도 개선될 수 있다.
한편, 절연성 하드마스크 패턴(307)은 부분 트렌치 형성시(도 22 및 도 23 참조)에 모두 제거될 정도의 두께로 형성할 수 있다. 예를 들어, 절연성 하드마스크 패턴(307)은 350Å~ 450Å일 수 있고, 금속 하드마스크 패턴(305)은 250Å~ 350Å일 수 있으나, 이에 한정되지 않는다. 절연성 하드마스크 패턴(307)를 사용함으로써, 금속 하드마스크 패턴(305)의 두께를 줄일 수도 있다.
도 19 내지 도 21을 참조하면, 하드마스크 패턴(301) 상에, 제2 개구부(340)를 포함하는 마스크 패턴(350)을 형성할 수 있다. 여기서, 마스크 패턴(350)은 예를 들어, 포토레지스트 패턴일 수 있다.
특히, 도 20에 도시된 것과 같이, 제1 개구부(320)의 폭(W6)보다, 제2 개구부(340)의 폭(W7)이 더 넓을 수 있다.
이어서, 마스크 패턴(350) 및 하드마스크 패턴(301)을 이용하여, 제2 절연막(195) 내에 부분 비아홀(partial via hole)(197a)을 형성할 수 있다. 즉, 부분 비아홀(197a)은 제1 하부 도전체(160)의 상면을 노출하지 않을 수 있다. 도시된 것과 같이, 부분 비아홀(197a)은 제2 절연막(190)의 상면을 노출하지 않을 수 있다. 부분 비아홀(197a)의 형성은 예를 들어, 건식 식각을 이용할 수 있다. 부분 비아홀(197a)을 형성하는 동안, 절연성 하드마스크 패턴(307)의 일부가 같이 식각될 수 있다. 도시된 것과 같이, 절연성 하드마스크 패턴(307)이 모따기된 형상 또는 라운딩된 형상이 될 수 있다.
도 22 및 도 23을 참조하면, 애싱 공정을 통해서 마스크 패턴(350)을 제거한다.
이어서, 하드마스크 패턴(301)을 이용하여, 제2 절연막(195)의 일부를 식각하여 제1 하부 도전체(160) 및 제1 베리어막(170)을 노출한다. 여기서, 제1 하부 도전체(160) 및 제1 베리어막(170)를 노출하면서, 제2 절연막(195) 내에 부분 트렌치(partial trench)(196a)를 형성할 수 있다. 부분 트렌치(196a)의 형성은 예를 들어, 건식 식각을 이용할 수 있다. 부분 트렌치(196a)를 형성하는 동안, 절연성 하드마스크 패턴(307) 전체가 식각되고, 금속 하드마스크 패턴(305)의 일부가 식각될 수 있다. 도시된 것과 같이, 금속 하드마스크 패턴(305)이 모따기된 형상 또는 라운딩된 형상이 될 수 있다.
도 24 및 도 25를 참조하면, 노출된 제1 베리어막(170)의 일부를 식각하여, 제1 베리어막(170) 내에 제1 리세스(171)를 형성할 수 있다.
구체적으로, 제1 리세스(171)를 형성하는 것은 건식 식각을 이용할 수 있다. 여기서, 제1 리세스(171)를 형성할 때, 습식 식각을 사용한다면, 식각액이 제1 베리어막(170)의 제1 영역(170a), 제2 영역(170b)의 바닥까지 침투하여, 제1 베리어막(170)의 제1 영역(170a), 제2 영역(170b) 전체가 제거될 수 있다. 이와 같이 된다면, 반도체 장치의 신뢰성이 나빠질 수 있다. 따라서, 제1 영역(170a)의 일부, 제2 영역(170b)의 일부만을 제거할 수 있도록 건식 식각을 사용할 수 있다.
또한, 제1 리세스(171)는 예를 들어, 60Å ~ 100Å의 깊이로 형성될 수 있다. 더 구체적으로, 제1 리세스(171)는 80Å의 깊이로 형성될 수 있다.
또한, 전술한 것과 같이, 제1 베리어막(170)과 금속 하드마스크 패턴(305)는 동일한 물질을 포함할 수 있다. 예를 들어, 제1 베리어막(170)과 금속 하드마스크 패턴(305)은 TiN막을 포함할 수 있다. 도시된 것과 같이, 제1 리세스(171)를 형성하는 동안, 금속 하드마스크 패턴(305) 전체가 식각될 수 있으나, 이에 한정되는 것은 아니다.
도 26 및 도 27을 참조하면, 제1 베리어막(170)에 인접한 제2 절연막(190)의 일부를 제거하여 제3 리세스(181)를 형성할 수 있다.
여기서, 제3 리세스(181)를 형성하는 동안, 트렌치(196)가 완성된다. 즉, 제3 리세스(181)를 형성하는 동안, 부분 트렌치(196a)가 트렌치(196)로 완성된다. 여기서, 트렌치(196)를 완성하는 동안, 식각 정지막(303)은 모따기된 형상 또는 라운딩된 형상이 될 수 있다.
다시 도 1 내지 도 5를 참조하면, 트렌치(196) 및 비아홀(197)을 충분히 채우도록, 도전물질을 매립한다. 예를 들어, 도전물질은 구리일 수 있으나, 이에 한정되는 것은 아니다. 도전물질은 제1 리세스(171) 및 제3 리세스(181)도 채울 수 있다.
이어서, 평탄화 공정(예를 들어, CMP 공정)을 이용하여, 제1 상부 도전체(120), 제2 상부 도전체(110), 제3 상부 도전체(130), 비아(150)를 완성한다. 평탄화 공정을 통해서, 식각 정지막(303)의 전부와, 제3 절연막(195)의 일부가 제거될 수 있다.
여기서, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법만 설명하였으나, 이를 통해서 본 발명이 속하는 기술의 당업자는 제2 실시예 내지 제6 실시예에 따른 반도체 장치의 제조 방법을 유추할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
120: 제1 상부 도전체 150: 비아
160: 제1 하부 도전체 160a: 제1 측벽
160b: 제2 측벽 170: 제1 베리어막
170a: 제1 영역 170b: 제2 영역
171: 제1 리세스 180: 제1 절연막
190: 제2 절연막 195: 제3 절연막
305: 금속 하드마스크 패턴 307: 절연성 하드마스크 패턴

Claims (20)

  1. 제1 측벽 및 제2 측벽을 포함하는 제1 하부 도전체;
    상기 제1 하부 도전체의 제1 측벽에 형성된 제1 영역과, 상기 제1 하부 도전체의 제2 측벽에 형성된 제2 영역을 포함하는 제1 베리어막;
    제3 측벽 및 제4 측벽을 포함하는 제2 하부 도전체;
    상기 제2 하부 도전체의 제3 측벽에 형성된 제3 영역과, 상기 제2 하부 도전체의 제4 측벽에 형성된 제4 영역을 포함하는 제2 베리어막; 및
    상기 제1 하부 도전체 상에 형성된 비아를 포함하고,
    상기 제1 베리어막의 제1 영역은 제1 리세스를 포함하여, 상기 제1 영역의 상면은 상기 제1 하부 도전체의 상면보다 낮고,
    상기 제2 베리어막의 제3 영역의 상면은, 상기 제2 하부 도전체의 상면보다 같거나 높은 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 하부 도전체의 상면은, 가운데가 볼록한 형태인 반도체 장치.
  3. 제 2항에 있어서,
    상기 제2 하부 도전체의 상면은 평평한 형태인 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 베리어막의 제2 영역은 제2 리세스를 포함하여, 상기 제2 영역의 상면은 상기 제1 하부 도전체의 상면보다 낮은 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 베리어막은 상기 비아보다 일측으로 돌출되고,
    상기 제1 베리어막의 제2 영역의 상면은, 상기 제1 하부 도전체의 상면보다 같거나 높은 반도체 장치.
  6. 제 1항에 있어서,
    상기 비아 상에 형성된 제1 상부 도전체를 더 포함하고,
    상기 제1 상부 도전체의 측벽과, 상기 비아의 측벽은 서로 연결된 프로파일을 갖는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 상부 도전체와 나란히 배열된 제2 상부 도전체를 더 포함하고,
    상기 제1 상부 도전체와 상기 제2 상부 도전체 사이의 피치는 10nm 이상 100nm 이하인 반도체 장치.
  8. 제 6항에 있어서,
    상기 비아는 듀얼 다마신 비아(dual damascene via)인 반도체 장치.
  9. 제 1항에 있어서,
    상기 제1 하부 도전체 및 상기 제1 베리어막의 주변에 형성되고, 상기 제1 하부 도전체의 상면을 노출하는 제1 절연막을 더 포함하고,
    상기 제1 절연막은 상기 제1 리세스에 인접하여 형성된 제3 리세스를 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 리세스 및 상기 제3 리세스는 서로 연결되고,
    상기 제1 리세스 및 상기 제3 리세스를 포함한 영역은 위로 올라갈수록 폭이 넓어지는 반도체 장치.
  11. 제 1항에 있어서,
    상기 제1 하부 도전체와 상기 제2 하부 도전체는 동일한 메탈 레벨인 반도체 장치.
  12. 제 1항에 있어서,
    상기 베리어막은 Ti 또는 TiN 중 적어도 하나를 포함하는 반도체 장치.
  13. 제1 측벽 및 제2 측벽을 포함하는 하부 도전체;
    상기 하부 도전체의 제1 측벽에 형성된 제1 영역과, 상기 베리어막의 제2 측벽에 형성된 제2 영역을 포함하는 베리어막; 및
    상기 하부 도전체 상에 형성된 비아를 포함하되,
    상기 베리어막은 상기 비아보다 일측으로 돌출되고,
    상기 베리어막의 제1 영역은 제1 리세스를 포함하여, 상기 제1 영역의 상면은 상기 하부 도전체의 상면보다 낮고,
    상기 베리어막의 제2 영역의 상면은 상기 하부 도전체의 상면보다 같거나 높은 반도체 장치.
  14. 제 13항에 있어서,
    상기 비아 상에 형성된 상부 도전체를 더 포함하고,
    상기 상부 도전체의 측벽과, 상기 비아의 측벽은 서로 연결된 프로파일을 갖는 반도체 장치.
  15. 제 13항에 있어서,
    상기 하부 도전체 및 상기 베리어막의 주변에 형성되고, 상기 하부 도전체의 상면을 노출하는 제1 절연막을 더 포함하고,
    상기 제1 절연막은 상기 제1 리세스에 인접하여 형성된 제3 리세스를 포함하는 반도체 장치.
  16. 제 15항에 있어서,
    상기 제1 리세스 및 상기 제3 리세스는 서로 연결되고,
    상기 제1 리세스 및 상기 제3 리세스를 포함한 영역은 위로 올라갈수록 폭이 넓어지는 반도체 장치.
  17. 제1 측벽 및 제2 측벽을 포함하는 하부 도전체;
    상기 하부 도전체의 제1 측벽에 형성된 제1 영역과, 상기 베리어막의 제2 측벽에 형성된 제2 영역을 포함하는 베리어막; 및
    상기 하부 도전체 상에 형성된 비아를 포함하되,
    상기 비아의 바닥CD는 상기 하부 도전체의 탑CD보다 작고,
    상기 베리어막의 제1 영역은 제1 리세스를 포함하여, 상기 제1 영역의 상면은 상기 하부 도전체의 상면보다 낮은 반도체 장치.
  18. 제1 측벽 및 제2 측벽을 포함하는 하부 도전체;
    상기 하부 도전체의 제1 측벽에 형성된 제1 영역과, 상기 베리어막의 제2 측벽에 형성된 제2 영역을 포함하는 베리어막;
    상기 하부 도전체 상에 형성된 비아; 및
    상기 비아 상에 형성된 제1 상부 도전체를 포함하고,
    상기 제1 상부 도전체의 측벽과, 상기 비아의 측벽은 서로 연결된 프로파일을 갖고,
    상기 베리어막의 제1 영역은 제1 리세스를 포함하여, 상기 제1 영역의 상면은 상기 하부 도전체의 상면보다 낮은 반도체 장치.
  19. 하부 도전체, 상기 하부 도전체의 측벽에 형성된 베리어막과, 상기 하부 도전체 및 상기 베리어막의 주변에 형성된 제1 절연막을 제공하고,
    상기 하부 도전체, 상기 베리어막 및 상기 제1 절연막 상에 제2 절연막을 형성하고,
    제2 절연막 상에, 제1 개구부를 포함하는 하드마스크 패턴을 형성하고,
    상기 하드마스크 패턴 상에, 제2 개구부를 포함하는 마스크 패턴을 형성하고,
    상기 마스크 패턴 및 상기 하드마스크 패턴을 이용하여, 상기 제2 절연막 내에 부분 비아홀(partial via hole)을 형성하고,
    상기 마스크 패턴을 제거하고,
    상기 하드마스크 패턴을 이용하여, 상기 제2 절연막의 일부를 식각하여 상기 하부 도전체 및 베리어막을 노출하고,
    노출된 상기 베리어막의 일부를 식각하여, 상기 베리어막 내에 제1 리세스를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  20. 하부 도전체, 상기 하부 도전체의 측벽에 형성된 베리어막과, 상기 하부 도전체 및 상기 베리어막의 주변에 형성된 제1 절연막을 제공하고,
    상기 하부 도전체, 상기 베리어막 및 상기 제1 절연막 상에 제2 절연막을 형성하고,
    제2 절연막 상에, 제1 개구부를 포함하는 하드마스크 패턴을 형성하되, 상기 하드마스크 패턴은 순차적으로 적층된 금속 하드마스크 패턴과 상기 절연성 하드마스크 패턴을 포함하고,
    상기 하드마스크 패턴 상에, 제2 개구부를 포함하는 마스크 패턴을 형성하고,
    상기 마스크 패턴 및 상기 하드마스크 패턴을 이용하여, 상기 제2 절연막 내에 부분 비아홀(partial via hole)을 형성하고,
    상기 마스크 패턴을 제거하고,
    상기 하드마스크 패턴을 이용하여, 상기 부분 비아홀을 상기 하부 도전체와 접속하는 비아홀로 완성하고, 상기 비아홀과 연결된 트렌치를 형성하는 것을 포함하는 반도체 장치의 제조 방법.

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