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KR102321373B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR102321373B1
KR102321373B1 KR1020150116594A KR20150116594A KR102321373B1 KR 102321373 B1 KR102321373 B1 KR 102321373B1 KR 1020150116594 A KR1020150116594 A KR 1020150116594A KR 20150116594 A KR20150116594 A KR 20150116594A KR 102321373 B1 KR102321373 B1 KR 102321373B1
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interlayer insulating
forming
gate
insulating layer
trench
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KR1020150116594A
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박찬훈
김동찬
마사유키 토모야스
한제우
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삼성전자주식회사
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Abstract

반도체 장치의 제조 방법이 제공된다. 기판 상에, 제1 게이트 스페이서에 의해 정의되는 제1 트렌치와, 제2 게이트 스페이서에 의해 정의되는 제2 트렌치를 포함하는 제1 층간 절연막을 형성하고, 상기 제1 트렌치의 일부를 채우는 제1 게이트 전극과, 상기 제2 트렌치의 일부를 채우는 제2 게이트 전극을 형성하고, 상기 제1 게이트 전극 상에, 상기 제1 트렌치의 나머지를 채우는 제1 캡핑 패턴을 형성하고, 상기 제2 게이트 전극 상에, 상기 제2 트렌치의 나머지를 채우는 제2 캡핑 패턴을 형성하고, 상기 제1 층간 절연막 상에, 상기 제1 게이트 스페이서 및 제2 게이트 스페이서를 덮는 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막 상에, 제3 층간 절연막을 형성하고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에, 상기 제3 층간 절연막과, 상기 제2 층간 절연막을 관통하는 컨택홀을 형성하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라 트랜지스터가 포함하는 게이트 간의 간격이 감소하고 있다. 따라서 반도체 소자를 연결하는 컨택 간의 간격 또한 감소하므로, 미세한 피치를 갖는 컨택을 형성하기 위해 자기정렬 컨택(SAC; Self Aligned Contact) 공정이 제안되었다.
자기정렬 컨택을 형성할 때, 컨택 주변에 배치된 소자와 컨택이 쇼트(short)되지 않도록 컨택의 정렬 상태를 유지하는 것이 특히 중요하다.
본 발명이 해결하고자 하는 기술적 과제는, 주변 소자와 쇼트가 발생하지 않는 자기정렬 컨택을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 제1 게이트 스페이서에 의해 정의되는 제1 트렌치와, 제2 게이트 스페이서에 의해 정의되는 제2 트렌치를 포함하는 제1 층간 절연막을 형성하고, 상기 제1 트렌치의 일부를 채우는 제1 게이트 전극과, 상기 제2 트렌치의 일부를 채우는 제2 게이트 전극을 형성하고, 상기 제1 게이트 전극 상에, 상기 제1 트렌치의 나머지를 채우는 제1 캡핑 패턴을 형성하고, 상기 제2 게이트 전극 상에, 상기 제2 트렌치의 나머지를 채우는 제2 캡핑 패턴을 형성하고, 상기 제1 층간 절연막 상에, 상기 제1 게이트 스페이서 및 제2 게이트 스페이서를 덮는 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막 상에, 제3 층간 절연막을 형성하고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에, 상기 제3 층간 절연막과, 상기 제2 층간 절연막을 관통하는 컨택홀을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 캡핑 패턴 및 상기 제2 층간 절연막은 동시에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 캡핑 패턴을 형성하는 것은 상기 트렌치의 나머지를 채우고, 상기 제1 층간 절연막의 상면을 덮는 캡핑막을 형성하고, 상기 제1 층간 절연막의 상면 상에 형성된 상기 캡핑막을 제거하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 컨택홀을 형성한 후, 상기 제1 게이트 스페이서의 상면과 상기 제2 층간 절연막이 중첩되는 폭은 상기 제2 게이트 스페이서의 상면과 상기 제2 층간 절연막이 중첩되는 폭과 실질적으로 동일할 수 있다.
본 발명의 몇몇 실시예에서, 상기 컨택홀을 형성하기 전에, 상기 제3 층간 절연막 상에 노광 공정을 수행하고, 상기 노광 공정의 미스얼라인(misalign)을 측정하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 노광 공정의 미스얼라인의 측정값을 기초로 상기 캡핑막의 최하부 폭을 결정하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 캡핑막의 최하부 폭을 결정하는 것은 식각 장비의 바이어스 파워를 조절하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 캡핑막을 형성하는 것은, 상기 게이트 스페이서의 상면 상에, 상기 캡핑막의 측벽과 인접하여 패시베이션 막을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 패시베이션 막은 카본 폴리머를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 게이트 스페이서는 저유전율 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 캡핑막은 SiN 또는 SiOCN 중 어느 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 게이트 스페이서의 최상면의 높이는 상기 제1 층간 절연막의 높이와 동일할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 제1 영역 및 제2 영역을 포함하는 기판 상에, 제1 내지 제4 게이트 스페이서에 의해 각각 정의되는 제1 내지 제4 트렌치를 포함하는 제1 층간 절연막을 형성하되, 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서는 상기 제1 영역에 형성되고, 상기 제3 게이트 스페이서 및 상기 제4 게이트 스페이서는 상기 제2 영역에 형성되고, 상기 제1 내지 제4 트렌치의 일부를 채우는 제1 내지 제4 게이트 전극을 각각 형성하고, 상기 제1 내지 제4 게이트 전극 상에, 상기 제1 내지 제4 트렌치의 나머지를 채우는 제1 내지 제4 캡핑 패턴을 각각 형성하고, 상기 제1 층간 절연막 상에, 상기 제1 게이트 스페이서 내지 제4 게이트 스페이서를 덮는 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막을 식각하여, 제1 및 제2 게이트 스페이서 상의 제1 캡핑막과, 제3 및 제4 게이트 스페이서 상의 제2 캡핑막을 형성하되, 상기 제1 게이트 스페이서의 상면과 상기 제1 캡핑막이 중첩되는 폭은 상기 제3 게이트 스페이서의 상면과 상기 제2 캡핑막이 중첩되는 폭과 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 캡핑막을 형성하는 것은 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 제1 컨택홀을 형성하는 것을 포함하고, 상기 제2 캡핑막을 형성하는 것은 상기 제3 게이트 전극과 상기 제4 게이트 전극 사이에 제2 컨택홀을 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 캡핑막과 제2 캡핑막은 서로 다른 바이어스 파워로 형성될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1는 본 발명의 일 실시예에 따른 반도체 장치의 사시도이다.
도 2는 도 1의 A-A' 및 B-B'를 따라서 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 상면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치의 사시도이다.
도 5는 도 4의 A-A' 및 B-B'를 따라서 절단한 단면도이다.
도 6 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 14는 본 발명의 실시예들에 따라 제조한 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 15는 본 발명의 실시예들에 따라 제조한 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 16 내지 도 18은 본 발명의 몇몇 실시예들에 따라 제조한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 사시도이고, 도 2는 도 1의 A-A' 및 B-B'를 따라서 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 장치(1)는 제1 영역(I)에 형성된 제1 트랜지스터(10)와 제2 영역(II)에 형성된 제2 트랜지스터(11)를 포함한다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 예를 들어, 제1 영역(I)은 SRAM 형성 영역이고, 제2 영역(II)은 로직 영역일 수도 있다.
제1 트랜지스터(10)는 기판(100) 상의 제1 및 제2 게이트 구조체(101, 102)를 포함한다. 제2 트랜지스터(11)는 기판(200) 상의 제3 및 제4 게이트 구조체(201, 202)를 포함한다. 제1 및 제2 게이트 구조체(101, 102)는 제1 게이트 절연막(110), 제1 게이트 전극(130) 및 제1 캡핑 패턴(160)을 포함한다.
제1 게이트 스페이서(150)에 의해 정의되는 제1 트렌치(116) 내에서, 제1 게이트 절연막(110), 제1 게이트 전극(130), 제1 캡핑 패턴(160)은 상기 기판(100)에 순차적으로 적층된다. 제1 및 제2 게이트 구조체(101, 102)는 제2 방향(Y)으로 연장될 수 있다.
기판(100, 200)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100, 200)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 게르마늄, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 스페이서(150)는 예를 들어, 저유전율(low-k) 물질을 포함할 수 있다. 즉, 제1 컨택(120)과 제1 게이트 구조체(101) 간의 기생 커패시턴스의 발생을 감소시키기 위하여, 제1 게이트 스페이서(150, 151)는 저유전율 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 스페이서(150)는 자기 정렬 컨택(Self Aligned Contact) 공정에 의해 형성되는 제1 컨택(120)의 측벽을 정의할 수 있다.
제1 컨택(120)은 자기 정렬 컨택(Self Aligned Contact) 공정에 의해 형성될 수 있고, 제1 게이트 스페이서(150)는 제1 및 제2 층간 절연막(182, 184)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 트렌치(116)는 서로 간에 이격되는 한 쌍의 제1 게이트 스페이서(150)에 의해 정의된다. 또한 제1 게이트 스페이서(150)는 제1 트렌치(116)의 측벽을 정의할 수 있고, 기판(100)은 제1 트렌치(116)의 바닥면을 정의할 수 있다.
반도체 장치(1)는 제1 게이트 구조체(101) 상에 제3 층간 절연막(180)을 포함할 수 있다. 제1 컨택(120)은 제3 층간 절연막(180)을 관통하여 형성될 수 있다.
제1 게이트 절연막(110)은 제1 트렌치(116)의 바닥면 상에 형성될 수 있다. 제1 게이트 절연막(110)은 고유전율 유전막을 포함할 수 있다. 고유전율 유전막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
제1 게이트 전극(130)은 예를 들어, 도전성 물질을 포함할 수 있다. 이러한 도전성 물질의 예로는 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 컨택(120)은 기판(100) 상에 형성되고, 제1 게이트 스페이서(150)와 중첩될 수 있다. 즉, 기판(100)의 상면, 제1 게이트 스페이서(150)의 측벽 및 제3 층간 절연막(180)의 측벽으로 정의된 공간을 채우도록 제1 컨택(120)이 형성될 수 있다.
제1 컨택(120)은 예를 들어, 알루미늄(Al), 텅스텐(W), 구리(Cu) 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 부분막(140)은 제1 게이트 스페이서(150) 및 제1 캡핑 패턴(160) 상에 형성될 수 있다. 제1 부분막(140)은, 제3 층간 절연막(180), 제1 게이트 스페이서(150)와 함께 제1 컨택(120)의 측벽과 인접하도록 형성될 수 있다.
제1 게이트 스페이서(150)이 저유전율 물질을 포함하는 경우, 제1 층간절연막(도 6의 114)과의 관계에서 식각 선택비가 충분히 유지되지 않을 수 있다. 따라서 제1 컨택(120)의 형성을 위해 제1 층간 절연막(도 6의 114)을 식각하는 경우, 제1 게이트 스페이서(150)가 함께 식각되어 제1 게이트 전극(130)과 제1 컨택(120) 간의 쇼트가 발생할 수 있다.
제1 부분막(140)은 제1 게이트 스페이서(150) 상에 형성되어, 제1 게이트 스페이서(150)가 제1 층간 절연막(도 6의 114)과 함께 식각되는 것을 방지할 수 있다. 제1 부분막(140)이 제1 게이트 스페이서(150)의 식각을 방지하는 기능과 관련하여 후술한다.
제2 트랜지스터(11)는 제2 부분막(240)을 포함하되, 제2 부분막(240)은 제1 부분막(140)과 다른 형상을 가질 수 있다. 즉, 제2 부분막(240)의 양 측벽(241, 242)는 제1 부분막(140)의 양 측벽과 다른 형태를 가질 수 있다. 구체적으로, 제2 부분막(240)의 제1 측벽(241)의 기울기는 제1 부분막(140)의 측벽의 기울기보다 작게 형성될 수 있다. 또한 제2 부분막(240)의 제2 측벽(242)은 모따기(chamfered) 형상일 수 있다. 제2 부분막(240)의 양 측벽(241, 242)의 형성에 관하여는 후술한다.
제1 캡핑 패턴(160)은 제1 트렌치(116) 중 제1 게이트 전극(130)에 의해 채워지고 남은 부분에 형성될 수 있다. 즉, 제1 캡핑 패턴(160)은 제1 트렌치(116) 의 상부를 채우도록 제1 트렌치(116) 내에 형성될 수 있다. 제1 캡핑 패턴(160)의 상면은 제1 게이트 스페이서(150)의 최상면과 동일 레벨에 형성될 수 있다.
제1 캡핑 패턴(160)은 제1 층간 절연막(도 6의 114)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 캡핑 패턴(160)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서는, 앞서 설명한 실시예와 중복된 사항에 대해서는 자세한 설명을 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 3을 참조하면, 반도체 장치(2)는 제3 부분막(141)과 제4 부분막(245)의 형태가 앞서의 실시예와는 다를 수 있다.
즉, 제1 게이트 스페이서(150)의 상면 상에, 제3 부분막(141)의 양 측벽과 인접하여 패시베이션막(170)이 형성될 수 있다. 패시베이션막(170)은 제1 게이트 스페이서(150)의 식각을 방지하도록 기능할 수 있다. 패시베이션막(170)은, 제3 부분막(141)의 식각 과정에서 발생한 부산물을 포함할 수 있으며, 구체적으로 패시베이션막(170)은 카본 폴리머를 포함할 수 있다.
제4 부분막(245)의 제1 측벽(241) 상에도 패시베이션막(270)이 형성될 수 있다. 반면, 제4 부분막(245)의 제2 측벽(242) 상에는 패시베이션막(270)이 형성되지 않을 수 있다. 패시베이션막(170, 270)의 형성과 관련하여 후술한다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치의 사시도이고, 도 5는 도 4의 A-A' 및 B-B'를 따라서 절단한 단면도이다. 앞서와 마찬가지로, 위에서 설명한 실시예와 중복된 사항에 대해서는 자세한 설명을 생략하고 다른 점을 위주로 설명한다.
도 4와 도 5를 참조하면, 반도체 장치(3)는 제1 및 제2 게이트 구조체(101, 102)와 교차하는 제1 및 제2 핀형 액티브 패턴(F1, F2)을 포함할 수 있다.
제1 및 제2 핀형 액티브 패턴(F1, F2)은 각각 기판(100, 200)으로부터 돌출되어 있을 수 있다. 기판(100) 상에 형성된 필드 절연막(105)은 제1 및 제2 핀형 액티브 패턴(F1, F2)의 측벽 일부를 덮을 수 있다. 본 발명의 몇몇 실시예에서, 제1 및 제2 핀형 액티브 패턴(F1, F2)은 기판(100, 200) 상에 형성된 필드 절연막(105)의 상면으로부터 돌출될 수 있다.
제1 및 제2 핀형 액티브 패턴(F1, F2)은 제1 방향(X)을 따라서 연장될 수 있다. 제1 및 제2 핀형 액티브 패턴(F1, F2)은 기판(100, 200)의 일부일 수도 있고, 씨드층으로 기판(100, 200)을 이용하여 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 및 제2 핀형 액티브 패턴(F1, F2)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 및 제2 핀형 액티브 패턴(F1, F2)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 및 제2 핀형 액티브 패턴(F1, F2)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 제1 및 제2 핀형 액티브 패턴(F1, F2)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제1 및 제2 게이트 스페이서(150, 250)는 필드 절연막(105) 상으로 돌출된 제1 및 제2 핀형 액티브 패턴(F1, F2) 상에 형성될 수 있다. 제1 및 제2 게이트 스페이서(150, 250)는 제2 방향(Y)을 따라서 연장될 수 있고, 제1 및 제2 핀형 액티브 패턴(F1, F2) 상에 제1 및 제2 핀형 액티브 패턴(F1, F2)과 교차하도록 형성될 수 있다.
상승된 소오스/드레인(107)은 제1 게이트 스페이서(150)의 외측벽에 인접하여 형성될 수 있다. 상승된 소오스/드레인(107)은 제1 게이트 스페이서(150)의 외측벽과 접촉할 수 있다.
도 4에 도시된 것과 같이, 상승된 소오스/드레인(107)은 오각형 형상일 수 있으나 본 발명이 이에 제한되는 것은 아니다. 즉, 상승된 소오소/드레인은 예를 들어, 다이아몬드 형상, 원 형상 및 직사각형 형상 등일 수 있다.
반도체 장치(3)가 PMOS 트랜지스터인 경우, 상승된 소오스/드레인(107)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자 상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 및 제2 게이트 구조체(101, 102) 하부의 제1 및 제2 핀(F1, F2), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
한편, 반도체 장치(3)가 NMOS 트랜지스터인 경우, 상승된 소오스/드레인(107)은 기판(100, 200)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(100, 200)이 Si일 때, 상승된 소오스/드레인(107)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)을 포함할 수 있다. 인장 스트레스 물질은 제1 및 제2 게이트 구조체(101, 102) 하부의 제1 및 제2 핀형 액티브 패턴(F1, F2), 즉 채널 영역에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
도 6 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 중간 단계 도면이다.
도 6을 참조하면, 기판(100) 상에 제1 게이트 절연막(110)과 더미 게이트 전극(112)을 차례로 형성한다.제1 게이트 절연막(110)과 더미 게이트 전극(112)는 기판(100) 상에 순차적으로 적층될 수 있다.
제1 게이트 절연막(110)은 고유전율 물질을 포함할 수 있다. 더미 게이트 전극(112)은 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si 및 이들의 조합 중 하나를 포함할 수 있다. 더미 게이트 전극(112)은 불순물이 도핑되지 않을 수도 있고, 또는 불순물로 도핑될 수도 있다. 제1 및 제2 게이트 스페이서(150 250)는 제1 게이트 절연막(110)과 더미 게이트(112)를 포함하는 적층 구조체의 측벽 상에 형성될 수 있다.
기판(100, 200) 상에 더미 게이트 전극(112)과 제1 게이트 스페이서(150)를 덮는 제1 층간 절연막(114)를 형성한다. 제1 층간 절연막(114)은 예를 들어, 제1 게이트 스페이서(150)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있으며, 구체적으로 실리콘 산화물(SiO2)을 포함할 수 있다.
제1 층간 절연막(114)를 평탄화하여, 제1 내지 제2 게이트 스페이서(150, 250) 및 더미 게이트 전극(112)의 상면이 노출되도록 한다. 평탄화 공정은 예를 들어, CMP(Chemical Mechanical Polishing) 공정을 이용할 수 있다.
도 7을 참조하면, 더미 게이트 전극(112)을 제거하여, 기판(100, 200) 상에 제1 게이트 스페이서(150)에 의하여 정의되는 제1 트렌치(116)과, 제2 게이트 스페이서(250)에 의하여 정의되는 제2 트렌치(118)를 형성한다. 제1 및 제2 트렌치(116, 118)에 의하여 제1 게이트 절연막(110)의 상면은 노출된다.
더미 게이트 전극(112)은 습식 식각 공정 또는 건식 식각 공정을 이용하여 제거될 수 있다.
도 7 및 도 8을 참조하면, 제1 트렌치(116) 내에 제1 게이트 전극(130)을 형성하고, 제2 트렌치(118) 내에 제2 게이트 전극(230)을 형성할 수 있다. 제1 및 제2 게이트 전극(130, 230)은 제1 게이트 절연막(110) 상에 형성될 수 있다. 제1 및 제2 게이트 전극(130, 230)은 제1 및 제2 트렌치(116, 118)의 일부를 채우며, 제1 및 제2 트렌치(116, 118)의 측벽을 일부 덮을 수 있다.
비록 도 8에서 제1 및 제2 게이트 구조체는 제1 및 제2 게이트 전극(130, 230)의 단일 구조로 형성되는 것으로 도시되었지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 및 제2 게이트 전극(130, 230)은, 2층 이상의 금속층이 적층될 수 있다. 즉 제1 및 제2 전극(130, 230)은 일함수 조절 금속층과, 일함수 조절 금속층에 의해 형성된 공간을 채우는 금속층을 포함할 수 있다.
제1 및 제2 게이트 전극(130, 230)이 제1 및 제2 트렌치(116, 118)를 채우고 남는 부분에는 제3 및 제4 트렌치(117, 119)가 형성될 수 있다.
도 9를 참조하면, 제1 게이트 전극(130) 상에 제3 트렌치(117)를 채우는 제1 캡핑 패턴(160)을 형성하고, 제2 게이트 전극(230) 상에 제4 트렌치(119)를 채우는 제2 캡핑 패턴(260)을 형성한다.
제1 캡핑 패턴(160)은 제1 층간 절연층(114)의 최상면과 일치하도록 형성될 수 있다.
제1 캡핑 패턴(160)은, 제1 및 제2 트렌치(116, 118)의 나머지를 채우고 제1 층간 절연막(112)의 상면을 덮는 상부막(미도시)를 형성하고, 제1 층간 절연막(112)의 상면 상에 형성된 상부막(미도시)를 제거하여 형성될 수 있다. 상부막(미도시)을 제거하는 것은 예를 들어, CMP방식에 의한 것일 수 있다.
제1 층간 절연막(114), 제1 캡핑 패턴(160), 제1 및 제2 게이트 스페이서(150, 151)을 덮도록, 제2 층간 절연막(135)을 형성할 수 있다. 도 9에서 도시된 것과 같이, 제1 캡핑 패턴(160)과 제2 층간 절연막(135)은 별도의 공정 상에서 형성된 분리된 구조일 수도 있으나, 본 발명이 이에 제한되는 것은 아니다.
즉, 제1 캡핑 패턴(160)과 제2 층간 절연막(135)는 동시에 형성될 수 있다. 별도의 캡핑막(미도시)를 제거하는 공정 없이, 캡핑막(미도시)를 제2 층간 절연막(135)과 동일한 높이만큼 형성하여 제2 층간 절연막(135)를 형성할 수 있다. 이 경우 제1 캡핑 패턴(160)과 제2 층간 절연막(135)은 동일한 물질을 포함할 수 있다.
제2 층간 절연막(135)은 예를 들어, SiN 또는 SiOCN 중 어느 하나의 물질을 제1 캡핑 패턴(160)과 제1 층간 절연막(114) 상에 증착하여 형성된 것일 수 있다.
도 10을 참조하면, 제2 층간 절연막(135) 상에 제3 층간 절연막(180)을 형성한다. 제3 층간 절연막(180)은 예를 들어, 제1 층간 절연막(114)와 동일한 물질을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 제3 층간 절연막(180)은 예를 들어, 실리콘 산화물(SiO2)를 포함할 수 있다.
도 11을 참조하면, 제3 층간 절연막(180) 상에, 제1 및 제2 마스크 패턴(190, 191)을 형성하고, 제3 층간 절연막(180)에 대하여 노광 공정을 수행할 수 있다.
제1 마스크막 패턴(190)은, 제1 캡핑 패턴(160)과 수직적으로 중첩되도록 형성될 수 있다. 즉, 이후 수행되는 공정에서 컨택홀을 형성하기 위하여, 제1 마스크막 패턴(190)과 중첩되는 제3 층간 절연막(180)을 제외하고 제3 층간 절연막(180)을 식각한다. 또한 제1 마스크막 패턴(190)은 제1 캡핑 패턴(160)과 올바르게 정렬된 경우를 나타낸다.
반면, 제2 마스크막 패턴(191)은, 제2 캡핑 패턴(260)과 제1 길이(d1)만큼 차이가 나도록 배치되었다. 즉, 제2 마스크막 패턴(191)은 제2 캡핑 패턴(260)과 제1 길이(d1)만큼 미스얼라인(misalign)되었다.
또한 제3 마스크막 패턴(192)은, 제3 캡핑막(261)과 제2 길이(d2)만큼 차이가 나도록 배치되었다. 즉, 제3 마스크막 패턴(192)은 제3 캡핑막(261)과 제2 길이(d2)만큼 미스얼라인되었다. 이 때, 제1 길이(d1)와 제2 길이(d2)는 동일한 길이일 수 있다.
제2 및 제3 마스크막 패턴(191, 192)이 미스얼라인된 상태로 제3 층간 절연막(180)을 식각하는 경우, 제2 및 제3 게이트 스페이서(250, 251)의 상면이 노출될 수 있다. 따라서 제1 층간 절연막(114)의 식각 과정에서 제 2 및 제3 게이트 스페이서(250, 251)가 함께 식각되고, 제2 게이트 전극(230)의 측벽이 노출될 수 있다.
제 2 게이트 전극(230)의 측벽이 노출된 채로 컨택이 형성되면, 소오스/드레인과 게이트 간에 쇼트가 발생하여 반도체 장치(1)의 동작 신뢰성이 감소할 수 있다.
도 12를 참조하면, 제1 내지 제3 마스크막 패턴(190, 191, 192)을 이용하여 제3 층간 절연막(180) 내에 제5 및 제6 트렌치(192, 292)를 형성한다.
제6 트렌치(292)의 경우, 제2 및 제3 마스크막 패턴(191, 192)가 미스얼라인되어 형성되었기 때문에, 제5 트렌치(192)와 다른 형태를 가질 수 있다.
제2 및 제3 마스크막 패턴(191, 192)의 미스얼라인에도 불구하고 제6 트렌치(292)의 형성을 제5 트렌치(192)와 동일한 방식으로 형성한다면, 제2 게이트 스페이서(250)의 상면이 노출될 수 있다. 제2 게이트 스페이서(250)는 저유전율 물질을 포함하므로, 제1 층간 절연막(114)과의 관계에서 식각 선택비가 충분하지 않을 수 있다. 따라서 제1 층간 절연막(114)의 식각 시에 제2 게이트 스페이서(250)의 일부가 함께 식각되어, 제2 게이트 전극(230)의 측벽이 노출될 수 있다.
제2 부분막(240)은 제2 및 제3 게이트 스페이서(250, 251)의 상면을 덮도록 형성될 수 있다. 즉, 제2 및 제3 마스크막 패턴(191, 192)의 미스얼라인 상태가 측정되고, 미스얼라인 상태에 따라 제2 부분막(240)이 제2 및 제3 게이트 스페이서(250, 251)의 상면을 모두 덮도록 형성될 수 있다.
더욱 구체적으로, 제2 부분막(240)은, 제2 및 제3 게이트 스페이서(250, 251)의 상면을 모두 덮도록, 제2 부분막(240)의 측벽(241, 242, 262)과 제2 및 제3 게이트 스페이서(250, 251), 제2 캡핑 패턴(260)의 상면과의 각도가 조절될 수 있다.
따라서 제2 부분막(240)의 최하부의 폭을 결정하는 것은 제2 및 제3 마스크막 패턴(191, 192)의 미스얼라인 정도일 수 있다.
제2 부분막(240)이 제2 및 제3 게이트 스페이서(250, 251)의 상면을 모두 덮도록 형성되는 경우, 제2 및 제3 게이트 스페이서(250, 251)가 식각되는 것을 방지할 수 있다. 제2 게이트 전극(230)이 노출되지 않는 경우, 제2 게이트 전극(230)에서 발생하는 쇼트가 방지되어 반도체 장치(1)의 동작 신뢰성이 향상될 수 있다.
제2 층간 절연막(135)를 식각할 때, 식각 장비의 바이어스 파워(bias power)를 조절하여 제2 층간 절연막(135)의 식각 형태를 조절할 수 있다. 바이어스 파워는 식각 가스가 포함하는 이온의 투사 속도와 비례할 수 있다. 따라서 식각 장비의 바이어스 파워가 강한 경우, 식각 용액이 포함하는 이온의 투사 속도가 빠르고, 제2 부분막(240)의 측벽과 게이트 스페이서의 상면이 이루는 각도가 가파르게 형성될 수 있다.
제2 부분막의 제2 측벽(242)는 모따기 형상을 가질 수 있다. 제2 측벽(242)의 경우, 제3 게이트 스페이서(251)의 상면 뿐만 아니라 제1 층간 절연막(114)와도 오버랩되도록 형성될 수 있다. 제1 층간 절연막(114)의 식각 시에, 제2 측벽(242)의 일부 또한 같이 식각되어 제2 부분막의 제2 측벽(242)가 모따기 형상을 가질 수 있다.
도 2를 다시 참조하면, 제1 게이트 스페이서(150), 제1 부분막(140) 및 제3 층간 절연막(180)으로 둘러싸인 공간)에 도전성 물질을 채워 제1 컨택(120)을 형성한다. 제1 컨택(120)은 제1 게이트 스페이서(150), 제1 부분막(140) 및 제3 층간 절연막(180)에 의하여 자기 정렬 컨택으로 형성될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법의 중간 단계 도면이다.
도 3 및 도 13을 참조하면, 반도체 장치(2)의 부분막(141)의 형상이 앞서의 실시예와 다를 수 있다.
제2 층간 절연막(135)를 식각하여 부분막(141, 245)을 형성하는 경우, C4F6를 포함하는 식각 가스와 제2 층간 절연막(135)이 반응하여 카본 폴리머 조각이 형성될 수 있다. 이러한 카본 폴리머 조각은 부분막(141, 245)의 측벽을 타고 이동하여 패시베이션막(170, 270)을 형성할 수 있다.
카본 폴리머를 포함하는 패시베이션막(170, 270)은 제1 내지 제3 게이트 스페이서(150, 250, 251)의 상면이 식각되는 것을 방지할 수 있다. 제1 내지 제3 게이트 스페이서(150, 250, 251)의 상면이 식각되지 않고 남을 경우 제2 게이트 전극(230)이 노출되어 발생하는 반도체 장치(2)의 동작 신뢰성 저하를 방지할 수 있다.
도 14는 본 발명의 실시예에 따라 제조한 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 14를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따라 제조한 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 15는 본 발명의 실시예에 따라 제조한 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예에 따라 제조한 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16 내지 도 18은 본 발명의 실시예에 따라 제조한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 는 태블릿 PC(1200)을 도시한 도면이고, 도 25는 노트북(1300)을 도시한 도면이며, 도 26은 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예에 따라 제조한 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예에 따라 제조한 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200: 기판 110: 게이트 절연막
120, 220: 컨택 130, 230: 게이트 전극
140, 240: 부분막 160, 260: 캡핑 패턴

Claims (10)

  1. 기판 상에, 제1 게이트 스페이서에 의해 정의되는 제1 트렌치와, 제2 게이트 스페이서에 의해 정의되는 제2 트렌치를 포함하는 제1 층간 절연막을 형성하고,
    상기 제1 트렌치의 일부를 채우는 제1 게이트 전극과, 상기 제2 트렌치의 일부를 채우는 제2 게이트 전극을 형성하고,
    상기 제1 게이트 전극 상에, 상기 제1 트렌치의 나머지를 채우는 제1 캡핑 패턴을 형성하고,
    상기 제2 게이트 전극 상에, 상기 제2 트렌치의 나머지를 채우는 제2 캡핑 패턴을 형성하고,
    상기 제1 층간 절연막 상에, 상기 제1 게이트 스페이서 및 제2 게이트 스페이서를 덮는 제2 층간 절연막을 형성하고,
    상기 제2 층간 절연막 상에, 제3 층간 절연막을 형성하고,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에, 상기 제3 층간 절연막과, 상기 제2 층간 절연막을 관통하는 컨택홀을 형성하는 것을 포함하고,
    상기 컨택홀을 형성하는 것은, 상기 제2 층간 절연막의 일부를 제거하여 상기 제1 및 제2 게이트 스페이서의 상부를 덮는 부분막을 형성하는 것과 동시에 일어나는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 캡핑 패턴을 형성하는 것은
    상기 트렌치의 나머지를 채우고, 상기 제1 층간 절연막의 상면을 덮는 캡핑막을 형성하고,
    상기 제1 층간 절연막의 상면 상에 형성된 상기 캡핑막을 제거하는 것을 포함하는 반도체 장치 제조 방법.
  3. 기판 상에, 제1 게이트 스페이서에 의해 정의되는 제1 트렌치와, 제2 게이트 스페이서에 의해 정의되는 제2 트렌치를 포함하는 제1 층간 절연막을 형성하고,
    상기 제1 트렌치의 일부를 채우는 제1 게이트 전극과, 상기 제2 트렌치의 일부를 채우는 제2 게이트 전극을 형성하고,
    상기 제1 게이트 전극 상에, 상기 제1 트렌치의 나머지를 채우는 제1 캡핑 패턴을 형성하고,
    상기 제2 게이트 전극 상에, 상기 제2 트렌치의 나머지를 채우는 제2 캡핑 패턴을 형성하고,
    상기 제1 층간 절연막 상에, 상기 제1 게이트 스페이서 및 제2 게이트 스페이서를 덮는 제2 층간 절연막을 형성하고,
    상기 제2 층간 절연막 상에, 제3 층간 절연막을 형성하고,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에, 상기 제3 층간 절연막과, 상기 제2 층간 절연막을 관통하는 컨택홀을 형성하는 것을 포함하고,
    상기 제1 게이트 스페이서의 상면과 상기 제2 층간 절연막이 중첩되는 폭은 상기 제2 게이트 스페이서의 상면과 상기 제2 층간 절연막이 중첩되는 폭과 실질적으로 동일한 반도체 장치 제조 방법.
  4. 제 2항에 있어서,
    상기 캡핑막을 형성하기 전에,
    상기 제3 층간 절연막 상에 노광 공정을 수행하고,
    상기 노광 공정의 미스얼라인(misalign)을 측정하는 것을 더 포함하는 반도체 장치 제조 방법.
  5. 제 4항에 있어서,
    상기 노광 공정의 미스얼라인의 측정값을 기초로 상기 제1 캡핑 패턴의 최하부 폭을 결정하는 것을 더 포함하는 반도체 장치 제조 방법.
  6. 기판 상에, 제1 게이트 스페이서에 의해 정의되는 제1 트렌치와, 제2 게이트 스페이서에 의해 정의되는 제2 트렌치를 포함하는 제1 층간 절연막을 형성하고,
    상기 제1 트렌치의 일부를 채우는 제1 게이트 전극과, 상기 제2 트렌치의 일부를 채우는 제2 게이트 전극을 형성하고,
    상기 제1 게이트 전극 상에, 상기 제1 트렌치의 나머지를 채우는 제1 캡핑 패턴을 형성하고,
    상기 제2 게이트 전극 상에, 상기 제2 트렌치의 나머지를 채우는 제2 캡핑 패턴을 형성하고,
    상기 제1 층간 절연막 상에, 상기 제1 게이트 스페이서 및 제2 게이트 스페이서를 덮는 제2 층간 절연막을 형성하고,
    상기 제2 층간 절연막 상에, 제3 층간 절연막을 형성하고,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에, 상기 제3 층간 절연막과, 상기 제2 층간 절연막을 관통하는 컨택홀을 형성하는 것을 포함하고,
    상기 컨택홀을 형성하는 것은,
    상기 제1 게이트 스페이서의 상면 상에, 상기 제2 층간 절연막을 식각하여 형성된 부분막의 측벽과 인접하여 패시베이션 막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 패시베이션 막은 카본 폴리머를 포함하는 반도체 장치의 제조 방법.
  8. 제 1항에 있어서,
    상기 제1 및 제2 게이트 스페이서의 최상면의 높이는 상기 제1 층간 절연막의 높이와 동일한 반도체 장치 제조 방법.
  9. 제1 영역 및 제2 영역을 포함하는 기판 상에, 제1 내지 제4 게이트 스페이서에 의해 각각 정의되는 제1 내지 제4 트렌치를 포함하는 제1 층간 절연막을 형성하되, 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서는 상기 제1 영역에 형성되고, 상기 제3 게이트 스페이서 및 상기 제4 게이트 스페이서는 상기 제2 영역에 형성되고,
    상기 제1 내지 제4 트렌치의 일부를 채우는 제1 내지 제4 게이트 전극을 각각 형성하고,
    상기 제1 내지 제4 게이트 전극 상에, 상기 제1 내지 제4 트렌치의 나머지를 채우는 제1 내지 제4 캡핑 패턴을 각각 형성하고,
    상기 제1 층간 절연막 상에, 상기 제1 게이트 스페이서 내지 제4 게이트 스페이서를 덮는 제2 층간 절연막을 형성하고,
    상기 제2 층간 절연막을 식각하여, 제1 및 제2 게이트 스페이서 상의 제1 캡핑막과, 제3 및 제4 게이트 스페이서 상의 제2 캡핑막을 형성하되,
    상기 제1 게이트 스페이서의 상면과 상기 제1 캡핑막이 중첩되는 폭은 상기 제3 게이트 스페이서의 상면과 상기 제2 캡핑막이 중첩되는 폭과 다른 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제1 캡핑막을 형성하는 것은 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 제1 컨택홀을 형성하는 것을 포함하고,
    상기 제2 캡핑막을 형성하는 것은 상기 제3 게이트 전극과 상기 제4 게이트 전극 사이에 제2 컨택홀을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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