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KR20230028615A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20230028615A
KR20230028615A KR1020210109247A KR20210109247A KR20230028615A KR 20230028615 A KR20230028615 A KR 20230028615A KR 1020210109247 A KR1020210109247 A KR 1020210109247A KR 20210109247 A KR20210109247 A KR 20210109247A KR 20230028615 A KR20230028615 A KR 20230028615A
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유우경
강상구
노동현
류경민
백종민
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상의 제1 도전 층; 상기 제1 도전 층 상의 제2 도전 층; 상기 제1 도전 층과 상기 제2 도전 층 사이에 배치되는 콘택 구조물; 및 상기 제2 도전 층의 측면의 하부 영역을 둘러싸는 배리어 구조물;을 포함하고, 상기 콘택 구조물은, 상기 제2 도전 층과 접촉하는 제1 상면 및 상기 제1 상면으로부터 아래로 오목한 제2 상면을 갖는 콘택 도전 층 및 상기 콘택 도전 층의 상기 제2 상면과 상기 제2 도전 층 사이 공간을 채우고 복수의 층들을 포함하는 갭필 패턴을 포함하고, 상기 갭필 패턴의 상기 복수의 층들 중 적어도 하나는 상기 콘택 도전 층의 상기 제2 상면을 콘포멀하게 덮고, 상기 갭필 패턴의 상기 복수의 층들은, 금속 원소를 포함하는 제1 절연 물질을 포함하는 제1 갭필 층 및 실리콘 원소를 포함하는 제2 절연 물질을 포함하는 제2 갭필 층을 포함하고, 상기 배리어 구조물은, 상기 제1 절연 물질과 동일한 물질을 포함하는 제1 식각 정지 층 및 상기 제2 절연 물질과 동일한 물질을 포함하는 배리어 층을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 트랜지스터의 크기가 축소되고, 크기가 축소된 트랜지스터와 전기적으로 연결되는 배선 층들과 콘택들의 크기도 축소되고 있다. 이에 따라, 배선 층들과 콘택들의 안정적인 연결을 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치 및 그 제조 방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상의 제1 도전 층; 상기 제1 도전 층 상의 제2 도전 층; 상기 제1 도전 층과 상기 제2 도전 층 사이에 배치되는 콘택 구조물; 및 상기 제2 도전 층의 측면의 하부 영역을 둘러싸는 배리어 구조물;을 포함하고, 상기 콘택 구조물은, 상기 제2 도전 층과 접촉하는 제1 상면 및 상기 제1 상면으로부터 아래로 오목한 제2 상면을 갖는 콘택 도전 층 및 상기 콘택 도전 층의 상기 제2 상면과 상기 제2 도전 층 사이 공간을 채우고 복수의 층들을 포함하는 갭필 패턴을 포함하고, 상기 갭필 패턴의 상기 복수의 층들 중 적어도 하나는 상기 콘택 도전 층의 상기 제2 상면을 콘포멀하게 덮고, 상기 갭필 패턴의 상기 복수의 층들은, 금속 원소를 포함하는 제1 절연 물질을 포함하는 제1 갭필 층 및 실리콘 원소를 포함하는 제2 절연 물질을 포함하는 제2 갭필 층을 포함하고, 상기 배리어 구조물은, 상기 제1 절연 물질과 동일한 물질을 포함하는 제1 식각 정지 층 및 상기 제2 절연 물질과 동일한 물질을 포함하는 배리어 층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되며, 콘택 홀을 갖는 절연 층; 상기 절연 층의 상기 콘택 홀 내에 배치되는 콘택 구조물; 상기 콘택 구조물 상에 배치되는 도전 층; 및 상기 도전 층의 측면의 하부 영역과 접촉하고, 상기 콘택 구조물과 이격되는 배리어 구조물;을 포함하고, 상기 콘택 구조물은, 상기 도전 층과 접촉하는 상면으로부터 아래로 오목한 리세스를 갖는 콘택 도전 층 및 상기 콘택 도전 층의 상기 리세스에 배치되고 상기 도전 층과 접촉하고 복수의 층들을 포함하는 갭필 패턴을 포함하고, 상기 도전 층의 하면은 상기 콘택 도전 층의 상기 상면과 접촉하는 제1 부분 및 상기 절연 층의 상면과 접촉하는 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분보다 높은 레벨에 배치되고, 상기 갭필 패턴의 상기 복수의 층들은, 금속 원소를 포함하는 제1 절연 물질을 포함하는 제1 갭필 층 및 실리콘 원소를 포함하는 제2 절연 물질을 포함하는 제2 갭필 층을 포함하고, 상기 배리어 구조물은, 상기 제1 절연 물질과 동일한 물질을 포함하는 제1 식각 정지 층 및 상기 제2 절연 물질과 동일한 물질을 포함하는 배리어 층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상의 제1 절연 층; 상기 제1 절연 층을 관통하는 제1 도전 층; 상기 제1 절연 층 및 상기 제1 도전 층 상의 제2 절연 층; 상기 제2 절연 층을 관통하여 상기 제1 도전 층과 직접 연결되는 콘택 구조물; 상기 제2 절연 층 및 상기 콘택 구조물 상의 제3 절연 층; 상기 제3 절연 층을 관통하여 상기 콘택 구조물과 직접 연결되는 제2 도전 층; 및 상기 제2 절연 층과 상기 제3 절연 층 사이에 배치되며, 상기 제2 도전 층의 측면의 하부 영역과 접촉하고, 상기 콘택 구조물과 이격되는 배리어 구조물을 포함하고, 상기 콘택 구조물은, 상기 제2 도전 층과 접촉하는 제1 상면 및 상기 제1 상면으로부터 아래로 오목한 제2 상면을 갖는 콘택 도전 층 및 상기 콘택 도전 층의 상기 제2 상면과 상기 제2 도전 층 사이 공간을 채우고 복수의 층들을 포함하는 갭필 패턴을 포함하고, 상기 갭필 패턴의 상기 복수의 층들은, 금속 원소를 포함하는 제1 절연 물질을 포함하는 제1 갭필 층, 실리콘 원소를 포함하는 제2 절연 물질을 포함하는 제2 갭필 층, 및 상기 제1 절연 물질과 동일한 물질을 포함하는 제2 갭필 층을 포함하고, 상기 배리어 구조물은, 상기 제1 절연 물질과 동일한 물질을 포함하는 제1 식각 정지 층, 상기 제2 절연 물질과 동일한 물질을 포함하는 배리어 층, 및 상기 제1 절연 물질과 동일한 물질을 포함하는 제2 식각 정지 층을 포함하고, 상기 제1 갭필 층은 상기 콘택 도전 층의 상기 제2 상면을 콘포멀하게 덮고, 상기 제2 갭필 층은 상기 제1 갭필 층을 콘포멀하게 덮고, 상기 제2 절연 물질은 SiCO, SiCN, SiCOH, 및 SiCON 중 적어도 하나를 포함하고, 상기 금속 원소는 알루미늄(Al), 지르코늄(Zr), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 절연 층 및 제1 도전 층을 형성하는 단계; 상기 제1 도전 층 상에 콘택 홀을 갖는 제2 절연 층을 형성하는 단계; 상기 콘택 홀 및 상기 제2 절연 층 상에 보이드를 갖는 도전 물질 층을 형성하는 단계; 평탄화 공정을 수행하여 상기 제2 절연 층 상의 상기 도전 물질 층을 일부 제거하여 콘택 도전 층을 형성하는 단계; 상기 콘택 도전 층 및 상기 제2 절연 층 상에 복수의 절연 층들을 형성하는 단계; 상기 복수의 절연 층들 상에 트렌치를 갖는 제3 절연 층을 형성하는 단계; 스트립 공정 및 식각 공정을 각각 적어도 1회 이상 수행하여 상기 트렌치로 노출된 상기 복수의 절연 층들을 일부 제거하는 단계; 및 상기 트렌치에 상기 콘택 도전 층과 연결되는 제2 도전 층을 형성하는 단계;를 포함하고, 상기 도전 물질 층의 증착 시, 상기 도전 물질 층에 상면로부터 아래로 오목한 상기 보이드가 형성되고, 상기 복수의 절연 층들의 적어도 일부는 상기 보이드를 채우도록 형성되고, 상기 복수의 절연 층들은, 금속 원소를 포함하는 제1 절연 물질을 포함하는 제1 층 및 실리콘 원소를 포함하는 제2 절연 물질을 포함하고 상기 제1 층을 콘포멀하게 덮는 제2 층을 포함하고, 상기 복수의 절연 층들이 일부 제거되면서, 상기 제1 층은, 상기 보이드 내에서 일부 잔존하여 제1 갭필 층으로 형성되고, 상기 제2 절연 층 상에서 일부 잔존하여 제1 식각 정지 층으로 형성되고, 상기 복수의 절연 층들이 일부 제거되면서, 상기 제2 층은, 상기 보이드 내에서 상기 제1 갭필 층 상에 일부 잔존하여 제2 갭필 층으로 형성되고, 상기 제1 식각 정지 층 상에 일부 잔존하여 배리어 층으로 형성될 수 있다.
콘택 도전 층의 보이드 또는 리세스 내에 복수의 층들을 포함하는 갭필 패턴을 형성함으로써, 후속 공정시 사용되는 물질로부터 콘택 도전 층을 보호할 수 있어, 신뢰성이 향상된 반도체 장치 및 그 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 나타낸 흐름도이다.
도 7 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 1을 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상의 제1 절연 층(201), 제1 절연 층(201)을 관통하는 제1 도전 층(210), 제1 절연 층(201) 상의 하부 식각 정지 층(220), 하부 식각 정지 층(220) 상의 제2 절연 층(231), 제2 절연 층(231)을 관통하는 콘택 구조물(CS), 제2 절연 층(231) 상의 배리어 구조물(IB), 배리어 구조물(IB) 상의 제3 절연 층(261), 제3 절연 층(261) 및 배리어 구조물(IB)을 관통하는 제2 도전 층(270)을 포함할 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 저마늄(Ge) 또는 실리콘 저마늄(SiGe)을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다. 기판(101) 상에는 집적 회로를 구성하는 트랜지스터들이 배치될 수 있으며, 상기 트랜지스터들은 기판(101)과 제1 절연 층(201) 사이의 생략된 영역에 배치될 수 있다.
상기 집적 회로를 구성하는 트랜지스터들은, 평면형(planar) MOSFET(Metal Oxide Semiconductor FET), 활성 영역이 핀(fin) 구조를 갖는 FinFET, 활성 영역 상에 수직으로 적층된 복수의 채널들을 포함하는 MBCFETTM(Multi Bridge Channel FET) 또는 게이트-올-어라운드(Gate-All-Around) 트랜지스터, 또는 VFET(Vertical FET)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 집적 회로는 DRAM, SRAM(static RAM) 등과 같은 휘발성 메모리 소자, PRAM, MRAM, ReRAM, 플래시 메모리 장치 등의 비휘발성 메모리 소자를 포함할 수도 있다.
제1 절연 층(201)은 기판(101) 상에 배치될 수 있다. 제1 절연 층(201)은 제1 도전 층(210)의 측면을 덮을 수 있다. 제1 절연 층(201)은 실리콘 산화물 또는 실리콘 산화물보다 유전율이 낮은 저유전(low-k) 절연 물질 층으로 이루어질 수 있다. 예를 들어, 제1 절연 층(201)은 SiOCH 또는 SiOC과 같은 저유전 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연 층(201)은 PSG(phosphor silicate glass), BPSG(boro-phosphor silicate glass), USG(undoped silicate glass), TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-TEOS), HDP-CVD(high density plasma-chemical vapor deposition) 산화물 등과 같은 물질을 포함할 수 있다.
제1 도전 층(210)은 기판(101) 및 상기 집적 회로 상에 배치될 수 있다. 제1 도전 층(210)은 평면에서 제1 방향, 예를 들어 X 방향으로 연장되는 라인 형상을 가질 수 있다. 제1 도전 층(210)은 상기 제1 방향에 수직한 제2 방향, 예를 들어 Y 방향에서 서로 이격되어 배치되는 복수의 제1 도전 층(210)을 포함할 수 있다. X 방향 및 Y 방향은 각각 기판(101)의 상면에 평행한 방향일 수 있다. 제1 도전 층(210)은, 제1 절연 층(201)을 형성하고 이를 패터닝한 후, 금속 물질 층을 채워 넣어 형성할 수 있다. 제1 도전 층(210)은 금속 물질, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 루테늄(Ru), 몰리브덴(Mo), 및 코발트(Co) 중 적어도 하나를 포함할 수 있다.
하부 식각 정지 층(220)은 제1 절연 층(201)과 제2 절연 층(231) 사이에 배치될 수 있다. 하부 식각 정지 층(220)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함하거나, 또는 금속 산화물 및/또는 금속 질화물을 포함할 수 있고, 상기 금속은, 알루미늄(Al), 지르코늄(Zr), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 코발트(Co) 중 적어도 하나를 포함할 수 있다. 하부 식각 정지 층(220)은 단일 층을 포함할 수 있으나, 이에 한정되지 않고, 복수의 층들을 포함할 수도 있다.
제2 절연 층(231)은 제1 절연 층(201) 상에 배치될 수 있다. 제2 절연 층(231)은 콘택 구조물(CS)의 측면을 덮을 수 있다. 제2 절연 층(231)은 실리콘 산화물 또는 저유전 절연 물질 층으로 이루어질 수 있으며, 제1 절연 층(201)을 구성하는 물질과 동일한 물질로 형성될 수 있다.
콘택 구조물(CS)은 제2 절연 층(231)과 하부 식각 정지 층(220)을 관통하여 제1 도전 층(210)의 상부와 직접 연결될 수 있다. 콘택 구조물(CS)은 제2 도전 층(270)의 하부와 직접 연결될 수 있다. 콘택 구조물(CS)은 제1 도전 층(210)과 제2 도전 층(270)을 그 사이에 배치되어 서로 전기적으로 연결하는 비아일 수 있다. 콘택 구조물(CS)은 평면에서, 다각형, 사각형, 직사각형, 모서리가 둥근 사각형, 원, 및 타원 중 어느 하나의 형상을 가질 수 있다.
콘택 구조물(CS)은 리세스(G)를 갖는 콘택 도전 층(240) 및 콘택 도전 층(240)의 리세스(G) 내에 배치되는 복수의 층들을 포함하는 갭필 패턴(LS)을 포함할 수 있다. 갭필 패턴(LS)의 복수의 층들은, 콘택 도전 층(240) 상의 제1 갭필 층(251a), 제1 갭필 층(251a) 상의 제2 갭필 층(252a), 및 제2 갭필 층(252a) 상의 제3 갭필 층(253a)을 포함할 수 있다.
콘택 도전 층(240)은 제1 절연 층(201)에 형성된 콘택 홀(도 7의 'H' 참고)의 측면 및 바닥면을 덮으며, 상기 콘택 홀의 일부를 채우도록 배치될 수 있다. 콘택 도전 층(240)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 루테늄(Ru), 몰리브덴(Mo), 및 코발트(Co) 중 적어도 하나를 포함할 수 있다. 콘택 도전 층(240)에는 리세스(G)가 형성될 수 있으며, 리세스(G)는 상기 콘택 홀에 도전 물질 층을 증착하는 과정에서 형성된 보이드(void) 또는 심(seam)에 해당할 수 있다.
콘택 도전 층(240)은 제2 도전 층(270)과 접촉하는 제1 상면(US1) 및 갭필 패턴(LS)과 접촉하는 제2 상면(US2)을 가질 수 있고, 제2 상면(US2)은 제1 상면(US1)으로부터 아래로 오목할 수 있으며, 리세스(G)에 대응할 수 있다. 제1 상면(US1)은 위로 볼록한 부분을 가질 수 있다. 다만, 이에 한정되는 것은 아니고, 제1 상면(US1)은 실질적으로 평탄할 수도 있다. 예를 들어, 제2 상면(US2)은 'U' 자 형상 또는 'V'자 형상을 가질 수 있으나, 이에 한정되지 않는다. 갭필 패턴(LS)은 리세스(G)를 채우도록 배치될 수 있으며, 예를 들어, 콘택 도전 층(240)의 제2 상면(US2)과 제2 도전 층(270) 사이 공간을 채울 수 있다. 갭필 패턴(LS)은 스트립 공정 및 식각 공정을 수행함에 따라, 아래로 오목한 상면(S1)을 갖도록 형성될 수 있다. 이에 따라, 제2 도전 층(270)의 하면 프로파일도 상기 상면(S1)을 따른 굴곡을 가질 수 있다.
제1 갭필 층(251a)은 제2 상면(US2)을 콘포멀하게 덮을 수 있다. 예를 들어, 제1 갭필 층(251a)은 리세스(G)의 표면을 따라 아래로 연장되고, 아래로 볼록한 형상을 가질 수 있다. 제3 갭필 층(253a)은 리세스(G)의 중심 영역에 배치되어 아래로 볼록한 형상을 가질 수 있다. 제2 갭필 층(252a)은 제1 갭필 층(251a)과 제3 갭필 층(253a) 사이에 배치될 수 있으며, 제1 갭필 층(251a)을 콘포멀하게 덮을 수 있다. 갭필 패턴(LS)의 복수의 층들 중 적어도 하나는 리세스(G) 내에서 실질적으로 콘포멀하게 형성될 수 있다. 다만, 이에 한정되는 것은 아니고, 리세스(G)의 깊이 또는 형상에 따라 상기 복수의 층들 중 적어도 하나는 하단에서의 두께가 더 두껍게 형성될 수도 있다.
제1 갭필 층(251a) 및 제3 갭필 층(253a)은 금속 원소를 포함하는 제1 절연 물질을 포함할 수 있다. 상기 제1 절연 물질은 금속 산화물 및/또는 금속 질화물을 포함할 수 있고, 상기 금속 원소는 알루미늄(Al), 지르코늄(Zr), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 코발트(Co) 중 적어도 하나를 포함할 수 있다.
제1 갭필 층(251a) 및 제3 갭필 층(253a)은, 제1 식각 정지 층(251b) 및 제2 식각 정지 층(253b)과 함께, 제2 도전 층(270)의 형성을 위한 식각 공정시, 식각 공정을 멈추게 하는 역할을 할 수 있다. 또한, 제1 갭필 층(251a)과 제3 갭필 층(253a)은 제2 갭필 층(252a)과 함게 콘택 도전 층(240)의 리세스(G)를 채우는 역할을 할 수 있다.
제2 갭필 층(252a)은 스텝 커버리지 및 필 특성이 우수한 물질로 형성될 수 있으며, 예를 들어, COLT(conformal SiOC low temperature)로 형성될 수 있다. 예시적인 실시예에서, 제2 갭필 층(252a)은 실리콘 원소를 포함하는 제2 절연 물질을 포함할 수 있다. 상기 제2 절연 물질은, 예를 들어, SiCO, SiCN, SiCOH, 및 SiCON 중 적어도 하나를 포함할 수 있다.
일반적인 화학 기상 증착 공정 또는 플라즈마 강화 화학 기상 증착을 이용하면, 제2 갭필 층(252a)이 리세스(G) 내에 콘포멀하게 형성되지 못하고, 내부에 보이드 즉, 빈 공간을 형성한 상태로 리세스(G) 상부 영역을 캡핑하게 된다. 이 경우, 리세스(G) 상부의 제2 갭필 층(252a)의 일부 영역은 후속 스트립 공정에 사용되는 물질의 침투에 취약한 형상을 갖게 되고, 후속 공정을 수행함에 따라 콘택 도전 층(240)이 손상되고 제2 도전 층(270)을 콘택 도전 층(240) 상에 안정적으로 형성할 수 없게 된다. 본 발명에서, 제2 갭필 층(252a)을 리세스(G) 내에 콘포멀하게 형성하기 위해, 예를 들어 리모트 플라즈마 소스(remote plasma source)를 이용한 화학 기상 증착 방식 또는 원자층 증착 방식이 사용될 수 있다. 따라서, 제2 갭필 층(252a)의 형성 시, 제2 갭필 층(252a)은 리세스(G) 내부에 빈 공간이 생기지 않도록 제1 갭필 층(251a)의 표면을 따라 콘포멀하게 형성될 수 있고, 후속 스트립 공정에 사용되는 물질에 의한 콘택 도전 층(240)의 손상을 방지할 수 있다. 또한, 제2 갭필 층(252a)은 콘택 도전 층(240)으로의 흡습을 방지하는 역할도 할 수 있다.
배리어 구조물(IB)은 제2 절연 층(231)과 제3 절연 층(261) 사이에 배치될 수 있다. 배리어 구조물(IB)은 제2 절연 층(231)의 두께 및 제3 절연 층(261)의 두께보다 얇은 두께를 가질 수 있다. 배리어 구조물(IB)은 제2 도전 층(270)의 측면의 하부 영역을 둘러쌀 수 있다. 배리어 구조물(IB)은 콘택 구조물(CS)의 갭필 패턴(LS)과 이격될 수 있다. 배리어 구조물(IB)은 제2 절연 층(231) 상의 제1 식각 정지 층(251b), 제1 식각 정지 층(251b) 상의 배리어 층(252b), 및 배리어 층(252b) 상의 제2 식각 정지 층(253b)을 포함할 수 있다. 배리어 구조물(IB)의 제1 및 제2 식각 정지 층(251b, 253b)과 배리어 층(252b)은 각각 실질적으로 콘포멀한 두께로 형성될 수 있다.
제1 식각 정지 층(251b)은 제1 두께(t1)를 가질 수 있고, 배리어 층(252b)은 제2 두께(t2)를 가질 수 있고, 제2 식각 정지 층(253b)은 제3 두께(t3)를 가질 수 있다. 제2 두께(t2)는 제1 두께(t1) 및 제3 두께(t3) 중 적어도 하나보다 두꺼울 수 있다. 예시적인 실시예에서, 상기 제1 두께(t1)는 약 10 Å 내지 약 30 Å의 범위이고, 제2 두께(t2)는 약 30 Å 내지 약 80 Å의 범위이고, 제3 두께(t3)는 약 10 Å 내지 약 40 Å의 범위일 수 있다.
제1 식각 정지 층(251b) 및 제2 식각 정지 층(253b)은 상기 제1 절연 물질과 동일한 물질을 포함할 수 있다. 상기 배리어 층(252b)은 상기 제2 절연 물질과 동일한 물질을 포함할 수 있다.
제3 절연 층(261)은 제2 절연 층(231) 상에 배치되며, 배리어 구조물(IB)을 덮을 수 있다. 제3 절연 층(261)은 배리어 구조물(IB)과 함께 제2 도전 층(270)의 측면을 덮을 수 있다. 제3 절연 층(261)은 실리콘 산화물 또는 저유전 절연 물질 층으로 이루어질 수 있으며, 제1 절연 층(201)을 구성하는 물질과 동일한 물질로 형성될 수 있다.
제2 도전 층(270)은 콘택 구조물(CS) 상에 배치될 수 있다. 제2 도전 층(270)은 콘택 도전 층(240)의 제1 상면(US1)과 접촉하는 제1 부분 및 제2 절연 층(231)의 상면과 접촉하는 제2 부분을 포함할 수 있고, 상기 제1 부분은 상기 제2 부분보다 높은 레벨에 배치될 수 있다. 위로 볼록한 부분을 포함하는 콘택 도전 층(240)의 제1 상면(US1)은 제2 도전 층(270)의 상기 제1 부분과 접촉할 수 있다. 제2 도전 층(270)은 예를 들어, X 방향으로 연장되는 라인 형상을 가질 수 있으나, 이에 한정되지 않고, Y 방향으로 연장되는 라인 형상을 가질 수 도 있다. 제2 도전 층(270)은 제3 절연 층(261)과 배리어 구조물(IB)을 관통하여 콘택 구조물(CS)의 상부와 직접 연결될 수 있다. 제2 도전 층(270)은 콘택 도전 층(240)의 상면과 직접 접촉하고, 갭필 패턴(LS)과도 직접 접촉할 수 있다. 제2 도전 층(270)은 금속 물질, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 루테늄(Ru), 몰리브덴(Mo), 및 코발트(Co) 중 적어도 하나를 포함할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 2를 참조하면, 반도체 장치(100')에서, 제2 도전 층(270')의 하면은 배리어 구조물(IB)의 하면보다 낮은 레벨에 위치할 수 있다. 제2 도전 층(270')의 하면은 콘택 도전 층(240)의 제1 상면(US1)과 접촉하는 제1 부분 및 제2 절연 층(231)과 접촉하는 제2 부분을 포함할 수 있고, 상기 제2 부분은 배리어 구조물(IB)의 하면보다 낮은 레벨에 배치되어 콘택 도전 층(240)의 측면의 상부 영역과 접촉할 수 있다. 제2 도전 층(270')과 콘택 구조물(CS)의 콘택 도전 층(240)의 접촉 면적이 증가할 수 있다. 따라서, 콘택 도전 층(240)과 제2 도전 층(270') 사이의 접촉 저항을 낮출 수 있고, 반도체 장치의 제조 공정 중 콘택 도전 층(240)과 제2 도전 층(270')을 보다 안정적으로 연결할 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 3을 참조하면, 반도체 장치(100A)에서, 콘택 구조물(CS)의 갭필 패턴(LSa)의 제1 갭필 층(251a)과 제2 갭필 층(252a)이 리세스(G)를 채울 수 있고, 제3 갭필 층(253a)은 생략될 수 있다. 배리어 구조물(IBa)도 제1 식각 정지 층(251b)과 배리어 층(252b)을 포함하고, 제2 식각 정지 층(253b)은 생략될 수 있다. 배리어 층(252b)은 제1 식각 정지 층(251b)의 제1 두께(t1)보다 두꺼운 제2 두께(t2a)를 가지고, 리세스(G)를 완전히 채우기 위해, 배리어 층(252b)은 앞선 실시예의 두께(t2)보다 상대적으로 두껍게 형성될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 4를 참조하면, 반도체 장치(100B)에서, 갭필 패턴(LSb)은 스트립 공정 및 식각 공정을 수행함에 따라, 위로 볼록한 상면(S2)을 갖도록 형성될 수 있다. 이에 따라, 제2 도전 층(270)의 하면 프로파일도 상기 상면(S2)을 따른 굴곡을 가질 수 있다. 갭필 패턴(LSb)의 상면의 형상, 또는 각 층들의 상단의 레벨은 스트립 공정 및 식각 공정을 수행함에 따라 다양하게 변경될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 5를 참조하면, 반도체 장치(100C)에서, 제1 도전 층(210)은 제1 배리어 층(210a) 및 제1 배리어 층(210a)에 의해 측면 및 하면이 둘러싸인 제1 금속 층(210b)을 포함할 수 있고, 콘택 도전 층(240)은 콘택 배리어 층(240a) 및 콘택 배리어 층(240a)에 의해 측면 및 하면이 둘러싸인 콘택 금속 층(240b)을 포함할 수 있고, 제2 도전 층(270)은 제2 배리어 층(270a) 및 제2 배리어 층(270a)에 의해 측면 및 하면이 둘러싸인 제2 금속 층(270b)을 포함할 수 있다. 제1 및 제2 배리어 층(210a, 270a)과 콘택 배리어 층(240a)은 각각 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다. 제1 및 제2 금속 층(210b, 270b)과 콘택 금속 층(240b)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 루테늄(Ru), 몰리브덴(Mo), 및 코발트(Co) 중 적어도 하나를 포함할 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 나타낸 흐름도이다.
도 7 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 6 및 도 7을 참조하면, 기판(101) 상에 제1 절연 층(201) 및 제1 도전 층(210)을 형성하고(S10), 제1 도전 층(210) 상에 콘택 홀(H)을 갖는 제2 절연 층(231)을 형성할 수 있다(S20).
제1 절연 층(201) 및 제1 도전 층(210)을 형성하기 이전에, 기판(101) 상에 트랜지스터들이 형성될 수 있다. 상기 트랜지스터들은 FEOL(Front End of Line) 공정으로 형성될 수 있으며, 기판(101)과 제1 절연 층(201) 사이 생략된 영역에서 형성될 수 있다.
제1 절연 층(201)을 패터닝하고 이를 도전 물질로 채운 후 평탄화 공정을 수행하여 제1 도전 층(210)을 형성할 수 있다. 제1 도전 층(210)을 형성한 후, 제1 절연 층(201) 및 제1 도전 층(210) 상에 하부 식각 정지 층(220)을 형성할 수 있다. 하부 식각 정지 층(220)은 콘포멀하게 형성되며, 콘택 홀(H) 형성을 위한 식각 공정을 멈추는 역할을 할 수 있다. 하부 식각 정지 층(220)은 하나 또는 복수의 절연 층들을 증착하여 형성될 수 있다.
하부 식각 정지 층(220) 상에 제2 절연 층(231)을 형성하고, 이를 패터닝하여 제2 절연 층(231)을 관통하는 콘택 홀(H)을 형성할 수 있다. 콘택 홀(H)의 하부에서 하부 식각 정지 층(220)도 일부 제거되어 제1 도전 층(210)의 상면의 일부가 노출될 수 있다.
도 6 및 도 8을 참조하면, 콘택 홀(H) 및 제2 절연 층(231) 상에 보이드(G)를 갖는 도전 물질 층(240P)을 형성할 수 있다(S30).
도전 물질 층(240P)은 제2 절연 층(231)의 상면을 따라 연장되고, 콘택 홀(H)을 따라 아래로 절곡되어 제1 도전 층(210)의 상면과 접촉할 수 있다. 반도체 장치의 패턴이 미세화됨에 따라, 콘택 홀(H)의 크기는 더욱 작아지고, 도전 물질 층(240P)이 콘택 홀(H)을 완전히 채우지 못하고, 상면으로부터 아래로 오목한 보이드(G)가 형성될 수 있다. 보이드(G) 아래에서 도전 물질 층(240P)의 두께가 두껍게 형성될 수 있으나, 이에 한정되지는 않는다.
도 6, 및 도 9 내지 도 11을 참조하면, 평탄화 공정을 수행하여 제2 절연 층(231) 상의 도전 물질 층(240P)을 일부 제거하여 콘택 도전 층(240)을 형성하고(S40), 콘택 도전 층(240)의 보이드(G) 내부 및 제2 절연 층(231) 상에 복수의 절연 층들을 콘포멀하게 형성할 수 있다(S50).
먼저, 평탄화 공정으로 제2 절연 층(231) 상의 도전 물질 층(240P)이 일부 제거되어, 콘택 홀(H) 내부의 콘택 도전 층(240)이 형성될 수 있다. 상기 평탄화 공정에 의해 제2 절연 층(231)의 상면이 노출될 수 있다. 콘택 도전 층(240)에는 보이드(G)가 잔존할 수 있으며, 보이드(G) 주위에서 제2 절연 층(231)의 상면보다 위로 볼록한 표면을 갖는 제1 상면(US1)이 형성될 수 있다. 보이드(G)의 표면은 제1 상면(US1)으로부터 아래로 오목한 제2 상면(US2)에 해당할 수 있다.
도 9을 참조하면, 제1 층(251P)을 콘택 도전 층(240)의 보이드(G) 내부 및 제2 절연 층(231) 상에 콘포멀하게 형성할 수 있다. 제1 층(251P)은 콘택 도전 층(240)의 제1 상면(US1)과 제2 상면(US2)을 콘포멀하게 덮을 수 있다. 도 10을 참조하면, 제2 층(252P)을 제1 층(251P) 상에 콘포멀하게 형성할 수 있다. 도 11을 참조하면, 제3 층(253P)을 제2 층(252P) 상에 콘포멀하게 형성할 수 있다. 제1 내지 제3 층들(251P, 252P, 253P)은 화학 기상 증착 공정, 원자층 증착 공정, 리모트 플라즈마 소스(remote plasma source)를 이용한 화학 기상 증착 방식 또는 원자층 증착 방식을 사용할 수 있다. 예를 들어, 금속 산화물 및/또는 금속 질화물을 포함하는 제1 및 제3 층(251P, 253P)은 원자층 증착 공정을 이용하여 형성되고, 실리콘 원소를 포함하는 절연 물질을 포함하는 제2 층(252P)은 리모트 플라즈마 소스를 이용하는 화학 기상 증착 공정 또는 원자층 증착 공정을 사용하여 형성될 수 있다. 복수의 절연 층들의 적어도 일부는 보이드(G)를 채우도록 형성될 수 있다.
도 6 및 도 12를 참조하면, 상기 복수의 절연 층들 상에 트렌치(T)를 갖는 제3 절연 층(261)을 형성할 수 있다(S60).
상기 복수의 절연 층들 상에 제3 절연 층(261)을 형성하고, 이를 패터닝하여 제3 절연 층(261)을 관통하는 트렌치(T)를 형성할 수 있다. 트렌치(T)의 하부에서 제3 층(253P)이 일부 노출될 수 있다.
도 6, 도 13, 및 도 14를 참조하면, 스트립 공정 및 식각 공정을 각각 수행하여 트렌치(T)로 노출된 상기 복수의 절연 층들을 일부 제거할 수 있다(S70).
먼저, 도 13을 참조하면, 제1 스트립 공정(10)을 수행하여, 트렌치(T)로 노출된 제3 층(253P)을 일부 제거할 수 있다. 제1 스트립 공정(10)에 의해, 제3 층(253P)은 보이드(G) 상에서 일부 잔존하여 제3 갭필 층(253a)으로 형성되고, 제2 절연 층(231) 상에서 일부 잔존하여 제2 식각 정지 층(253b)으로 형성될 수 있다. 제1 스트립 공정(10)에 의해 제3 절연 층(261) 상의 하드 마스크 패턴(미도시)도 제거될 수 있다. 본 단계에서, 제3 층(253P)의 제거시 콘포멀한 제2 층(252P)이, 제1 스트립 공정(10)에 사용되는 물질이 보이드(G) 내측으로 침투하는 것을 방지할 수 있다.
도 14를 참조하면, 후속 공정(20)을 통해, 제2 층(252P)과 제1 층(251P)을 일부 제거할 수 있다. 후속 공정(20)은 적어도 1회의 식각 공정 및 적어도 1회의 스트립 공정을 포함할 수 있다. 후속 공정(20)을 통해, 제2 층(252P)은 보이드(G) 상에서 일부 잔존하여 제2 갭필 층(252a)으로 형성되고, 제2 절연 층(231) 상에서 일부 잔존하여 배리어 층(252b)으로 형성될 수 있다. 후속 공정(20)을 통해, 제1 층(251P)은 보이드(G) 상에서 일부 잔존하여 제1 갭필 층(251a)으로 형성되고, 제2 절연 층(231) 상에서 일부 잔존하여 제1 식각 정지 층(251b)으로 형성될 수 있다. 이로써, 보이드(G) 내에는 제1 갭필 층(251a), 제2 갭필 층(252a), 및 제3 갭필 층(253a)으로 구성되는 갭필 패턴(LS)이 형성되고, 제2 절연 층(231)과 제3 절연 층(261) 사이에는 제1 식각 정지 층(251b), 배리어 층(252b), 및 제2 식각 정지 층(253b)으로 구성되는 배리어 구조물(IB)이 형성될 수 있다.
실시예에 따라, 후속 공정(20)을 수행하면서, 제2 절연 층(231)의 상부 영역도 일부 제거될 수도 있다. 이 경우, 콘택 도전 층(240)의 측면의 상부 영역이 노출될 수 있다.
다음으로, 도 6 및 도 1을 함께 참조하면, 트렌치(T)에 콘택 도전 층(240)과 연결되는 제2 도전 층(270)을 형성할 수 있다(S80). 트렌치(T)에 도전 물질을 채워 제2 도전 층(270)을 형성할 수 있으며, 제2 도전 층(270)은 콘택 도전 층(240) 및 갭필 패턴(LS)과 직접 연결될 수 있다. 이로써, 도 1의 반도체 장치(100)를 제조할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CS: 콘택 구조물 G: 리세스
IB: 배리어 구조물 LS: 갭필 패턴
101: 기판 201: 제1 절연 층
210; 제1 도전 층 220: 하부 식각 정지 층
231: 제2 절연 층 240: 콘택 도전 층
251a: 제1 갭필 층 251b: 제1 식각 정지 층
252a: 제2 갭필 층 252b: 배리어 층
253a: 제3 갭필 층 253b: 제2 식각 정지 층
261: 제3 절연 층 270: 제2 도전층

Claims (10)

  1. 기판 상의 제1 도전 층;
    상기 제1 도전 층 상의 제2 도전 층;
    상기 제1 도전 층과 상기 제2 도전 층 사이에 배치되는 콘택 구조물; 및
    상기 제2 도전 층의 측면의 하부 영역을 둘러싸는 배리어 구조물;을 포함하고,
    상기 콘택 구조물은, 상기 제2 도전 층과 접촉하는 제1 상면 및 상기 제1 상면으로부터 아래로 오목한 제2 상면을 갖는 콘택 도전 층 및 상기 콘택 도전 층의 상기 제2 상면과 상기 제2 도전 층 사이 공간을 채우고 복수의 층들을 포함하는 갭필 패턴을 포함하고,
    상기 갭필 패턴의 상기 복수의 층들 중 적어도 하나는 상기 콘택 도전 층의 상기 제2 상면을 콘포멀하게 덮고,
    상기 갭필 패턴의 상기 복수의 층들은, 금속 원소를 포함하는 제1 절연 물질을 포함하는 제1 갭필 층 및 실리콘 원소를 포함하는 제2 절연 물질을 포함하는 제2 갭필 층을 포함하고,
    상기 배리어 구조물은, 상기 제1 절연 물질과 동일한 물질을 포함하는 제1 식각 정지 층 및 상기 제2 절연 물질과 동일한 물질을 포함하는 배리어 층을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 갭필 층은 상기 콘택 도전 층의 상기 제2 상면을 콘포멀하게 덮고,
    상기 제2 갭필 층은 상기 제1 갭필 층을 콘포멀하게 덮는 반도체 장치.
  3. 제1 항에 있어서,
    상기 콘택 도전 층의 상기 제1 상면은 위로 볼록한 부분을 갖고,
    상기 갭필 패턴은 상기 제2 상면과 접촉하고, 아래로 볼록한 형상을 갖는 반도체 장치.
  4. 제1 항에 있어서,
    상기 갭필 패턴의 상면은 아래로 오목하거나 또는 위로 볼록한 형상을 갖는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 절연 물질은 SiCO, SiCN, SiCOH, 및 SiCON 중 적어도 하나를 포함하고,
    상기 금속 원소는 알루미늄(Al), 지르코늄(Zr), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 적어도 하나를 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 배리어 층은 상기 제1 식각 정지 층 상에 배치되고,
    상기 제2 갭필 층은 상기 제1 갭필 층 상에 배치되고,
    상기 배리어 구조물은 상기 배리어 층 상의 제2 식각 정지 층을 더 포함하고,
    상기 갭필 패턴은 상기 제2 갭필 층 상의 제3 갭필 층을 더 포함하고,
    상기 제3 갭필 층 및 상기 제2 식각 정지 층은 서로 동일한 물질을 포함하고,
    상기 제1 식각 정지 층은 제1 두께를 갖고, 상기 배리어 층은 제2 두께를 갖고, 상기 제2 식각 정지 층은 제3 두께를 갖고,
    상기 제2 두께는, 상기 제1 두께 및 상기 제3 두께 중 적어도 하나보다 두꺼운 반도체 장치.
  7. 기판 상에 배치되며, 콘택 홀을 갖는 절연 층;
    상기 절연 층의 상기 콘택 홀 내에 배치되는 콘택 구조물;
    상기 콘택 구조물 상에 배치되는 도전 층; 및
    상기 도전 층의 측면의 하부 영역과 접촉하고, 상기 콘택 구조물과 이격되는 배리어 구조물;을 포함하고,
    상기 콘택 구조물은, 상기 도전 층과 접촉하는 상면으로부터 아래로 오목한 리세스를 갖는 콘택 도전 층 및 상기 콘택 도전 층의 상기 리세스에 배치되고 상기 도전 층과 접촉하고 복수의 층들을 포함하는 갭필 패턴을 포함하고,
    상기 도전 층의 하면은 상기 콘택 도전 층의 상기 상면과 접촉하는 제1 부분 및 상기 절연 층의 상면과 접촉하는 제2 부분을 포함하고,
    상기 제1 부분은 상기 제2 부분보다 높은 레벨에 배치되고,
    상기 갭필 패턴의 상기 복수의 층들은, 금속 원소를 포함하는 제1 절연 물질을 포함하는 제1 갭필 층 및 실리콘 원소를 포함하는 제2 절연 물질을 포함하는 제2 갭필 층을 포함하고,
    상기 배리어 구조물은, 상기 제1 절연 물질과 동일한 물질을 포함하는 제1 식각 정지 층 및 상기 제2 절연 물질과 동일한 물질을 포함하는 배리어 층을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제2 갭필 층은 상기 제1 갭필 층 상에 배치되고,
    상기 갭필 패턴은 상기 제2 갭필 층 상의 제3 갭필 층을 더 포함하고,
    상기 제1 갭필 층은 상기 리세스의 표면을 따라 아래로 연장되고,
    상기 제3 갭필 층은 상기 리세스의 중심 영역에 배치되어 아래로 볼록한 형상을 갖고,
    상기 제2 갭필 층은 상기 제1 갭필 층과 상기 제3 갭필 층 사이에 배치되는 반도체 장치.
  9. 기판 상의 제1 절연 층;
    상기 제1 절연 층을 관통하는 제1 도전 층;
    상기 제1 절연 층 및 상기 제1 도전 층 상의 제2 절연 층;
    상기 제2 절연 층을 관통하여 상기 제1 도전 층과 직접 연결되는 콘택 구조물;
    상기 제2 절연 층 및 상기 콘택 구조물 상의 제3 절연 층;
    상기 제3 절연 층을 관통하여 상기 콘택 구조물과 직접 연결되는 제2 도전 층; 및
    상기 제2 절연 층과 상기 제3 절연 층 사이에 배치되며, 상기 제2 도전 층의 측면의 하부 영역과 접촉하고, 상기 콘택 구조물과 이격되는 배리어 구조물을 포함하고,
    상기 콘택 구조물은, 상기 제2 도전 층과 접촉하는 제1 상면 및 상기 제1 상면으로부터 아래로 오목한 제2 상면을 갖는 콘택 도전 층 및 상기 콘택 도전 층의 상기 제2 상면과 상기 제2 도전 층 사이 공간을 채우고 복수의 층들을 포함하는 갭필 패턴을 포함하고,
    상기 갭필 패턴의 상기 복수의 층들은, 금속 원소를 포함하는 제1 절연 물질을 포함하는 제1 갭필 층, 실리콘 원소를 포함하는 제2 절연 물질을 포함하는 제2 갭필 층, 및 상기 제1 절연 물질과 동일한 물질을 포함하는 제2 갭필 층을 포함하고,
    상기 배리어 구조물은, 상기 제1 절연 물질과 동일한 물질을 포함하는 제1 식각 정지 층, 상기 제2 절연 물질과 동일한 물질을 포함하는 배리어 층, 및 상기 제1 절연 물질과 동일한 물질을 포함하는 제2 식각 정지 층을 포함하고,
    상기 제1 갭필 층은 상기 콘택 도전 층의 상기 제2 상면을 콘포멀하게 덮고,
    상기 제2 갭필 층은 상기 제1 갭필 층을 콘포멀하게 덮고,
    상기 제2 절연 물질은 SiCO, SiCN, SiCOH, 및 SiCON 중 적어도 하나를 포함하고,
    상기 금속 원소는 알루미늄(Al), 지르코늄(Zr), 하프늄(Hf), 티타늄(Ti), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 및 코발트(Co) 중 적어도 하나를 포함하는 반도체 장치.
  10. 기판 상에 제1 절연 층 및 제1 도전 층을 형성하는 단계;
    상기 제1 도전 층 상에 콘택 홀을 갖는 제2 절연 층을 형성하는 단계;
    상기 콘택 홀 및 상기 제2 절연 층 상에 보이드를 갖는 도전 물질 층을 형성하는 단계;
    평탄화 공정을 수행하여 상기 제2 절연 층 상의 상기 도전 물질 층을 일부 제거하여 콘택 도전 층을 형성하는 단계;
    상기 콘택 도전 층 및 상기 제2 절연 층 상에 복수의 절연 층들을 형성하는 단계;
    상기 복수의 절연 층들 상에 트렌치를 갖는 제3 절연 층을 형성하는 단계;
    스트립 공정 및 식각 공정을 각각 적어도 1회 이상 수행하여 상기 트렌치로 노출된 상기 복수의 절연 층들을 일부 제거하는 단계; 및
    상기 트렌치에 상기 콘택 도전 층과 연결되는 제2 도전 층을 형성하는 단계;를 포함하고,
    상기 도전 물질 층의 증착 시, 상기 도전 물질 층에 상면로부터 아래로 오목한 상기 보이드가 형성되고,
    상기 복수의 절연 층들의 적어도 일부는 상기 보이드를 채우도록 형성되고,
    상기 복수의 절연 층들은, 금속 원소를 포함하는 제1 절연 물질을 포함하는 제1 층 및 실리콘 원소를 포함하는 제2 절연 물질을 포함하고 상기 제1 층을 콘포멀하게 덮는 제2 층을 포함하고,
    상기 복수의 절연 층들이 일부 제거되면서, 상기 제1 층은, 상기 보이드 내에서 일부 잔존하여 제1 갭필 층으로 형성되고, 상기 제2 절연 층 상에서 일부 잔존하여 제1 식각 정지 층으로 형성되고,
    상기 복수의 절연 층들이 일부 제거되면서, 상기 제2 층은, 상기 보이드 내에서 상기 제1 갭필 층 상에 일부 잔존하여 제2 갭필 층으로 형성되고, 상기 제1 식각 정지 층 상에 일부 잔존하여 배리어 층으로 형성되는 반도체 장치의 제조 방법.
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