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CN109166836B - 半导体器件和制造方法 - Google Patents

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CN109166836B CN201810933529.7A CN201810933529A CN109166836B CN 109166836 B CN109166836 B CN 109166836B CN 201810933529 A CN201810933529 A CN 201810933529A CN 109166836 B CN109166836 B CN 109166836B
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Abstract

一种半导体器件包括具有下导体侧壁的下导体、具有直接形成在下导体侧壁上的阻挡膜侧壁的阻挡膜、和形成在下导体的顶表面上的通路。阻挡膜侧壁的顶部分是凹入的，使得阻挡膜侧壁的顶表面在比下导体的顶表面低的水平。

Description

半导体器件和制造方法
本申请针对是申请日为2013年8月27日、申请号为201310378594.5、发明名称为“半导体器件和制造方法”的专利申请的分案申请。
技术领域
本发明构思总体涉及半导体器件及其制造方法。
背景技术
现代的半导体器件通过一系列复杂的制造工艺被制造。这些工艺中的一些包括准备衬底、沉积材料、选择性蚀刻材料部分、清洗衬底等。在所应用的集合中，复杂连续的半导体制造工艺形成非常微小的结构、组件、元件、区域、连接件、特征等。大部分新兴的半导体器件甚至比其前任者更密集的集成。因而，现代半导体器件的组成组件被设计为相互非常接近，并且通常以难以置信地小的几何结构为特征。这样的邻近变窄且尺寸减小要求在制造工艺的应用中大的精度，因为相对于预定设计的甚至非常小的偏离也会导致整体半导体器件的突然故障。
几乎所有的现代半导体器件都包括布置在基本衬底上方的不同材料层的多个导电元件。分配任意的方向性到半导体器件，即，组成的材料层，因此由该材料层形成的许多组件和/或区域“横向地”延伸越过衬底的主表面或者在其上“横向地”延伸。在这方面，某些“垂直的”电连接件可以使用通常将被称为通路(via)的结构形成在下“导体”(例如，元件或区域)和上导体之间。因此，术语“通路”表示在两个或更多导体之间垂直延伸的导电互连，所述两个或更多导体至少部分地以(在Z方向上的)不同“高度”或“水平”设置在被制造于衬底的横向表面(X/Y方向)上的半导体器件上方。
考虑以上提及的在不断地减小尺寸、比例、几何结构和半导体组件之间的分离距离方面的难题，下导体、上导体和相应的连接通路的精确制造是细心考虑和麻烦执行的事物。
例如，如果未对准发生在下导体和通路之间，则下导体和通路之间的所得电阻会不期望地增加。此外，在通路形成期间，设置在下导体周围的层间绝缘膜会被损坏。这样的损坏会使得半导体器件以减小的可靠性运行。
发明内容
本发明构思的实施方式提供具有更大的精度和更少的制造故障的半导体器件。本发明构思的实施方式表现出改善的可靠性，因为对间接的材料层和组件的无意制造损坏被避免或者被大大减少。
根据本发明构思的一方面，提供一种半导体器件，该半导体器件包括：具有下导体侧壁的下导体、具有直接形成在下导体侧壁上的阻挡膜侧壁的阻挡膜、和形成在下导体的顶表面上的通路。阻挡膜侧壁的顶部分凹入，使得阻挡膜侧壁的顶表面位于比下导体的顶表面低的水平。
根据本发明构思的一方面，提供一种半导体器件，该半导体器件包括：第一下导体，具有第一下导体侧壁；第二下导体，具有第二下导体侧壁，其中第一下导体和第二下导体设置在半导体器件的相同金属层；第一阻挡膜，具有直接形成在第一下导体侧壁上的第一阻挡膜侧壁；第二阻挡膜，具有直接形成在第二下导体侧壁上的第二阻挡膜侧壁；和通路，形成在第一下导体的顶表面上，其中第一阻挡膜侧壁的顶部分凹入，使得第一阻挡膜侧壁的顶表面处于比第一下导体的顶表面低的水平。
根据本发明构思的一方面，提供一种制造半导体器件的方法，该方法包括：在衬底上形成具有下导体侧壁的下导体；形成阻挡膜，该阻挡膜具有直接形成在下导体侧壁上的阻挡膜侧壁，其中下导体和阻挡膜的组合由第一绝缘层横向地围绕；在第一绝缘层、下导体和阻挡膜上形成第二绝缘层；在第二绝缘层上形成第三绝缘层；形成贯穿第三绝缘层和第二绝缘层的通孔以暴露下导体的顶表面和阻挡膜侧壁的顶部分；使阻挡膜侧壁的暴露的顶部分凹入，使得阻挡膜侧壁的顶表面在比下导体的顶表面低的水平。
附图说明
在考虑参考附图描述的某些实施方式时，对于本领域的技术人员来说，本发明构思的以上和其它特征和优点将变得更加明显，在附图中：
图1是示出根据本发明构思的实施方式的半导体器件的局部布局图；
图2是局部透视图，其进一步示出图1的半导体器件并且具体示出了第一上导体、第一下导体和通路之间的关系；
图3是沿图1的线A–A截取的截面图；
图4是进一步示出图3中表示的区域部分‘C’的放大图；
图5是沿图1的线B–B截取的截面图；
图6是根据本发明构思的另一实施方式的半导体器件的截面图；
图7是根据本发明构思的另一实施方式的半导体器件的截面图；
图8是根据本发明构思的另一实施方式的半导体器件的局部截面图；
图9是根据本发明构思的另一实施方式的半导体器件的透视图；
图10是沿图9的线D-D截取的截面图；
图11是沿图9的线E-E截取的截面图；
图12是示出根据本发明构思的另一实施方式的半导体器件的总体布局图；
图13是可以包括根据本发明构思的实施方式的半导体器件的电子系统的框图；
图14和图15共同示出可以包括根据本发明构思的实施方式的半导体器件的电子系统；和
图16、图17、图18、图19、图20、图21、图22、图23、图24、图25、图26和图27(以下，图16至图27)是示出可以在根据本发明构思的某些实施方式的制造方法期间使用的某些中间处理步骤。
具体实施方式
通过参考结合附图的对实施方式的以下详细描述，可以更容易地理解本发明构思的优点和特征以及完成其的方法。然而，本发明构思可以以许多不同的形式实施且不应被理解为仅限于所示出的实施方式。而是，提供这些实施方式使得本公开将透彻和完整，并且将向本领域的技术人员全面传达本发明构思的概念。本发明构思的范围由以下的权利要求及其等效物限定。因而，为了避免不必要和可能混淆的细节，在以下描述中，某些众所周知的方法、步骤、组件和电路没有被详细描述。
将理解，虽然术语第一、第二等可以用于此来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于区分一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分。因而，以下讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不脱离本发明的教导。
在此使用的术语是仅用于描述特定实施方式的目的，不意欲限制本发明。在此使用时，单数形式也旨在包括复数形式，除非上下文清晰地另外表示。还将理解，当在本说明书中使用时，术语“包括”、“包含”表示所述特征、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或更多其它特征、整数、步骤、操作、元件、组件和/或其组的存在或添加。
除非另外地定义，在此使用的所有术语(包括技术和科学术语)具有与本发明所属的领域中的普通技术人员通常理解的相同含义。还将理解，术语(诸如在通常使用的字典中所定义的那些)应被理解为具有与在相关领域的背景中的含义一致的含义，将不被理解为理想化或过度正式的意义，除非在此清楚地如此定义。
在下文中，将参考图1、图2、图3、图4和图5(以下，图1至图5)描述根据本发明构思的实施方式的某些半导体器件。
图形(图)1是示出根据本发明构思的实施方式的半导体器件的布局图。图2是图1的半导体器件的局部透视图，其具体地示出了第一上导体、第一下导体和通路之间的结构关系。图3是沿图1的线A-A截取的截面图。图4是图3的指定部分‘C’的放大图。图5是沿图1的线B-B截取的截面图。
共同参考图1至图5，半导体器件1包括第一上导体120、第二上导体110、第三上导体130、下导体160、阻挡膜170、通路(via)150、第一绝缘膜180、第二绝缘膜190和第三绝缘膜195。
第一绝缘膜180围绕下导体160和阻挡膜170，但是暴露下导体160和阻挡膜170的上表面。第二绝缘膜190可以形成在第一绝缘膜180上作为在形成通路150期间有效的蚀刻停止膜。第三绝缘膜195可以形成在第二绝缘膜190上以围绕(和电分离)通路150、第一上导体120、第二上导体110和第三上导体130。在某些实施方式中，第一绝缘膜180、第二绝缘膜和/或第三绝缘膜195可以由一种或多种材料诸如SiO2、SiN、SiON、SiCN和低k电介质材料等形成。然而，本领域的技术人员将理解，这是设计选择的问题并且本发明构思的实施方式并不严格限制于这些材料。
在本发明构思的某些实施方式中，第一上导体120、第二上导体110和第三上导体130可以是互连。如在图1中所示，第一上导体120、第二上导体110和第三上导体130可以是横向行进(例如，X轴方向)的互连，但是这仅是可在与本发明构思的实施方式一致的半导体器件中使用的许多不同“上导体”中的一个选择示例。第一上导体120、第二上导体和第三上导体130可以以恒定间距(P)为特征，但是这在其它实施方式中不是需要的情形。间距P将通常非常非常小-(例如)在10nm和100nm之间的范围内。
在图3的所示示例中，通路150用于垂直地互连第一上导体120与下导体160。也就是，通路150可以“形成在”下导体160“上”，和/或“形成在”第一上导体120“下”。在本发明构思的某些实施方式中，通路150将被称为“自对准通路”。
下面将参考图16至图27描述可用于形成自对准通路的一种制造方法。使用自对准通路制造方法并参考图3，第一上导体120的宽度“W1”和通路150的宽度“W5”可以基本上相等。也就是，取决于例如处理条件的变化，第一上导体120的宽度W1和通路150的宽度W5可以完全相等，或它们可以稍微不同。在许多实施方式中，非常合意的是，第一上导体120的侧壁120a和120b以及通路150的侧壁150a和150b实际上尽可能地分别精确对准地匹配。
为此，第一上导体120和通路150可以使用双镶嵌(dual damascene)方法形成。也就是，第一上导体120是双镶嵌互连，通路150可以是双镶嵌通路。
在某些实施方式中，下导体160可以是接触件或互连。如图3所示，下导体160可以为岛的形状并可以横向地延伸。下导体160可以由一种或多种导电材料诸如(例如)铝、钨等形成。下导体160将形成为具有第一侧壁160a和第二侧壁160b。
设计规则一般被本领域的技术人员理解为限定并规定半导体器件的某些关键尺寸(CD)和/或空间关系。关键尺寸关系的一个示例是下导体160的顶表面相对于通路150的底表面的相对尺寸。例如，设计规则可以要求下导体160的宽度“W3”必须小于通路150的宽度W5。
进一步关于下导体160的制造，阻挡膜170可以包括第一侧壁170a、第二侧壁170b和底部区域170d。第一侧壁170a可以形成在下导体160的第一侧壁160a上，第二侧壁170b可以形成在下导体160的第二侧壁160b上。底部区域170d可以形成在下导体160的底表面下面。阻挡膜170可以由包括例如Ti和/或TiN的一种或多种材料形成。在某些实施方式中，阻挡膜170可具有Ti/TiN的层叠结构。
下导体160紧邻第一凹槽171形成，第一凹槽171与第一侧壁170a有关(associate)并且类似地与第二侧壁170b有关。相对于下导体160的顶表面，第一凹槽171可以在在某些实施方式中形成为(例如)在
Figure BDA0001767221770000061
和
Figure BDA0001767221770000062
之间的范围内的深度。在一个具体实施方式中，第一凹槽171形成为
Figure BDA0001767221770000063
左右的深度。
因而，具体参考图4，下导体160的顶表面可以向上延伸至比阻挡膜170的第一侧壁170a的顶表面170c和第二侧壁170b的顶表面高的水平。应该在这里注意到，在关于下导体160的第一侧壁160a和第二侧壁160b延伸时，下导体160的顶表面的拐角(或边缘)部分可以是圆形的。因而，高度差“H”(或“高度台阶”)可以存在于第一侧壁170a和第二侧壁170b的相应顶表面与下导体160的顶表面之间。该高度台阶实质上是紧邻下导体160与阻挡膜层170的顶表面之间的边界形成的第一凹槽171。
此外，第一绝缘膜180可以包括在第一绝缘膜180的与第一凹槽171紧邻的部分中形成的第二凹槽181。如图4中更具体地示出的，包括第一凹槽171和第二凹槽181的“凹入区域”可具有随着凹入区域从阻挡膜层170的顶表面170c向上延伸而增加的宽度。用于形成通路150的导电材料将填充凹入区域的第一凹槽171和第二凹槽181二者。
在其中第一凹槽171或第二凹槽181没有连续地形成为组合式结构的情形下，未对准可能在随后形成通路150期间发生。例如，在第一绝缘膜180没有适当地沿第一侧壁170a的整个竖直长度形成(即，一些中空部分存在于第一绝缘膜180和第一侧壁170a之间)的情形下，形成通路150的导电材料的尖牙状突起可能沿第一侧壁170a的外表面向下下降到第一绝缘膜180中。这种不需要的材料迁移具有将下导体160的关键宽度尺寸(criticalwidth dimension)改变(即，膨胀)为可能大于通路150的宽度的效应。
因而，即使在形成通路期间没有一些未对准发生，导电材料的下降的、尖牙状的突起也有可能形成在第一绝缘膜180中。这样的尖牙状的突起可以使得下导体160和通路150之间的电阻增加得超过规格。
在图1至图5示出的半导体器件中，为了防止在第一绝缘膜180中产生下降的、尖牙状的突起，一部分第一侧壁170a被选择性地去除。也就是，第一凹槽171形成在第一侧壁170a的顶表面170c和下导体160的顶表面160c之间。因此，因为通路150完全填充第一凹槽171，所以下导体160和通路150之间的接触区域增加。结果，第一下导体160和通路150之间的电阻可以减小。此外，包括第一凹槽171和第二凹槽181的凹入区域将“向上增加”。也就是说，凹入区域的宽度将随着在第一侧壁170a的顶表面170c上方的高度而增加。因此，通路150将容易地填充包括第一凹槽171和第二凹槽181的整个凹入区域。
此外，如示出的示例中所示，下导体160的顶表面160c可以在其形状方面相对地“凸起”(即，在其中心相对地高于其外围边缘)。然而，下导体160的顶表面160c“相对地凸起”的描述允许在中心部分为某种程度的平坦并且在边缘相对更凸起的圆化(或弯曲)。通过为下导体160提供相对凸起的顶表面160c，下导体160和通路150之间的接触区域增加。因此，第一下导体160和通路150之间的电阻可以减小。并且即使在制造通路150期间发生小程度的未对准，下导体160和通路150之间的电阻也不会显著地增加。因此，各下导体160和相应的通路150之间的电阻偏差不会太大。结果，根据本发明构思的实施方式的半导体器件的操作可靠性非常高。
图6是根据本发明构思的另一实施方式的半导体器件的截面图。为了简洁起见，实质上类似的组件、区域和元件将在各示出的实施方式之间被类似地标号或标记。
参考图6，半导体器件2包括彼此相邻设置的第一下导体160和第二下导体260。如图6所示，第一下导体160和第二下导体260可以在半导体器件2的整体结构内形成相同的金属平面高度，可以由基本上相同的材料形成，并且可以在制造期间同时形成。
如上所述，第一下导体160包括第一侧壁160a和第二侧壁160b，而且阻挡膜170形成在第一下导体160周围。
第二下导体260可以类似地包括第三侧壁260a和第四侧壁260b，第二阻挡膜270形成在第二下导体260周围。也就是，第二阻挡膜270包括形成在第二下导体260的第三侧壁260a上的第三侧壁270a和形成在第二下导体260的第四侧壁260b上的第四侧壁270b。
如前所述，通路150形成在第一下导体160上。因为阻挡膜170的第一侧壁170a(或第二侧壁170b)在适当位置处形成有第一凹槽171，所以第一侧壁170a(或第二侧壁170b)的顶表面170c可以形成在比第一下导体160的顶表面160c低的水平。第一绝缘膜180类似地形成有紧邻第一凹槽171形成的相应的第二凹槽181。因此，包括第一凹槽171和第二凹槽181二者的凹入区域可以形成有向上增加的宽度，使得通路150将填充第一凹槽171和第二凹槽181二者，如前所述。
相反，通路没有形成在图6的第二下导体260上。因此，第二阻挡膜270的第三侧壁270a的顶表面270c和第四侧壁270b的类似的顶表面至少与第二下导体260的顶表面260c的高度相等(即，形成在相等的水平或比第二下导体260的顶表面260c更高的水平)。在图6的示出的实施方式中，第三侧壁270a的顶表面270c和第四侧壁270b的顶表面与第二下导体260的顶表面260c高度相等。
进一步关于图6的实施方式，第一下导体160的顶表面160c在高度上可以小于或等于第二下导体260的顶表面260c。
在形成通孔197(以下描述)之后，第一凹槽171和第二凹槽181可以通过蚀刻第一侧壁170a(和/或第二侧壁170b)的被通孔197暴露的顶表面170c而形成。因而，因为第二下导体260没有连接到通路150，在第二阻挡膜270的第三侧壁270a(或第四侧壁270b)的相应的顶表面270c上将没有这样的凹槽形成。
如上所述，第一下导体160的顶表面160c可以相对凸起，而第二下导体260的顶表面260c可以完全平坦。
图7是根据本发明构思的另一实施方式的半导体器件的截面图。
参考图7，半导体器件3包括下导体160和通路150。然而，与先前描述的实施方式相比，这两个元件实质上未对准。也就是，如图7所示，通路150形成为仅覆盖下导体160的包括第一侧壁170a的一侧，而因为下导体160和通路150的未对准，第二侧壁170b的一些部分“没有被”通路150“覆盖”。
然而，阻挡膜170的第一侧壁170a以第一凹槽171相对于下导体160的顶表面台阶式下降的方式形成。相反，阻挡膜170的第二侧壁170b的顶表面不包括第一凹槽，而是具有至少等于下导体160的顶表面的顶表面高度。这不同的形成自身与无意的未对准有关，而与本发明构思的实施方式的上下文无关。
因而，结构差异增大的原因是，在形成通孔197之后，第一凹槽171可以通过选择性地蚀刻阻挡膜170的由通孔197暴露的一部分而容易地形成在通孔197中。这里，阻挡膜170的第一侧壁170a由通孔197暴露，但是第二侧壁170b没有被通孔197暴露。因此，第一凹槽171将与暴露的第一侧壁170a有关地形成，同时在未暴露的第二侧壁170b中将没有形成第一凹槽。结果，阻挡膜170的第二侧壁170b的顶表面保持未被蚀刻，并且将具有至少等于下导体160的顶表面的高度。
图8是根据本发明构思的另一实施方式的半导体器件的截面图。
参考图8，半导体器件4部分地包括形成有如上所述的第一凹槽171的阻挡膜170的第一侧壁170a。因此，第一侧壁170a的顶表面170c的高度将低于下导体160的顶表面160c。然而，与之前示出的实施方式不同，例如，在第一绝缘膜180中没有形成紧邻第一凹槽171的第二凹槽(图4的181)。
图9是透视图，示出根据本发明构思的另一个实施方式的半导体器件。图10是沿图9的线D-D截取的截面图，图11是沿图9的线E-E截取的截面图。
共同参考图9、图10和图11，半导体器件5包括鳍型晶体管403，该鳍型晶体管403包括鳍型结构F1、栅电极447、凹槽425和源/漏极区域475/476。
鳍F1在第二方向(Y1)上横向地延伸。鳍F1可以是衬底401的一部分，并且可以包括从衬底401生长的外延层。器件隔离膜410覆盖鳍F1的横向延伸的表面。
栅电极447可以形成为通过(例如)在第一方向(X1)上延伸而交叉鳍F1。
在图9示出的实施方式中，栅电极447可以包含层叠结构，该层叠结构包括两个或更多金属层(例如)MG1和MG2。第一金属层MG1调整功函数，第二金属层MG2填充由第一金属层MG1形成的空间。第一金属层MG1可以由包括例如TiN、TaN、TiC和TaC的一种或多种金属形成。第二金属层MG2可以由包括例如钨(W)和/或铝(Al)的一种或多种金属形成。栅电极447可以进一步包括非金属材料，例如，Si或SiGe。栅电极447可以由例如，替换工艺形成，但是本领域的技术人员明白对于这些具体制造可能性的替换物，用于本发明构思的其它实施方式。
栅绝缘膜445可以形成在鳍F1和栅电极447之间。栅绝缘膜445可以形成在鳍F1的横侧表面的上部分和鳍F1的顶表面上。此外，栅绝缘膜445可以位于栅电极447和器件隔离膜410之间。栅绝缘膜445可以由具有比硅氧化物膜高的介电常数的高k电介质材料形成。例如，栅绝缘膜445可以包括HfO2、ZrO2或Ta2O5。
凹槽425可以在栅电极447的两侧形成在鳍F1中。因为凹槽425的侧壁是倾斜的，所以凹槽425可以成形为使得其宽度远离衬底400而增加。凹槽425的宽度可以大于鳍F1的宽度。
源/漏极区域475/476可以形成在凹槽425中。因而，源/漏极区域475/476可以被称为提升的源/漏极区域。也就是，源/漏极区域475/476的顶表面可以在比第一层间绝缘膜455的底表面高的水平。源/漏极区域475/476和栅电极447可以通过提供的间隔物451而相互绝缘。
假设鳍型晶体管403是PMOS晶体管，源/漏极区域475/476可以包括压应力材料。例如，压应力材料可以是具有比硅(Si)大的晶格常数的材料，例如SiGe。压应力材料可以施加压应力到鳍F1，由此提高沟道区中的载流子的迁移率。
间隔物451可以包括氮化物膜和氮氧化物膜中的至少一种。
层间绝缘膜490可以形成在衬底400上以覆盖鳍型晶体管403、多个接触件481和482以及阻挡膜491和492。例如，层间绝缘膜465可以由SiN或SiO2形成。
这里，多个接触件481和482的每个可以相应于关于图1至图8在以上描述的下导体160(或第一下导体160)。阻挡膜491和492可以形成为围绕接触件481和482。阻挡膜491和492可以分别相应于关于图1至图8在以上描述的阻挡膜170。通路498和499可以形成在接触件481和482上。因而，通路498和499可以相应于关于图1至图8在以上描述的通路150。
图12是示出根据本发明构思的另一个实施方式的半导体器件的总体布局图。
参考图12，半导体器件6包括分别被限定在衬底510上的第一基板区域520和第二基板区域530。例如，第一基板区域520可以是其中静态随机存取存储器(SRAM)单元形成的区域，同时第二基板区域530可以是其中访问SRAM单元的逻辑电路形成的区域。备选地，第一基板区域520可以在制造SRAM期间使用并且可以是相关的逻辑电路，而第二基板区域530用于制造输入/输出(I/O)电路。
下导体、阻挡膜和连接通路，诸如关于图1至图8在以上描述的那些，可以被制造在第一基板区域520中。也就是，通路的底部CD(涉及通路150的接触阻挡膜侧壁的顶表面170c的部分)可以小于相应的下导体的顶部CD(涉及顶表面160c)。此外，因为阻挡膜的第一侧壁包括第一凹槽，第一侧壁的顶表面将在比下导体的顶表面低的水平处。
相反，围绕形成在第二基板区域530中的下导体的阻挡膜不需要包括这类第一凹槽和顶表面高度差。也就是，阻挡膜的顶表面的高度可以在至少等于下导体的顶表面的高度的水平处。
图13是可以包括根据本发明构思的实施方式的半导体器件的电子系统的框图。
参考图13，电子系统1300可以包括控制器1310、输入/输出(I/O)器件1120、存储器件1130、接口1140以及总线1150。控制器1110、I/O器件1120、存储器件1130和/或接口1140可以通过总线1150彼此连接。总线1150可以用于通信数据、控制和/或地址信号。
控制器1110可以包括微处理器、数字信号处理器、微控制器和能够执行与由这些器件执行的功能类似的功能的逻辑器件中的至少一种。I/O器件1120可以包括键区、键盘、显示器等等。存储器1130可以存储数据和/或指令。接口1140可以传输数据到通信网络/从通信网络接收数据。接口1140可以是有线或无线的。例如，接口1140可以包括天线或有线/无线收发器。虽然未示出，但是电子系统1100可以用作用于改善控制器1110的操作的操作存储器，并且还可以包括高速DRAM和/或SRAM。根据本发明构思的实施方式的鳍型晶体管可以被提供在存储器件1130内或可以提供作为控制器1110或I/O器件1120的组件。
电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动式电话、数字音乐播放器、存储卡或能在无线环境中传输和/或接收信息的各种电子产品。
图14和图15示出了可以包括根据本发明构思的实施方式的半导体器件的电子系统。具体地，图14示出了平板PC，图15示出了笔记本电脑。与关于图1至图6在以上描述的那些类似的至少一个半导体器件可以被结合到平板PC、笔记本电脑等中。
在下文中，现在将共同参考图16至图27以及图1至图5描述用于根据本发明构思的某些实施方式的半导体器件的制造方法的一个示例。
更具体地，图16至图27示出了根据本发明构思的实施方式的半导体器件的制造方法的各种中间处理步骤。图17、图22、图24和图26是沿图16的线A-A截取的截面图。图18、图23、图25和图27是沿图16的线B-B截取的截面图。
参考图16、图17和图18，下导体160和阻挡膜170形成在衬底上。暴露第一下导体160和阻挡膜170的顶表面的第一绝缘膜180围绕这两个元件的组合形成。
也就是说，例如，下导体160可以由(例如)铝(Al)或钨(W)形成。下导体160包括第一侧壁160a和第二侧壁160b。阻挡膜170包括第一侧壁170a、第二侧壁170b和底部区域170d。第一侧壁170a形成在下导体160的第一侧壁160a上，第二侧壁170b形成在下导体160的第二侧壁160b上。底部区域170d形成在下导体160的底表面上。例如，阻挡膜170可以由诸如Ti和/或TiN的一种或多种材料形成。在某些实施方式中，阻挡膜170可以使用Ti/TiN的层叠膜实施。例如，第一绝缘膜180可以由SiO2、SiN、SiON、SiCN和/或低k电介质材料形成。
接着，第二绝缘膜190和第三绝缘膜195可以形成在下导体160、阻挡膜170和第一绝缘膜180上。第二绝缘膜190可以由SiCN形成，例如，第三绝缘膜195可以由低k电介质材料形成。
接着，蚀刻停止膜303和包括第一开口310，(例如)320和330的硬掩模图案301形成在第三绝缘膜195上。
也就是说，硬掩模图案301可以包括顺序层叠的金属硬掩模图案305和绝缘硬掩模图案307。例如，金属硬掩模图案305可以包括TiN、Ta和TaN中的至少一种，绝缘硬掩模图案307可以包括SiO2、SiN、SiON和SiCN的至少一种。
金属硬掩模图案305具有高蚀刻选择性。例如，金属硬掩模图案305对第三绝缘膜195(也就是说，低k电介质材料)的蚀刻选择性可以是1:20或更高。使用具有这样的高蚀刻选择性的金属硬掩模图案305使得可以精确地保持/调整通孔(例如，图3的197)的宽度。
当通孔197使用金属硬掩模图案305形成时，可产生金属性聚合物。这里，绝缘硬掩模图案307可以减少金属性聚合物的产生。如果金属硬掩模图案305被单独使用而不使用绝缘硬掩模图案307，金属性聚合物从金属硬掩模图案305产生，然后被沉积在通孔197周围，并且此后十分难以去除所沉积的金属性聚合物。
此外，使用绝缘硬掩模图案307减少了在通孔197的底部上落下的金属性聚合物的量，由此改善通孔197的底部轮廓。
绝缘硬掩模图案307可以形成为足以在形成局部沟槽的步骤(见图22和图23)期间被完全去除的厚度。例如，绝缘硬掩模图案307可以形成为在
Figure BDA0001767221770000131
至
Figure BDA0001767221770000132
之间的范围内的厚度，金属硬掩模图案305可以形成为在
Figure BDA0001767221770000134
至
Figure BDA0001767221770000133
的范围内的厚度，但是本发明构思的实施方式不限于此。使用绝缘硬掩模图案307可以降低金属硬掩模图案305的厚度。
现在参考图19、图20和图21，包括第二开口340的掩模图案350形成在硬掩模图案301上。这里，掩模图案350可以是例如光致抗蚀剂图案。
特别地，如图20所示，第一开口320的宽度“W6”可以小于第二开口340的宽度“W7”。
接着，通孔(局部通孔)197a可以利用掩模图案350和硬掩模图案301形成在第二绝缘膜195中。也就是，局部通孔197a不暴露下导体160的顶表面。如图20所示，局部通孔197a甚至可以不暴露第二绝缘膜190的顶表面。例如，局部通孔197a可以通过干蚀刻形成。在形成通孔197a时，一部分绝缘硬掩模图案307也会被蚀刻。如所示，结果，绝缘硬掩模图案307可具有倒角或圆形状。
参考图22和图23，掩模图案350使用灰化工艺被去除。
接着，一部分第二绝缘膜195使用硬掩模图案301被蚀刻，由此暴露下导体160和阻挡膜170的顶表面。这里，局部沟槽196a可以形成在第二绝缘膜195中同时暴露下导体160和阻挡膜170。例如，局部沟槽196a可以通过干蚀刻形成。在形成局部沟槽196a时，绝缘硬掩模图案307可以被完全蚀刻，而金属硬掩模图案305可以被部分地蚀刻。如所示，结果，金属硬掩模图案305可具有倒角或圆形状。
参考图24和图25，被暴露的阻挡膜170的一部分现在被蚀刻，由此形成阻挡膜170的第一凹槽171。
也就是说，第一凹槽171可以通过例如干蚀刻形成，因为如果湿法蚀刻被用于形成第一凹槽171，则蚀刻剂溶液可能穿透阻挡膜170的第一侧壁170a和第二侧壁170b并且部分地或完全地去除这些第一区域。这将使所得半导体器件的可靠性劣化。因此，应该采用干蚀刻，从而仅去除第一侧壁170a和第二侧壁170b的期望的上部分。
在某些实施方式中，第一凹槽171将形成为
Figure BDA0001767221770000142
至
Figure BDA0001767221770000143
的深度，并在在一个具体实施方式中形成为大约
Figure BDA0001767221770000141
的深度。
阻挡膜170和金属硬掩模图案305可以包括相同的材料。例如，阻挡膜170和金属硬掩模图案305可以包括TiN。如所示，在形成第一凹槽171时，金属硬掩模图案305可以被完全蚀刻，但是本发明构思的方面不限于此。
参考图26和图27，第一绝缘膜180和/或第二绝缘膜190的紧邻第一凹槽171的部分可以被去除以形成第二凹槽181。
这里，在形成第二凹槽181时，完成沟槽196。也就是，在形成第二凹槽181时，局部沟槽196a形成为完成的沟槽196。这里，在完成沟槽196时，蚀刻停止膜303可以获得倒角或圆化的边缘形状。
现在，返回参考图1至图5，导电材料被沉积为充分地填充沟槽196和通孔197。例如，导电材料可以是铜，但是不限于此。在该沉积工艺期间，导电材料将填充第一凹槽171和第二凹槽181。
接着，第一上导体120、第二上导体110、第三上导体130和通路150可以使用传统上理解的平坦化工艺(例如，CMP工艺)完成。该平坦化工艺可以完全去除蚀刻停止膜303同时部分地去除第三绝缘膜195。
在根据本发明构思的某些实施方式的半导体器件的制造方法已经通过示例被描述时，本领域的技术人员将明白这些示例如何可以延伸至半导体器件的其它制造方法。
虽然已经参考其示例性实施方式特别显示并描述了本发明构思，但是本领域的普通技术人员将理解，可以在形式和细节中进行各种改变而不脱离权利要求的范围。因此，预期本实施方式在各方面都被理解为示例性的而非限制性的，参考权利要求而不是上述描述来表示本发明构思的范围。
本申请要求享有2012年8月28日提交的韩国专利申请No.10-2012-0094478的优选权，其内容通过引用结合于此。

Claims (16)

1.一种半导体器件，包括：
在基板上的鳍型图案；
栅电极，设置在所述鳍型图案上并且交叉所述鳍型图案；
设置在所述栅电极的两侧的第一源/漏极区域和第二源/漏极区域；
第一接触，设置在所述第一源/漏极区域上，并且具有第一接触侧壁表面和与所述第一接触侧壁表面连接的第一顶表面，所述第一顶表面包括第一边缘部分和第一中心部分；
第一阻挡膜，具有直接设置在所述第一接触侧壁表面上的第一阻挡膜侧壁；
第一通路，设置在所述第一接触的所述第一顶表面和所述第一阻挡膜上；
第二接触，设置在所述第二源/漏极区域上，并且具有第二接触侧壁表面和与所述第二接触侧壁表面连接的第二顶表面；
第二阻挡膜，具有直接设置在所述第二接触侧壁表面上的第二阻挡膜侧壁；和
第二通路，设置在所述第二接触的所述第二顶表面上，
其中所述第一阻挡膜侧壁的第一顶表面设置在比所述第一接触的所述第一顶表面低的水平，以及
其中所述第一接触的所述第一顶表面在形状上相对地凸起。
2.根据权利要求1所述的半导体器件，其中所述第一接触侧壁表面、所述第一接触的所述第一顶表面的所述第一边缘部分和所述第一阻挡膜侧壁的所述第一顶表面在第一点处相接，
所述第一接触的所述第一顶表面的所述第一边缘部分在第一向上方向上直接从所述第一点突出。
3.根据权利要求2所述的半导体器件，其中所述第二顶表面包括第二边缘部分和第二中心部分，
所述第二接触侧壁表面、所述第二接触的所述第二顶表面的所述第二边缘部分和所述第二阻挡膜侧壁的第二顶表面在第二点处相接，以及
所述第二接触的所述第二顶表面的所述第二边缘部分在第二向上方向上直接从所述第二点突出。
4.根据权利要求3所述的半导体器件，其中所述第二接触的所述第二顶表面的所述第二边缘部分在所述第二向上方向上凸起地圆化。
5.根据权利要求3所述的半导体器件，其中所述第二阻挡膜侧壁的所述第二顶表面和所述第二接触的所述第二顶表面的所述第二边缘部分设置在比所述第二接触的所述第二顶表面的所述第二中心部分低的水平。
6.根据权利要求2所述的半导体器件，其中所述第一接触的所述第一顶表面的所述第一边缘部分在所述第一向上方向上凸起地圆化。
7.根据权利要求2所述的半导体器件，其中所述第一接触在所述第一点处在第一方向上的宽度小于或等于在所述第一通路的底部分处所述第一通路的在相反的侧表面之间的在所述第一方向上的宽度。
8.根据权利要求1所述的半导体器件，还包括：
第一绝缘膜，围绕所述第一接触、所述第二接触、所述第一阻挡膜和所述第二阻挡膜的组合，
其中第一凹入区域存在于所述第一阻挡膜侧壁的所述第一顶表面之上且在所述第一绝缘膜的紧邻所述第一阻挡膜侧壁的所述第一顶表面的部分中。
9.根据权利要求8所述的半导体器件，其中所述第一凹入区域具有从所述第一阻挡膜侧壁的所述第一顶表面向上增加的宽度。
10.一种半导体器件，包括：
在基板上的鳍型图案；
栅电极，设置在所述鳍型图案上并且交叉所述鳍型图案；
设置在所述栅电极的两侧的第一源/漏极区域和第二源/漏极区域；
在所述第一源/漏极区域上的第一接触，所述第一接触具有第一相反的接触侧壁表面和第一顶表面，所述第一接触的所述第一顶表面具有第一边缘部分和第一中心部分；
第一阻挡膜，具有分别直接形成在所述第一相反的接触侧壁表面上的第一阻挡膜侧壁；以及
设置在所述第一接触的所述第一顶表面和所述第一阻挡膜上的第一通路，所述第一通路包括上部分和下部分，并且所述第一通路的所述下部分插置在所述第一通路的所述上部分与所述第一接触之间，
其中所述第一阻挡膜侧壁的至少一个的第一顶表面和所述第一接触的所述第一顶表面的所述第一边缘部分设置在比所述第一接触的所述第一顶表面的所述第一中心部分低的水平，
所述第一接触的所述第一顶表面的所述第一边缘部分在第一向上方向上从所述第一阻挡膜侧壁的所述至少一个的所述第一顶表面突出，
所述第一接触的在第一相反的接触侧壁表面之间在第一方向上的宽度小于或等于所述第一通路的所述下部分的在所述第一通路的所述下部分处在相反的侧表面之间在所述第一方向上的宽度，以及
其中所述第一接触的所述第一顶表面在形状上相对地凸起。
11.根据权利要求10所述的半导体器件，其中所述第一通路的下部分的底表面与所述第一阻挡膜侧壁的所述至少一个的所述第一顶表面和所述第一接触的所述第一顶表面直接接触。
12.根据权利要求10所述的半导体器件，其中所述第一接触的所述第一顶表面的所述第一边缘部分在所述第一向上方向上凸起地圆化。
13.根据权利要求10所述的半导体器件，还包括：
第二接触，在所述第二源/漏极区域上，并且所述第二接触具有第二相反的接触侧壁表面和第二顶表面；
第二阻挡膜，具有分别直接在所述第二相反的接触侧壁表面上的第二阻挡膜侧壁，
其中所述第一接触和所述第二接触彼此横向地间隔开。
14.根据权利要求13所述的半导体器件，还包括：
第一绝缘膜，围绕所述第一接触和所述第一阻挡膜的第一组合，并且围绕所述第二接触和所述第二阻挡膜的第二组合，
其中凹入区域存在于所述第一阻挡膜侧壁的所述至少一个的所述第一顶表面之上且在所述第一绝缘膜的紧邻所述第一阻挡膜侧壁的所述至少一个的所述第一顶表面的部分中。
15.根据权利要求14所述的半导体器件，其中所述凹入区域具有从所述第一阻挡膜侧壁的所述至少一个的所述第一顶表面向上增加的宽度。
16.根据权利要求15所述的半导体器件，其中所述第一通路延伸以完全填充所述凹入区域。
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