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KR20110085481A - 적층 반도체 패키지 - Google Patents

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KR20110085481A
KR20110085481A KR1020100005294A KR20100005294A KR20110085481A KR 20110085481 A KR20110085481 A KR 20110085481A KR 1020100005294 A KR1020100005294 A KR 1020100005294A KR 20100005294 A KR20100005294 A KR 20100005294A KR 20110085481 A KR20110085481 A KR 20110085481A
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KR
South Korea
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circuit board
printed circuit
semiconductor package
semiconductor chip
heat sink
Prior art date
Application number
KR1020100005294A
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English (en)
Inventor
이석찬
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

본 발명은 적층 반도체 패키지에 관한 것이다. 인쇄회로기판에 형성된 히트싱크와 서멀 비아(thermal via)가 상부 반도체 패키지의 하부로 노출되도록 구성하고, 상기 상부 반도체 패키지를 하부 반도체 패키지의 위에 적층한다. 상기 상부 반도체 패키지의 반도체 칩에서 발생하는 열이 열전도율이 높은 히트싱크와 서멀 비아를 통하여 효과적으로 방출될 수 있음으로 상기 적층 반도체 패키지의 성능을 향상시키고 신뢰성을 확보할 수 있다.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 적층 반도체 패키지에 관한 것이다. 보다 상세하게는, 서멀 비아(thermal via)를 포함하는 적층 반도체 패키지에 관한 것이다.
최근에, 적층 반도체 패키지는 고집적화를 구현하기 위해서 하부 반도체 패키지 및 상부 반도체 패키지를 차례로 적층해서 제조되고 있다. 상기 하부 반도체 패키지는 하부 인쇄 회로 기판 상의 하부 칩 적층 구조물(lower chip stack structure)을 갖는다. 상기 상부 반도체 패키지는 상부 인쇄 회로 기판 상의 상부 칩 적층 구조물을 갖는다. 상기 하부 및 상부 칩 적층 구조물들의 각각은 차례로 적층된 반도체 칩들을 갖는다. 이를 통해서, 상기 적층 반도체 패키지는 순차적으로 적층된 상기 하부 인쇄 회로 기판, 상기 하부 칩 적층 구조물, 상기 상부 인쇄 회로 기판 및 상기 상부 칩 적층 구조물을 갖는다.
이 경우에, 상기 적층 반도체 패키지는 상기 하부 칩 적층 구조물 및 상기 상부 칩 적층 구조물 사이에 상기 상부 인쇄 회로 기판을 가지기 때문에 고집적화를 구현하는데 공정적인 한계를 줄 수 있다. 왜냐하면, 상기 상부 인쇄 회로 기판은 상기 하부 칩 적층 구조물 및 상기 상부 칩 적층 구조물 사이에 제공되기 때문에 상기 적층 반도체 패키지의 두께를 줄이는데 어려움을 준다. 더불어서, 상기 적층 반도체 패키지는 상기 하부 인쇄 회로 기판 및 상기 상부 인쇄 회로 기판 사이에 상기 하부 칩 적층 구조물을 가지기 때문에 고집적화를 구현하는데 공정적인 한계를 줄 수 있다. 왜냐하면, 상기 하부 칩 적층 구조물의 반도체 칩들의 적층 수를 증가시킴에 따라서 상기 하부 인쇄 회로 기판 및 상기 상부 인쇄 회로 기판 사이에서 공정 불량률이 증가하기 때문이다. 따라서, 상기 적층 반도체 패키지는 고집적화에 대한 공정 여유도를 가지지 못하기 때문에 다기능화의 추세에 저촉될 수 있다.
본 발명은 반도체 칩들에서 발생하는 열을 효과적으로 방출될 수 있도록 하는 적층 반도체 패키지(Stacked Semiconductor Package)를 제공함에 있다.
본 발명의 기술적 사상에 의한 실시예들은 적층 반도체 패키지를 제공한다. 상기 적층 반도체 패키지는 제1 반도체 칩이 실장되고, 상기 제1 반도체 칩의 하부에 제공된 서멀 비아 및 히트싱크를 포함하는 제1 인쇄회로기판과; 상기 제1 인쇄회로기판의 하부에 제공되고, 제2 반도체 칩이 실장된 제2 인쇄회로기판과; 상기 제1 인쇄회로기판의 하부면에 부착되고, 상기 제1 인쇄회로기판과 상기 제2 인쇄회로기판을 연결하는 제1 단자와; 상기 제2 인쇄회로기판의 하부면에 부착된 제2 전극 단자를 포함한다.
반도체 칩이 부착된 인쇄 회로 기판의 내부 혹은 일측에, 열팽창 계수와 영모듈러스가 상기 반도체 칩과 같고 열전도도가 상기 인쇄 회로 기판 또는 몰딩 물질보다 높은 물리적 특성을 갖는, 방열부를 형성시켜 열 방출특성이 향상됨과 아울러 반도체 패키지의 휨이 방지될 수 있다. 따라서 적층 반도체 패키지와 이를 이용한 반도체 모듈의 신뢰성이 좋아진다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 히트싱크의 다양한 예들을 도시한다.
도 3은 본 발명의 기술적 사상에 의한 제 1 실시예에 따른 적층 반도체 패키지를 나타내는 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 제 2 실시예에 따른 적층 반도체 패키지를 나타내는 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 제 3 실시예에 따른 적층 반도체 패키지를 나타내는 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 제 4 실시예에 따른 적층 반도체 패키지를 나타내는 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 제 5 실시예에 따른 적층 반도체 패키지를 나타내는 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 제 6 실시예에 따른 적층 반도체 패키지를 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소 및/또는 소자는 하나 이상의 다른 구성요소 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 1을 참조하여, 상기 반도체 패키지(10)는 전자회로가 집적되어 있는 반도체 칩(11)과, 상기 반도체 칩(11)이 실장되는 영역에 서멀 비아(thermal via, 16)와 히트싱크(heat sink, 15)가 제공된 인쇄회로기판(12)과, 상기 반도체 칩(11)과 상기 인쇄회로기판(12)을 전기적으로 연결시키는 와이어(13)와, 상기 반도체 칩(11)을 외부환경으로부터 보호하기 위하여 상기 반도체 칩(11)이 실장된 상기 인쇄회로기판(12)의 일면을 덮는 몰딩 물질(14)과, 상기 몰딩 물질(14)이 덮힌 상기 인쇄회로기판(12)의 반대편에 부착되는 솔더볼(17)을 포함한다. 상기 몰딩 물질(14)은, 예를 들어 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 상기 반도체 칩(11)은, 상기 서멀 비아(thermal via, 16)와 상기 히트싱크(heat sink, 15)를 포함하는 방열부가 형성된 방열 영역에 인접하여, 상기 인쇄회로기판(12)의 상면에 에폭시(미도시)로 접착될 수 있다. 상기 반도체 칩(11)은, 상기 반도체 소자가 형성된 활성면이 위를 향하고, 상기 와이어(13)를 통해서 상기 인쇄회로기판(12)과 전기적으로 연결될 수 있다. 다른 방법으로 상기 반도체 칩(11)은, 상기 활성면이 상기 인쇄회로기판과 마주보면서, 솔더볼이나 범프 등의 전기적 연결수단을 통해서 상기 인쇄회로기판(12)과 전기적으로 연결될 수 있다.
상기 히트싱크(heat sink,15)는 상기 인쇄회로기판(12)의 제작 중에 형성될 수 있다. 상기 인쇄회로기판(12)의 형성과정에서 동박층(Cu layer)과 절연층을 적층하고, 상기 동박층(Cu layer)을 패턴하는 것에 의하여, 상기 히트싱크가 형성될 수 있다. 상기 히트싱크(15)는 상기 인쇄회로기판의 회로 패턴과 다른 물질을 포함할 수 있다. 상기 히트싱크(15)는 열팽창계수와 영의 모듈러스가 상기 반도체 칩(11)과 같거나 유사하고, 열전도도가 상기 인쇄 회로 기판(12) 또는 상기 몰딩 물질보다 높은 물리적 특성을 가질 수 있다. 때문에, 상기 반도체 패키지의 열 방출 특성이 향상됨과 아울러 상기 반도체 패키지의 휨이 줄어들 수 있다. 상기 히트싱크는, 예를 들면 열 전도율이 양호한 구리, 구리합금, 또는 알루미늄 등의 금속성 물질을 포함할 수 있다. 상기 히트싱크는 하부 플레이트와, 상기 하부 플레이트의 중앙이 돌출된 돌출부를 갖는 구조일 수 있다.
도 2a 내지 도 2c를 참조하여, 상기 히트싱크(heat sink,15)는, 예를 들면 원형, 사각형, 타원형, 십자형 및 이들이 조합된 형상으로 열전달에 용이한 표면적이 넓은 형상을 가질 수 있다. 상기 히트싱크(15)는 상기 인쇄회로기판(12)의 상기 서멀 비아(16)보다 큰 면적을 갖고 상기 인쇄회로기판(12)의 상기 반도체 칩(11)이 실장되는 면적과 유사한 면적을 가질 수 있다.
상기 히트싱크(15)의 상부면은, 상기 인쇄회로기판(12)의 외부로 노출되어, 에폭시를 매개체로 상기 반도체 칩(11)과 직접 접착될 수 있다. 접착강도를 높이기 위하여 상기 히트싱크(15)의 상부면을 거칠게 하거나 CuO와 같은 흑색 또는 Cu2O와 같은 갈색 구리 산화물로 처리할 수 있다. 상기 히트싱크(15)의 하부면은 솔더(solder), 팔라디움(Pd), 니켈(Ni) 등으로 플레이팅되거나, 베어 카퍼(Bare Copper)를 사용할 수 있다. 상기 베어 카퍼가 사용될 경우, 공정 중 발생하는 산화를 방지하기 위하여 유기물(Organic)이 코팅될 수 있다.
상기 서멀 비아를 위한 홀은 상기 히트싱크의 형성 전 또는 후에 드릴공정(drilling), 도금공정(plating), 및 에칭공정(etching)을 통해 상기 인쇄 회로기판의 상기 방열 영역에 형성될 수 있다. 상기 히트싱크와 상기 서멀 비아는 더미영역으로 전기적 역할을 가지지 않을 수도 있고 전원공급(Power,Vss)이나 접지(Ground,Vdd)으로서 역할을 할 수도 있다. 상기 서멀 비아(thermal via)는 일반 비아(signal via)와 동일한 크기(diameter 0.05~0.3mm)를 가질 수 있고, 동일한 물질로 상기 홀을 채울 수 있다. 상기 서멀 비아는, 예를 들면 절연물질, 도금물질, 열전도특성이 뛰어난 고분자물질, 또는 전도성 고분자물질을 포함할 수 있다. 상기 서멀 비아(thermal via)는 일반 비아와 다른 크기와 다른 물질로 상기 홀을 채워 열전달 특성을 강화할 수도 있다. 상기 일반 비아는 최종적으로 산화방지를 위해 절연물질 PSR(Photosensitive Solder Resist)로 도포되고, 상기 서멀 비아는 노출되거나 다른 절연물질로 도포하거나 다른 전도성 물질로 도포될 수도 있다.
상기 인쇄회로기판(12)은 경성기판(rigid substrate), 또는 연성기판(flexible substrate)일 수 있다. 상기 인쇄회로기판(12)의 하부에 형성되는 솔더볼(solderball,17)은 납(Pb), 주석(Sn), 은(Ag), 비스무스(Bi), 동(Cu) 등의 다양한 금속을 포함할 수 있다. 상기 솔더볼은, 볼이 아닌 범프(bump)의 형상을 가질 수도 있다.
상기 솔더볼(17)은 상기 반도체 칩이 배치되는 반도체 칩 배치영역 밖에 배치될 수 있으며(fan-out), 또는 상기 반도체 칩영역 내에 배치될 수 있다(fan-in). 나아가 상기 솔더볼은, 상기 서멀 비아(thermal via,16)의 하부에도 배치되어 열방출 특성을 강화할 수 있다.
도 3은 본 발명의 기술적 사상에 의한 제 1 실시예에 따른 적층 반도체 패키지를 도시한다. 도 3을 참조하여, 상부 반도체 패키지(10)가 하부 반도체 패키지(20)의 위에 적층된다. 상기 상부 반도체 패키지(10)는 도 1 및 도 2를 참조하여 설명된 반도체 패키지와 동일한 구조를 가질 수 있다. 상기 상부 반도체 패키지(10)는, 예를 들면 상부 반도체 칩(11)과, 상기 상부 반도체 칩(11)이 실장되는 상부 인쇄회로기판(12)과, 상기 상부 반도체 칩(11)과 상기 상부 인쇄회로기판(12)을 전기적으로 연결시키는 와이어(13)와, 상기 상부 반도체 칩(11)을 외부환경으로부터 보호하기 위하여 상기 상부 반도체 칩(11)이 실장된 상기 상부 인쇄회로기판(12)의 일면을 덮는 상부 몰딩 물질(14)과, 상기 상부 몰딩 물질(14)이 덮힌 상기 상부 인쇄회로기판(12)의 반대편에 부착되는 상부 솔더볼(17)을 포함할 수 있다. 상기 상부 솔더 볼(17)은 상기 상부 반도체 패키지(10)와 상기 하부 반도체 패키지(20)을 연결할 수 있다.
상기 하부 반도체 패키지(20)는, 예를 들면 하부 반도체 칩(21)과, 상기 하부 반도체 칩(21)이 실장되는 하부 인쇄회로기판(22)과, 상기 하부 반도체 칩(21)과 상기 하부 인쇄회로기판(22)을 전기적으로 연결시키는 범프(23), 즉 솔더 조인트와, 상기 하부 반도체 칩(21)을 외부환경으로부터 보호하기 위하여 상기 하부 반도체 칩(21)이 실장된 상기 하부 인쇄회로기판(22)의 일면을 덮는 하부 몰딩 물질(24)과, 상기 하부 몰딩 물질(24)이 덮힌 상기 하부 인쇄회로기판(22)의 반대편에 부착되는 하부 솔더볼(27)을 포함할 수 있다. 상기 하부 반도체 칩(21)과 상기 하부 인쇄회로기판(22)의 전기적 연결은 상기 범프(23)가 아니라, 상기 상부 반도체 패키지(10)와 같은 와이어를 통하여 이루어 질 수 있다.
상기 상부 반도체 패키지(10)에서 열원(heat source) 역할을 하는 반도체 칩(11)의 열을 흡수하기 위해 상기 상부 인쇄회로기판(12)에 형성된, 히트싱크(heat sink, 16)와 서멀 비아(thermal via, 15)가, 상기 열을 상기 하부 반도체 패키지(20)나 공기로 더 빨리 전달될 수 있는, 열경로(heat path)로서 작동하게 된다. 상기 상부 반도체 패키지(10)에는 메모리 소자가 실장되고, 상기 하부 패키지(20)에는 로직 소자(logic device)나 콘트롤러(controller)가 실장될 수 있다. 상기 로직 소자는 상기 메모리 소자보다 더 많은 신호단자들(signal terminal)을 필요로 하므로, 상기 로직 소자가 실장된 패키지가 상기 하부 반도체 패키지(20)가 되고, 상기 메모리 소자가 실장된 패키지가 상기 상부 반도체 패키지(10)가 되도록 적층되는 것이 적합할 수 있다. 이 경우, 상기 상부 반도체 패키지(10)에 여러 개의 메모리 소자들(DRAM ,Flash memory)이 실장되어 고속으로 작동하게 되므로, 로직 소자 또는 콘트롤러 만이 실장되는 상기 하부 반도체 패키지(20)에 비해 더 많은 열이 발생하게 되어, 열방출이 중요하게 된다. 따라서 상기 하부 반도체 패키지(20)가 상기 상부 반도체 패키지(10)에서 발생한 열의 이동통로가 될 수 있으므로, 상기 상부 반도체 패키지(10)의 서멀 비아(thermal via,16)가 상기 하부 반도체 패키지(20)의 몰딩 물질(Epoxy Molding Compound,24)과 접촉하는 것이 유리할 수 있다. 이 때, 상기 하부 반도체 패키지(20)에는 몰딩 물질이 형성되지 않을 수도 있다. 상기 하부 반도체 패키지(20)의 상기 하부 반도체 칩(21)이 플립칩(flip chip)인 경우 상기 몰딩 물질로 보호하지 않고 상기 하부 반도체 칩(21)이 완전히 외부로 노출되거나, 일부만 도포하여 상기 하부 반도체 칩(21)과 상기 하부 인쇄회로기판(22)의 전기적 연결부위인 솔더 조인트(solder joint), 즉 범프(23) 만을 보호할 수 있다. 상기 솔더 조인트를 보호하는 물질은 상기 하부 반도체 칩(21)의 하부에 언더필(underfill)된다. 경우에 따라서 언더필 공정과 몰딩 공정 모두가 수행될 수도 있다.
상기 상부 반도체 패키지(10)와 상기 하부 반도체 패키지(20)의 결합은, 상기 상부 반도체 패키지(10)의 상기 상부 솔더볼(17)과 상기 하부 반도체 패키지(20)의 상기 하부 인쇄회로기판(22)의 단자(미도시)의 리플로우 공정을 통해 형형될 수 있다. 이 때, 더욱 완전한 결합을 위해 상기 하부 인쇄회로기판(22)의 단자 위에 일정량의 솔더(미도시)을 형성한 후 상기 상부 반도체 패키지(10)를 결합시킬 수 있다.
본 발명의 제 1 실시예에 따른 적층 반도체 패키지의 형성방법이 설명된다. 상부 인쇄회로기판(12)에 히트싱크(15)와 서멀비아(16)를 형성한다. 상기 상부 인쇄회로기판(12)의 상부면을 에폭시로 개재하여 상부 반도체 칩(11)을 부착하고, 상기 상부 반도체 칩(11)과 상기 상부 인쇄회로기판(12)을 전기적으로 연결시키기 위하여 와이어(13)를 형성한다. 한편, 하부 반도체 칩(21)과 하부 인쇄회로기판(22)을 전기적으로 연결시키기 위하여 범프(23)로 본딩한다. 상기 반도체 칩들(11, 21)을 외부환경으로부터 보호하기 위하여 상기 반도체 칩들(11, 21)이 부착되는 상기 인쇄회로기판들(12, 22)의 일면을 몰딩 물질(14, 24)로 덮는다. 상기 몰딩 물질이 덮힌 상기 상부 인쇄회로기판(12)의 반대면에 상부 솔더볼(17)을 부착하여 상부 반도체 패키지를 형성한다. 리플로우 공정을 통해, 상기 상부 반도체 패키지(10)의 상기 상부 솔더볼(17)을 상기 하부 반도체 패키지(20)의 상기 하부 인쇄회로기판(22)의 단자(미도시)와 결합시키다. 한편, 상기 몰딩 물질이 덮힌 상기 하부 인쇄회로기판(22)의 반대면에 하부 솔더볼(27)을 부착하여 적층 반도체 패키지를 형성한다.
도 4는 본 발명의 기술적 사상에 의한 제 2 실시예에 따른 적층 반도체 패키지를 도시한다. 도 3을 참조하여 설명한 본 발명의 제 1 실시예와 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
도 4를 참조하여, 열방출 특성을 강화하기 위해, 상기 하부 반도체 패키지(20)에 몰드 비아(29)가 추가될 수 있다. 상기 몰드 비아(29)는 상기 하부 반도체 패키지(20)의 상기 하부 반도체 칩(21)의 상부를 덮는 상기 몰딩 물질(24)에 비아홀(via hole)을 형성하고, 열 전도성이 좋은 물질로 채워 형성될 수 있다. 상기 몰드 비아(29)는 상기 상부 반도체 패키지(10)로부터 상기 하부 반도체 패키지(20)로의 열전달을 용이하게 할 수 있다.
상기 비아홀(via hole)은 레이저(laser), 드라이 에칭(dry etching) 방법 등을 통해 형성될 수 있다. 상기 몰드 비아(29)는 전기도금(electroplating), 프린팅(printing), 디스펜싱(dispensing) 등의 공정을 통해 형성될 수 있다.
상기 상부 반도체 패키지(10)와 상기 하부 반도체 패키지(20)의 결합은, 상기 상부 반도체 패키지(10)의 상기 솔더볼(17)과 상기 하부 반도체 패키지(20)의 인쇄회로기판(22)의 단자(미도시)의 리플로우 공정을 통해 형성될 수 있다. 이 때, 더욱 완전한 결합을 위해 상기 하부 인쇄회로기판(22)의 단자 위에 일정량의 솔더(미도시)을 형성한 후 상기 상부 반도체 패키지(10)를 결합시킬 수 있다.
도 5는 본 발명의 기술적 사상에 의한 제 3 실시예에 따른 적층 반도체 패키지를 도시한다. 도 3을 참조하여 설명한 본 발명의 제 1 실시예와 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
도 5를 참조하여, 상기 하부 반도체 패키지(20)에 상기 상부 반도체 패키지(10)와 동일한 히트싱크(25)와 서멀 비아(26)가 형성되어, 상기 반도체 칩들(11,21)에서 발생되는 열의 방출을 극대화시킬 수 있다.
도 6은 본 발명의 기술적 사상에 의한 제 4 실시예에 따른 적층 반도체 패키지를 도시한다. 도 3을 참조하여 설명한 본 발명의 제 1 실시예와 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
도 6을 참조하여, 상기 상부 반도체 패키지(10)의 상기 히트싱크(15)와 상기 하부 반도체 패키지(20)의 상기 몰딜 물질(24) 사이에 추가적인 열방출 물질(28)을 형성할 수 있다. 상기 열방출 물질(28)은, 열전달 특성이 좋으며 상기 하부 반도체 패키지(20)와 상기 상부 반도체 패키지(10) 사이에 형성될 수 있는 물질일 수 있으며, 예를 들면 열전달 물질(Thermal Interface Material: TIM)일 수 있다. 상기 열전달 물질은 방열그리스(Thermal Grease), 방열에폭시 접착제(Thermal Bond), 방열패드(Thermally Conductive Silicone Pad),방열테이프(Thermally Conductive Adhesive Tape), Graphite Sheet, PCM(Thermally Conductive Phase Change Material), 또는 Thermo-plastic TIM일 수 있다..
상기 열전달 물질은, 2.78~3.18 w/m,k의 열전도도(Thermal Conductivity)를 가지고, 상기 하부 반도체 패키지(20)의 상기 하부 반도체 칩(21)의 상부면에 분사(Dispensing)되거나 테이프 형태로 부착되어, 열방출 특성을 향상시킬 수 있다. 50㎛ 내외의 두께를 가진 Thermo-plastic TIM을 적용한 경우, 좋은 열방출 특성을 가진다.
도 7은 본 발명의 기술적 사상에 의한 제 5 실시예에 따른 적층 반도체 패키지를 도시한다. 도 3을 참조하여 설명한 본 발명의 제 1 실시예와 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
도 7을 참조하여, 열방출 특성을 강화하기 위해, 상기 하부 반도체 패키지(20)에 몰드 비아(29)가 추가될 수 있다. 상기 몰드 비아(29)는 상기 하부 반도체 패키지(20)의 상기 하부 반도체 칩(21)을 덮는 몰딩 물질(24)에 비아홀(via hole)을 형성하고, 열 전도성이 좋은 물질로 채워 형성될 수 있다. 상기 몰드 비아(29)는 상기 상부 반도체 패키지(10)로부터 상기 하부 반도체 패키지(20)로의 열전달을 용이하게 할 수 있다. 또한 상기 상부 반도체 패키지(10)의 상기 서멀 비아(thermal via,16)의 하부에, 상기 서멀 비아에 연결되는 서브 솔더볼(solder ball, 19)을 형성하고, 이를 상기 하부 반도체 패키지(20)의 상기 몰드 비아(29)와 접촉하도록 배치하여 열전달 특성을 더욱 강화할 수 있다. 또한 상기 상부 반도체 패키지(10)의 상기 히트싱크(15)와 상기 하부 반도체 패키지(20)의 상기 반도체 칩(21) 사이에 추가적인 열방출 물질(28)을 형성할 수 있다. 상기 열방출 물질(28)은 전기적으로 절연성을 가지는 물질일 수 있다. 상기 열방출 물질(28)은 상기 하부 반도체 패키지(20)의 상기 몰딩 물질(24)의 상부면에 분사(Dispensing)되거나 테이프 형태로 부착되어, 열방출 특성을 더욱 더 향상시킬 수 있다. 이 때, 상기 열방출 물질(28)은 상기 서브 솔더볼(19)을 감싸도록 형성될 수 있다.
한편, 상기 하부 반도체 패키지(20)의 최상층 반도체 칩의 활성면에 재배선 패드 또는 독립 패드(23a)를 형성할 수 있다. 상기 비아 홀은 레이져 드릴 공정으로 형성될 수 있고, 상기 몰드 비아(29)는 상기 재배선 패드 또는 독립 패드를 시드층으로 하는 전기도금 공정으로 형성될 수 있다. 상기 재배선 패드는 도전 물질, 예를 들면 구리, 금, 은, 백금을 비롯한 금속, 또는 이들의 합금으로 형성될 수 있다. 전기적 연결부재의 예로서 본딩 와이어(23)를 형성하여, 상기 재배선 패드(23a)와 상기 하부 반도체 패키지(20)의 상기 하부 인쇄회로기판(22)을 전기적으로 연결시킬 수 있다. 다른 예로서, 상기 재배선 패드(23a)가 미리 형성된 상부 반도체 칩을 최상층에 적층시킬 수 있다. 상기 재배선 패드(23a)는 상기 하부 반도체 패키지(20)의 상기 하부 반도체 칩(21)과 상기 상부 반도체 패키지(10)의 상기 상부 반도체 칩(11)을 전기적 또는 열적으로 연결시키는 매개체로서 기능할 수 있다.상기 몰드 비아(29)의 형성 방법이 보다 구체적으로 설명된다. 상기 하부 반도체 패키지(20)의 상기 하부 반도체 칩(21)을 덮는 몰딩 물질(24)을 형성한다. 상기 하부 반도체 칩(21)은 복수 개로 적층될 수 있다. 상기 몰딩 물질(24)은, 예를 들어 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 상기 몰딩 물질(24)의 일부를 제거하여 상기 하부 반도체 칩(21) 상에 형성된 상기 재배선 패드(23a)를 노출시키는 비아홀을 형성한다.
상기 비아홀 형성 공정 시, 마스크 및 포토 공정이 필요없고, 고속으로 비아홀을 형성할 수 있는 레이저 드릴링을 이용될 수 있다. 상기 레이저 드릴링 공정으로 비아홀을 형성하게 되면, 상기 비아홀은 경사지게 형성될 수 있다. 상기 레이저 드릴링 공정시, 상기 몰딩 물질(24)의 상면에 레이저 초점이 맞춰진 경우, 상기 몰딩 물질(24)은 그 상부면에서부터 점진적으로 제거되고 레이저 초점은 점점 흐려지게 된다. 이러한 이유로 상기 비아홀은 상기 몰딩 물질(24)의 상부면으로부터 상기 재배선 패드(23a) 쪽으로 갈수록 그 폭이 좁아지는 테이퍼(tapered) 형태로 형성될 수 있다. 상기 비아홀에 상기 상부 반도체 패키지(10)의 상기 상부 솔더볼(17)이 삽입되어, 몰드 비아(29)를 형성할 수 있다. 따라서, 상기 몰드 비아(29)은 상기 상부 솔더볼(17)의 외형과 부합하는 형태를 가지는 것이 바람직하다. 상기 상부 반도체 패키지(10)와 상기 하부 반도체 패키지(20) 사이의 공간에 남겨진 솔더볼은 상기 서브 솔더볼(19)로 이해될 수 있다. 즉, 상기 몰딩 비아(29)는 상기 서브 솔더볼(19)이 연속적으로 연장된 구조를 가질 수 있다.
상기 비아홀의 내벽과 상기 재배선 패드(23a)의 상부면과의 각도는 90°이하, 예를 들어 50°내지 90°일 수 있다. 때문에, 상기 상부 솔더볼(17)이 상기 비아홀에 용이하게 삽입될 수 있다. 상기 비아홀에 삽입된 상기 상부 솔더볼(17)이 상기 재배선 패드(23a)와 접촉될 수 있도록 상기 비아홀의 깊이는 상기 상부 솔더볼(17)의 돌출 높이와 동일하거나 그보다 더 작도록 형성할 수 있다.
상기 상부 반도체 패키지(10)의 상기 상부 솔더볼(17)과 상기 하부 반도체 패키지(20)의 상기 재배선 패드(23a)의 전기적 접촉은 완전하지 않을 수 있다. 예를 들어, 상기 솔더볼(17)과 상기 재배선 패드(23a)의 접촉은 비교적 큰 접촉 저항을 야기할 수 있고, 나아가 물리적 접촉도 안될 수 있다. 그러므로, 리플로우 공정을 진행하여 상기 상부 반도체 패키지(10)의 상기 상부 솔더볼(17)과 상기 하부 반도체 패키지(20)의 상기 재배선 패드(23a) 간에 완전한 전기적 연결이 구현되도록 할 수 있다. 상기 리플로우 공정을 진행하여 상기 상부 솔더볼(17)과 상기 재배선 패드(23a)의 사이에 금속간 결합물 내지 금속간 화합물이 생기게 하여 이들 사이에 완전한 전기적 연결이 구현되도록 한다. 상기 리플로우 공정은, 가령 200℃ 내지 300℃의 온도에서 진행될 수 있다. 상기 상부 반도체 패키지(10)는 상기 상부 솔더볼(17)에 의해 상기 하부 반도체 패키지(20)의 상기 재배선 패드(23a)와 전기적으로 연결되고, 상기 하부 반도체 패키지(20)의 재배선 패드(23a)는 상기 하부 인쇄회로기판(22)과 전기적으로 연결된다. 따라서, 상기 상부 반도체 패키지(10)는 상기 상부 솔더볼(17)과 상기 재배선 패드(23a)를 통해 상기 하부 반도체 패키지(20)와 전기적으로 연결된다.
나아가, 전술한 실시예들이 결합된 기술이 적용되어 적층 반도체 패키지가 구성될 수 있다.
도 8은 본 발명의 기술적 사상에 의한 제 6 실시예에 따른 적층 반도체 패키지를 나타내는 단면도이다. 도 8을 참조하여, 전술한 적층 반도체 패키지들이 마더보드(32)에 실장될 수 있다. 상기 마더보드(32)는 핸드셋, 메모리 모듈, 기타 모바일 전자기기에 내장될 수 있다. 상기 적층 반도체 패키지들 상기 마더보드(32)에 실장되기 위해서, 상기 마더보드(32) 위에 형성되어 있는 단자(미도시)에 일정량의 솔더를 도포하고, 상기 적층 반도체 패키지들을 올려 놓은 후, 고온의 열풍 챔버(convection chamber)을 통과하는 리플로우 공정을 수행함으로서 최종적으로 결합될 수 있다. 상기 리플로우 공정의 온도조건은, 상기 상부 반도체 패키지와 상기 하부 반도체 패키지의 솔도볼 조성, 및/또는 상기 상부 반도체 패키지와 상기 하부 반도체 패키지의 휨 정도 등을 고려하여 설정될 수 있다. 상기 마더보드(32)에 실장되는 단계에서, 열방출 특성을 강화하기 위해서 별도의 냉각장치가 추가로 구비될 수도 있다, 냉각팬(cooling fan)이나 추가의 히트싱크(heat sink)를 형성하여 냉각특성을 보완해 줄 수 있다.

Claims (10)

  1. 제1 반도체 칩이 실장되고, 상기 제1 반도체 칩의 하부에 제공된 서멀 비아 및 히트싱크를 포함하는 제1 인쇄회로기판과;
    상기 제1 인쇄회로기판의 하부에 제공되고, 제2 반도체 칩이 실장된 제2 인쇄회로기판과;
    상기 제1 인쇄회로기판의 하부면에 부착되고, 상기 제1 인쇄회로기판과 상기 제2 인쇄회로기판을 연결하는 제1 단자와;
    상기 제2 인쇄회로기판의 하부면에 부착된 제2 전극 단자를 포함하는 적층 반도체 패키지.
  2. 청구항 1에 있어서, 상기 히트싱크는 상기 반도체 칩들과 열팽창 계수가 동일한 물질을 포함하는 적층 반도체 패키지.
  3. 청구항 1에 있어서, 상기 히트싱크의 아래면은 상기 상부 인쇄회로기판의 하부면에서 노출되는 적층 반도체 패키지.
  4. 청구항 1에 있어서, 상기 히트싱크는 상기 제1 반도체 칩과 상응하는 위치에서 상응하는 면적을 갖는 적층 반도체 패키지.
  5. 청구항 1에 있어서, 상기 제2 반도체칩의 적어도 일부를 덮고 상기 제2 반도체 칩의 상부면을 노출하는 비아 홀을 갖는 몰딩 물질과;
    상기 비아 홀을 채우는 열전도성 물질의 물딩 비아를 더 포함하는 적층 반도체 패키지.
  6. 청구항 5에 있어서, 상기 비아 홀은 상기 제2 반도체 칩 상부면의 재배선 패드를 노출하는 적층 반도체 패키지.
  7. 청구항 6에 있어서,
    상기 제1 인쇄회로기판과 상기 몰딩 물질 사이에 제공되고, 상기 몰딩 비아와 연결되는 서브 솔더볼을 더 포함하는 적층 반도체 패키지.
  8. 청구항 7에 있어서, 상기 제1 인쇄회로기판의 상기 히트싱크와 상기 제2 반도체 칩의 상부면 사이에 제공된 절연성 물질의 열방출 물질을 더 포함하고, 상기 열방출 물질은 상기 서브 솔더볼을 감싸는 적층 반도체 패키지.
  9. 청구항 1에 있어서, 상기 제1 인쇄회로기판의 상기 히트싱크와 상기 제2 반도체 칩의 상부면 사이에 제공된 열방출 물질을 더 포함하는 적층 반도체 패키지.
  10. 청구항 1에 있어서, 상기 제1 반도체 칩은 메모리 소자를 포함하고, 상기 제2 반도체 칩은 로직 소자를 포함하는 적층 반도체 패키지.
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