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KR102674431B1 - 표시장치 - Google Patents

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KR102674431B1
KR102674431B1 KR1020190174315A KR20190174315A KR102674431B1 KR 102674431 B1 KR102674431 B1 KR 102674431B1 KR 1020190174315 A KR1020190174315 A KR 1020190174315A KR 20190174315 A KR20190174315 A KR 20190174315A KR 102674431 B1 KR102674431 B1 KR 102674431B1
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Abstract

본 발명의 목적은, 리얼 이미지들 사이에 블랙 이미지가 포함되며, 블랙 이미지가 출력되는 1프레임 기간이 리얼 이미지가 출력되는 1프레임 기간 보다 짧게 설정될 수 있는, 표시장치를 제공하는 것이며, 이를 위해, 본 발명에 따른 표시장치는, 블랙 이미지 및 리얼 이미지가 출력되는 표시패널, 상기 표시패널의 표시영역에 구비된 게이트 라인들로 게이트 신호들을 공급하는 게이트 드라이버 및 상기 게이트 드라이버의 기능을 제어하는 제어부를 포함하며, 상기 블랙 이미지가 출력되는 1프레임 기간은 상기 리얼 이미지가 출력되는 1프레임 기간 보다 짧다.

Description

표시장치{DISPLAY APPARATUS}
본 발명은 다양한 종류의 표시장치에 관한 것이다.
표시장치에는 액정표시장치 및 발광표시장치 등이 포함된다.
표시장치가 고해상도를 표시하거나 또는 고속으로 구동되기 위해서는, 많은 이미지들이 일정한 기간 내에 표현되어야 하며, 따라서, 픽셀에 데이터 전압이 공급되는 1수평기간(1H)이 매우 짧아져야 한다.
그러나, 1수평기간(1H)이 짧아지면, 픽셀에 데이터 전압이 충전되는 기간이 짧아지기 때문에, 픽셀에서 데이터 전압에 대응되는 광이 정상적으로 출력되기 어렵다.
따라서, 1수평기간(1H)이 무한정으로 짧아질 수는 없으며, 이에 따라, 고해상도 및 고속으로 구동되는 표시장치가 구현되기 어렵다.
상술한 문제점을 해결하기 위해 제안된 본 발명의 목적은, 리얼 이미지들 사이에 블랙 이미지가 포함되며, 블랙 이미지가 출력되는 1프레임 기간이 리얼 이미지가 출력되는 1프레임 기간 보다 짧게 설정될 수 있는, 표시장치를 제공하는 것이다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치는, 블랙 이미지 및 리얼 이미지가 출력되는 표시패널, 상기 표시패널의 표시영역에 구비된 게이트 라인들로 게이트 신호들을 공급하는 게이트 드라이버 및 상기 게이트 드라이버의 기능을 제어하는 제어부를 포함하며, 상기 블랙 이미지가 출력되는 1프레임 기간은 상기 리얼 이미지가 출력되는 1프레임 기간 보다 짧다.
본 발명에서는, 리얼 이미지들 사이에 블랙 이미지가 포함되며, 블랙 이미지가 출력되는 1프레임 기간이 리얼 이미지가 출력되는 1프레임 기간 보다 짧게 설정될 수 있다.
따라서, 본 발명에 의하면, 리얼 이미지들을 출력하기 위한 1수평기간이 충분히 확보될 수 있으며, 표시장치가 고속으로 구동될 수 있다.
특히, 본 발명에서는 블랙 광들이 적어도 두 개 이상의 수평라인들에서 동시에 출력될 수 있기 때문에, 블랙 이미지가 출력되는 1프레임 기간이 짧아질 수 있으며, 따라서, 표시장치가 고속으로 구동될 수 있다.
도 1은 본 발명에 따른 표시장치의 구성을 나타낸 예시도.
도 2는 본 발명에 따른 표시장치에 적용되는 픽셀의 구조를 나타낸 예시도.
도 3은 본 발명에 따른 표시장치에 적용되는 제어부의 구성을 나타낸 예시도.
도 4는 본 발명에 따른 표시장치에 적용되는 리얼 게이트 제어신호를 나타낸 예시도.
도 5는 본 발명에 따른 표시장치에 적용되는 블랙 게이트 제어신호를 나타낸 예시도.
도 6은 본 발명에 따른 표시장치에 적용되는 게이트 드라이버의 구성을 나타낸 예시도.
도 7은 도 6에 도시된 스테이지들의 기본 구성을 나타낸 예시도.
도 8은 본 발명에 따른 표시장치의 구동 방법을 설명하기 위한 예시도.
도 9는 본 발명에 따른 표시장치의 효과를 설명하기 위한 예시도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
‘적어도 하나’의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ‘제1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나’의 의미는 제1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명에 따른 표시장치의 구성을 나타낸 예시도이며, 도 2는 본 발명에 따른 표시장치에 적용되는 픽셀의 구조를 나타낸 예시도이다.
본 발명에 따른 표시장치는 각종 전자장치를 구성할 수 있다. 상기 전자장치는, 예를 들어, 스마트폰, 테블릿PC, 텔레비젼, 모니터 등이 될 수 있다.
본 발명에 따른 표시장치는, 도 1에 도시된 바와 같이, 블랙 이미지 및 리얼 이미지가 출력되는 표시영역(AA)과 상기 표시영역 외곽에 구비된 비표시영역(NAA)을 포함하는 표시패널(100), 상기 표시패널의 표시영역에 구비된 게이트 라인들(GL1 to GLg)로 게이트 신호를 공급하는 게이트 드라이버(200), 상기 표시패널에 구비된 데이터 라인들(DL1 to DLd)로 데이터 전압들을 공급하는 데이터 드라이버(300) 및 상기 게이트 드라이버(200)와 상기 데이터 드라이버(300)의 구동을 제어하는 제어부(400)를 포함한다. 이 경우, 상기 블랙 이미지가 출력되는 1프레임 기간은 상기 리얼 이미지가 출력되는 1프레임 기간 보다 짧게 설정될 수 있다.
이하의 설명에서, 상기 리얼 이미지는 외부 시스템으로부터 전송되어온 입력 영상데이터들에 의한 이미지를 의미한다. 상기 블랙 이미지는 상기 표시장치에 의해 상기 리얼 이미지들 사이에 삽입되는 이미지를 의미하며, 상기 이미지는 블랙을 표시할 수 있다.
1프레임 기간은 하나의 상기 리얼 이미지가 출력되는 기간 또는 하나의 상기 블랙 이미지가 출력되는 기간을 의미한다. 1프레임 기간은 상기 리얼 이미지(또는 상기 블랙 이미지)가 실질적으로 출력되는 디스플레이 기간 및 상기 리얼 이미지(또는 상기 블랙 이미지)와 상기 블랙 이미지(또는 상기 리얼 이미지)가 출력되는 기간 사이에서 어떠한 이미지도 출력되지 않는 블랭크 기간을 의미한다. 즉, 상기 1프레임 기간은 디스플레이 기간 및 블랭크 기간을 포함한다. 상기 블랭크 기간에 어떠한 이미지도 출력되지 않는다는 것은, 상기 블랭크 기간에는, 상기 리얼 이미지 또는 상기 블랙 이미지를 구현하기 위한 데이터 전압들이 상기 데이터 라인들로 출력되지 않는다는 것을 의미한다. 즉, 1프레임 기간은 시간 개념을 의미한다.
이하의 설명에서, 제1 프레임 및 제2 프레임은 1프레임 기간들의 순서를 의미한다. 즉, 상기 제1 프레임 이후에 상기 제2 프레임이 시작되며, 상기 제1 프레임 및 상기 제2 프레임 각각은 1프레임 기간 동안 지속된다.
특히, 이하의 설명에서, 상기 제1 프레임은 상기 리얼 이미지가 출력되는 1프레임 기간을 의미하며, 상기 제2 프레임은 상기 블랙 이미지가 출력되는 1프레임 기간을 의미한다.
상기 표시패널(100)은 상기 표시영역(AA) 및 상기 비표시영역(NAA)을 포함한다.
상기 표시영역(AA)에는 상기 게이트 라인들(GL1 to GLg)이 구비된다. 상기 게이트 라인들(GL1 to GLg)은, 상기 블랙 이미지 또는 상기 리얼 이미지를 출력하기 위해 상기 표시영역(AA)에 구비되어 있는 픽셀(110)들과 전기적으로 연결되어 있다.
상기 비표시영역(NAA), 특히, 도 1에 도시된 상기 표시패널(100)에서, 제1 게이트 라인(GL1)의 상단에 구비되는 제1 비표시영역(NAA1) 및 제g 게이트 라인(GLg)의 하단에 구비되는 제2 비표시영역(NAA2)에는, 더미 게이트 라인들이 더 구비될 수 있다. 상기 더미 게이트 라인들은 상기 픽셀(110)들과 전기적으로 연결되어 있지 않으며, 상기 더미 게이트 라인들로 공급되는 게이트 신호들에 의해서는 상기 블랙 이미지 또는 상기 리얼 이미지가 출력되지 않는다.
상기 더미 게이트 라인들은, 상기 제1 비표시영역(NAA1) 및 상기 제2 비표시영역(NAA2)에 구비된 더미 픽셀들과 전기적으로 연결될 수 있다. 상기 더미 픽셀들에 의해서는 상기 블랙 이미지 또는 상기 리얼 이미지가 표현되지 않는다.
상기 표시패널(100)은 발광소자로 구성된 발광표시패널일 수도 있으며, 액정을 이용하여 이미지를 표현하는 액정표시패널일 수도 있다.
상기 표시패널(100)이 발광표시패널인 경우, 상기 표시패널(100)에 구비되는 상기 픽셀(110)은 도 2의 (a)에 도시된 바와 같이, 발광소자(ED), 스위칭 트랜지스터(Tsw), 커패시터(Cst) 및 구동 트랜지스터(Tdr)를 포함할 수 있다.
상기 발광소자는, 유기 발광층, 무기 발광층 및 양자점 발광층 중 어느 하나를 포함할 수 있으며, 또는, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
상기 표시패널(100)이 액정표시패널인 경우, 상기 표시패널(100)에 구비되는 상기 픽셀(110)은 도 2의 (b)에 도시된 바와 같이, 스위칭 트랜지스터(Tsw), 공통전극(Vcom), 액정 및 커패시터(Cst)를 포함할 수 있다.
상기 표시패널(100)이 액정표시패널인 경우, 상기 표시장치는 상기 액정표시패널로 광을 출력하는 백라이트를 더 포함할 수 있다.
상기 표시패널(100)에는, 상기 픽셀(110)들이 형성되는 픽셀 영역을 정의하며 상기 픽셀(110)에 구비되는 픽셀구동회로에 구동 신호를 공급하는 신호 라인들이 형성되어 있다.
상기 신호 라인들은 상기 게이트 라인들(GL1 to GLg) 및 상기 데이터 라인들(DL1 to DLd) 이외에도, 다양한 종류의 라인들을 포함할 수 있다.
상기 데이터 드라이버(300)는 상기 표시패널(100)에 부착되는 칩온필름에 구비될 수 있다. 상기 칩온필름은 상기 제어부(400)가 구비되어 있는 메인 기판에도 연결되어 있다. 이 경우, 상기 칩온필름에는, 상기 제어부(400)와 상기 데이터 드라이버(300)와 상기 표시패널(100)을 전기적으로 연결시켜주는 라인들이 구비되어 있으며, 이를 위해, 상기 라인들은 상기 메인 기판과 상기 표시패널(100)에 구비되어 있는 패드들과 전기적으로 연결되어 있다. 상기 메인 기판은 상기 외부 시스템이 장착되어 있는 외부 기판과 전기적으로 연결된다. 상기 데이터 드라이버(300)는 상기 표시패널(100)에 직접 장착된 후 상기 메인 기판과 전기적으로 연결될 수도 있다.
그러나, 상기 데이터 드라이버(300)는 상기 제어부(400)와 함께 하나의 집적회로로 형성될 수 있으며, 상기 집적회로는 상기 칩온필름에 구비되거나, 상기 표시패널(100)에 직접 장착될 수도 있다.
상기 외부 시스템은 상기 제어부(400) 및 상기 전자장치를 구동하는 기능을 수행한다. 즉, 상기 전자장치가 스마트폰인 경우, 상기 외부 시스템은 무선 통신망을 통해 각종 음성정보, 영상정보 및 문자정보 등을 수행하며, 상기 영상정보를 상기 제어부(400)로 전송한다. 상기 영상정보는 상기 입력 영상데이터들이 될 수 있다.
상기 제어부(400)의 구성 및 기능은 이하에서, 도 3 내지 도 5를 참조하여 설명된다.
상기 게이트 드라이버(200)는 집적회로(Integrated Circuit)로 구성된 후 상기 비표시영역(NAA)에 장착될 수도 있으며, 상기 비표시영역(NAA)에 게이트 인 패널(GIP: Gate In Panel) 방식을 이용하여 직접 내장될 수도 있다.
상기 게이트 드라이버(200)의 구성 및 기능은 이하에서, 도 6를 참조하여 설명된다.
도 3은 본 발명에 따른 표시장치에 적용되는 제어부의 구성을 나타낸 예시도이고, 도 4는 본 발명에 따른 표시장치에 적용되는 리얼 게이트 제어신호를 나타낸 예시도이며, 도 5는 본 발명에 따른 표시장치에 적용되는 블랙 게이트 제어신호를 나타낸 예시도이다.
상기 제어부(400)는, 도 3에 도시된 바와 같이, 외부 시스템으로부터 전송되어온 타이밍 동기신호(TSS)를 이용하여, 상기 외부 시스템으로부터 전송되어온 입력 영상데이터들(Ri, Gi, Bi)을 재정렬하여 재정렬된 영상데이터(Data)들을 상기 데이터 드라이버(300)로 공급하기 위한 데이터 정렬부(430), 상기 타이밍 동기신호(TSS)를 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하기 위한 제어신호 생성부(420), 상기 타이밍 동기신호(TSS)와 상기 외부 시스템으로부터 전송된 입력 영상데이터들(Ri, Gi, Bi)을 수신하여 상기 데이터 정렬부(430)와 상기 제어신호 생성부(420)로 전송하기 위한 입력부(410), 및 상기 데이터 정렬부(430)에서 생성된 상기 영상데이터(Data)들과 상기 제어신호 생성부(420)에서 생성된 상기 제어신호들(DCS, GCS)을 상기 데이터 드라이버(300) 또는 상기 게이트 드라이버(200)로 출력하기 위한 출력부(440)를 포함한다.
상기 제어부(400)는 상기 타이밍 동기신호(TSS)에 포함된 수직동기신호를 이용하여 1프레임 기간을 구분할 수 있으며, 따라서, 상기 제1 프레임 및 상기 제2 프레임을 구분할 수 있다.
본 발명에서, 상기 블랙 이미지가 출력되는 1프레임 기간은 상기 리얼 이미지가 출력되는 1프레임 기간 보다 짧게 설정된다.
상기 제어신호 생성부(420)는 상기 리얼 이미지가 출력되는 상기 제1 프레임에는, 도 4에 도시된 바와 같은 리얼 게이트 제어신호를 생성하여 상기 게이트 드라이버(200)로 전송한다.
즉, 상기 리얼 게이트 제어신호는 상기 제1 프레임에 상기 게이트 드라이버(200)로 출력되며, 상기 리얼 게이트 제어신호에 의해 상기 리얼 이미지가 출력될 수 있다.
상기 제어신호 생성부(420)는 상기 블랙 이미지가 출력되는 상기 제2 프레임에는, 도 5에 도시된 바와 같은 블랙 게이트 제어신호를 생성하여 상기 게이트 드라이버(200)로 전송한다.
즉, 상기 블랙 게이트 제어신호는 상기 제2 프레임에 상기 게이트 드라이버(200)로 출력되며, 상기 블랙 게이트 제어신호에 의해 상기 블랙 이미지가 출력될 수 있다.
상기 리얼 게이트 제어신호 및 상기 블랙 게이트 제어신호의 특징들을 설명하면 다음과 같다.
우선, 상기 리얼 게이트 제어신호는, 도 4에 도시된 바와 같이 제1 리얼 게이트 스타트 신호(RVst1), 제2 리얼 게이트 스타트 신호(RVst2) 및 서로 다른 위상을 갖는 8개의 리얼 게이트 클럭들(RCLK1 to RCLK8)을 포함한다.
상기 블랙 게이트 제어신호는, 도 5에 도시된 바와 같이 제1 블랙 게이트 스타트 신호(BVst1), 제2 블랙 게이트 스타트 신호(BVst2), 제1 위상을 갖는 4개의 블랙 게이트 클럭들(BCLK1 to BCLK4) 및 상기 제1 위상과 다른 제2 위상을 갖는 4개의 블랙 게이트 클럭들(BCLK5 to BCLK8)을 포함한다.
이하에서는, 8개의 리얼 게이트 클럭들(RCLK1 to RCLK8) 및 8개의 블랙 게이트 클럭들(BCLK5 to BCLK4)을 이용하는 표시장치가 본 발명의 일예로서 설명된다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명에 따른 표시장치는 다양한 개수의 리얼 게이트 클럭들 및 다양한 개수의 블력 게이트 클럭들을 이용하여 구성될 수 있다.
다음, 상기 리얼 게이트 제어신호에 포함된 리얼 게이트 클럭의 폭은 상기 블랙 게이트 제어신호에 포함된 블랙 게이트 클럭의 폭보다 크다. 상기 리얼 게이트 클럭은, 8개의 상기 리얼 게이트 클럭들(RCLK1 to RCLK8) 중 어느 하나를 의미하며, 상기 블랙 게이트 클럭은, 8개의 상기 블랙 게이트 클럭들(BCLK1 to BCLK8) 중 어느 하나를 의미한다.
예를 들어, 상기 리얼 게이트 클럭의 폭은, 도 4에 도시된 바와 같이, 4수평기간(4H)에 대응될 수 있으며, 상기 블랙 게이트 클럭의 폭은, 도 5에 도시된 바와 같이, 1수평기간(1H)에 대응될 수 있다.
여기서, 1수평기간(1H)은 상기 데이터 드라이버(300)에서 생성된 데이터 전압들이 어느 하나의 게이트 라인에 대응되는 픽셀들로 공급되는 기간을 의미한다.
4수평기간(1H)은 1수평기간(1H)의 네 배에 대응되는 기간을 의미한다.
즉, 하나의 상기 리얼 게이트 클럭이 상기 게이트 드라이버(200)로 전송되는 동안, 4개의 상기 블랙 게이트 클럭들이 상기 게이트 드라이버(200)로 전송될 수 있다.
그러나, 상기 리얼 게이트 클럭의 폭과, 상기 블랙 게이트 클럭의 폭이 상기에서 설명된 범위로 한정되는 것은 아니다.
예를 들어, 본 발명에 따른 표시장치가, 2m상으로 구동될 때(m은 자연수), 상기 리얼 게이트 클럭의 폭은 m/2 수평기간((m/2)H) 내지 m수평기간(mH)이 될 수 있다. 이 경우, 상기 블랙 게이트 클럭의 폭은 m/4수평기간 보다 크거나 같으며, 상기 리얼 게이트 클럭의 폭보다는 작다.
구체적인 예로서, 본 발명에 따른 표시장치가 도 4에 도시된 바와 같이, 8상으로 구동될 때, m은 4이다. 따라서, 상기 리얼 게이트 클럭의 폭은 2수평기간(2H) 내지 4수평기간(4H) 중 어느 하나가 될 수 있다. 이 경우, 상기 블랙 게이트 클럭의 폭은 1수평기간(1H) 보다 크거나 같으며 상기 리얼 게이트 클럭의 폭보다 작은 값들 중 어느 하나가 될 수 있다.
특히, 이하에서는, 도 1 내지 도 9를 참조하여, 상기 리얼 게이트 클럭의 폭이 4수평기간(4H)이며, 상기 블랙 게이트 클럭의 폭이 1수평기간(1H)인 표시장치가 본 발명의 일예로서 설명된다.
따라서, 본 발명은 2m상으로 구동되는 다양한 표시장치들, 예를 들어, 모니터, TV, 테블릿PC, 스마트폰 등에 적용될 수 있다.
다음, 상기 제1 리얼 게이트 스타트 신호(RVst1) 및 상기 제2 리얼 게이트 스타트 신호(RVst2)의 폭은 4수평기간에 대응되며, 상기 제1 블랙 게이트 스타트 신호(BVst1) 및 상기 제2 블랙 게이트 스타트 신호(BVst2)의 폭은 1수평기간에 대응된다.
부연하여 설명하면, 상기 리얼 게이트 제어신호에 포함된 상기 제1 리얼 게이트 스타트 신호(RVst1), 상기 제2 리얼 게이트 스타트 신호(RVst2) 및 8개의 상기 리얼 게이트 클럭들(RCLK1 to RCLK8) 각각의 폭은 도 4에 도시된 바와 같이 4수평기간(4H)에 대응될 수 있으며, 상기 블랙 게이트 제어신호에 포함된 상기 제1 블랙 게이트 스타트 신호(BVst1), 상기 제2 블랙 게이트 스타트 신호(BVst2) 및 8개의 상기 블랙 게이트 클럭들(BCLK1 to BCLK8) 각각의 폭은 도 5에 도시된 바와 같이 1수평기간(1H)에 대응될 수 있다.
그러나, 본 발명이 이에 한정되지는 않는다. 즉, 상기 제1 블랙 게이트 스타트 신호(BVst1), 상기 제2 블랙 게이트 스타트 신호(BVst2) 및 8개의 상기 블랙 게이트 클럭들(BCLK1 to BCLK8) 각각의 폭은 1수평기간(1H) 보다 큰 기간을 갖도록 다양한 레벨로 설정될 수 있다.
특히, 상기 리얼 게이트 컬럭의 폭이 4수평기간(4H)에 대응될 때, 즉, 상기 제1 블랙 게이트 스타트 신호(BVst1), 상기 제2 블랙 게이트 스타트 신호(BVst2) 및 8개의 상기 블랙 게이트 클럭들(BCLK1 to BCLK8) 각각의 폭은, 1수평기간(1H)보 보다 크거나 같으며 4수평기간보다 짧게 형성될 수 있다.
그러나, 필요한 경우, 상기 제2 블랙 게이트 스타트 신호(BVst2) 및 8개의 상기 블랙 게이트 클럭들(BCLK1 to BCLK8) 각각의 폭은 1수평기간(1H) 보다 짧게 형성될 수도 있다.
다음, 상기 제1 리얼 게이트 스타트 신호(RVst1)의 위상과 상기 제2 리얼 게이트 스타트 신호(RVst2)의 위상은, 도 4에 도시된 바와 같이 서로 다르다.
그러나, 상기 제1 블랙 게이트 스타트 신호(BVst1)의 위상과 상기 제2 블랙 게이트 스타트 신호(BVst2)의 위상은, 도 5에 도시된 바와 같이 서로 동일하다.
마지막으로, 8개의 상기 리얼 게이트 클럭들(RCLK1 to RCLK8)은, 도 4에 도시된 바와 같이, 서로 다른 위상을 갖는다.
8개의 상기 블랙 게이트 클럭들(BCLK1 to BCLK8) 중, 4개의 블랙 게이트 클럭들(BCLK1 to BCLK4)은 동일한 위상, 즉, 제1 위상을 갖는다.
그러나, 8개의 상기 블랙 게이트 클럭들(BCLK1 to BCLK8) 중, 나머지 4개의 블랙 게이트 클럭들(BLCK5 to BCLK8)은 상기 제1 위상과 다른 제2 위상을 갖는다.
상기에서 설명된 바와 같이, 상기 리얼 게이트 제어신호 및 상기 블랙 게이트 제어신호는, 상기 제어신호 생성부(420)에서 생성된다.
상기 제어신호 생성부(420)는 상기 제1 프레임이 시작되면, 상기 리얼 게이트 제어신호를 상기 게이트 드라이버(200)로 출력하며, 상기 제2 프레임이 시작되면, 상기 블랙 게이트 제어신호를 상기 게이트 드라이버(200)로 출력한다.
도 6은 본 발명에 따른 표시장치에 적용되는 게이트 드라이버의 구성을 나타낸 예시도이며, 도 7은 도 6에 도시된 스테이지들의 기본 구성을 나타낸 예시도이다.
상기 게이트 드라이버(200)는 집적회로로 구성된 후 상기 비표시영역(NAA)에 장착될 수도 있으며, 게이트 인 패널(GIP: Gate In Panel) 방식을 이용하여 상기 비표시영역(NAA)에 내장될 수도 있다. 상기 게이트 인 패널 방식을 이용하는 경우, 상기 게이트 드라이버(200)를 구성하는 트랜지스터들은, 상기 표시영역(AA)의 각 픽셀(110)들에 구비되는 트랜지스터들과 동일한 공정을 통해 상기 비표시영역(NAA)에 구비될 수 있다.
상기에서 설명된 바와 같이, 상기 리얼 게이트 제어신호 및 상기 블랙 게이트 제어신호는 상기 제어부(400)로부터 도 6에 도시된 상기 게이트 드라이버(200)로 공급된다. 이하의 설명에서, 상기 리얼 게이트 제어신호 및 상기 블랙 게이트 제어신호는 통칭하여 게이트 제어신호(GCS)라 한다. 이 경우, 도 4를 참조하여 설명된 상기 리얼 게이트 클럭들(RCLK1 to RCLK8) 및 상기 블랙 게이트 클럭들(BCLK1 to BCLK8)은, 통칭하여 게이트 클럭들(CLK1 to CLK8)이라 하고, 상기 제1 리얼 게이트 스타트 신호(RVst1) 및 상기 제1 블랙 게이트 스타트 신호(BVst1)는 통칭하여 제1 게이트 스타트 신호(Vst1)라 하며, 상기 제2 리얼 게이트 스타트 신호(RVst2) 및 상기 제2 블랙 게이트 스타트 신호(BVst2)는 통칭하여 제2 게이트 스타트 신호(Vst2)라 한다.
상기 게이트 드라이버(200)는, 도 6에 도시된 바와 같이, 상기 픽셀(110)들과 연결된 게이트 라인들(GL1 to GLg)로 게이트 신호들(V1 to Vg)을 공급하는 스테이지들(ST1 to STg)을 포함한다.
상기 스테이지들(ST1 to STg) 각각은 적어도 하나의 게이트 라인과 연결될 수 있다. 이하의 설명에서는, 도 6 및 도 7에 도시된 바와 같이, 하나의 게이트 라인과 연결되어 있는 스테이지가 본 발명의 일예로서 설명된다.
상기 스테이지들(ST1 to STg) 각각은 트랜지스터들을 포함한다. 도 7에는 N타입의 네 개의 트랜지스터들(Tst, Trs, Tu, Td)이 구비된 스테이지(ST)가, 도 6에 도시된 상기 스테이지들(DST1 to DST4, ST1 to STg)의 일예로서 도시되어 있다.
첫째, 이하에서는, 도 7을 참조하여, 상기 스테이지(ST)의 구성 및 기능이 간단히 설명된다.
예를 들어, 스타트 트랜지스터(Tst)는 상기 제1 리얼 스타트 신호(RVst1), 상기 제2 리얼 스타트 신호(RVst2), 상기 제1 블랙 스타트 신호(BVst1) 또는 상기 제2 블랙 스타트 신호(BVst2)에 의해 턴온되어, 고전압(VD)을 Q노드(Q)를 통해 풀업 트랜지스터(Tu)의 게이트로 공급한다.
상기 풀업 트랜지스터(Tu)는 상기 고전압(VD)에 의해 턴온되며, 상기 게이트 클럭(CLK)은 상기 풀업 트랜지스터(Tu)를 통해 게이트 라인(GL)으로 출력된다. 이 경우, 상기 게이트 라인으로는 하이 값을 갖는 게이트 펄스(GP)가 출력된다.
상기 스타트 트랜지스터(Tst)를 통과한 상기 고전압(VD)은 인버터(I)에 의해 저전압으로 변환되어 Qb노드(Qb)를 통해 풀다운 트랜지스터(Td)의 게이트로 공급된다. 이에 따라, 상기 풀다운 트랜지스터(Td)는 턴오프된다.
상기 스타트 트랜지스터(Tst)가 턴오프되고, 리셋 신호(Reset)에 의해 리셋 트랜지스터(Trs)가 턴온되면, 제1 저전압(VSS1)이 상기 리셋 트랜지스터(Trs)를 통해 상기 풀업 트랜지스터(Tu)로 공급되며, 따라서, 상기 풀업 트랜지스터(Tu)는 턴오프된다.
상기 제1 저전압(VSS1)은 상기 인버터(I)에 의해 고전압으로 변환되어 상기 Qb노드(Qb)를 통해 상기 풀다운 트랜지스터(Td)의 게이트로 공급된다. 이에 따라, 상기 풀다운 트랜지스터(Td)는 턴온된다. 이 경우, 제2 저전압(VSS2)이 상기 풀다운 트랜지스터(Td)를 통해 상기 게이트 라인(GL)으로 공급된다. 상기 풀다운 트랜지스터(Td)를 통해 상기 게이트 라인으로 공급되는 상기 제2 저전압(VSS2)은 게이트 오프 신호(Goff)이다.
상기 게이트 펄스(GP)가 상기 픽셀(110)에 구비된 스위칭 트랜지스터(Tsw)의 게이트로 공급될 때, 상기 스위칭 트랜지스터는 턴온되며, 이에 따라, 상기 픽셀에서 광이 출력될 수 있다. 상기 게이트 오프 신호(Goff)가 상기 스위칭 트랜지스터(Tsw)로 공급될 때, 상기 스위칭 트랜지스터(Tsw)는 턴오프되며, 이에 따라, 상기 픽셀에서는 광이 출력되지 않거나 블랙광이 출력될 수 있다. 따라서, 블랙이 표현될 수 있다.
상기 스테이지에서 출력되는 상기 게이트 신호들(V1 to Vg) 각각은 상기 게이트 펄스(GP) 및 상기 게이트 오프 신호(Goff)를 포함한다.
상기 게이트 펄스(GP)가 게이트 라인(GL)으로 출력될 때, 상기 게이트 라인(GL)과 연결된 픽셀(110)들에는, 데이터 전압들이 충전될 수 있다. 예를 들어, 상기 게이트 펄스(GP)가 픽셀(110)에 공급되어 상기 스위칭 트랜지스터(Tsw)가 턴온되면, 상기 스위칭 트랜지스터(Tsw)를 통해 데이터 전압이 상기 픽셀에 충전될 수 있다.
따라서, 상기 게이트 펄스(GP)의 폭은 상기 데이터 전압이 픽셀에 충전되는 기간을 결정하는 요소가 될 수 있다.
상기 게이트 펄스(GP)는 도 7에 도시된 바와 같이, 상기 게이트 클럭(CLK)에 의해 생성된다. 따라서, 상기 게이트 클럭(CLK)의 형태와 상기 게이트 펄스(GP)의 형태는 동일한 형태를 가질 수 있다.
따라서, 게이트 클럭(CLK)의 폭이 상기 게이트 펄스(GP)의 폭을 결정하며, 결국, 상기 게이트 클럭(CLK)의 폭은 데이터 전압이 픽셀에 충전되는 기간을 결정하는 요소가 될 수 있다.
상기 게이트 펄스(GP)는 또 다른 스테이지로 전송될 수 있으며, 이 경우, 상기 게이트 펄스(GP)는 상기 스타트 트랜지스터(Tst)를 턴온시키는 기능을 수행할 수 있다.
상기 스테이지(ST)의 구조 및 기능은, 도 7을 참조하여 상기에서 설명된 구조 및 기능 이외에도 다양하게 변경될 수 있다. 따라서, 상기 스테이지(ST)에는 상기 트랜지스터들(Tst, Trs, Tu, Td) 이외에도, 또 다른 트랜지스터들이 더 구비될 수 있다.
둘째, 이하에서는, 도 6 및 도 7을 참조하여, 상기 스테이지들(ST1 to STg)을 포함한 게이트 드라이버(200)의 구성 및 기능이 설명된다.
상기 게이트 드라이버(200)로는 상기 제어부(400)로부터 상기 게이트 제어신호(GCS)가 공급된다.
특히, 상기 리얼 이미지가 출력되는 제1 프레임에는, 상기 리얼 게이트 제어신호가 상기 게이트 드라이버(200)로 전송된다.
상기 리얼 게이트 제어신호는, 도 4에 도시된 바와 같이 상기 제1 리얼 게이트 스타트 신호(RVst1), 상기 제2 리얼 게이트 스타트 신호(RVst2) 및 서로 다른 위상을 갖는 8개의 상기 리얼 게이트 클럭들(RCLK1 to RCLK8)을 포함한다.
상기 블랙 이미지가 출력되는 제2 프레임에는, 상기 블랙 게이트 제어신호가 상기 게이트 드라이버(200)로 전송된다.
상기 블랙 게이트 제어신호는, 도 5에 도시된 바와 같이 상기 제1 블랙 게이트 스타트 신호(BVst1), 상기 제2 블랙 게이트 스타트 신호(BVst2), 제1 위상을 갖는 4개의 블랙 게이트 클럭들(BCLK1 to BCLK4) 및 상기 제1 위상과 다른 제2 위상을 갖는 4개의 블랙 게이트 클럭들(BCLK5 to BCLK8)을 포함한다.
우선, 상기 게이트 드라이버(200)는 도 6에 도시된 바와 같이, 상기 픽셀(110)들과 연결된 게이트 라인들(GL1 to GLg)로 게이트 신호들(V1 to Vg)을 공급하는 스테이지들(ST1 to STg)을 포함한다.
특히, 상기 게이트 드라이버(200)는, 상기 게이트 라인들(GL1 to GLg)로 상기 게이트 신호들(V1 to Vg)을 공급하는 스테이지들(ST1 to STg) 및 상기 게이트 라인들(GL1 to GLg)과 연결되어 있지 않은 4개의 더미 스테이지들(DST1 to DST4)을 포함할 수 있다. 이하에서는 4개의 더미 스테이지들(DST1 to DST4)을 포함하는 표시장치가 본 발명의 일예로서 설명된다. 그러나, 더미 스테이지들의 개수는 4개 이외에도 다양하게 설정될 수 있다.
다음, 상기 스테이지들(ST1 to STg)을 구동시키기 위한 게이트 스타트 신호들, 즉, 상기 제1 리얼 게이트 스타트 신호(RVst1), 상기 제2 리얼 게이트 스타트 신호(RVst2), 상기 제1 블랙 게이트 스타트 신호(BVst1) 및 상기 제2 블랙 게이트 스타트 신호(BVst2)는 4개의 상기 더미 스테이지들(DST1 to DST4)로 공급된다.
이를 위해, 상기 제1 게이트 스타트 신호(Vst1)가 공급되는 제1 스타트 라인(SL1)은, 도 6에 도시된 바와 같이, 제1 더미 스테이지(DST1) 및 제2 더미 스테이지(DST2)에 연결되며, 상기 제2 게이트 스타트 신호(Vst2)가 공급되는 제2 스타트 라인(SL2)은, 제3 더미 스테이지(DST3) 및 제4 더미 스테이지(DST4)에 연결된다.
따라서, 상기 제1 프레임에서, 상기 제1 리얼 게이트 스타트 신호(RVst1)는 상기 제1 더미 스테이지(DST1) 및 상기 제2 더미 스테이지(DST2)로 공급되며, 상기 제2 리얼 게이트 스타트 신호(RVst2)는 상기 제3 더미 스테이지(DST3) 및 제4 더미 스테이지(DST4)로 공급된다.
이 경우, 상기 제1 리얼 게이트 스타트 신호(RVst1)의 위상 및 상기 제2 리얼 게이트 스타트 신호(RVst2)의 위상은, 도 4에 도시된 바와 같이 서로 다르기 때문에, 상기 제1 리얼 게이트 스타트 신호(RVst1) 및 상기 제2 리얼 게이트 스타트 신호(RVst2)가 상기 제1 더미 스테이지(DST1) 및 상기 제2 더미 스테이지(DST2)로 공급되는 타이밍은, 상기 제2 리얼 게이트 스타트 신호(RVst2)가 상기 제3 더미 스테이지(DST3) 및 제4 더미 스테이지(DST4)로 공급되는 타이밍과 다를 수 있다.
또한, 상기 제2 프레임에서, 상기 제1 블랙 게이트 스타트 신호(BVst1)는 상기 제1 더미 스테이지(DST1) 및 상기 제2 더미 스테이지(DST2)로 공급되며, 상기 제2 블랙 게이트 스타트 신호(BVst2)는 상기 제3 더미 스테이지(DST3) 및 제4 더미 스테이지(DST4)로 공급된다.
이 경우, 상기 제1 블랙 게이트 스타트 신호(BVst1)의 위상 및 상기 제2 블랙 게이트 스타트 신호(BVst2)의 위상은, 도 5에 도시된 바와 같이 동일하기 때문에, 상기 제1 블랙 게이트 스타트 신호(BVst1) 및 상기 제2 블랙 게이트 스타트 신호(BVst2)는 상기 제1 더미 스테이지(DST1) 내지 상기 제4 더미 스테이지(DST4)로 동시에 공급될 수 있다.
다음, 8개의 상기 게이트 클럭들(CLK1 to CLK8)이 공급되는 게이트 클럭 라인(GCL)들은, 도 6에 도시된 바와 같이, 순차적으로 상기 스테이지(ST)에 연결되어 있다. 도 6에 도시된 게이트 드라이버(200)에서는, 제5 게이트 클럭 내지 제8 게이트 클럭들(CLK5 to CLK8)이 공급되는 게이트 클럭 라인들이 제1 더미 스테이지(DST1) 내지 제4 더미 스테이지(DST4)에 순차적으로 연결되어 있다. 또한, 제1 게이트 클럭 내지 제8 게이트 클럭들(CLK1 to CLK8)이 공급되는 게이트 클럭 라인들은 제1 스테이지 내지 제8 스테이지(ST1 to ST8)에 순차적으로 연결되어 있으며, 이러한 연결구조는 제9 스테이지 내지 제g 스테이지(ST9 to STg)까지 동일하게 적용될 수 있다.
따라서, 위상이 서로 다른 8개의 상기 리얼 게이트 클럭들(RCLK1 to RCLK8)은, 상기 제1 프레임에서, 서로 인접되어 있는 8개의 스테이지들, 예를 들어, 제1 스테이지 내지 제8 스테이지(ST1 to ST8)에 순차적으로 공급될 수 있다.
또한, 상기 제1 위상을 갖는 4개의 블랙 게이트 클럭들(BCLK1 to BCLK4)은, 상기 제2 프레임에서, 서로 인접되어 있는 4개의 스테이지들, 예를 들어, 제1 스테이지 내지 제4 스테이지(ST1 to ST4)에 동시에 공급될 수 있으며, 상기 제2 위상을 갖는 4개의 블랙 게이트 클럭들(BCLK5 to BCLK8)은 서로 인접되어 있는 또 다른 네 개의 스테이지들, 예를 들어, 제5 스테이지 내지 제8 스테이지(ST5 to ST8)에 동시에 공급될 수 있다.
마지막으로, 제n(n은 자연수) 스테이지에서 출력된 게이트 펄스는, 제n+4 스테이지로 공급되어, 상기 제n+4 스테이지에 구비된 스타트 트랜지스터(Tst)를 턴온시킬 수 있다.
예를 들어, 제1 스테이지(ST1)에서 출력된 제1 게이트 펄스는, 도 6에 도시된 바와 같이, 제5 스테이지(ST5)로 공급될 수 있으며, 제2 스테이지(ST2)에서 출력된 제2 게이트 펄스는, 제6 스테이지(ST6)로 공급될 수 있다.
상기한 바와 같은 원리에 의해, 제1 더미 스테이지(DST1)에서 출력된 제1 더미 게이트 펄스(DGP)는, 제1 스테이지(ST1)로 공급될 수 있고, 제2 더미 스테이지(DST2)에서 출력된 제2 더미 게이트 펄스(DGP)는, 제2 스테이지(ST2)로 공급될 수 있고, 제3 더미 스테이지(DST3)에서 출력된 제3 더미 게이트 펄스(DGP)는, 제3 스테이지(ST3)로 공급될 수 있으며, 제4 더미 스테이지(DST4)에서 출력된 제4 더미 게이트 펄스(DGP)는, 제4 스테이지(ST4)로 공급될 수 있다.
이하에서는, 도 1 내지 도 8을 참조하여 본 발명에 따른 표시장치의 구동방법이 설명된다.
도 8은 본 발명에 따른 표시장치의 구동 방법을 설명하기 위한 예시도이다.
우선, 제1 프레임의 디스플레이 기간(DP)이 시작되면, 상기 제어부(400)는, 도 4에 도시된 바와 같은 리얼 게이트 제어신호를 생성하여 상기 게이트 드라이버(200)로 전송한다.
특히, 상기 제어부(400)는 제1 리얼 게이트 스타트 신호(RVst1)를 상기 게이트 드라이버(200)로 전송한다.
상기 제1 리얼 게이트 스타트 신호(RVst1)는 제1 더미 스테이지(DST1) 및 제2 더미 스테이지(DST2)로 동시에 공급된다.
다음, 상기 제어부(400)는, 제2 리얼 게이트 스타트 신호(RVst2)를 상기 게이트 드라이버(200)로 전송하며, 상기 제2 리얼 게이트 스타트 신호(RVst2)는 제3 더미 스테이지(DST3) 및 제4 더미 스테이지(DST4)로 동시에 공급된다.
또한, 상기 제어부(400)는, 상기 제1 내지 제4 더미 스테이지들(DST1 to DST4)과 연결되어 있는 게이트 클럭 라인(GCL)들을 통해 제5 내지 제8 더미 게이트 클럭(DG)들을 상기 제1 내지 제4 더미 스테이지들(DST1 to DST4)로 전송한다. 상기 제5 내지 상기 제8 더미 게이트 클럭(DG)들은 상기 제5 내지 상기 제8 게이트 클럭들(CLK5 to CLK8)과 동일한 클럭들이다. 그러나, 상기 클럭들은 더미 스테이지들(DST1 to DST4)로 공급되고 있기 때문에, 설명의 편의상, 제5 내지 제8 더미 게이트 클럭(DG)들이라 한다.
상기 제1 및 상기 제2 리얼 게이트 스타트 신호들(RVst1, RVst2) 및 상기 제5 내지 상기 제8 더미 게이트 클럭(DG)들에 의해, 상기 제1 내지 상기 제4 더미 스테이지들(DST1 to DST4)이 구동되며, 이에 따라, 상기 제1 내지 상기 제4 더미 스테이지들(DST1 to DST4)은 제1 내지 제4 더미 게이트 신호들(DV1 to DV4)을 생성한다.
특히, 상기 제1 내지 상기 제4 더미 스테이지들(DST1 to DST4)에서 생성된 더미 게이트 펄스(DGP)들은, 도 6에 도시된 바와 같이, 제1 스테이지 내지 제4 스테이지(ST1 to ST4)로 공급된다. 이에 따라, 상기 제1 스테이지 내지 상기 제4 스테이지(ST1 to ST4)는 구동된다.
다음, 상기 제1 스테이지 내지 상기 제4 스테이지(ST1 to ST4)가 구동을 시작할 때, 상기 제1 스테이지 내지 상기 제4 스테이지(ST1 to ST4)로는, 제1 내지 제4 리얼 게이트 클럭들(RCLK1 to RCLK4)들이 공급되며, 이에 따라, 상기 제1 스테이지 내지 상기 제4 스테이지(ST1 to ST4)에서는 제1 내지 제4 게이트 펄스들이 생성된다. 상기 제1 내지 상기 제4 게이트 펄스들은 제1 내지 제4 게이트 라인들로 순차적으로 공급되며, 이에 따라, 상기 제1 내지 상기 제4 게이트 라인들에 연결된 픽셀들에서 순차적으로 리얼 이미지를 구성하는 광들이 출력된다.
다음, 상기 제1 내지 상기 제4 게이트 펄스들은 제5 스테이지 내지 제8 스테이지(ST5 to ST8)로 공급되며, 이에 따라, 상기 제5 스테이지 내지 상기 제8 스테이지(ST5 to ST8)가 구동된다.
다음, 상기 제5 스테이지 내지 상기 제8 스테이지(ST5 to ST8)가 구동을 시작할 때, 상기 제5 스테이지 내지 상기 제8 스테이지(ST5 to ST8)로는, 제5 내지 제8 리얼 게이트 클럭들(RCLK5 to RCLK8)들이 공급되며, 이에 따라, 상기 제5 스테이지 내지 상기 제8 스테이지(ST1 to ST8)에서는 제5 내지 제8 게이트 펄스들이 생성된다. 상기 제5 내지 상기 제8 게이트 펄스들은 제5 내지 제8 게이트 라인들로 순차적으로 공급되며, 이에 따라, 상기 제5 내지 상기 제8 게이트 라인들에 연결된 픽셀들에서 순차적으로 상기 리얼 이미지를 구성하는 광들이 출력된다.
다음, 상기한 바와 같은 과정들이 제9 내지 제g 스테이지(ST9 to STg)에서 반복적으로 수행되며, 이에 따라, 상기 제1 프레임의 상기 디스플레이 기간(DP)에는 도 8에 도시된 바와 같이, 리얼 이미지가(RIM)가 출력된다.
다음, 상기 디스플레이 기간(DP)이 지나면, 상기 제1 프레임의 블랭크 기간(BP)이 시작된다. 상기 블랭크 기간(BP)에는 상기 데이터 라인들(DL1 to DLd)로 리얼 데이터 전압들이 공급되지 않는다. 그러나, 상기 디스플레이 기간(DP)에 출력된 상기 리얼 이미지가(RIM)가 상기 표시패널(100)을 통해 지속적으로 출력될 수 있다.
다음, 상기 제1 프레임의 상기 블랭크 기간(BP)이 지나면, 제2 프레임의 디스플레이 기간(DP)이 시작된다.
상기 제2 프레임의 디스플레이 기간(DP)이 시작되면, 상기 제어부(400)는, 도 5에 도시된 바와 같은 블랙 게이트 제어신호를 생성하여 상기 게이트 드라이버(200)로 전송한다.
특히, 상기 제어부(400)는 제1 블랙 게이트 스타트 신호(BVst1)를 상기 게이트 드라이버(200)로 전송한다.
상기 제1 블랙 게이트 스타트 신호(RVst1)는 제1 더미 스테이지(DST1) 및 제2 더미 스테이지(DST2)로 동시에 공급된다.
다음, 상기 제어부(400)는, 제2 블랙 게이트 스타트 신호(BVst2)를 상기 게이트 드라이버(200)로 전송하며, 상기 제2 블랙 게이트 스타트 신호(BVst2)는 제3 더미 스테이지(DST3) 및 제4 더미 스테이지(DST4)로 동시에 공급된다.
또한, 상기 제어부(400)는, 상기 제1 내지 제4 더미 스테이지들(DST1 to DST4)과 연결되어 있는 게이트 클럭 라인(GCL)들을 통해 제5 내지 제8 더미 게이트 클럭(DG)들을 상기 제1 내지 제4 더미 스테이지들(DST1 to DST4)로 전송한다. 상기에서 설명된 바와 같이, 제5 내지 상기 제8 더미 게이트 클럭(DG)들은 상기 제5 내지 상기 제8 게이트 클럭들(CLK5 to CLK8)과 동일한 클럭들이다.
상기 제1 및 상기 제2 블랙 게이트 스타트 신호들(BVst1, BVst2) 및 상기 제5 내지 상기 제8 더미 게이트 클럭(DG)들에 의해, 상기 제1 내지 상기 제4 더미 스테이지들(DST1 to DST4)이 구동되며, 이에 따라, 상기 제1 내지 상기 제4 더미 스테이지들(DST1 to DST4)은 제1 내지 제4 더미 게이트 신호들(DV1 to DV4)을 생성한다.
특히, 상기 제1 내지 상기 제4 더미 스테이지들(DST1 to DST4)에서 생성된 더미 게이트 펄스(DGP)들은, 도 6에 도시된 바와 같이, 제1 스테이지 내지 제4 스테이지(ST1 to ST4)로 공급된다. 이에 따라, 상기 제1 스테이지 내지 상기 제4 스테이지(ST1 to ST4)는 구동된다.
이 경우, 도 5에 도시된 바와 같이, 상기 제1 및 상기 제2 블랙 게이트 스타트 신호들(BVst1, BVst2)이 동일한 위상을 가지고 있으며, 상기 제5 내지 상기 제8 더미 게이트 클럭(DG)들 역시 동일한 위상을 가지고 있다.
따라서, 상기 제1 내지 상기 제4 더미 스테이지들(DST1 to DST4)에서 생성된 더미 게이트 펄스(DGP)들 역시 동일한 위상을 가지고 있다. 이에 따라, 상기 제1 스테이지 내지 상기 제4 스테이지(ST1 to ST4) 역시 동일한 타이밍에 구동된다.
다음, 상기 제1 스테이지 내지 상기 제4 스테이지(ST1 to ST4)가 구동을 시작할 때, 상기 제1 스테이지 내지 상기 제4 스테이지(ST1 to ST4)로는, 제1 내지 제4 블랙 게이트 클럭들(BCLK1 to BCLK4)들이 공급되며, 이에 따라, 상기 제1 스테이지 내지 상기 제4 스테이지(ST1 to ST4)에서는 제1 내지 제4 게이트 펄스들이 생성된다.
이 경우, 상기 제1 내지 상기 제4 블랙 게이트 클럭들(BCLK1 to BCLK4)들의 위상은, 도 5에 도시된 바와 같이, 동일하다. 따라서, 상기 제1 스테이지 내지 상기 제4 스테이지(ST1 to ST4)에서는 동일한 위상을 갖는 제1 내지 제4 게이트 펄스들이 출력된다.
따라서, 상기 제1 내지 상기 제4 게이트 펄스들은 제1 내지 제4 게이트 라인들로 동시에 공급되며, 이에 따라, 상기 제1 내지 상기 제4 게이트 라인들에 연결된 픽셀들에서 동시에 블랙 이미지를 구성하는 광들이 출력된다.
상기 제1 내지 상기 제4 게이트 펄스들이 상기 제1 내지 상기 제4 게이트 라인들로 동시에 공급되는 타이밍에 맞춰, 상기 제어부(400)는, 상기 제어부(400) 또는 별도의 저장부에 저장되어 있는 블랙 영상데이터들을 상기 데이터 드라이버(300)로 공급한다. 상기 데이터 드라이버(300)는 상기 블랙 영상데이터들을 블랙 데이터 전압들로 변경한 후, 상기 제1 내지 상기 제4 게이트 펄스들이 상기 제1 내지 상기 제4 게이트 라인들로 동시에 공급되는 타이밍에, 상기 블랙 데이터 전압들을 상기 데이터 라인들(DL1 to DLd)로 공급한다.
이에 따라, 상기 제1 내지 상기 제4 게이트 라인들에 연결된 픽셀들에서는 동시에 블랙 이미지에 대응되는 블랙 광들이 출력될 수 있다.
다음, 상기 제1 내지 상기 제4 게이트 펄스들은 제5 스테이지 내지 제8 스테이지(ST5 to ST8)로 동시에 공급되며, 이에 따라, 상기 제5 스테이지 내지 상기 제8 스테이지(ST5 to ST8)는 동시에 구동된다.
다음, 상기 제5 스테이지 내지 상기 제8 스테이지(ST5 to ST8)가 구동을 시작할 때, 상기 제5 스테이지 내지 상기 제8 스테이지(ST5 to ST8)로는, 제5 내지 제8 블랙 게이트 클럭들(BCLK5 to BCLK8)들이 공급되며, 이에 따라, 상기 제5 스테이지 내지 상기 제8 스테이지(ST1 to ST8)에서는 제5 내지 제8 게이트 펄스들이 생성된다.
이 경우, 상기 제5 내지 상기 제8 블랙 게이트 클럭들(BCLK5 to BCLK8)들의 위상은, 도 5에 도시된 바와 같이, 동일하다. 따라서, 상기 제5 스테이지 내지 상기 제8 스테이지(ST5 to ST8)에서는 동일한 위상을 갖는 제5 내지 제8 게이트 펄스들이 출력된다.
따라서, 상기 제5 내지 상기 제8 게이트 펄스들은 제5 내지 제8 게이트 라인들로 동시에 공급되며, 이에 따라, 상기 제5 내지 상기 제8 게이트 라인들에 연결된 픽셀들에서 동시에 상기 블랙 이미지를 구성하는 광들이 출력된다.
상기 제5 내지 상기 제8 게이트 펄스들이 상기 제5 내지 상기 제8 게이트 라인들로 동시에 공급되는 타이밍에 맞춰, 상기 제어부(400)는, 상기 제어부(400) 또는 별도의 저장부에 저장되어 있는 블랙 영상데이터들을 상기 데이터 드라이버(300)로 공급한다. 상기 데이터 드라이버(300)는 상기 블랙 영상데이터들을 블랙 데이터 전압들로 변경한 후, 상기 제5 내지 상기 제8 게이트 펄스들이 상기 제5 내지 상기 제8 게이트 라인들로 동시에 공급되는 타이밍에, 상기 블랙 영상데이터들을 상기 데이터 라인들(DL1 to DLd)로 공급한다.
이에 따라, 상기 제5 내지 상기 제8 게이트 라인들에 연결된 픽셀들에서는 동시에 블랙 이미지에 대응되는 블랙 광들이 출력될 수 있다.
다음, 상기한 바와 같은 과정들이 제9 내지 제g 스테이지(ST9 to STg)에서 반복적으로 수행되며, 이에 따라, 상기 제2 프레임의 상기 디스플레이 기간(DP)에는 도 8에 도시된 바와 같이, 블랙 이미지(BIM)가 출력된다.
특히, 상기 제2 프레임의 상기 디스플레이 기간(DP)에서는, 상기에서 설명된 바와 같이, 서로 인접되어 있는 네 개의 게이트 라인들로 동시에 게이트 펄스들이 공급된다. 따라서, 상기 제2 프레임의 상기 디스플레이 기간(DP)은, 도 8에 도시된 바와 같이, 상기 제1 프레임의 상기 디스플레이 기간(DP) 보다 감소될 수 있으며, 특히, 상기 제1 프레임의 상기 디스플레이 기간(DP)의 1/4로 감소될 수 있다.
다음, 상기 디스플레이 기간(DP)이 지나면, 상기 제2 프레임의 블랭크 기간(BP)이 시작된다. 상기 블랭크 기간(BP)에는 상기 데이터 라인들(DL1 to DLd)로 블랙 데이터 전압들이 공급되지 않는다. 그러나, 상기 디스플레이 기간(DP)에 출력된 상기 블랙 이미지(BIM)가 상기 표시패널(100)을 통해 지속적으로 출력될 수 있다.
마지막으로, 상기 제1 프레임 및 상기 제2 프레임이 번갈아 가며 발생되며, 이에 따라, 리얼 이미지(RIM) 및 블랙 이미지(BIM)가 번갈아 가며 상기 표시패널을 통해 출력될 수 있다.
이하에서는, 도 1 내지 도 9를 참조하여, 본 발명의 효과가 설명된다.
도 9는 본 발명에 따른 표시장치의 효과를 설명하기 위한 예시도이다. 도 9에서 (a)는 리얼 이미지(RIM) 및 블랙 이미지(BIM)가 180Hz로 구동되는 방법을 나타낸 예시도이고, (b)는 리얼 이미지(RIM) 및 블랙 이미지(BIM)가 288Hz로 구동되는 방법을 나타낸 예시도이며, (c)는 리얼 이미지(RIM) 및 블랙 이미지(BIM)가 서로 다른 기간으로 구동되는 방법을 나타낸 예시도이다. 본 발명에 따른 표시장치는 (c)에 도시된 방법으로 구동될 수 있다.
(a)에 도시된 방법에서, 리얼 이미지(RIM) 및 블랙 이미지(BIM)는 180Hz로 구동된다. 따라서, 리얼 이미지(RIM)는 1초 동안 90번 출력되며, 블랙 이미지(BIM) 역시 1초 동안 90번 출력된다.
이 경우, 리얼 이미지(RIM)가 출력되는 제1 프레임의 기간(1프레임 기간)은 5.6ms이며, 블랙 이미지(BIM)가 출력되는 제2 프레임의 기간(1프레임 기간) 역시 5.6ms이다. 따라서, 리얼 이미지(RIM) 또는 블랙 이미지(BIM)를 출력하기 위한 1수평기간은 4.71㎲이다.
(b)에 도시된 방법에서, 리얼 이미지(RIM) 및 블랙 이미지(BIM)는 288Hz로 구동된다. 따라서, 리얼 이미지(RIM)는 1초 동안 144번 출력되며, 블랙 이미지(BIM) 역시 1초 동안 144번 출력된다.
이 경우, 리얼 이미지(RIM)가 출력되는 제1 프레임의 기간(1프레임 기간)은 3.5ms이며, 블랙 이미지(BIM)가 출력되는 제2 프레임의 기간(1프레임 기간) 역시 3.5ms이다. 따라서, 리얼 이미지(RIM) 또는 블랙 이미지(BIM)를 출력하기 위한 1수평기간은 2.78㎲이다.
(c)에 도시된 본 발명에서, 리얼 이미지(RIM)는 180Hz에 대응되는 속도로 구동되며, 블랙 이미지(BIM)는 180Hz보다 4배 빠른 속도록 구동된다. 이 경우, 리얼 이미지(RIM) 및 블랙 이미지(BIM)를 하나의 이미지로 볼 때, 상기 이미지는 (b)에 도시된 리얼 이미지 및 블랙 이미지와 마찬가지로 288Hz로 구동된다.
따라서, 리얼 이미지(RIM)는 1초 동안 144번 출력될 수 있으며, 블랙 이미지(BIM) 역시 1초 동안 144번 출력된다.
그러나, (c)에 도시된 본 발명에서, 리얼 이미지(RIM)가 출력되는 제1 프레임의 기간(1프레임 기간)은 5.6ms이며, 블랙 이미지(BIM)가 출력되는 제2 프레임의 기간(1프레임 기간)은 1.4ms이다.
따라서, 리얼 이미지(RIM)를 출력하기 위한 1수평기간은 4.71㎲이며, 블랙 이미지(BIM)를 출력하기 위한 1수평기간은 4.71㎲의 1/4에 대응될 수 있다.
첫째, (a)에서 설명된 방법과 (c)에서 설명된 본 발명을 비교하면 다음과 같다.
(a)에서 설명된 방법에 의한 1수평기간(1H) 및 (c)에서 설명된 본 발명에 의한 1수평기간(1H)은 4.71㎲이다. 따라서, (c)에서 설명된 본 발명에 의해 데이터 전압이 픽셀에 충전되는 기간은 (a)에서 설명된 방법에 의해 데이터 전압이 픽셀에 충전되는 기간과 동일하다. 따라서, 본 발명에 의하면, 실질적으로 180Hz로 구동되는 표시장치에서 전압이 픽셀에 충전되는 1수평기간(1H)과 동일한 1수평기간(1H)이 확보될 수 있다. 즉, (a)에서 각 프레임들은 180Hz로 구동되고 있으며, 다만, 리얼 이미지(RIM)들이 1초에 90번 출력되고 있다. 본 발명에 따른 (c)에서도, 리얼 이미지(RIM)들은 (a)에 도시된 리얼 이미지(RIM)들과 동일한 프레임 기간을 가지고 있다. 따라서, 본 발명에 의하면, 리얼 이미지(RIM)들은 실질적으로는 180Hz로 구동되는 것과 동일한 방법으로 구동될 수 있다.
이 경우, (a)에서 설명된 방법에 의하면, 1초에 90개의 리얼 이미지들이 출력될 수 있으나, (c)에서 설명된 본 발명에 의하면, 1초에 144개의 리얼 이미지들이 출력될 수 있다. 따라서, (c)에서 설명된 본 발명에 의하면 화질이 향상될 수 있다.
즉, (c)에서 설명된 본 발명은 (a)에서 설명된 방법에 의한 1수평기간(1H)과 동일한 1수평기간(1H)을 확보하면서도 (a)에서 설명된 방법보다 우수한 화질을 제공할 수 있다.
둘째, (b)에서 설명된 방법과 (c)에서 설명된 본 발명을 비교하면 다음과 같다.
(b)에서 설명된 방법에 의한 1수평기간(1H)은 2.78㎲이며, (c)에서 설명된 본 발명에 의한 1수평기간(1H)은 4.71㎲이다. 따라서, (c)에서 설명된 본 발명에 의해 데이터 전압이 픽셀에 충전되는 기간은 (b)에서 설명된 방법에 의해 데이터 전압이 픽셀에 충전되는 기간보다 길다. 따라서, 본 발명에 의하면, 1수평기간(1H)이 충분히 확보될 수 있다.
이 경우, (b)에서 설명된 방법에 의하면, 1초에 144개의 리얼 이미지들이 출력될 수 있으며, (c)에서 설명된 본 발명에 의해서도, 1초에 144개의 리얼 이미지들이 출력될 수 있다.
따라서, (c)에서 설명된 본 발명은 (b)에서 설명된 방법과 동일한 화질을 제공할 수 있다.
즉, (c)에서 설명된 본 발명은 (b)에서 설명된 방법에 의한 1수평기간(1H)보다 긴 1수평기간(1H)을 확보하면서도 (b)에서 설명된 방법과 동일한 화질을 제공할 수 있다.
이하에서는, 상기에서 설명된 본 발명의 특징들이 간단히 설명된다.
표시장치가 고해상도 및 고속구동으로 구현됨에 따라, 많은 프레임들을 일정 시간 내 표현하기 위하여, 1수평기간은 점점 더 짧아지고 있다. 그러나, 1수평기간이 짧아지면 데이터 전압이 픽셀에 충전된는 기간이 짧아지기 때문에, 영상이 정상적으로 출력되지 못할 수도 있다. 본 발명은 이러한 문제점을 해결하기 위해 제안된 것이다.
즉, 본 발명은 리얼 이미지들 사이에 블랙 이미지를 삽입함으로써, 이미지들의 품질을 향상시킬 수 있다.
특히, 본 발명은 블랙 이미지가 출력되는 1프레임 기간을, 리얼 이미지가 출력되는 1프레임 기간 보다 짧게하여, 리얼 이미지의 1수평기간을 충분히 확보할 수 있다.
이를 위해, 본 발명은 리얼 이미지의 출력에 이용되는 8개의 게이트 클럭들을, 블랙 이미지가 출력되는 동안에는 2개의 그룹으로 묶어 구동시키고 있다. 이에 따라, 블랙 이미지가 출력되는 1프레임 기간은 리얼 이미지가 출력되는 1프레임 기간의 1/4이 될 수 있고, 리얼 이미지들이 출력되는 간격이 짧아질 수 있으며, 따라서, 표시장치가 고속으로 구동될 수 있다.
즉, 본 발명은, 리얼 이미지의 출력에 이용되는 8개의 게이트 클럭들을, 블랙 이미지가 출력되는 프레임들에서는, 2개의 그룹으로 묶어, 4개의 게이트 클럭들을 동시에 구동시키고, 블랙 이미지를 리얼 이미지들 사이에 추가시킨다. 따라서, 본 발명에 의하면, 블랙 이미지가 출력되는 1프레임 기간이 리얼 이미지가 출력되는 1프레임 기간의 1/4로 감소될 수 있으며, 데이터 전압이 충전되는 1프레임 기간은 충분히 확보될 수 있다.
따라서, 본 발명은 고해상도를 구현하고 고속으로 구동되는 표시장치에 효과적으로 이용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 200: 게이트 드라이버
300: 데이터 드라이버 400: 제어부

Claims (11)

  1. 블랙 이미지 및 리얼 이미지가 출력되는 표시패널;
    상기 표시패널의 표시영역에 구비된 게이트 라인들로 게이트 신호들을 공급하는 게이트 드라이버; 및
    상기 게이트 드라이버의 기능을 제어하는 제어부를 포함하며,
    상기 블랙 이미지가 출력되는 1프레임 기간은 상기 리얼 이미지가 출력되는 1프레임 기간 보다 짧고,
    상기 게이트 드라이버는,
    상기 게이트 라인들로 상기 게이트 신호들을 공급하는 스테이지들; 및
    상기 게이트 라인들과 연결되어 있지 않은 더미 스테이지들을 포함하고,
    상기 스테이지들을 구동시키기 위한 게이트 스타트 신호들은 상기 제어부로부터 상기 더미 스테이지들로 공급되고,
    상기 게이트 스타트 신호들 중, 제1 리얼 게이트 스타트 신호 및 제2 리얼 게이트 스타트 신호는, 제1 프레임에 상기 게이트 드라이버로 전송되는 리얼 게이트 제어신호에 포함되고,
    상기 게이트 스타트 신호들 중, 제1 블랙 게이트 스타트 신호 및 제2 블랙 게이트 스타트 신호는, 제2 프레임에 상기 게이트 드라이버로 전송되는 블랙 게이트 제어신호에 포함되고,
    상기 제1 리얼 게이트 스타트 신호는 네 개의 상기 더미 스테이지들 중 제1 더미 스테이지 및 제2 더미 스테이지로 공급되고,
    상기 제2 리얼 게이트 스타트 신호는 네 개의 상기 더미 스테이지들 중 제3 더미 스테이지 및 제4 더미 스테이지로 공급되며,
    상기 제1 블랙 게이트 스타트 신호 및 상기 제2 블랙 게이트 스타트 신호는 상기 제1 더미 스테이지 내지 상기 제4 더미 스테이지로 동시에 공급되는 표시장치.
  2. 제 1 항에 있어서,
    상기 제어부는,
    상기 리얼 이미지가 출력되는 상기 제1 프레임에는, 리얼 게이트 제어신호를 상기 게이트 드라이버로 전송하며,
    상기 블랙 이미지가 출력되는 상기 제2 프레임에는, 블랙 게이트 제어신호를 상기 게이트 드라이버로 전송하는 표시장치.
  3. 제 2 항에 있어서,
    상기 리얼 게이트 제어신호에 포함된 리얼 게이트 클럭의 폭은 상기 블랙 게이트 제어신호에 포함된 블랙 게이트 클럭의 폭보다 큰 표시장치.
  4. 제 3 항에 있어서,
    상기 리얼 게이트 클럭의 폭은 m/2 수평기간(m은 자연수) 내지 m수평기간에 대응되고, 상기 블랙 게이트 클럭의 폭은 m/4수평기간 보다 크거나 같으며, 상기 리얼 게이트 클럭의 폭보다 작은 표시장치.
  5. 제 3 항에 있어서,
    상기 리얼 게이트 제어신호는 서로 다른 위상을 갖는 리얼 게이트 클럭들을 포함하며,
    상기 블랙 게이트 제어신호는 제1 위상을 갖는 블랙 게이트 클럭들 및 상기 제1 위상과 다른 제2 위상을 갖는 블랙 게이트 클럭들을 포함하는 표시장치.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제1 리얼 게이트 스타트 신호 및 상기 제2 리얼 게이트 스타트 신호의 폭은 4수평기간에 대응되며,
    상기 제1 블랙 게이트 스타트 신호 및 상기 제2 블랙 게이트 스타트 신호의 폭은 1수평기간에 대응되는 표시장치.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 제1 리얼 게이트 스타트 신호의 위상과 상기 제2 리얼 게이트 스타트 신호의 위상은 서로 다르며,
    상기 제1 블랙 게이트 스타트 신호의 위상과 상기 제2 블랙 게이트 스타트 신호의 위상은 서로 동일한 표시장치.
  10. 제 1 항에 있어서,
    상기 리얼 게이트 제어신호는 서로 다른 위상을 갖는 8개의 리얼 게이트 클럭들을 포함하고,
    상기 블랙 게이트 제어신호는 제1 위상을 갖는 4개의 블랙 게이트 클럭들 및 상기 제1 위상과 다른 제2 위상을 갖는 4개의 블랙 게이트 클럭들을 포함하는 표시장치.
  11. 제 10 항에 있어서,
    8개의 상기 리얼 게이트 클럭들은 서로 인접되어 있는 8개의 스테이지들에 순차적으로 공급되고,
    상기 제1 위상을 갖는 4개의 블랙 게이트 클럭들은 서로 인접되어 있는 4개의 스테이지들에 동시에 공급되며,
    상기 제2 위상을 갖는 4개의 블랙 게이트 클럭들은 서로 인접되어 있는 또 다른 네 개의 스테이지들에 동시에 공급되는 표시장치.
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